KR20220129147A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 OPC의 정확성을 향상시키고 수행 시간을 단축시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of improving the accuracy of OPC and shortening the execution time.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.Due to characteristics such as miniaturization, multifunctionality, and/or low manufacturing cost, a semiconductor device is in the spotlight as an important element in the electronic industry. The semiconductor devices may be classified into a semiconductor memory device for storing logic data, a semiconductor logic device for processing logic data, and a hybrid semiconductor device including a storage element and a logic element. As the electronic industry is highly developed, demands for characteristics of semiconductor devices are increasing. For example, there is an increasing demand for high reliability, high speed, and/or multifunctionality of semiconductor devices. In order to satisfy these required characteristics, structures in semiconductor devices are becoming increasingly complex, and semiconductor devices are becoming more and more highly integrated.
본 발명이 해결하고자 하는 과제는, OPC의 정확성을 향상시키고 수행 시간을 단축시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving the accuracy of OPC and shortening the execution time.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 반도체 소자를 설계하는 것, 상기 반도체 소자를 설계하는 것은 컴퓨터 판독 가능한 매체의 프로그램 코드가 프로세서에 의해 실행됨으로써 수행되고; 및 설계 결과물을 바탕으로 제1 기판 상에 포토리소그래피 공정을 수행하는 것을 포함할 수 있다. 상기 반도체 소자를 설계하는 것은: 가상의 넷리스트를 이용하여 표준 셀들을 배치 및 라우팅하여 제1 가상 레이아웃을 생성하는 것; 상기 제1 가상 레이아웃 내에서 제1 중복 패턴 영역들을 찾고, 이들 중 하나를 제1 대표 패턴 영역으로 선정하는 것; 상기 제1 대표 패턴 영역에 대해 OPC를 수행하여, 제1 OPC 결과물을 획득하는 것; 실제 넷리스트를 이용하여 표준 셀들을 배치 및 라우팅하여 실제 레이아웃을 생성하는 것; 및 상기 실제 레이아웃에 OPC를 수행하는 것을 포함할 수 있다. 상기 실제 레이아웃에 OPC를 수행하는 것은: 상기 실제 레이아웃 내에서, 상기 제1 대표 패턴 영역과 동일한 제1 패턴 영역을 탐색하는 것; 및 상기 제1 패턴 영역에 상기 제1 OPC 결과물을 적용하는 것을 포함할 수 있다. 상기 포토리소그래피 공정을 수행하는 것은, 광 근접 보정된 상기 실제 레이아웃으로 제작된 제1 포토마스크를 이용하여 상기 제1 기판 상에 제1 포토레지스트 패턴을 형성하는 것을 포함할 수 있다.According to the concept of the present invention, a method of manufacturing a semiconductor device includes: designing a semiconductor device, wherein the designing of the semiconductor device is performed by executing a program code in a computer readable medium by a processor; and performing a photolithography process on the first substrate based on the design result. Designing the semiconductor device includes: placing and routing standard cells using a virtual netlist to create a first virtual layout; finding first overlapping pattern regions in the first virtual layout and selecting one of them as a first representative pattern region; performing OPC on the first representative pattern region to obtain a first OPC result; placing and routing standard cells using the actual netlist to create the actual layout; and performing OPC on the actual layout. The performing OPC on the actual layout may include: searching for a first pattern area identical to the first representative pattern area within the actual layout; and applying the first OPC result to the first pattern area. Performing the photolithography process may include forming a first photoresist pattern on the first substrate by using a first photomask manufactured with the actual layout that has been photo-proximity corrected.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 가상의 넷리스트를 이용하여 표준 셀들을 배치 및 라우팅하여 제1 가상 레이아웃을 생성하는 것; 상기 제1 가상 레이아웃 내에서 제1 중복 패턴 영역들을 찾고, 이들 중 하나를 제1 대표 패턴 영역으로 선정하는 것; 상기 제1 대표 패턴 영역을 제외한 나머지 제1 중복 패턴 영역들 내의 패턴의 형태를 변경하여, 제2 가상 레이아웃을 생성하는 것; 상기 제2 가상 레이아웃 내에서 제2 중복 패턴 영역들을 찾고, 이들 중 하나를 제2 대표 패턴 영역으로 선정하는 것; 상기 제1 및 제2 대표 패턴 영역들에 대해 OPC를 수행하여, 제1 OPC 결과물 및 제2 OPC 결과물을 각각 획득하는 것; 상기 제1 및 제2 OPC 결과물들을 이용하여 실제 레이아웃에 OPC를 수행하는 것; 및 보정된 상기 실제 레이아웃으로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함할 수 있다.According to another concept of the present invention, a method of manufacturing a semiconductor device includes: arranging and routing standard cells using a virtual netlist to generate a first virtual layout; finding first overlapping pattern regions in the first virtual layout and selecting one of them as a first representative pattern region; generating a second virtual layout by changing the shape of a pattern in the remaining first overlapping pattern areas except for the first representative pattern area; finding second overlapping pattern regions in the second virtual layout and selecting one of them as a second representative pattern region; performing OPC on the first and second representative pattern regions to obtain a first OPC result and a second OPC result, respectively; performing OPC on the actual layout using the first and second OPC results; and forming a photoresist pattern on the substrate by using the photomask manufactured with the corrected actual layout.
본 발명에 따른 반도체 소자의 제조 방법 및 그의 설계 방법은, 가상의 넷리스트 및 가상의 레이아웃을 이용하여, 실제 반도체 소자의 설계 전에 BEOL에 대한 OPC 결과물들을 확보할 수 있다. 미리 확보된 OPC 결과물들을 활용하여, 실제 반도체 소자의 OPC 수행 시간을 획기적으로 단축시킬 수 있다. 결과적으로, 반도체 소자의 생산 시간이 단축될 수 있다.The method for manufacturing a semiconductor device and a method for designing the same according to the present invention can secure OPC results for BEOL before designing an actual semiconductor device by using a virtual netlist and a virtual layout. By utilizing the OPC results obtained in advance, it is possible to dramatically shorten the OPC execution time of the actual semiconductor device. As a result, the production time of the semiconductor device can be shortened.
본 발명에 따른 반도체 소자의 제조 방법 및 그의 설계 방법은, 확보된 OPC 결과물들을 미리 검증하여, OPC 취약 영역에 대한 정밀한 OPC 결과물을 제공할 수 있다. 결과적으로 반도체 소자의 신뢰성 및 수율이 향상될 수 있다.The method for manufacturing a semiconductor device and the method for designing the same according to the present invention can provide a precise OPC result for the OPC vulnerable region by verifying the secured OPC results in advance. As a result, reliability and yield of the semiconductor device may be improved.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다.
도 4는 본 발명의 실시예들에 따른 레이아웃을 보여주는 개념도이다.
도 5는 광 근접 보정에서 도 4의 설계된 레이아웃의 컨투어를 복수의 세그먼트로 분할하는 과정을 보여주는 개념도이다.
도 6은 도 5의 광 근접 보정에 의해 보정된 레이아웃을 보여주는 개념도이다.
도 7은 도 6의 보정된 레이아웃에 기초하여 제작된 포토마스크를 보여주는 개념도이다.
도 8은 도 7의 포토마스크를 이용해 기판 상에 회로 패턴을 인쇄하는 것을 보여주는 개념도이다.
도 9는 본 발명의 실시예들에 따른 반도체 소자의 설계 방법을 설명하기 위한 순서도이다.
도 10 내지 도 18은, 본 발명의 일 실시예에 따른 도 9의 방법을 설명하기 위한 레이아웃 평면도들이다.
도 19 및 도 20은 본 발명의 실시예들에 따른 OPC 결과물의 검증 방법을 설명하기 위한 것으로, 도 19는 포토마스크를 나타낸 평면도이며 도 20은 도 19의 포토마스크를 이용해 기판 상에 포토레지스트 패턴들을 형성하는 것을 보여주는 개념도이다.
도 21 내지 도 23은, 본 발명의 일 실시예에 따른 도 9의 방법을 설명하기 위한 레이아웃 평면도들이다.
도 24 내지 도 31은, 본 발명의 다른 실시예에 따른 도 9의 방법을 설명하기 위한 레이아웃 평면도들이다.
도 32는 본 발명의 실시예들에 따른 실제 반도체 소자의 설계 방법을 설명하기 위한 순서도이다.
도 33 내지 도 37은, 본 발명의 실시예들에 따른 도 32의 방법을 설명하기 위한 레이아웃 평면도들이다.
도 38은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 39a 내지 도 39d는 각각 도 38의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 40a 내지 도 40d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 38의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.1 is a block diagram illustrating a computer system for performing semiconductor design according to embodiments of the present invention.
2 is a flowchart illustrating a method of designing and manufacturing a semiconductor device according to embodiments of the present invention.
3 is a conceptual diagram illustrating a photolithography system using a photomask manufactured according to embodiments of the present invention.
4 is a conceptual diagram illustrating a layout according to embodiments of the present invention.
5 is a conceptual diagram illustrating a process of dividing a contour of the designed layout of FIG. 4 into a plurality of segments in optical proximity correction.
6 is a conceptual diagram illustrating a layout corrected by the optical proximity correction of FIG. 5 .
7 is a conceptual diagram illustrating a photomask manufactured based on the corrected layout of FIG. 6 .
8 is a conceptual diagram illustrating printing a circuit pattern on a substrate using the photomask of FIG. 7 .
9 is a flowchart illustrating a method of designing a semiconductor device according to embodiments of the present invention.
10 to 18 are layout plan views for explaining the method of FIG. 9 according to an embodiment of the present invention.
19 and 20 are for explaining a method of verifying an OPC result according to embodiments of the present invention. FIG. 19 is a plan view showing a photomask, and FIG. 20 is a photoresist pattern on a substrate using the photomask of FIG. It is a conceptual diagram showing the formation of
21 to 23 are layout plan views for explaining the method of FIG. 9 according to an embodiment of the present invention.
24 to 31 are layout plan views for explaining the method of FIG. 9 according to another embodiment of the present invention.
32 is a flowchart illustrating a method of actually designing a semiconductor device according to embodiments of the present invention.
33 to 37 are layout plan views for explaining the method of FIG. 32 according to embodiments of the present invention.
38 is a plan view illustrating a semiconductor device according to an embodiment of the present invention.
39A to 39D are cross-sectional views taken along lines A-A', B-B', C-C' and D-D' of FIG. 38, respectively.
40A to 40D are for explaining a semiconductor device according to another embodiment of the present invention, and are respectively taken along lines A-A', B-B', C-C', and D-D' of FIG. 38 . are cross-sectional views.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)를 포함할 수 있다. 상기 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 전용 장치로 제공될 수 있다. 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.1 is a block diagram illustrating a computer system for performing semiconductor design according to embodiments of the present invention. Referring to FIG. 1 , a computer system may include a
CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. CPU(10)는 워킹 메모리(30)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. CPU(10)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들면, CPU(10)는 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32) 및/또는 OPC 툴(34)을 실행할 수 있다. The
워킹 메모리(30)에는 운영 체제(OS)나 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅시에 보조 기억 장치(70)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 워킹 메모리(30)로 로드될 수 있다. 운영 체제(OS)에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(30)에 로드될 수 있다. 레이아웃 디자인 툴(32) 및/또는 OPC 툴(34)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다. An operating system (OS) or application programs may be loaded into the
레이아웃 디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어스 기능을 구비할 수 있다. 그리고 레이아웃 디자인 툴(32)은 변경된 바이어스 데이터 조건에서 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다. OPC 툴(34)은 레이아웃 디자인 툴(32)에서 출력된 레이아웃 데이터에 대해서 광 근접 보정(Optical Proximity Correction: OPC)을 수행할 수 있다. 워킹 메모리(30)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다. The
입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 입출력 장치(50)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 입출력 장치(50)를 통해서 OPC 툴(34)의 처리 과정 및 처리 결과 등이 표시될 수 있다. The input/
보조 기억 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공된다. 보조 기억 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 보조 기억 장치(70)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 보조 기억 장치(70)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 보조 기억 장치(70)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다. The
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 시스템 인터커넥터(90)를 통해서 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 시스템 인터커넥터(90)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다. The
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.2 is a flowchart illustrating a method of designing and manufacturing a semiconductor device according to embodiments of the present invention.
도 2를 참조하면, 도 1을 참조하여 설명한 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S10). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.Referring to FIG. 2 , a high level design of the semiconductor integrated circuit may be performed using the computer system described with reference to FIG. 1 ( S10 ). High-level design may mean describing a design target integrated circuit in a language higher than a computer language. For example, a higher-level language such as C language can be used. Circuits designed by high-level design can be more specifically expressed by Register Transfer Level (RTL) coding or simulation. Furthermore, the code generated by the register transfer level coding may be converted into a netlist and synthesized into an entire semiconductor device. The synthesized schematic circuit is verified by a simulation tool, and an adjustment process may be accompanied according to the verification result.
논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S20). 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다.A layout design for implementing a logically completed semiconductor integrated circuit on a silicon substrate may be performed (S20). For example, layout design may be performed with reference to a schematic circuit synthesized in a higher-level design or a netlist corresponding thereto. Layout design may include a routing procedure of placing and connecting various standard cells provided from a cell library according to a prescribed design rule.
레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다.The cell library for layout design may also include information on the operation, speed, and power consumption of a standard cell. A cell library for expressing a circuit at a specific gate level as a layout is defined in most layout design tools. Layout may actually be a procedure for defining the shape or size of a pattern for configuring transistors and metal wirings to be formed on a silicon substrate. For example, in order to actually form an inverter circuit on a silicon substrate, it is possible to appropriately arrange layout patterns such as PMOS, NMOS, N-WELL, gate electrode, and metal wirings to be disposed thereon. For this, first, a suitable one can be searched and selected from among inverters already defined in the cell library.
더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 구체적으로, 선택 및 배치된 표준 셀들 상에 상위 배선들과의 라우팅이 수행될 수 있다. 라우팅 절차를 통해 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다. 본 발명의 일 실시예로, 이러한 일련의 과정들은 대부분 레이아웃 디자인 툴(32)에 의해서 자동적으로 또는 수동적으로 수행될 수 있다. 다른 실시예로, 표준 셀들의 배치 및 라우팅은 별도의 Place & Routing 툴을 이용하여 수행될 수도 있다.In addition, routing to selected and deployed standard cells may be performed. Specifically, routing with upper wirings may be performed on selected and placed standard cells. Routing procedures allow standard cells to be connected to each other according to the design. In an embodiment of the present invention, most of these series of processes may be performed automatically or manually by the
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.After routing, verification of the layout may be performed whether there is a part that violates the design rule. The items to be verified include DRC (Design Rule Check) that verifies that the layout is correct in accordance with the design rule, ERC (Electronical Rule Check) that verifies that the layout is correct without electrical breakage inside, and whether the layout matches the gate-level netlist It may include LVS (Layout vs Schematic) to check.
광 근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S30). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉 광 근접 보정을 통하여, 설계된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광 근접 보정을 수행하면서, 설계된 레이아웃 내의 패턴들의 형태 및 위치가 변경(바이어스)될 수 있다. 광 근접 보정은 OPC 툴(34)을 이용하여 수행될 수 있다. 광 근접 보정에 관한 보다 구체적인 설명은, 도 3 내지 도 8을 참조하여 후술한다.An optical proximity correction (OPC) procedure may be performed (S30). By using a photolithography process, layout patterns obtained through layout design may be implemented on a silicon substrate. In this case, optical proximity correction may be a technique for correcting distortion that may occur in a photolithography process. That is, through the optical proximity correction, it is possible to correct distortions such as refraction or process effects that occur due to the characteristics of light during exposure using a designed pattern. While performing optical proximity correction, the shape and position of the patterns in the designed layout may be changed (biased). Optical proximity correction may be performed using the
광 근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S40). 일반적으로 포토마스크는 유리 기판 위에 도포된 크롬 막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.A photomask may be manufactured based on the layout changed by the optical proximity correction (S40). In general, a photomask may be manufactured in a manner that depicts layout patterns using a chromium film applied on a glass substrate.
생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S50). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.A semiconductor device may be manufactured using the generated photomask (S50). In a semiconductor device manufacturing process using a photomask, various types of exposure and etching processes may be repeated. Through these processes, shapes of patterns configured during layout design may be sequentially formed on a silicon substrate.
도 3은 본 발명의 실시예들에 따라 제작된 포토마스크를 이용하는 포토리소그래피 시스템을 보여주는 개념도이다. 포토리소그래피 시스템(1000)은 광원(1200), 포토마스크(1400), 축소 투영 장치(1600), 및 기판 스테이지(Substrate Stage, 1800)를 포함할 수 있다. 다만, 포토리소그래피 시스템(1000)은 도 3에 나타내지 않은 구성 요소들을 더 포함할 수 있다. 일 예로, 포토리소그래피 시스템(1000)은 기판(100)의 표면의 높이 및 기울기를 측정하기 위해 이용되는 센서를 더 포함할 수 있다.3 is a conceptual diagram illustrating a photolithography system using a photomask manufactured according to embodiments of the present invention. The
광원(1200)은 광을 방출할 수 있다. 광원(1200)으로부터 방출된 광은 포토마스크(1400)로 조사될 수 있다. 일 예로, 광 초점을 조절하기 위해, 광원(1200)과 포토마스크(1400) 사이에 렌즈가 제공될 수 있다. 광원(1200)은 자외선 광원(예를 들어, 234nm의 파장을 갖는 KrF 광원, 193nm의 파장을 갖는 ArF 광원 등) 또는 극자외선(extreme ultraviolet, EUV) 광원을 포함할 수 있다. 바람직하기로, 본 발명의 실시예에 따른 광원(1200)은 EUV 광원일 수 있다. 광원(1200)은 하나의 점 광원(P1)을 포함할 수 있으나, 본 발명은 이에 의해 한정되지 않는다. 다른 실시예들에 있어서, 광원(1200)은 복수의 점 광원들을 포함할 수 있다. The
설계된 레이아웃을 기판(100) 상에 인쇄(구현)하기 위하여, 포토마스크(1400)는 이미지 패턴들을 포함할 수 있다. 이미지 패턴들은 앞서 설명한 레이아웃 설계 및 광 근접 보정을 통해서 얻어진 레이아웃 패턴들을 기반으로 형성될 수 있다. 이미지 패턴들은 투명 영역 및 불투명 영역에 의해 정의될 수 있다. 투명 영역은 포토마스크(1400) 상의 금속 층(일 예로, 크롬 막)을 식각함으로써 형성될 수 있다. 투명 영역은 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 반면, 불투명 영역은 광을 통과시키지 않고 차단할 수 있다.In order to print (implement) the designed layout on the
축소 투영 장치(1600)는 포토마스크(1400)의 투명 영역을 통과한 광을 제공받을 수 있다. 축소 투영 장치(1600)는 기판(100) 상에 인쇄될 패턴들을 포토마스크(1400)의 이미지 패턴들과 매칭시킬 수 있다. 상기 광은 축소 투영 장치(1600)를 통해 기판(100)으로 조사될 수 있다. 이로써, 포토마스크(1400)의 이미지 패턴들에 대응하는 패턴들이 기판(100) 상에 인쇄될 수 있다.The
기판 스테이지(1800)는 기판(100)를 지지할 수 있다. 일 예로, 기판(100)은 실리콘 웨이퍼를 포함할 수 있다. 축소 투영 장치(1600)는 애퍼쳐(Aperture)를 포함할 수 있다. 애퍼쳐는 광원(1200)으로부터 방출된 자외선 광의 초점 심도를 높이기 위해 이용될 수 있다. 일 예로, 애퍼쳐는 다이폴 애퍼처(Dipole Aperture) 또는 쿼드러플 애퍼처(Quadruple Aperture)를 포함할 수 있다. 축소 투영 장치(1600)는 광 초점을 조절하기 위해 렌즈를 더 포함할 수 있다.The
한편, 반도체 소자의 집적도가 높아짐에 따라, 포토마스크(1400)의 이미지 패턴들 사이의 거리가 상대적으로 매우 작을 수 있다. 이러한 "근접성(Proximity)" 때문에 빛의 간섭 및 회절이 발생하고, 기판(100) 상에 왜곡된 패턴이 인쇄될 수 있다. 왜곡된 패턴이 기판(100) 상에 인쇄되는 경우, 설계된 회로가 비정상적으로 동작할 수 있다.Meanwhile, as the degree of integration of the semiconductor device increases, the distance between the image patterns of the
패턴의 왜곡을 방지하기 위해, 해상도 향상 기법(Resolution Enhancement Technology)이 이용될 수 있다. 광 근접 보정(도 2의 S30 참조)은 해상도 향상 기법의 한 예이다. 광 근접 보정에 따르면, 빛의 간섭 및 회절과 같은 왜곡의 정도가 OPC 모델의 시뮬레이션에 의하여 미리 예측될 수 있다. 예측된 결과에 기초하여, 설계된 레이아웃이 변경(바이어스)될 수 있다. 변경된 레이아웃에 기초하여 포토마스크(1400)에 이미지 패턴들이 형성되고, 이로써 기판(100) 상에 원하는 패턴이 인쇄될 수 있다.In order to prevent distortion of the pattern, a resolution enhancement technique may be used. Optical proximity correction (refer to S30 of FIG. 2 ) is an example of a resolution enhancement technique. According to the optical proximity correction, the degree of distortion such as interference and diffraction of light can be predicted in advance by simulation of the OPC model. Based on the predicted result, the designed layout may be changed (biased). Image patterns are formed on the
반도체 소자의 레이아웃은 복수개의 레이어들을 포함할 수 있다. 일 예로, 광 근접 보정은 단일 레이어(Layer)의 레이아웃을 조정하도록 수행될 수 있다. 다시 말하면, 광 근접 보정은 복수개의 레이어들 각각에 대해 독립적으로 수행될 수 있다. 복수개의 레이어들이 반도체 공정을 통해 기판 상에 순차적으로 구현됨으로써 반도체 소자가 형성될 수 있다. 일 예로, 반도체 소자는 특정 회로를 구현하기 위해, 적층된 복수의 금속 레이어들(Metal Layers)을 포함할 수 있다. The layout of the semiconductor device may include a plurality of layers. For example, the optical proximity correction may be performed to adjust the layout of a single layer. In other words, the optical proximity correction may be independently performed for each of the plurality of layers. A semiconductor device may be formed by sequentially implementing a plurality of layers on a substrate through a semiconductor process. For example, a semiconductor device may include a plurality of stacked metal layers to implement a specific circuit.
도 4는 본 발명의 실시예들에 따른 레이아웃을 보여주는 개념도이다. 도 4의 실선은 도 3의 기판(100) 상에 인쇄하고자 하는 타겟 패턴들을 나타낸다. 반면, 도 4의 점선은 도 3의 기판(100) 상에 실제로 인쇄되는 실제 패턴들을 나타낸다.4 is a conceptual diagram illustrating a layout according to embodiments of the present invention. A solid line in FIG. 4 indicates target patterns to be printed on the
설계된 레이아웃(LO)은 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)을 포함할 수 있다. 도 4에 나타낸 설계된 레이아웃(LO)의 형태는 본 발명의 이해를 돕기 위한 예이고, 본 발명이 이에 한정되는 것은 아니다. 설계된 레이아웃(LO)은 최초의(Initial) 설계 레이아웃으로서 제공될 수 있다. 도 4에 나타난 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)의 실선들은 기판(100) 상에 구현하고자 하는 타겟 패턴들을 나타낼 수 있다.The designed layout LO may include first to fourth circuit patterns R1 , R2 , R3 , and R4 . The shape of the designed layout LO shown in FIG. 4 is an example for helping understanding of the present invention, and the present invention is not limited thereto. The designed layout LO may be provided as an initial design layout. Solid lines of the first to fourth circuit patterns R1 , R2 , R3 , and R4 shown in FIG. 4 may indicate target patterns to be implemented on the
앞서 설명한 바와 같이 기판(100) 상에 패턴을 구현할 때 빛의 간섭 및 회절과 같은 왜곡이 발생할 수 있다. 포토마스크(1400)의 이미지 패턴들이 도 4에 나타난 실선들을 기초로 하여 형성될 경우, 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)이 도 4의 점선으로 표시되는 패턴들의 형태로 기판(100) 상에 구현될 수 있다. 도 4의 점선으로 표시되는 왜곡된 패턴들이 기판(100) 상에 인쇄되는 경우, 설계된 회로는 비정상적으로 동작할 수 있다.As described above, when the pattern is implemented on the
패턴의 왜곡을 방지하기 위해, 광 근접 보정이 수행될 수 있다. 실제 패턴(도 4의 점선)과 타겟 패턴(도 4의 실선) 사이의 오차를 줄이기 위해, 광 근접 보정을 통하여 설계된 레이아웃(LO)이 변경(바이어스)될 수 있다. 포토마스크(1400)의 이미지 패턴들은 바이어스된 레이아웃을 기초로 형성될 수 있다. 이러한 포토마스크(1400)를 이용하여 포토리소그래피 공정을 수행할 경우, 설계된 레이아웃(LO)의 제1 내지 제4 회로 패턴들(R1, R2, R3, R4)과 실질적으로 동일한 형태의 실제 패턴들이 기판(100) 상에 인쇄될 수 있다.To prevent distortion of the pattern, optical proximity correction may be performed. In order to reduce an error between the actual pattern (dotted line in FIG. 4 ) and the target pattern (solid line in FIG. 4 ), the designed layout LO may be changed (biased) through optical proximity correction. The image patterns of the
도 5는 광 근접 보정에서 도 4의 설계된 레이아웃의 컨투어(Contour)를 복수의 세그먼트(Segment)로 분할하는 과정을 보여주는 개념도이다. 도 5를 참조하면, 설계된 레이아웃의 컨투어 상에 복수의 분할 지점들(Division Points)이 설정될 수 있다. 일 예로, 설계된 레이아웃의 컨투어 상에 제1 분할 지점(PD_1) 및 제2 분할 지점(PD_2)이 설정될 수 있다. 제1 분할 지점(PD_1) 및 제2 분할 지점(PD_2)에 기초하여, 하나의 세그먼트(SEG)가 얻어질 수 있다. 유사한 방식으로, 복수의 분할 지점에 기초하여, 설계된 레이아웃의 컨투어가 복수의 세그먼트들로 분할될 수 있다.5 is a conceptual diagram illustrating a process of dividing a contour of the designed layout of FIG. 4 into a plurality of segments in optical proximity correction. Referring to FIG. 5 , a plurality of division points may be set on the contour of the designed layout. As an example, the first dividing point PD_1 and the second dividing point PD_2 may be set on the contour of the designed layout. Based on the first dividing point PD_1 and the second dividing point PD_2 , one segment SEG may be obtained. In a similar manner, based on the plurality of dividing points, the contour of the designed layout may be divided into a plurality of segments.
본 발명의 명세서에서 사용된 용어 "분할"은 물리적인 분할을 의미하지 않을 수 있다. 도 5에서 복수의 세그먼트가 물리적으로 분할된 것으로 표현되었으나, 이는 이해를 돕기 위해 개념적으로 제공된 것이다.As used herein, the term “partition” may not mean a physical partition. Although the plurality of segments are represented as physically divided in FIG. 5 , this is conceptually provided for better understanding.
광 근접 보정에서, 분할된 세그먼트들(SEG) 각각은 바이어스의 대상이 될 수 있다. 분할된 세그먼트들(SEG) 각각은 독립적으로 바이어스될 수 있다. 예로서, 하나의 세그먼트(SEG)는 다른 세그먼트들(SEG)과 독립적으로 제1 방향(일 예로, 양의 방향 또는 바깥쪽 방향) 및 제2 방향(일 예로, 음의 방향 또는 안쪽 방향) 중 하나를 따라 바이어스될 수 있다. 분할된 세그먼트들(SEG) 각각은 기판(100) 상에 구현되는 실제 패턴과 목표 패턴 사이의 오차를 줄이기 위해 바이어스될 수 있다. 분할된 세그먼트들(SEG)을 바이어스 하는 것은, 도 1의 OPC 툴(34)을 통해 수행될 수 있다. 바이어스된 세그먼트들에 기초하여 얻어지는 보정된 레이아웃의 예시가 도 6에 나타나 있다.In optical proximity correction, each of the divided segments SEG may be subjected to bias. Each of the divided segments SEG may be independently biased. For example, one segment SEG may be independently selected from the other segments SEG in a first direction (eg, a positive direction or an outward direction) and a second direction (eg, a negative direction or an inward direction). It can be biased along one. Each of the divided segments SEG may be biased to reduce an error between an actual pattern implemented on the
도 6은 도 5의 광 근접 보정에 의해 보정된 레이아웃을 보여주는 개념도이다. 도 6을 참조하면, 도 4의 제1 회로 패턴(R1)으로부터 보정된 제1 보정 패턴(R1')이 제공될 수 있다. 설명의 편의를 위해, 도 4의 제2 내지 제4 회로 패턴들(R2, R3, R4)에 관한 설명들은 생략한다. 앞서 도 5를 참조하여 설명된 것과 같이, 도 4의 제1 회로 패턴(R1)의 컨투어가 여러 세그먼트들로 분할되고, 분할된 세그먼트들 각각이 바이어스될 수 있다. 도 6에 나타낸 것과 같이, 세그먼트들 각각은 제1 방향(일 예로, 양의 방향 또는 바깥쪽 방향) 및 제2 방향(일 예로, 음의 방향 또는 안쪽 방향) 중 하나를 따라 바이어스될 수 있다. 이때, 어떤 세그먼트는 바이어스되지 않을 수 있다. 이에 따라, 제1 보정 패턴(R1')이 얻어질 수 있다.6 is a conceptual diagram illustrating a layout corrected by the optical proximity correction of FIG. 5 . Referring to FIG. 6 , a first correction pattern R1 ′ corrected from the first circuit pattern R1 of FIG. 4 may be provided. For convenience of description, descriptions of the second to fourth circuit patterns R2 , R3 , and R4 of FIG. 4 will be omitted. As previously described with reference to FIG. 5 , the contour of the first circuit pattern R1 of FIG. 4 may be divided into several segments, and each of the divided segments may be biased. 6 , each of the segments may be biased along one of a first direction (eg, a positive or outward direction) and a second direction (eg, a negative or inward direction). In this case, some segments may not be biased. Accordingly, the first correction pattern R1' may be obtained.
도 6의 점선은 보정된 레이아웃을 통해 도 3의 기판(100) 상에 실제로 인쇄될 실제 패턴을 나타낸다. 다시 말하면, 도 6의 점선은 OPC 모델의 시뮬레이션에 의해 예측되는 패턴일 수 있다. 분할된 세그먼트들 각각을 바이어스시킴으로써, 실제 패턴(또는 시뮬레이션 패턴)과 타겟 패턴 사이의 오차가 줄어들 수 있다.The dotted line in FIG. 6 represents the actual pattern to be actually printed on the
도 7은 도 6의 보정된 레이아웃에 기초하여 제작된 포토마스크를 보여주는 개념도이다. 일 예로, 도 7을 참조하면, 포토마스크(1400)는 도 6의 제1 보정 패턴(R1')에 대응하는 이미지 패턴(IM)을 포함할 수 있다. 포토마스크(1400)는 투명 영역 및 불투명 영역을 포함할 수 있다. 불투명 영역은 광을 통과시키지 않고 차단할 수 있다. 반면, 투명 영역은 도 3의 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 포토마스크(1400)를 통과한 광은 도 3의 기판(100) 상으로 조사될 수 있다. 예를 들어, 음의 포토레지스트(negative photoresist)를 사용하는 포토리소그래피 공정의 경우, 이미지 패턴(IM)은 포토마스크(1400)의 투명 영역일 수 있다.7 is a conceptual diagram illustrating a photomask manufactured based on the corrected layout of FIG. 6 . For example, referring to FIG. 7 , the
도 8은 도 7의 포토마스크를 이용해 기판 상에 회로 패턴을 인쇄하는 것을 보여주는 개념도이다. 도 3의 광원(1200)의 점 광원(P1)은 포토마스크(1400)로 광을 방출할 수 있다. 방출된 광은 이미지 패턴(IM)의 투명 영역을 통과하여 기판(100) 상의 음의 포토레지스트로 조사될 수 있다 (노광 공정). 음의 포토레지스트 상에서 광이 조사된 영역은 잔류하고, 광이 조사되지 않은 영역은 제거될 수 있다 (현상 공정). 이에 따라, 이미지 패턴(IM)에 대응하는 제1 회로 패턴(R1)이 기판(100) 상에 인쇄될 수 있다.8 is a conceptual diagram illustrating printing a circuit pattern on a substrate using the photomask of FIG. 7 . The point light source P1 of the
기판(100) 상에 점선으로 나타난 실제 패턴이 인쇄될 수 있다. 실제 패턴은 실선으로 나타난 타겟 패턴과 실질적으로 동일한 형태 및 크기를 가질 수 있다. 결론적으로, 광 근접 보정을 통하여 실제 패턴과 타겟 패턴 사이의 오차가 최소화될 수 있다.An actual pattern indicated by a dotted line may be printed on the
도 9는 본 발명의 실시예들에 따른 반도체 소자의 설계 방법을 설명하기 위한 순서도이다. 도 10 내지 도 18은, 본 발명의 일 실시예에 따른 도 9의 방법을 설명하기 위한 레이아웃 평면도들이다. 도 9에 나타난 방법은, OPC의 정확도를 향상시키고 실제 반도체 소자의 설계 및 제조 시간을 단축시키기 위한 데이터베이스 구축 방법에 관한 것이다.9 is a flowchart illustrating a method of designing a semiconductor device according to embodiments of the present invention. 10 to 18 are layout plan views for explaining the method of FIG. 9 according to an embodiment of the present invention. The method shown in FIG. 9 relates to a database construction method for improving OPC accuracy and shortening the actual design and manufacturing time of a semiconductor device.
도 9 및 도 10을 참조하면, 가상의 넷리스트를 기반으로 표준 셀들(STD1-STD4)이 배치되어, 제1 가상 레이아웃(VLO1)이 생성될 수 있다 (S101). 가상의 넷리스트는 실제 넷리스트를 축소하여 임의로 만들어질 수 있다. 가상의 넷리스트는 임의의 스키매틱 회로를 포함할 수 있다.9 and 10 , standard cells STD1 - STD4 are arranged based on a virtual netlist to generate a first virtual layout VLO1 ( S101 ). The virtual netlist can be created arbitrarily by reducing the real netlist. A virtual netlist may include any schematic circuitry.
셀 라이브러리로부터 제공되는 표준 셀들이 가상의 넷리스트를 바탕으로 배치될 수 있다. 예를 들어, 도 10에는 제1 내지 제4 표준 셀들(STD1-STD4)이 가상의 넷리스트를 바탕으로 배치된 예가 나타나 있다. Standard cells provided from the cell library can be arranged based on a virtual netlist. For example, FIG. 10 shows an example in which the first to fourth standard cells STD1-STD4 are arranged based on a virtual netlist.
도 9 및 도 11을 참조하면, 제1 가상 레이아웃(VLO1) 상에 라우팅이 수행될 수 있다 (S101). 상기 라우팅이 수행됨으로써, 가상의 배선 패턴들이 제1 가상 레이아웃(VLO1) 상에 제공될 수 있다. 상기 라우팅은 상기 가상의 넷리스트를 기반으로 수행될 수 있다. 9 and 11 , routing may be performed on the first virtual layout VLO1 ( S101 ). By performing the routing, virtual wiring patterns may be provided on the first virtual layout VLO1. The routing may be performed based on the virtual netlist.
본 발명의 일 실시예로, 제1 가상 레이아웃(VLO1) 상에 제1 내지 제4 가상 패턴들(VPT1-VPT4)이 제공될 수 있다. 제1 내지 제4 가상 패턴들(VPT1-VPT4)은 반도체 후단 공정(back end of line, BEOL)에 속하는 금속 층들(또는 배선 층들) 중 어느 하나의 층을 구성할 수 있다. 예를 들어, 제1 내지 제4 가상 패턴들(VPT1-VPT4)은 제1 금속 층(M1), 제2 금속 층(M2), 제3 금속 층(M3) 및 그 위의 금속 층들(M4, M5, M6, ...) 중 어느 하나의 층의 배선들에 대응할 수 있다. As an embodiment of the present invention, first to fourth virtual patterns VPT1 to VPT4 may be provided on the first virtual layout VLO1 . The first to fourth virtual patterns VPT1 - VPT4 may constitute any one of metal layers (or wiring layers) belonging to a semiconductor back end of line (BEOL). For example, the first to fourth virtual patterns VPT1 - VPT4 may include the first metal layer M1 , the second metal layer M2 , the third metal layer M3 , and the metal layers M4 thereon. M5, M6, ...) may correspond to wirings of any one layer.
도 11에 나타난 제1 내지 제4 가상 패턴들(VPT1-VPT4) 각각은 단순한 라인 형태가 아닌 특수한 형태를 가질 수 있다. 예를 들어, 제1 내지 제4 가상 패턴들(VPT1-VPT4) 각각은 제1 방향(D1)으로 연장되는 적어도 하나의 제1 부분 및 제2 방향(D2)으로 연장되는 적어도 하나의 제2 부분을 포함할 수 있다. Each of the first to fourth virtual patterns VPT1 to VPT4 shown in FIG. 11 may have a special shape instead of a simple line shape. For example, each of the first to fourth virtual patterns VPT1 - VPT4 includes at least one first portion extending in the first direction D1 and at least one second portion extending in the second direction D2 , respectively. may include.
도 9 및 도 12를 참조하면, 제1 가상 레이아웃(VLO1) 내에서 제1 중복 패턴 영역들(DPR1)이 탐색될 수 있다 (S102). 예를 들어, 제1 가상 패턴(VPT1), 제2 가상 패턴(VPT2) 및 제3 가상 패턴(VPT3)은 동일한 형태를 가질 수 있다. 다시 말하면, 제1 가상 패턴(VPT1)과 그 주위의 영역, 제2 가상 패턴(VPT2)과 그 주위의 영역, 및 제3 가상 패턴(VPT3)과 그 주위의 영역은 서로 동일할 수 있다. 이때 제1 가상 패턴(VPT1)과 그 주위의 영역, 제2 가상 패턴(VPT2)과 그 주위의 영역, 및 제3 가상 패턴(VPT3)과 그 주위의 영역들이 함께 제1 중복 패턴 영역들(DPR1)로 정의될 수 있다. 9 and 12 , the first overlapping pattern regions DPR1 may be searched in the first virtual layout VLO1 ( S102 ). For example, the first virtual pattern VPT1 , the second virtual pattern VPT2 , and the third virtual pattern VPT3 may have the same shape. In other words, the first virtual pattern VPT1 and an area around it, the second virtual pattern VPT2 and an area around it, and the third virtual pattern VPT3 and an area around it may be the same as each other. In this case, the first overlapping pattern regions DPR1 include the first virtual pattern VPT1 and an area around it, the second virtual pattern VPT2 and a surrounding area, and the third virtual pattern VPT3 and surrounding areas together. ) can be defined as
한편, 제4 가상 패턴(VPT4)은 제1 내지 제3 가상 패턴들(VPT1-VPT3)과 다른 형태를 가질 수 있다. 따라서, 제4 가상 패턴(VPT4)과 그 주위의 영역은 제1 중복 패턴 영역(DPR1)으로 정의되지 않을 수 있다.Meanwhile, the fourth virtual pattern VPT4 may have a shape different from that of the first to third virtual patterns VPT1 - VPT3 . Accordingly, the fourth virtual pattern VPT4 and an area around the fourth virtual pattern VPT4 may not be defined as the first overlapping pattern area DPR1 .
도 9 및 도 13을 참조하면, 제1 중복 패턴 영역들(DPR1) 중 어느 하나가 제1 대표 패턴 영역(RPR1)으로 선정될 수 있다 (S102). 예를 들어, 제1 중복 패턴 영역들(DPR1) 중 제1 가상 패턴(VPT1)을 포함하는 제1 중복 패턴 영역(DPR1)이 제1 대표 패턴 영역(RPR1)으로 선정될 수 있다. 제1 대표 패턴 영역(RPR1)은 마킹되어(도 13에서 해칭된 영역), 다른 제1 중복 패턴 영역들(DPR1)과 구별될 수 있다. 9 and 13 , any one of the first overlapping pattern regions DPR1 may be selected as the first representative pattern region RPR1 ( S102 ). For example, the first overlapping pattern region DPR1 including the first virtual pattern VPT1 among the first overlapping pattern regions DPR1 may be selected as the first representative pattern region RPR1 . The first representative pattern region RPR1 may be marked (the region hatched in FIG. 13 ) to be distinguished from other first overlapping pattern regions DPR1 .
도 9 및 도 14를 참조하면, 제1 대표 패턴 영역(RPR1)을 제외한 나머지 제1 중복 패턴 영역들(DPR1) 내의 가상 패턴의 형태가 변경될 수 있다 (S103). 구체적으로, 제1 중복 패턴 영역들(DPR1) 내의 제2 및 제3 가상 패턴들(VPT2, VPT3)의 형태가 변경될 수 있다. 제2 가상 패턴(VPT2)의 일 단(EN1)이 제1 방향(D1)으로 연장되도록 바이어스될 수 있다. 마찬가지로, 제3 가상 패턴(VPT3)의 일 단이 연장되도록 바이어스될 수 있다. 한편, 마킹된 제1 대표 패턴 영역(RPR1) 내의 제1 가상 패턴(VPT1)은 그 형태가 변경되지 않고 그대로 유지될 수 있다. 9 and 14 , the shape of the virtual pattern in the remaining first overlapping pattern regions DPR1 excluding the first representative pattern region RPR1 may be changed ( S103 ). Specifically, shapes of the second and third virtual patterns VPT2 and VPT3 in the first overlapping pattern regions DPR1 may be changed. One end EN1 of the second virtual pattern VPT2 may be biased to extend in the first direction D1 . Similarly, one end of the third virtual pattern VPT3 may be biased to extend. Meanwhile, the shape of the first virtual pattern VPT1 in the marked first representative pattern region RPR1 may be maintained without being changed.
도 9 및 도 15를 참조하면, 제2 및 제3 가상 패턴들(VPT2, VPT3)의 형태가 변경됨으로써, 제1 가상 레이아웃(VLO1)과 다른 제2 가상 레이아웃(VLO2)이 생성될 수 있다 (S103). 예를 들어, 제2 가상 패턴(VPT2)의 형태는 제1 가상 패턴(VPT1)의 형태와 동일하지 않을 수 있다. 제3 가상 패턴(VPT3)의 형태는 제1 가상 패턴(VPT1)의 형태와 동일하지 않을 수 있다. 한편, 제2 및 제3 가상 패턴들(VPT2, VPT3)은 서로 동일한 형태를 가질 수 있다.9 and 15 , by changing the shapes of the second and third virtual patterns VPT2 and VPT3, a second virtual layout VLO2 different from the first virtual layout VLO1 may be generated ( S103). For example, the shape of the second virtual pattern VPT2 may not be the same as that of the first virtual pattern VPT1 . The shape of the third virtual pattern VPT3 may not be the same as that of the first virtual pattern VPT1 . Meanwhile, the second and third virtual patterns VPT2 and VPT3 may have the same shape.
도 9 및 도 16을 참조하면, 제2 가상 레이아웃(VLO2) 내에서 제2 중복 패턴 영역들(DPR2)이 탐색될 수 있다 (S104). 예를 들어, 제2 가상 패턴(VPT2) 및 제3 가상 패턴(VPT3)은 서로 동일한 형태를 가질 수 있다. 다시 말하면, 제2 가상 패턴(VPT2)과 그 주위의 영역 및 제3 가상 패턴(VPT3)과 그 주위의 영역은 서로 동일할 수 있다. 이때 제2 가상 패턴(VPT2)과 그 주위의 영역 및 제3 가상 패턴(VPT3)과 그 주위의 영역들은 함께 제2 중복 패턴 영역들(DPR2)로 정의될 수 있다. 9 and 16 , second overlapping pattern regions DPR2 may be searched in the second virtual layout VLO2 ( S104 ). For example, the second virtual pattern VPT2 and the third virtual pattern VPT3 may have the same shape. In other words, the second virtual pattern VPT2 and the area around it and the third virtual pattern VPT3 and the area around it may be the same as each other. In this case, the second virtual pattern VPT2 and the surrounding area and the third virtual pattern VPT3 and the surrounding area may be defined as second overlapping pattern areas DPR2 together.
제2 중복 패턴 영역들(DPR2) 중 어느 하나가 제2 대표 패턴 영역(RPR2)으로 선정될 수 있다 (S104). 예를 들어, 제2 중복 패턴 영역들(DPR2) 중 제2 가상 패턴(VPT2)을 포함하는 제2 중복 패턴 영역(DPR2)이 제2 대표 패턴 영역(RPR2)으로 선정될 수 있다. 제2 대표 패턴 영역(RPR2)은 마킹되어(도 16에서 해칭된 영역), 다른 제2 중복 패턴 영역(DPR2)과 구별될 수 있다. Any one of the second overlapping pattern regions DPR2 may be selected as the second representative pattern region RPR2 ( S104 ). For example, the second overlapping pattern area DPR2 including the second virtual pattern VPT2 among the second overlapping pattern areas DPR2 may be selected as the second representative pattern area RPR2 . The second representative pattern region RPR2 may be marked (the region hatched in FIG. 16 ) to be distinguished from other second overlapping pattern regions DPR2 .
도 9 및 도 17을 참조하면, 제1 가상 레이아웃(VLO1)에서 선정된 제1 대표 패턴 영역(PRP1) 및 제2 가상 레이아웃(VLO2)에서 선정된 제2 대표 패턴 영역(PRP2)이 수집될 수 있다 (S104). 즉, 하나의 가상 넷리스트를 통해 도출된 가상 레이아웃으로부터 패턴의 라인-엔드 확장을 통해 두 개 이상의 대표 패턴 영역들이 수집될 수 있다. 다시 말하면, 하나의 대표 패턴 영역(예를 들어, RPR1)으로부터 두 개 이상의 대표 패턴 영역들(예를 들어, RPR1, RPR2)이 수집될 수 있다.9 and 17 , the first representative pattern area PRP1 selected in the first virtual layout VLO1 and the second representative pattern area PRP2 selected in the second virtual layout VLO2 may be collected. There is (S104). That is, two or more representative pattern regions may be collected through line-end extension of a pattern from a virtual layout derived through one virtual netlist. In other words, two or more representative pattern regions (eg, RPR1, RPR2) may be collected from one representative pattern region (eg, RPR1).
도 9 및 도 18을 참조하면, 수집된 제1 대표 패턴 영역(RPR1) 및 제2 대표 패턴 영역(RPR2)에 OPC를 수행하여, 제1 OPC 결과물(ORT1) 및 제2 OPC 결과물(ORT2)을 각각 획득할 수 있다 (S106). 9 and 18 , OPC is performed on the collected first representative pattern region RPR1 and second representative pattern region RPR2 to obtain a first OPC result ORT1 and a second OPC result ORT2 Each can be obtained (S106).
구체적으로, 제1 대표 패턴 영역(RPR1)의 제1 가상 패턴(VPT1)에 대해 OPC를 수행하여, 제1 보정 패턴(COP1)이 생성될 수 있다. OPC는 마스크 룰(Mask Rule) 하에서 수행될 수 있다. 마스크 룰은, 도 3의 포토마스크(1400)에 형성될 이미지 패턴들간의 최소 이격 거리로 정의될 수 있다. 제1 가상 패턴(VPT1)을 타겟 패턴으로 하여 제1 보정 패턴(COP1)이 생성될 수 있다. 제1 보정 패턴(COP1)은, OPC 모델을 통한 시뮬레이션으로 생성된 제1 시뮬레이션 이미지(DIM1)를 가질 수 있다. 제1 시뮬레이션 이미지(DIM1)가 타겟 패턴, 즉 제1 가상 패턴(VPT1)의 크기 및 위치에 최대한 일치하도록 제1 보정 패턴(COP1)이 상기 OPC 시뮬레이션을 통해 생성될 수 있다. Specifically, the first correction pattern COP1 may be generated by performing OPC on the first virtual pattern VPT1 of the first representative pattern region RPR1 . OPC may be performed under a mask rule. The mask rule may be defined as a minimum separation distance between image patterns to be formed on the
제2 대표 패턴 영역(RPR2)의 제2 가상 패턴(VPT2)에 대해 OPC를 수행하여, 제2 보정 패턴(COP2)이 생성될 수 있다. 제2 가상 패턴(VPT2)을 타겟 패턴으로 하여 제2 보정 패턴(COP2)이 생성될 수 있다. 제2 보정 패턴(COP2)은, OPC 모델을 통한 시뮬레이션으로 생성된 제2 시뮬레이션 이미지(DIM2)를 가질 수 있다. 제2 시뮬레이션 이미지(DIM2)가 타겟 패턴, 즉 제2 가상 패턴(VPT2)의 크기 및 위치에 최대한 일치하도록 제2 보정 패턴(COP2)이 상기 OPC 시뮬레이션을 통해 생성될 수 있다. A second correction pattern COP2 may be generated by performing OPC on the second virtual pattern VPT2 of the second representative pattern region RPR2 . A second correction pattern COP2 may be generated using the second virtual pattern VPT2 as a target pattern. The second correction pattern COP2 may have a second simulation image DIM2 generated by simulation through the OPC model. The second correction pattern COP2 may be generated through the OPC simulation so that the second simulation image DIM2 matches the target pattern, ie, the size and position of the second virtual pattern VPT2 as much as possible.
도 18의 제1 대표 패턴 영역(RPR1)에 대한 제1 OPC 결과물(ORT1)과 제2 대표 패턴 영역(RPR2)에 대한 제2 OPC 결과물(ORT2)이 데이터베이스로 저장될 수 있다. 제1 OPC 결과물(ORT1)과 제2 OPC 결과물(ORT2)은, 후술할 실제 반도체 소자의 설계 시 활용될 수 있다. The first OPC result ORT1 for the first representative pattern region RPR1 and the second OPC result ORT2 for the second representative pattern region RPR2 of FIG. 18 may be stored as a database. The first OPC product ORT1 and the second OPC product ORT2 may be utilized when designing an actual semiconductor device, which will be described later.
도 19 및 도 20은 본 발명의 실시예들에 따른 OPC 결과물의 검증 방법을 설명하기 위한 것으로, 도 19는 포토마스크를 나타낸 평면도이며 도 20은 도 19의 포토마스크를 이용해 기판 상에 포토레지스트 패턴들을 형성하는 것을 보여주는 개념도이다.19 and 20 are for explaining a method of verifying an OPC result according to embodiments of the present invention. FIG. 19 is a plan view showing a photomask, and FIG. 20 is a photoresist pattern on a substrate using the photomask of FIG. It is a conceptual diagram showing the formation of
도 19를 참조하면, 도 18의 제1 및 제2 OPC 결과물들(ORT1, ORT2)을 바탕으로 포토마스크(1400)가 제작될 수 있다. 포토마스크(1400)는 제1 및 제2 이미지 패턴들(IM1, IM2)을 포함할 수 있다. 제1 이미지 패턴(IM1)은 도 18의 제1 보정 패턴(COP1)을 따라 형성된 것이고, 제2 이미지 패턴(IM2)은 도 18의 제2 보정 패턴(COP2)을 따라 형성된 것일 수 있다.Referring to FIG. 19 , a
포토마스크(1400)는 투명 영역 및 불투명 영역을 포함할 수 있다. 불투명 영역은 광을 통과시키지 않고 차단할 수 있다. 반면, 투명 영역은 도 3의 광원(1200)으로부터 방출된 광을 통과시킬 수 있다. 포토마스크(1400)를 통과한 광은 도 3의 기판(100) 상으로 조사될 수 있다. 예를 들어, 음의 포토레지스트(negative photoresist)를 사용하는 포토리소그래피 공정의 경우, 이미지 패턴들(IM)은 포토마스크(1400)의 투명 영역일 수 있다.The
도 20을 참조하면, 도 3의 광원(1200)은 포토마스크(1400)로 광을 방출할 수 있다. 방출된 광은 제1 및 제2 이미지 패턴들(IM1, IM2)의 투명 영역을 통과하여 기판(SUB) 상의 포토레지스트 층(PRL)으로 조사될 수 있다 (즉, 노광 공정). 포토레지스트 층(PRL)에서 광이 조사된 영역은 포토레지스트 패턴들이 될 수 있다. 포토레지스트 패턴들은, 제1 이미지 패턴(IM1)에 의해 전사된 제1 포토레지스트 패턴(PR1) 및 제2 이미지 패턴(IM2)에 의해 전사된 제2 포토레지스트 패턴(PR2)을 포함할 수 있다. 제1 및 제2 포토레지스트 패턴들(PR1, PR2)은, 앞서 도 18에서 예측된 제1 및 제2 시뮬레이션 이미지들(DIM1, DIM2)과 각각 동일한 모양으로 형성될 수 있다. Referring to FIG. 20 , the
본 발명의 일 실시예에 따르면, 가상 레이아웃을 통해 수집된 OPC 결과물들을 노광 및 현상 공정을 통해 기판(100) 상에 직접 구현해봄으로써, OPC 결과물들을 검증해볼 수 있다. 이로써 OPC 정확도가 향상될 수 있다. According to an embodiment of the present invention, the OPC results can be verified by directly implementing the OPC results collected through the virtual layout on the
도 21 내지 도 23은, 본 발명의 일 실시예에 따른 도 9의 방법을 설명하기 위한 레이아웃 평면도들이다. 도 9 및 도 21을 참조하면, 도 17에서 선정된 대표 패턴 영역들(RPR1, RPR2)이 충분히 선정되지 못했다면, 도 9의 S103 단계 및 S104단계가 다시 반복 수행될 수 있다 (S105). 21 to 23 are layout plan views for explaining the method of FIG. 9 according to an embodiment of the present invention. 9 and 21 , if the representative pattern regions RPR1 and RPR2 selected in FIG. 17 are not sufficiently selected, steps S103 and S104 of FIG. 9 may be repeatedly performed again (S105).
도 16의 제2 가상 레이아웃(VLO2)에서, 제2 대표 패턴 영역(RPR2)을 제외한 나머지 제2 중복 패턴 영역(DPR2) 내의 가상 패턴의 형태가 변경될 수 있다 (S103). 구체적으로, 제2 중복 패턴 영역(DPR2) 내의 제3 가상 패턴(VPT3)의 형태가 변경될 수 있다. 제3 가상 패턴(VPT3)의 일 단(EN2)이 제1 방향(D1)의 반대 방향으로 축소되도록 바이어스될 수 있다. 한편, 마킹된 제2 대표 패턴 영역(RPR2) 내의 제2 가상 패턴(VPT2)은 변경되지 않고 그대로 유지될 수 있다.In the second virtual layout VLO2 of FIG. 16 , the shape of the virtual pattern in the remaining second overlapping pattern area DPR2 excluding the second representative pattern area RPR2 may be changed ( S103 ). Specifically, the shape of the third virtual pattern VPT3 in the second overlapping pattern region DPR2 may be changed. One end EN2 of the third virtual pattern VPT3 may be biased to be reduced in a direction opposite to the first direction D1 . Meanwhile, the second virtual pattern VPT2 in the marked second representative pattern region RPR2 may remain unchanged.
도 9 및 도 22를 참조하면, 제3 가상 패턴(VPT3)의 형태가 변경됨으로써, 제2 가상 레이아웃(VLO2)과 다른 제3 가상 레이아웃(VLO3)이 생성될 수 있다 (S103). 예를 들어, 제3 가상 패턴(VPT3)의 형태는 제1 가상 패턴(VPT1)의 형태와 동일하지 않을 수 있고, 제2 가상 패턴(VPT2)의 형태와도 동일하지 않을 수 있다. 제3 가상 패턴(VPT3)과 그 주위의 영역은 제3 대표 패턴 영역(RPR3)으로 선정될 수 있다 (S104). 9 and 22 , as the shape of the third virtual pattern VPT3 is changed, a third virtual layout VLO3 different from the second virtual layout VLO2 may be generated ( S103 ). For example, the shape of the third virtual pattern VPT3 may not be the same as the shape of the first virtual pattern VPT1 and may not be the same as the shape of the second virtual pattern VPT2 . The third virtual pattern VPT3 and a region around it may be selected as the third representative pattern region RPR3 ( S104 ).
도 9 및 도 23을 참조하면, 제3 가상 레이아웃(VLO3)에서 선정된 제3 대표 패턴 영역(RPR3)이 추가로 수집될 수 있다 (S104). 즉, 하나의 가상 넷리스트를 통해 도출된 가상 레이아웃으로부터 패턴의 라인-엔드의 확장 또는 축소를 통해 두 개 이상의 대표 패턴 영역들이 수집될 수 있다. 9 and 23 , a third representative pattern region RPR3 selected in the third virtual layout VLO3 may be additionally collected ( S104 ). That is, two or more representative pattern regions may be collected through expansion or contraction of the line-end of the pattern from the virtual layout derived through one virtual netlist.
수집된 제3 대표 패턴 영역(RPR3)에 OPC를 수행하여, 제3 OPC 결과물(ORT3)을 획득할 수 있다 (S106). 구체적으로, 제3 대표 패턴 영역(RPR3)의 제3 가상 패턴(VPT3)에 대해 OPC를 수행하여, 제3 보정 패턴(COP3)이 생성될 수 있다. 제3 가상 패턴(VPT3)을 타겟 패턴으로 하여 제3 보정 패턴(COP3)이 생성될 수 있다. 제3 보정 패턴(COP3)은, OPC 모델을 통한 시뮬레이션으로 생성된 제3 시뮬레이션 이미지(DIM3)를 가질 수 있다. 제3 OPC 결과물(ORT3)은 상술한 도 18의 제1 및 제2 OPC 결과물들(ORT1, ORT2)과 함께 데이터베이스로 저장될 수 있다.OPC may be performed on the collected third representative pattern region RPR3 to obtain a third OPC result ORT3 ( S106 ). Specifically, the third correction pattern COP3 may be generated by performing OPC on the third virtual pattern VPT3 of the third representative pattern region RPR3 . A third correction pattern COP3 may be generated using the third virtual pattern VPT3 as a target pattern. The third correction pattern COP3 may have a third simulation image DIM3 generated by simulation through the OPC model. The third OPC result ORT3 may be stored in a database together with the above-described first and second OPC results ORT1 and ORT2 of FIG. 18 .
본 발명에 따르면, 도 9의 S103 단계 및 S104 단계를 반복 수행함으로써, 대표 패턴 영역들의 개수 및 OPC 결과물들의 개수를 늘릴 수 있다. 상기 반복 수행은, 대표 패턴 영역들의 개수(즉, 가짓수)가 충분히 확보될 때까지 반복될 수 있다. 결과적으로, 실제 반도체 소자의 설계 시 활용될 수많은 OPC 결과물들을 데이터베이스로 미리 확보할 수 있다. According to the present invention, by repeatedly performing steps S103 and S104 of FIG. 9 , the number of representative pattern regions and the number of OPC results can be increased. The repetition may be repeated until the number (ie, the number of pieces) of the representative pattern areas is sufficiently secured. As a result, numerous OPC results to be used when designing an actual semiconductor device can be secured in advance as a database.
도 9에 나타난 본 발명의 반도체 소자의 설계 방법은, 도 1의 레이아웃 디자인 툴(32) 및/또는 OPC 툴(34)을 이용하여 수행될 수 있다. 레이아웃 디자인 툴(32) 및/또는 OPC 툴(34)은 컴퓨터 판독 가능한 프로그램 코드(computer-readable program code)를 포함하는 컴퓨터 프로그램 제품이거나, 컴퓨터 판독 가능한 프로그램 코드를 포함하는 비법정 매체(non-transitory computer-usable medium)를 포함하는 컴퓨터 프로그램 제품일 수 있다. 추가로 또는 대안적으로, 본 발명의 레이아웃 디자인 툴(32) 및/또는 OPC 툴(34)은 인터넷 상으로부터 다운로드 가능한 제품일 수 있다.The method of designing a semiconductor device of the present invention shown in FIG. 9 may be performed using the
도 24 내지 도 31은, 본 발명의 다른 실시예에 따른 도 9의 방법을 설명하기 위한 레이아웃 평면도들이다.24 to 31 are layout plan views for explaining the method of FIG. 9 according to another embodiment of the present invention.
도 9 및 도 24를 참조하면, 가상의 넷리스트를 기반으로 표준 셀들(STD1-STD4)이 배치되어, 제1 가상 레이아웃(VLO1)이 생성될 수 있다 (S101). 제1 가상 레이아웃(VLO1) 상에 라우팅이 수행될 수 있다 (S101). 상기 라우팅이 수행됨으로써, 제1 가상 레이아웃(VLO1) 상에 제1 내지 제6 가상 패턴들(VPT1-VPT6)이 생성될 수 있다. 제1 내지 제6 가상 패턴들(VPT1-VPT6)은, BEOL에 속하는 금속층들 중 어느 하나의 층을 구성할 수 있다. 도 24의 제1 내지 제6 가상 패턴들(VPT1-VPT6)은 라인-앤-스페이스 패턴들일 수 있다. Referring to FIGS. 9 and 24 , standard cells STD1 - STD4 are arranged based on a virtual netlist to generate a first virtual layout VLO1 ( S101 ). Routing may be performed on the first virtual layout VLO1 ( S101 ). As the routing is performed, first to sixth virtual patterns VPT1 to VPT6 may be generated on the first virtual layout VLO1 . The first to sixth virtual patterns VPT1 to VPT6 may constitute any one of the metal layers belonging to the BEOL. The first to sixth virtual patterns VPT1 to VPT6 of FIG. 24 may be line-and-space patterns.
도 9 및 도 25를 참조하면, 제1 가상 레이아웃(VLO1) 내에서 제1 중복 패턴 영역들(DPR1)이 탐색될 수 있다 (S102). 중복 패턴 영역은 앞서 도 12에 나타난 바와 같이 하나의 가상 패턴을 포함할 수 있고, 또는 도 25에 나타난 바와 같이 복수개의 가상 패턴들을 포함할 수 있다. 9 and 25 , the first overlapping pattern regions DPR1 may be searched in the first virtual layout VLO1 ( S102 ). The overlapping pattern region may include one virtual pattern as shown in FIG. 12 or a plurality of virtual patterns as shown in FIG. 25 .
본 실시예에 따른 중복 패턴 영역은 OPC 에러가 쉽게 발생할 수 있는 라인-엔드 주위의 취약 영역을 중심으로 설정될 수 있다. 중복 패턴 영역은 어느 하나의 가상 패턴의 라인-엔드를 기준으로, 노광 공정에서 상기 라인-엔드에 영향을 줄 수 있는 인접 가상 패턴을 포함하도록 설정될 수 있다. The overlapping pattern region according to the present embodiment may be set around a weak region around the line-end where an OPC error may easily occur. The overlapping pattern region may be set to include an adjacent virtual pattern that may affect the line-end in an exposure process based on the line-end of any one virtual pattern.
예를 들어, 도 25에 나타난 바와 같이, 제1 가상 패턴(VPT1)의 라인-엔드와 그에 인접하는 제2 가상 패턴(VPT2)의 라인-엔드가 모두 포함되도록 제1 중복 패턴 영역(DPR1)이 정의될 수 있다. 나아가 제1 중복 패턴 영역(DPR1)과 실질적으로 동일한 다른 제1 중복 패턴 영역들(DPR1)이 탐색될 수 있다. For example, as shown in FIG. 25 , the first overlapping pattern region DPR1 is formed to include both the line-end of the first virtual pattern VPT1 and the line-end of the second virtual pattern VPT2 adjacent thereto. can be defined. Furthermore, other first overlapping pattern areas DPR1 substantially identical to the first overlapping pattern areas DPR1 may be searched.
제3 가상 패턴(VPT3)의 라인-엔드와 그에 인접하는 제4 가상 패턴(VPT4)의 라인-엔드를 포함하는 영역, 및 제5 가상 패턴(VPT5)의 라인-엔드와 그에 인접하는 제6 가상 패턴(VPT6)의 라인-엔드를 포함하는 영역 각각은, 제1 가상 패턴(VPT1)의 라인-엔드와 그에 인접하는 제2 가상 패턴(VPT2)의 라인-엔드를 포함하는 영역과 동일할 수 있다. 따라서, 제1 가상 패턴(VPT1)의 라인-엔드와 그에 인접하는 제2 가상 패턴(VPT2)의 라인-엔드를 포함하는 영역, 제3 가상 패턴(VPT3)의 라인-엔드와 그에 인접하는 제4 가상 패턴(VPT4)의 라인-엔드를 포함하는 영역, 및 제5 가상 패턴(VPT5)의 라인-엔드와 그에 인접하는 제6 가상 패턴(VPT6)의 라인-엔드를 포함하는 영역들이 함께 제1 중복 패턴 영역들(DPR1)로 정의될 수 있다. A region including the line-end of the third virtual pattern VPT3 and the line-end of the fourth virtual pattern VPT4 adjacent thereto, and the line-end of the fifth virtual pattern VPT5 and a sixth virtual pattern adjacent thereto Each region including the line-end of the pattern VPT6 may be the same as the region including the line-end of the first virtual pattern VPT1 and the line-end of the second virtual pattern VPT2 adjacent thereto. . Accordingly, an area including the line-end of the first virtual pattern VPT1 and the line-end of the second virtual pattern VPT2 adjacent thereto, the line-end of the third virtual pattern VPT3 and the fourth adjacent thereto The region including the line-end of the virtual pattern VPT4 and the region including the line-end of the fifth virtual pattern VPT5 and the line-end of the sixth virtual pattern VPT6 adjacent thereto are first overlapped together It may be defined as pattern regions DPR1 .
도 9 및 도 26을 참조하면, 제1 중복 패턴 영역들(DPR1) 중 어느 하나가 제1 대표 패턴 영역(RPR1)으로 선정될 수 있다 (S102). 예를 들어, 제1 중복 패턴 영역들(DPR1) 중 제1 및 제2 가상 패턴들(VPT1, VPT2)의 라인-엔드들을 포함하는 제1 중복 패턴 영역(DPR1)이 제1 대표 패턴 영역(RPR1)으로 선정될 수 있다. 제1 대표 패턴 영역(RPR1)은 마킹되어, 다른 제1 중복 패턴 영역들(DPR1)과 구별될 수 있다. 9 and 26 , any one of the first overlapping pattern regions DPR1 may be selected as the first representative pattern region RPR1 ( S102 ). For example, the first overlapping pattern region DPR1 including line-ends of the first and second virtual patterns VPT1 and VPT2 among the first overlapping pattern regions DPR1 is the first representative pattern region RPR1 . ) can be selected. The first representative pattern region RPR1 may be marked to be distinguished from other first overlapping pattern regions DPR1 .
도 9 및 도 27을 참조하면, 제1 대표 패턴 영역(RPR1)을 제외한 나머지 제1 중복 패턴 영역들(DPR1) 내의 가상 패턴의 형태가 변경될 수 있다 (S103). 구체적으로, 제1 중복 패턴 영역(DPR1) 내의 제3 가상 패턴(VPT2)의 라인-엔드, 즉 제1 단(EN1)이 제1 길이(LE1)만큼 확장될 수 있다. 제4 가상 패턴(VPT4)의 라인-엔드, 즉 제2 단(EN2)이 제2 길이(LE2)만큼 확장될 수 있다. 제1 길이(LE1)와 제2 길이(LE2)는 서로 동일하거나 서로 다를 수 있다. 마찬가지로, 다른 제1 중복 패턴 영역(DPR1) 내의 제5 및 제6 가상 패턴들(VPT5, VPT6)의 라인-엔드들이 바이어스될 수 있다. 한편, 마킹된 제1 대표 패턴 영역(RPR1) 내의 제1 및 제2 가상 패턴들(VPT1, VPT2)의 라인-엔드들은 변경되지 않고 그대로 유지될 수 있다.9 and 27 , the shape of the virtual pattern in the remaining first overlapping pattern regions DPR1 excluding the first representative pattern region RPR1 may be changed ( S103 ). Specifically, the line-end of the third virtual pattern VPT2 in the first overlapping pattern region DPR1 , that is, the first end EN1 may extend by the first length LE1 . The line-end of the fourth virtual pattern VPT4 , that is, the second end EN2 may extend by the second length LE2 . The first length LE1 and the second length LE2 may be the same as or different from each other. Similarly, line-ends of the fifth and sixth virtual patterns VPT5 and VPT6 in the other first overlapping pattern region DPR1 may be biased. Meanwhile, line-ends of the first and second virtual patterns VPT1 and VPT2 in the marked first representative pattern region RPR1 may remain unchanged.
도 9 및 도 28를 참조하면, 제3 내지 제6 가상 패턴들(VPT3-VPT6)의 라인-엔드들이 변경(바이어스)됨으로써, 제1 가상 레이아웃(VLO1)과 다른 제2 가상 레이아웃(VLO2)이 생성될 수 있다 (S103). 예를 들어, 제3 및 제4 가상 패턴들(VPT3, VPT4)의 라인-엔드들간의 위치 관계는, 제1 및 제2 가상 패턴들(VPT1, VPT2)의 라인-엔드들간의 위치 관계와 다를 수 있다. 제5 및 제6 가상 패턴들(VPT5, VPT6)의 라인-엔드들간의 위치 관계는, 제1 및 제2 가상 패턴들(VPT1, VPT2)의 라인-엔드들간의 위치 관계와 다를 수 있다. 한편, 제3 및 제4 가상 패턴들(VPT3, VPT4)의 라인-엔드들간의 위치 관계와 제5 및 제6 가상 패턴들(VPT5, VPT6)의 라인-엔드들간의 위치 관계는 서로 동일할 수 있다.9 and 28 , line-ends of the third to sixth virtual patterns VPT3-VPT6 are changed (biased), so that a second virtual layout VLO2 different from the first virtual layout VLO1 is created. can be generated (S103). For example, the positional relationship between the line-ends of the third and fourth virtual patterns VPT3 and VPT4 is different from the positional relationship between the line-ends of the first and second virtual patterns VPT1 and VPT2. can A positional relationship between line-ends of the fifth and sixth virtual patterns VPT5 and VPT6 may be different from a positional relationship between line-ends of the first and second virtual patterns VPT1 and VPT2. Meanwhile, the positional relationship between the line-ends of the third and fourth virtual patterns VPT3 and VPT4 and the positional relationship between the line-ends of the fifth and sixth virtual patterns VPT5 and VPT6 may be the same. have.
도 9 및 도 29를 참조하면, 제2 가상 레이아웃(VLO2) 내에서 제2 중복 패턴 영역들(DPR2)이 탐색될 수 있다 (S104). 예를 들어, 제3 및 제4 가상 패턴들(VPT3, VPT4)의 라인-엔드들간의 위치 관계와 제5 및 제6 가상 패턴들(VPT5, VPT6)의 라인-엔드들간의 위치 관계는 서로 동일할 수 있다. 제3 및 제4 가상 패턴들(VPT3, VPT4)의 라인-엔드들을 포함하는 영역 및 제5 및 제6 가상 패턴들(VPT5, VPT6)의 라인-엔드들을 포함하는 영역이 함께 제2 중복 패턴 영역들(DPR2)로 정의될 수 있다. 9 and 29 , second overlapping pattern regions DPR2 may be searched in the second virtual layout VLO2 ( S104 ). For example, the positional relationship between the line-ends of the third and fourth virtual patterns VPT3 and VPT4 and the positional relationship between the line-ends of the fifth and sixth virtual patterns VPT5 and VPT6 are the same can do. The area including the line-ends of the third and fourth virtual patterns VPT3 and VPT4 and the area including the line-ends of the fifth and sixth virtual patterns VPT5 and VPT6 are together as a second overlapping pattern area It may be defined as DPR2.
제2 중복 패턴 영역들(DPR2) 중 어느 하나가 제2 대표 패턴 영역(RPR2)으로 선정될 수 있다 (S104). 예를 들어, 제3 및 제4 가상 패턴들(VPT3, VPT4)의 라인-엔드들을 포함하는 제2 중복 패턴 영역(DPR2)이 제2 대표 패턴 영역(RPR2)으로 선정될 수 있다. 제2 대표 패턴 영역(RPR2)은 마킹되어, 다른 제2 중복 패턴 영역(DPR2)과 구별될 수 있다. Any one of the second overlapping pattern regions DPR2 may be selected as the second representative pattern region RPR2 ( S104 ). For example, the second overlapping pattern region DPR2 including line-ends of the third and fourth virtual patterns VPT3 and VPT4 may be selected as the second representative pattern region RPR2 . The second representative pattern region RPR2 may be marked to be distinguished from other second overlapping pattern regions DPR2 .
도 9 및 도 30을 참조하면, 제1 가상 레이아웃(VLO1)에서 선정된 제1 대표 패턴 영역(PRP1) 및 제2 가상 레이아웃(VLO2)에서 선정된 제2 대표 패턴 영역(PRP2)이 수집될 수 있다 (S104). 즉, 하나의 가상 넷리스트를 통해 도출된 가상 레이아웃으로부터 패턴의 라인-엔드 확장을 통해 두 개 이상의 대표 패턴 영역들이 수집될 수 있다. 9 and 30 , the first representative pattern area PRP1 selected in the first virtual layout VLO1 and the second representative pattern area PRP2 selected in the second virtual layout VLO2 may be collected. There is (S104). That is, two or more representative pattern regions may be collected through line-end extension of a pattern from a virtual layout derived through one virtual netlist.
도 9 및 도 31을 참조하면, 수집된 제1 대표 패턴 영역(RPR1) 및 제2 대표 패턴 영역(RPR2)에 OPC를 수행하여, 제1 OPC 결과물(ORT1) 및 제2 OPC 결과물(ORT2)을 각각 획득할 수 있다 (S106). 9 and 31 , OPC is performed on the collected first representative pattern region RPR1 and second representative pattern region RPR2 to obtain a first OPC result ORT1 and a second OPC result ORT2. Each can be obtained (S106).
구체적으로, 제1 대표 패턴 영역(RPR1)의 제1 및 제2 가상 패턴들(VPT1, VPT2)에 대해 OPC를 수행하여, 제1 및 제2 보정 패턴들(COP1, COP2)이 생성될 수 있다. 제1 및 제2 보정 패턴들(COP1, COP2)은, OPC 모델을 통한 시뮬레이션으로 생성된 제1 및 제2 시뮬레이션 이미지들(DIM1, DIM2)을 각각 가질 수 있다.Specifically, the first and second correction patterns COP1 and COP2 may be generated by performing OPC on the first and second virtual patterns VPT1 and VPT2 of the first representative pattern region RPR1 . . The first and second correction patterns COP1 and COP2 may have first and second simulation images DIM1 and DIM2 generated by simulation through the OPC model, respectively.
제2 대표 패턴 영역(RPR2)의 제3 및 제4 가상 패턴들(VPT3, VPT4)에 대해 OPC를 수행하여, 제3 및 제4 보정 패턴들(COP3, COP4)이 생성될 수 있다. 제3 및 제4 보정 패턴들(COP3, COP4)은, OPC 모델을 통한 시뮬레이션으로 생성된 제3 및 제4 시뮬레이션 이미지들(DIM3, DIM4)을 각각 가질 수 있다.The third and fourth correction patterns COP3 and COP4 may be generated by performing OPC on the third and fourth virtual patterns VPT3 and VPT4 of the second representative pattern region RPR2 . The third and fourth correction patterns COP3 and COP4 may have third and fourth simulation images DIM3 and DIM4 generated by simulation through the OPC model, respectively.
도 31의 제1 대표 패턴 영역(RPR1)에 대한 제1 OPC 결과물(ORT1)과 제2 대표 패턴 영역(RPR2)에 대한 제2 OPC 결과물(ORT2)이 데이터베이스로 저장될 수 있다. 제1 OPC 결과물(ORT1)과 제2 OPC 결과물(ORT2)은, 상술한 도 18의 OPC 결과물들(ORT1, ORT2)과 함께, 후술할 실제 반도체 소자의 설계 시 활용될 수 있다. The first OPC result ORT1 for the first representative pattern region RPR1 of FIG. 31 and the second OPC result ORT2 for the second representative pattern region RPR2 may be stored as a database. The first OPC product ORT1 and the second OPC product ORT2 may be used together with the above-described OPC results ORT1 and ORT2 of FIG. 18 when designing an actual semiconductor device to be described later.
도 32는 본 발명의 실시예들에 따른 실제 반도체 소자의 설계 방법을 설명하기 위한 순서도이다. 도 33 내지 도 37은, 본 발명의 실시예들에 따른 도 32의 방법을 설명하기 위한 레이아웃 평면도들이다.32 is a flowchart illustrating a method of actually designing a semiconductor device according to embodiments of the present invention. 33 to 37 are layout plan views for explaining the method of FIG. 32 according to embodiments of the present invention.
도 32 및 도 33을 참조하면, 앞서 도 2를 참조하여 설명한 레이아웃 설계가 수행될 수 있다(S20). 먼저 실제 넷리스트를 기반으로 표준 셀들(STD1-STD4)이 배치되어, 실제 레이아웃(ALO)이 생성될 수 있다 (S21). 실제 넷리스트는, 제품으로 양산되어 판매될 반도체 소자, 예를 들어 로직 소자(Logic device) 또는 시스템 LSI(System LSI)의 넷리스트일 수 있다. 32 and 33 , the layout design described above with reference to FIG. 2 may be performed ( S20 ). First, standard cells STD1 - STD4 are arranged based on the actual netlist, and an actual layout ALO may be generated ( S21 ). The actual netlist may be a netlist of a semiconductor device to be mass-produced and sold as a product, for example, a logic device or a system LSI (System LSI).
셀 라이브러리로부터 제공되는 표준 셀들이 실제 넷리스트를 바탕으로 배치될 수 있다. 예를 들어, 도 33에는 제1 내지 제4 표준 셀들(STD1-STD4)이 실제 넷리스트를 바탕으로 배치된 예가 나타나 있다. Standard cells provided from the cell library can be arranged based on an actual netlist. For example, FIG. 33 shows an example in which the first to fourth standard cells STD1-STD4 are arranged based on an actual netlist.
도 32 및 도 34를 참조하면, 실제 레이아웃(ALO) 상에 라우팅이 수행될 수 있다 (S21). 상기 라우팅이 수행됨으로써, 배선 패턴들이 실제 레이아웃(ALO) 상에 제공될 수 있다. 상기 라우팅은 상기 실제 넷리스트를 기반으로 수행될 수 있다. 32 and 34 , routing may be performed on an actual layout ALO (S21). By performing the routing, wiring patterns may be provided on the actual layout ALO. The routing may be performed based on the actual netlist.
본 발명의 일 실시예로, 실제 레이아웃(ALO) 상에 제1 내지 제7 실제 패턴들(APT1-APT7)이 제공될 수 있다. 제1 내지 제7 실제 패턴들(APT1-APT7)은 반도체 후단 공정(back end of line, BEOL)에 속하는 금속층들(또는 배선층들) 중 어느 하나의 층을 구성할 수 있다. 예를 들어, 제1 내지 제7 실제 패턴들(APT1-APT7)은 제1 금속 층(M1), 제2 금속 층(M2), 제3 금속 층(M3) 및 그 위의 금속 층들(M4, M5, M6, ...) 중 어느 하나의 층의 배선들에 대응할 수 있다. 본 실시예에서, 제1 내지 제7 실제 패턴들(APT1-APT7)은 제2 금속 층(M2) 내의 배선 패턴들에 대응할 수 있다. As an embodiment of the present invention, first to seventh actual patterns APT1 to APT7 may be provided on the actual layout ALO. The first to seventh actual patterns APT1 to APT7 may constitute any one of metal layers (or wiring layers) belonging to a semiconductor back end of line (BEOL). For example, the first to seventh actual patterns APT1 - APT7 may include the first metal layer M1 , the second metal layer M2 , the third metal layer M3 , and the metal layers M4 thereon. M5, M6, ...) may correspond to wirings of any one layer. In the present exemplary embodiment, the first to seventh actual patterns APT1 - APT7 may correspond to wiring patterns in the second metal layer M2 .
도 32 및 도 35를 참조하면, 실제 레이아웃(ALO) 내에서 앞서 도 9의 방법으로 확보된 대표 패턴 영역들(예를 들어, 도 17의 RPR1, RPR2 및 도 30의 RPR1, RPR2)과 동일한 패턴 영역들이 탐색될 수 있다 (S22).32 and 35 , the same pattern as the representative pattern regions (eg, RPR1, RPR2 in FIG. 17 and RPR1, RPR2 in FIG. 30) secured by the method of FIG. 9 in the actual layout ALO Regions may be searched for (S22).
구체적으로, 제1 실제 패턴(APT1)의 라인-엔드와 그에 인접하는 제2 실제 패턴(APT2)의 라인-엔드를 포함하는 패턴 영역은 도 30의 제1 대표 패턴 영역(RPR1)과 실질적으로 동일할 수 있다. 제3 실제 패턴(APT3)을 포함하는 패턴 영역은 도 17의 제2 대표 패턴 영역(RPR2)과 실질적으로 동일할 수 있다. 제4 실제 패턴(APT4)의 라인-엔드와 그에 인접하는 제5 실제 패턴(APT5)의 라인-엔드를 포함하는 패턴 영역은 도 30의 제2 대표 패턴 영역(RPR2)과 실질적으로 동일할 수 있다. 제6 실제 패턴(APT6)을 포함하는 패턴 영역은 도 17의 제1 대표 패턴 영역(RPR1)과 실질적으로 동일할 수 있다. 대표 패턴 영역들과 각각 동일한 상기 패턴 영역들이 탐색되면, 상기 패턴 영역들이 각각 제1 내지 제4 패턴 영역들(APR1-APR4)로 정의될 수 있다. Specifically, the pattern region including the line-end of the first actual pattern APT1 and the line-end of the second actual pattern APT2 adjacent thereto is substantially the same as the first representative pattern region RPR1 of FIG. 30 . can do. The pattern region including the third actual pattern APT3 may be substantially the same as the second representative pattern region RPR2 of FIG. 17 . The pattern area including the line-end of the fourth actual pattern APT4 and the line-end of the fifth actual pattern APT5 adjacent thereto may be substantially the same as the second representative pattern area RPR2 of FIG. 30 . . The pattern region including the sixth actual pattern APT6 may be substantially the same as the first representative pattern region RPR1 of FIG. 17 . When the pattern areas identical to the representative pattern areas are searched, the pattern areas may be defined as first to fourth pattern areas APR1 to APR4, respectively.
도 32 및 도 36을 참조하면, 실제 레이아웃(ALO) 상에 앞서 도 2를 참조하여 설명한 광 근접 보정 절차가 수행될 수 있다 (S30). 도 35에서 탐색된 제1 내지 제4 패턴 영역들(APR1-APR4)에, 앞서 도 9의 방법으로 확보된 OPC 결과물들이 바로 적용될 수 있다 (S31). 32 and 36 , the optical proximity correction procedure described above with reference to FIG. 2 may be performed on the actual layout ALO ( S30 ). The OPC results obtained by the method of FIG. 9 may be directly applied to the first to fourth pattern regions APR1 to APR4 found in FIG. 35 ( S31 ).
구체적으로, 제1 패턴 영역(APR1)에 도 31의 제1 OPC 결과물(ORT1)이 적용될 수 있다. 제2 패턴 영역(APR2)에 도 18의 제2 OPC 결과물(ORT2)이 적용될 수 있다. 제3 패턴 영역(APR3)에 도 31의 제2 OPC 결과물(ORT2)이 적용될 수 있다. 제4 패턴 영역(APR4)에 도 18의 제1 OPC 결과물(ORT1)이 적용될 수 있다. 다시 말하면, 제1 내지 제4 패턴 영역들(APR1-APR4)에 대해서는 별도의 OPC를 수행할 필요 없이 제1 내지 제4 OPC 결과물들(ORT1-ORT4)이 적용될 수 있다. Specifically, the first OPC result ORT1 of FIG. 31 may be applied to the first pattern region APR1 . The second OPC result ORT2 of FIG. 18 may be applied to the second pattern area APR2 . The second OPC result ORT2 of FIG. 31 may be applied to the third pattern area APR3 . The first OPC result ORT1 of FIG. 18 may be applied to the fourth pattern region APR4 . In other words, the first to fourth OPC results ORT1 to ORT4 may be applied to the first to fourth pattern regions APR1 to APR4 without performing separate OPC.
제1 패턴 영역(APR1)에 적용된 제1 OPC 결과물(ORT1)은 제1 및 제2 보정 패턴들(COP1, COP2)을 포함할 수 있다. 제2 패턴 영역(APR2)에 적용된 제2 OPC 결과물(ORT2)은 제3 보정 패턴(COP3)을 포함할 수 있다. 제3 패턴 영역(APR3)에 적용된 제3 OPC 결과물(ORT3)은 제4 및 제5 보정 패턴들(COP4, COP5)을 포함할 수 있다. 제4 패턴 영역(APR4)에 적용된 제4 OPC 결과물(ORT4)은 제6 보정 패턴(COP6)을 포함할 수 있다. The first OPC result ORT1 applied to the first pattern region APR1 may include first and second correction patterns COP1 and COP2 . The second OPC result ORT2 applied to the second pattern area APR2 may include the third correction pattern COP3 . The third OPC result ORT3 applied to the third pattern region APR3 may include fourth and fifth correction patterns COP4 and COP5 . The fourth OPC result ORT4 applied to the fourth pattern region APR4 may include the sixth correction pattern COP6 .
도 32 및 도 37을 참조하면, 실제 레이아웃(ALO) 내에서 제1 내지 제4 패턴 영역들(APR1-APR4)(즉, 제1 내지 제4 OPC 결과물들(ORT1-ORT4))을 제외한 나머지 패턴 영역에 OPC가 수행될 수 있다 (S32). 이로써, 제1 내지 제7 실제 패턴들(APT1-APT7)을 타겟 패턴들로 하는 제1 내지 제7 보정 패턴들(COP1-COP7)이 각각 생성될 수 있다. 32 and 37 , the remaining patterns except for the first to fourth pattern regions APR1-APR4 (ie, the first to fourth OPC results ORT1-ORT4) in the actual layout ALO. OPC may be performed on the region (S32). Accordingly, first to seventh correction patterns COP1 to COP7 using the first to seventh actual patterns APT1 to APT7 as target patterns may be generated, respectively.
본 발명에 따르면, OPC의 정밀함과 많은 수행 시간이 요구되는 패턴 영역에 대해서는, 상술한 도 9의 방법으로 미리 OPC 결과물들의 데이터베이스를 구축해둘 수 있다. 따라서, 추가적인 OPC 수행 없이 미리 확보한 OPC 결과물들을 실제 레이아웃(ALO)에 바로 적용할 수 있다. 실제 본 단계의 OPC (S30)는 상기 데이터베이스에 존재하지 않는 패턴 영역(예를 들어, 제7 실제 패턴(APT7)을 포함하는 영역) 및 OPC의 정밀함이 요구되지 않는 단순 패턴 영역(예를 들어, 라인-엔드가 제외된 라인 연장 영역)에 대해서만 수행되기 때문에, OPC 수행 시간을 획기적으로 단축시킬 수 있다.According to the present invention, a database of OPC results can be established in advance by the method of FIG. Accordingly, the OPC results obtained in advance can be directly applied to the actual layout (ALO) without performing additional OPC. Actually, the OPC (S30) of this step is a pattern region that does not exist in the database (eg, a region including the seventh actual pattern (APT7)) and a simple pattern region that does not require the precision of OPC (eg, Since the line-end is performed only for the excluded line extension area), the OPC execution time can be significantly shortened.
라인-엔드들이 포함된 패턴 영역은 OPC 에러가 쉽게 발생할 수 있는 취약 영역이기 때문에, OPC가 수행되더라도 실제 제조 공정에서 공정 결함이 발생하기 쉽다. 이는 최종적인 반도체 소자의 수율 저하를 야기할 수 있다. 본 발명에 따르면, 도 19 및 도 20을 참조하여 설명한 바와 같이 OPC 결과물들에 대한 검증을 미리 거침으로써, 라인-엔드들이 포함된 패턴 영역(즉, OPC 취약 영역)에 정밀한 OPC 결과물을 제공할 수 있다. 결과적으로 본 발명은 반도체 소자의 신뢰성을 높이고 수율을 향상시킬 수 있다.Since the pattern region including the line-ends is a vulnerable region where OPC errors can easily occur, process defects are likely to occur in the actual manufacturing process even when OPC is performed. This may cause a decrease in the yield of the final semiconductor device. According to the present invention, as described with reference to FIGS. 19 and 20, by pre-verifying the OPC results, it is possible to provide a precise OPC result to the pattern region including the line-ends (that is, the OPC vulnerable region). have. As a result, the present invention can increase the reliability of the semiconductor device and improve the yield.
도 38은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 39a 내지 도 39d는 각각 도 38의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 38 및 도 39a 내지 도 39d에 도시된 반도체 소자는, 도 37의 제3 표준 셀(STD3)의 레이아웃을 이용하여 실제 기판 상에 구현된 반도체 소자의 일 예이다.38 is a plan view for explaining a semiconductor device according to embodiments of the present invention. 39A to 39D are cross-sectional views taken along lines A-A', B-B', C-C', and D-D' of FIG. 38, respectively. The semiconductor device shown in FIGS. 38 and 39A to 39D is an example of a semiconductor device implemented on an actual substrate using the layout of the third standard cell STD3 of FIG. 37 .
도 38 및 도 39a 내지 도 39d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 38 and 39A to 39D , a logic cell LC may be provided on the
기판(100)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.The
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.A first active region PR and a second active region NR may be defined by the second trench TR2 formed on the
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.First active patterns AP1 and second active patterns AP2 may be provided on the first active region PR and the second active region NR, respectively. The first and second active patterns AP1 and AP2 may extend parallel to each other in the second direction D2 . The first and second active patterns AP1 and AP2 are a part of the
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 39d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.The device isolation layer ST may fill the first and second trenches TR1 and TR2. The device isolation layer ST may include a silicon oxide layer. Upper portions of the first and second active patterns AP1 and AP2 may protrude vertically above the device isolation layer ST (see FIG. 39D ). Each of upper portions of the first and second active patterns AP1 and AP2 may have a fin shape. The device isolation layer ST may not cover upper portions of the first and second active patterns AP1 and AP2 . The device isolation layer ST may cover lower sidewalls of the first and second active patterns AP1 and AP2 .
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.First source/drain patterns SD1 may be provided on upper portions of the first active patterns AP1 . The first source/drain patterns SD1 may be impurity regions of the first conductivity type (eg, p-type). A first channel pattern CH1 may be interposed between the pair of first source/drain patterns SD1 . Second source/drain patterns SD2 may be provided on upper portions of the second active patterns AP2 . The second source/drain patterns SD2 may be impurity regions of the second conductivity type (eg, n-type). A second channel pattern CH2 may be interposed between the pair of second source/drain patterns SD2 .
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다. The first and second source/drain patterns SD1 and SD2 may be epitaxial patterns formed by a selective epitaxial growth process. For example, top surfaces of the first and second source/drain patterns SD1 and SD2 may be coplanar with top surfaces of the first and second channel patterns CH1 and CH2. As another example, upper surfaces of the first and second source/drain patterns SD1 and SD2 may be higher than upper surfaces of the first and second channel patterns CH1 and CH2.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.The first source/drain patterns SD1 may include a semiconductor element (eg, SiGe) having a lattice constant greater than a lattice constant of the semiconductor element of the
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 일정한 피치로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.Gate electrodes GE crossing the first and second active patterns AP1 and AP2 and extending in the first direction D1 may be provided. The gate electrodes GE may be arranged in the second direction D2 at a constant pitch. The gate electrodes GE may vertically overlap the first and second channel patterns CH1 and CH2. Each of the gate electrodes GE may surround a top surface and both sidewalls of each of the first and second channel patterns CH1 and CH2 .
도 39d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.Referring back to FIG. 39D , the gate electrode GE may be provided on the first upper surface TS1 of the first channel pattern CH1 and on at least one first sidewall SW1 of the first channel pattern CH1. have. The gate electrode GE may be provided on the second upper surface TS2 of the second channel pattern CH2 and on at least one second sidewall SW2 of the second channel pattern CH2 . In other words, the transistor according to the present embodiment may be a three-dimensional field effect transistor (eg, FinFET) in which the gate electrode GE surrounds the channels CH1 and CH2 three-dimensionally.
도 38 및 도 39a 내지 도 39d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.Referring back to FIGS. 38 and 39A to 39D , a pair of gate spacers GS may be disposed on both sidewalls of each of the gate electrodes GE. The gate spacers GS may extend in the first direction D1 along the gate electrodes GE. Top surfaces of the gate spacers GS may be higher than top surfaces of the gate electrodes GE. Top surfaces of the gate spacers GS may be coplanar with the top surface of the first
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.A gate capping pattern GP may be provided on each of the gate electrodes GE. The gate capping pattern GP may extend in the first direction D1 along the gate electrode GE. The gate capping pattern GP may include a material having etch selectivity with respect to the first and second
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 유전 패턴(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 39d 참조).A gate dielectric pattern GI may be interposed between the gate electrode GE and the first active pattern AP1 and between the gate electrode GE and the second active pattern AP2 . The gate dielectric pattern GI may extend along the bottom surface of the gate electrode GE thereon. For example, the gate dielectric pattern GI may cover the first top surface TS1 and the first sidewall SW1 of the first channel pattern CH1 . The gate dielectric pattern GI may cover the second top surface TS2 and both second sidewalls SW2 of the second channel pattern CH2 . The gate dielectric pattern GI may cover the upper surface of the device isolation layer ST under the gate electrode GE (refer to FIG. 39D ).
본 발명의 일 실시예로, 게이트 유전 패턴(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.In an embodiment of the present invention, the gate dielectric pattern GI may include a high-k material having a higher dielectric constant than that of the silicon oxide layer. For example, the high-k material may include hafnium oxide, hafnium silicon oxide, hafnium zirconium oxide, hafnium tantalum oxide, lanthanum oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide. It may include at least one of oxide, lithium oxide, aluminum oxide, lead scandium tantalum oxide, and lead zinc niobate.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 유전 패턴(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.The gate electrode GE may include a first metal pattern and a second metal pattern on the first metal pattern. The first metal pattern may be provided on the gate dielectric pattern GI and may be adjacent to the first and second channel patterns CH1 and CH2. The first metal pattern may include a work function metal that adjusts the threshold voltage of the transistor. A desired threshold voltage may be achieved by adjusting the thickness and composition of the first metal pattern.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.The first metal pattern may include a metal nitride layer. For example, the first metal pattern may include nitrogen (N) and at least one metal selected from the group consisting of titanium (Ti), tantalum (Ta), aluminum (Al), tungsten (W), and molybdenum (Mo). can The first metal pattern may further include carbon (C). The first metal pattern may include a plurality of stacked work function metal layers.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.The second metal pattern may include a metal having a lower resistance than that of the first metal pattern. For example, the second metal pattern may include at least one metal selected from the group consisting of tungsten (W), aluminum (Al), titanium (Ti), and tantalum (Ta).
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.A first
로직 셀(LC)의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는, 게이트 전극들(GE)간의 피치와 동일할 수 있다.A pair of separation structures DB facing each other in the second direction D2 may be provided on both sides of the logic cell LC. The separation structure DB may extend parallel to the gate electrodes GE in the first direction D1 . A pitch between the isolation structure DB and the gate electrode GE adjacent thereto may be the same as a pitch between the gate electrodes GE.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다. The separation structure DB may extend into the first and second active patterns AP1 and AP2 through the first and second
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.Active contacts AC may be provided through the first and second
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다. The active contact AC may be a self-aligned contact. In other words, the active contact AC may be formed in a self-aligned manner using the gate capping pattern GP and the gate spacer GS. For example, the active contact AC may cover at least a portion of a sidewall of the gate spacer GS. Although not shown, the active contact AC may partially cover the upper surface of the gate capping pattern GP.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.A silicide pattern SC may be interposed between the active contact AC and the first source/drain pattern SD1 and between the active contact AC and the second source/drain pattern SD2 . The active contact AC may be electrically connected to the source/drain patterns SD1 and SD2 through the silicide pattern SC. The silicide pattern SC may include metal-silicide, and for example, may include at least one of titanium-silicide, tantalum-silicide, tungsten-silicide, nickel-silicide, and cobalt-silicide. .
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 일 예로, 도 39b를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택들(AC) 각각의 상부는 상부 절연 패턴(UIP)으로 채워질 수 있다. 이로써, 게이트 콘택(GC)이 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다. A gate contact GC electrically connected to the gate electrode GE may be provided through the second
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.Each of the active contact AC and the gate contact GC may include a conductive pattern FM and a barrier pattern BM surrounding the conductive pattern FM. For example, the conductive pattern FM may include at least one of aluminum, copper, tungsten, molybdenum, and cobalt. The barrier pattern BM may cover sidewalls and a bottom surface of the conductive pattern FM. The barrier pattern BM may include a metal layer/metal nitride layer. The metal layer may include at least one of titanium, tantalum, tungsten, nickel, cobalt, and platinum. The metal nitride layer may include at least one of a titanium nitride layer (TiN), a tantalum nitride layer (TaN), a tungsten nitride layer (WN), a nickel nitride layer (NiN), a cobalt nitride layer (CoN), and a platinum nitride layer (PtN).
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2), 및 제1 배선들(M1_I)을 포함할 수 있다. A first metal layer M1 may be provided in the third
제1 파워 배선(M1_R1) 및 제2 파워 배선(M1_R2) 각각은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 구체적으로, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 제1 파워 배선(M1_R1)이 배치될 수 있다. 제1 파워 배선(M1_R1)은 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 제2 파워 배선(M1_R2)이 배치될 수 있다. 제2 파워 배선(M1_R2)은 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.Each of the first power line M1_R1 and the second power line M1_R2 may cross the logic cell LC and extend in the second direction D2 . In detail, a first cell boundary CB1 extending in the second direction D2 may be defined in the logic cell LC. In the logic cell LC, a second cell boundary CB2 may be defined opposite to the first cell boundary CB1 . A first power line M1_R1 may be disposed on the first cell boundary CB1 . The first power line M1_R1 may extend in the second direction D2 along the first cell boundary CB1 . A second power line M1_R2 may be disposed on the second cell boundary CB2 . The second power line M1_R2 may extend in the second direction D2 along the second cell boundary CB2 .
제1 배선들(M1_I)은, 제1 및 제2 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 제1 배선들(M1_I)은, 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 제1 배선들(M1_I)은 일정한 피치로 제1 방향(D1)을 따라 배열될 수 있다.The first wirings M1_I may be disposed between the first and second power wirings M1_R1 and M1_R2. The first interconnections M1_I may have a line shape or a bar shape extending in the second direction D2 . The first interconnections M1_I may be arranged in the first direction D1 at a constant pitch.
제1 금속 층(M1)은, 제1 비아들(VI1)을 더 포함할 수 있다. 제1 비아들(VI1)은 제1 배선들(M1_I) 아래에 제공될 수 있다. 제1 비아들(VI1) 중 어느 하나는, 활성 콘택(AC)과 제1 배선(M1_I) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 제1 비아들(VI1) 중 다른 하나는, 게이트 콘택(GC)과 제1 배선(M1_I) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. The first metal layer M1 may further include first vias VI1 . The first vias VI1 may be provided under the first interconnections M1_I. Any one of the first vias VI1 may be interposed between the active contact AC and the first interconnection M1_I to electrically connect them to each other. Another one of the first vias VI1 may be interposed between the gate contact GC and the first interconnection M1_I to electrically connect them to each other.
일 예로, 제1 배선(M1_I)과 그 아래의 제1 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 하부 배선 및 하부 비아 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다. For example, the first interconnection M1_I and the first via VI1 below it may be formed through separate processes. In other words, each of the lower wiring and the lower via of the first metal layer M1 may be formed by a single damascene process. The semiconductor device according to the present embodiment may be formed using a process of less than 20 nm.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 제2 배선들(M2_I)을 포함할 수 있다. 제2 배선들(M2_I)은, 각각 도 37의 제2 보정 패턴(COP2) 및 제3 보정 패턴(COP3)을 이용하여 형성된 것일 수 있다.A second metal layer M2 may be provided in the fourth
제2 금속 층(M2)은, 제2 비아들(VI2)을 더 포함할 수 있다. 제2 비아들(VI2)은 제2 배선들(M2_I) 아래에 각각 제공될 수 있다. 제2 비아(VI2)를 통해 제1 배선(M1_I)과 제2 배선(M2_I)이 서로 전기적으로 연결될 수 있다. The second metal layer M2 may further include second vias VI2 . The second vias VI2 may be respectively provided under the second interconnections M2_I. The first wiring M1_I and the second wiring M2_I may be electrically connected to each other through the second via VI2 .
일 예로, 제2 배선(M2_I)과 그 아래의 제2 비아(VI2)는 서로 동일한 공정으로 일체로 형성될 수 있다. 다시 말하면, 제2 금속 층(M2)의 제2 배선(M2_I) 및 제2 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.For example, the second interconnection M2_I and the second via VI2 below it may be integrally formed through the same process. In other words, the second interconnection M2_I and the second via VI2 of the second metal layer M2 may be formed together through a dual damascene process.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 라우팅 배선들을 포함할 수 있다. The wiring of the first metal layer M1 and the wiring of the second metal layer M2 may include the same or different conductive materials. For example, the wiring of the first metal layer M1 and the wiring of the second metal layer M2 may include at least one metal material selected from aluminum, copper, tungsten, molybdenum, and cobalt. Although not shown, metal layers stacked on the fourth
도 40a 내지 도 40d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 38의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 38 및 도 39a 내지 도 39d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.40A to 40D are for explaining a semiconductor device according to another embodiment of the present invention, and are respectively taken along lines A-A', B-B', C-C', and D-D' of FIG. 38 . are cross-sectional views. In the present embodiment, detailed descriptions of technical features overlapping with those previously described with reference to FIGS. 38 and 39A to 39D will be omitted, and differences will be described in detail.
도 38 및 도 40a 내지 도 40d를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 정의될 수 있다.38 and 40A to 40D , a
제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.The first active pattern AP1 may include vertically stacked first channel patterns CH1 . The stacked first channel patterns CH1 may be spaced apart from each other in the third direction D3 . The stacked first channel patterns CH1 may vertically overlap each other. The second active pattern AP2 may include vertically stacked second channel patterns CH2 . The stacked second channel patterns CH2 may be spaced apart from each other in the third direction D3 . The stacked second channel patterns CH2 may vertically overlap each other. The first and second channel patterns CH1 and CH2 may include at least one of silicon (Si), germanium (Ge), and silicon-germanium (SiGe).
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.The first active pattern AP1 may further include first source/drain patterns SD1 . The stacked first channel patterns CH1 may be interposed between a pair of adjacent first source/drain patterns SD1 . The stacked first channel patterns CH1 may connect a pair of adjacent first source/drain patterns SD1 to each other.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.The second active pattern AP2 may further include second source/drain patterns SD2 . The stacked second channel patterns CH2 may be interposed between a pair of adjacent second source/drain patterns SD2 . The stacked second channel patterns CH2 may connect a pair of adjacent second source/drain patterns SD2 to each other.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.Gate electrodes GE crossing the first and second channel patterns CH1 and CH2 and extending in the first direction D1 may be provided. The gate electrode GE may vertically overlap the first and second channel patterns CH1 and CH2. A pair of gate spacers GS may be disposed on both sidewalls of the gate electrode GE. A gate capping pattern GP may be provided on the gate electrode GE.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 40d 참조). 게이트 전극(GE)은, 제1 채널 패턴(CH1)의 제1 상면(TS1), 적어도 하나의 제1 측벽(SW1), 및 제1 바닥면(BS1) 상에 제공될 수 있다. 게이트 전극(GE)은, 제2 채널 패턴(CH2)의 제2 상면(TS2), 적어도 하나의 제2 측벽(SW2), 및 제2 바닥면(BS2) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.The gate electrode GE may surround each of the first and second channel patterns CH1 and CH2 (see FIG. 40D ). The gate electrode GE may be provided on the first top surface TS1 , at least one first sidewall SW1 , and the first bottom surface BS1 of the first channel pattern CH1 . The gate electrode GE may be provided on the second top surface TS2 , at least one second sidewall SW2 , and the second bottom surface BS2 of the second channel pattern CH2 . In other words, the gate electrode GE may surround a top surface, a bottom surface, and both sidewalls of each of the first and second channel patterns CH1 and CH2 . The transistor according to the present embodiment may be a three-dimensional field effect transistor (eg, MBCFET) in which the gate electrode GE surrounds the channels CH1 and CH2 three-dimensionally.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 게이트 유전 패턴(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.A gate dielectric pattern GI may be provided between each of the first and second channel patterns CH1 and CH2 and the gate electrode GE. The gate dielectric pattern GI may surround each of the first and second channel patterns CH1 and CH2.
제2 활성 영역(NR) 상에서, 게이트 유전 패턴(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 유전 패턴(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.An insulating pattern IP may be interposed between the gate dielectric pattern GI and the second source/drain pattern SD2 on the second active region NR. The gate electrode GE may be spaced apart from the second source/drain pattern SD2 by the gate dielectric pattern GI and the insulating pattern IP. On the other hand, on the first active region PR, the insulating pattern IP may be omitted.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. A first
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 38 및 도 39a 내지 도 39d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.A third
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.As described above, embodiments of the present invention have been described with reference to the accompanying drawings, but the present invention may be embodied in other specific forms without changing the technical spirit or essential features thereof. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.
Claims (20)
설계 결과물을 바탕으로 제1 기판 상에 포토리소그래피 공정을 수행하는 것을 포함하되,
상기 반도체 소자를 설계하는 것은:
가상의 넷리스트를 이용하여 표준 셀들을 배치 및 라우팅하여 제1 가상 레이아웃을 생성하는 것;
상기 제1 가상 레이아웃 내에서 제1 중복 패턴 영역들을 찾고, 이들 중 하나를 제1 대표 패턴 영역으로 선정하는 것;
상기 제1 대표 패턴 영역에 대해 OPC를 수행하여, 제1 OPC 결과물을 획득하는 것;
실제 넷리스트를 이용하여 표준 셀들을 배치 및 라우팅하여 실제 레이아웃을 생성하는 것; 및
상기 실제 레이아웃에 OPC를 수행하는 것을 포함하고,
상기 실제 레이아웃에 OPC를 수행하는 것은:
상기 실제 레이아웃 내에서, 상기 제1 대표 패턴 영역과 동일한 제1 패턴 영역을 탐색하는 것; 및
상기 제1 패턴 영역에 상기 제1 OPC 결과물을 적용하는 것을 포함하며,
상기 포토리소그래피 공정을 수행하는 것은, 광 근접 보정된 상기 실제 레이아웃으로 제작된 제1 포토마스크를 이용하여 상기 제1 기판 상에 제1 포토레지스트 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
designing a semiconductor device, wherein the designing of the semiconductor device is performed by executing a program code in a computer-readable medium by a processor; and
Including performing a photolithography process on the first substrate based on the design result,
Designing the semiconductor device comprises:
placing and routing standard cells using the virtual netlist to create a first virtual layout;
finding first overlapping pattern regions in the first virtual layout and selecting one of them as a first representative pattern region;
performing OPC on the first representative pattern region to obtain a first OPC result;
placing and routing standard cells using the actual netlist to create the actual layout; and
performing OPC on the actual layout,
Performing OPC on the actual layout is:
searching for a first pattern area identical to the first representative pattern area within the actual layout; and
and applying the first OPC result to the first pattern area,
The performing of the photolithography process may include forming a first photoresist pattern on the first substrate by using a first photomask manufactured in the actual layout with optical proximity correction.
상기 반도체 소자를 설계하는 것은:
상기 제1 대표 패턴 영역을 제외한 나머지 제1 중복 패턴 영역들 내의 패턴의 형태를 변경하여, 제2 가상 레이아웃을 생성하는 것;
상기 제2 가상 레이아웃 내에서 제2 중복 패턴 영역들을 찾고, 이들 중 하나를 제2 대표 패턴 영역으로 선정하는 것; 및
상기 제2 대표 패턴 영역에 대해 OPC를 수행하여, 제2 OPC 결과물을 획득하는 것을 더 포함하고,
상기 실제 레이아웃에 OPC를 수행하는 것은:
상기 실제 레이아웃 내에서, 상기 제2 대표 패턴 영역과 동일한 제2 패턴 영역을 탐색하는 것; 및
상기 제2 패턴 영역에 상기 제2 OPC 결과물을 적용하는 것을 더 포함하는 반도체 소자의 제조 방법.
According to claim 1,
Designing the semiconductor device comprises:
generating a second virtual layout by changing the shape of a pattern in the remaining first overlapping pattern areas except for the first representative pattern area;
finding second overlapping pattern regions in the second virtual layout and selecting one of them as a second representative pattern region; and
The method further comprises performing OPC on the second representative pattern region to obtain a second OPC result,
Performing OPC on the actual layout is:
searching for a second pattern area identical to the second representative pattern area within the actual layout; and
The method of manufacturing a semiconductor device further comprising applying the second OPC result to the second pattern region.
상기 패턴의 형태를 변경하는 것은, 상기 패턴의 라인-엔드를 확장하는 것을 포함하는 반도체 소자의 제조 방법.
3. The method of claim 2,
Changing the shape of the pattern includes expanding a line-end of the pattern.
상기 패턴의 형태를 변경하는 것은, 상기 패턴의 라인-엔드를 축소하는 것을 포함하는 반도체 소자의 제조 방법.
3. The method of claim 2,
Changing the shape of the pattern includes reducing a line-end of the pattern.
상기 제1 중복 패턴 영역들 각각은, 제1 가상 패턴의 라인-엔드 및 제2 가상 패턴의 라인-엔드를 포함하고,
상기 제1 가상 패턴의 라인-엔드 및 제2 가상 패턴의 라인-엔드는 서로 인접하는 반도체 소자의 제조 방법.
According to claim 1,
Each of the first overlapping pattern regions includes a line-end of a first virtual pattern and a line-end of a second virtual pattern,
The line-end of the first virtual pattern and the line-end of the second virtual pattern are adjacent to each other.
상기 제1 중복 패턴 영역들 각각은 가상 패턴을 포함하고,
상기 가상 패턴은, 제1 방향으로 연장되는 적어도 하나의 제1 부분 및 제2 방향으로 연장되는 적어도 하나의 제2 부분을 포함하는 반도체 소자의 제조 방법.
According to claim 1,
Each of the first overlapping pattern regions includes a virtual pattern,
The virtual pattern may include at least one first portion extending in a first direction and at least one second portion extending in a second direction.
상기 반도체 소자를 설계하는 것은, 상기 제1 OPC 결과물을 검증하는 것을 더 포함하고,
상기 제1 OPC 결과물을 검증하는 것은:
상기 제1 OPC 결과물을 이용하여 제2 포토마스크를 제작하는 것; 및
상기 제2 포토마스크를 이용한 노광 및 현상 공정을 통해, 제2 기판 상에 제2 포토레지스트 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
According to claim 1,
Designing the semiconductor device further includes verifying the first OPC result,
Validating the first OPC result includes:
manufacturing a second photomask by using the first OPC result; and
and forming a second photoresist pattern on a second substrate through an exposure and development process using the second photomask.
상기 제1 OPC 결과물은:
상기 제1 대표 패턴 영역 내의 가상 패턴을 타겟으로 하는 시뮬레이션 이미지; 및
상기 시뮬레이션 이미지를 바탕으로 생성된 보정 패턴을 포함하는 반도체 소자의 제조 방법.
According to claim 1,
The first OPC result is:
a simulation image targeting a virtual pattern in the first representative pattern area; and
A method of manufacturing a semiconductor device including a correction pattern generated based on the simulation image.
상기 실제 레이아웃에 OPC를 수행하는 것은, 상기 실제 레이아웃 내에서 상기 제1 패턴 영역을 제외한 나머지 패턴 영역에 대해 OPC를 수행하는 것을 더 포함하는 반도체 소자의 제조 방법.
According to claim 1,
The performing the OPC on the actual layout further includes performing OPC on the remaining pattern regions except for the first pattern region in the actual layout.
상기 제1 패턴 영역은 라인 패턴의 라인-엔드를 포함하고,
상기 나머지 패턴 영역은 상기 라인-엔드가 제외된 상기 라인 패턴의 나머지 부분을 포함하는 반도체 소자의 제조 방법.
10. The method of claim 9,
The first pattern region includes a line-end of a line pattern,
and the remaining pattern region includes a remaining portion of the line pattern excluding the line-end.
상기 제1 가상 레이아웃은, 반도체 후단 공정(BEOL)에 속하는 금속 층들 중 어느 하나의 층에 대한 레이아웃인 반도체 소자의 제조 방법.
According to claim 1,
The first virtual layout is a layout for any one of metal layers belonging to a semiconductor back-end process (BEOL).
상기 실제 넷리스트는 로직 소자의 넷리스트인 반도체 소자의 제조 방법.
According to claim 1,
The actual netlist is a netlist of logic elements.
상기 제1 가상 레이아웃 내에서 제1 중복 패턴 영역들을 찾고, 이들 중 하나를 제1 대표 패턴 영역으로 선정하는 것;
상기 제1 대표 패턴 영역을 제외한 나머지 제1 중복 패턴 영역들 내의 패턴의 형태를 변경하여, 제2 가상 레이아웃을 생성하는 것;
상기 제2 가상 레이아웃 내에서 제2 중복 패턴 영역들을 찾고, 이들 중 하나를 제2 대표 패턴 영역으로 선정하는 것;
상기 제1 및 제2 대표 패턴 영역들에 대해 OPC를 수행하여, 제1 OPC 결과물 및 제2 OPC 결과물을 각각 획득하는 것;
상기 제1 및 제2 OPC 결과물들을 이용하여 실제 레이아웃에 OPC를 수행하는 것; 및
보정된 상기 실제 레이아웃으로 제작된 포토마스크를 이용하여, 기판 상에 포토레지스트 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
placing and routing standard cells using the virtual netlist to create a first virtual layout;
finding first overlapping pattern regions in the first virtual layout and selecting one of them as a first representative pattern region;
generating a second virtual layout by changing the shape of a pattern in the remaining first overlapping pattern areas except for the first representative pattern area;
finding second overlapping pattern regions in the second virtual layout and selecting one of them as a second representative pattern region;
performing OPC on the first and second representative pattern regions to obtain a first OPC result and a second OPC result, respectively;
performing OPC on the actual layout using the first and second OPC results; and
A method of manufacturing a semiconductor device comprising: forming a photoresist pattern on a substrate by using a photomask manufactured with the corrected actual layout.
하기의 단계들이 반복 수행되는 반도체 소자의 제조 방법:
중복 패턴 영역의 패턴의 형태를 변경하여 새로운 가상 레이아웃을 생성하는 것; 및
새로운 중복 패턴 영역들을 찾고, 이들 중 하나를 새로운 대표 패턴 영역으로 선정하는 것.
14. The method of claim 13,
A method of manufacturing a semiconductor device in which the following steps are repeatedly performed:
changing the shape of the pattern in the overlapping pattern area to create a new virtual layout; and
Finding new overlapping pattern areas and selecting one of them as a new representative pattern area.
상기 패턴의 형태를 변경하는 것은, 상기 패턴의 라인-엔드를 확장하거나 또는 축소하는 것을 포함하는 반도체 소자의 제조 방법.
14. The method of claim 13,
Changing the shape of the pattern includes expanding or reducing a line-end of the pattern.
상기 제1 중복 패턴 영역들 각각은, 제1 가상 패턴의 라인-엔드 및 제2 가상 패턴의 라인-엔드를 포함하고,
상기 제1 가상 패턴의 라인-엔드 및 제2 가상 패턴의 라인-엔드는 서로 인접하는 반도체 소자의 제조 방법.
14. The method of claim 13,
Each of the first overlapping pattern regions includes a line-end of a first virtual pattern and a line-end of a second virtual pattern,
The line-end of the first virtual pattern and the line-end of the second virtual pattern are adjacent to each other.
상기 제1 및 제2 OPC 결과물들을 검증하는 것을 더 포함하는 반도체 소자의 제조 방법.
14. The method of claim 13,
The method of manufacturing a semiconductor device further comprising verifying the first and second OPC results.
상기 실제 레이아웃에 OPC를 수행하는 것은:
상기 실제 레이아웃 내에서, 상기 제1 대표 패턴 영역과 동일한 제1 패턴 영역에 상기 제1 OPC 결과물을 적용하는 것;
상기 실제 레이아웃 내에서, 상기 제2 대표 패턴 영역과 동일한 제2 패턴 영역에 상기 제2 OPC 결과물을 적용하는 것;
상기 실제 레이아웃 내에서, 상기 제1 및 제2 패턴 영역들을 제외한 나머지 패턴 영역에 대해 OPC를 수행하는 것을 포함하는 반도체 소자의 제조 방법.
14. The method of claim 13,
Performing OPC on the actual layout is:
applying the first OPC result to a first pattern area identical to the first representative pattern area in the actual layout;
applying the second OPC result to a second pattern area identical to the second representative pattern area in the actual layout;
and performing OPC on pattern regions other than the first and second pattern regions in the actual layout.
상기 제1 및 제2 가상 레이아웃들은, 반도체 후단 공정(BEOL)에 속하는 금속 층들 중 어느 하나의 층에 대한 레이아웃인 반도체 소자의 제조 방법.
14. The method of claim 13,
The first and second virtual layouts are layouts for any one of metal layers belonging to a semiconductor back-end process (BEOL).
상기 실제 레이아웃은 로직 소자의 레이아웃인 반도체 소자의 제조 방법. 14. The method of claim 13,
The actual layout is a layout of a logic device.
Priority Applications (2)
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KR1020210033597A KR20220129147A (en) | 2021-03-15 | 2021-03-15 | Method for manufacturing semiconductor device |
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