KR20220122293A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 고집적화된 메모리 셀 및 그를 구비한 반도체 장치를 제공하며, 본 기술에 따른 반도체 장치는, 기판 상부에 수직하게 적층된 복수의 활성층들; 상기 활성층들의 일측 끝단들 각각에 연결되고, 상기 활성층들에 교차하는 방향으로 수평 배향된 복수의 비트라인; 상기 비트라인들 사이의 라인형 에어갭들; 상기 활성층들의 타측 끝단들 각각에 연결된 복수의 캐패시터; 및 상기 활성층들을 사이에 두고 서로 대향하되 상기 기판으로부터 수직하게 배향된 워드라인 및 백 게이트를 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEDVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 메모리 셀 및 그를 구비한 반도체 장치에 관한 것이다.
최근에 반도체 메모리 장치의 넷다이(Net die)를 증가시키기 위해서 메모리 셀의 크기를 지속적으로 감소시키고 있다.
메모리셀의 크기가 미세화됨에 따라 기생캐패시턴스(Cb) 감소 및 캐패시턴스 증가가 이루어져야 하나, 메모리셀의 구조적인 한계로 인해 넷다이를 증가시키기 어렵다.
본 발명의 실시예들은 고집적화된 메모리 셀 및 그를 구비한 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 기판 상부에 수직하게 적층된 복수의 활성층들; 상기 활성층들의 일측 끝단들 각각에 연결되고, 상기 기판에 평행하게 연장된 복수의 비트라인; 상기 비트라인들 사이의 라인형 에어갭들; 상기 활성층들의 타측 끝단들 각각에 연결된 복수의 캐패시터; 및 상기 활성층들을 사이에 두고 서로 대향하되 상기 기판으로부터 수직하게 배향된 워드라인 및 백 게이트를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는, 기판 상부에 수직하게 적층된 복수의 활성층들; 상기 활성층들의 일측 끝단들 각각에 연결되고, 상기 기판에 평행하게 연장된 복수의 비트라인; 상기 비트라인들 사이의 라인형 에어갭들; 상기 활성층들의 타측 끝단들 각각에 연결된 복수의 캐패시터; 및 상기 활성층들을 사이에 두고 서로 대향하되 상기 기판으로부터 수직하게 배향된 워드라인 및 수직형 에어갭을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판 상부에 절연층들과 희생층들이 교번하는 몰드 스택을 형성하는 단계; 상기 몰드 스택을 관통하는 복수의 소자분리층을 형성하는 단계; 상기 소자분리층들 사이의 상기 희생층들의 일부를 반도체층들로 치환하는 단계; 상기 소자분리층들을 각각 수직하게 관통하여 상기 반도체층들을 사이에 두고 서로 대향하는 수직형 워드라인 및 수직형 백 게이트를 형성하는 단계; 상기 반도체층들의 일측 끝단에 접속되어 상기 기판에 평행하게 연장되는 비트라인들을 형성하는 단계; 및 상기 반도체층들의 타측 끝단에 접속되어 수평 배향되는 캐패시터들을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판 상부에 절연층들과 희생층들이 교번하는 몰드 스택을 형성하는 단계; 상기 몰드 스택을 관통하는 복수의 소자분리층을 형성하는 단계; 상기 소자분리층들 사이의 상기 희생층들의 일부를 반도체층들로 치환하는 단계; 상기 소자분리층들을 수직하게 관통하여 상기 반도체층들을 사이에 두고 서로 대향하는 수직형 워드라인 및 수직형 에어갭을 형성하는 단계; 상기 반도체층들의 일측 끝단에 접속되어 상기 기판에 평행하게 연장되는 비트라인들을 형성하는 단계; 및 상기 반도체층들의 타측 끝단에 접속되어 수평 배향되는 캐패시터들을 형성하는 단계를 포함할 수 있다.
본 기술은 수직하게 메모리 셀들을 적층하므로, 메모리 셀 밀도를 개선할 수 있다.
본 기술은 비트라인들 사이에 라인형 에어갭을 형성하므로, 비트라인들 사이의 기생캐패시턴스를 감소시킬 수 있다.
본 기술은 백 게이트 또는 수직형 에어갭에 의해 이웃하는 워드라인들 간의 간섭을 차단할 수 있다.
도 1은 일 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도 2a는 반도체 장치의 레이아웃이다.
도 2b은 도 2a의 A-A'선 및 B-B'선에 따른 단면도이다.
도 3a 내지 도 20b는 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 21a 내지 도 22b는 다른 실시예에 따른 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 23a 및 도 23b는 다른 실시예에 따른 반도체 장치를 설명하기 위한 사시도 및 레이아웃도이다.
도 24a 및 도 24b는 다른 실시예에 따른 반도체 장치를 설명하기 위한 사시도 및 레이아웃도이다.
도 25a 및 도 25b는 수직형 에어갭(VAG)의 형성 방법을 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예는 메모리셀을 수직하게 적층하여 메모리셀 밀도(memory cell density)를 높이고 기생캐패시턴스를 감소시킬 수 있다.
도 1은 일 실시예에 따른 반도체 장치의 개략적인 사시도이다. 도 2a는 반도체 장치의 레이아웃이다. 도 2b은 도 2a의 A-A'선 및 B-B'선에 따른 단면도이다.
도 1 내지 도 2b를 참조하면, 반도체 장치(100)는 기판(LS)을 포함할 수 있고, 기판(LS) 상부에 메모리 셀 어레이(MCA)가 형성될 수 있다. 메모리 셀 어레이(MCA)는 기판(LS)의 표면에 대해 수직하게 배향(vertically Oriented)될 수 있다. 기판(LS)은 평면(Plane)을 포함할 수 있고, 메모리 셀 어레이(MCA)는 기판(LS)의 평면에 대해 수직하게 배향될 수 있다. 메모리 셀 어레이(MCA)는 식각정지층(도시 생략) 상부에 위치할 수 있다. 메모리 셀 어레이(MCA)는 복수의 메모리 셀을 포함할 수 있고, 메모리 셀들(MC)의 3차원 어레이(three-dimensional array)를 포함할 수 있다. 메모리 셀 어레이(MCA)의 개별 메모리셀(MC)은 비트라인(BL), 트랜지스터(TR), 캐패시터(CAP) 및 플레이트라인(PL)을 포함할 수 있다. 비트라인(BL)은 기판(LS)의 상부에 위치할 수 있고, 기판(LS)의 표면에 평행하는 제1 방향(D1)을 따라 연장될 수 있다. 트랜지스터(TR) 및 캐패시터(CAP)는 제2 방향(D2)을 따라 수평 배향(horizontally oriented)될 수 있다. 메모리 셀 어레이(MCA)는 기판(LS)으로부터 제3방향(D3)을 따라 상향하여(upwardly) 수직 배향될 수 있다. 제1 방향(D1)은 제2 방향(D2)에 수직하는 방향일 수 있고, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)에 수직하는 방향을 지칭할 수 있다. 개별 메모리 셀(MC)은 워드라인(WL)을 더 포함하고, 워드라인(WL)은 제3방향(D3)을 따라 수직 연장(extend)될 수 있다. 비트라인(BL)은 제1 방향(D3)을 따라 수평 배향될 수 있다. 개별 메모리셀(MC)에서 비트라인(BL), 트랜지스터(TR), 캐패시터(CAP) 및 플레이트라인(PL)은 제2 방향(D2)을 따라 수평적인 배열로 위치할 수 있다. 메모리 셀 어레이(MCA)는 DRAM 메모리 셀 어레이를 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(MCA)는 PCRAM, RERAM, MRAM 등을 포함할 수 있고, 캐패시터(CAP)는 다른 메모리요소(Memory element)로 대체될 수도 있다.
기판(LS)은 반도체 프로세싱(semiconductor processing)에 적합한 물질일 수 있다. 기판(LS)은 도전성 물질(conductive material), 절연성 물질(dielectric material) 및 반도체 물질(semiconductive material) 중 적어도 하나 이상을 포함할 수 있다. 다양한 물질들이 기판(LS) 상부에 형성되어 있을 수 있다. 기판(LS)은 반도체 기판을 포함할 수 있다. 기판(LS)은 실리콘을 함유하는 반도체 물질로 이루어질 수 있다. 기판(LS)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(LS)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 기판(LS)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(LS)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
다른 실시예에서, 기판(LS)은 주변 회로부(peripheral circuit region, 미도시)를 포함할 수 있다. 주변 회로부는 메모리 셀 어레이(MCA)를 제어하기 위한 복수의 제어회로(control circuit)를 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어회로는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변 회로부의 적어도 하나 이상의 제어회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다.
예를 들어, 주변 회로부의 적어도 하나의 제어회로는 비트라인(BL)에 전기적으로 접속될 수 있다. 주변 회로부는 센스 앰프(sense amplifier)를 포함할 수 있고, 센스 앰프는 비트라인(BL)에 전기적으로 접속될 수 있다. 도시하지 않았으나, 메모리 셀 어레이(MCA)와 기판(LS) 사이에 멀티-레벨 금속 배선(multi-level metal interconnection)이 위치할 수 있고, 주변 회로부와 비트라인(BL)은 멀티-레벨 금속배선(MLM)을 통해 상호 접속될 수 있다.
비트라인(BL)은 기판(LS)으로부터 이격되어 제1 방향(D1)을 따라 수평하게 배향(Laterally oriented)될 수 있다. 비트라인(BL)은 수평 배향 비트라인(Laterally-oriented Bit line) 또는 수평 확장 비트라인(Laterally-extended Bit line)이라고 지칭할 수 있다. 비트라인(BL)은 도전물질을 포함할 수 있다. 비트라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트라인(BL)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제1 방향(D3)을 따라 수평하게 배열된 메모리 셀들(MC)은 하나의 비트라인(BL)을 공유할 수 있다. 비트라인(BL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트라인(BL)은 티타늄질화물 및 텅스텐의 스택(TiN/W)을 포함할 수 있다. 비트라인(BL)은 금속실리사이드와 같은 오믹콘택층(Ohmic contact)을 더 포함할 수 있다.
트랜지스터(TR)는 기판(LS)의 표면에 대해 평행하는 제2방향(D2)을 따라 수평적인 배열로 위치할 수 있다. 즉, 비트라인(BL)과 캐패시터(CAP) 사이에 트랜지스터(TR)가 수평적으로 위치할 수 있다. 트랜지스터(TR)는 기판(LS)보다 높은 레벨에 위치할 수 있고, 트랜지스터(TR)와 기판(LS)은 상호 이격될 수 있다.
트랜지스터(TR)는 활성층(ACT), 게이트절연층(GD) 및 워드라인(WL)을 포함할 수 있다. 워드라인(WL)은 제3 방향(D3)을 따라 수직하게 연장될 수 있고, 활성층(ACT)은 제2 방향(D2)을 따라 연장될 수 있다. 활성층(ACT)은 비트라인(BL)으로부터 수평적으로 배열될 수 있다. 활성층(ACT)은 기판(LS)의 평면에 대해 평행하게 배향될 수 있다.
워드라인(WL)은 필라 형상(Pillar-shape)일 수 있다. 워드라인(WL)와 활성층(ACT) 사이에 게이트절연층(GD)이 형성될 수 있다. 게이트절연층(GD)은 활성층(ACT)의 일부 측벽 상에 형성될 수 있다.
게이트절연층(GD)은 실리콘산화물(silicon oxide), 실리콘질화물(silicon nitride), 금속산화물, 금속산화질화물, 금속실리케이트, 고유전율 물질(high-k material), 강유전체물질(ferroelectric material), 반강유전체물질(anti-ferroelectric material) 또는 이들의 조합을 포함할 수 있다. 게이트절연층(GD)은 SiO2, Si3N4, HfO2, Al2O3, ZrO2, AlON, HfON, HfSiO, HfSiON 등을 포함할 수 있다.
워드라인(WL)은 금속(metal), 금속혼합물(metal mixture), 금속합금(metal alloy) 또는 반도체 물질을 포함할 수 있다. 워드라인(WL)은 티타늄질화물, 텅스텐, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 예를 들어, 워드라인(WL)은 티타늄질화물과 텅스텐이 순차적으로 적층된 TiN/W 스택을 포함할 수 있다. 워드라인(WL)은 N형 일함수 물질 또는 P형 일함수 물질을 포함할 수 있다. N형 일함수 물질은 4.5 이하의 저일함수(Low workfunction)를 가질 수 있고, P 형 일함수 물질은 4.5 이상의 고일함수(High workfunction)를 가질 수 있다.
워드라인(WL)과 비트라인(BL)은 서로 교차하는 방향으로 연장될 수 있다.
활성층(ACT)은 반도체 물질 또는 산화물 반도체 물질(Oxide semiconductor material)을 포함할 수 있다. 활성층(ACT)은 복수의 불순물 영역들을 포함할 수 있다. 불순물 영역들은 제1 소스/드레인영역(SD1) 및 제2 소스/드레인영역(SD2)을 포함할 수 있다. 활성층(ACT)은 도프드 폴리실리콘, 언도프드 폴리실리콘, 비정질 실리콘, 또는 IGZO을 포함할 수 있다. 제1 소스/드레인영역(SD1) 및 제2 소스/드레인영역(SD2)은 N형 불순물 또는 P형 불순물로 도핑되어 있을 수 있다. 제1 소스/드레인영역(SD1) 및 제2 소스/드레인영역(SD2)은 동일 도전형 불순물로 도핑될 수 있다. 제1 소스/드레인영역(SD1) 및 제2 소스/드레인영역(SD2)은 N형 불순물로 도핑될 수 있다. 제1 소스/드레인영역(SD1) 및 제2 스/드레인영역(SD2)은 P형 불순물로 도핑될 수 있다. 제1 소스/드레인영역(SD1) 및 제2 소스/드레인영역(SD2)은 아세닉(Arsenic, As), 포스포러스(Phosphorus, P), 보론(Boron, B), 인듐(Indium, In) 및 이들의 조합으로부터 선택된 적어도 어느 하나의 불순물을 포함할 수 있다. 활성층(ACT)의 제1 에지부(first edge portion)에 비트라인(BL)이 전기적으로 접속될 수 있고, 활성층(ACT)의 제2 에지부(second edge portion)에 캐패시터(CAP)가 전기적으로 접속될 수 있다. 활성층(ACT)의 제1 에지부는 제1 소스/드레인영역(SD1)를 포함할 수 있고, 활성층(ACT)의 제2 에지부는 제2 소스/드레인영역(SD2)을 포함할 수 있다.
활성층들(ACT)은 소자 분리층(ISO)에 의해 분리 및 서포팅될 수 있다. 소자 분리층(ISO)는 제3 방향(D3)을 따라 수직하게 연장될 수 있다. 소자 분리층(ISO)은 제1 방향(D1)을 따라 이웃하는 메모리 셀들(MC) 사이에 위치할 수도 있다. 제3 방향(D3)을 따라 적층되는 메모리 셀들(MC)은 층간절연층(ILD)에 의해 서로 분리될 수 있다. 소자 분리층(ISO) 및 층간절연층(ILD)은 실리콘산화물과 같은 절연 물질을 포함할 수 있다.
캐패시터(CAP)는 트랜지스터(TR)로부터 수평적으로 배치될 수 있다. 캐패시터(CAP)는 제2방향(D2)을 따라 활성층(ACT)으로부터 수평적으로 연장될 수 있다. 캐패시터(CAP)는 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN)를 포함할 수 있다. 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN)는 제2방향(D2)을 따라 수평적으로 배열될 수 있다. 스토리지노드(SN)은 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있고, 플레이트노드(PN)는 스토리지노드(SN)의 실린더 내벽(Cylinder inner wall) 및 실린더 외벽(Cylinder outer wall)으로 확장된 형상일 수 있다. 유전층(DE)은 플레이트노드(PN)를 에워싸면서 스토리지노드(SN)의 내부에 위치할 수 있다. 플레이트노드(PN)는 플레이트라인(PL)에 접속될 수 있다. 스토리지노드(SN)는 제2 소스/드레인영역(SD2)에 전기적으로 접속될 수 있다.
캐패시터(CAP)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다. 스토리지노드(SN)와 플레이트노드(PN)은 금속-베이스 물질(Metal-base material)을 포함할 수 있다. 유전층(DE)은 실리콘산화물, 실리콘질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘산화물보다 높은 유전율을 가질 수 있다. 실리콘산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(DE)은 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(DE)은 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭(Band gap)이 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율물질 및 고유전물질보다 밴드갭이 큰 고밴드갭물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3), ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2), HAHA(HfO2/Al2O3/HfO2/Al2O3) 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)를 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄산화물, 하프늄산화물, 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 스토리지노드(SN)와 유전층(DE) 사이에 누설전류 개선을 위한 계면제어층(도시 생략)이 더 형성될 수 있다. 계면제어층은 티타늄산화물(TiO2)을 포함할 수 있다. 계면제어층은 플레이트노드(PN)와 유전층(DE) 사이에도 형성될 수 있다.
스토리지노드(SN)와 플레이트노드(PN)는 금속, 귀금속, 금속질화물, 도전성 금속산화물, 도전성 귀금속산화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 스토리지노드(SN)와 플레이트노드(PN)는 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택, 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 플레이트노드(PN)는 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 플레이트노드(PN)은 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN) 스택에서, 실리콘저마늄은 스토리지노드(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄질화물(TiN)은 실질적인 캐패시터(CAP)의 플레이트노드 역할을 할 수 있으며, 텅스텐질화물은 저저항 물질일 수 있다. 이웃하는 플레이트노드들(PN)은 플레이트라인(PL)에 공통으로 접속될 수 있다. 플레이트라인(PL)의 저부는 베이스기판(LS)으로부터 절연될 수 있다.
스토리지노드(SN)는 3차원 구조를 갖되, 3차원 구조의 스토리지노드(SN)는 제2방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 스토리지노드(SN)는 실린더 형상(Cylinder shape), 필라 형상(Pillar shape) 또는 필린더 형상일 수 있다. 여기서, 필리너 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다.
활성층들(ACT), 비트라인들(BL) 및 스토리지노드들(SN)은 서로 동일 레벨에 위치할 수 있다.
도 2b를 다시 참조하면, 제3 방향(D3)을 따라 층간절연층들(ILD)과 활성층들(ACT)이 교번하여 적층될 수 있다. 제3 방향(D3)을 따라 비트라인들(BL)과 에어갭들(air gap, AG)이 교번하여 적층될 수 있다. 에어갭들(AG)은 각각 비트라인들(BL) 아래에 위치할 수 있다. 비트라인들(BL)과 에어갭들(AG)은 수직하게 오버랩될 수 있다. 에어갭들(AG)은 캡핑층(CL)에 의해 제공될 수 있다. 즉, 캡핑층(CL) 내에 에어갭(AG)이 임베디드(embedded)될 수 있다. 캡핑층(CL)과 비트라인들(BL) 사이에 라이너 캡핑층(LCL)이 더 형성될 수 있다. 캡핑층(CL)과 라이너 캡핑층(LCL) 사이에 에어갭(AG)이 위치할 수 있다. 캡핑층(CL)과 라이너 캡핑층(LCL)은 절연물질을 포함할 수 있다.
도 1 및 도 2a를 다시 참조하면, 활성층(ACT)을 사이에 두고 제1 방향(D1)을 따라 워드라인(WL)과 백 게이트(BG)가 서로 대향할 수 있다. 백 게이트(BG)는 제3 방향(D3)을 따라 수직하게 연장될 수 있다. 제3 방향(D3)을 따라 적층되는 메모리셀들(MC)은 워드라인(WL) 및 백게이트(BG)를 공유할 수 있다. 백 게이트(BG)와 워드라인(WL)은 동일 물질로 형성될 수 있다. 백 게이트(BG)의 제2 방향(D2)에 따른 길이는 워드라인(WL)의 제2 방향(D2)에 따른 길이보다 더 클 수 있다.
워드라인(WL)과 백 게이트(BG)는 서로 다른 전위가 인가될 수 있다. 예를 들어, 워드라인(WL)에는 워드라인구동전압이 인가될 수 있고, 백 게이트(BG)에는 접지전압이 인가될 수 있다. 백 게이트(BG)에 의해 이웃하는 워드라인들(WL) 간의 간섭을 차단할 수 있다.
도 3a 내지 도 20b는 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 이하, 도 3a 내지 도 20a는 레이아웃도이고, 도 3b 내지 도 20b는 도 3a 내지 도 20a의 A-A'선 및 B-B'선에 따른 단면도이다. 도 3a 내지 도 20a는 희생층(또는 활성층) 레벨의 레이아웃도일 수 있다.
도 3a 및 도 3b에 도시된 바와 같이, 기판(11) 상부에 몰드 스택(20)이 형성될 수 있다. 몰드 스택(20)은 절연층(21) 및 희생층(22)을 포함할 수 있다. 예를 들어, 몰드 스택(20)은 복수의 절연층(21)과 복수의 희생층(22)을 포함할 수 있고, 절연층들(21)과 희생층들(22)이 교번하여 적층될 수 있다. 절연층들(21)과 희생층들(22)은 기판(11)의 표면에 대해 수직하는 제3 방향(D3)을 따라 수직하게 적층될 수 있다. 절연층들(21)은 실리콘산화물을 포함할 수 있고, 희생층들(22)은 실리콘질화물을 포함할 수 있다. 몰드 스택(20)의 최하부층과 최상부층은 절연층(21)일 수 있다. 최하부 절연층(21) 아래에는 식각정지층(도시 생략)이 형성될 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, 몰드 스택(20)에 제1 트렌치(23)가 형성될 수 있다. 제1 트렌치(23)를 형성하기 위해, 몰드 스택(20)의 일부분을 식각할 수 있다. 제1 트렌치(23)는 제3방향(D3)을 따라 수직하게 연장될 수 있고, 아울러, 탑 뷰로 볼 때, 제2 방향(D2)을 따라 수평하게 연장될 수 있다. 제1 트렌치(23)는 식각정지층(미도시)에 의해 기판(11)을 노출시키지 않을 수 있다. 탑 뷰로 볼 때, 제1 트렌치(23)는 폭이 넓은 부분과 폭이 좁은 부분을 포함할 수 있다. 제1 트렌치(23)는 몰드 스택(20)의 제1 부분을 관통할 수 있다.
도 5a 및 도 5b에 도시된 바와 같이, 제1 트렌치(23)에 소자 분리층(24)이 형성될 수 있다. 소자 분리층(24)은 절연물질을 포함할 수 있다. 소자 분리층(24)은 실리콘산화물을 포함할 수 있다. 소자 분리층(24)을 형성하기 위해, 제1 트렌치(23)를 채우도록 실리콘산화물을 증착한 후 평탄화를 수행할 수 있다. 탑 뷰로 볼 때, 소자분리층(24)은 폭이 넓은 부분과 폭이 좁은 부분을 포함할 수 있다. 소자 분리층(24)은 제3 방향(D3)을 따라 수직하게 연장될 수 있다. 소자 분리층(24)은 수직 소자 분리층(Vertical isolatioin layer)이라고 지칭할 수 있다.
도 6a 및 도 6b에 도시된 바와 같이, 몰드 스택(20)의 일부를 식각하여 제2 트렌치(25)를 형성할 수 있다. 제2 트렌치(25)는 제3 방향(D3)을 따라 수직하게 연장될 수 있고, 또한, 제1 방향(D1)을 따라 수평하게 연장될 수 있다. 제2 트렌치(25)는 소자 분리층(24)으로부터 이격될 수 있다. 제2 트렌치(25)는 몰드 스택(20)의 제2 부분을 관통할 수 있다.
도 7a 및 도 7b에 도시된 바와 같이, 제2 트렌치(25)를 통해 희생층들(22)의 일부를 제거할 수 있다. 이에 따라, 절연층들(21) 사이에 리세스들(26)이 형성될 수 있다. 제3 방향(D3)을 따라 절연층들(21)과 리세스들(26)이 교번할 수 있다. 리세스들(26)은 제2 방향(D2)을 따라 연장될 수 있고, 제1 방향(D1)을 따라 소자 분리층들(24) 사이에 위치할 수 있다. 절연층들(21) 사이에 희생층들(22)이 잔류할 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 리세스들(26)을 각각 채우는 반도체층(27)을 형성할 수 있다. 반도체층들(27)은 실리콘 함유 물질을 포함할 수 있다. 반도체층들(27)은 폴리실리콘을 포함할 수 있다. 제3 방향(D3)을 따라 반도체층들(27)과 절연층들(21)이 교번하여 적층될 수 있다. 반도체층들(27)은 제2 방향(D2)을 따라 연장될 수 있고, 제1 방향(D1)을 따라 소자 분리층들(24) 사이에 위치할 수 있다. 반도체층들(27)은 실리콘저마늄 또는 산화물 반도체 물질을 포함할 수도 있다.
도 9a 및 도 9b에 도시된 바와 같이, 제2 트렌치(25)를 채우는 희생 절연층(28)을 형성할 수 있다. 희생 절연층(28)은 절연층들(21)과 동일한 물질로 형성될 수 있다. 희생 절연층(28)은 실리콘산화물을 포함할 수 있다.
도 10a 및 도 10b에 도시된 바와 같이, 소자 분리층(24)을 관통하는 제1 관통홀(through hole, 29)이 형성될 수 있다. 제1 관통홀(29)은 반도체층들(27)의 일부 측벽을 노출시키면서 제3 방향(D3)을 따라 수직하게 연장될 수 있다. 탑 뷰로 볼 때, 제1 관통홀(29)의 횡단면은 사각형 홀 형상일 수 있다. 다른 실시예에서, 제1 관통홀(29)의 횡단면은 써클 형상(circle-shape)일 수도 있다. 제1 관통홀(29)은 소자 분리층(24)의 제1 부분을 관통하는 수직형 오프닝일 수 있다. 제1 관통홀(29)은 반도체층들(27)의 일측면들에 이웃할 수 있다. 제1 관통홀(29)은 반도체층들(27)의 일측면들을 노출시키지 않을 수도 있고, 이 경우, 후속 세정 공정을 통해 반도체층들(27)의 일측면들을 노출시키도록 제1 관통홀(29)을 확장시킬 수 있다.
도 11a 및 도 11b에 도시된 바와 같이, 소자 분리층(24)을 관통하는 워드라인(31)이 형성될 수 있다. 워드라인(31)은 제1 관통홀(29)을 채울 수 있다. 워드라인(31)은 반도체층들(27)의 일측면들에 이웃하여 제3 방향(D3)을 따라 수직하게 연장될 수 있다. 워드라인(31)을 형성하기 이전에, 반도체층들(27)의 노출된 측벽을 선택적으로 산화시켜 게이트 절연층(30)을 형성할 수 있다. 다른 실시예에서, 게이트절연층(30)은 제1 관통홀(29)의 측벽 상에 연속된 층으로 증착될 수 있고, 이후 게이트절연층(30) 상에 워드라인(31)을 형성할 수 있다.
워드라인(31)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 워드라인(31)을 형성하기 위해, 게이트절연층(30) 상에 티타늄질화물과 텅스텐을 차례로 증착한 후 평탄화를 수행할 수 있다.
도 12a 및 도 12b에 도시된 바와 같이, 소자 분리층(24)을 관통하는 제2 관통홀(32)이 형성될 수 있다. 제2 관통홀(32)은 워드라인들(31)로부터 이격될 수 있다. 제2 관통홀(32)의 횡단면적은 워드라인(31)의 횡단면적보다 더 클 수 있다. 반도체층들(27)의 일측면에는 워드라인(31)이 이웃할 수 있고, 반도체층들(27)의 타측면들에는 제2 관통홀(32)이 이웃할 수 있다. 제2 관통홀(32)은 반도체층들(27)의 타측면들을 노출시키지 않을 수 있다. 제2 관통홀(32)은 제3 방향(D3)을 따라 수직하게 연장될 수 있다. 탑 뷰로 볼 때, 제2 관통홀(32)의 횡단면은 사각형 홀 형상일 수 있다. 다른 실시예에서, 제2 관통홀(32)의 횡단면은 써클 형상 또는 타원 형상일 수도 있다. 제2 관통홀(32)은 소자 분리층(24)의 제2 부분을 관통하는 수직형 오프닝일 수 있다. 제1 방향(D1)을 따라 반도체층들(27)을 사이에 두고 워드라인(31)과 제2 관통홀(32)이 서로 대향할 수 있다.
도 13a 및 도 13b에 도시된 바와 같이, 제2 관통홀들(32)을 채우는 백 게이트(33)가 형성될 수 있다. 백 게이트(33)는 워드라인(31)으로부터 이격될 수 있다. 백 게이트(33)의 횡단면적은 워드라인(31)의 횡단면적보다 더 클 수 있다. 반도체층들(27)의 일측면들에는 워드라인(31)이 이웃할 수 있고, 반도체층들(27)의 타측면들에는 백 게이트(33)가 이웃할 수 있다. 백 게이트(33)는 반도체층들(27)의 타측면들에 이웃하면서 제3방향(D3)을 따라 수직하게 연장될 수 있다. 탑뷰로 볼 때, 백게이트(33)의 횡단면은 사각형 홀 형상일 수 있다. 다른 실시예에서, 백 게이트(33)의 횡단면은 써클 형상 또는 타원 형상일 수도 있다.
백 게이트(33)와 워드라인(31)은 동일 물질일 수 있다. 백 게이트(33)는 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 백 게이트(33)를 형성하기 위해, 제2 관통홀(32)을 채우도록 티타늄질화물과 텅스텐을 차례로 증착한 후 평탄화를 수행할 수 있다. 백 게이트(33)와 반도체층들(27)의 타측면들은 소자 분리층(24)에 의해 서로 분리될 수 있다.
상술한 바와 같이, 제1 방향(D1)을 따라 반도체층들(27)을 사이에 두고 워드라인(31)과 백게이트(33)가 서로 대향할 수 있다. 워드라인(31)과 백 게이트(33)는 제3 방향(D3)을 따라 수직하게 연장될 수 있다. 제1 방향(D1)을 따라 적층되는 반도체층들(27)은 워드라인(31) 및 백 게이트(33)를 공유할 수 있다. 워드라인(31) 및 백 게이트(33)는 제3 방향(D3)을 따라 소자분리층(24)을 관통하는 필라 형상일 수 있다.
도 14a 및 도 14b에 도시된 바와 같이, 희생 절연층(28)을 선택적으로 제거할 수 있다. 이에 따라, 제3 트렌치(34)가 형성될 수 있다. 제3 트렌치(34)에 의해 반도체층들(27)의 일측 끝단들이 노출될 수 있다. 제3 트렌치(34)는 도 6a 및 도 6b의 제2 트렌치(25)와 동일할 수 있다.
도 15a 및 도 15b에 도시된 바와 같이, 반도체층들(27)을 선택적으로 리세스시켜 비트라인 리세스(35)를 형성할 수 있다. 제3 방향(D3)을 따라 비트라인 리세스들(35)은 절연층들(21) 사이에 형성될 수 있다. 비트라인 리세스들(35)을 형성하기 위해, 희생층들(22)의 선택적 식각이 추가로 수행될 수 있다. 이에 따라 비트라 인리세스들(35)은 제1 방향(D1)을 따라 수평하게 연장될 수 있다. 비트라인 리세스들(35)은 제1 방향(D1)을 따라 이웃하는 반도체층들(27)의 일측 끝단을 동시에 노출시킬 수 있다.
도 16a 및 도 16b에 도시된 바와 같이, 비트라인 리세스들(35)에 노출된 반도체층들(27)의 일측 끝단 내에 각각 제1소스/드레인(36)이 형성될 수 있다. 제1소스/드레인들(36)은 불순물의 이온주입에 의해 형성될 수 있다. 제1 소스/드레인들(36)은 플라즈마 도핑에 의해 형성될 수 있다. 제1 소스/드레인들(36)은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 제1 소스/드레인들(36)은 인, 비소, 안티몬, 보론 또는 인듐을 포함할 수 있다.
다음으로, 비트라인리세스들(35)을 각각 채우는 비트라인들(37)이 형성될 수 있다. 비트라인들(37)은 제1 소스/드레인들(36)에 공통으로 접속될 수 있다. 비트라인들(37)은 금속-베이스 물질을 포함할 수 있다. 비트라인들(37)은 티타늄질화물, 텅스텐, 티타늄실리사이드 또는 이들의 조합을 포함할 수 있다. 비트라인들(37)은 제1 방향(D1)을 따라 수평하게 연장될 수 있다. 이웃하는 비트라인들(37)은 제3 방향(D3)을 따라 수직하게 배열될 수 있다.
도 17a 및 도 17b에 도시된 바와 같이, 비트라인들(37) 아래에 각각 라인형 리세스들(38)이 형성될 수 있다. 라인형 리세스들(38)은 제1 방향(D1)을 따라 연장될 수 있다. 라인형 리세스들(38)을 형성하기 위해, 절연층들(21)의 일부가 제거될 수 있다. 비트라인들(37)과 라인형 리세스들(38)은 제3 방향(D3)을 따라 교번할 수 있다.
도 18a 및 도 18b에 도시된 바와 같이, 비트라인들(37) 아래에 각각 라인형 에어갭들(41)이 형성될 수 있다. 라인형 에어갭들(41)은 제1 방향(D1)을 따라 연장될 수 있다. 라인형 에어갭들(41)을 형성하기 위해, 라인형 리세스들(38) 상에 캡핑층(40)이 형성될 수 있다. 캡핑층(40) 형성시에, 라인형 리세스들(38)이 부분적으로 채워질 수 있고, 이에 따라 라인형 에어갭들(41)이 정의될 수 있다. 비트라인들(37)과 라인형 에어갭들(41)은 제3 방향(D3)을 따라 교번할 수 있다.
캡핑층(40)을 형성하기 이전에, 라이너 캡핑층(39)을 컨포멀하게 형성할 수 있다. 라이너 캡핑층(39)은 라인형 에어갭들(41)과 절연층들(21) 사이에 위치할 수 있다. 라이너 캡핑층(39)에 의해 비트라인들(37)과 라인형 에어갭들(41)이 직접 접촉하지 않을 수 있다. 라이너 캡핑층(39)은 실리콘산화물을 포함할 수 있고, 캡핑층(40)은 실리콘카본산화물을 포함할 수 있다. 캡핑층(40)은 원자층증착(ALD)에 의해 형성될 수 있다. 다른 실시예에서, 캡핑층(40)을 형성하기 위해, 실리콘카본산화물의 증착 및 에치백을 실시하여 라인형 에어갭들(41)을 정의한 후에, 실리콘산화물을 증착할 수 있다. 이 경우, 라인형 에어갭들(41)은 실리콘카본산화물과 라이너 캡핑층(39)에 의해 정의될 수 있고, 제3 트렌치(34)는 실리콘산화물로 채워질 수 있다. 라인형 에어갭들(41)은 비트라인들(37)의 표면을 노출시키지 않을 수 있다.
위와 같이, 비트라인들(37) 아래에는 라인형 에어갭들(41)이 위치할 수 있다. 라인형 에어갭들(41)이 임베디드된 캡핑구조물은 라이너 캡핑층(39), 캡핑층(40) 및 라인형 에어갭들(41)을 포함할 수 있다.
라인형 에어갭들(41)에 의해 이웃하는 비트라인들(37) 사이의 기생캐패시턴스를 감소시킬 수 있다.
도 19a 및 도 19b에 도시된 바와 같이, 제4 트렌치(42)가 형성될 수 있다. 제4 트렌치(42)는 몰드 스택(20)의 식각에 의해 형성될 수 있다. 제4 트렌치(42)는 제1 방향(D1)을 따라 수평하게 연장될 수 있고, 아울러, 제3 방향(D3)을 따라 수직하게 연장될 수 있다.
다음으로, 제4 트렌치(42)를 통해 희생층들(22)을 제거할 수 있다. 이에 따라, 절연층들(21) 사이에 캐패시터 리세스들(43)이 형성될 수 있다. 캐패시터 리세스들(43)은 후속 스토리지노드가 형성될 공간을 제공할 수 있다. 절연층들(21) 및 소자 분리층(24)의 부분적인 식각이 추가로 수행되어, 캐패시터 리세스들(43)의 크기가 증가될 수 있다.
캐패시터 리세스들(43)에 의해 반도체층들(27)의 타측 끝단들이 노출될 수 있다.
도 20a 및 도 20b에 도시된 바와 같이, 캐패시터 리세스들(43)에 의해 노출된 반도체층들(27)의 타측 끝단들 내에 각각 제2 소스/드레인(44)이 형성될 수 있다. 제2 소스/드레인들(44)은 불순물의 이온주입에 의해 형성될 수 있다. 제2 소스/드레인들(44)은 플라즈마도핑에 의해 형성될 수 있다. 제2 소스/드레인들(44)은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 제2 소스/드레인들(44)은 인, 비소, 안티몬, 보론 또는 인듐을 포함할 수 있다.
다음으로, 제2 소스/드레인들(44)에 접속되는 캐패시터의 스토리지노드(45)가 형성될 수 있다. 스토리지노드(45)는 캐패시터 리세스들(43)의 내부에 형성될 수 있다. 스토리지노드들(45)은 실린더 형상일 수 있다. 스토리지노드들(45)은 제2 소스/드레인들(44) 각각에 접속될 수 있다. 스토리지노드들(45)은 금속-베이스 물질을 포함할 수 있다. 스토리지노드들(45)은 티타늄질화물, 텅스텐, 티타늄실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 스토리지노드들(45)을 형성하기 위해, 티타늄질화물 및 희생산화물을 증착한 후 에치백 공정을 수행할 수 있고, 이후 희생산화물을 제거할 수 있다. 스토리지노드들(45)은 제2 방향(D2)을 따라 수평하게 연장되는 실린더 형상일 수 있다. 제1 방향(D1) 및 제3 방향(D3)을 따라 이웃하는 스토리지노드들(45)은 소자분리층(24) 및 절연층들(21)에 의해 서로 분리될 수 있다.
다음으로, 스토리지노드들(45) 상에 유전층(46) 및 플레이트노드(47)가 차례로 형성될 수 있다.
캐패시터는 스토리지노드(45), 유전층(46) 및 플레이트노드(47)를 포함할 수 있다.
스토리지노드들(45) 상에 유전층(46)이 컨포멀하게 형성될 수 있고, 유전층(46) 상에 플레이트노드(47)가 형성될 수 있다. 플레이트노드(47)는 유전층(46) 상에서 캐패시터 리세스들(44)을 채울 수 있다. 이웃하는 플레이트노들(47)은 상호 접속될 수 있다. 예를 들어, 플레이트노들(47)의 일부는 플레이트라인(48)의 역할을 할 수 있고, 플레이트라인(48)을 통해 플레이트노드들(47)이 상호 접속될 수 있다.
도 21a 내지 도 22b는 다른 실시예에 따른 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 도 21a 및 도 21b에서, 도 3a 내지 도 20b에서와 동일한 참조부호는 동일한 구성 요소를 의미한다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
먼저, 도 3a 내지 도 19b에서 참조한 바와 같은 일련의 공정들에 의해 제4 트렌치(42) 및 캐패시터 리세스들(43)을 형성할 수 있다.
도 21a 및 도 21b에 도시된 바와 같이, 캐패시터 리세스들(43)에 의해 노출된 반도체층들(27)의 타측 끝단들 내에 각각 제2소스/드레인(44)이 형성될 수 있다.
다음으로, 캐패시터 리세스들(43) 내에 스토리지노드들(45)을 각각 형성할 수 있다. 예를 들어, 스토리지노드들(45)을 형성하기 위해, 티타늄질화물 및 희생산화물을 증착한 후 에치백 공정을 수행할 수 있고, 이후 희생산화물을 제거할 수 있다. 스토리지노드들(45)은 제2 방향(D2)을 따라 수평하게 연장되는 실린더 형상일 수 있다. 제1 방향(D1) 및 제3 방향(D3)을 따라 이웃하는 스토리지노드들(45)은 소자분리층(24) 및 절연층들(21)에 의해 서로 분리될 수 있다.
다음으로, 절연층들(21)의 일부분을 선택적으로 제거할 수 있다. 이에 따라, 스토리지노드들(45)의 외벽이 노출되는 공간(49)이 형성될 수 있다. 스토리지노드들(45)의 내벽들 및 외벽들이 모두 노출될 수 있다.
도 22a 및 도 22b에 도시된 바와 같이, 스토리지노드들(45) 상에 유전층(46)이 형성될 수 있다. 유전층(46) 상에 플레이트노드(47)가 형성될 수 있다.
도 23a 및 도 23b는 다른 실시예에 따른 반도체 장치를 설명하기 위한 사시도 및 레이아웃도이다.
도 23a 및 도 23b에서, 도 1 내지 도 2b에서와 동일한 참조부호는 동일한 구성 요소를 의미한다. 반도체 장치(200)는 도 1 내지 도 2b의 반도체 장치(100)와 유사할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 23a 및 도 23b를 참조하면, 반도체 장치(200)는 복수의 메모리셀(MC)을 포함할 수 있다. 개별 메모리셀(MC)은 비트라인(BL), 워드라인(WL) 및 활성층(ACT')을 포함하는 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 비트라인(BL)은 제1 방향(D1)을 따라 수평하게 연장될 수 있고, 워드라인(WL) 및 백 게이트(BG)는 제3 방향(D3)을 따라 수직하게 배향될 수 있다. 트랜지스터(TR)는 제2 방향(D2)을 따라 수평 배향된 활성층(ACT')을 포함할 수 있다. 제1 방향(D1)을 따라 이웃하는 메모리셀들(MC) 사이에 소자 분리층(ISO)이 위치할 수 있다.
활성층(ACT')은 센터 바디(center body, TBE) 및 센터 바디(TBE) 양측의 에지 바디(PE1, PE2)를 포함할 수 있다. 센터 바디(TBE)는 얇은 바디(Thin body)로서, 에지 바디들(PE1, PE2)보다 두께가 얇을 수 있다. 여기서, 얇은 두께는 제1 방향(D1)에 따른 두께를 지칭할 수 있다. 센터 바디(TBE) 및 에지 바디들(PE1, PE2)의 제3 방향(D3)에 따른 두께(또는 높이)는 동일할 수 있다. 에지 바디들(PE1, PE2) 내에 각각 제1,2 소스/드레인(SD1, SD2)이 형성될 수 있다. 센터 바디(TBE)는 채널 바디라고 지칭할 수 있으며, 센터 바디(TBE) 내에 제1 소스/드레인(SD1)과 제2 소스/드레인(SD2) 사이의 채널이 형성될 수 있다. 센터 바디(TBE)는 약 10nm 이하(1nm~10nm)의 두께일 수 있다. 센터 바디(TBE)는 씬-바디 채널(Thin-body channel)이라고 지칭할 수 있다.
센터 바디(TBE)를 사이에 두고 워드라인(WL)과 백 게이트(BG)가 서로 대향할 수 있다. 센터 바디(TBE)와 워드라인(WL) 사이에 게이트절연층(GD)이 위치할 수 있고, 센터 바디(TBE)와 백 게이트(BG) 사이에 게이트절연층(GD)이 위치할 수 있다. 워드라인(WL)과 백 게이트(BG)는 제3 방향(D3)을 따라 수직하게 연장될 수 있다. 제1 방향(D1)에 따른 두께에 있어서, 센터 바디(TBE)의 두께는 워드라인(WL)보다 얇을 수 있다.
도 24a 및 도 24b는 다른 실시예에 따른 반도체 장치를 설명하기 위한 사시도 및 레이아웃도이다.
도 24a 및 도 24b에서, 도 23a 및 도 23b에서와 동일한 참조부호는 동일한 구성 요소를 의미한다. 반도체 장치(300)는 도 23a 및 도 23b의 반도체 장치(200)와 유사할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 24a 및 도 24b를 참조하면, 반도체 장치(300)는 복수의 메모리셀(MC)을 포함할 수 있다. 개별 메모리셀(MC)은 비트라인(BL), 워드라인(WL) 및 활성층(ACT')을 포함하는 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 비트라인(BL)은 제1 방향(D1)을 따라 수평하게 연장될 수 있고, 워드라인(WL)은 제3 방향(D3)을 따라 수직하게 배향될 수 있다. 트랜지스터(TR)는 제2 방향(D2)을 따라 수평 배향된 활성층(ACT')을 포함할 수 있다. 제1 방향(D1)을 따라 이웃하는 메모리셀들(MC) 사이에 소자 분리층(ISO)이 위치할 수 있다.
활성층(ACT')은 센터 바디(TBE) 및 센터 바디(TBE) 양측의 에지 바디(PE1, PE2)를 포함할 수 있다. 센터 바디(TBE)는 얇은 바디(Thin body)로서, 에지 바디들(PE1, PE2)보다 두께가 얇을 수 있다. 여기서, 얇은 두께는 제1 방향(D1)에 따른 두께를 지칭할 수 있다. 센터 바디(TBE) 및 에지 바디들(PE1, PE2)의 제3방향(D3)에 따른 두께(또는 높이)는 동일할 수 있다. 에지 바디들(PE1, PE2) 내에 각각 제1,2 소스/드레인(SD1, SD2)이 형성될 수 있다. 센터 바디(TBE)는 채널 바디라고 지칭할 수 있으며, 센터 바디(TBE) 내에 제1 소스/드레인(SD1)과 제2 소스/드레인(SD2) 사이의 채널이 형성될 수 있다. 센터 바디(TBE)는 약 10nm 이하(1nm~10nm)의 두께일 수 있다. 센터 바디(TBE)는 씬-바디 채널(Thin-body channel)이라고 지칭할 수 있다.
센터 바디(TBE)를 사이에 두고 워드라인(WL)과 수직형 에어갭(VAG)이 서로 대향할 수 있다. 센터 바디(TBE)와 워드라인(WL) 사이에 게이트절연층(GD)이 위치할 수 있다. 워드라인(WL)과 수직형 에어갭(VAG)은 제3 방향(D3)을 따라 수직하게 연장될 수 있다. 제1 방향(D1)에 따른 두께에 있어서, 센터 바디(TBE)의 두께는 워드라인(WL)보다 얇을 수 있다. 수직형 에어갭(VAG)은 도 23a 및 도 23b의 백 게이트(BG)를 에어갭으로 치환하여 형성할 수 있다.
예를 들어, 도 12a 및 도 12b를 참조한 바와 같은 제2 관통홀(32)에 백게이트(BG)를 채우지 않고, 제2 관통홀(32)을 잔류시켜 수직형 에어갭(VAG)을 형성할 수 있다.
도 23a 내지 도 24b에서, 센터 바디(TBE)는 나노 와이어 채널(Nano wire channel)이라고 지칭할 수 있다. 한편, 도 1 내지 도 2b의 활성층(ACT)은 나노시트(Nano sheet)라고 지칭할 수 있다.
도 25a 및 도 2bb는 수직형 에어갭(VAG)의 형성 방법을 설명하기 위한 도면이다.
도 3a 내지 도 12b에 도시된 일련의 공정들에 의해 제2 관통홀(32)이 형성될 수 있다.
다음으로, 도 25a 및 도 25b에 도시된 바와 같이, 제2 관통홀(32) 상에 제1 갭캡핑층(GCL1)이 형성될 수 있다. 제1 갭캡핑층(GCL1)을 형성하기 위해 스핀온카본(SOC)의 증착 및 에치백이 수행될 수 있다. 제1 갭캡핑층(GCL1)은 제2 관통홀(32)을 채우지 않을 수 있고, 제2 관통홀(32)의 바닥면 및 측벽을 컨포멀하게 커버링할 수 있다.
다음으로, 제1 갭캡핑층(GCL1) 상에 제2 갭캡핑층(GCL2)을 형성할 수 있다. 제2 갭캡핑층(GCL2)은 후속하여 평탄화될 수 있다. 제2 갭캡핑층(GCL2)은 스텝커버리지가 나쁜(poor) 물질로 형성할 수 있다. 예를 들어, 제2 갭캡핑층(GCL2)은 극저온산화물(ULTO)로 형성될 수 있다. 제2 갭캡핑층(GCL2)은 제1 갭캡핑층(GCL1) 상에서 제2 관통홀(32)을 채우지 않을 수 있다.
위와 같이, 제2 갭캡핑층(GCL2)에 의해 수직형 에어갭(VAG)이 정의될 수 있고, 수직형 에어갭(VAG)의 상부 영역은 제2 갭캡핑층(GCL2)에 의해 밀폐될 수 있다.
상술한 실시예들에서, 수직하게 메모리셀들을 적층하므로, 셀밀도를 개선할 수 있다.
실시예들은, 라인형 에어갭들에 의해 비트라인들 사이의 기생캐패시턴스를 감소시킬 수 있다.
실시예들은 백 게이트 또는 수직형 에어갭에 의해 이웃하는 워드라인들 간의 간섭을 차단할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
LS : 기판 WL : 워드라인
ACT : 활성층 GD : 게이트절연층
BL : 비트라인 TR : 트랜지스터
CAP : 캐패시터 MCA : 메모리셀 어레이
MC : 메모리셀 BG : 백 게이트

Claims (30)

  1. 기판 상부에 수직하게 적층된 복수의 활성층들;
    상기 활성층들의 일측 끝단들 각각에 연결되고, 상기 기판에 평행하게 연장된 복수의 비트라인;
    상기 비트라인들 사이의 라인형 에어갭들;
    상기 활성층들의 타측 끝단들 각각에 연결된 복수의 캐패시터; 및
    상기 활성층들을 사이에 두고 서로 대향하되 상기 기판으로부터 수직하게 배향된 워드라인 및 백 게이트
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 활성층은,
    상기 워드라인과 백 게이트 사이의 채널 바디; 및
    상기 채널 바디 양측의 소스/드레인들을 포함하되,
    상기 채널 바디는 상기 소스/드레인들보다 얇은 두께를 갖는 반도체 장치.
  3. 제2항에 있어서,
    상기 활성층의 채널 바디는 상기 워드라인 및 백 게이트보다 얇은 두께를 갖는 반도체 장치.
  4. 제2항에 있어서,
    상기 활성층의 채널 바디는 1nm~10nm의 두께를 갖는 반도체 장치.
  5. 제1항에 있어서,
    상기 활성층들은 폴리실리콘을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 캐패시터들 각각은,
    상기 활성층들 각각의 타측 끝단에 접속된 실린더형 스토리지노드;
    상기 스토리지노드 상의 유전층; 및
    상기 유전층 상의 플레이트노드를 포함하되,
    상기 실린더형 스토리지노드는 상기 기판으로부터 평행하도록 수평 배향되는 반도체 장치.
  7. 제1항에 있어서,
    상기 활성층들과 워드라인 사이의 게이트절연층들을 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 비트라인들과 상기 라인형 에어갭들은 상기 기판 상부에 수직하게 교번하는 반도체 장치.
  9. 제1항에 있어서,
    상기 활성층들 사이의 소자 분리층을 더 포함하되, 상기 소자 분리층은 상기 기판으로부터 수직하게 연장되는 반도체 장치.
  10. 제9항에 있어서,
    상기 워드라인 및 백 게이트는 상기 소자 분리층을 관통하여 상기 기판으로부터 수직하게 연장되는 반도체 장치.
  11. 제1항에 있어서,
    상기 비트라인들 사이의 캡핑층을 더 포함하되, 상기 라인형 에어갭들은 상기 캡핑층 내에 임베디드된 형상을 갖는 반도체 장치.
  12. 기판 상부에 수직하게 적층된 복수의 활성층들;
    상기 활성층들의 일측 끝단들 각각에 연결되고, 상기 기판에 평행하게 연장된 복수의 비트라인;
    상기 비트라인들 사이의 라인형 에어갭들;
    상기 활성층들의 타측 끝단들 각각에 연결된 복수의 캐패시터; 및
    상기 활성층들을 사이에 두고 서로 대향하되 상기 기판으로부터 수직하게 배향된 워드라인 및 수직형 에어갭
    을 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 활성층은,
    상기 워드라인과 수직형 에어갭 사이의 채널 바디; 및
    상기 채널 바디 양측의 소스/드레인들을 포함하되,
    상기 채널바디는 상기 소스/드레인들보다 얇은 두께를 갖는 반도체 장치.
  14. 제13항에 있어서,
    상기 활성층의 채널 바디는 상기 워드라인보다 얇은 두께를 갖는 반도체 장치.
  15. 제13항에 있어서,
    상기 활성층의 채널 바디는 1nm~10nm의 두께를 갖는 반도체 장치.
  16. 제12항에 있어서,
    상기 상기 활성층들은 폴리실리콘을 포함하는 반도체 장치.
  17. 제12항에 있어서,
    상기 비트라인들 사이의 라인형 에어갭들을 더 포함하되, 상기 비트라인들과 상기 라인형 에어갭들은 상기 기판 상부에 수직하게 교번하는 반도체 장치.
  18. 제12항에 있어서,
    상기 활성층들 사이의 소자 분리층을 더 포함하되, 상기 소자 분리층은 상기 기판으로부터 수직하게 연장되는 반도체 장치.
  19. 제18항에 있어서,
    상기 워드라인 및 수직형 에어갭은 상기 소자 분리층을 관통하여 상기 기판으로부터 수직하게 연장되는 반도체 장치.
  20. 제19항에 있어서,
    상기 수직 에어갭의 상부 영역을 캡핑하는 갭캡핑층을 더 포함하는 반도체 장치.
  21. 기판 상부에 절연층들과 희생층들이 교번하는 몰드 스택을 형성하는 단계;
    상기 몰드 스택을 관통하는 복수의 소자분리층을 형성하는 단계;
    상기 소자분리층들 사이의 상기 희생층들의 일부를 반도체층들로 치환하는 단계;
    상기 소자분리층들을 각각 수직하게 관통하여 상기 반도체층들을 사이에 두고 서로 대향하는 수직형 워드라인 및 수직형 백 게이트를 형성하는 단계;
    상기 반도체층들의 일측 끝단에 접속되어 상기 기판에 평행하게 연장되는 비트라인들을 형성하는 단계; 및
    상기 반도체층들의 타측 끝단에 접속되어 수평 배향되는 캐패시터들을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법
  22. 제21항에 있어서,
    상기 비트라인들을 형성하는 단계 이후에,
    상기 비트라인들 사이에 라인형 에어갭들을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  23. 제22항에 있어서,
    상기 라인형 에어갭들을 형성하는 단계는,
    상기 비트라인들 사이에 라인형 리세스들을 형성하기 위해, 상기 비트라인들 사이의 절연층들을 선택적으로 리세스시키는 단계; 및
    상기 라인형 에어갭들을 정의하기 위해 상기 라인형 리세스들 상에 캡핑구조물을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  24. 제23항에 있어서,
    상기 캡핑구조물을 형성하는 단계는,
    상기 라인형 리세스들 상에 컨포멀하게 라이너 캡핑층을 형성하는 단계; 및
    상기 라이너 캡핑층 상에 캡핑층을 형성하는 단계를 포함하되,
    상기 캡핑층은 상기 라인형 리세스들 내부에 상기 라인형 에어갭들이 정의되도록 하는 스텝커버리지를 갖는 반도체 장치 제조 방법.
  25. 제21항에 있어서,
    상기 반도체층들은 폴리실리콘을 포함하는 반도체 장치 제조 방법.
  26. 기판 상부에 절연층들과 희생층들이 교번하는 몰드 스택을 형성하는 단계;
    상기 몰드 스택을 관통하는 복수의 소자분리층을 형성하는 단계;
    상기 소자분리층들 사이의 상기 희생층들의 일부를 반도체층들로 치환하는 단계;
    상기 소자분리층들을 수직하게 관통하여 상기 반도체층들을 사이에 두고 서로 대향하는 수직형 워드라인 및 수직형 에어갭을 형성하는 단계;
    상기 반도체층들의 일측 끝단에 접속되어 상기 기판에 평행하게 연장되는 비트라인들을 형성하는 단계; 및
    상기 반도체층들의 타측 끝단에 접속되어 수평 배향되는 캐패시터들을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법
  27. 제26항에 있어서,
    상기 비트라인들을 형성하는 단계 이후에,
    상기 비트라인들 사이에 라인형 에어갭들을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  28. 제27항에 있어서,
    상기 라인형 에어갭들을 형성하는 단계는,
    상기 비트라인들 사이에 라인형 리세스들을 형성하기 위해, 상기 비트라인들 사이의 절연층들을 선택적으로 리세스시키는 단계; 및
    상기 라인형 에어갭들을 정의하기 위해 상기 라인형 리세스들 상에 캡핑구조물을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  29. 제28항에 있어서,
    상기 캡핑구조물을 형성하는 단계는,
    상기 라인형 리세스들 상에 컨포멀하게 라이너 캡핑층을 형성하는 단계; 및
    상기 라이너 캡핑층 상에 캡핑층을 형성하는 단계를 포함하되,
    상기 캡핑층은 상기 라인형 리세스들 내부에 상기 라인형 에어갭들이 정의되도록 하는 스텝커버리지를 갖는 반도체 장치 제조 방법.
  30. 제26항에 있어서,
    상기 반도체층들은 폴리실리콘을 포함하는 반도체 장치 제조 방법.
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