KR20220122267A - 고 내압 커패시터를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 81
- 239000003990 capacitor Substances 0.000 title claims abstract description 68
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 230000015556 catabolic process Effects 0.000 title abstract description 16
- 239000010410 layer Substances 0.000 claims abstract description 392
- 239000002184 metal Substances 0.000 claims abstract description 104
- 229910052751 metal Inorganic materials 0.000 claims abstract description 104
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims abstract description 23
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 239000011229 interlayer Substances 0.000 claims description 103
- 239000000463 material Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 239000003989 dielectric material Substances 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 4
- 239000002356 single layer Substances 0.000 abstract description 3
- 238000005530 etching Methods 0.000 description 13
- 238000000059 patterning Methods 0.000 description 12
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 8
- 239000007769 metal material Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021486 amorphous silicon dioxide Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/33—Thin- or thick-film capacitors
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
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- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 고 내압 커패시터 구조를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다. 고내압 커패시터 구조에는 상부 전극, 하부 전극과 그 사이에 형성된 두꺼운 산화막 및 그 두꺼운 산화막 보다 밴드 갭이 낮은 유전막을 포함한다. 또한 고 내압 커패시터 구조 주변에 금속 배선 영역이 존재하지만, 밴드 갭이 낮은 유전막은 고내압 커패시터 영역에만 형성되고, 주변 금속 배선 영역 또는 주변 소자 영역에는 형성되지 않는다. 낮은 밴드 갭을 갖는 유전막은 PECVD silicon rich oxide 또는 PECVD SiON 또는 PECVD SiN가 싱글 층 또는 복수 층 형태로 형성된다.
Description
본 발명은 고 내압(high breakdown voltage) 특성을 갖는 고 내압 커패시터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
고 내압 커패시터(high breakdown voltage capacitor)를 형성하기 위해 일반적으로 두꺼운 실리콘 산화막(SiO2)을 사용한다. 이러한 고 내압 커패시터(high breakdown voltage capacitor)는 디지털 아이솔레이터(digital isolator) 소자에 많이 사용된다. 그러나 실리콘 산화막의 밴드 갭 에너지는 높은 편에 속해, 디지털 아이솔레이터의 초고 내압(super high breakdown voltage) 특성을 만족하기 어렵다는 문제점이 있었다.
그래서 종래 기술에서는 실리콘 산화막보다 낮은 밴드 갭 에너지를 갖는 유전막을 이용하여 초고 내압 커패시터 구조를 형성하는 방법이 제안되었다. 그러나 낮은 밴드 갭을 갖는 유전막이 커패시터 영역뿐만 아니라, 주변 소자에도 불필요하게 형성되는 문제점이 생긴다. 이로 인해 주변 소자를 제조할 때 추가 공정이 발생할 수 있고, 이로 인해 반도체 소자의 제조 비용의 증가될 수 있다.
따라서 본 발명의 목적은 낮은 밴드 갭(low band gap)의 유전막을 고 내압 커패시터 영역에만 형성하는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명은, 금속 배선 영역과 커패시터 영역을 가지는 반도체 기판; 상기 커패시터 영역은 상기 기판 상에 형성된 하부 전극; 상기 하부 전극 상에 형성된 상기 층간 절연막; 상기 층간 절연막 상에 형성된 유전막 패턴; 및 상기 유전막 패턴 상에 형성된 상부 전극을 포함하고, 상기 금속 배선 영역은 상기 하부 전극과 나란히 형성된 하부 금속 배선; 상기 하부 금속 배선 상에 형성된 상기 층간 절연막; 상기 층간 절연막 상에 형성되고, 상기 층간 절연막보다 두께가 얇은 상부 절연막; 및 상기 상부 절연막 상에 형성되고, 상기 상부 전극과 나란히 형성된 상부 금속 배선을 포함하고, 상기 상부 절연막과 상기 유전막 패턴은 서로 다른 물질로 형성하는 것을 특징으로 하는 반도체 소자를 제공한다.
상기 상부 절연막과 상기 유전막 패턴은 서로 접촉하며, 상기 유전막 패턴의 두께가 상기 상부 절연막의 두께보다 얇게 형성된다.
상기 유전막 패턴은 상부 유전막과 하부 유전막을 포함하며, 상기 상부 유전막의 두께는 상기 하부 유전막의 두께와 다르게 형성된다.
상기 유전막 패턴은 상기 상부 절연막보다 밴드 갭(band gap)이 낮은 유전물질로 형성된다.
상기 유전막 패턴은 silicon rich oxide 또는 SiON 또는 SiN 중의 어느 하나를 포함한다.
상면도에서 상기 유전막 패턴의 면적은 상기 상부 전극의 면적보다 더 크게 형성된다.
상기 유전막 패턴은 서로 떨어져 형성되는 제1 및 제2 유전막 패턴으로 형성된다.
상기 층간 절연막이 상기 제1 및 제2 유전막 패턴 사이에 형성되고, 상기 상부 전극과 직접 접촉한다.
상기 상부 절연막의 저면이 상기 유전막 패턴의 저면보다 아래에 형성된다.
본 발명의 다른 특징에 따르면, 반도체 기판 상에 하부 전극을 형성하는 단계; 상기 하부 전극 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 유전막 패턴을 형성하는 단계; 상기 층간 절연막 상에, 상기 유전막 패턴과 다른 물질로 상부 절연막을 형성하는 단계; 및 상기 상부 절연막 및 상기 유전막 패턴 상부에 각각 상부 금속 배선 및 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
상기 상부 절연막을 형성하는 단계는 두꺼운 절연막을 상기 유전막 패턴 및 층간 절연막을 덮도록 증착하는 단계; 상기 유전막 패턴 상에 형성된 상기 두꺼운 절연막을 제거하는 단계; 및 상기 층간 절연막 상에 두께가 얇은 상기 상부 절연막을 형성하는 단계를 포함한다.
상기 유전막 패턴 상에 형성된 상기 두꺼운 절연막을 제거하는 단계는 CMP를 이용해서 제거한다.
상기 유전막 패턴은 복수의 층으로 이루어진다.
상기 상부 절연막의 저면은 상기 유전막 패턴의 저면보다 더 깊게 형성된다.
상기 상부 전극과 중첩되는 상기 유전막 패턴의 두께는 상기 상부 전극과 중첩되지 않는 상기 유전막 패턴의 두께보다 크게 형성된다.
상기 유전막 패턴은 상부 유전막과 하부 유전막을 포함하고, 상기 상부 유전막의 두께는 상기 하부 유전막의 두께보다 크게 형성된다.
상기 유전막 패턴은 상기 상부 절연막보다 밴드 갭이 낮은 유전물질로 형성되고, 상기 유전물질은 PECVD silicon rich oxide 또는 PECVD SiON 또는 PECVD SiN가 사용된다.
본 발명의 또 다른 특징에 다르면, 반도체 기판 상에 하부 전극; 상기 하부 전극 상에 형성된 층간 절연막; 상기 층간 절연막 상에 형성된 유전막 패턴; 상기 층간 절연막 상에, 상기 유전막 패턴과 다른 물질로 형성되는 상부 절연막; 및 상기 상부 절연막 및 상기 유전막 패턴 상부에 각각 형성된 상부 금속 배선 및 상부 전극을 포함하는 반도체 소자를 제공한다.
상기 유전막 패턴은 하부 유전막과 상부 유전막을 포함하고, 상기 하부 유전막의 두께는 상기 상부 유전막의 두께보다 균일한다.
상기 상부 절연막의 저면은 상기 유전막 패턴의 저면보다 더 깊게 형성된다.
상기 유전막 패턴은 상기 상부 전극과 중첩되는 영역; 상기 상부 전극과 중첩되지 않는 영역; 및 상기 유전막의 패턴 두께가 변하는 영역을 포함하고, 상기 상부 전극과 중첩되는 영역의 두께는 상기 상부 전극과 중첩되지 않는 영역의 두께보다 크다.
상기 유전막 패턴은 상부 유전막과 하부 유전막을 포함하고, 상기 상부 유전막의 두께는 상기 하부 유전막의 두께보다 크게 형성된다.
상기 유전막 패턴은 상기 상부 절연막보다 밴드 갭이 낮은 유전물질로 형성되고, 상기 상부 절연막은 실리콘 산화막을 포함하고, 상기 유전막 패턴은 silicon rich oxide 또는 SiON 또는 SiN 중의 어느 하나를 포함한다.
상기 유전막 패턴의 두께와 상기 상부 절연막의 두께는 서로 다르게 형성된다.
이상과 같은 본 발명에 따르면, 고 내압 특성을 위한 유전막 패턴을 고 내압 커패시터 영역에만 형성하고, 그 주변 소자에서는 제거하기 때문에, 주변 소자의 제조 공정이 용이하게 된다.
도 1은 본 발명의 실시 예에 따른 고 내압 커패시터가 포함된 반도체 소자의 단면도
도 2는 본 발명의 실시 예에 따른 고 내압 커패시터의 단면 및 평면을 나타낸 도면
도 3 및 도 4는 본 발명의 다른 실시 예에 따른 고 내압 커패시터의 단면 및 평면을 나타낸 도면
도 5는 본 발명의 다른 실시 예에 따른 고 내압 커패시터의 단면 및 평면을 나타낸 도면
도 6은 본 발명의 실시 예에 따른 고 내압 커패시터를 포함한 반도체 소자의 제조과정을 설명하는 공정도
도 2는 본 발명의 실시 예에 따른 고 내압 커패시터의 단면 및 평면을 나타낸 도면
도 3 및 도 4는 본 발명의 다른 실시 예에 따른 고 내압 커패시터의 단면 및 평면을 나타낸 도면
도 5는 본 발명의 다른 실시 예에 따른 고 내압 커패시터의 단면 및 평면을 나타낸 도면
도 6은 본 발명의 실시 예에 따른 고 내압 커패시터를 포함한 반도체 소자의 제조과정을 설명하는 공정도
본 발명의 목적 및 효과, 그리고 그것들을 달성하기 위한 기술적 구성들은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다.
그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하에서는 도면에 도시한 실시 예에 기초하면서 본 발명에 대하여 더욱 상세하게 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 고 내압 커패시터가 포함된 반도체 소자의 단면도이다. 도 1에서 보듯이 반도체 소자는 금속 배선 영역(10)과 커패시터 영역(20)을 포함한다.
금속 배선 영역(10)은 CMOS, LDMOS, EDMOS, BJT 등의 소자를 구동하기 위해 각 소자들과 연결된 금속 배선이 형성된 영역이다. 그래서 CMOS, LDMOS, EDMOS, BJT 등의 소자는 고 내압(high breakdown voltage) 커패시터 보다는 훨씬 낮은 전압에서 작동하기 때문에 금속 배선 영역(10)은 낮은 전압 영역(low voltage region)으로 부를 수 있다. 또는 금속 배선 영역(10)은 패드가 형성된 영역으로 볼 수도 있다.
반면에 고 내압 커패시터 영역(20)은 수백-수만 볼트(V)의 전압이 가해지는 영역이다. 그래서 고 내압 커패시터 영역(20)은 고 내압 영역(high breakdown voltage region) 또는 고 내압 커패시터(high breakdown voltage capacitor)로 부를 수 있다. 커패시터 영역에 걸린 수백-수만 볼트(V)의 전압이 금속 배선 영역에는 미치지 못하도록 해야한다. 디지털 아이솔레이터는 이러한 고 내압 커패시터 영역(20)을 필요로 한다. 이하에서는 고 내압 커패시터 영역(20)을 설명의 편의상 간단하게 커패시터 영역(20)으로 부르고자 한다.
금속 배선 영역(10)과 커패시터 영역(20)은 공통적으로 하부에 기판(100)을 포함한다. 기판(100)은 p형 반도체 기판, n형 반도체 기판, SOI(Silicon On insulator) 기판 등일 수 있다.
금속 배선 영역(10)은 기판(100) 위에 형성된 하부 절연막(105), 복수의 층간 절연막(IMD: Inter metal dielectric)(110, 120, 130)을 포함한다. 하부 절연막(105)은 금속 배선과 기판 사이에 형성되기 때문에 pre-metal dielectric (PMD) layer 로 부를 수 있다. 하부 절연막(105)과 층간 절연막(110, 120, 130)은 서로 다른 물질로 형성하거나 같은 물질로 형성할 수 있다. 예를 들어 하부 절연막(105)은 a plasma enhanced chemical vapor deposition (PECVD) 공정으로 증착된 SiN/SiO2 층을 포함할 수 있다. 그리고 phosphorus silicate glass (PSG) 또는 boron phosphorus silicate glass (BPSG)을 더 포함할 수 있다. 그리고 PECVD 방법으로 증착된 tetraethyl orthosilicate (TEOS) 막과 같은 캡 (cap) 층을 더 포함할 수 있다.
그리고 층간 절연막(110, 120, 130)은 tetraethyl orthosilicate (TEOS) 를 이용하여 PECVD 방법으로 증착된 실리콘 산화막을 기초로 하는 막으로 형성할 수 있다. 그리고 에치백 또는 CMP 공정을 통해 그 산화막을 평탄화 한다. 층간 절연막(110, 120, 130)은 주로 실리콘 산화막 물질로 구성된다. 본 발명에서는 3개의 층간 절연막(110, 120, 130)을 예시로 들었지만, 필요할 경우, 더 많은 층간 절연막이 있을 수 있다. 그리고 상부 절연막(200)과 구별하기 위해, 3개의 층간 절연막(110, 120, 130)을 복수의 하부 층간 절연막으로 부를 수 있다. 여기서 웨이퍼의 휨(bowing)을 방지하기 위해, 층간 절연막(110, 120, 130) 중 적어도 하나에 낮은 compressive stress를 갖는 PE-TEOS(Plasma-enhanced tetraethyl-orthosilicate)을 형성하는 것이 바람직하다.
실시 예는 제1 내지 제3 층간 절연막을 도시하였으며, 제1 층간 절연막(110), 제2 및 제3 층간 절연막(120, 130)이라 부르기로 한다. 제1 내지 제3 층간 절연막(110, 120, 130)은 두께가 상이하게 형성될 수 있으며, 제1 층간 절연막(110)이 다른 제2 및 제3 층간 절연막(120, 130)보다 두께가 얇게 형성된다. 실시 예에서 제1 층간 절연막(110)은 0.4 ~ 1.5㎛, 제2 층간 절연막(120) 및 제3 층간 절연막(130)은 각각 3 ~ 8㎛의 두께로 형성될 수 있다.
금속 배선 영역(10)은 층간 절연막(110, 120, 130)마다 MOS 트랜지스터와의 전기적 연결을 위해 형성된 복수의 하부 금속 배선(112, 122, 132, 150)을 포함한다. 여기서, 복수의 하부 금속 배선(112, 122, 132, 150)은 알루미늄(Al) 또는 구리(Cu) 물질로 형성할 수 있다. 하부 절연막(105) 상에 제1 금속 배선(112)을 형성한다. 그리고 제1 층간 절연막(110) 상에 제2 금속 배선(122)이 형성되고, 제2 층간 절연막(120) 상에 제3 금속 배선(132)이 형성된다. 그리고 제3 층간 절연막(130) 및 상부 절연막(200) 위에 상부 금속 배선(150)이 형성된다. 상부 금속 배선(150)은 본드 패드(미 도시)와 연결될 수 있다.
그리고 금속 배선들(112, 122, 132) 및 상부 금속 배선(150)을 서로 연결하기 위해 층간 절연막(110, 120, 130)에는 복수의 비아(via)(140a, 140b, 140c)가 형성된다. 각각의 비아(140a, 140b, 140c)내에는 금속 물질로 채워진다. 이처럼 금속 배선 영역(10)은 복수의 제1 비아(140a), 제2 비아(140b) 및 제3 비아(140c)을 통해 각 금속 배선(112, 122, 132)들이 전기적으로 서로 연결된다.
금속 배선 영역의 상부 절연막(200)은 실리콘 산화막 (SiO2) 또는 실리콘 질화막 (SiN) 또는 실리콘 산화 질화막 (SiON) 등의 물질로 형성된다. 본 발명의 실시 예에서는 실리콘 산화막을 예로 들고자 한다. 상부 절연막(200)은 적어도 두께가 다른 2개의 영역을 포함하도록 형성된다. 즉, 상부 금속 배선(150) 아래와 중첩되는 영역(A)와 상부 금속 배선(150)을 벗어난 영역(B와 C)로 나눌 수 있다. 여기서, 상부 금속 배선(150)과 중첩되는 영역의 상부 절연막(200)의 두께(A)와, 상부 금속 배선(150)과 중첩되지 않는 영역의 상부 절연막(200) 두께(B)가 서로 다르게 형성됨을 알 수 있다. B의 두께가 A의 두께보다 얇게 형성된다. 그리고 상부 금속 배선(150)과 중첩되지 않는 영역(C)는 경사진 영역으로 A의 두께로부터 시작해서 B의 두께로 변하는 영역이다.
도 1에서 커패시터 영역(20)은 하부 절연막(105), 제1 금속 배선(114), 제1 층간 절연막(110), 제1 비아(140a), 하부 전극(bottom electrode)(124), 제2 층간 절연막(120), 제3 층간 절연막(130), 유전막 패턴(300), 상부 전극(top electrode)(160)을 포함한다. 제1 금속 배선(114)은 금속 배선 영역의 제1 금속 배선(112)을 형성할 때 같이 형성할 수 있다. 하부 전극(124)은 금속 배선 영역(10)의 제2 금속 배선(122)을 형성할 때 함께 형성되며, 고 내압이 걸리는 커패시터 영역(20)의 하부에 형성된다. 하부 전극(124)와 제1 금속 배선(114)은 제1 비아(140a)로 전기적으로 연결할 수 있다. 또는 하부 전극(124)은 제2 금속 배선(122)와 직접 연결할 수도 있다. 이 외에 다양한 방법으로 연결이 가능하다.
커패시터 영역(20)에는 금속 배선 영역(10)의 제3 금속 배선(132)과 대응하는 금속 층이 형성되지 않는다. 대신 초고 내압 특성을 확보하기 위해 매우 두꺼운 층간 절연막(120, 130)을 필요로 한다. 그래서 두꺼운 층간 절연막(120, 130)의 전체 두께가 10 - 50um 범위를 가질 수 있다. 커패시터 영역(20)은 상부 전극(160)과 하부 전극(124)을 서로 연결하는 비아(via) 구조가 필요하지 않다.
커패시터 영역(20)에서, 유전막 패턴(300)은 낮은 밴드 갭 에너지(low band gap energy) 특성을 갖는 유전물질로 형성되며, 하나 이상의 층(layer)로 형성될 수 있다. 그리고 유전막 패턴(300)은 상부 금속 배선(150) 및 상부 전극(160)을 형성하기 전에 형성된다. 그래서 상부 전극(160) 하부의 원하는 영역에만 특정 패턴을 가지는 형상으로 형성할 수 있다. 또 패터닝 공정에 의해 금속 배선 영역(10)에는 형성하지 않고 커패시터 영역(20)에만 형성할 수 있다.
커패시터 영역(20)에서, 유전막 패턴(300)은 아이솔레이터(isolator)의 특성 향상을 위한 것으로 상부 절연막(200) 또는 제2 층간 절연막(120) 또는 제3 층간 절연막(130) 보다 낮은 밴드 갭 에너지(low band gap energy)를 갖는 물질로 증착된다. 이러한 낮은 밴드 갭 특성의 유전물질은 PECVD silicon rich oxide(PE-SRO) 또는 PECVD SiON(PE-SiON), PECVD SiN(PE-SiN)을 들 수 있다. 여기서 유전막 패턴(300)은 PE-SRO 또는 PE-SiON, PE-SiN 중 하나만을 증착하는 싱글 층(single layer) 형태로 형성할 수 있다. 또는 하부 유전막 PE-SRO와 상부 유전막 PE-SiN으로 구성된 PE-SRO/PE-SiN, 두 개의 층(bi-layer)으로 형성할 수 있다. 또는 하부 유전막 PE-SRO와 상부 유전막 PE-SiON로 구성된 PE-SRO/PE-SiON, 두 개의 층(bi-layer)으로 형성할 수 있다. 또는 하부 유전막 PE-SiON과 상부 유전막 PE-SiN으로 구성된 PE-SiON/PE-SiN, 두 개의 층(bi-layer)으로 형성할 수 있다. 여기서 열 산화(thermally grown) 비정질(amorphous) SiO2 막의 경우 9.3 eV (electron volt) 밴드 갭을 가진 것으로 알려져 있다. PE-SiON의 밴드 갭은 SiO2 막보다 낮은 ~7.5eV 이고, PE-SiN 막도 4.7 - 6 범위의 값을 가진다. PE-SRO는 SiO2 보다 낮은 밴드 갭 값을 갖는 것으로 알려져 있다. PE-SRO 막의 밴드 갭은 PE-SiN(4.7 - 6)보다 더 높은 밴드 갭을 갖는 물질을 사용한다.
도 1을 보면, 유전막 패턴(300)은 두께가 다른 2개의 영역을 가진다. 상부 전극(160) 아래와 중첩되는 영역(D)와 상기 상부 전극(160)과 중첩되지 않는 영역(E와 F)로 나눌 수 있다. E영역은 D영역에 비해 얇게 형성된다. 중간 영역인 F영역은 경사각을 갖는 영역으로, D의 두께로부터 시작해서 E의 두께로 변하는 영역이다. 그림에서 보듯이, 상부 전극(160)과 중첩되는 유전막 패턴(300)의 두께(D)는 상기 상부 전극(160)을 벗어난 영역에 있는 상기 유전막 패턴(300)의 두께(E)보다 크게 형성된다. 그래서 상부 전극(top electrode)(160)의 측면에서부터 외측으로 갈수록 두께가 얇아지도록 경사지며(F 영역) 형성된다. 이렇게 형성된 유전막 패턴(300)은 상부 전극(160)의 하부에 걸리는 전기장(electric field)를 효과적으로 완화하는 기능을 제공한다.
도 1에서 보듯이, 상부 절연막(200)의 하부면(130t)은 유전막 패턴(300)의 하부면(300i) 보다 더 낮게 형성된다. 그래서 두개의 하부면 사이에 단차(G)가 존재한다. 이 것은 유전막 패턴을 형성하는 식각 공정에 기인한다. 식각 공정은 이후에서 설명하는 제조공정을 참조하여 살펴볼 것이다.
도 2는 본 발명의 실시 예에 따른 고 내압 커패시터의 단면 및 평면을 나타낸 도면이다. 본 발명이 제안하는 유전막 패턴의 모양에 대해 구체적으로 도시하였다.
도 2에서 반도체 소자는 a-a' 단면을 함께 보면 상부 전극(160)의 하부에 실리콘 산화막보다 낮은 밴드 갭(low band gap) 특성을 갖는 하부 유전막(310)과 상부 유전막(320)을 포함한다. 하부/상부 유전막(310, 320)은 제3 층간 절연막(130)과 상부 전극(160) 사이에 위치한다.
도 1과 비교하면 유전막 패턴이 하부 유전막(310)과 상부 유전막(320)의 복수 층으로 구성된다는 점에서 차이가 있을 뿐 다른 구성들은 동일하다. 하부 유전막(310)은 PECVD silicon rich oxide(PE-SRO) 또는 SiON(밴드 갭: ~7.5)으로 형성되고, 상부 유전막(320)은 PE-SiN(밴드 갭: 4.7 - 6)으로 형성될 수 있다. 여기서 PE-SRO 막의 밴드 갭은 PE-SiN(밴드 갭: 4.7 - 6)보다 더 높은 밴드 갭을 갖는 물질을 사용한다. 물론 하나의 층으로 형성할 수 있거나, 3개 이상의 층으로 형성할 수도 있을 것이다. 이 경우에도 전체 층의 두께는 도 1의 상부 절연막(200)보다는 얇게 형성될 것이다.
유전막 패턴(300)은 하부 유전막(310)과 상부 유전막(320)을 포함하며, 상기 상부 유전막(320)의 두께는 상기 하부 유전막(310)의 두께와 다른 것을 특징으로 한다. 유전막 패턴이 2개 이상의 층으로 형성될 때 상부 전극(160)의 바로 아래에 위치하는 상부 유전막(320)은 전체적으로 두께가 다른 영역을 포함하여 형성된다. 식각 공정에 따라 상부 전극(160)의 측벽과 인접한 영역이 경사지게 형성되기 때문이다. 반면에 하부 유전막(310)은 모두 균일한 두께를 갖고 있다. 식각 공정에서 상부 유전막(320)으로 보호를 받기 때문이다.
도 2의 반도체 소자를 평면도 관점에서 보면, 반도체 소자는 중앙에 상부 전극(160), 그리고 상부 전극(160)을 완전히 감싸는 상부 유전막(320)이 존재한다. 평면도 관점에서 유전막 패턴(300)의 면적이 상부 전극(160)의 면적보다 크게 형성되는 것이다.
도 3 및 도 4는 본 발명의 다른 실시 예에 따른 고 내압 커패시터의 단면 및 평면을 나타낸 도면이다.
도 3에 도시된 바와 같이, 유전막 패턴(300)은 서로 떨어져 형성되는 제1 유전막 패턴(300a)와 제2 유전막 패턴(300b)을 포함한다. 제1 유전막 패턴(300a)와 제2 유전막 패턴(300b) 사이에 제3 층간 절연막(130)이 형성되어 있다.
그리고 제1 및 제2 유전막 패턴(300a, 300b)는 각각 상부 유전막과 하부 유전막을 포함한다. 제1 유전막 패턴(300a)은 제1 하부 유전막(330)과 제1 상부 유전막(340)을 포함한다. 제2 유전막 패턴(300b)는 제2 하부 유전막(350)과 제2 상부 유전막(360)을 포함한다. 제1 및 제2 하부 유전막(330, 350)와 제1 및 제2 상부 유전막(340, 360)은 모두 상부 전극(160)과 중첩되도록 형성된다.
그래서, 제1 하부 유전막(330)와 제2 하부 유전막(350) 사이에 제3 층간 절연막(130)이 형성되어 있다. 마찬가지로, 제1 상부 유전막(340)와 제2 상부 유전막(360) 사이에도 제3 층간 절연막(130)이 형성되어 있다. 그래서 상부 전극(160)은 제1 상부 유전막(340), 제2 상부 유전막(360) 및 제3 층간 절연막(130)과 직접 접촉하면서 형성된다.
제3 층간 절연막(130) 관점에서 보면, 제3 층간 절연막(130)은 하부 유전막(330, 350)의 측면(side surface) 및 하면(bottom surface)와 접촉한다. 또한 상부 유전막(340, 360)의 측면(side surface) 및 상부 전극(160)의 하면(bottom surface)을 접촉하고 있다.
그리고 평면도 관점에서 보면 도 3의 반도체 소자는 제1 유전막 패턴(300a)와 제2 유전막 패턴(300b)이 서로 연결되어 있다. 그리고 제1 유전막 패턴(300a)와 제2 유전막 패턴(300b)이 상부 전극(160)을 둘러싸고 있다. 평면도 관점에서 유전막 패턴(300)의 면적이 상부 전극(160)의 면적보다 크게 형성되는 것이다.
도 4에 도시한 단면은 도 3의 단면과 매우 유사하다.
유전막 패턴(300)은 서로 떨어져 형성되는 제1 유전막 패턴(300a)와 제2 유전막 패턴(300b)을 포함한다. 제1 유전막 패턴(300a)와 제2 유전막 패턴(300b) 사이에 제3 층간 절연막(130)이 형성되어 있다.
그리고 제1 및 제2 유전막 패턴(300a, 300b)는 각각 상부 유전막과 하부 유전막을 포함한다. 제1 유전막 패턴(300a)은 제1 하부 유전막(330)과 제1 상부 유전막(340)을 포함한다. 제2 유전막 패턴(300b)는 제2 하부 유전막(350)과 제2 상부 유전막(360)을 포함한다. 제1 및 제2 하부 유전막(330, 350)와 제1 및 제2 상부 유전막(340, 360)은 모두 상부 전극(160)과 중첩되도록 형성된다.
그런데, 도 4의 평면도를 보면 도 3과는 차이가 있다. 평면도 관점에서 보면, 제1 유전막 패턴(300a)와 제2 유전막 패턴(300b)은 물리적으로 서로 떨어져 형성된다. 그래서 제1 유전막 패턴(300a)와 제2 유전막 패턴(300b)가 상부 전극(160)을 완전히 둘러싸고 있지 않고 부분적으로 둘러 싸고 있다.
제1 상부 유전막(340)과 제2 상부 유전막(360)이 서로 떨어져 형성된다. 상부 전극(160)을 중심으로 제1 상부 유전막(340)과 제2 상부 유전막(360)은 소정 간격 떨어져서 대칭되게 형성된다. 상부 전극(160)의 가운데 부분은 유전막 패턴이 제거되어 있다. 제3 층간 절연막(130)은 제1 및 제2 하부 유전막(330, 350)의 측면(side surface) 및 하면(bottom surface)와 접촉하다. 또한 마찬가지로 제3 층간 절연막(130)은 제1 및 제2 상부 유전막(340, 360) 의 측면(side surface) 및 상부 전극(160)의 하면(bottom surface)을 접촉하고 있다.
위에서 설명한 도 3 및 도 4와 같이 상부 전극(160)의 좌/우측으로 유전막 패턴을 형성하여도 전기장(electric field)를 효과적으로 제거할 수 있을 것이다.
도 5는 본 발명의 다른 실시 예에 따른 고 내압 커패시터의 단면 및 평면을 나타낸 도면이다.
도 5와 같이 본 발명의 반도체 소자는 상부 전극(160)의 어느 한 방향에만 형성된 하부 유전막(370) 및 상부 유전막(380)을 포함하는 유전막 패턴(300)을 포함할 수도 있다. 도면들을 참조하면 하부/상부 유전막(370, 380)은 금속 배선 영역(10)과 인접된 방향에 있는 상부 전극(160)의 하부에 형성된다. 그리고 하부/상부 유전막(370, 380)은 상부 전극(160)의 좌측 일부와 겹쳐진 채로 형성되고, 나머지 영역은 모두 층간 절연막(130)으로 형성되었음을 알 수 있다. 도 5와 같이 상부 전극(160)의 하부 영역 중 금속 배선 영역(10)과 인접한 영역에만 유전막 패턴을 형성하더라도 충분한 내압 특성을 제공할 수 있게 된다. 즉 상부 전극(160)의 코너에 집중되는 국부 전기장을 완화시킬 수 있는 것이다.
이와 같이 본 발명의 반도체 소자는 상부 전극(160)의 하부에 하나 이상의 층을 가지는 유전막 패턴(300)이 형성되며, 유전막 패턴은 상부 전극(160)의 특정 영역에 다양한 패턴을 가지면서 형성됨을 알 수 있다.
도 6은 본 발명의 실시 예에 따른 고 내압 커패시터를 포함한 반도체 소자의 제조과정을 설명하는 공정도이다. 위에서 설명한 반도체 소자들은 이하의 방법으로 제조한다.
본 발명에 따르면 반도체 기판(100)에 소자(미 도시)가 형성된다. 소자는 수동 소자 또는 능동 소자가 모두 적용될 수 있다. 그리고 이러한 소자의 절연을 위해 절연막이 증착될 수 있다. 본 발명의 실시 예는 이처럼 반도체 기판(100)에 소자 및 그 위에 절연막이 증착된 상태라 할 수 있을 것이다. 또 본 발명의 반도체 소자는 금속 배선 영역(10)과 커패시터 영역(20)으로 구분된다. 나아가 반도체 소자는 제1 내지 제 3 층간 절연막(110, 120, 130)이 형성됨을 예시로 설명하나, 이러한 층간 절연막의 개수는 얼마든지 다양하게 할 수 있을 것이다.
도 6a에 도시한 바와 같이 반도체 기판(100)에 하부 절연막(105)이 형성되고, 하부 절연막(105) 상에 복수의 제1 금속 배선(112, 114)을 함께 형성한다. 제1 금속 배선(112, 114)이 형성되면 제1 금속 배선(112, 114)을 덮도록 제1 층간 절연막(110)을 증착한다. 제1 층간 절연막(110)은 TEOS 물질을 이용한 PECVD 방법으로 증착된 산화막을 포함할 수 있다. 산화막 아래 또는 위에 SiN, SiC, SiOCN, SiCN 등의 막을 더 포함할 수 있다. 또한 산화막 대신, low-k SiOC 물질로 형성할 수 있다. 그리고 제1 층간 절연막(110)을 정해진 두께, 예를 들면 0.4 ~ 1.5㎛ 두께(D1)가 되도록 CMP(chemical mechanical planarization) 공정 또는 에치 백(etch back) 공정을 통해 평탄화한다. 제1 층간 절연막(110) 형성 후, 제1 층간 절연막(110) 내에 복수의 제1 비아(140a)를 형성한다. 복수의 제1 비아(140a) 형성은 일련의 마스크 공정 및 식각 공정을 통해 형성할 수 있다. 제1 비아(140a) 내에는 금속 물질로 채워진다. 복수의 제1 비아(140a) 형성은 금속 배선 영역(10) 및 커패시터 영역(20)에 대해 동시에 이루어진다.
그런 다음 도 6a와 같이 금속 물질을 증착한 후, 금속 패터닝 공정을 통해 금속 배선 영역(10)에 제2 금속 배선(122)과 커패시터 영역(20)에 하부 전극(124)을 각각 형성한다. 본 도면은 금속 배선 영역(10)의 제1 금속 배선(112)과 제2 금속 배선(122)은 수직방향으로 거의 얼라인 (align) 되어 있으나, 서로 얼라인 하지 않고, 형성 가능하다. 또한 커패시터 영역(20)도 제1 금속 배선(114)없이 하부 전극(124)이 제2 금속 배선(122)에 연결하는 형태도 가능하다.
도 6b는 상기 제1 층간 절연막(110) 위에 제2 층간 절연막(120)을 소정 두께(D2)로 형성한 것을 나타낸다. 제2 층간 절연막(120)은 제1 층간 절연막(110)보다 두께가 더 두껍다. 약 3 ~ 8㎛의 두께이다. 제2 층간 절연막(120)도 TEOS 물질을 이용하여 PECVD 방법으로 증착된 산화막을 포함할 수 있다. 산화막 아래 또는 위에 SiN, SiC, SiOCN, SiCN 등의 막을 더 포함할 수 있다. 또한 산화막 대신, low-k SiOC 물질로 형성할 수 있다. CMP 공정 또는 에치 백 공정을 등을 실시하여 상기한 두께가 되도록 평탄화한다.
도 6c을 보면 제2 층간 절연막(120)에 제2 비아(140b)를 형성한다. 제2 비아(140b)는 앞서 설명한 바와 같이 마스크 공정 및 식각 공정을 통해 형성할 수 있고, 제2 비아(140b) 내에 금속 배선을 형성한다. 이때 커패시터 영역(20)에는 비아를 형성할 필요가 없다. 상부 전극(160)과 하부 전극(124) 사이의 커패시터 영역(20)에는 금속 배선이 없기 때문이다.
도 6d에 도시한 바와 같이 금속 배선 영역(10)에 제3 금속 배선(132)을 형성한다. 커패시터 영역(20)에는 반도체 소자와의 전기적 연결이 필요 없기 때문에 금속 배선을 형성하지 않는다. 도 6d에서 제3 금속 배선(132)은 비아(140b, 140a)를 통해 하부의 제2 금속 배선(122) 및 제1 금속 배선(112)과 전기적으로 연결된다.
도 6e와 같이 제3 금속 배선(132)을 덮도록 제3 층간 절연막(130)을 형성한다. 제3 층간 절연막(130)의 두께(D3)는 제2 층간 절연막(120)의 두께(3 ~ 8㎛)와 동일하거나 비슷한 수준으로 형성한다. 제3 층간 절연막(110)은 TEOS 물질을 이용한 PECVD 방법으로 증착된 산화막을 포함할 수 있다. 산화막 아래 또는 위에 SiN, SiC, SiOCN, SiCN 등의 막을 더 포함할 수 있다. 또한 산화막 대신, 저유전 상수(low-k)를 갖는 SiOC 물질로 형성할 수 있다. 제2 층간 절연막(120)과 마찬가지로 평탄화 공정을 실시할 수 있다.
본 발명의 반도체 소자에 있는 층간 절연막(110, 120, 130)들을 보면 제1 층간 절연막(110)보다 제2 층간 절연막(120) 및 제3 층간 절연막(130)이 더 두꺼우며, 제2 층간 절연막(120)과 제3 층간 절연막(130)의 두께는 동일하거나 비슷한 수준이다.
도 6f는 본 발명이 제안하고 있는 유전막을 형성한 예를 도시한 도면이다. 도 6f에서 보듯이 제3 층간 절연막(130)의 전면적에 대하여 0.10 - 2.5 ㎛ 두께로 유전막(300')을 증착한다. 유전막(300')은 나중에 상부 전극의 하부 특정 영역에만 형성되는 유전막 패턴(300)이 된다. 유전막(300')은 커패시터 영역(20)의 아이솔레이터(isolator) 특성을 향상시키기 위한 것으로, 층간 절연막(110, 120, 130)을 구성하는 산화막(SiO2)보다는 낮은 밴드 갭을 가지는 유전물질이 사용된다. 유전물질은 PECVD SRO 또는 PECVD SiON, PECVD SiN 등을 사용할 수 있으며, 싱글 층 또는 복수 층(bi-layer) 형태로 증착할 수 있다.
이와 같이 본 실시 예는 상부 전극(160)을 형성하기 전에 낮은 밴드 갭을 갖는 유전막(300')을 형성한다. 아래에서 설명하지만 유전막(300')은 이후 패터닝 공정을 통해 금속 배선 영역(10)에는 형성되지 않게 하면서 커패시터 영역(20)에 필요한 부분에만 형성할 수 있다.
도 6g는 커패시터 영역을 대상으로 패터닝 공정을 수행하여 유전막 패턴을 형성한 예를 보인 도면이다. 도 6f의 소정 두께의 유전막(300')을 전체적으로 증착한 다음, 패터닝 마스크(미도시)를 이용하여 고 내압이 걸리는 커패시터 영역(20)을 포함하여 원하는 영역에만 유전막 패턴(300)을 형성하고 있는 것이다. 도 6g에서 '300'이 패터닝 공정에 의해 형성된 유전막 패턴을 나타낸다. 패터닝 마스크에 따라 유전막 패턴(300)의 길이, 모양 등이 정해진다. 즉 도 6g에서 패터닝 마스크의 형상을 다르게 하면, 앞서 설명한 도 3 내지 도 5와 같이 유전막 패턴(300)의 형상을 상이하게 할 수 있다. 그래서 본 발명의 실시 예들에 따른 반도체 소자는 다양한 형상의 유전막 패턴을 제공할 수 있다. 또 반도체 소자의 전체 공정에서 도 6g에서 실시하는 패터닝 공정만 일부 차이가 있을 뿐, 이전 및 이후 공정은 모두 동일하게 진행된다. 즉 공정 중 패터닝 마스크만 다르게 적용하면 간단하게 반도체 소자의 특성에 적합한 유전막 패턴을 형성할 수 있는 것이다.
도 6g을 보면, 금속 배선 영역(10)의 제3 층간 절연막(130)의 상면(130t)이 유전막 패턴(300)의 저면(300i)보다 더 깊게 식각 됨을 알 수 있다. 커패시터 영역(20)에는 패턴 마스크가 제공되며, 금속 배선 영역(10)에 있는 유전막 패턴을 완전히 제거해야 하기 때문에 더 깊게 식각 되는 것이다. 그래서 패터닝 공정이 완료되면 도면과 같이 금속 배선 영역(10)과 커패시터 영역(20)은 도 1의 'G'와 같이 소정 단차 (gap)이 발생하게 된다.
도 6h는 커패시터 영역(20)에 유전막 패턴(300)이 형성된 상태에서, 금속 배선 영역(10)과 커패시터 영역(20)의 전면적에 대해 두꺼운 절연막 (200')을 증착한 것을 나타낸다. 커패시터 영역(20)에 유전막 패턴(300)이 이미 형성되어 있기 때문에 두꺼운 절연막(200')은 커패시터 영역(20)에서 위로 볼록하게 형성된다. 두꺼운 절연막(200')은 전체적으로 0.5 ~ 3.0㎛ 두께로 증착 하게 된다. 두꺼운 절연막 (200')은 실리콘 산화막 물질로 형성될 수 있다. 두꺼운 절연막 (200')은 유전막 패턴(300)과 다른 물질로 형성될 수 있다. 즉, 두꺼운 절연막 (200')이 실리콘 산화막 물질로 형성되는 반면, 유전막 패턴(300)은 실리콘 산화막보다 밴드 갭이 작은 SRO, SiON, SiN 등의 물질로 형성되는 것이다. 두꺼운 절연막 (200')은 공정 단순화를 위해 층간 절연막(130)과 같은 산화막 계열의 물질로 형성될 수 있다. 그래서 최종 형성된 상부 절연막(200)과 층간 절연막(130)의 경계가 보이지 않을 수 있다.
그런 다음 커패시터 영역(20) 위에 있는 두꺼운 절연막(200')을 제거하는 에치백(etch-back) 공정 또는 평탄화(CMP) 공정이 실시된다. 이때 에치 백 공정 또는 평탄화 공정 시 커패시터 영역(20)의 유전막 패턴(300)이 식각 정지막으로의 기능을 하게 된다. 유전막 패턴(300)이 두꺼운 절연막(200')과 다른 물질로 형성되기 때문에 식각 정지막으로의 사용 가능하다. 그래서 층간 절연막(130) 상에 얇은 두께를 갖는 상부 절연막(200)이 형성된다. 평탄화 공정에 의해 형성된 얇은 상부 절연막(200)의 상부 표면과 유전막 패턴(300)의 상부 표면은 서로 평평(planar)하다. 평탄화 공정이 완료되면 도 6i와 같이 금속 배선 영역(10)에는 얇은 상부 절연막(200)이 남게 되며, 커패시터 영역(20)에는 유전막 패턴(300)이 남게 된다.
도 6j는 제3 층간 절연막(130)과 상부 절연막(200)에 제3 비아(140c)를 형성하는 공정이다. 마스크 공정 및 식각 공정을 통해 형성하면 된다. 도 6j의 제3 비아(140c) 형성은 금속 배선 영역(10)에만 해당되며 유전막 패턴(300)이 없기 때문에 유전막 패턴(300) 제거를 위한 추가 공정은 필요 없게 된다. 제3 비아(140c)는 상부 절연막(200)과 제3 층간 절연막(130)을 식각하여 홀(hole)을 형성하고 금속 물질을 채우고 에치 백 또는 CMP 공정으로 통해 형성한다.
도 6k를 보면 상부 절연막(200)과 유전막 패턴(300) 위에 소정 두께로 금속 층(500)을 증착한다. 금속 층(500)은 나중에 금속 배선 영역(10)의 상부 금속 배선(150)과 커패시터 영역(20)의 상부 전극(160)을 형성하기 위한 패턴이 된다.
다음에는 금속 층(500)을 식각하는 공정이다. 이 공정은 금속 배선 영역(10)에 상부 금속 배선(150)을 형성하고 커패시터 영역(20)에 상부 전극(160)을 형성하기 위한 공정이라 할 수 있다. 금속 층(500)의 식각 공정은 상부 금속 배선(150) 및 상부 전극(160)을 형성하기 위한 패터닝 마스크를 형성한 후 실시하게 된다. 금속 층(500)의 식각 공정이 완료된 상태는 도 6l에 도시하였다.
도 6l를 보면 서로 두께가 다른 상부 절연막(200)과 유전막 패턴(300)이 형성된다. 앞서 설명한 바와 같이, 상부 절연막(200)은 A, B, C 영역으로 구분할 수 있다. 또한 유전막 패턴(300)도 D, E, F 영역으로 구분할 수 있다. B, C, E와 F 영역이 형성되는 이유는 상부 금속 배선(150) 및 상부 전극(160)을 형성하기 위한 건 식각(dry etching) 공정에 의해 상부 절연막(200)과 유전막(200')이 일부 식각 되기 때문이다. 그래서 상부 금속 배선(150) 및 상부 전극(160) 아래에 있는 A 영역의 상부 절연막(200)과 D 영역의 유전막 패턴(300)은 건 식각 공정으로부터 보호를 받아 그 두께를 유지한다. 그러나, 나머지 영역 (B, C, E, F)에 있는 상부 절연막과 유전막의 두께는 작아진다.
이러한 공정에 따르면 본 발명은 고 내압 커패시터 영역(20)에만 낮은 밴드 갭 에너지를 갖는 유전막 패턴(300)을 형성할 수 있다. 그리고 유전막 패턴(300)은 하나 이상의 층으로 형성할 수 있고, 또 식각 공정에 따라 유전막 패턴의 길이 및 형상을 다양하게 디자인할 수 있다. 이와 같이 상부 전극(160)의 하부 특정 영역에만 실리콘 산화막보다 낮은 밴드 갭 특성을 가지는 유전막 패턴(300)을 형성할 수 있기 때문에, 반도체 소자의 레이아웃을 자유롭게 할 수 있고, 불필요한 공정을 최소화할 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
10: 금속 배선 영역
20: 고 내압 커패시터 영역 또는 디지털 아이솔레이터 영역
100: 반도체 기판
105: 하부 절연막
110: 제1 층간 절연막
120: 제2 층간 절연막
130: 제3 층간 절연막
112, 114, 122, 132: 금속 배선 140: 비아
150: 상부 금속 배선
160: 상부 전극, 124: 하부 전극
200: 상부 절연막 300: 유전막 패턴
20: 고 내압 커패시터 영역 또는 디지털 아이솔레이터 영역
100: 반도체 기판
105: 하부 절연막
110: 제1 층간 절연막
120: 제2 층간 절연막
130: 제3 층간 절연막
112, 114, 122, 132: 금속 배선 140: 비아
150: 상부 금속 배선
160: 상부 전극, 124: 하부 전극
200: 상부 절연막 300: 유전막 패턴
Claims (24)
- 금속 배선 영역과 커패시터 영역을 가지는 반도체 기판;
상기 커패시터 영역은
상기 기판 상에 형성된 하부 전극;
상기 하부 전극 상에 형성된 상기 층간 절연막;
상기 층간 절연막 상에 형성된 유전막 패턴; 및
상기 유전막 패턴 상에 형성된 상부 전극을 포함하고,
상기 금속 배선 영역은
상기 하부 전극과 나란히 형성된 하부 금속 배선;
상기 하부 금속 배선 상에 형성된 상기 층간 절연막;
상기 층간 절연막 상에 형성되고, 상기 층간 절연막보다 두께가 얇은 상부 절연막; 및
상기 상부 절연막 상에 형성되고, 상기 상부 전극과 나란히 형성된 상부 금속 배선을 포함하고,
상기 상부 절연막과 상기 유전막 패턴은 서로 다른 물질로 형성하는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 상부 절연막과 상기 유전막 패턴은 서로 접촉하며, 상기 유전막 패턴의 두께가 상기 상부 절연막의 두께보다 얇게 형성되는 반도체 소자. - 제 1 항에 있어서,
상기 유전막 패턴은 상부 유전막과 하부 유전막을 포함하며, 상기 상부 유전막의 두께는 상기 하부 유전막의 두께와 다른 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 유전막 패턴은 상기 상부 절연막보다 밴드 갭(band gap)이 낮은 유전물질로 형성되는 반도체 소자. - 제 1 항에 있어서,
상기 유전막 패턴은 silicon rich oxide 또는 SiON 또는 SiN 중의 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상면도에서 상기 유전막 패턴의 면적은 상기 상부 전극의 면적보다 더 크게 형성되는 반도체 소자. - 제 1 항에 있어서,
상기 유전막 패턴은 서로 떨어져 형성되는 제1 및 제2 유전막 패턴으로 형성되는 반도체 소자. - 제 7 항에 있어서,
상기 층간 절연막이 상기 제1 및 제2 유전막 패턴 사이에 형성되고, 상기 상부 전극과 직접 접촉하는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 상부 절연막의 저면이 상기 유전막 패턴의 저면보다 아래에 형성되는 반도체 소자. - 반도체 기판 상에 하부 전극을 형성하는 단계;
상기 하부 전극 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막 상에 유전막 패턴을 형성하는 단계;
상기 층간 절연막 상에, 상기 유전막 패턴과 다른 물질로 상부 절연막을 형성하는 단계; 및
상기 상부 절연막 및 상기 유전막 패턴 상부에 각각 상부 금속 배선 및 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 상부 절연막을 형성하는 단계는
두꺼운 절연막을 상기 유전막 패턴 및 층간 절연막을 덮도록 증착하는 단계;
상기 유전막 패턴 상에 형성된 상기 두꺼운 절연막을 제거하는 단계; 및
상기 층간 절연막 상에 얇은 두께를 갖는 상기 상부 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법. - 제 11 항에 있어서,
상기 유전막 패턴 상에 형성된 상기 두꺼운 절연막을 제거하는 단계는 CMP를 이용해서 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 10 항에 있어서,
상기 유전막 패턴은 복수의 층으로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 상부 절연막의 저면은 상기 유전막 패턴의 저면보다 더 깊게 형성되는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 상부 전극과 중첩되는 상기 유전막 패턴의 두께는 상기 상부 전극과 중첩되지 않는 상기 유전막 패턴의 두께보다 크게 형성되는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 유전막 패턴은 상부 유전막과 하부 유전막을 포함하고, 상기 상부 유전막의 두께는 상기 하부 유전막의 두께보다 크게 형성되는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 유전막 패턴은 상기 상부 절연막보다 밴드 갭이 낮은 유전물질로 형성되고,
상기 유전물질은 PECVD silicon rich oxide 또는 PECVD SiON 또는 PECVD SiN가 사용되는 반도체 소자의 제조방법. - 반도체 기판 상에 하부 전극;
상기 하부 전극 상에 형성된 층간 절연막;
상기 층간 절연막 상에 형성된 유전막 패턴;
상기 층간 절연막 상에, 상기 유전막 패턴과 다른 물질로 형성되는 상부 절연막; 및
상기 상부 절연막 및 상기 유전막 패턴 상부에 각각 형성된 상부 금속 배선 및 상부 전극을 포함하는 반도체 소자. - 제 18 항에 있어서,
상기 유전막 패턴은 하부 유전막과 상부 유전막을 포함하고, 상기 하부 유전막의 두께는 상기 상부 유전막의 두께보다 균일한 것을 특징으로 하는 반도체 소자. - 제 18 항에 있어서,
상기 상부 절연막의 저면은 상기 유전막 패턴의 저면보다 더 깊게 형성되는 반도체 소자. - 제 18 항에 있어서,
상기 유전막 패턴은
상기 상부 전극과 중첩되는 영역;
상기 상부 전극과 중첩되지 않는 영역; 및
상기 유전막의 패턴 두께가 변하는 영역을 포함하고,
상기 상부 전극과 중첩되는 영역의 두께는 상기 상부 전극과 중첩되지 않는 영역의 두께보다 큰 것을 특징으로 하는 반도체 소자. - 제 18 항에 있어서,
상기 유전막 패턴은 상부 유전막과 하부 유전막을 포함하고, 상기 상부 유전막의 두께는 상기 하부 유전막의 두께보다 크게 형성되는 반도체 소자. - 제 18 항에 있어서,
상기 유전막 패턴은 상기 상부 절연막보다 밴드 갭이 낮은 유전물질로 형성되고,
상기 상부 절연막은 실리콘 산화막을 포함하고,
상기 유전막 패턴은 silicon rich oxide 또는 SiON 또는 SiN 중의 어느 하나를 포함하는 반도체 소자. - 제 18 항에 있어서,
상기 유전막 패턴의 두께와 상기 상부 절연막의 두께는 서로 다른 것을 특징으로 하는 반도체 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210026681A KR102483380B1 (ko) | 2021-02-26 | 2021-02-26 | 고 내압 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
| US17/508,132 US20220277900A1 (en) | 2021-02-26 | 2021-10-22 | Semiconductor device having a high breakdown voltage capacitor and method for forming the same |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20220122267A true KR20220122267A (ko) | 2022-09-02 |
| KR102483380B1 KR102483380B1 (ko) | 2022-12-30 |
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Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20220277900A1 (ko) |
| KR (1) | KR102483380B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000228497A (ja) * | 1999-02-04 | 2000-08-15 | Samsung Electronics Co Ltd | 半導体集積回路のキャパシタ製造方法 |
| JP2004039724A (ja) * | 2002-07-01 | 2004-02-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| WO2006001349A1 (ja) * | 2004-06-23 | 2006-01-05 | Nec Corporation | 容量素子が搭載された半導体装置 |
| JP2016046428A (ja) * | 2014-08-25 | 2016-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
2021
- 2021-02-26 KR KR1020210026681A patent/KR102483380B1/ko active IP Right Grant
- 2021-10-22 US US17/508,132 patent/US20220277900A1/en active Pending
Patent Citations (4)
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Also Published As
| Publication number | Publication date |
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