KR20220117746A - 광전 소자 및 이를 포함하는 이미지 센서 - Google Patents

광전 소자 및 이를 포함하는 이미지 센서 Download PDF

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KR20220117746A
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백찬욱
조경상
김호정
양유성
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삼성전자주식회사
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Abstract

광전 소자 및 이를 포함하는 이미지 센서가 개시된다.
광전 소자는, 베이스부와, 베이스부의 상부 표면 상에 서로 이격되게 형성되는 제1 및 제2전극, 양자점층 및 뱅크 구조를 포함한다. 양자점층은, 베이스부 상의 제1전극과 제2전극 사이에 위치되며, 복수의 양자점을 포함한다. 뱅크 구조는, 제1 및 제2전극의 적어도 일부 영역을 커버하도록 형성되고, 양자점층을 형성하는 영역을 제한하며 무기물로 이루어진다.

Description

광전 소자 및 이를 포함하는 이미지 센서 {Opto-electronic device and image sensor including the same}
광전 소자 및 이를 포함하는 이미지 센서에 관한 것으로, 보다 상세하게는 복수의 양자점을 구비하는 광전 소자 및 이를 포함하는 이미지 센서에 관한 것이다.
이미지 센서의 해상도가 증가하면서 이미지 센서 내의 하나의 화소의 크기가 점차 작아지고 있다. 예를 들어, 최근에는 스마트폰 등의 모바일 기기에서 사용되는 고해상도 이미지 센서의 화소 크기가 1 um보다 작아지고 있다. 이렇게 화소의 크기가 작아지면, 광을 감지하는 수광 소자의 수광 면적이 줄어들게 되어 단위 시간 당 화소에 들어오는 광자의 개수가 적어지게 된다. 이에 따라, 화소의 수광 소자로부터 출력되는 신호 중에서 다크 노이즈(dark noise)의 분율이 상대적으로 증가하고 신호대 잡음비가 낮아지게 되어 선명한 영상을 얻기가 어려워진다. 이러한 기술적 한계를 개선하여 다크 노이즈를 줄이고 수광 효율을 향상시킬 수 있는 수광 소자에 대한 연구가 진행되고 있다.
광흡수 물질로 양자점을 사용하여 낮은 다크 노이즈 및 높은 신호대 잡음비를 달성할 수 있는 광전 소자 및 이를 포함하는 이미지 센서를 제공한다.
일 유형에 따른 광전 소자는, 베이스부; 상기 베이스부의 상부 표면 상에 서로 이격되게 형성되는 제1 및 제2전극; 상기 베이스부 상의 제1전극과 제2전극 사이에 위치되며, 복수의 양자점을 포함하는 양자점층; 상기 제1 및 제2전극의 적어도 일부 영역을 커버하도록 형성되고, 상기 양자점층을 형성하는 영역을 제한하며 무기물로 이루어진 뱅크 구조;를 포함한다.
상기 뱅크 구조는, 최상단면이 상기 양자점층을 포함하는 수광 영역의 상면보다 높게 위치되어, 상기 양자점층을 형성하는 영역을 제한할 수 있다.
상기 뱅크 구조는 상기 양자점층의 양측에 스트라이프가 위치하도록 스플릿 형태로 형성되거나, 상기 양자점층을 둘러싸도록 형성될 수 있다.
상기 뱅크 구조는 사각형 링 구조로 형성될 수 있다.
상기 뱅크 구조는 무기 산화물로 형성될 수 있다.
상기 뱅크 구조는 SiO2, Si3N4, Al2O3, HfO2 중 어느 하나의 물질로 형성될 수 있다.
상기 양자점층의 적어도 일측에 산화물층;을 더 포함하며, 상기 복수의 양자점은, 상기 베이스부의 상부 표면과 접촉하도록 배치되어 상기 산화물층은 상기 복수의 양자점을 덮도록 배치되거나, 상기 산화물층의 상부 표면과 접촉하도록 배치되거나, 상기 산화물층에 의해 둘러싸이도록 형성될 수 있다.
상기 산화물층은 투명 산화물 반도체 재료로 이루어질 수 있다.
상기 투명한 산화물 반도체 재료는 SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), IGZO(indium gallium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide), ITO(indium tin oxide) 중에서 선택된 적어도 하나의 재료를 포함할 수 있다.
상기 베이스부는, 제1도전형으로 도핑된 제1반도체층; 상기 제1반도체층의 상부 표면 위에 배치되며, 제1도전형과 다른 제2도전형으로 도핑된 제2반도체층;을 포함하며, 상기 베이스부의 상부 표면은 상기 제2반도체층의 상부 표면에 해당하며, 상기 제1 및 제2전극은 상기 제2반도체층과 전기적으로 연결되며, 상기 양자점층은, 상기 제2반도체층 상에 상기 제1전극과 제2전극 사이에 위치하도록 형성될 수 있다.
상기 제2반도체층에 서로 이격되게 위치되며, 상기 제2반도체층과 다른 농도로 도핑된 제1 및 제2도핑 영역;을 더 포함하며, 상기 제1 및 제2전극은 각각 상기 제1 및 제2도핑 영역과 전기적으로 연결되도록 형성되며, 상기 뱅크 구조는, 상기 양자점층과 상기 제1 및 제2도핑 영역 사이의 전기적인 연결을 차단하도록 상기 제1 및 제2도핑 영역 사이 영역에서 상기 제2반도체층 상면에 컨택하도록 형성될 수 있다.
상기 제2반도체층은, 상기 제1반도체층의 일부 영역에 상기 제2도전형으로 도핑되어 형성되거나, 상기 제1반도체층 상에 상기 제1반도체층과 단차를 이루도록 형성될 수 있다.
상기 베이스부는, 기판과; 상기 기판 상에 소정 폭을 가지도록 형성되는 게이트와; 상기 게이트를 덮도록 상기 기판 상에 형성되는 절연층;을 포함하며, 상기 제1전극 및 제2전극은 상기 게이트의 폭보다 작은 이격 거리를 가지며 상기 게이트의 양측으로 연장되도록 상기 절연층 상에 형성되어, 서로 이격되게 형성되며, 상기 뱅크 구조는 상기 제1 및 제2전극 상에 상기 양자점층의 영역을 제한하도록 형성될 수 있다.
상기 기판은 글래스 기판이나 반도체 기판을 포함할 수 있다.
일 유형에 따른 이미지 센서는, 복수의 광전 소자 어레이; 및 각각의 광전 소자로부터 신호를 출력하기 위한 구동 회로;를 포함하며,
각각의 광전 소자는, 상기한 특징점을 가지는 광전 소자를 포함할 수 있다.
실시예에 따른 광전 소자 및 이를 포함하는 이미지 센서에 따르면, 광흡수 물질로 복수의 양자점을 사용하므로 낮은 다크 노이즈 및 높은 신호대 잡음비를 달성할 수 있다.
또한, 최상단면이 양자점층을 포함하는 수광 영역의 상면보다 높게 위치되는 뱅크 구조를 적용하여, 양자점층을 형성하므로, 복수의 양자점이 균일하게 배열된 층을 얻을 수 있어, 보다 균일한 양자점층을 형성할 수 있다.
도 1은 실시예에 따른 광전 소자의 구조를 개략적으로 보인 단면도이다.
도 2는 도 1의 평면도를 예시적으로 보여준다.
도 3은 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보인 단면도이다.
도 4는 도 3의 평면도를 예시적으로 보여준다.
도 5는 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보인 단면도이다.
도 6은 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보인 단면도이다.
도 7a 내지 도 7d는 양자점층 내의 복수의 양자점의 다양한 배치를 예시적으로 보여준다.
도 8a 및 도 8b는 양자점층 내의 복수의 양자점의 다른 배치를 예시적으로 보여준다.
도 9a는 실시예에 따른 광전 소자의 구조를 개략적으로 보인 단면도이다.
도 9b는 도 9a의 평면도를 예시적으로 보여준다.
도 10a는 다른 실시예에 따른 광전 소자의 구조를 개략적으로 보인 단면도이다.
도 10b는 도 10a의 평면도를 예시적으로 보여준다.
도 11a는 유효 양자점층을 대략 10 X 50μm 크기로 형성할 때, 스플릿 형태의 뱅크 구조를 적용한 광전 소자의 상면도를 개략적으로 보여주며, 도 11b는 도 11a의 주요 부분을 확대하여 보여준다.
도 12a는 유효 양자점층을 대략 10 X 50μm 크기로 형성할 때, 사각형 링 형태의 뱅크 구조를 적용한 광전 소자의 상면도를 개략적으로 보여주며, 도 12b는 도 12a의 주요 부분을 확대하여 보여준다.
도 13a 및 도 13b, 도 14a 및 도 14b는 유효 양자점층을 대략 5 X 25μm 크기로 형성할 때, source/drain 간의 스플릿 뱅크 구조와 OQO-surrounded square bank 적용 구조간의 차이를 보여준다.
도 15a 및 도 15b, 도 16a 및 도 16b는 유효 양자점층을 대략 10 X 10μm의 크기로 대략 정사각형으로 형성할 때, source/drain 간의 스플릿 뱅크 구조와 OQO-surrounded square bank 적용 구조간의 차이를 보여준다.
도 17a 및 도 17b, 도 18a 및 도 18b는 유효 양자점층을 5 X 5μm의 크기로 대략 정사각형으로 형성할 때, source/drain 간의 스플릿 뱅크 구조와 OQO-surrounded square bank 적용 구조간의 차이를 보여준다.
도 19a 내지 도 19d는 각각 도 12b, 도 14b, 도 16b, 도 18b의 OQO-surrounded square bank 적용 구조에 대해, 후속 공정으로 외곽의 불필요한 양자점층(OQO) 부분을 에칭하고 남겨질 양자점층 부분을 보여준다.
도 20a와 도 20b는 채널 영역의 크기가 대략 50 X 50μm이고 접합형 전계 효과 트랜지스터(junction field-effect transistor; JFET)의 구조를 갖는 실시예에 따른 광전 소자 샘플에 대한 다크(dark) 상태에서의 I-V 특성을 보여준다.
도 21a와 도 21b는 채널 영역의 크기가 대략 2 X 2μm이고 접합형 전계 효과 트랜지스터(junction field-effect transistor; JFET)의 구조를 갖는 실시예에 따른 광전 소자 샘플에 대한 다크(dark) 상태에서의 I-V 특성을 보여준다.
도 22는 n-채널 접합형 전계 효과 트랜지스터(junction field-effect transistor; JFET)의 특성을 보여주는 그래프이다.
도 23은 채널 영역의 크기가 대략 50 X 50μm이고 접합형 전계 효과 트랜지스터(junction field-effect transistor; JFET)의 구조를 갖는 실시예에 따른 광전 소자 샘플에 대한 다크(dark) 상태에서의 I-V 특성을 보여준다.
도 24는 실시예에 따른 광전 소자를 복수개 적용하는 이미지 센서의 구조를 개략적으로 보이는 단면도이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 대해 상세히 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 이하에서 설명되는 실시예들은 단지 예시적인 것으로, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이러한 용어들은 구성 요소들의 물질 또는 구조가 다름을 한정하는 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. “상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이런 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
이미지센서는 대부분 실리콘 공정을 이용한 포토다이오드의 어레이 구조를 가진다. 그러나, 근적외선 대역(near infrared, 약 750~2,500nm)에서는 실리콘의 밴드갭 에너지에 의한 광흡수 한계로 인해 다른 물질을 사용하여야 한다. 양자점(quantum dot: QD)은 반도체 물질로 사이즈에 의해 광흡수 파장이 달라지는데, 예를 들어, InAs 양자점은 1,100nm 이상의 파장에서 실리콘보다 광흡수가 용이하여, 근적외선 대역에서 환경 이슈 없이 사용이 기대되는 물질 중의 하나이다. 양자점을 이미지 센서 또는 광 센서 상에 올려 소자를 구성하면, 실리콘 기판의 다이오드 또는 트랜지스터 특성을 이용하여 광흡수 정도를 전압 또는 전류로 바꿀 수 있다. 또한, 실리콘 기판에 3T 또는 4T (여기서, T는 transistor를 나타낸다) 회로를 형성하면, 이미지 센서에 적합하게 구동 회로를 제작할 수 있다.
도 1은 실시예에 따른 광전 소자(100)의 구조를 개략적으로 보인 단면도이다. 도 2는 도 1의 평면도를 예시적으로 보여준다.
도 1 및 도 2를 참조하면, 실시예에 따른 광전 소자(100)는, 베이스부와, 베이스부의 상부 표면 상에 서로 이격되게 형성되는 제1 및 제2전극(31)(35), 베이스부 상의 제1전극(31)과 제2전극(35) 사이에 위치되는 양자점층(50), 제1 및 제2전극(31)(35)의 적어도 일부 영역을 커버하도록 형성되고 양자점층(50)을 형성하는 영역을 제한하며 무기물로 이루어진 뱅크 구조(40)를 포함한다.
실시예에 따른 광전 소자(100)에 있어서, 베이스부는, 제1도전형으로 도핑된 제1반도체층(10), 제1반도체층(10)의 상부 표면 위에 배치되며 제1도전형과 다른 제2도전형으로 도핑된 제2반도체층(20)을 포함한다. 이때, 베이스부의 상부 표면은 제2반도체층(20)의 상부 표면에 해당할 수 있으며, 제1 및 제2전극(31)(35)은 제2반도체층(20)과 전기적으로 연결될 수 있다. 또한, 양자점층(50)은, 제2반도체층(20) 상에 제1전극(31)과 제2전극(35) 사이에 위치하도록 형성될 수 있다. 또한, 제2반도체층(20)에 서로 이격되게 위치되며, 제2반도체층(20)과 다른 농도로 도핑된 제1 및 제2도핑 영역(21)(25)을 더 포함할 수 있으며, 제1 및 제2전극(31)(35)은 제1 및 제2도핑 영역(21)(25)과 전기적으로 연결될 수 있다. 제1 및 제2도핑 영역(21)(25) 중 어느 하나는 소오스 영역, 나머지 하나는 드레인 영역일 수 있으며, 제1 및 제2전극 (31)(35) 중 소오스 영역에 전기적으로 연결된 전극은 소오스 전극, 드레인 영역에 전기적으로 연결된 전극은 드레인 전극일 수 있다.
제1반도체층(10)은 예를 들어, p+형으로 고농도로 도핑된 반도체 재료로 이루어질 수 있다. 예를 들어, 제1반도체층(10)은 실리콘(Si), 게르마늄(Ge), 또는 화합물 반도체 재료로 이루어질 수 있으며, p+형으로 도핑될 수 있다.
제2반도체층(20)은 예를 들어, n-형으로 도핑된 반도체 재료로 이루어질 수 있다. 예를 들어, 제2반도체층(20)은 반도체 재료로 이루어지고, 제1반도체층(10)보다 저농도로 제1반도체층(10)과 반대 도전형의 n-형으로 도핑될 수 있다. 제2반도체층(20)은 제1반도체층(10)과 동일한 종류의 반도체 재료로 이루어지며 제1반도체층(10)과 전기적으로 상반되는 도전형으로 도핑될 수 있다. 따라서, 제1반도체층(10)과 제2반도체층(20)은 pn 접합을 형성할 수 있다.
본 실시예에 있어서, 제2반도체층(20)은 제1반도체층(10) 상에 제1반도체층(10)과 단차를 이루도록 형성될 수 있다. 예를 들어, 제2반도체층(20)은 제1반도체층(10)의 일부 영역 상에만 위치하도록 형성되어, 제1반도체층(10)과 단차를 이룰 수 있다. 예를 들어, 기판 예컨대, 반도체 기판에 도핑 공정이나 증착 공정을 통해 제1반도체층(10) 및 제2반도체층(20)을 형성할 수 있으며, 이때, 제2반도체층(20)이 제1반도체층(10)의 일부 영역 상에만 위치하도록, 제2반도체층(20)에 해당하는 영역을 패터닝하여, 제2반도체층(20)을 제1반도체층(10)에 대해 단차지게 형성할 수 있다. 다른 예로서, 반도체 기판에 제1반도체층(10)에 해당하는 영역을 도핑하여 제1반도체층(10)을 형성하고, 제2반도체층(20)은 제1반도체층(10)의 일부 영역 상에 증착 형성될 수도 있다.
제1 및 제2도핑 영역(21)(25)은 제2반도체층(20)에 서로 이격되게 제2반도체층(20)과 다른 농도로 도핑 형성될 수 있다. 예를 들어, 제1 및 제2도핑 영역(21)(25)은 제2반도체층(20)의 일부 영역을 n+형으로 도핑하여 형성될 수 있다.
제1 및 제2전극(31)(35)은 각각 제1 및 제2도핑 영역(21)(25)과 전기적으로 연결되도록 형성될 수 있다. 제1 및 제2전극(31)(35)은 예를 들어, Al, AlN, Ti, TiN, Mo, Pt, Au, Cr, Ni, Cu 등의 금속 물질로 형성될 수 있다. 제1 및 제2전극(31)(35)은 전극 물질로 사용되는 다양한 금속성 물질을 포함할 수 있다.
뱅크 구조(40)는, 양자점층(50)을 형성하는 영역을 제한하도록 제1 및 제2전극(31)(35)의 적어도 일부 영역을 커버하도록 형성될 수 있다. 또한, 뱅크 구조(40)는 최상단면이 양자점층(50)을 포함하는 수광 영역의 상면보다 높게 위치되어, 양자점층(50)을 형성하는 영역을 제한하도록 형성될 수 있다.
최상단면이 양자점층(50)을 포함하는 수광 영역의 상면보다 높게 위치되는 뱅크 구조(40)를 적용함으로써, 양자점층의 복수의 양자점(51)을 예를 들어, 솔벤트와 같은 유기물에 섞은 콜로이드 양자점(colloidal QD)을 스핀 코팅을 하거나 잉크 젯 분사할 때, 복수의 양자점(51)이 균일하게 배열된 층을 얻을 수 있어, 보다 균일한 양자점층(50)을 형성할 수 있다
뱅크 구조(40)는 양자점층(50)의 양측에 스트라이프가 위치하도록 스플릿(split) 형태로 형성되거나, 양자점층(50)을 둘러싸는 링 구조로 형성될 수 있다. 예를 들어, 뱅크 구조(40)는 사각형 링 구조로 형성될 수 있다. 도 2에서는 뱅크 구조(40)가 사각형 링 구조로 형성된 경우를 예시적으로 보여준다.
한편, 본 실시예에 있어서, 뱅크 구조(40)는, 양자점층(50)과 제1 및 제2도핑 영역(21)(25) 사이의 전기적인 연결을 차단하도록 제1 및 제2도핑 영역(21)(25) 사이 영역에서 제2반도체층(20) 상면에 컨택하도록 형성될 수 있다. 예를 들어, 뱅크 구조(40)는 제1 및 제2전극(31)(35)의 상면 일부 영역, 제1 및 제2전극(31)(35)의 양자점층(50)에 가까운 측면 및 제1 및 제2도핑 영역(21)(25) 사이의 제2반도체층(20) 상면에 걸쳐 형성될 수 있으며, 이에 따라 뱅크 구조(40)는 계단형 구조를 이루게 된다.
이러한 전기적인 연결 차단을 위해, 뱅크 구조(40)는 절연체로서, 예를 들어 무기 산화물(inorganic oxide)로 형성될 수 있다. 뱅크 구조(40)는 예를 들어, SiO2, Si3N4, Al2O3, HfO2 중 어느 하나의 물질로 형성될 수 있다.
이와 같이, 뱅크 구조를 양자점층(50)과 제1 및 제2도핑 영역(21)(25) 사이의 전기적인 연결을 차단하도록 형성하는 경우, 양자점층(50)에서 광흡수에 따라 발생된 포토캐리어는 제1 및 제2도핑 영역(21)(25)으로 곧바로 전달되지 않으며, 채널을 구성하는 제2반도체층(20)을 통해 이루어질 수 있다.
한편, 제1반도체층(10) 및 제2반도체층(20)에 걸쳐, 절연층(30)이 더 형성될 수 있다. 절연층(30)은 제1반도체층(10)과 제2반도체층(20)의 단차진 부분과, 제2반도체층(20) 상의 제1 및 제2도핑 영역(21)(25)에 이르는 부분까지 형성되고, 제1 및 제2전극(31)(35)은 제1 및 제2도핑 영역(21)(25)에 전기적으로 연결되면서, 절연층(30) 상에 위치하도록 형성될 수 있다. 절연층(30)은 예를 들어, SiO2, Si3N4, Al2O3, HfO2 중 어느 하나의 물질로 형성될 수 있다.
이와 같이, 제1반도체층(10) 및 제2반도체층(20)에 걸쳐, 절연층(30)을 더 구비하는 경우, 이 절연층(30)의 존재에 의해 제1전극(31) 및 제2전극(35)은 계단형 구조를 이루게 되며, 뱅크 구조(40)는 제1 및 제2전극(31)(35)의 계단 부분을 커버하도록 형성될 수 있다.
이와 같이, 제1 및 제2전극(31)(35)은 베이스부의 상부 표면 상에 제1 및 제2도핑 영역(21)(25)과 전기적으로 연결되도록 서로 이격되며 계단형 구조로 형성될 수 있으며, 뱅크 구조(40)는 베이스부의 상부 표면에서 양자점층(50)과 제1 및 제2도핑 영역(21)(25) 사이의 전기적인 연결을 차단하도록 제2반도체층(20) 상면에 컨택되며 제1 및 제2전극(31)(35)의 계단 부분을 커버하도록 형성될 수 있다.
도 3은 다른 실시예에 따른 광전 소자(200)의 구조를 개략적으로 보인 단면도이다. 도 4는 도 3의 평면도를 예시적으로 보여준다. 도 3 및 도 4의 실시예는 도 1 및 도 2의 실시예와 비교할 때, 수광 영역의 최상부에 보호층(60)을 더 구비하는 점에 차이가 있다. 보호층(60)은 양자점층(50) 및 뱅크 구조(40)에 걸쳐 형성될 수 있다. 보호층(60)은, 산소(O2), 수분(H2O), 이물질 등의 침투를 방지하여 양자점층(50)을 안정적으로 보호할 수 있다. 보호층(60)은 예를 들어, Al2O3, HfO2, ZrO2 중 어느 하나의 절연체 물질로 형성될 수 있다. 보호층(60)은 예를 들어, 원자층 증착(ALD:atomic layer deposition) 방식에 의해 형성될 수 있다. 보호층(60)은 SiO2와 같은 물질로 형성될 수도 있다.
도 1 내지 도 4에 도시된 실시예에 따른 광전 소자(100)(200)는, 예를 들어, p+ 기판 상에 n-채널 에피 웨이퍼(epi-wafer)를 적용하여 형성될 수 있다.
도 5는 다른 실시예에 따른 광전 소자(300)의 구조를 개략적으로 보인 단면도이다. 도 5의 실시예는 도 1의 실시예와 비교할 때, 제2반도체층(20)을, 제1반도체층(10)과 단차를 이루도록 형성하는 대신에, 제1반도체층(10)의 일부 영역을 제2도전형으로 도핑하여 형성하는 점에 차이가 있다.
도 6은 다른 실시예에 따른 광전 소자(400)의 구조를 개략적으로 보인 단면도이다. 도 6의 실시예는 도 5의 실시예와 비교할 때, 수광 영역의 최상부에 보호층(60)을 더 구비하는 점에 차이가 있다. 보호층(60)은 양자점층(50) 및 뱅크 구조(40)에 걸쳐 형성될 수 있다. 보호층(60)은, 산소(O2), 수분(H2O), 이물질 등의 침투를 방지하기 위한 것으로, 예를 들어, Al2O3, HfO2, ZrO2 중 어느 하나의 물질로 형성될 수 있다.
도 5 및 도 6을 참조하면, 제1 및 제2반도체층(10)(20)은 최상단면이 동일 높이에 위치하도록 형성될 수 있다.
이와 같이, 제2반도체층(20)을 제1도전형으로 도핑된 제1반도체층(10)의 일부 영역을 상반된 제2도전형으로 도핑하여 형성하는 경우, 제1 및 제2도핑 영역(21)(25)은 제2반도체층(20)에 서로 이격되게 제2반도체층(20)과 다른 도핑 농도로 도핑 형성될 수 있다. 그리고, 제1전극(31) 및 제2전극(35)은 제1 및 제2도핑 영역(21)(25)에 전기적으로 연결되게 제2반도체층(20) 상에 형성되며, 뱅크 구조(40)는 제1 및 제2전극(31)(35) 상부 일부 영역, 제1 및 제2전극(31)(35)의 양자점층(50)에 가까운 측면에 걸쳐 형성되며, 제1 및 제2도핑 영역(21)(25) 사이 영역에서 제2반도체층(20) 상면에 컨택하도록 형성되어, 양자점층(50)과 제1 및 제2도핑 영역(21)(25) 사이의 전기적인 연결을 차단하도록 형성될 수 있다.
한편, 도 5 및 도 6에서와 같이, 제1 및 제2반도체층(10)(20)을 최상단면이 동일 레벨에 위치하도록 형성하는 경우에도, 제1반도체층(10)의 상부 표면 및 제2반도체층(20)의 상부 표면에 제1 및 제2도핑 영역(21)(25)에 이르는 절연층(30)을 더 구비할 수 있다. 이 경우, 제1 및 제2전극(31)(35)은 각각 제1 및 제2도핑 영역(21)(25)에 전기적으로 연결되게 절연층(30) 상에 형성될 수 있다.
이와 같이, 제1반도체층(10) 및 제2반도체층(20)에 걸쳐, 절연층(30)을 더 구비하는 경우, 이 절연층(30)의 존재에 의해 제1전극(31) 및 제2전극(35)은 계단형 구조를 이루게 되며, 뱅크 구조(40)는 제1 및 제2전극(31)(35)의 계단 부분을 커버하도록 형성될 수 있다.
도 1 내지 도 6의 광전 소자(100,200,300,400)는, 베이스부를 제1도전형으로 도핑된 제1반도체층(10), 제2도전형으로 도핑된 제2반도체층(20)의 pn접합을 가지도록 형성함으로써, 접합형 전계 효과 트랜지스터(junction field-effect transistor; JFET)의 구조를 갖는다. 이때, 제1반도체층(10)은 게이트로서 역할을 하며, 제2반도체층(20)은 채널에 해당할 수 있다.
도 1 내지 도 6의 실시예들에 따른 광전 소자(100,200,300,400)에 따르면, 게이트의 역할을 하는 제1반도체층(10)이 예컨대, p+형으로 도핑되고 채널의 역할을 하는 제2반도체층(20)이 n-형으로 도핑된 경우, 제1반도체층(10)에 게이트 전압이 인가되지 않은 동안에는 제2반도체층(20)을 통해 제1도핑 영역(21)과 제2도핑 영역(25) 사이에 전류가 흐르게 된다. 그러나, 제1반도체층(10)에 역전압, 다시 말해 음(-)의 전압이 인가되면, 제2반도체층(20) 내의 공핍(depletion) 영역이 넓어지면서 제1도핑 영역(21)과 제2도핑 영역(25) 사이에 흐르는 전류가 감소하게 된다. 그리고, 소정의 세기 이상의 역전압이 제1반도체층(10)에 인가되면, 제2반도체층(20)의 공핍 영역으로 채워져서 제1도핑 영역(21)과 제2도핑 영역(25) 사이에 전류가 흐르지 않게 된다. 따라서, 광전 소자(100)는 제1반도체층(10)에 전압이 인가되지 않을 때 ON 상태가 되고 제1반도체층(10))에 문턱 전압 이상의 역전압이 인가될 때 OFF 상태가 된다.
한편, 도 1 내지 도 6의 다양한 실시예들에 따른 광전 소자(100,200,300,400)에서, 양자점층(50)은 입사광을 흡수하여 광전 변환하는 흡수층으로서 베이스부 상부 표면상에서 제1 및 제2전극(31)(35) 사이에 위치된다. 즉, 양자점층(50)은 베이스부의 제2반도체층(20) 상부 표면 상의 제1 및 제2전극(31)(35) 사이에 위치된다.
양자점층(50)은 복수의 양자점(51)을 포함한다. 양자점층(50)은 복수의 양자점(51)만으로 이루어질 수 있다. 또한, 양자점층(50)은 적어도 일측에 산화물층(55)을 더 포함할 수 있다. 즉, 양자점층(50)은 복수의 양자점(51)이 베이스부의 상부 표면 즉, 제2반도체층(20)의 상부 표면과 접촉하도록 배열되고 산화물층(55)이 복수의 양자점(51)을 덮도록 마련될 수 있다. 다른 예로서, 양자점층(50)은 복수의 양자점(51)이 양자점층(50)의 상부 표면과 접촉하고, 복수의 양자점(51)과 베이스부의 상부 표면 즉, 제2반도체층(20)의 상부 표면 사이에 산화물층(55)이 위치하도록 마련될 수 있다. 또 다른 예로서, 양자점층(50)은 복수의 양자점(51)이 산화물층(55)에 의해 둘러싸인 형태로 마련될 수 있다. 즉, 복수의 양자점(51)과 베이스부의 상부 표면 즉, 제2반도체층(20)의 상부 표면 사이에 산화물층(55)이 위치하며, 양자점층(50)의 상단에도 산화물층(55)이 위치하도록 마련될 수 있다.
복수의 양자점(51)은 층을 이루도록 배열될 수 있다. 즉, 양자점층(50)은 복수의 양자점(51)이 이루는 층과, 이 층과 베이스부의 상부 표면 즉, 제2반도체층(20)의 상부 표면 사이, 이 층의 상단 또는 양측에 산화물층(55)이 위치하는 구조로 이루어질 수 있다. 다른 예로서, 복수의 양자점(51)은 양자점층(50)을 구성하는 산화물층(55) 내에 분산되어 분포될 수도 있다. 이와 같이, 복수의 양자점(51)은 양자점층(50) 내에서 다양한 방식으로 배열될 수 있다.
도 7a 내지 도 7d는 양자점층(50) 내의 복수의 양자점(51)의 다양한 배치를 예시적으로 보여준다.
도 7a를 참조하면, 복수의 양자점(51)은 하나의 층 구조로 2차원 평면 상에 배열될 수 있다. 복수의 양자점(51)이 배열되어 있는 평면 층은 제2반도체층(20)의 상부 표면과 평행할 수 있다. 도 7a에서는 복수의 양자점(51)이 서로 접촉하도록 밀집하여 배열된 것으로 도시되어 있으나, 실시예가 이에 한정되는 것은 아니다. 복수의 양자점(51)이 배열된 평면 층 상에서 복수의 양자점(51)은 서로 떨어져서 산재되어 분포할 수 있다. 그러나, 복수의 양자점(51)의 수가 지나치게 적으면 증폭 효과를 보기 어려우므로, 충분한 수의 양자점들이 배열될 수 있다. 예를 들어, 복수의 양자점(51)이 배열되어 있는 층의 2차원 평면의 면적 대비 복수의 양자점(51)이 차지하는 면적의 비율은 0.1 이상일 수 있다.
도 7a에 도시된 예에서, 복수의 양자점(51)은 산화물층(55) 내부에 매립되어 있다. 따라서, 각각의 양자점(51)의 표면은 산화물층(55)에 의해 완전히 둘러싸여 있다. 또한, 각각의 양자점(51)은 제2반도체층(20)의 상부 표면 및 양자점층(50)의 상부 표면과 접촉하지 않는다. 그러나, 실시예가 이에 한정되는 것은 아니다.
또한, 도 7b를 참조하면, 복수의 양자점(51)이 복수의 2차원 층의 적층 구조로 배열될 수도 있다. 그러면 양자점(51)의 수가 증가하여 증폭 효과가 더 향상될 수 있다. 그러나, 복수의 양자점(51)이 적층된 층의 수가 지나치게 증가하면 입사광이 아래쪽까지 전달되지 않을 수도 있다. 따라서, 최적의 효율을 갖도록 복수의 양자점(51)이 적층된 층의 수를 적절히 선택할 수 있다. 예를 들어, 복수의 양자점(51)은 30층 이하로 적층될 수 있다. 또는, 복수의 양자점(51)은 10층 이하로 적층될 수 있다. 또는, 복수의 양자점(51)은 3층 이하로 적층될 수 있다.
도 7b에서는 복수의 양자점(51)이 복수의 2차원 층의 적층 구조로 배열될 때, 복수의 양자점(51)이 배열된 층들 사이에 간격이 없이 복수의 양자점(51)이 적층된 것으로 도시되어 있지만, 이에 한정되는 것은 아니다.
도 7c를 참조하면, 복수의 양자점(51)이 배열되어 있는 서로 인접한 2차원 층들 사이에 간격이 존재할 수 있다. 이 경우, 복수의 양자점(51)이 배열되어 있는 층들 사이의 간격은 산화물층(55)으로 채워질 수 있다.
또한, 도 7d를 참조하면, 복수의 양자점(51)은 산화물층(55) 내부에서 불규칙하게 분산되어 배열될 수도 있다. 따라서, 복수의 양자점(51) 사이의 간격은 일정하지 않을 수 있다.
도 8a 및 도 8b는 양자점층(50) 내의 복수의 양자점(51)의 다른 배치를 예시적으로 보여준다.
도 8a를 참조하면, 복수의 양자점(51)은 제2반도체층(20)의 상부 표면 위에 배치될 수 있다. 이 경우, 각각의 양자점(51)의 하부는 제2반도체층(20)의 상부 표면과 접촉할 수 있다. 산화물층(55)은 복수의 양자점(51)을 덮도록 제2반도체층(20) 위에 배치될 수 있다. 산화물층(55)은 제2반도체층(20)과 접촉하는 각각의 양자점(51)의 하부를 제외한 각각의 양자점(51)의 측면 및 상부와 접촉할 수 있다.
또한, 도 8b를 참조하면, 복수의 양자점(51)은 산화물층(55)의 상부 표면 위에 배치될 수 있다. 이 경우, 각각의 양자점(51)의 하부만이 산화물층(55)의 상부 표면과 접촉할 수 있다.
도 1, 도 3, 도 5, 도 6 및 이하의 실시예 도면에서는, 양자점층(50)이 복수의 양자점(51)이 배열된 층과, 이 층을 둘러싸는 산화물층(55)을 포함하는 구성을 가지는 예를 보여주는데, 이는 예시적으로 도시한 것으로, 양자점층(50)에서 복수의 양자점(51)의 배열 및 배치는 상기한 바와 같이 다양하게 변형될 수 있다.
다양한 실시예에 따른 광전 소자(100,200,300,400)에 있어서, 양자점층(50)을 구성하는 산화물층(55)과 복수의 양자점(51)은 광전 소자(100)에 입사하는 광자에 의해 발생하는 광 전류를 증폭시키는 역할을 한다.
양자점(51)은 양자 구속 효과를 가지는 소정 크기의 입자일 수 있다. 양자점(51)은, 예를 들어, CdSe, CdSe, CdTe, InP, InAs, InSb, PbSe, PbS, PbTe, AlAs, ZnS, ZnSe, ZnTe 등과 같은 화합물로 이루어질 수 있다. 이러한 양자점(51)에 빛이 입사하면, 양자점(51)이 빛을 흡수하여 포토캐리어(photocarrier), 다시 말해 이동 가능한 전자와 정공의 쌍을 생성한다. 이렇게 양자점(51)에서 생성된 포토캐리어가 채널인 제2반도체층(20)으로 이동하면 제1도핑 영역(21)과 제2도핑 영역(25) 사이에 광 전류가 흐르게 된다. 예를 들어, 채널인 제2반도체층(20)이 n-형인 경우에, 포토캐리어로서 전자가 제2반도체층(20)으로 이동할 수 있다.
양자점(51)이 흡수하는 빛의 파장은 양자점(51)의 밴드갭에 따라 달라질 수 있다. 양자점(51)의 밴드갭은 주로 양자점(51)의 직경에 의해 결정될 수 있다. 예를 들어, 양자점(51)은 1 nm 내지 10 nm 정도의 직경을 가질 수 있다. 따라서, 광전 소자(100)가 감지하고자 하는 빛의 파장에 따라 양자점(51)의 직경이 달라질 수 있다. 만약 광전 소자(100)가 넓은 파장 대역의 빛을 감지하도록 구성된다면 복수의 양자점(51)은 다양한 직경을 가질 수 있다. 또한, 광전 소자(100)가 특정한 파장 대역의 빛을 감지하도록 구성된다면 복수의 양자점(51)은 동일한 직경을 가질 수 있다.
산화물층(55)은 양자점(51)에서 생성된 포토캐리어를 제2반도체층(20)으로 효율적으로 전달하는 역할을 한다. 특히, 산화물층(55)은 양자점(51)에서 생성된 전자와 정공을 효율적으로 분리하고 분리된 전자 또는 정공을 제2반도체층(20)에 전달한다. 이를 위하여, 산화물층(55)은 복수의 양자점(51)과 각각 접촉하도록 배치될 수 있다. 또한, 산화물층(55)은 입사광이 양자점(51)에 전달될 수 있도록 광전 소자(100)가 검출하고자 하는 빛의 파장 대역에 대해 투과성이 있는 재료로 이루어진다. 이러한 산화물층(55)은 투명한 산화물 반도체 재료로 이루어질 수 있다. 예를 들어, 산화물층(55)은 SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), GIZO(gallium indium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide), ITO(indium tin oxide), CuAlO2, CuG2O2, SrCu2O2, SnO2 등과 같은 투명한 산화물 반도체 재료로 이루어질 수 있다.
이러한 산화물층(55)은 얇은 두께로 형성할 수 있다. 예를 들어, 산화물층(55)의 두께는 약 1 nm 내지 약 100 nm일 수 있다. 또는, 산화물층(55)의 두께는 약 1 nm 내지 약 50 nm일 수도 있다. 또는, 산화물층(55)의 두께는 약 1 nm 내지 약 30 nm일 수 있다. 산화물층(55)이 얇은 두께로 형성되기 때문에, 광전 소자(100)는 충분히 얇은 두께를 가질 수 있다.
이상에서는, 양자점층(50)이 복수의 양자점(51)과, 적어도 일측에서 복수의 양자점(51)에 접촉하는 산화물층(55)을 포함하도록 구성되는 것으로 설명 및 도시하고 있는데, 실시예가 이에 한정되는 것은 아니다. 예를 들어, 실시예에 따른 광전 소자(100)에 있어서, 양자점층(50)은 복수의 양자점(51)의 배열 만을 구비할 수도 있다.
한편, 다양한 실시예에 따른 광전 소자(100)에 있어서, 복수의 양자점(51)은 예를 들어, 양자점(51)을 솔벤트와 같은 유기물에 섞은 콜로이드 양자점(51)(colloidal QD)을 스핀 코팅을 하거나 잉크 젯 분사함으로써 박막 형태로 배열될 수 있다. 이때, 양자점층(50)을 형성하는 영역을 제한하는 뱅크 구조(40)에 의해, 복수의 양자점(51)이 균일하게 배열된 층을 얻을 수 있다.
예를 들어, 양자점층(50)이 복수의 양자점(51) 배열과 산화물층(55)을 구비하는 경우, 산화물층(55)은 스퍼터링 등의 방식으로 증착될 수 있으며, 복수의 양자점(51) 배열은 콜로이드 상태의 양자점을 스핀 코텅이나 잉크젯 분사 방식으로 도포하여 형성할 수 있다.
예를 들어, 양자점층(50)이 도 7a 및 도 7b에서와 같이 산화물층(55)-복수의 양자점(51)의 2차원 배열-산화물층(55)의 샌드위치 적층 구조를 가지는 경우, 제2반도체층(20)의 수광 영역에 해당하며, 상기 뱅크 구조(40)에 의해 둘러싸인 상부 표면 상에 하부 산화물층(55)을 스퍼터링 등의 방식으로 증착하고, 이 하부 산화물층(55) 상에 콜로이드 상태의 양자점을 스핀 코텅이나 잉크젯 분사 방식으로 도포하여 복수의 양자점(51)의 2차원 배열을 형성할 수 있다. 이와 같이 복수의 양자점(51)의 2차원 배열을 형성하고, 복수의 양자점(51)을 덮도록 스퍼터링 등의 방식에 의해 상부 산화물층(55)을 증착함으로써, 양자점층(50)을 복수의 양자점(51)이 산화물층(55)에 의해 둘러싸인 형태로 형성할 수 있다.
또한, 양자점층(50)이 도 7c 및 도 7d에서와 같이, 복수의 양자점(51)이 복수의 높이에 위치하며, 서로 다른 높이에 위치하는 양자점들 사이에 산화물층(55)이 존재하는 구조를 가지는 경우, 양자점층(50)은 양자점(51)을 도포하는 공정과, 산화물층(55)을 증착하는 공정을 번갈아 진행함으로써 형성할 수 있다.
또한, 양자점층(50)이 도 8a에서와 같이, 복수의 양자점층(50)이 베이스부의 상부 표면 즉, 제2반도체층(20)의 상부 표면에 컨택하고, 그 위에 산화물층(55)이 덮도록 형성되는 경우, 양자점(51)을 도포하는 공정을 공해 복수의 양자점(51) 배열을 형성하고, 그 위에 산화물층(55)을 증착할 수 있다.
또한, 양자점층(50)이 도 8b에서와 같이, 최상단에 복수의 양자점(51)이 배치되는 형태인 경우에는, 베이스부의 상부 표면 즉, 제2반도체층(20)의 상부 표면에 산화물층(55)을 증착하고, 산화물층(55) 상에 양자점(51)을 도포하여 복수의 양자점(51) 배열을 형성할 수 있다.
한편, 양자점층(50)이 복수의 양자점(51)의 2차원 배열만으로 이루어지는 경우, 베이스부의 상부 표면 즉, 제2반도체층(20)의 상부 표면에 양자점(51)을 도포하여, 복수의 양자점(51) 배열을 형성할 수 있다.
상술한 접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자(100,200,300,400)의 경우, 제1반도체층(10)에 인가되는 전압을 조절하여 제2반도체층(20)내의 공핍 영역의 넓이를 조절함으로써, 제2반도체층(20)을 통해 제1도핑 영역(21)과 제2도핑 영역(25) 사이에 흐르는 전류를 제어할 수 있다. 따라서, 광전 소자(100)에 빛이 입사하지 않을 때에 제1도핑 영역(21)과 제2도핑 영역(25) 사이에 전류가 흘러 발생하는 다크 노이즈를 억제하거나 줄일 수 있다. 따라서, 광전 소자(100,200,300,400)의 신호대 잡음비가 향상될 수 있다.
또한, 제1반도체층(10)에 인가되는 전압을 조절하여 광전 소자(100)를 쉽게 ON/OFF 시킬 수 있어서, 신호 출력이 필요한 경우에만 광전 소자(100)를 턴온시켜 광전 소자(100)로부터 광 전류를 출력하는 스위칭 동작이 가능하다.
또한, 채널의 역할을 하는 제2반도체층(20) 위에 배치된 산화물층(55)과 복수의 양자점(51)을 사용함으로써 단위 시간당 광전 소자(100,200,300,400)에 입사하는 광자보다 많은 포토캐리어가 생성되므로, 광전 소자(100,200,300,400)는 1보다 큰 이득을 얻을 수 있다. 따라서, 산화물층(55)과 복수의 양자점(51)으로 인해 출력 신호의 증폭 효과가 있기 때문에 광전 소자(100,200,300,400)의 신호대 잡음비가 더욱 향상될 수 있다. 따라서, 본 실시예에 따른 광전 소자(100,200,300,400)를 사용하면 약한 입사광에서도 선명한 영상을 얻을 수 있다.
도 1 내지 도 6을 참조로 설명한 실시예에서는, 제1반도체층(10)이 p+형으로 도핑되고 제2반도체층(20)이 n-형으로 도핑된 것으로 설명 및 도시하였으나, 실시예가 이에 한정되는 것은 아니다. 예를 들어, 실시예에 따른 광전 소자(100,200,300,400)는 제1반도체층(10)이 고농도로 n+ 도핑되고, 제2반도체층(20)이 저농도로 p- 도핑될 수 있다. 이 경우, 채널인 제2반도체층(20)이 p-형이므로, 양자점(51)에 빛이 입사하면 포토캐리어로서 홀이 복수의 양자점(51)으로부터 제2반도체층(20)으로 이동할 수 있다.
이와 같이, 실시예들에 따른 광전 소자(100,200,300,400)에 따르면, 제1반도체층(10)과 제2반도체층(20)은 전기적으로 서로 상반되는 도전형으로 도핑되어 pn 접합을 형성할 수 있다. 제1반도체층(10)이 p형이고 제2반도체층(20)이 n형일 수도 있으며, 또는 제1반도체층(10)이 n형이고 제2반도체층(20)이 p형일 수도 있다. 그리고, 게이트의 역할을 하는 제1반도체층(10)이 고농도로 도핑되고 채널의 역할을 하는 제2반도체층(20)이 저농도로 도핑될 수 있다. 다만, 채널인 제2반도체층(20)이 n형인 경우, 채널의 전하 캐리어가 전자이고, 채널인 제2반도체층(20)이 p형인 경우 채널의 전하 캐리어가 정공이다. 전자의 이동도(mobility)가 정공의 이동도보다 높기 때문에 광전 소자(100)의 성능 측면에서 채널이 n형인 경우가 보다 유리할 수 있다.
한편, 이상에서는 접합형 전계 효과 트랜지스터의 구조를 갖는 광전 소자(100,200,300,400)의 실시예들을 예시적으로 설명 및 도시하였는데, 실시예가 이에 한정되는 것은 아니다. 예를 들어, 실시예에 따른 광전 소자는 도 9a 및 도 9b, 도 10a 및 도 10b에 예시적으로 보인 바와 같이 전계 효과 트랜지스터 구조를 가지도록 형성될 수도 있다.
도 9a는 실시예에 따른 광전 소자(500)의 구조를 개략적으로 보인 단면도이고, 도 9b는 도 9a의 평면도를 예시적으로 보여준다.
도 9a 및 도 9b를 참조하면, 실시예에 따른 광전 소자(500)는 전계 효과 트랜지스터(FET)형으로, 베이스부와, 베이스부의 상부 표면 상에 서로 이격되게 형성되는 제1 및 제2전극(531)(535), 베이스부 상의 제1전극(531)과 제2전극(535) 사이에 위치되는 양자점층(50), 제1 및 제2전극(531)(535)의 적어도 일부 영역을 커버하도록 형성되고 양자점층(50)을 형성하는 영역을 제한하며 무기물로 이루어진 뱅크 구조(540)를 포함한다. 본 실시예에 있어서, 베이스부는, 기판(501)과, 기판(501) 상에 소정 폭을 가지도록 형성되는 게이트(510)와, 게이트를 덮도록 상기 기판 상에 형성되는 절연층(530)을 포함할 수 있다.
기판(501)은 글래스 기판이나 실리콘(Si), 게르마늄(Ge), 또는 화합물 반도체 기판 등 다양한 기판을 구비할 수 있다.
게이트(510)는 금속 물질 예를 들어, Al, AlN, Ti, TiN, Mo, Pt, Au, Cr, Ni, Cu 등의 금속 물질로 형성될 수 있다. 절연층(530)이 게이트(510)를 덮도록 형성될 수 있다. 절연층(530)은 예를 들어, SiO2, Si3N4, Al2O3, HfO2 중 어느 하나의 물질로 형성될 수 있다.
제1 및 제2전극(531)(535)은 절연층(530) 상에 양자점층(50)과 전기적으로 연결되도록 형성된다. 제1전극(531) 및 제2전극(535)은 게이트(510)의 폭보다 작은 이격 거리를 가지며 게이트(510)의 양측으로 연장되도록 절연층(530) 상에 양자점층(50)을 사이에 두고 서로 이격되게 형성될 수 있다. 제1 및 제2전극(531)(535)은 예를 들어, Al, AlN, Ti, TiN, Mo, Pt, Au, Cr, Ni, Cu 등의 금속 물질로 형성될 수 있다. 제1전극(531) 및 제2전극(535) 중 어느 하나는 소오스 전극, 나머지 하나는 드레인 전극일 수 있다.
뱅크 구조(540)는 제1 및 제2전극(531)(535) 상에 양자점층(50)의 영역을 제한하도록 형성될 수 있다. 뱅크 구조(540)는, 양자점층(50)을 형성하는 영역을 제한하도록 제1 및 제2전극(531)(535)의 적어도 일부 영역을 커버하도록 형성될 수 있다. 또한, 뱅크 구조(540)는 최상단면이 양자점층(50)을 포함하는 수광 영역의 상면보다 높게 위치되어, 양자점층(50)을 형성하는 영역을 제한하도록 형성될 수 있다. 뱅크 구조(540)는 절연체로서, 예를 들어 무기 산화물(inorganic oxide) 등으로 형성될 수 있다. 뱅크 구조(540)는 예를 들어, SiO2, Si3N4, Al2O3, HfO2 중 어느 하나의 물질로 형성될 수 있다.
뱅크 구조(540)는 전술한 바와 같이, 양자점층(50)의 양측에 스트라이프가 위치하도록 스플릿 형태로 형성되거나, 양자점층(50)을 둘러싸는 링 구조로 형성될 수 있다. 예를 들어, 뱅크 구조(540)는 사각형 링 구조로 형성될 수 있다. 도 9b에서는 뱅크 구조(540)가 사각형 링 구조로 형성된 경우를 예시적으로 보여준다.
양자점층(50)은 제1전극(531)과 제2전극(535) 사이의 게이트(510)에 대응되는 위치에 형성될 수 있다. 양자점층(50)은 복수의 양자점(51)을 포함한다. 양자점층(50)은 복수의 양자점(51)만으로 이루어질 수도 있다. 또한, 양자점층(50)은 적어도 일측에 산화물층(55)을 더 포함할 수 있다. 즉, 양자점층(50)은 복수의 양자점(51)이 베이스부의 상부 표면 즉, 제2반도체층(20)의 상부 표면과 접촉하도록 배열되고 산화물층(55)이 복수의 양자점(51)을 덮도록 마련될 수 있다. 다른 예로서, 양자점층(50)은 복수의 양자점(51)이 양자점층(50)의 상부 표면과 접촉하고, 복수의 양자점(51)과 베이스부의 상부 표면 즉, 제2반도체층(20)의 상부 표면 사이에 산화물층(55)이 위치하도록 마련될 수 있다. 또 다른 예로서, 양자점층(50)은 복수의 양자점(51)이 산화물층(55)에 의해 둘러싸인 형태로 마련될 수 있다. 즉, 복수의 양자점(51)과 베이스부 상부 표면 즉, 절연층(530)의 상부 표면 사이에 산화물층(55)이 위치하며, 양자점층(50)의 상단에도 산화물층(55)이 위치하도록 마련될 수 있다. 양자점층(50)의 다양한 구성 및 양자점층(50)을 형성하는 방식에 대해서는 전술한 바를 참조하는 것으로 하고 반복적인 설명은 생략한다.
도 10a는 다른 실시예에 따른 광전 소자(600)의 구조를 개략적으로 보인 단면도이다. 도 10b는 도 10a의 평면도를 예시적으로 보여준다. 도 10a 및 도 10b의 실시예는 도 9a 및 도 9b의 실시예와 비교할 때, 수광 영역의 최상부에 보호층(560)을 더 구비하는 점에 차이가 있다. 보호층(560)은 양자점층(50) 및 뱅크 구조(540)에 걸쳐 형성될 수 있다. 보호층(560)은, 산소(O2), 수분(H2O), 이물질 등의 침투를 방지하여 양자점층(50)을 안정적으로 보호할 수 있다. 보호층(560)은 예를 들어, Al2O3, HfO2, ZrO2 중 어느 하나의 절연체 물질로 형성될 수 있다. 보호층(560)은 예를 들어, 원자층 증착(ALD:atomic layer deposition) 방식에 의해 형성될 수 있다. 보호층(560)은 SiO2와 같은 물질로 형성될 수도 있다.
이하에서는, 실시예에 따른 광전 소자를 접합형 전계 효과 트랜지스터 구조를 갖도록 형성한 다양한 샘플들을 예시적으로 설명한다.
도 11a는 스플릿 형태의 뱅크 구조를 적용한 광전 소자의 상면도를 개략적으로 보여주며, 도 11b는 도 11a의 주요 부분을 확대하여 보여준다. 도 12a는 사각형 링 형태의 뱅크 구조를 적용한 광전 소자의 상면도를 개략적으로 보여주며, 도 12b는 도 12a의 주요 부분을 확대하여 보여준다. 도 11a 및 도 11b, 도 12a 및 도 12b에서는 유효 양자점층을 대략 10 X 50μm 크기로 형성한 예를 보여준다. 도 11a 및 도 11b, 도 12a 및 도 12b에서 유효 양자점층의 10 X 50μm 크기는 채널 영역의 크기에 해당할 수 있다.
도 11a 및 도 11b, 도 12a 및 도 12b에서는, 절연층으로 SiO2 층을 형성하고, SiO2층 위에 채널 및 전극을 위한 패턴을 형성한 다음, 제1 및 제2전극을 형성하고 그 후 Si3N4로 제1 및 제2전극과 양자점층이 직접 닿지 않도록 뱅크 구조 패턴을 형성한 다음 산화물층-복수의 양자점 배열-산화물층의 적층 구조로 이루어진 양자점층(OQO:oxide-QD-oxide)을 올린 예를 보여준다. 뱅크 구조를 형성하기 위해 Si3N4 물질 뿐만 아니라, SiO2와 같은 절연체를 이용할 수도 있다. 양자점층(OQO)은 예를 들어, 산화물층 증착 및 콜로이드 상태의 양자점(CQD: colloidal quantum dot)을 스핀 코팅한 후 리프트-오프(lift off) 또는 에칭을 통해 형성할 수 있다. 도 11a 및 도 11b와 도 12a 및 도 12b의 비교에 의해 알 수 있는 바와 같이, 중앙의 채널 영역 상부에 올라간 양자점층(OQO)의 균일도(uniformity)는 제1 및 제2도핑 영역 즉, source/drain 간의 스플릿(split) 뱅크 구조에 비해 양자점층(OQO)을 둘러싸는 사각형 뱅크(OQO-surrounded square bank) 적용 구조가 더 좋음을 알 수 있다.
도 13a 및 도 13b, 도 14a 및 도 14b는 source/drain 간의 스플릿 뱅크 구조와 OQO-surrounded square bank 적용 구조간의 차이를 보여주는 것으로, 도 11a 및 도 11b, 도 12a 및 도 12b와 비교할 때, 유효 양자점층 즉, 채널 영역의 크기가 대략 5 X 25μm인 예시를 보여준다.
도 13a 및 도 13b와 도 14a 및 도 14b의 비교에 의해 알 수 있는 바와 같이, 채널 영역의 크기가 대략 5 X 25μm인 경우에도, 중앙의 채널층 상부에 올라간 양자점층(OQO)의 균일도(uniformity)는 source/drain 간의 스플릿 뱅크 구조에 비해 양자점층(OQO)을 둘러싸는 사각형 뱅크(OQO-surrounded square bank) 적용 구조가 더 좋음을 알 수 있다.
도 15a 및 도 15b, 도 16a 및 도 16b는 source/drain 간의 스플릿 뱅크 구조와 OQO-surrounded square bank 적용 구조간의 차이를 보여주는 것으로, 도 11a 및 도 11b, 도 12a 및 도 12b와 비교할 때, 유효 양자점층 즉, 채널 영역이 대략 10 X 10μm의 크기로 대략 정사각형인 예시를 보여준다. 또한, 도 17a 및 도 17b, 도 18a 및 도 18b는 source/drain 간의 스플릿 뱅크 구조와 OQO-surrounded square bank 적용 구조간의 차이를 보여주는 것으로, 도 11a 및 도 11b, 도 12a 및 도 12b와 비교할 때, 유효 양자점층 즉, 채널 영역이 대략 5 X 5μm의 크기로 대략 정사각형인 예시를 보여준다.
도 15a 및 도 15b와 도 16a 및 도 16b의 비교, 도 17a 및 도 17b와 도 18a 및 도 18b의 비교에 의해 알 수 있는 바와 같이, 채널 영역을 대략 10 X 10μm, 5 X 5μm 정사각형으로 형성한 경우에도, 중앙의 채널층 상부에 올라간 양자점층(OQO)의 균일도(uniformity)는 source/drain 간의 스플릿 뱅크 구조에 비해 OQO-surrounded square bank 적용 구조가 더 좋음을 알 수 있다.
도 19a 내지 도 19d는 각각 도 12b, 도 14b, 도 16b, 도 18b의 OQO-surrounded square bank 적용 구조에 대해, 후속 공정으로 외곽의 불필요한 양자점층(OQO) 부분을 에칭하고 남겨질 양자점층 부분을 보여준다. 도 19a 내지 도 19d에서 점선으로 표시한 부분은 후속 공정으로 외곽의 불필요한 양자점층(OQO) 부분을 에칭하고 남겨질 양자점층 부분으로, 유효 수광 영역에 해당한다.
도 20a와 도 20b는 채널 영역의 크기가 대략 50 X 50μm이고 접합형 전계 효과 트랜지스터(junction field-effect transistor; JFET)의 구조를 갖는 실시예에 따른 광전 소자 샘플에 대한 다크(dark) 상태에서의 I-V 특성을 보여준다. 도 21a와 도 21b는 채널 영역의 크기가 대략 2 X 2μm이고 접합형 전계 효과 트랜지스터(junction field-effect transistor; JFET)의 구조를 갖는 실시예에 따른 광전 소자 샘플에 대한 다크(dark) 상태에서의 I-V 특성을 보여준다. 도 20a, 도 21a는 인가되는 게이트 전압에 따른 광전 소자의 I-V 특성을 보여주며, 도 20b, 도 21b는 게이트 전압에 대한 광전 소자의 소스/드레인 전류 변화를 보여준다.
도 20a와 도 20b, 도 21a와 도 21b로부터 알 수 있는 바와 같이, 게이트 전압으로 소정 값 이하의 역바이어스 전압이 인가되는 경우, 소스/드레인 전류는 제로에 수렴하므로, 다크 노이즈는 거의 제로 값이 됨을 알 수 있다.
도 22는 n-채널 접합형 전계 효과 트랜지스터(junction field-effect transistor; JFET)의 특성을 보여주는 그래프이다. 도 22에서 왼쪽 그래프는 게이트 전압(VGS)과 소스/드레인 전류(IDS)와의 관계를 나타내며, 오른쪽 그래프는, 인가되는 게이트 전압에 따른 I-V 특성을 보여준다.
도 23은 채널 영역의 크기가 대략 50 X 50μm이고 접합형 전계 효과 트랜지스터(junction field-effect transistor; JFET)의 구조를 갖는 실시예에 따른 광전 소자 샘플에 대한 다크(dark) 상태에서의 I-V 특성을 보여준다. 도 23에서 왼쪽 그래프는 게이트 전압(VGS)과 소스/드레인 전류(IDS)와의 관계를 나타내며, 오른쪽 그래프는, 인가되는 게이트 전압에 따른 I-V 특성을 보여준다.
도 22 및 도 23의 비교에 의해 알 수 있는 바와 같이, 실시예에 따른 광전 소자를 접합형 전계 효과 트랜지스터 구조로 형성하는 경우, 접합형 전계 효과 트랜지스터의 특성을 나타냄을 알 수 있다.
상기한 바와 같은 실시예에 따른 광전 소자(100,200,300,400,500,600)에 따르면, 뱅크 구조(40)에 의해 제한되는 양자점층(50)을 구비함으로써 다크 노이즈를 줄일 수 있으며, 복수의 양자점(51)을 사용함으로써 단위 시간당 광전 소자(100)에 입사하는 광자보다 많은 포토캐리어가 생성되어, 1보다 큰 이득을 얻을 수 있으므로, 수광 효율을 향상시킬 수 있다.
상술한 광전 소자(100,200,300,400,500,600)는 수광 소자로서 단독으로 사용될 수도 있으며, 2차원 어레이로 배열되어 이미지 센서를 구성할 수도 있다.
도 24는 실시예에 따른 광전 소자(100,200,300,400,500,600)를 복수개 적용하는 이미지 센서(1000)의 구조를 개략적으로 보이는 단면도이다. 도 24에서는 이미지 센서(1000)에 도 5를 참조로 설명한 광전 소자(300)를 적용한 경우를 예시적으로 보여준다. 이미지 센서(1000)에는 전술한 다양한 실시예의 광전 소자(100,200,300,400,500,600)를 적용할 수 있다.
도 24을 참조하면, 이미지 센서(1000)는 기판(1001) 상에 형성된 복수의 광전 소자(100,200,300,400,500,600)의 어레이 및 각각의 광전 소자(100,200,300,400,500,600)로부터 신호를 출력하기 위한 복수의 구동 회로(1100)를 포함할 수 있다. 도 24에는 편의상 단지 2개의 광전 소자(300)와 2개의 구동 회로(1100)가 도시되었지만, 실제로는 매우 많은 수의 광전 소자와 구동 회로가 2차원 어레이의 형태로 배열될 수 있다.
상술한 광전 소자(100,200,300,400,500,600)가 낮은 다크 노이즈 및 높은 감도를 갖기 때문에, 이미지 센서(1000)는 약한 입사광에서도 선명한 영상을 얻을 수 있다. 또한, 이미지 센서(1000)의 화소의 크기를 더욱 작게 하는 것이 가능하므로 이미지 센서의 해상도를 더욱 증가시킬 수 있다. 이미지 센서(1000)는 예를 들어, CMOS 이미지 센서로 구현될 수 있다.
또한, 상술한 광전 소자(100,200,300,400,500,600)에서 복수의 양자점의 크기는 검출하고자하는 파장 범위에 대응되도록 변경함으로써, 이미지 센서 또는 QD 이미지 센서를 구현하거나, 원하는 파장 범위의 광을 검출하는 광학 소자, 적외선 센서, 적외선 이미지 센서 등 다양한 광학 센서를 구현할 수 있다.
상술한 뱅크 구조(40,540)에 의해 제한되는 양자점층(50)을 구비하는 광전 소자(100,200,300,400,500,600) 및 이를 포함하는 이미지 센서(1000)는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 권리범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 권리범위에 포함된 것으로 해석되어야 할 것이다.
10: 제1반도체층 20:제2반도체층
21,25:제1 및 제2도핑 영역 30,530: 절연층
31,35: 제1 및 제2전극 40,540: 뱅크 구조
50: 양자점층 51: 양자점
55:산화물층 60,560: 보호층
100,200,300,400,500,600: 광전 소자 501: 기판
510: 게이트 531,535: 제1 및 제2전극
1000: 이미지 센서 1100: 구동 회로

Claims (20)

  1. 베이스부와
    상기 베이스부의 상부 표면 상에 서로 이격되게 형성되는 제1 및 제2전극;
    상기 베이스부 상의 제1전극과 제2전극 사이에 위치되며, 복수의 양자점을 포함하는 양자점층;
    상기 제1 및 제2전극의 적어도 일부 영역을 커버하도록 형성되고, 상기 양자점층을 형성하는 영역을 제한하며 무기물로 이루어진 뱅크 구조;를 포함하는 광전 소자.
  2. 제1항에 있어서, 상기 뱅크 구조는, 최상단면이 상기 양자점층을 포함하는 수광 영역의 상면보다 높게 위치되어, 상기 양자점층을 형성하는 영역을 제한하는 광전 소자.
  3. 제1항에 있어서, 상기 뱅크 구조는 상기 양자점층의 양측에 스트라이프가 위치하도록 스플릿 형태로 형성되거나, 상기 양자점층을 둘러싸도록 형성되는 광전 소자.
  4. 제3항에 있어서, 상기 뱅크 구조는 사각형 링 구조로 형성되는 광전 소자.
  5. 제1항에 있어서, 상기 뱅크 구조는 무기 산화물로 형성되는 광전 소자.
  6. 제1항에 있어서, 상기 뱅크 구조는 SiO2, Si3N4, Al2O3, HfO2 중 어느 하나의 물질로 형성되는 광전 소자.
  7. 제1항에 있어서, 상기 양자점층의 적어도 일측에 산화물층;을 더 포함하며,
    상기 복수의 양자점은,
    상기 베이스부의 상부 표면과 접촉하도록 배치되어 상기 산화물층은 상기 복수의 양자점을 덮도록 배치되거나, 상기 산화물층의 상부 표면과 접촉하도록 배치되거나, 상기 산화물층에 의해 둘러싸인 광전 소자.
  8. 제7항에 있어서, 상기 산화물층은 투명 산화물 반도체 재료로 이루어진 광전 소자.
  9. 제8항에 있어서, 상기 투명한 산화물 반도체 재료는 SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), IGZO(indium gallium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide), ITO(indium tin oxide) 중에서 선택된 적어도 하나의 재료를 포함하는 광전 소자.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 베이스부는,
    제1도전형으로 도핑된 제1반도체층;
    상기 제1반도체층의 상부 표면 위에 배치되며, 제1도전형과 다른 제2도전형으로 도핑된 제2반도체층;을 포함하며,
    상기 베이스부의 상부 표면은 상기 제2반도체층의 상부 표면에 해당하며,
    상기 제1 및 제2전극은 상기 제2반도체층과 전기적으로 연결되며,
    상기 양자점층은, 상기 제2반도체층 상에 상기 제1전극과 제2전극 사이에 위치하도록 형성되는 광전 소자.
  11. 제10항에 있어서, 상기 제2반도체층에 서로 이격되게 위치되며, 상기 제2반도체층과 다른 농도로 도핑된 제1 및 제2도핑 영역;을 더 포함하며,
    상기 제1 및 제2전극은 각각 상기 제1 및 제2도핑 영역과 전기적으로 연결되도록 형성되며,
    상기 뱅크 구조는, 상기 양자점층과 상기 제1 및 제2도핑 영역 사이의 전기적인 연결을 차단하도록 상기 제1 및 제2도핑 영역 사이 영역에서 상기 제2반도체층 상면에 컨택하도록 형성되는 광전 소자.
  12. 제11항에 있어서, 상기 제2반도체층은, 상기 제1반도체층의 일부 영역에 상기 제2도전형으로 도핑되어 형성되거나, 상기 제1반도체층 상에 상기 제1반도체층과 단차를 이루도록 형성되는 광전 소자.
  13. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 베이스부는,
    기판과;
    상기 기판 상에 소정 폭을 가지도록 형성되는 게이트와;
    상기 게이트를 덮도록 상기 기판 상에 형성되는 절연층;을 포함하며,
    상기 제1전극 및 제2전극은 상기 게이트의 폭보다 작은 이격 거리를 가지며 상기 게이트의 양측으로 연장되도록 상기 절연층 상에 형성되어, 서로 이격되게 형성되며,
    상기 뱅크 구조는 상기 제1 및 제2전극 상에 상기 양자점층의 영역을 제한하도록 형성된 광전 소자.
  14. 제13항에 있어서, 상기 기판은 글래스 기판이나 반도체 기판을 포함하는 광전 소자.
  15. 복수의 광전 소자 어레이; 및
    각각의 광전 소자로부터 신호를 출력하기 위한 구동 회로;를 포함하며,
    각각의 광전 소자는, 청구항 1항 내지 9항 중 어느 한 항의 광전 소자를 구비하는 이미지 센서.
  16. 제15항에 있어서, 상기 베이스부는,
    제1도전형으로 도핑된 제1반도체층;
    상기 제1반도체층의 상부 표면 위에 배치되며, 제1도전형과 다른 제2도전형으로 도핑된 제2반도체층;을 포함하며,
    상기 베이스부의 상부 표면은 상기 제2반도체층의 상부 표면에 해당하며,
    상기 제1 및 제2전극은 상기 제2반도체층과 전기적으로 연결되며,
    상기 양자점층은, 상기 제2반도체층 상에 상기 제1전극과 제2전극 사이에 위치하도록 형성되는 이미지 센서.
  17. 제16항에 있어서, 상기 제2반도체층에 서로 이격되게 위치되며, 상기 제2반도체층과 다른 농도로 도핑된 제1 및 제2도핑 영역;을 더 포함하며,
    상기 제1 및 제2전극은 각각 상기 제1 및 제2도핑 영역과 전기적으로 연결되도록 형성되며,
    상기 뱅크 구조는, 상기 양자점층과 상기 제1 및 제2도핑 영역 사이의 전기적인 연결을 차단하도록 상기 제1 및 제2도핑 영역 사이 영역에서 상기 제2반도체층 상면에 컨택하도록 형성되는 이미지 센서.
  18. 제17항에 있어서, 상기 제2반도체층은, 상기 제1반도체층의 일부 영역에 상기 제2도전형으로 도핑되어 형성되거나, 상기 제1반도체층과 단차를 이루도록 형성되는 이미지 센서.
  19. 제15항에 있어서, 상기 베이스부는,
    기판과;
    상기 기판 상에 소정 폭을 가지도록 형성되는 게이트와;
    상기 게이트를 덮도록 상기 기판 상에 형성되는 절연층;을 포함하며,
    상기 제1전극 및 제2전극은 상기 게이트의 폭보다 작은 이격 거리를 가지며 상기 게이트의 양측으로 연장되도록 상기 절연층 상에 서로 이격되게 형성되며,
    상기 뱅크 구조는 상기 제1 및 제2전극 상에 상기 양자점층의 영역을 제한하도록 형성된 이미지 센서.
  20. 제19항에 있어서, 상기 기판은 글래스 기판이나 반도체 기판을 포함하는 이미지 센서.
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