KR20220104514A - Page buffer, semiconductor memory device having the same, and operating method thereof - Google Patents
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Abstract
Description
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 페이지 버퍼, 이를 포함하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.The present invention relates to an electronic device, and more particularly, to a page buffer, a semiconductor memory device including the same, and an operating method thereof.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phosphide) 등과 같이 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리장치(Nonvolatile memory device)로 구분된다.A semiconductor memory device is a memory device implemented using a semiconductor such as silicon (Si, silicon), germanium (Ge, Germanium), gallium arsenide (GaAs, gallium arsenide), and indium phosphide (InP, indium phosphide). to be. A semiconductor memory device is largely divided into a volatile memory device and a nonvolatile memory device.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.A volatile memory device is a memory device in which stored data is destroyed when power supply is cut off. Volatile memory devices include static RAM (SRAM), dynamic RAM (DRAM), and synchronous DRAM (SDRAM). The nonvolatile memory device is a memory device that retains stored data even when power supply is cut off. Nonvolatile memory devices include ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), Flash memory, PRAM (Phase-change RAM), MRAM (Magnetic RAM) , RRAM (Resistive RAM), FRAM (Ferroelectric RAM), and the like. Flash memory is largely divided into a NOR type and a NAND type.
본 발명의 실시 예는 프로그램 동작 시간을 감소시킬 수 있는 페이지 버퍼, 이를 포함하는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.SUMMARY Embodiments of the present invention provide a page buffer capable of reducing a program operation time, a semiconductor memory device including the same, and a method of operating the same.
본 발명의 실시 예에 따른 페이지 버퍼는 감지 노드와 연결되며, 프로그램할 데이터를 저장하기 위한 복수의 데이터 래치부들; 비트 라인과 상기 감지 노드 사이에 연결되며, 프로그램 검증 동작 시 상기 비트 라인과 연결된 메모리 셀의 프로그램 상태에 기초하여 상기 감지 노드의 노드 값을 제어하기 위한 비트 라인 제어부; 및 상기 프로그램 검증 동작 시 상기 감지 노드의 상기 노드 값에 기초하여 검증 데이터를 래치하기 위한 서브 래치부를 포함하며, 상기 복수의 데이터 래치부들은 상기 프로그램할 데이터에 기초하여 상기 감지 노드의 상기 노드 값을 특정 값으로 설정한다.A page buffer according to an embodiment of the present invention is connected to a sensing node, and includes a plurality of data latch units for storing data to be programmed; a bit line control unit connected between a bit line and the sensing node and configured to control a node value of the sensing node based on a program state of a memory cell connected to the bit line during a program verification operation; and a sub-latch unit for latching verification data based on the node value of the sensing node during the program verification operation, wherein the plurality of data latch units hold the node value of the sensing node based on the data to be programmed. Set to a specific value.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 블록; 상기 메모리 블록의 복수의 비트 라인들과 연결된 복수의 페이지 버퍼들; 및 프로그램 펄스 인가 동작 시 상기 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하고, 프로그램 검증 동작 시 상기 선택된 워드 라인에 검증 전압을 인가하기 위한 전압 생성부를 포함하며, 상기 복수의 페이지 버퍼들 각각은, 상기 복수의 메모리 셀들 중 어느 하나의 메모리 셀에 프로그램할 프로그램 데이터를 임시 저장하고, 상기 프로그램 검증 동작 시 상기 어느 하나의 메모리 셀의 프로그램 상태에 기초하여 감지 노드의 노드 값을 제어하고, 상기 감지 노드의 상기 노드 값에 기초하여 검증 데이터를 래치하며, 상기 프로그램 데이터가 상기 프로그램 검증 동작에 대응하는 프로그램 상태보다 높은 문턱 전압을 가지는 프로그램 상태에 대응할 경우 상기 감지 노드의 상기 노드 값을 특정 값으로 설정한다.A semiconductor memory device according to an embodiment of the present invention includes a memory block including a plurality of memory cells; a plurality of page buffers connected to a plurality of bit lines of the memory block; and a voltage generator for applying a program voltage to the selected word line of the memory block during a program pulse application operation and applying a verify voltage to the selected word line during a program verify operation, wherein each of the plurality of page buffers comprises: Temporarily stores program data to be programmed in any one of the plurality of memory cells, and controls the node value of the sensing node based on the program state of the one memory cell during the program verification operation, and the sensing node latch verification data based on the node value of , and when the program data corresponds to a program state having a higher threshold voltage than a program state corresponding to the program verification operation, the node value of the sensing node is set to a specific value .
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 프로그램 데이터를 다수의 페이지 버퍼들에 저장하는 단계; 상기 다수의 페이지 버퍼들에 저장된 상기 프로그램 데이터에 기초하여 메모리 셀들과 연결된 비트 라인들에 프로그램 허용 전압 또는 프로그램 금지 전압을 인가하는 단계; 상기 메모리 셀들의 워드라인에 프로그램 전압을 인가하는 단계; 상기 다수의 페이지 버퍼들 각각의 서브 래치부에 저장된 이전 검증 데이터에 기초하여 상기 비트 라인들을 선택적으로 프리차지하는 단계; 상기 워드라인에 제1 프로그램 상태에 대응하는 제1 검증 전압을 인가하는 단계; 상기 메모리 셀들의 프로그램 상태에 기초하여 상기 페이지 버퍼들 각각의 감지 노드의 노드 값을 제어하는 단계; 상기 다수의 페이지 버퍼들 각각에 저장된 상기 프로그램 데이터에 기초하여 상기 감지 노드의 상기 노드 값을 특정 값으로 설정하거나 유지시키는 단계; 및 상기 감지 노드의 상기 노드 값에 기초하여 검증 데이터를 래치하거나 이전 검증 데이터를 유지하는 단계를 포함한다.According to an embodiment of the present invention, a method of operating a semiconductor memory device includes: storing program data in a plurality of page buffers; applying a program enable voltage or a program prohibit voltage to bit lines connected to memory cells based on the program data stored in the plurality of page buffers; applying a program voltage to the word lines of the memory cells; selectively precharging the bit lines based on previous verification data stored in a sub-latch unit of each of the plurality of page buffers; applying a first verification voltage corresponding to a first program state to the word line; controlling a node value of a sensing node of each of the page buffers based on the program state of the memory cells; setting or maintaining the node value of the sensing node to a specific value based on the program data stored in each of the plurality of page buffers; and latching verification data or maintaining previous verification data based on the node value of the sensing node.
본 기술에 따르면, 반도체 메모리 장치의 프로그램 동작 중 연속적으로 수행되는 복수의 프로그램 검증 동작들의 결과에 대응하는 데이터를 페이지 버퍼 내에 누적시킴으로써, 각 프로그램 검증 동작 결과에 대응하는 데이터를 이동시키는 동작 없이 복수의 프로그램 검증 동작을 수행하여 프로그램 동작 시간을 단축시킬 수 있다.According to the present technology, by accumulating data corresponding to results of a plurality of program verification operations successively performed during a program operation of a semiconductor memory device in a page buffer, a plurality of data corresponding to each program verification operation result is accumulated without moving the data corresponding to each program verification operation result. The program operation time can be shortened by performing the program verification operation.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLK1)을 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLK2)의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLK3)의 실시 예를 보여주는 회로도이다.
도 6은 도 1의 페이지 버퍼를 설명하기 위한 회로도이다.
도 7은 트리플-레벨 셀의 프로그램 상태들을 나타내는 그래프이다.
도 8은 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 9는 도 8의 복수의 프로그램 루프 중 하나의 프로그램 루프를 설명하기 위한 도면이다.
도 10a 내지 도 10g는 연속적으로 수행되는 복수의 프로그램 검증 동작 시 서브 래치부의 노드(QS_N)와 감지 노드(SO)의 데이터 값을 설명하기 위한 도면이다.
도 11은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 일 실시 예(1000)를 보여주는 블록도이다.
도 12는 도 11의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.1 is a block diagram illustrating a semiconductor memory device according to an embodiment of the present invention.
FIG. 2 is a diagram illustrating an embodiment of the memory cell array of FIG. 1 .
FIG. 3 is a circuit diagram illustrating one of the memory blocks BLK1 to BLKz of FIG. 2 .
4 is a circuit diagram illustrating another exemplary embodiment of one of the memory blocks BLK1 to BLKz of FIG. 2 .
FIG. 5 is a circuit diagram illustrating an embodiment of one of the plurality of memory blocks BLK1 to BLKz included in the
FIG. 6 is a circuit diagram illustrating the page buffer of FIG. 1 .
7 is a graph illustrating program states of a triple-level cell.
8 is a diagram for explaining a program operation according to an embodiment of the present invention.
FIG. 9 is a diagram for explaining one program loop among a plurality of program loops of FIG. 8 .
10A to 10G are diagrams for explaining data values of the node QS_N and the sensing node SO of the sub-latch unit during a plurality of program verification operations that are continuously performed.
11 is a block diagram illustrating an
12 is a block diagram illustrating an application example of the memory system of FIG. 11 .
13 is a block diagram illustrating a computing system including the memory system described with reference to FIG. 12 .
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.Specific structural or functional descriptions for the embodiments according to the concept of the present invention disclosed in this specification or application are only exemplified for the purpose of explaining the embodiments according to the concept of the present invention, and implementation according to the concept of the present invention Examples may be embodied in various forms and should not be construed as being limited to the embodiments described in the present specification or application.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, in order to describe in detail enough that a person of ordinary skill in the art to which the present invention pertains can easily implement the technical idea of the present invention, an embodiment of the present invention will be described with reference to the accompanying drawings. .
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.1 is a block diagram illustrating a semiconductor memory device according to an embodiment of the present invention.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 전류 센싱 회로(160)를 포함한다.Referring to FIG. 1 , the
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell: QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다. The
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.The
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 프로그램 동작 중 프로그램 펄스 인가 동작 시 선택된 메모리 블록의 선택된 워드라인에 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm)을 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록의 선택된 워드라인에 전압 생성부(150)에서 생성된 검증 전압(Vverify)을 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.The
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.The
반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다. 프로그램 동작 및 읽기 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다. 본 명세서에서, 하나의 워드 라인에 연결된 메모리 셀들을 하나의 "물리 페이지"로 지칭할 수 있다.A program operation and a read operation of the
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작 시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작 시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다.The read and write
다수의 페이지 버퍼들(PB1~PBm)은 프로그램 동작 시 외부로부터 수신된 프로그램할 데이터(DATA)를 임시 저장하고, 임시 저장된 데이터(DATA)에 따라 대응하는 비트 라인들(BL1 내지 BLm)의 전위 레벨을 제어한다.The plurality of page buffers PB1 to PBm temporarily store data to be programmed from the outside during a program operation, and potential levels of the corresponding bit lines BL1 to BLm according to the temporarily stored data DATA. to control
다수의 페이지 버퍼들(PB1~PBm)은 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. The plurality of page buffers PB1 to PBm continuously supply sensing currents to bit lines connected to the memory cells in order to sense the threshold voltages of the memory cells during the program verification operation, and the amount of current flowing according to the program state of the corresponding memory cells. This change is detected through the sensing node and latched as sensing data.
다수의 페이지 버퍼들(PB1~PBm)은 다수의 프로그램 상태들 각각에 대응하는 다수의 프로그램 검증 동작을 연속적으로 수행할 경우, 수행 완료된 프로그램 검증 동작의 결과에 대응하는 데이터를 누적시켜 래치할 수 있다. 예를 들어, 다수의 페이지 버퍼들(PB1~PBm) 중 프로그램 검증 동작이 수행된 프로그램 상태에 대응하는 데이터를 임시 저장하고 있는 페이지 버퍼들은 수행된 프로그램 검증 동작 결과에 대응하는 데이터를 래치하고, 다수의 페이지 버퍼들(PB1~PBm) 중 프로그램 검증 동작이 수행되지 않은 프로그램 상태에 대응하는 데이터를 임시 저장하고 있는 페이지 버퍼들은 수행된 프로그램 검증 동작 시 데이터를 래치하지 않도록 마스킹 처리될 수 있다.The plurality of page buffers PB1 to PBm may accumulate and latch data corresponding to the result of the performed program verification operation when a plurality of program verification operations corresponding to each of the plurality of program states are continuously performed. . For example, among the plurality of page buffers PB1 to PBm, page buffers temporarily storing data corresponding to a program state in which a program verification operation is performed latches data corresponding to a result of the performed program verification operation, and the plurality of page buffers PB1 to PBm Among the page buffers PB1 to PBm of , page buffers that temporarily store data corresponding to a program state in which the program verification operation is not performed may be masked so as not to latch data during the performed program verification operation.
즉, 다수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 시 소거 상태 및 복수의 프로그램 상태들 중 어느 하나에 대응하는 데이터를 임시 저장하고, 복수의 프로그램 검증 동작들 중 임시 저장된 데이터에 대응하는 프로그램 상태에 대한 프로그램 검증 동작 시 프로그램 검증 결과에 대응하는 데이터를 래치한다. 다수의 페이지 버퍼들(PB1~PBm) 각각은 복수의 프로그램 검증 동작들 중 임시 저장된 데이터에 대응하지 않는 프로그램 상태에 대한 프로그램 검증 동작 시 프로그램 검증 결과에 대응하는 데이터를 래치하지 않도록 마스킹 처리된다.That is, each of the plurality of page buffers PB1 to PBm temporarily stores data corresponding to any one of an erase state and a plurality of program states during a program operation, and corresponds to the temporarily stored data among the plurality of program verification operations. During the program verification operation for the program state, data corresponding to the program verification result is latched. Each of the plurality of page buffers PB1 to PBm is masked so as not to latch data corresponding to a program verification result during a program verification operation for a program state that does not correspond to temporarily stored data among a plurality of program verification operations.
다수의 페이지 버퍼들(PB1~PBm)은 프로그램 검증 결과에 기초한 검증 데이터 비트(QS_BIT)를 생성할 수 있다.The plurality of page buffers PB1 to PBm may generate a verification data bit QS_BIT based on a program verification result.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.The read and write
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.The
제어 로직(140)은 프로그램 동작 시 복수의 프로그램 상태들을 순차적으로 프로그램하도록 주변 회로를 제어할 수 있다. 제어 로직(140)은 프로그램 동작 시 복수의 프로그램 루프들을 순차적으로 수행하도록 주변 회로를 제어할 수 있으며, 복수의 프로그램 루프들 각각은 하나의 프로그램 펄스 인가 동작과 적어도 하나 이상의 프로그램 검증 동작을 포함할 수 있다. The
제어 로직(140)은, 전류 센싱 회로(160)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 특정 타겟 프로그램 상태에 대한 프로그램 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다. 제어 로직(140)은 프로그램 검증 동작 결과에 기초하여 다음 프로그램 루프에서 수행되는 프로그램 검증 동작을 설정할 수 있다. 예를 들어, 제어 로직(140)은 현재의 프로그램 루프에 포함된 제1 프로그램 검증 동작의 결과가 페일로 판단될 경우 다음 프로그램 루프에 제1 프로그램 검증 동작이 포함되도록 설정하고, 현재의 프로그램 루프에 포함된 제1 프로그램 검증 동작의 결과가 패스로 판단될 경우 다음 프로그램 루프에 제1 프로그램 검증 동작의 다음 프로그램 검증 동작부터 수행되도록 설정할 수 있다.The
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 프로그램 동작 중 프로그램 펄스 인가 동작 시 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하고, 프로그램 동작 중 프로그램 검증 동작 시 검증 전압(Vverify) 및 패스 전압(Vpass)을 생성한다. 검증 전압(Vverify)은 복수의 프로그램 상태들에 대응하는 복수의 전압들을 포함할 수 있다.The
전류 센싱 회로(160)는 전류 센싱 동작 시 제어 로직(140)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성한다. 또한 전류 센싱 회로(160)는 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)로부터 수신되는 검증 데이터 비트(QS_BIT)에 기초하여 검증 전류를 생성하고, 기준 전류와 검증 전류를 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. The
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 프로그램 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 프로그램 동작 및 소거 동작을 수행한다.The
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.FIG. 2 is a diagram illustrating an embodiment of the memory cell array of FIG. 1 .
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.Referring to FIG. 2 , the
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLK1)을 보여주는 회로도이다.FIG. 3 is a circuit diagram illustrating one of the memory blocks BLK1 to BLKz of FIG. 2 .
도 3을 참조하면 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.Referring to FIG. 3 , the memory block BLK1 includes a plurality of cell strings CS11 to CS1m and CS21 to CS2m. As an embodiment, each of the plurality of cell strings CS11 to CS1m and CS21 to CS2m may be formed in a 'U' shape. In the memory block BLK1 , m cell strings are arranged in a row direction (ie, a +X direction). In FIG. 3 , it is illustrated that two cell strings are arranged in a column direction (ie, a +Y direction). However, this is for convenience of description, and it will be understood that three or more cell strings may be arranged in a column direction.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.Each of the plurality of cell strings CS11 to CS1m and CS21 to CS2m includes at least one source select transistor SST, first to n-th memory cells MC1 to MCn, a pipe transistor PT, and at least one drain. and a selection transistor DST.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.Each of the selection transistors SST and DST and the memory cells MC1 to MCn may have a similar structure. In an embodiment, each of the selection transistors SST and DST and the memory cells MC1 to MCn may include a channel layer, a tunneling insulating layer, a charge storage layer, and a blocking insulating layer. In an embodiment, a pillar for providing a channel layer may be provided in each cell string. In an embodiment, a pillar for providing at least one of a channel layer, a tunneling insulating layer, a charge storage layer, and a blocking insulating layer may be provided in each cell string.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.The source select transistor SST of each cell string is connected between the common source line CSL and the memory cells MC1 to MCp.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.In an embodiment, source select transistors of cell strings arranged in the same row are connected to source select lines extending in the row direction, and source select transistors of cell strings arranged in different rows are connected to different source select lines. In FIG. 3 , the source select transistors of the cell strings CS11 to CS1m of the first row are connected to the first source select line SSL1 . The source select transistors of the cell strings CS21 to CS2m of the second row are connected to the second source select line SSL2 .
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.As another embodiment, the source select transistors of the cell strings CS11 to CS1m and CS21 to CS2m may be commonly connected to one source select line.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.The first to n-th memory cells MC1 to MCn of each cell string are connected between the source select transistor SST and the drain select transistor DST.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.The first to nth memory cells MC1 to MCn may be divided into first to pth memory cells MC1 to MCp and p+1 to nth memory cells MCp+1 to MCn. The first to pth memory cells MC1 to MCp are sequentially arranged in a direction opposite to the +Z direction, and are connected in series between the source select transistor SST and the pipe transistor PT. The p+1th to nth memory cells MCp+1 to MCn are sequentially arranged in the +Z direction and connected in series between the pipe transistor PT and the drain select transistor DST. The first to p-th memory cells MC1 to MCp and the p+1 to n-th memory cells MCp+1 to MCn are connected through the pipe transistor PT. Gates of the first to nth memory cells MC1 to MCn of each cell string are respectively connected to the first to nth word lines WL1 to WLn.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.A gate of the pipe transistor PT of each cell string is connected to the pipeline PL.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.The drain select transistor DST of each cell string is connected between the corresponding bit line and the memory cells MCp+1 to MCn. The cell strings arranged in the row direction are connected to a drain select line extending in the row direction. Drain select transistors of the cell strings CS11 to CS1m of the first row are connected to the first drain select line DSL1. Drain select transistors of the cell strings CS21 to CS2m of the second row are connected to the second drain select line DSL2.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.The cell strings arranged in the column direction are connected to bit lines extending in the column direction. In FIG. 3 , the cell strings CS11 and CS21 of the first column are connected to the first bit line BL1 . The cell strings CS1m and CS2m of the m th column are connected to the m th bit line BLm.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.Memory cells connected to the same word line in the cell strings arranged in the row direction constitute one page. For example, among the cell strings CS11 to CS1m of the first row, memory cells connected to the first word line WL1 constitute one page. Among the cell strings CS21 to CS2m of the second row, memory cells connected to the first word line WL1 constitute another page. When any one of the drain selection lines DSL1 and DSL2 is selected, cell strings arranged in one row direction may be selected. When any one of the word lines WL1 to WLn is selected, one page of the selected cell strings may be selected.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.As another embodiment, even bit lines and odd bit lines may be provided instead of the first to mth bit lines BL1 to BLm. Also, even-numbered cell strings among the cell strings CS11 to CS1m or CS21 to CS2m arranged in the row direction are respectively connected to the even bit lines, and the cell strings CS11 to CS1m or CS21 to CS2m arranged in the row direction are respectively connected to the cell strings CS11 to CS1m or CS21 to CS2m. The odd-numbered cell strings may be respectively connected to odd bit lines.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLK1)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLK1)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLK1)의 크기는 감소하는 반면 메모리 블록(BLK1)에 대한 동작의 신뢰성은 저하될 수 있다.In an embodiment, at least one of the first to nth memory cells MC1 to MCn may be used as a dummy memory cell. For example, at least one or more dummy memory cells are provided to reduce an electric field between the source select transistor SST and the memory cells MC1 to MCp. Alternatively, at least one or more dummy memory cells are provided to reduce an electric field between the drain select transistor DST and the memory cells MCp+1 to MCn. As more dummy memory cells are provided, the reliability of the operation of the memory block BLK1 is improved, while the size of the memory block BLK1 is increased. As fewer memory cells are provided, the size of the memory block BLK1 may decrease, while reliability of an operation for the memory block BLK1 may decrease.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLK1)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.In order to efficiently control at least one or more dummy memory cells, each of the dummy memory cells may have a required threshold voltage. Program operations on all or some of the dummy memory cells may be performed before or after the erase operation on the memory block BLK1. When an erase operation is performed after a program operation is performed, the threshold voltages of the dummy memory cells may have a required threshold voltage by controlling a voltage applied to the dummy word lines connected to the respective dummy memory cells. .
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLK2)의 다른 실시 예를 보여주는 회로도이다.4 is a circuit diagram illustrating another exemplary embodiment of one of the memory blocks BLK1 to BLKz of FIG. 2 .
도 4를 참조하면 메모리 블록(BLK2)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.Referring to FIG. 4 , the memory block BLK2 includes a plurality of cell strings CS11' to CS1m' and CS21' to CS2m'. Each of the plurality of cell strings CS11' to CS1m' and CS21' to CS2m' extends along the +Z direction. Each of the plurality of cell strings CS11 ′ to CS1m ′ and CS21 ′ to CS2m ′ includes at least one source select transistor SST stacked on a substrate (not shown) under the memory block BLK1 ′; to n-th memory cells MC1 to MCn and at least one drain select transistor DST.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.The source select transistor SST of each cell string is connected between the common source line CSL and the memory cells MC1 to MCn. The source select transistors of the cell strings arranged in the same row are connected to the same source select line. Source select transistors of the cell strings CS11' to CS1m' arranged in the first row are connected to the first source select line SSL1. The source select transistors of the cell strings CS21' to CS2m' arranged in the second row are connected to the second source select line SSL2. As another embodiment, the source select transistors of the cell strings CS11' to CS1m' and CS21' to CS2m' may be commonly connected to one source select line.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.The first to nth memory cells MC1 to MCn of each cell string are connected in series between the source select transistor SST and the drain select transistor DST. Gates of the first to nth memory cells MC1 to MCn are respectively connected to the first to nth word lines WL1 to WLn.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.The drain select transistor DST of each cell string is connected between the corresponding bit line and the memory cells MC1 to MCn. Drain select transistors of the cell strings arranged in the row direction are connected to a drain select line extending in the row direction. Drain select transistors of the cell strings CS11' to CS1m' in the first row are connected to the first drain select line DSL1. Drain select transistors of the cell strings CS21' to CS2m' in the second row are connected to the second drain select line DSL2.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK2)은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.As a result, the memory block BLK2 of FIG. 4 has an equivalent circuit similar to that of the memory block BLK1 of FIG. 3 except that the pipe transistor PT is excluded from each cell string.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.As another embodiment, even bit lines and odd bit lines may be provided instead of the first to mth bit lines BL1 to BLm. In addition, even-numbered cell strings among the cell strings CS11' to CS1m' or CS21' to CS2m' arranged in the row direction are respectively connected to the even bit lines, and the cell strings CS11' to CS1m arranged in the row direction are respectively connected. ' or CS21' to CS2m') of odd-numbered cell strings may be respectively connected to odd bit lines.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLK2)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLK2)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLK2)의 크기는 감소하는 반면 메모리 블록(BLK2)에 대한 동작의 신뢰성은 저하될 수 있다.In an embodiment, at least one of the first to nth memory cells MC1 to MCn may be used as a dummy memory cell. For example, at least one or more dummy memory cells are provided to reduce an electric field between the source select transistor SST and the memory cells MC1 to MCn. Alternatively, at least one or more dummy memory cells are provided to reduce an electric field between the drain select transistor DST and the memory cells MC1 to MCn. As more dummy memory cells are provided, the reliability of the operation of the memory block BLK2 is improved, while the size of the memory block BLK2 is increased. As fewer memory cells are provided, the size of the memory block BLK2 may decrease while reliability of an operation on the memory block BLK2 may be reduced.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLK2)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.In order to efficiently control at least one or more dummy memory cells, each of the dummy memory cells may have a required threshold voltage. Program operations on all or some of the dummy memory cells may be performed before or after the erase operation on the memory block BLK2. When an erase operation is performed after a program operation is performed, the threshold voltages of the dummy memory cells may have a required threshold voltage by controlling a voltage applied to the dummy word lines connected to the respective dummy memory cells. .
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLK3)의 실시 예를 보여주는 회로도이다.FIG. 5 is a circuit diagram illustrating an embodiment of any one of the plurality of memory blocks BLK1 to BLKz included in the
도 5를 참조하면, 메모리 블록(BLK3)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm) 각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.Referring to FIG. 5 , the memory block BLK3 includes a plurality of cell strings CS1 to CSm. The plurality of cell strings CS1 to CSm may be respectively connected to the plurality of bit lines BL1 to BLm. Each of the plurality of cell strings CS1 to CSm includes at least one or more source select transistors SST, first to n-th memory cells MC1 to MCn, and at least one or more drain select transistors DST.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.Each of the selection transistors SST and DST and the memory cells MC1 to MCn may have a similar structure. In an embodiment, each of the selection transistors SST and DST and the memory cells MC1 to MCn may include a channel layer, a tunneling insulating layer, a charge storage layer, and a blocking insulating layer. In an embodiment, a pillar for providing a channel layer may be provided in each cell string. In an embodiment, a pillar for providing at least one of a channel layer, a tunneling insulating layer, a charge storage layer, and a blocking insulating layer may be provided in each cell string.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.The source select transistor SST of each cell string is connected between the common source line CSL and the memory cells MC1 to MCn.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.The first to n-th memory cells MC1 to MCn of each cell string are connected between the source select transistor SST and the drain select transistor DST.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.The drain select transistor DST of each cell string is connected between the corresponding bit line and the memory cells MC1 to MCn.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.Memory cells connected to the same word line constitute one page. When the drain select line DSL is selected, the cell strings CS1 to CSm may be selected. When any one of the word lines WL1 to WLn is selected, one page of the selected cell strings may be selected.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.As another embodiment, even bit lines and odd bit lines may be provided instead of the first to mth bit lines BL1 to BLm. Even-numbered cell strings among the cell strings CS1 to CSm may be respectively connected to even bit lines, and odd-numbered cell strings may be respectively connected to odd bit lines.
전술한 바와 같이, 하나의 워드 라인에 연결된 메모리 셀들은 하나의 물리 페이지를 구성할 수 있다. 도 5의 예시에서, 메모리 블록(BLK3)에 속하는 메모리 셀들 중, 복수의 워드 라인들(WL1~WLn) 중 어느 하나의 워드 라인에 연결된 m개의 메모리 셀들은 하나의 물리 페이지를 구성한다.As described above, memory cells connected to one word line may constitute one physical page. In the example of FIG. 5 , among the memory cells belonging to the memory block BLK3 , m memory cells connected to any one of the plurality of word lines WL1 to WLn constitute one physical page.
도 2 내지 도 4에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조로 구성될 수도 있으나, 도 5에 도시된 바와 같이 2차원 구조로 구성될 수도 있다.2 to 4 , the
도 6은 도 1의 페이지 버퍼를 설명하기 위한 회로도이다.FIG. 6 is a circuit diagram illustrating the page buffer of FIG. 1 .
도 1의 페이지 버퍼들(PB1 내지 PBm) 각각은 서로 유사한 구조로 설계될 수 있으며, 설명의 편의를 위해 페이지 버퍼(PB1)를 일예로 설명하도록 한다.Each of the page buffers PB1 to PBm of FIG. 1 may be designed to have a structure similar to each other, and for convenience of description, the page buffer PB1 will be described as an example.
본 발명의 실시 예에서는 트리플-레벨 셀(TLC) 프로그램 동작이 가능한 페이지 버퍼를 일예로 설명하도록 한다.In an embodiment of the present invention, a page buffer capable of a triple-level cell (TLC) program operation will be described as an example.
도 6을 참조하면, 페이지 버퍼(PB1)는 비트 라인 제어부(131), 비트 라인 디스차지부(132), 감지 노드 프리차지부(133), 서브 래치부(134) 및 제1 내지 제3 데이터 래치부(135, 136, 137)를 포함하여 구성될 수 있다. Referring to FIG. 6 , the page buffer PB1 includes a bit
비트 라인 제어부(131)는 프로그램 검증 동작 중 검증 전압이 메모리 셀 어레이(도 1의 110)에 인가되기 이전에 비트 라인들(BL1 내지 BLm)을 선택적으로 프리차지할 수 있다. 이를 비트 라인 셋업 동작으로 정의할 수 있다. 비트 라인 제어부(131)는 프로그램 검증 동작 중 검증 전압이 메모리 셀 어레이(도 1의 110)에 인가된 후 비트 라인(BL1)과 연결된 메모리 셀의 프로그램 상태에 따라 변화되는 비트 라인(BL1)의 전류량에 기초하여 감지 노드(SO)의 전위 레벨을 제어한다. 이를 이벨류에이션(evaluation) 동작으로 정의할 수 있다.The
비트 라인 제어부(131)는 복수의 NMOS 트랜지스터들(N1, N3 내지 N6) 및 복수의 PMOS 트랜지스터들(P1 및 P2)을 포함하여 구성될 수 있다.The
NMOS 트랜지스터(N1)는 비트 라인(BL1)과 노드(ND1) 사이에 연결되며, 페이지 버퍼 선택 신호(PBSEL)에 응답하여 비트 라인(BL1)과 노드(ND1)를 전기적으로 연결한다.The NMOS transistor N1 is connected between the bit line BL1 and the node ND1 and electrically connects the bit line BL1 and the node ND1 in response to the page buffer selection signal PBSEL.
NMOS 트랜지스터(N3)는 노드(ND1)와 공통 센싱 노드(CSO) 사이에 연결되며, 페이지 버퍼 센싱 신호(PB_SENSE)에 응답하여 노드(ND1)와 공통 센싱 노드(CSO)를 전기적으로 연결한다.The NMOS transistor N3 is connected between the node ND1 and the common sensing node CSO, and electrically connects the node ND1 and the common sensing node CSO in response to the page buffer sensing signal PB_SENSE.
PMOS 트랜지스터(P1) 및 PMOS 트랜지스터(P2)는 전원 전압(VDD)과 감지 노드(SO) 사이에 직렬 연결되며, 각각 서브 래치부(134)의 노드(QS)와 프리차지 신호(SA_PRECH_N)에 응답하여 턴온된다.The PMOS transistor P1 and the PMOS transistor P2 are connected in series between the power supply voltage VDD and the sensing node SO, respectively, in response to the node QS of the
NMOS 트랜지스터(N4)는 PMOS 트랜지스터(P1)와 PMOS 트랜지스터(P2) 사이의 노드와 공통 센싱 노드(CSO) 사이에 연결되고, 제어 신호(SA_CSOC)에 응답하여 PMOS 트랜지스터(P1)를 통해 공급된 전원 전압(VDD)을 공통 센싱 노드(CSO)에 공급한다.The NMOS transistor N4 is connected between the node between the PMOS transistor P1 and the PMOS transistor P2 and the common sensing node CSO, and power supplied through the PMOS transistor P1 in response to the control signal SA_CSOC A voltage VDD is supplied to the common sensing node CSO.
NMOS 트랜지스터(N5)는 감지 노드(SO)와 공통 센싱 노드(CSO) 사이에 연결되고, 전송 신호(TRANSO)에 응답하여 감지 노드(SO)와 공통 센싱 노드(CSO)를 전기적으로 연결한다.The NMOS transistor N5 is connected between the sensing node SO and the common sensing node CSO, and electrically connects the sensing node SO and the common sensing node CSO in response to the transmission signal TRANSO.
NMOS 트랜지스터(N6)는 공통 센싱 노드(CSO)와 서브 래치부(134)의 노드(ND2) 사이에 연결되고, 디스차지 신호(SA_DISCH)에 응답하여 공통 센싱 노드(CSO)와 노드(ND2)를 전기적으로 연결한다.The NMOS transistor N6 is connected between the common sensing node CSO and the node ND2 of the
비트 라인 셋업 동작 시 비트 라인 제어부(131)의 동작을 설명하면 다음과 같다.The operation of the bit
PMOS 트랜지스터(P1)는 서브 래치부(134)의 노드(QS)의 전위에 기초하여 턴온 또는 턴오프된다. 노드(QS)는 프로그램할 데이터 또는 프로그램 검증 동작 결과에 따라 래치된 검증 데이터에 기초하여 전위가 제어된다. 예를 들어 서브 래치부(134)에 래치된 검증 데이터가 프로그램 검증 동작 결과 패스에 대응할 경우 노드(QS)는 로직 하이 레벨을 가지며, PMOS 트랜지스터(P1)는 노드(QS)의 전위에 응답하여 턴오프된다. 반면, 서브 래치부(134)에 래치된 검증 데이터가 프로그램 검증 동작 결과 페일에 대응할 경우 노드(QS)는 로직 로우 레벨을 가지며, PMOS 트랜지스터(P1)는 노드(QS)의 전위에 응답하여 턴온된다. 서브 래치부(134)에 래치된 검증 데이터는 이전 프로그램 루프에 포함된 프로그램 검증 동작 결과 래치된 검증 데이터일 수 있다.The PMOS transistor P1 is turned on or off based on the potential of the node QS of the
NMOS 트랜지스터(N4)는 제어 신호(SA_CSOC)에 응답하여 턴온되고, NMOS 트랜지스터(N3)는 페이지 버퍼 센싱 신호(PB_SENSE)에 응답하여 턴온되고, NMOS 트랜지스터(N1)는 페이지 버퍼 선택 신호(PBSEL)에 응답하여 턴온된다. 이로 인하여, 비트 라인(BL1)은 서브 래치부(134)의 노드(QS)의 전위에 기초하여 프로그램 검증 동작 시 전원 전압 레벨로 프리차지되거나, 접지 전압 레벨로 제어된다.The NMOS transistor N4 is turned on in response to the control signal SA_CSOC, the NMOS transistor N3 is turned on in response to the page buffer sensing signal PB_SENSE, and the NMOS transistor N1 is turned on in response to the page buffer selection signal PBSEL. turn on in response. Accordingly, the bit line BL1 is precharged to the power supply voltage level or controlled to the ground voltage level during the program verification operation based on the potential of the node QS of the
즉, 이전 프로그램 루프의 프로그램 검증 동작 결과 페일로 판단된 메모리 셀들에 대응하는 페이지 버퍼들은 비트 라인들을 전원 전압 레벨로 프리차지하고, 이전 프로그램 루프의 프로그램 검증 동작 결과 패스로 판단된 메모리 셀들에 대응하는 페이지 버퍼들은 비트 라인들을 프리차지하지 않고 접지 전압 레벨로 유지시킨다. 이는, 이전 프로그램 루프의 프로그램 검증 동작 결과 페일로 판단된 메모리 셀들에 대해서만 선택적으로 프로그램 검증 동작을 수행하기 위함이다.That is, the page buffers corresponding to the memory cells determined to be failed as a result of the program verification operation of the previous program loop precharge the bit lines to the power supply voltage level, and page corresponding to the memory cells determined as a pass as a result of the program verification operation of the previous program loop. Buffers keep the bit lines at ground voltage level without precharging them. This is to selectively perform the program verify operation only on memory cells that are determined to fail as a result of the program verify operation of the previous program loop.
이벨류에이션 동작 시 비트 라인 제어부(131)의 동작을 설명하면 다음과 같다.The operation of the bit
PMOS 트랜지스터(P1) 및 PMOS 트랜지스터(P2)는 로직 로우 레벨로 설정된 서브 래치부(134)의 노드(QS)와 로직 로우 레벨의 프리차지 신호(SA_PRECH_N)에 응답하여 감지 노드(SO)를 전원 전압(VDD) 레벨로 프리차지한다.The PMOS transistor P1 and the PMOS transistor P2 provide a power supply voltage to the sensing node SO in response to the node QS of the
NMOS 트랜지스터(N4)는 제어 신호(SA_CSOC)에 응답하여 턴온되고, NMOS 트랜지스터(N5)는 로직 하이 레벨의 전송 신호(TRANSO)에 응답하여 턴온되며, 공통 센싱 노드(CSO)는 일정 레벨(VDD - Vth)로 프리차지된다.The NMOS transistor N4 is turned on in response to the control signal SA_CSOC, the NMOS transistor N5 is turned on in response to the transmission signal TRANSO having a logic high level, and the common sensing node CSO has a constant level VDD - Vth) is precharged.
PMOS 트랜지스터(P2)는 로직 하이 레벨로 천이된 프리차지 신호(SA_PRECH_N)에 응답하여 턴오프되며, 감지 노드(SO)에 인가되던 전원 전압(VDD)이 차단된다. 감지 노드(SO)와 공통 센싱 노드(CSO)의 전위 레벨은 비트 라인(BL1)과 연결된 메모리 셀의 프로그램 상태에 따라 변화된다. 예를 들어, 메모리 셀의 문턱 전압이 프로그램 검증 동작 시 메모리 셀의 워드 라인에 인가되는 검증 전압보다 높은 경우, 비트 라인(BL1)을 통해 전류가 흐르지 않는다. 이에 따라 공통 센싱 노드(CSO) 및 감지 노드(SO)의 전위는 프리차지 레벨을 유지한다. 반면, 메모리 셀의 문턱 전압이 프로그램 검증 동작 시 메모리 셀의 워드 라인에 인가되는 검증 전압보다 낮은 경우, 비트 라인(BL1)을 통해 전류가 흐르게 된다. 이에 따라 공통 센싱 노드(CSO) 및 감지 노드(SO)의 전위는 프리차지된 상태에서 디스차지 레벨(예를 들어 SA_CSOC-Vth) 만큼 하향한다.The PMOS transistor P2 is turned off in response to the precharge signal SA_PRECH_N transitioned to the logic high level, and the power voltage VDD applied to the sensing node SO is cut off. The potential levels of the sensing node SO and the common sensing node CSO are changed according to the program state of the memory cell connected to the bit line BL1. For example, when the threshold voltage of the memory cell is higher than the verification voltage applied to the word line of the memory cell during the program verification operation, no current flows through the bit line BL1 . Accordingly, the potentials of the common sensing node CSO and the sensing node SO maintain the precharge level. On the other hand, when the threshold voltage of the memory cell is lower than the verification voltage applied to the word line of the memory cell during the program verification operation, a current flows through the bit line BL1 . Accordingly, the potentials of the common sensing node CSO and the sensing node SO decrease by the discharge level (eg, SA_CSOC-Vth) in the precharged state.
이전 프로그램 루프의 프로그램 검증 동작 시 패스로 판단된 메모리 셀들에 대응하는 비트 라인들은 비트 라인 셋업 동작 시 접지 전압으로 제어된다. 이에 따라 상술한 이벨류에이션 동작 시 패스로 판단된 메모리 셀들에 대응하는 페이지 버퍼들의 감지 노드(SO)는 디스차지 레벨로 하향될 수 있다.The bit lines corresponding to the memory cells determined to be pass during the program verify operation of the previous program loop are controlled to the ground voltage during the bit line setup operation. Accordingly, the sensing node SO of the page buffers corresponding to the memory cells determined to be pass during the above-described evaluation operation may be lowered to the discharge level.
비트 라인 디스차지부(132)는 비트 라인 제어부(131)의 노드(ND1)에 연결되어 비트 라인(BL1)의 전위 레벨을 디스차지한다.The bit
비트 라인 디스차지부(132)는 노드(ND1)와 접지 전원(VSS) 사이에 연결된 NMOS 트랜지스터(N2)를 포함하여 구성될 수 있으며, NMOS 트랜지스터(N2)는 비트 라인 디스차지 신호(BL_DIS)에 응답하여 노드(ND1)에 접지 전원(VSS)을 인가한다.The bit
감지 노드 프리차지부(133)는 감지 노드(SO)와 전원 전압(VDD) 사이에 연결되어 감지 노드(SO)를 전원 전압(VDD) 레벨로 프리차지한다.The sensing
감지 노드 프리차지부(133)는 PMOS 트랜지스터(P3)를 포함하여 구성될 수 있으며, PMOS 트랜지스터(P3)는 감지 노드 프리차지 신호(PRECHSO_N)에 응답하여 감지 노드(SO)에 전원 전압(VDD)을 인가한다.The sensing
서브 래치부(134)는 다수의 NMOS 트랜지스터(N7 내지 N11) 및 인버터들(IV1 및 IV2)을 포함하여 구성될 수 있다.The
인버터들(IV1 및 IV2)은 노드(QS)와 노드(QS_N) 사이에 역방향 병렬 연결되어 래치(Latch)를 구성할 수 있다. The inverters IV1 and IV2 may be connected in reverse parallel between the node QS and the node QS_N to form a latch.
NMOS 트랜지스터(N7) 및 NMOS 트랜지스터(N8)는 감지 노드(SO)와 접지 전원(VSS) 사이에 직렬 연결되며, NMOS 트랜지스터(N7)는 전송 신호(TRANS)에 응답하여 턴온되고, NMOS 트랜지스터(N8)는 노드(QS)의 전위 레벨에 따라 턴온 또는 턴오프된다.The NMOS transistor N7 and the NMOS transistor N8 are connected in series between the sense node SO and the ground power supply VSS, the NMOS transistor N7 is turned on in response to the transmission signal TRANS, and the NMOS transistor N8 ) is turned on or off according to the potential level of the node QS.
NMOS 트랜지스터(N9)는 노드(QS)와 노드(ND3) 사이에 연결되어 리셋 신호(SRST)에 응답하여 노드(QS)와 노드(ND3)를 전기적으로 연결한다. NMOS 트랜지스터(N10)는 노드(QS_N)와 노드(ND3) 사이에 연결되어 셋 신호(SSET)에 응답하여 노드(QS_N)와 노드(ND3)를 전기적으로 연결한다. NMOS 트랜지스터(N11)는 노드(ND3)와 접지 전원(VSS) 사이에 연결되며, 감지 노드(SO)의 전위에 따라 턴온되어 노드(ND3)와 접지 전원(VSS)을 전기적으로 연결한다. 예를 들어 감지 노드(SO)가 하이 레벨로 프리차지된 상태에서, 리셋 신호(SRST)가 로직 하이 레벨로 NMOS 트랜지스터(N9)에 인가될 경우, 노드(QS) 및 노드(QS_N)는 각각 로직 로우 레벨 및 로직 하이 레벨로 초기화된다. 또한, 감지 노드(SO)가 하이 레벨로 프리차지된 상태에서, 셋 신호(SSET)가 로직 하이 레벨로 NMOS 트랜지스터(N10)에 인가될 경우, 노드(QS) 및 노드(QS_N)는 각각 로직 하이 레벨 및 로직 로우 레벨로 설정된다.The NMOS transistor N9 is connected between the node QS and the node ND3 to electrically connect the node QS and the node ND3 in response to the reset signal SRST. The NMOS transistor N10 is connected between the node QS_N and the node ND3 to electrically connect the node QS_N and the node ND3 in response to the set signal SSET. The NMOS transistor N11 is connected between the node ND3 and the ground power supply VSS, and is turned on according to the potential of the sensing node SO to electrically connect the node ND3 and the ground power supply VSS. For example, when the reset signal SRST is applied to the NMOS transistor N9 at a logic high level in a state in which the sensing node SO is precharged to a high level, the node QS and the node QS_N are respectively logic high. It is initialized to a low level and a logic high level. Also, when the set signal SSET is applied to the NMOS transistor N10 at a logic high level in a state in which the sensing node SO is precharged to a high level, the node QS and the node QS_N are each at a logic high level. It is set to level and logic low level.
프로그램 동작 중 프로그램 검증 동작 시 서브 래치부(134)는 검증 데이터를 래치할 수 있다. 예를 들어, 프로그램 검증 동작 시 비트 라인 제어부(131)에 의해 감지 노드(SO)의 전위 레벨이 변화되면 감지 노드(SO)의 전위 레벨에 기초하여 서브 래치부(134)는 검증 데이터를 생성하여 래치한다. 예를 들어 비트 라인(BL1)에 연결된 타겟 메모리 셀의 문턱 전압이 검증 전압 보다 낮을 경우 타겟 메모리 셀은 턴온되고, 이에 따라 감지 노드(SO)의 전위 레벨은 디스차지된다. 반면, 비트 라인(BL1)에 연결된 타겟 메모리 셀의 문턱 전압이 검증 전압 보다 높을 경우 타겟 메모리 셀은 턴오프되고, 이에 따라 감지 노드(SO)의 전위 레벨은 프리차지 레벨(전원 전압 레벨)을 유지한다. 셋 신호(SSET)에 응답하여 NMOS 트랜지스터(N10)는 턴온되며, NMOS 트랜지스터(N11)는 감지 노드(SO)의 전위 레벨에 기초하여 턴오프 또는 턴온되어 서브 래치부(134)는 검증 데이터를 래치한다. 예를 들어 서브 래치부(134)가 검증 동작 결과 페일에 대응하는 검증 데이터를 래치할 경우 노드(QS)는 로직 로우 레벨을 가지고 노드(QS_N)는 로직 하이 레벨을 가지며, 서브 래치부(134)가 검증 동작 결과 패스에 대응하는 검증 데이터를 래치할 경우 노드(QS)는 로직 하이 레벨을 가지고 노드(QS_N)는 로직 로우 레벨을 가진다.During a program verification operation during a program operation, the
제1 내지 제3 데이터 래치부(135, 136, 137)는 각각 감지 노드(SO)와 연결된다.The first to third data latch
제1 데이터 래치부(135)는 프로그램 동작 시 메모리 셀에 프로그램할 데이터 중 LSB(Least Significant Bit) 데이터를 임시 저장할 수 있다.The first
제1 데이터 래치부(135)는 제1 데이터 래치(LAT1) 및 NMOS 트랜지스터(N12)를 포함하여 구성될 수 있다. 제1 데이터 래치(LAT1)는 LSB 데이터를 임시 저장할 수 있다. NMOS 트랜지스터(N12)는 제1 데이터 래치(LAT1)와 감지 노드(SO) 사이에 연결되며, 제1 전송 신호(TRAN1)에 응답하여 제1 데이터 래치(LAT1)에 저장된 LSB 데이터를 감지 노드(SO)로 전송한다. 즉, NMOS 트랜지스터(N12)는 제1 데이터 래치(LAT1)에 저장된 LSB 데이터에 기초하여 감지 노드(SO)의 전위 레벨을 제어한다.The first
제2 데이터 래치부(136)는 프로그램 동작 시 메모리 셀에 프로그램할 데이터 중 CSB(Center Significant Bit) 데이터를 임시 저장할 수 있다.The second
제2 데이터 래치부(136)는 제2 데이터 래치(LAT2) 및 NMOS 트랜지스터(N13)를 포함하여 구성될 수 있다. 제2 데이터 래치(LAT2)는 CSB 데이터를 임시 저장할 수 있다. NMOS 트랜지스터(N13)는 제2 데이터 래치(LAT2)와 감지 노드(SO) 사이에 연결되며, 제2 전송 신호(TRAN2)에 응답하여 제2 데이터 래치(LAT2)에 저장된 CSB 데이터를 감지 노드(SO)로 전송한다. 즉, NMOS 트랜지스터(N13)는 제2 데이터 래치(LAT2)에 저장된 CSB 데이터에 기초하여 감지 노드(SO)의 전위 레벨을 제어한다.The second
제3 데이터 래치부(137)는 프로그램 동작 시 메모리 셀에 프로그램할 데이터 중 MSB(Most Significant Bit) 데이터를 임시 저장할 수 있다.The third
제3 데이터 래치부(137)는 제3 데이터 래치(LAT3) 및 NMOS 트랜지스터(N14)를 포함하여 구성될 수 있다. 제3 데이터 래치(LAT3)는 MBS 데이터를 임시 저장할 수 있다. NMOS 트랜지스터(N14)는 제3 데이터 래치(LAT3)와 감지 노드(SO) 사이에 연결되며, 제3 전송 신호(TRAN3)에 응답하여 제3 데이터 래치(LAT3)에 저장된 MBS 데이터를 감지 노드(SO)로 전송한다. 즉, NMOS 트랜지스터(N14)는 제3 데이터 래치(LAT3)에 저장된 MBS 데이터에 기초하여 감지 노드(SO)의 전위 레벨을 제어한다.The third
본 발명의 실시 예에서는 3개의 데이터 래치부(135, 136, 137)를 포함하는 것으로 도시 및 설명하였으나, 하나의 메모리 셀에 저장 가능한 비트 수에 따라 데이터 래치부의 수를 조절하여 설계할 수 있다, 예를 들어 하나의 메모리 셀에 2비트의 데이터가 저장 가능할 경우 하나의 페이지 버퍼에 2개의 데이터 래치부가 포함되고, 하나의 메모리 셀에 4비트의 데이터가 저장 가능할 경우 하나의 페이지 버퍼에 4개의 데이터 래치부가 포함되도록 구성할 수 있다.Although the embodiment of the present invention has been illustrated and described as including three data latch
도 7은 트리플-레벨 셀의 프로그램 상태들을 나타내는 그래프이다.7 is a graph showing program states of a triple-level cell.
도 7을 참조하면, 트리플-레벨 셀(TLC)은 하나의 소거 상태(E) 및 7개의 프로그램 상태들(P1 내지 P7) 각각에 대응하는 문턱 전압 상태들을 갖는다. 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7)는 대응하는 비트 코드를 갖는다. 필요에 따라 다양한 비트 코드가 소거 상태(E)와 제1 내지 제7 프로그램 상태(P1~P7)에 부여될 수 있다.Referring to FIG. 7 , the triple-level cell TLC has threshold voltage states corresponding to one erase state E and seven program states P1 to P7 respectively. The erase state E and the first to seventh program states P1 to P7 have corresponding bit codes. Various bit codes may be assigned to the erase state E and the first to seventh program states P1 to P7 as needed.
예를 들어, 소거 상태(E)는 LSB/CSB/MSB가 1/1/1의 비트 코드가 할당되고, 제1 프로그램 상태(P1)는 LSB/CSB/MSB가 1/1/0의 비트 코드가 할당되고, 제2 프로그램 상태(P2)는 LSB/CSB/MSB가 1/0/0의 비트 코드가 할당되고, 제3 프로그램 상태(P3)는 LSB/CSB/MSB가 0/0/0의 비트 코드가 할당되고, 제4 프로그램 상태(P4)는 LSB/CSB/MSB가 0/1/0의 비트 코드가 할당되고, 제5 프로그램 상태(P5)는 LSB/CSB/MSB가 0/1/1의 비트 코드가 할당되고, 제6 프로그램 상태(P6)는 LSB/CSB/MSB가 0/0/1의 비트 코드가 할당되고, 제7 프로그램 상태(P7)는 LSB/CSB/MSB가 1/0/1의 비트 코드가 할당될 수 있다.For example, in the erase state (E), LSB/CSB/MSB is assigned a bit code of 1/1/1, and in the first program state (P1), LSB/CSB/MSB is a bit code of 1/1/0. is allocated, in the second program state P2, LSB/CSB/MSB of 1/0/0 bit code is allocated, and in the third program state P3, LSB/CSB/MSB of 0/0/0 is allocated. A bit code is assigned, the fourth program state P4 is assigned a bit code of LSB/CSB/
제1 내지 제7 리드 전압(R1~R7)에 기초하여 각 문턱 전압 상태들을 구분할 수 있다. 또한, 각각의 프로그램 상태에 대응하는 메모리 셀들이 프로그램 완료되었는지 여부를 판별하기 위해 제1 내지 제7 검증 전압들(VR1~VR7)이 사용될 수 있다.Each threshold voltage state may be distinguished based on the first to seventh read voltages R1 to R7 . Also, the first to seventh verification voltages VR1 to VR7 may be used to determine whether the memory cells corresponding to each program state have been programmed.
예를 들어, 선택된 물리 페이지에 포함된 메모리 셀들 중 제2 프로그램 상태(P2)에 대응하는 메모리 셀들을 검증하기 위해 제2 검증 전압(VR2)이 워드 라인에 인가된다. 이 때, 도 6에 도시된 페이지 버퍼(PB1)는 비트 라인(BL1)의 전류를 센싱하여 비트 라인(BL1)에 연결된 타겟 메모리 셀이 프로그램 미완료 상태인지 프로그램 완료 상태인지를 구분할 수 있다.For example, the second verification voltage VR2 is applied to the word line to verify memory cells corresponding to the second program state P2 among the memory cells included in the selected physical page. In this case, the page buffer PB1 illustrated in FIG. 6 may sense the current of the bit line BL1 to distinguish whether the target memory cell connected to the bit line BL1 is in a program incomplete state or in a program completion state.
도 7에는 트리플-레벨 셀의 타겟 프로그램 상태들이 도시되어 있으나, 이는 예시적인 것으로서, 본 발명의 실시 예에 따른 반도체 메모리 장치에 포함되는 복수의 메모리 셀들은 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 본 발명의 실시 예에 따른 반도체 메모리 장치에 포함되는 복수의 메모리 셀들은 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다.7 shows target program states of a triple-level cell, but this is only an example, and the plurality of memory cells included in the semiconductor memory device according to an embodiment of the present invention is a multi-level cell (MLC). ) can be In another embodiment, the plurality of memory cells included in the semiconductor memory device according to an embodiment of the present invention may be a quad-level cell (QLC).
도 8은 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.8 is a diagram for explaining a program operation according to an embodiment of the present invention.
본 발명의 일 실시 예에서는 메모리 셀들을 트리플-레벨 셀(triple-level cell; TLC) 방식으로 프로그램하는 것을 일예로 설명하도록 한다.In an embodiment of the present invention, programming of memory cells in a triple-level cell (TLC) method will be described as an example.
도 7 및 도 8을 참조하여 본 발명의 일 실시 예에 따른 프로그램 동작을 설명하면 다음과 같다.A program operation according to an embodiment of the present invention will be described with reference to FIGS. 7 and 8 .
도 7 및 도 8을 참조하면, 본 발명의 일실시 예에 따라 제1 내지 제7 프로그램 상태(P1 내지 P7)에 대한 프로그램 동작이 수행되는 실시 예가 도시되어 있다. 프로그램 동작은 제1 내지 제7 프로그램 상태(P1 내지 P7)에 대응하는 다수의 프로그램 루프(LOOP1 내지 LOOP9)가 순차적으로 수행된다. 예를 들어 프로그램 루프(LOOP1 및 LOOP2)는 제1 프로그램 상태(P1)에 대응하며, 프로그램 루프(LOOP3)는 제2 프로그램 상태(P2)에 대응한다. 또한 프로그램 루프(LOOP4)는 제3 프로그램 상태(P3)에 대응하며, 프로그램 루프(LOOP5)는 제4 프로그램 상태(P4)에 대응하고, 프로그램 루프(LOOP6)는 제5 프로그램 상태(P5)에 대응하고, 프로그램 루프(LOOP7)는 제6 프로그램 상태(P6)에 대응하고, 프로그램 루프(LOOP8 및 LOOP9)는 제7 프로그램 상태(P7)에 대응할 수 있다.7 and 8 , an embodiment in which a program operation is performed for first to seventh program states P1 to P7 is illustrated according to an embodiment of the present invention. In the program operation, a plurality of program loops LOOP1 to LOOP9 corresponding to the first to seventh program states P1 to P7 are sequentially performed. For example, the program loops LOOP1 and LOOP2 correspond to the first program state P1 , and the program loop LOOP3 corresponds to the second program state P2 . In addition, the program loop LOOP4 corresponds to the third program state P3 , the program loop LOOP5 corresponds to the fourth program state P4 , and the program loop LOOP6 corresponds to the fifth program state P5 . In addition, the program loop LOOP7 may correspond to the sixth program state P6 , and the program loops LOOP8 and LOOP9 may correspond to the seventh program state P7 .
다수의 프로그램 루프(LOOP1 내지 LOOP9) 각각은 프로그램 펄스 인가 동작 및 적어도 하나의 프로그램 검증 동작을 포함할 수 있다. 각 프로그램 루프에 포함된 프로그램 검증 동작 결과, 프로그램 루프에 대응하는 프로그램 상태로 프로그램될 메모리 셀들이 설정 수 이상 프로그램 완료된 경우 프로그램 패스로 판단하고, 다음 프로그램 상태에 대한 프로그램 루프를 수행할 수 있다. 예를 들어 프로그램 루프(LOOP2)의 프로그램 검증 동작 결과 제1 프로그램 상태(P1)에 대한 프로그램 동작이 패스된 것으로 판단될 경우(P1-PASS), 다음 프로그램 상태(예를 들어 제2 프로그램 상태)에 대한 프로그램 루프(LOOP3)를 수행할 수 있다.Each of the plurality of program loops LOOP1 to LOOP9 may include a program pulse application operation and at least one program verify operation. As a result of the program verification operation included in each program loop, if the memory cells to be programmed into the program state corresponding to the program loop have been programmed more than a preset number, it is determined as a program pass, and the program loop for the next program state may be performed. For example, when it is determined that the program operation for the first program state P1 has been passed as a result of the program verification operation of the program loop LOOP2 (P1-PASS), in the next program state (for example, the second program state) A program loop (LOOP3) can be executed.
도 9는 도 8의 복수의 프로그램 루프 중 하나의 프로그램 루프를 설명하기 위한 도면이다.FIG. 9 is a diagram for explaining one program loop among a plurality of program loops of FIG. 8 .
도 10a 내지 도 10g는 연속적으로 수행되는 복수의 프로그램 검증 동작 시 서브 래치부의 노드(QS_N)와 감지 노드(SO)의 데이터 값을 설명하기 위한 도면이다.10A to 10G are diagrams for explaining data values of the node QS_N and the sensing node SO of the sub-latch unit during a plurality of program verification operations that are continuously performed.
도 1, 도 5, 도 6, 도 7, 도 8, 도 9 및 도 10a 내지 도 10g를 참조하여, 하나의 프로그램 루프에 포함된 복수의 프로그램 검증 동작 시 페이지 버퍼의 동작을 설명하면 다음과 같다.The operation of the page buffer during a plurality of program verification operations included in one program loop will be described with reference to FIGS. 1, 5, 6, 7, 8, 9, and 10A to 10G. .
본 발명의 실시 예에서는 도 8의 프로그램 루프(LOOP2)를 일예로 설명하도록 한다.In an embodiment of the present invention, the program loop LOOP2 of FIG. 8 will be described as an example.
프로그램 동작 시 읽기 및 쓰기 회로(130)의 다수의 페이지 버퍼들(PB1~PBm) 각각은 선택된 메모리 블록(예를 들어 BLK3)의 선택된 물리 페이지에 포함된 메모리 셀들(예를 들어 MC1)에 프로그램할 데이터를 수신하여 임시 저장한다. 예를 들어, 다수의 페이지 버퍼들(PB1~PBm) 각각의 제1 내지 제3 데이터 래치부(135, 136, 137)에 프로그램하려는 데이터의 LSB 데이터, CSB 데이터, MSB 데이터가 임시 저장된다.During the program operation, each of the plurality of page buffers PB1 to PBm of the read and write
다수의 페이지 버퍼들(PB1~PBm) 각각은 이전 프로그램 루프(예를 들어 LOOP1)의 마지막 프로그램 검증 동작 결과에 기초하여 대응하는 비트 라인들(BL1 내지 BLm)에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가한다.Each of the plurality of page buffers PB1 to PBm applies a program prohibit voltage or a program allow voltage to the corresponding bit lines BL1 to BLm based on a result of the last program verification operation of the previous program loop (eg, LOOP1). do.
전압 생성부(150)는 프로그램 전압(Vpgm; VP2)을 생성하여 출력하고, 어드레스 디코더(120)는 프로그램 전압(Vpgm; VP2)을 선택된 물리 페이지에 대응하는 워드라인(예를 들어 WL1)에 인가한다.The
t0 시점에서, 서브 래치부(134)의 노드(QS_N)는 이전 프로그램 검증 동작의 결과에 대응하는 검증 데이터에 따라 도 10a와 같은 노드 값을 가진다. 현재 수행중인 프로그램 루프가 프로그램 동작의 첫 번째 프로그램 루프(LOOP0)일 경우, 서브 래치부(134)의 노드(QS_N)는 초기 설정값을 가진다.At time t0, the node QS_N of the
예를 들어, 페이지 버퍼(예를 들어 PB1)에 대응하는 메모리 셀(MC1)의 타겟 프로그램 상태가 소거 상태(E)일 경우, 페이지 버퍼(PB1)의 노드(QS_N)는 로직 로우 레벨에 대응하는 "0" 값으로 설정된다.For example, when the target program state of the memory cell MC1 corresponding to the page buffer (eg, PB1) is the erase state (E), the node QS_N of the page buffer PB1 corresponds to a logic low level. It is set to a value of "0".
페이지 버퍼(PB1)에 대응하는 메모리 셀(MC1)의 타겟 프로그램 상태가 제1 내지 제7 프로그램 상태(P1 내지 P7)일 경우, 이전 프로그램 검증 동작 시 프로그램 페일로 판단된 경우(FAIL-MC) 페이지 버퍼(PB1)의 노드(QS_N)는 로직 하이 레벨에 대응하는 "1" 값으로 설정되고, 이전 프로그램 검증 동작 시 프로그램 패스로 판단된 경우(PASS-MC) 페이지 버퍼(PB1)의 노드(QS_N)는 "1" 값으로 설정된다.When the target program state of the memory cell MC1 corresponding to the page buffer PB1 is the first to seventh program states P1 to P7, and when it is determined as a program fail during the previous program verification operation (FAIL-MC), the page The node QS_N of the buffer PB1 is set to a value of “1” corresponding to the logic high level, and when it is determined as a program pass during the previous program verification operation (PASS-MC), the node QS_N of the page buffer PB1 is set to a value of "1".
이 후, 다수의 페이지 버퍼들(PB1~PBm) 각각은 노드(QS)의 전위 값에 기초하여 대응하는 비트 라인들을 설정 레벨로 프리차지하거나 접지 전압 레벨을 유지시킨다. 예를 들어, 이전 프로그램 루프의 프로그램 검증 동작 결과 페일로 판단된 메모리 셀들에 대응하는 페이지 버퍼들은 비트 라인들을 전원 전압 레벨로 프리차지하고, 이전 프로그램 루프의 프로그램 검증 동작 결과 패스로 판단된 메모리 셀들에 대응하는 페이지 버퍼들은 비트 라인들을 프리차지하지 않고 접지 전압 레벨로 유지시킨다.Thereafter, each of the plurality of page buffers PB1 to PBm precharges the corresponding bit lines to a set level or maintains the ground voltage level based on the potential value of the node QS. For example, page buffers corresponding to memory cells determined to be failed as a result of a program verification operation of the previous program loop precharge the bit lines to the power supply voltage level, and correspond to the memory cells determined as a pass as a result of the program verification operation of the previous program loop. Page buffers that do not precharge the bit lines and keep them at the ground voltage level.
이 후, 제1 프로그램 상태(P1)에 대응하는 프로그램 검증 동작을 수행한다.Thereafter, a program verification operation corresponding to the first program state P1 is performed.
제1 프로그램 상태(P1)에 대응하는 프로그램 검증 동작 시, 전압 생성부(150)는 제1 프로그램 상태(P1)에 대응하는 검증 전압(VR1)을 생성하여 출력하고, 어드레스 디코더(120)는 검증 전압(VR1)을 선택된 물리 페이지에 대응하는 워드라인(WL1)에 인가한다.During the program verification operation corresponding to the first program state P1 , the
이에 따라 비트 라인들(BL1) 각각은 선택된 물리 페이지에 포함된 메모리 셀들(MC1)의 프로그램 상태에 기초하여 프리차지 레벨을 유지하거나, 전류 흐름이 발생하여 일정 레벨로 디스차지된다.Accordingly, each of the bit lines BL1 maintains a precharge level based on the program state of the memory cells MC1 included in the selected physical page or is discharged to a predetermined level due to current flow.
예를 들어, 메모리 셀(MC1)의 문턱 전압이 검증 전압(VR1)보다 높은 경우, 메모리 셀(MC1)에 대응하는 비트 라인을 통해 전류가 흐르지 않는다. 이에 따라 공통 센싱 노드(CSO) 및 감지 노드(SO)의 전위는 프리차지 레벨을 유지한다. 반면, 메모리 셀(MC1)의 문턱 전압이 검증 전압(VR1)보다 낮은 경우, 메모리 셀(MC1)에 대응하는 비트 라인을 통해 전류가 흐르게 된다. 이에 따라 공통 센싱 노드(CSO) 및 감지 노드(SO)의 전위는 프리차지된 상태에서 디스차지 레벨로 하향된다. 또한, 이전 프로그램 루프의 프로그램 검증 동작 결과 패스로 판단된 메모리 셀들에 대응하는 비트 라인들은 프리차지 동작 없이 접지 전압 레벨을 유지하므로, 이들에 대응하는 페이지 버퍼들의 감지 노드(SO)의 전위도 디스차지 레벨로 하향된다. 이에 따라, t1 시점에서, 다수의 페이지 버퍼들(PB1~PBm) 각각의 감지 노드(SO)는 도 10b와 같은 노드 값을 가진다. 이때, "1"은 프리차지 레벨에 대응하는 노드 값이며, "0" 은 디스차지 레벨에 대응하는 노드 값이다. 즉, 메모리 셀(MC1)의 문턱 전압이 검증 전압(VR1)보다 높은 경우(FAIL-MC) 감지 노드(SO)는 "1" 값을 가지며, 메모리 셀(MC1)의 문턱 전압이 검증 전압(VR1)보다 낮은 경우(PASS-MC) 감지 노드(SO)는 "0" 값을 가질 수 있다.For example, when the threshold voltage of the memory cell MC1 is higher than the verification voltage VR1 , no current flows through the bit line corresponding to the memory cell MC1 . Accordingly, the potentials of the common sensing node CSO and the sensing node SO maintain the precharge level. On the other hand, when the threshold voltage of the memory cell MC1 is lower than the verification voltage VR1 , a current flows through the bit line corresponding to the memory cell MC1 . Accordingly, the potentials of the common sensing node CSO and the sensing node SO are lowered to the discharge level in the precharged state. In addition, since bit lines corresponding to the memory cells determined to be passes as a result of the program verification operation of the previous program loop maintain a ground voltage level without a precharge operation, the potential of the sensing node SO of the corresponding page buffers is also discharged. lowered to a level Accordingly, at time t1, the sensing node SO of each of the plurality of page buffers PB1 to PBm has a node value as shown in FIG. 10B . In this case, “1” is a node value corresponding to the precharge level, and “0” is a node value corresponding to the discharge level. That is, when the threshold voltage of the memory cell MC1 is higher than the verification voltage VR1 (FAIL-MC), the sensing node SO has a value of “1”, and the threshold voltage of the memory cell MC1 is the verification voltage VR1 ), the sensing node SO may have a value of “0” (PASS-MC).
이 후, t2 시점에서 다수의 페이지 버퍼들(PB1~PBm)은 마스킹 동작을 수행한다. 예를 들어, 다수의 페이지 버퍼들(PB1~PBm) 중 대응하는 메모리 셀의 타겟 프로그램 상태가 현재 수행 중인 프로그램 검증 동작에 대응하는 프로그램 상태(P1)보다 문턱 전압이 높은 프로그램 상태들(예를 들어 P2 내지 P7)인 페이지 버퍼들은 감지 노드(SO)의 노드 값을 도 10c와 같이 "0"으로 설정한다. 예를 들어, 다수의 페이지 버퍼들(PB1~PBm) 중 제1 내지 제3 데이터 래치부(135, 136, 137)에 저장된 데이터에 기초하여 현재 수행 중인 프로그램 검증 동작에 대응하는 프로그램 상태(P1)보다 문턱 전압이 높은 프로그램 상태들(예를 들어 P2 내지 P7)인 페이지 버퍼들의 감지 노드(SO)의 노드 값을 "0"으로 설정한다. Thereafter, at time t2, the plurality of page buffers PB1 to PBm perform a masking operation. For example, program states (eg, a target program state of a corresponding memory cell among the plurality of page buffers PB1 to PBm) having a higher threshold voltage than a program state P1 corresponding to a program verify operation currently being performed. The page buffers P2 to P7) set the node value of the sensing node SO to “0” as shown in FIG. 10C . For example, based on data stored in the first to third data latch
이 후, t3 시점에서 서브 래치부(134)는 감지 노드(SO)의 노드 값에 기초하여 검증 데이터를 도 10d와 같이 래치할 수 있다. 이때, 현재 수행 중인 프로그램 검증 동작에 대응하는 프로그램 상태(P1)보다 문턱 전압이 높은 프로그램 상태들(예를 들어 P2 내지 P7)인 페이지 버퍼들의 서브 래치부(134)는 t2 시점에서 "0"으로 설정된 감지 노드(SO)의 노드 값에 따라 이전에 래치된 데이터 값을 유지하게 된다. 즉, 현재 수행 중인 프로그램 검증 동작에 대응하는 프로그램 상태(P1)보다 문턱 전압이 높은 프로그램 상태들(예를 들어 P2 내지 P7)인 페이지 버퍼들은 현재 수행된 프로그램 검증 동작의 결과가 반영되지 않는다.Thereafter, at time t3 , the
이 후, 다음 프로그램 상태(예를 들어 P2)에 대응하는 프로그램 검증 동작이 수행된다.Thereafter, a program verification operation corresponding to the next program state (eg, P2) is performed.
제2 프로그램 상태(P2)에 대응하는 프로그램 검증 동작 시, 전압 생성부(150)는 제2 프로그램 상태(P2)에 대응하는 검증 전압(VR2)을 생성하여 출력하고, 어드레스 디코더(120)는 검증 전압(VR2)을 선택된 물리 페이지에 대응하는 워드라인(WL1)에 인가한다.During the program verification operation corresponding to the second program state P2, the
이에 따라 비트 라인들(BL1) 각각은 선택된 물리 페이지에 포함된 메모리 셀들(MC1)의 프로그램 상태에 기초하여 프리차지 레벨을 유지하거나, 전류 흐름이 발생하여 일정 레벨로 디스차지된다.Accordingly, each of the bit lines BL1 maintains a precharge level based on the program state of the memory cells MC1 included in the selected physical page or is discharged to a predetermined level due to current flow.
예를 들어, 메모리 셀(MC1)의 문턱 전압이 검증 전압(VR2)보다 높은 경우, 메모리 셀(MC2)에 대응하는 비트 라인을 통해 전류가 흐르지 않는다. 이에 따라 공통 센싱 노드(CSO) 및 감지 노드(SO)의 전위는 프리차지 레벨을 유지한다. 반면, 메모리 셀(MC1)의 문턱 전압이 검증 전압(VR2)보다 낮은 경우, 메모리 셀(MC1)에 대응하는 비트 라인을 통해 전류가 흐르게 된다. 이에 따라 공통 센싱 노드(CSO) 및 감지 노드(SO)의 전위는 프리차지된 상태에서 디스차지 레벨로 하향된다. 이에 따라, t4 시점에서, 다수의 페이지 버퍼들(PB1~PBm) 각각의 감지 노드(SO)는 도 10e와 같은 노드 값을 가진다. 즉, 메모리 셀(MC1)의 문턱 전압이 검증 전압(VR2)보다 높은 경우(FAIL-MC) 감지 노드(SO)는 "1" 값을 가지며, 메모리 셀(MC1)의 문턱 전압이 검증 전압(VR2)보다 낮은 경우(PASS-MC) 감지 노드(SO)는 "0" 값을 가질 수 있다.For example, when the threshold voltage of the memory cell MC1 is higher than the verification voltage VR2 , no current flows through the bit line corresponding to the memory cell MC2 . Accordingly, the potentials of the common sensing node CSO and the sensing node SO maintain the precharge level. On the other hand, when the threshold voltage of the memory cell MC1 is lower than the verification voltage VR2 , a current flows through the bit line corresponding to the memory cell MC1 . Accordingly, the potentials of the common sensing node CSO and the sensing node SO are lowered to the discharge level in the precharged state. Accordingly, at time t4, the sensing node SO of each of the plurality of page buffers PB1 to PBm has a node value as shown in FIG. 10E . That is, when the threshold voltage of the memory cell MC1 is higher than the verification voltage VR2 (FAIL-MC), the sensing node SO has a value of “1”, and the threshold voltage of the memory cell MC1 is the verification voltage VR2 ), the sensing node SO may have a value of “0” (PASS-MC).
이 후, t5 시점에서 다수의 페이지 버퍼들(PB1~PBm)은 마스킹 동작을 수행한다. 예를 들어, 다수의 페이지 버퍼들(PB1~PBm) 중 대응하는 메모리 셀의 타겟 프로그램 상태가 현재 수행 중인 프로그램 검증 동작에 대응하는 프로그램 상태(P2)보다 문턱 전압이 높은 프로그램 상태들(예를 들어 P3 내지 P7)인 페이지 버퍼들은 감지 노드(SO)의 노드 값을 도 10f와 같이 "0"으로 설정한다. 예를 들어, 다수의 페이지 버퍼들(PB1~PBm) 중 제1 내지 제3 데이터 래치부(135, 136, 137)에 저장된 데이터에 기초하여 현재 수행 중인 프로그램 검증 동작에 대응하는 프로그램 상태(P2)보다 문턱 전압이 높은 프로그램 상태들(예를 들어 P3 내지 P7)인 페이지 버퍼들의 감지 노드(SO)의 노드 값을 "0"으로 설정한다. Thereafter, at time t5, the plurality of page buffers PB1 to PBm perform a masking operation. For example, program states in which a target program state of a corresponding memory cell among the plurality of page buffers PB1 to PBm has a higher threshold voltage than a program state P2 corresponding to a program verify operation currently being performed (for example, The page buffers P3 to P7) set the node value of the sensing node SO to “0” as shown in FIG. 10F . For example, based on data stored in the first to third data latch
이 후, t6 시점에서 서브 래치부(134)는 감지 노드(SO)의 노드 값에 기초하여 검증 데이터를 도 10g와 같이 래치할 수 있다. 이때, 현재 수행 중인 프로그램 검증 동작에 대응하는 프로그램 상태(P2)보다 문턱 전압이 높은 프로그램 상태들(예를 들어 P3 내지 P7)인 페이지 버퍼들의 서브 래치부(134)는 t5 시점에서 "0"으로 설정된 감지 노드(SO)의 노드 값에 따라 이전에 래치된 데이터 값을 유지하게 된다. 즉, 현재 수행 중인 프로그램 검증 동작에 대응하는 프로그램 상태(P2)보다 문턱 전압이 높은 프로그램 상태들(예를 들어 P3 내지 P7)인 페이지 버퍼들은 현재 수행된 프로그램 검증 동작의 결과가 반영되지 않는다.Thereafter, at time t6 , the
상술한 제2 프로그램 상태(P2)에 대한 검증 동작 후 유사한 방식으로 다음 프로그램 상태, 즉 제3 프로그램 상태(P3)에 대한 검증 동작을 수행할 수 있다. 즉, 선택된 워드 라인(WL1)에 검증 전압(VR3)을 인가한 후, 이벨류에이션 동작 시 제3 프로그램 상태(P3) 보다 높은 프로그램 상태(P4 내지 P7)에 대응하는 데이터를 임시 저장하고 있는 페이지 버퍼들의 감지 노드(SO)를 "0" 데이터 값으로 설정하는 마스킹 동작을 수행한 후, 감지 노드(SO)의 노드 값에 기초하여 검증 데이터를 서브 래치부(134)에 래치시킬 수 있다.After the above-described verification operation for the second program state P2, the verification operation for the next program state, that is, the third program state P3, may be performed in a similar manner. That is, after applying the verification voltage VR3 to the selected word line WL1, the page buffer temporarily stores data corresponding to the program states P4 to P7 higher than the third program state P3 during the evaluation operation. After performing a masking operation of setting the sensing node SO of the sensing node SO to a data value of “0”, the verification data may be latched in the
상술한 바와 같이 다수의 페이지 버퍼들(PB1 내지 PBm)은 현재 수행중인 프로그램 검증 동작의 프로그램 상태와 같거나 낮은 문턱 전압 분포를 가지는 프로그램 상태에 대응하는 프로그램할 데이터가 임시 저장된 경우, 이벨류에이션 동작 결과가 반영된 감지 노드(SO)의 노드 값에 기초한 검증 데이터를 서브 래치부(134)에 래치시킨다. 또한, 다수의 페이지 버퍼들(PB1 내지 PBm)은 현재 수행중인 프로그램 검증 동작의 프로그램 상태보다 높은 문턱 전압 분포를 가지는 프로그램 상태에 대응하는 프로그램할 데이터가 임시 저장된 경우, 이벨류에이션 동작 시 감지 노드(SO)를 특정 노드 값으로 설정하는 마스킹 동작을 수행한다. 그 결과 마스킹 동작이 수행된 페이지 버퍼의 서브 래치부(134)에는 현재 수행중인 프로그램 검증 동작 결과에 대응하는 검증 데이터가 래치되지 않고 이전 프로그램 루프에서의 래치된 이전 데이터 값을 유지한다.As described above, when data to be programmed corresponding to a program state having a threshold voltage distribution equal to or lower than that of the program verify operation currently being performed is temporarily stored in the plurality of page buffers PB1 to PBm, the evaluation operation result Verification data based on the node value of the sensing node SO reflected by is latched in the
이와 같이 다수의 페이지 버퍼들(PB1 내지 PBm)은 복수의 프로그램 상태에 대응하는 프로그램 검증 동작을 연속적으로 수행하여도 서브 래치부(134)에 래치된 데이터를 다른 저장소로 이동시키는 동작없이 프로그램 검증 동작을 수행할 수 있다. 이로 인하여 반도체 메모리 장치의 프로그램 동작 속도를 개선할 수 있다.In this way, the plurality of page buffers PB1 to PBm perform a program verification operation without moving data latched in the
상술한 실시 예에서는 복수의 프로그램 검증 동작을 순차적으로 수행할 때, 낮은 검증 전압을 사용하는 프로그램 검증 동작부터 순서대로 수행되는 것을 일예로 설명하였다. 그러나, 이에 한정되지 것은 아니며 상대적으로 높은 검증 전압을 사용하는 프로그램 검증 동작부터 낮은 검증 전압을 사용하는 프로그램 검증 동작 순으로 수행될 수 있다. 예를 들어 프로그램 루프(LOOP1)에서 제3 검증 전압(VR3)을 이용한 프로그램 검증 동작을 수행하고, 이 후 제2 검증 전압(VR2)을 이용한 프로그램 검증 동작을 수행하고, 이 후 제1 검증 전압(VR1)을 이용한 프로그램 검증 동작을 수행할 수 있다. In the above-described embodiment, when sequentially performing a plurality of program verification operations, it has been described as an example that the program verification operation using a low verification voltage is sequentially performed. However, the present invention is not limited thereto, and the program verification operation using a relatively high verification voltage may be performed in the order of the program verification operation using a low verification voltage. For example, a program verification operation using the third verification voltage VR3 is performed in the program loop LOOP1, and then a program verification operation using the second verification voltage VR2 is performed, and then the first verification voltage VR3 is performed. A program verification operation using VR1) can be performed.
도 11은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 일 실시 예(1000)를 보여주는 블록도이다.11 is a block diagram illustrating an
도 11을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.Referring to FIG. 11 , the
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.The
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 프로그램 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.The
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.The
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.The
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.The
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.The
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.The
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.As another example, the
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.As an exemplary embodiment, the
도 12는 도 11의 메모리 시스템의 응용 예를 보여주는 블록도이다.12 is a block diagram illustrating an application example of the memory system of FIG. 11 .
도 12를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.Referring to FIG. 12 , the
도 12에서, 다수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.In FIG. 12 , the plurality of groups are illustrated to communicate with the
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 11를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.Each group is configured to communicate with the
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.13 is a block diagram illustrating a computing system including the memory system described with reference to FIG. 12 .
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.The
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.The
도 13에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.In FIG. 13 , the
도 13에서, 도 12를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 11을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 11 및 도 12를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.In FIG. 13 , it is shown that the
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.The embodiments of the present invention disclosed in the present specification and drawings are merely provided for specific examples in order to easily explain the technical contents of the present invention and help the understanding of the present invention, and are not intended to limit the scope of the present invention. It will be apparent to those of ordinary skill in the art to which the present invention pertains that other modifications based on the technical spirit of the present invention can be implemented in addition to the embodiments disclosed herein.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 제어 로직
150: 전압 생성부
160: 전류 센싱 회로
131: 비트 라인 제어부
132: 비트 라인 디스차지부
133: 감지 노드 프리차지부
134: 서브 래치부
135: 제1 데이터 래치부
136: 제2 데이터 래치부
137: 제3 데이터 래치부100: semiconductor memory device
110: memory cell array
120: address decoder
130: read and write circuit
140: control logic
150: voltage generator
160: current sensing circuit
131: bit line control
132: bit line discharge unit
133: sensing node precharge unit
134: sub latch unit
135: first data latch unit
136: second data latch unit
137: third data latch unit
Claims (20)
비트 라인과 상기 감지 노드 사이에 연결되며, 프로그램 검증 동작 시 상기 비트 라인과 연결된 메모리 셀의 프로그램 상태에 기초하여 상기 감지 노드의 노드 값을 제어하기 위한 비트 라인 제어부; 및
상기 프로그램 검증 동작 시 상기 감지 노드의 상기 노드 값에 기초하여 검증 데이터를 래치하기 위한 서브 래치부를 포함하며,
상기 복수의 데이터 래치부들은 상기 프로그램할 데이터에 기초하여 상기 감지 노드의 상기 노드 값을 특정 값으로 설정하는 페이지 버퍼.
a plurality of data latch units connected to the sensing node and configured to store data to be programmed;
a bit line control unit connected between a bit line and the sensing node and configured to control a node value of the sensing node based on a program state of a memory cell connected to the bit line during a program verification operation; and
and a sub-latch unit for latching verification data based on the node value of the sensing node during the program verification operation,
The plurality of data latch units is a page buffer configured to set the node value of the sensing node to a specific value based on the data to be programmed.
상기 서브 래치부는 상기 프로그램 검증 동작 이전에 수행된 이전 프로그램 검증 동작시 래치된 이전 검증 데이터가 저장된 상태에서, 상기 프로그램 검증 동작 시 상기 검증 데이터를 래치하는 페이지 버퍼.
The method of claim 1,
The sub-latch unit latches the verification data during the program verification operation in a state in which previous verification data latched during a previous program verification operation performed before the program verification operation is stored.
상기 이전 프로그램 검증 동작과 상기 프로그램 검증 동작은 순차적으로 수행되는 페이지 버퍼.
3. The method of claim 2,
A page buffer in which the previous program verify operation and the program verify operation are sequentially performed.
상기 서브 래치부는 상기 감지 노드가 상기 특정 값으로 설정된 경우 상기 이전 검증 데이터를 유지시키는 페이지 버퍼.
3. The method of claim 2,
The sub-latch unit maintains the previous verification data when the detection node is set to the specific value.
상기 복수의 데이터 래치부들은 상기 메모리 셀의 타겟 프로그램 상태가 상기 프로그램 검증 동작에 대응하는 프로그램 상태보다 문턱 전압 분포가 높은 프로그램 상태일 경우, 상기 감지 노드의 상기 노드 값을 상기 특정 값으로 설정하는 페이지 버퍼.
The method of claim 1,
The plurality of data latch units are configured to set the node value of the sensing node to the specific value when the target program state of the memory cell is a program state having a higher threshold voltage distribution than a program state corresponding to the program verify operation buffer.
상기 복수의 데이터 래치부들 각각은 상기 메모리 셀에 프로그램할 데이터의 LSB(Least Significant Bit) 데이터, CSB(Center Significant Bit), 및 MSB(Most Significant Bit) 데이터 중 어느 하나를 저장하는 페이지 버퍼.
6. The method of claim 5,
Each of the plurality of data latch units is a page buffer for storing any one of LSB (Least Significant Bit) data, CSB (Center Significant Bit), and MSB (Most Significant Bit) data of data to be programmed in the memory cell.
상기 비트 라인 제어부는 상기 프로그램 검증 동작을 수행하기 이전에 이전 프로그램 검증 동작시 상기 서브 래치부의 래치된 이전 검증 데이터에 기초하여 상기 비트 라인을 프리차지하거나 접지 전압 레벨로 제어하는 페이지 버퍼.
The method of claim 1,
The bit line controller precharges the bit line or controls the bit line to a ground voltage level based on previous verification data latched by the sub-latch unit during a previous program verification operation before performing the program verification operation.
상기 메모리 블록의 복수의 비트 라인들과 연결된 복수의 페이지 버퍼들; 및
프로그램 펄스 인가 동작 시 상기 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하고, 프로그램 검증 동작 시 상기 선택된 워드 라인에 검증 전압을 인가하기 위한 전압 생성부를 포함하며,
상기 복수의 페이지 버퍼들 각각은,
상기 복수의 메모리 셀들 중 어느 하나의 메모리 셀에 프로그램할 프로그램 데이터를 임시 저장하고, 상기 프로그램 검증 동작 시 상기 어느 하나의 메모리 셀의 프로그램 상태에 기초하여 감지 노드의 노드 값을 제어하고, 상기 감지 노드의 상기 노드 값에 기초하여 검증 데이터를 래치하며, 상기 프로그램 데이터가 상기 프로그램 검증 동작에 대응하는 프로그램 상태보다 높은 문턱 전압을 가지는 프로그램 상태에 대응할 경우 상기 감지 노드의 상기 노드 값을 특정 값으로 설정하는 반도체 메모리 장치.
a memory block including a plurality of memory cells;
a plurality of page buffers connected to a plurality of bit lines of the memory block; and
a voltage generator for applying a program voltage to the selected word line of the memory block during a program pulse application operation and applying a verify voltage to the selected word line during a program verify operation;
Each of the plurality of page buffers,
Temporarily stores program data to be programmed in any one of the plurality of memory cells, and controls the node value of the sensing node based on the program state of the one memory cell during the program verification operation, and the sensing node latching verification data based on the node value of semiconductor memory device.
상기 복수의 페이지 버퍼들 각각은 상기 감지 노드와 연결되며, 상기 프로그램 데이터를 저장하기 위한 복수의 데이터 래치부들;
상기 복수의 비트 라인들 중 어느 하나의 비트 라인과 상기 감지 노드 사이에 연결되며, 상기 프로그램 검증 동작 시 상기 어느 하나의 비트 라인과 연결된 상기 어느 하나의 메모리 셀의 상기 프로그램 상태에 기초하여 상기 감지 노드의 상기 노드 값을 제어하기 위한 비트 라인 제어부; 및
상기 프로그램 검증 동작 시 상기 감지 노드의 상기 노드 값에 기초하여 상기 검증 데이터를 래치하기 위한 서브 래치부를 포함하는 반도체 메모리 장치.
9. The method of claim 8,
each of the plurality of page buffers is connected to the sensing node and includes a plurality of data latch units for storing the program data;
The sensing node is connected between any one of the plurality of bit lines and the sensing node, and based on the program state of any one of the memory cells connected to the any one bit line during the program verification operation. a bit line control unit for controlling the node value of ; and
and a sub-latch unit configured to latch the verification data based on the node value of the sensing node during the program verification operation.
상기 서브 래치부는 상기 프로그램 검증 동작 이전에 수행된 이전 프로그램 검증 동작시 래치된 이전 검증 데이터가 저장된 상태에서, 상기 프로그램 검증 동작 시 상기 검증 데이터를 래치하는 반도체 메모리 장치.
10. The method of claim 9,
The sub-latch unit latches the verification data during the program verification operation in a state in which previous verification data latched during a previous program verification operation performed before the program verification operation is stored.
상기 이전 프로그램 검증 동작과 상기 프로그램 검증 동작은 순차적으로 수행되는 반도체 메모리 장치.
11. The method of claim 10,
The semiconductor memory device in which the previous program verify operation and the program verify operation are sequentially performed.
상기 서브 래치부는 상기 감지 노드가 상기 특정 값으로 설정된 경우 상기 이전 검증 데이터를 유지시키는 반도체 메모리 장치.
11. The method of claim 10,
The sub-latch unit maintains the previous verification data when the sensing node is set to the specific value.
상기 복수의 데이터 래치부들은 상기 어느 하나의 메모리 셀의 타겟 프로그램 상태가 상기 프로그램 검증 동작에 대응하는 프로그램 상태보다 문턱 전압 분포가 높은 프로그램 상태일 경우, 상기 감지 노드의 상기 노드 값을 상기 특정 값으로 설정하는 반도체 메모리 장치.
10. The method of claim 9,
When the target program state of any one of the memory cells is a program state having a higher threshold voltage distribution than a program state corresponding to the program verify operation, the plurality of data latch units set the node value of the sensing node as the specific value. A semiconductor memory device to set.
상기 복수의 데이터 래치부들 각각은 상기 메모리 셀에 프로그램할 데이터의 LSB(Least Significant Bit) 데이터, CSB(Center Significant Bit), 및 MSB(Most Significant Bit) 데이터 중 어느 하나를 저장하는 반도체 메모리 장치.
14. The method of claim 13,
Each of the plurality of data latch units stores any one of least significant bit (LSB) data, center significant bit (CSB), and most significant bit (MSB) data of data to be programmed in the memory cell.
상기 비트 라인 제어부는 상기 프로그램 검증 동작을 수행하기 이전에 이전 프로그램 검증 동작시 상기 서브 래치부의 래치된 이전 검증 데이터에 기초하여 상기 비트 라인을 프리차지하거나 접지 전압 레벨로 제어하는 반도체 메모리 장치.
10. The method of claim 9,
The bit line control unit precharges the bit line or controls the bit line to a ground voltage level based on previous verification data latched by the sub latch unit during a previous program verification operation before performing the program verification operation.
상기 다수의 페이지 버퍼들에 저장된 상기 프로그램 데이터에 기초하여 메모리 셀들과 연결된 비트 라인들에 프로그램 허용 전압 또는 프로그램 금지 전압을 인가하는 단계;
상기 메모리 셀들의 워드라인에 프로그램 전압을 인가하는 단계;
상기 다수의 페이지 버퍼들 각각의 서브 래치부에 저장된 이전 검증 데이터에 기초하여 상기 비트 라인들을 선택적으로 프리차지하는 단계;
상기 워드라인에 제1 프로그램 상태에 대응하는 제1 검증 전압을 인가하는 단계;
상기 메모리 셀들의 프로그램 상태에 기초하여 상기 페이지 버퍼들 각각의 감지 노드의 노드 값을 제어하는 단계;
상기 다수의 페이지 버퍼들 각각에 저장된 상기 프로그램 데이터에 기초하여 상기 감지 노드의 상기 노드 값을 특정 값으로 설정하거나 유지시키는 단계; 및
상기 감지 노드의 상기 노드 값에 기초하여 검증 데이터를 래치하거나 이전 검증 데이터를 유지하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
storing program data in a plurality of page buffers;
applying a program enable voltage or a program prohibit voltage to bit lines connected to memory cells based on the program data stored in the plurality of page buffers;
applying a program voltage to the word lines of the memory cells;
selectively precharging the bit lines based on previous verification data stored in a sub-latch unit of each of the plurality of page buffers;
applying a first verification voltage corresponding to a first program state to the word line;
controlling a node value of a sensing node of each of the page buffers based on the program state of the memory cells;
setting or maintaining the node value of the sensing node to a specific value based on the program data stored in each of the plurality of page buffers; and
and latching verification data or maintaining previous verification data based on the node value of the sensing node.
상기 워드라인에 제2 프로그램 상태에 대응하는 제2 검증 전압을 인가하는 단계;
상기 메모리 셀들의 상기 프로그램 상태에 기초하여 상기 페이지 버퍼들 각각의 상기 감지 노드의 상기 노드 값을 제어하는 단계;
상기 다수의 페이지 버퍼들 각각에 저장된 상기 프로그램 데이터에 기초하여 상기 감지 노드의 상기 노드 값을 상기 특정 값으로 설정하거나 유지시키는 단계; 및
상기 감지 노드의 상기 노드 값에 기초하여 새로운 검증 데이터를 래치하거나 상기 검증 데이터를 유지하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
17. The method of claim 16,
applying a second verification voltage corresponding to a second program state to the word line;
controlling the node value of the sense node of each of the page buffers based on the program state of the memory cells;
setting or maintaining the node value of the sensing node to the specific value based on the program data stored in each of the plurality of page buffers; and
and latching new verification data or maintaining the verification data based on the node value of the sensing node.
상기 다수의 페이지 버퍼들 각각에 저장된 상기 프로그램 데이터에 기초하여 상기 감지 노드의 상기 노드 값을 특정 값으로 설정하거나 유지시키는 단계는 상기 프로그램 데이터가 상기 제1 프로그램 상태보다 높은 문턱 전압 분포를 가지는 프로그램 상태에 대응할 경우 상기 감지 노드의 상기 노드 값을 상기 특정 값으로 설정하는 반도체 메모리 장치의 동작 방법.
17. The method of claim 16,
The step of setting or maintaining the node value of the sensing node to a specific value based on the program data stored in each of the plurality of page buffers is a program state in which the program data has a higher threshold voltage distribution than the first program state. The method of operating a semiconductor memory device for setting the node value of the sensing node to the specific value when corresponding to .
상기 다수의 페이지 버퍼들 각각에 저장된 상기 프로그램 데이터에 기초하여 상기 감지 노드의 상기 노드 값을 특정 값으로 설정하거나 유지시키는 단계는 상기 프로그램 데이터가 상기 제1 프로그램 상태와 같거나 낮은 상기 문턱 전압 분포를 가지는 프로그램 상태에 대응할 경우 상기 감지 노드의 상기 노드 값을 유지시키는 반도체 메모리 장치의 동작 방법.
19. The method of claim 18,
The step of setting or maintaining the node value of the sensing node to a specific value based on the program data stored in each of the plurality of page buffers may include setting the threshold voltage distribution equal to or lower than the first program state with the program data. A method of operating a semiconductor memory device to maintain the node value of the sensing node when the branch corresponds to a program state.
상기 감지 노드의 상기 노드 값이 상기 특정 값으로 설정된 경우 이전 프로그램 검증 동작 시 래치된 상기 이전 검증 데이터를 유지하고, 상기 감지 노드의 상기 노드 값이 유지된 경우 상기 감지 노드의 상기 노드 값에 기초하여 상기 검증 데이터를 래치하는 반도체 메모리 장치의 동작 방법.17. The method of claim 16,
When the node value of the detection node is set to the specific value, the previous verification data latched during a previous program verification operation is maintained, and when the node value of the detection node is maintained, based on the node value of the detection node A method of operating a semiconductor memory device for latching the verification data.
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