KR20220103643A - 다이오드 표면 손상 제어 - Google Patents

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KR20220103643A
KR20220103643A KR1020220004539A KR20220004539A KR20220103643A KR 20220103643 A KR20220103643 A KR 20220103643A KR 1020220004539 A KR1020220004539 A KR 1020220004539A KR 20220004539 A KR20220004539 A KR 20220004539A KR 20220103643 A KR20220103643 A KR 20220103643A
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팅-잉 우
융-시앙 첸
유-룽 예
옌-시우 첸
웨이-리앙 첸
잉-츠앙 호
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스 및 그 형성 방법이 제공된다. 반도체 디바이스는 기판, 기판 내에 배치된 제1 웰 영역, 제1 웰 영역에 인접하게 그리고 기판 내에 배치된 제2 웰 영역, 및 제1 웰 영역 내에 배치된 웰 영역의 어레이를 포함한다. 제1 웰 영역은 제1 유형의 도펀트를 포함하고, 제2 웰 영역은 제1 유형의 도펀트와는 다른 제2 유형의 도펀트를 포함하고, 웰 영역의 어레이는 제2 유형의 도펀트를 포함한다. 반도체 디바이스는 웰 영역들의 어레이 상에 그리고 기판 내에 배치된 금속 실리사이드층, 금속 실리사이드층 상에 그리고 기판 내에 배치된 금속 실리사이드 질화물층, 및 금속 실리사이드 질화물층 상에 배치된 컨택트 구조물을 더 포함한다.

Description

다이오드 표면 손상 제어{SURFACE DAMAGE CONTROL IN DIODES}
관련 출원들에 대한 상호 참조
본 출원은 2021년 1월 15일에 출원된 "반도체 디바이스 및 그 제조 방법(Semiconductor Device and the Method for Fabricating the Same)"이라는 발명의 명칭의 미국 특허 가출원 제63/138,078호의 이점을 주장하며, 그 개시는 그 전체가 본 명세서에 참조로 포함된다.
반도체 기술의 발전에 따라 더 높은 저장 용량, 더 빠른 프로세싱 시스템, 더 높은 성능, 및 더 낮은 비용에 대한 요구가 증가해 오고 있다. 이러한 요구를 충족시키기 위해, 반도체 산업은 예를 들어, 평면 MOSFET 및 핀 전계 효과 트랜지스터(fin field effect transistor; finFET)를 포함하는, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)와 같은, 반도체 디바이스의 치수를 계속 축소하고 있다. 이러한 축소는 반도체 제조 프로세스의 복잡성을 증가시켰다.
본 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다.
도 1a 내지 1b는 일부 실시예에 따른 다이오드의 단면도를 도시한다.
도 1c는 일부 실시예에 따른 다이오드의 디바이스 특성을 도시한다.
도 2는 일부 실시예에 따른 다이오드를 제조하기 위한 방법의 흐름도이다.
도 3 내지 19는 일부 실시예에 따라, 제조 프로세스의 다양한 단계에서의 다이오드의 단면도를 도시한다.
도 20 내지 도 21은 일부 실시예에 따른 다이오드의 제조에 사용되는 캡핑층의 결정 구조를 도시한다.
예시적인 실시예들이 이제 첨부 도면들을 참조하여 설명될 것이다. 도면에서, 유사한 참조 번호는 일반적으로 동일하고 기능적으로 유사하며 그리고/또는 구조적으로 유사한 요소를 나타낸다. 다른 언급이 없는 한, 동일한 주석(annotations)을 갖는 요소들의 논의는 서로 적용된다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들(features)을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 이들은 물론 예시일뿐 한정하려는 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에 제1 피처를 형성하기 위한 프로세스는, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 제2 피처 상에 제1 피처의 형성은 제1 피처가 제2 피처와 직접 접촉하여 형성됨을 의미한다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 여기서 논의된 실시예들 및/또는 구성들간의 관계를 본질적으로 지시하지는 않는다.
"밑", "아래", "하부", "위", "상부" 등과 같은 공간적인 상대 용어는 도면에 도시되어 있는 바와 같이 또 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위해 설명의 용이성을 위해 본 명세서에 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
본 명세서에서 "일 실시예", "실시예", "예시적인 실시예", "예시적인" 등의 언급은 설명된 실시예가 특정 피처, 구조물 또는 특성을 포함할 수 있지만 모든 실시예가 특정 피처, 구조물 또는 특성을 반드시 포함할 필요는 없다는 것을 나타낸다는 것을 주목해야 한다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 피처, 구조물, 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되거나 설명되지 않은 다른 실시예와 관련하여 그러한 피처, 구조물, 또는 특성을 달성하는 것은 당업자의 지식 내에 있을 것이다.
본 명세서의 구문 또는 용어가 한정되지 않게 설명을 위한 것이어서, 본 명세서의 용어 또는 구문이 본 명세서에서 가르침을 고려하여 당업자에 의해 해석될 것이라는 것이 이해될 것이다.
일부 실시예에서, 용어 "약" 및 "실질적으로"는 값의 5% 내에서 변하는 주어진 양(quantity)의 값을 나타낼 수 있다(예컨대, 값의 ±1%, ±2%, ±3%, ±4%, ±5%). 이들 값은 예시일뿐 한정하려는 것이 아니다. "약" 및 "실질적으로"라는 용어는 본 명세서의 교시에 비추어 당업자(들)에 의해 해석되는 값의 백분율을 지칭할 수 있다.
본 개시는 예시적인 다이오드(예컨대, 쇼트키 장벽 다이오드) 및 이를 형성하는 예시적인 방법을 제공한다. 다이오드는 반도체 기판 상에 배치된 금속층을 포함할 수 있다. 일부 실시예에서, 금속층은 금속 실리사이드 질화물층 및 금속 실리사이드층의 스택을 포함할 수 있다. 금속 실리사이드 질화물층의 질소 원자는 다이오드에서 전류 누설을 일으키는, 금속 실리사이드 질화물층 상의 표면 트랩(surface traps) 형성을 방지하거나 완화한다. 표면 트랩은 금속층이 형성되는 동안 형성된 댕글링 표면 결합(dangling surface bonds)으로 인해 발생할 수 있다. 금속층 상의 표면 트랩은 전하를 트랩하고 금속층과 기판의 반도체 물질 사이의 쇼트키 장벽을 낮출 수 있다. 쇼트키 장벽을 낮추면 다이오드의 오프 상태(off state) 동안에 전류 누설이 발생할 수 있다. 일부 실시예에서, 금속 실리사이드 질화물층 및 금속 실리사이드층의 스택을 갖는 다이오드의 표면 전류 누설은 금속층에 금속 실리사이드 질화물층이 없는 다이오드와 비교하여 약 10% 내지 약 50%만큼 감소될 수 있다. 일부 실시예에서, 다이오드는 금속층 상에 배치된 에칭 정지층 및 에칭 정지층을 관통해 금속층 상에 배치된 컨택트 구조물을 포함할 수 있다.
일부 실시예에서, 금속 실리사이드층은 금속층과 기판의 반도체 물질 사이의 실리사이드화 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 금속 실리사이드층의 상단 부분은 실리사이드화 프로세스와 동시에 수행되는 금속층의 표면 처리 프로세스 동안 금속 실리사이드 질화물층으로 변환될 수 있다. 표면 처리 프로세스는 금속층 상에 배치된 캡핑층을 관통해 금속층에 질소 원자를 도입하는 것을 포함할 수 있다. 캡핑층은 금속 질화물 물질을 포함할 수 있고, 실리사이드화 프로세스 동안 금속층의 산화를 방지할 수 있다.
일부 실시예에서, 표면 처리 프로세스 동안 캡핑층을 통한 질소 원자의 적절한 확산을 위해, 캡핑층의 금속 질화물 물질은 입방 결정 구조로 형성된다. 캡핑층의 금속 원자와 질소 원자의 입방 패킹 배열은 표면 처리 프로세스 동안 질소 기체가 캡핑층을 관통해 흐를 수 있도록 한다. 일부 실시예들에서, 입방 결정 구조를 갖는 캡핑층의 형성은 아르곤과 질소계 기체의 혼합 기체를 사용해 약 1:3 내지 약 1:4 범위의 금속 대 질소 농도 비율을 갖는 금속 질화물층을 형성하는 것을 포함할 수 있다. 일부 실시예에서, 기체 혼합물에서 질소 대 아르곤의 비율은 입방 결정 구조를 갖는 캡핑층의 금속 질화물 물질을 형성하기 위해 약 2 내지 약 4의 범위이다. 금속 대 질소 농도 비율이 약 1:3 내지 약 1:4의 범위를 벗어나고 그리고/또는 기체 혼합물 내의 질소 대 아르곤의 비율이 약 2 내지 약 4의 범위를 벗어나면, 캡핑층의 금속 원자 및 질소 원자는 예를 들어, 육방 밀집(hexagonal close-packed; HCP) 결정 구조와 같은 다른 결정 구조로 형성될 수 있다. 금속 원자와 질소 원자의 HCP 패킹 배열은 표면 처리 프로세스 동안 캡핑층을 통한 질소 원자의 확산을 차단할 수 있다.
도 1a 및 도 1b는 일부 실시예에 따른 다이오드(100)의 상이한 단면도를 도시한다. 일부 실시예에서, 다이오드(100)는 쇼트키 장벽 다이오드일 수 있다. 다른 언급이 없는 한, 동일한 주석(annotations)을 갖는 도 1a 내지 1b의 요소들에 대한 논의는 서로 적용된다.
도 1a 내지 1b를 참조하면, 다이오드(100)가 기판(102) 상에 형성될 수 있다. 예를 들어, 기판(102) 상에 형성된 FET 및/또는 다른 다이오드와 같은 다른 반도체 디바이스가 있을 수 있다. 기판(102)은 예를 들어, 실리콘, 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비화물(GaAs), 실리콘 온 절연체(silicon-on-insulator; SOI) 구조물, 다른 적절한 반도체 물질, 및 이들의 조합과 같은 반도체 물질일 수 있다. 일부 실시예에서, 기판(102)은 에피택셜 반도체층, 구배 반도체층, 또는 예를 들어, 실리콘 게르마늄층 상의 실리콘층과 같은 다른 유형의 또 다른 반도체층 상의 반도체층을 포함할 수 있다.　일부 실시예에서, 기판(102)은 p형 도펀트(예컨대, 붕소, 인듐, 알루미늄, 또는 갈륨) 또는 n형 도펀트(예컨대, 인 또는 비소)로 도핑될 수 있다.
일부 실시예에서, 다이오드(100)는 (i) 제1 웰 영역(104), (ii) 제2 웰 영역(106), (iii) 제3 웰 영역(108), (iv) 제4 웰 영역(110), (v) 제1 도핑 영역(112), (vi) 제2 도핑 영역(114), (vii) 금속층(116A, 118A, 및 120A), (viii) 얕은 트렌치 분리(shallow trench isolation; STI) 영역(122), (ix) 유전체층(124), (x) 에칭 정지층(etch stop layer; ESL))(126), (xi) 층간 유전체(interlayer dielectric; ILD) 층(128), 및 (xii) 컨택트 구조물(130, 132, 및 134)을 포함할 수 있다.
영역(101A) 내의 다이오드(100)의 요소 및/또는 부분은 애노드 영역(101A)을 형성할 수 있고, 영역(101B)은 캐소드 영역(101B)을 형성할 수 있으며, 영역(101C)은 벌크 영역(101C)을 형성할 수 있다. 일부 실시예에서, 애노드 영역(101A)은 제4 웰 영역(110), 금속층(116A), 컨택트 구조물(130), 및 영역(101A) 내의 제2 웰 영역(106), ESL(126), 및 ILD 층(128)의 부분을 포함할 수 있다. 일부 실시예에서, 캐소드 영역(101B)은 제1 도핑 영역(112), 금속층(118A), 컨택트 구조물(132), 및 영역(101B) 내의 제2 웰 영역(106), ESL(126), 및 ILD 층(128)의 부분을 포함할 수 있다. 일부 실시예에서, 벌크 영역(101C)은 제2 도핑 영역(114), 금속층(120A), 컨택트 구조물(134), 및 영역(101C) 내의 제3 웰 영역(108), ESL(126), 및 ILD 층(128)의 부분을 포함할 수 있다. 다이오드(100)는 동작 동안 애노드 영역(101A)에서 캐소드 영역(101B)으로 전류가 흐르도록 구성될 수 있고 벌크 영역(101C)을 기판(102)에 전기적으로 접속하도록 구성될 수 있다.
제1 웰 영역(104)은 기판(102) 내에 배치된 딥 웰 영역(deep well region)일 수 있다. 일부 실시예에서, 제1 웰 영역(104)은 기판(102) 내의 도펀트 유형과는 다른 유형의 도펀트(즉, n형 또는 p형)로 도핑될 수 있다. 일부 실시예에서, 제1 웰 영역(104)은 약 1×1015　원자들/cm3　내지 약 1×1017　원자들/cm3의 범위의 도핑 농도로 예를 들어, 인, 비소, 안티몬, 비스무트, 셀레늄, 텔루륨, 및 다른 적절한 n형 도펀트와 같은 n형 도펀트로 도핑될 수 있다. 일부 실시예에서, 제1 웰 영역(104)은 ESL(126) 아래 약 4 ㎛ 내지 약 6 ㎛일 수 있고 약 0.5 ㎛ 내지 약 4 ㎛ 범위의 두께를 가질 수 있다.
제2 웰 영역(106)은 제1 웰 영역(104) 상에 그리고 기판(102) 내에 배치될 수 있다. 일부 실시예에서, X축을 따른 제1 및 제2 웰 영역(104, 106)의 치수(예컨대, 폭)는 서로 실질적으로 동일할 수 있다. 일부 실시예에서, 제2 웰 영역(106)은 제1 웰 영역(104)의 도펀트 유형과 동일한 도펀트 유형(즉, n형 또는 p형)으로, 그러나 제1 웰 영역(104)의 도핑 농도보다 작은 도핑 농도로 도핑될 수 있다. 일부 실시예에서, 제2 웰 영역(106)은 약 1×1013　원자들/cm3　내지 약 1×1016　원자들/cm3의 범위의 도핑 농도로 예를 들어, 인, 비소, 안티몬, 비스무트, 셀레늄, 텔루륨, 및 다른 적절한 n형 도펀트와 같은 n형 도펀트로 도핑될 수 있다.
제3 웰 영역(108)은 기판(102) 내에서 제2 웰 영역(106)에 인접하게 그리고/또는 제2 웰 영역(106)을 측방향으로 둘러싸게 배치될 수 있다. 일부 실시예에서, 제3 웰 영역(108)은 제2 웰 영역(106)의 도펀트 유형과는 다른 도펀트 유형(즉, n형 또는 p형)으로 그리고 제2 웰 영역(106) 및 기판(102)의 도핑 농도보다 큰 도핑 농도로 도핑될 수 있다. 일부 실시예에서, 제3 웰 영역(108)은 약 1×1015　원자들/cm3　내지 약 1×1018　원자들/cm3의 범위의 도핑 농도로 예를 들어, 붕소, 인듐, 알루미늄, 갈륨, 및 다른 적절한 p형 도펀트와 같은 p형 도펀트로 도핑될 수 있다.
일부 실시예에서, 제4 웰 영역(110)은 도 1a에 도시된 바와 같이 제2 웰 영역(106) 내에 배치된 웰 영역의 어레이를 포함할 수 있다. 웰 영역의 어레이는 다이오드(100)가 디바이스 크기 및 제조 비용을 손상시키지 않고 적절하게 기능하기 위한 5개보다 많고 15개보다 적은 웰 영역을 포함할 수 있다. 일부 실시예에서, 제4 웰 영역(110)은 제2 웰 영역(106)의 도펀트 유형과는 다른 도펀트 유형(즉, n형 또는 p형)으로 그리고 제2 웰 영역(106) 및 기판(102)의 도핑 농도보다 큰 도핑 농도로 도핑될 수 있다. 일부 실시예에서, 제4 웰 영역(110)은 약 1×1015　원자들/cm3　내지 약 1×1018　원자들/cm3의 범위로 도핑 농도로 예를 들어, 붕소, 인듐, 알루미늄, 갈륨, 및 다른 적절한 p형 도펀트와 같은 p형 도펀트로 도핑될 수 있다. 일부 실시예에서, Z축을 따른 제4 웰 영역(110)의 치수(예컨대, 높이)는 STI 영역(122)의 치수보다 클 수 있다.
제1 도핑 영역(112)은 제2 웰 영역(106) 내에 배치될 수 있다. 일부 실시예에서, 제1 도핑 영역(112)은 제4 웰 영역(110) 내의 도펀트 유형과는 다른 도펀트 유형(즉, n형 또는 p형)으로, 그리고 제4 웰 영역(110)의 도핑 농도와 실질적으로 동일하거나 더 큰 도핑 농도로 도핑될 수 있다. 일부 실시예에서, 제1 도핑 영역(112)은 약 1×1017　원자들/cm3　내지 약 1×1021　원자들/cm3의 범위의 도핑 농도로 예를 들어, 인, 비소, 안티몬, 비스무트, 셀레늄, 텔루륨, 및 다른 적절한 n형 도펀트와 같은 n형 도펀트로 도핑될 수 있다. 일부 실시예에서, 제1 도핑 영역(112)은 다이오드(100)의 캐소드로서 작용할 수 있고 캐소드 영역(101B)을 캐소드 단자(도시되지 않음)에 전도적으로 결합할 수 있다. 제1 도핑 영역(112)의 도핑 농도는 캐소드 영역(101B)의 전기적 특성을 제어하는 데 사용될 수 있다.
제2 도핑 영역(114)은 제3 웰 영역(108) 내에 배치될 수 있다. 일부 실시예에서, 제2 도핑 영역(114)은 캐소드 영역(101B)을 둘러싸는 연속 영역을 형성할 수 있다. 일부 실시예에서, 제2 도핑 영역(114)은 제1 도핑 영역(112) 내의 도펀트 유형과는 다른 도펀트 유형(즉, n형 또는 p형)으로, 그리고 제1 도핑 영역(112)의 도핑 농도와 실질적으로 동일하거나 더 큰 도핑 농도로 도핑될 수 있다. 일부 실시예에서, 제2 도핑 영역(114)은 약 1×1017　원자들/cm3　내지 약 1×1021　원자들/cm3 범위의 도핑 농도로 예를 들어, 붕소, 인듐, 알루미늄, 갈륨, 및 다른 적절한 p형 도펀트와 같은 p형 도펀트로 도핑될 수 있다. 일부 실시예에서, 제2 도핑 영역(114)은 벌크 영역(101C)을 본체 단자(미도시)에 전도적으로 결합할 수 있다. 제2 도핑 영역(114)의 도핑 농도는 벌크 영역(101C)의 전기적 특성을 제어하기 위해 사용될 수 있다.
도 1a를 참조하면, 일부 실시예에서, 금속층(116A)은 (i) 제2 웰 영역(106) 및 제4 웰 영역(110) 상에 배치된 금속 실리사이드층(136), 및 (ii) 금속 실리사이드층(136) 상에 배치된 금속 실리사이드 질화물층(138)을 포함할 수 있다. 일부 실시예에서, 금속 실리사이드층(136) 및 금속 실리사이드 질화물층(138) 둘 모두가 기판(102) 내에 배치될 수 있다. 일부 실시예에서, 금속 실리사이드 질화물층(138)의 상단 표면(138s)은 기판(102)의 상단 표면(102s)과 실질적으로 동일 평면 상에 있을 수 있다. 일부 실시예에서, 금속 실리사이드층(136)과 금속 실리사이드 질화물층(138) 사이의 계면(140)은 기판(102) 내에 그리고 기판(102)의 상단 표면(142)보다 낮은 평면에 배치될 수 있다.
도 1b를 참조하면, 일부 실시예에서, 다이오드(100)는 기판(102) 내에 배치된 금속 실리사이드층(136) 및 기판(102)의 상단 표면(102s) 상에 배치된 금속 실리사이드 질화물층(138)을 갖는 금속층(116B)을 가질 수 있다. 금속 실리사이드층(136)과 금속 실리사이드 질화물층(138) 사이의 계면(140)은 기판(102)의 상단 표면(102s)과 실질적으로 동일 평면 상에 있을 수 있거나, 기판(102)(도시되지 않음)의 상단 표면(102s)보다 높은 평면에 배치될 수 있다. 기판(102)의 상단 표면(102s)에 대한 금속층(116A 및 116B)의 상대적인 위치는 아래에서 상세히 설명되는 바와 같이 다이오드(100)의 제조 프로세스에 의존할 수 있다.
도 1a 및 도 1b를 참조하면, 쇼트키 접합이 금속 실리사이드층(136)과 제2 웰 영역(106) 사이 및 금속 실리사이드층(136)과 제4 웰 영역(110) 사이의 계면에 형성될 수 있다. 일부 실시예에서, 금속 실리사이드층(136)은 코발트 실리사이드(CoxSiy), 티타늄 실리사이드(TixSiy), 니켈 실리사이드(NixSiy), 탄탈륨 실리사이드(TaxSiy), 몰리브덴(MoxSiy), 백금 실리사이드(PtxSiy), 지르코늄 실리사이드(ZrxSiy), 텅스텐 실리사이드(WxSiy), 스칸듐 실리사이드(ScxSiy), 이트륨 실리사이드(YxSiy), 테르븀 실리사이드(TbxSiy), 루테튬 실리사이드(LuxSiy), 에르븀 실리사이드(ErxSiy), 이브테르븀 실리사이드(YbxSiy), 유로퓸 실리사이드(EuxSiy), 토륨 실리사이드(ThxSiy), 망간 실리사이드(MnxSiy), 규화철(FexSiy), 로듐 실리사이드(RhxSiy), 팔라듐 실리사이드(PdxSiy), 루테늄 실리사이드(RuxSiy), 이리듐 실리사이드(IrxSiy), 오스뮴 실리사이드(OsxSiy), 다른 적절한 금속 실리사이드 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 금속 실리사이드층(136)은 CoxSiy, TixSiy, 또는 NixSiy를 포함할 수 있으며, 여기서 x 값은 1이고 y 값은 1이다.
일부 실시예에서, 금속 실리사이드 질화물층(138)은 코발트 실리사이드 질화물(CoxSiyNz), 티타늄 실리사이드 질화물(TixSiyNz), 니켈 실리사이드 질화물(NixSiyNz), 탄탈 실리사이드 질화물(TaxSiyNz), 몰리브덴 질화물(MoxSiyNz), 백금 실리사이드 질화물(PtxSiyNz), 지르코늄 실리사이드 질화물(ZrxSiyNz), 텅스텐 실리사이드 질화물(WxSiyNz), 스칸듐 실리사이드 질화물(ScxSiyNz), 이트륨 실리사이드 질화물(YxSiyNz), 테르븀 실리사이드 질화물(TbxSiyNz), 루테튬 실리사이드 질화물(LuxSiyNz), 에르븀 실리사이드 질화물(ErxSiyNz), 이브테르븀 실리사이드 질화물(YbxSiyNz), 유로퓸 실리사이드 질화물(EuxSiyNz), 토륨 실리사이드 질화물(ThxSiyNz), 망간 실리사이드 질화물(MnxSiyNz), 철 실리사이드 질화물(FexSiyNz), 로듐 실리사이드 질화물(RhxSiyNz), 팔라듐 실리사이드 질화물(PdxSiyNz), 루테늄 실리사이드 질화물(RuxSiyNz), 이리듐 실리사이드 질화물(IrxSiyNz), 오스뮴 실리사이드 질화물(OsxSiyNz), 다른 적절한 금속 실리사이드 질화물 물질, 또는 이들의 조합을 포함할 수 있고, 여기서 z의 값은 약 1 내지 약 2의 범위이다. 일부 실시예에서, 금속 실리사이드 질화물층(138)은 CoxSiyNz, TixSiyNz, 또는 NixSiyNz를 포함할 수 있고, 여기서 x의 값은 1이고, y의 값은 1이며, z의 값은 약 1 내지 약 2의 범위이다.
금속 실리사이드 질화물층(138)의 질소 원자는 금속 실리사이드층(138)의 상단 표면(138s) 상에 그리고 금속 실리사이드층(136)과 금속 실리사이드 질화물층(138) 사이의 계면(140)에서 표면 트랩의 형성을 방지하거나 완화한다. 표면 트랩은 금속층(116a)이 형성되는 동안 형성된 댕글링 표면 결합으로 인해 발생할 수 있다. 금속층(116A) 상의 그리고/또는 계면(140)에서의 표면 트랩은 전하를 트랩할 수 있고 금속층(116A)과 제2 웰 영역(106) 및 제4 웰 영역(110)의 반도체 물질(예컨대, 실리콘) 사이의 쇼트키 장벽을 낮출 수 있다. 쇼트키 장벽을 낮추면 다이오드(100)의 오프 상태 동안에 전류 누설이 발생할 수 있다. 금속 실리사이드층(136) 상의 금속 실리사이드 질화물층(138)의 사용으로, 다이오드(100)에서의 전류 누설은 금속 실리사이드 질화물층(136)이 없는 다이오드에 비해 약 10% 내지 약 50%만큼 감소될 수 있다. 따라서, 다이오드(100)의 디바이스 성능은 금속층(116A 및 116B)에서 금속 실리사이드 질화물층(138)을 사용하여 개선될 수 있다.
도 1c는 일부 실시예에 따라, 도 1a 및 1b의 라인 A-A를 따른 ESL(126), 금속 실리사이드 질화물층(138), 금속 실리사이드층(136), 및 제2 웰 영역(106)에 걸친 질소, 금속, 및 실리콘 농도 프로파일(142, 144, 및 146)을 도시한다. 도 1c에 도시된 바와 같이, 질소 원자의 피크 농도(프로파일(142))는 금속 실리사이드 질화물층(138)의 상단 표면(138s)에 가깝다. 일부 실시예에서, 다이오드(100)에서의 전류 누설의 적절한 감소를 위해, 질소 원자의 피크 농도는 금속 실리사이드 질화물층(138)의 상단 표면(138s)으로부터 거리 D1만큼 떨어져 있다. 일부 실시예에서, 거리(D1)는 약 0.05 nm 내지 약 1 nm 범위일 수 있다. 거리(D1)가 1 nm보다 크면, 다이오드(100)의 저항률 및/또는 전류 누설이 증가하고 결과적으로 디바이스 성능이 저하된다.
도 1a 내지 도 1b를 참조하면, 일부 실시예에서, 최소 전류 누설을 갖는 다이오드(100)의 적절한 디바이스 성능을 위해, 금속 실리사이드층(136)은 약 20 nm 내지 약 40 nm 범위의 두께(T1)를 가질 수 있고 금속 실리사이드 질화물층(138)은 9 nm 미만(예컨대, 약 0.1 nm 내지 약 8.9 nm)의 두께 T2를 가질 수 있다. 일부 실시예에서, 두께(T2)와 두께(T1) 간의 비율(즉, T2:T1)은 약 1:3 내지 약 1:20의 범위일 수 있다.
금속층(116A 및 116B)의 논의는 달리 언급되지 않는 한 (i) 제1 도핑 영역(112) 상에 배치된 금속층(118A 및 118B), 및 (ii) 제2 도핑 영역(114) 상에 배치된 금속층(120A 및 120B)에 적용된다.
STI 영역(122)은 애노드 영역(101A)을 캐소드 영역(101B)으로부터 전기적으로 분리하고 캐소드 영역(101B)을 벌크 영역(101C)으로부터 전기적으로 분리하도록 구성될 수 있다. 일부 실시예에서, STI 영역(122)은 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 다른 적절한 절연 물질, 및 이들의 조합과 같은 절연 물질을 포함할 수 있다. 일부 실시예에서, STI 영역(122)은 기판(102) 내에 배치될 수 있고 STI 영역(122)의 상단 표면은 기판(102)의 상단 표면(102s)과 실질적으로 동일 평면 상에 있을 수 있다. 일부 실시예에서, STI 영역(122)의 상단 표면은 도 1a에 도시된 바와 같이 금속 실리사이드층(138)의 상단 표면(138s)과 실질적으로 동일 평면 상에 있을 수 있거나, 도 1b에 도시된 바와 같이 계면(140)과 실질적으로 동일 평면 상에 있을 수 있다. 일부 실시예에서, 계면(140)은 STI 영역(122)(도시되지 않음)의 상단 표면보다 높은 평면에 있을 수 있다. 일부 실시예에서, Z축을 따른 STI 영역(122)의 치수(예컨대, 높이)는 Z축을 따른 제4 웰 영역(110)의 치수(예컨대, 높이)보다 작을 수 있다. 일부 실시예에서, Z축을 따른 STI 영역(122)의 치수(예컨대, 높이)는 Z축을 따른 제1 도핑 영역(112) 및 제2 도핑 영역(114)의 치수(예컨대, 높이)보다 클 수 있다.
일부 실시예에서, 유전체층(124)은 산화물층을 포함할 수 있고 다이오드(100)의 저항률을 제어하도록 구성될 수 있다. 저항률은 X축을 따라 유전체층(124)의 치수(예컨대, 길이)를 조정함으로써 제어될 수 있다. 유전체층들(124) 사이의 거리(D2)를 감소시키기 위해 X축을 따라 유전체층(124)의 치수(예컨대, 길이)를 연장하는 것은 다이오드(100)의 저항률을 증가시킬 수 있다. 또한, 유전체층들(124) 사이의 거리(D2)를 조정하는 것은 X축을 따라 금속층(116A 및 116B)의 치수를 제어할 수 있고, 그 결과 다이오드(100)의 저항률을 제어할 수 있다.
일부 실시예에서, ESL(126)은 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 다른 적절한 절연 물질, 및 이들의 조합과 같은 절연 물질을 포함할 수 있다. ESL(126)은 ILD 층(128) 및/또는 다이오드(100)의 컨택트 구조물(130, 132, 및 134)의 후속 프로세싱으로부터 그리고/또는 다이오드(100) 상의 그리고/또는 기판(102) 상의 다른 구조물(예컨대, 상호접속 구조물)의 후속 프로세싱으로부터 하부 층을 보호한다. 일부 실시예에서, ESL(126)은 디바이스 크기 및 제조 비용을 손상(compromise)시키지 않으면서 하부 층을 적절히 보호하기 위해 약 5 nm 내지 약 10 nm 범위의 두께(T3)를 가질 수 있다. 일부 실시예에서, 금속 실리사이드 질화물층(138)의 두께(T2)와 ESL(126)의 두께(T3) 간의 비율(즉, T2:T3)은 약 1:20 내지 약 1:40의 범위일 수 있다.
일부 실시예에서, ILD 층(128)은 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 다른 적절한 절연 물질, 및 이들의 조합과 같은 절연 물질을 포함할 수 있다. 컨택트 구조물(130, 132, 및 134)은 ILD 층(128) 및 ESL(126)을 관통해 금속 실리사이드 질화물층(138) 상에 배치될 수 있다. 컨택트 구조물(130, 132, 및 134) 각각은 예를 들어, 코발트(Co), 텅스텐(W), 루테늄(Ru), 이리듐(Ir), 니켈(Ni), 오스뮴(Os), 로듐(Rh), 알루미늄(Al), 몰리브덴(Mo), 낮은 저항률을 갖는 다른 적절한 전도성 물질, 및 이들의 조합과 같은, 낮은 저항률(예컨대, 약 50μΩ-cm, 약 40μΩ-cm, 약 30μΩ-cm, 약 20μΩ-cm, 또는 약 10μΩ-cm의 저항률)을 갖는 전도성 물질을 포함할 수 있다. 일부 실시예에서, X축을 따른 컨택트 구조물(130)의 치수(예컨대, 폭)는 X축을 따른 컨택트 구조물(132 및 134)의 치수(예컨대, 폭)보다 클 수 있다.
도 2는 일부 실시예에 따른 도 1a 및 도 1b에 도시된 단면도를 갖는 다이오드(100)를 제조하기 위한 예시적인 방법(200)의 흐름도이다. 예시적인 목적으로, 도 3 내지 21에 도시된 바와 같은 다이오드(100)를 제조하기 위한 예시적인 제조 프로세스를 참조하여 도 2에 도시된 동작들이 설명될 것이다. 도 3 내지 19는 일부 실시예에 따른 다양한 제조 스테이지에서의 다이오드(100)의 단면도이다. 도 20 내지 도 21은 일부 실시예에 따른 다이오드(100)의 제조에 사용되는 캡핑층의 결정 구조를 도시한다. 특정 응용에 따라 동작들이 다른 순서로 수행되거나 수행되지 않을 수 있다. 방법(200)은 완전한 다이오드(100)를 생성하지 않을 수 있음에 유의해야 한다. 따라서, 방법(200) 이전, 도중, 및 이후에 추가 프로세스가 제공될 수 있으며, 일부 다른 프로세스는 여기서 단지 간략하게 설명될 수 있음이 이해된다. 도 1 내지 1b의 요소와 동일한 주석을 갖는 도 3 내지 21의 요소가 위에서 설명된다.
동작(205)에서, 분리 영역이 기판에 형성된다. 예를 들어, 도 3에 도시된 바와 같이, STI 영역(122)이 기판(102)에 형성된다. STI 영역(122)의 형성은 (i) 기판(102)에 트렌치(미도시)를 형성하는 동작, (ii) 트렌치(미도시)를 채우기 위해 트렌치 내에 절연 물질층을 퇴적하는 동작, 및 (iii) 도 3의 구조물을 형성하기 위해 절연 물질층 상에 화학 기계적 연마(chemical mechanical polishing; CMP) 프로세스를 수행하는 동작으로 이루어진 순차적 동작들을 포함할 수 있다.
도 2를 참조하면, 동작(210)에서, 웰 영역이 기판에 형성된다. 예를 들어, 도 4 내지 도 6을 참조하여 설명된 바와 같이, 제1 웰 영역(104), 제2 웰 영역(106), 제3 웰 영역(108), 및 제4 웰 영역(110)이 기판(102)에 형성된다. 웰 영역의 형성은, (i) 도 4에 도시된 바와 같이 STI 영역(122) 상에 패터닝된 마스킹층(447)을 형성하는 동작, (ii) 도 4에 도시된 바와 같이 제1 웰 영역(104)을 형성하기 위해 기판(102) 내에 n형 도펀트를 주입하는 동작, (iii) 도 4의 구조물을 형성하기 위해 제1 웰 영역(104) 위의 기판 영역 상에 n형 도펀트를 주입하는 동작, (iv) 제2 웰 영역(106)에 인접한 기판 영역 내에 p형 도펀트를 주입하여 도 5의 구조물을 형성하는 동작, (v) 도 5의 구조물(도시되지 않음)로부터 패터닝된 마스킹층(447)을 제거하는 동작, (vi) 도 6에 도시된 바와 같이 패터닝된 마스킹층(647)을 형성하는 동작, (vii) 도 6의 구조물을 형성하기 위해 개구(649)를 통해 p형 도펀트를 주입하는 동작, 및 (viii) 패터닝된 마스킹층(647)을 제거하는 동작으로 이루어진 순차적인 동작들을 포함할 수 있다.
도 2를 참조하면, 동작(215)에서, 분리 영역들 사이에 도핑 영역이 형성된다. 예를 들어, 도 7에 도시된 바와 같이, 제1 도핑 영역(112) 및 제2 도핑 영역(114)은 STI 영역들(122) 사이에 형성된다. 제1 도핑 영역(112)은 도 7에 도시된 바와 같이 STI 영역들(122) 사이의 제2 웰 영역 내에 n형 도펀트를 주입함으로써 형성될 수 있다. 제2 도핑 영역(114)은 도 7에 도시된 바와 같이 제3 웰 영역(108) 내에 p형 도펀트를 주입함으로써 형성될 수 있다. 제2 도핑 영역(114)의 형성 후에, 유전체층(124)은 도 8의 구조물을 형성하기 위해 도 7의 구조물 상에 패터닝될 수 있다.
도 2를 참조하면, 동작(220)에서, 웰 영역 및 도핑 영역 상에 금속층이 형성된다. 예를 들어, 도 9 내지 도 17을 참조하여 설명된 바와 같이, 금속층(116A 및 116B)은 제2 웰 영역(106) 및 제4 웰 영역(110) 상에 형성되고, 금속층(118A 및 118B)은 제1 도핑 영역(112) 상에 형성되고, 금속층(120A 및 120B)은 제2 도핑 영역(114) 상에 형성된다. 금속층(116A, 118A, 및 120A)은 동시에 형성될 수 있고, 금속층(116B, 118B, 및 120B)은 후술하는 바와 같이 동시에 형성될 수 있다.
금속층(116A, 118A, 및 120A)의 형성은, (i) 도 8의 구조물 상에 금속층(948)을 퇴적하여 도 9의 구조물을 형성하는 동작, (ii) 도 9의 구조물 상에 캡핑층(1050)을 퇴적하여 도 10의 구조물을 형성하는 동작, (iii) 도 11에 도시된 바와 같이, 도 10의 구조물에 대해 열 어닐링 프로세스 및 표면 처리 프로세스를 동시에 수행하여 도 12의 구조물을 형성하는 동작, 및 (iv) 캡핑층(1050) 및 미반응 금속층(1248)을 제거하여 도 14의 구조물을 형성하는 동작으로 이루어진 순차적인 동작들을 포함할 수 있다.
유사하게, 금속층(116B, 118B, 및 120B)의 형성은, (i) 도 8의 구조물 상에 금속층(948)을 퇴적하여 도 9의 구조물을 형성하는 동작, (ii) 도 9의 구조물 상에 캡핑층(1050)을 퇴적하여 도 10의 구조물을 형성하는 동작, (iii) 도 11에 도시된 바와 같이, 도 10의 구조물에 대해 열 어닐링 프로세스 및 표면 처리 프로세스를 수행하여 도 13의 구조물을 형성하는 동작, 및 (iv) 캡핑층(1050) 및 미반응 금속층(1248)을 제거하여 도 15의 구조물을 형성하는 동작으로 이루어진 순차적인 동작들을 포함할 수 있다. 미반응 금속층(1248)은 실리사이드로 변환되지 않은 금속층(948)의 일부이다.
일부 실시예에서, 열 어닐링 프로세스는 약 550℃ 내지 약 850℃의 온도에서 급속 열 어닐링 프로세스로 도 10의 구조물을 어닐링하는 것을 포함할 수 있다. 열 어닐링 프로세스는 도 12 또는 도 13에 도시된 바와 같이, 금속 실리사이드층(136)을 형성하기 위해 금속층(948)과 제2 웰 영역(106), 제3 웰 영역(108), 및 제4 웰 영역(110)의 반도체 물질(예컨대, 실리콘) 사이의 실리사이드화 반응을 시작할 수 있다. 금속 실리사이드층(136)의 상단 표면은 댕글링 결합을 가질 수 있으며, 이는 위에서 설명된 바와 같이 표면 트랩을 생성할 수 있다. 열처리 프로세스와 동시에 수행되는 표면 처리 프로세스는 실리사이드화 반응 동안 금속 실리사이드층(136)의 상단 표면을 수리(repair)할 수 있다.
일부 실시예에서, 표면 처리 프로세스는 도 11에 도시된 바와 같이 열적 어닐링 프로세스 동안 질소계 기체(1152)를 유동시키는 것을 포함할 수 있다. 일부 실시예에서, 질소계 기체는 질소 기체, 암모니아 기체(NH3), 아산화질소 기체(N2O), 또는 다른 적절한 질소계 기체(1152)를 포함할 수 있다. 질소 원자는 도 12 또는 도 13에 도시된 바와 같이 금속 실리사이드층(136)의 상단부와 반응하고 금속 실리사이드 질화물층(138)을 형성할 수 있다. 도 12는, 미반응 금속층(1248)이 금속 실리사이드 질화물층(138) 상에 남아 있을 때 기판(102)의 상단 표면(102s)에 대한 금속 실리사이드층(136) 및 금속 실리사이드 질화물층(138)의 상대적 위치를 도시한다. 도 13은, 금속 실리사이드 질화물층(138) 상에 미반응 금속층(1248)이 없을 때, 기판(102)의 상단 표면(102s)에 대한 금속 실리사이드층(136) 및 금속 실리사이드 질화물층(138)의 상대적 위치를 도시한다. 금속 실리사이드 질화물층(138) 상의 미반응 금속층(1248)의 존재 또는 부재는 어닐링 온도 및 지속 시간에 의존한다.
캡핑층(1050)은 열적 어닐링 프로세스 동안 금속층(116A 및 116B)의 산화를 방지할 수 있다. 일부 실시예에서, 캡핑층(1050)의 퇴적은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 다른 적절한 금속 질화물 물질과 같은 금속 질화물층을 퇴적하는 것을 포함할 수 있다. 표면 처리 프로세스 동안 캡핑층(1050)을 통한 질소 원자의 적절한 확산을 위해, 캡핑층(1050)의 금속 질화물 물질은 도 20에 도시된 바와 같이 입방 결정 구조로 형성된다. 도 21에 도시된 바와 같이, 캡핑층(1050)의 금속 원자와 질소 원자의 입방 패킹 배열은 표면 처리 프로세스 동안 질소 기체가 캡핑층(1050)을 관통해 흐를 수 있도록 한다. 질소 기체 흐름(1152)에 노출된 캡핑층(1050)의 상단 표면(1050s)의 (100), (200) 또는 (220) 결정 평면(미도시)은 캡핑층(1050)을 통한 질소 원자의 확산을 촉진한다. 캡핑층(1050)이 예를 들어, 육방 밀집(HCP) 구조와 같은 다른 결정 구조로 형성되는 경우, 금속 원자 및 질소 원자의 HCP 패킹 배열은 표면 처리 프로세스 동안 질소 원자의 확산을 차단할 수 있다.
일부 실시예들에서, 입방 결정 구조를 갖는 캡핑층(1050)의 형성은 약 1:3 내지 약 1:4 범위의 금속 대 질소 농도 비율을 갖는 금속 질화물층을 형성하는 것을 포함할 수 있다. 금속 대 질소 농도 비율이 약 1:3 미만인 경우, 금속 질화물 물질은 HCP 결정 구조를 가질 수 있다. 일부 실시예에서, 캡핑층(1050)은 예를 들어, 질소 기체, 암모니아 기체(NH3), 아산화질소 기체(N2O) 또는 다른 적절한 질소계 기체와 같은 질소계 기체와 아르곤의 기체 혼합물을 사용하는 물리적 기상 퇴적 프로세스로 형성될 수 있다. 일부 실시예에서, 기체 혼합물에서 질소 대 아르곤의 비율이 약 2 내지 약 4의 범위이어서 입방 결정 구조 및 약 1:3 내지 약 1:4의 금속 대 질소 농도 비율을 갖는 캡핑층(1050)의 금속 질화물 물질을 형성한다. 기체 혼합물에서 질소 대 아르곤의 비율이 약 2 내지 약 4의 범위를 벗어나면, 금속의 농도가 증가할 수 있고 금속 질화물 물질은 예를 들어, HCP 결정 구조와 같은 비입방 결정 구조를 가질 수 있다.
도 2를 참조하면, 동작(225)에서, 컨택트 구조물이 금속층 상에 형성된다. 예를 들어, 도 18 및 19에 도시된 바와 같이, 컨택트 구조물(130, 132, 및 134)은 ESL(126) 및 ILD 층(128)을 관통해 금속 실리사이드 질화물층(138) 상에 형성될 수 있다. 컨택트 구조물(130, 132, 및 134)을 형성하기 전에, ESL(126)이 도 14 또는 도 15의 구조물 상에 형성되어 각각 도 16 또는 도 17의 구조물을 형성할 수 있다. ESL(126)의 형성은 ILD 층(128)의 형성이 뒤따를 수 있다. 컨택트 구조물(130, 132, 및 134)의 형성은, (i) ILD 층(128) 및 ESL(126) 내에 컨택트 개구(미도시)를 형성하는 동작, (ii) 컨택트 개구 내에 전도성 물질을 퇴적하는 동작, 및 (iii) 도 18 또는 도 19의 구조물을 형성하기 위해 전도성 물질에 대해 CMP 프로세스를 수행하는 동작으로 이루어진 순차적인 동작들을 포함할 수 있다.
본 개시는 예시적인 다이오드(예컨대, 다이오드(100)) 및 이를 형성하는 예시적인 방법(예컨대, 방법(200))을 제공한다. 다이오드는 반도체 기판 상에 배치된 금속층(예컨대, 금속층(116A-116B))을 포함할 수 있다. 일부 실시예에서, 금속층은 금속 실리사이드 질화물층(예컨대, 금속 실리사이드 질화물층(138)) 및 금속 실리사이드층(예컨대, 금속 실리사이드층(136))의 스택을 포함할 수 있다.
일부 실시예에서, 금속 실리사이드층은 금속층(예컨대, 금속층(948))과 기판의 반도체 물질 사이의 실리사이드화 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 금속 실리사이드층의 상단 부분은 실리사이드화 프로세스와 동시에 수행되는 금속층의 표면 처리 프로세스 동안 금속 실리사이드 질화물층으로 변환될 수 있다. 표면 처리 프로세스는 금속층 상에 배치된 캡핑층(예컨대, 캡핑층(1050))을 관통해 금속층에 질소 원자를 도입하는 것을 포함할 수 있다. 캡핑층은 금속 질화물 물질(예컨대, TiN)을 포함할 수 있고, 실리사이드화 프로세스 동안 금속층의 산화를 방지할 수 있다.
일부 실시예에서, 표면 처리 프로세스 동안 캡핑층을 통한 질소 원자의 적절한 확산을 위해, 캡핑층의 금속 질화물 물질은 입방 결정 구조로 형성된다. 캡핑층의 금속 원자와 질소 원자의 입방 패킹 배열은 표면 처리 프로세스 동안 질소 기체가 캡핑층을 관통해 흐를 수 있도록 한다. 일부 실시예들에서, 입방 결정 구조를 갖는 캡핑층의 형성은 아르곤과 질소계 기체의 혼합 기체를 사용해 약 1:3 내지 약 1:4 범위의 금속 대 질소 농도 비율을 갖는 금속 질화물층을 형성하는 것을 포함할 수 있다.
일부 실시예에서, 금속 실리사이드 질화물층 및 금속 실리사이드층의 스택을 갖는 다이오드의 표면 전류 누설은 금속층에 금속 실리사이드 질화물층이 없는 다이오드와 비교하여 약 10% 내지 약 50%만큼 감소될 수 있다.
일부 실시예에서, 반도체 디바이스는 기판, 기판 내에 배치된 제1 웰 영역, 제1 웰 영역에 인접하게 그리고 기판 내에 배치된 제2 웰 영역, 및 제1 웰 영역 내에 배치된 웰 영역의 어레이를 포함한다. 제1 웰 영역은 제1 유형의 도펀트를 포함하고, 제2 웰 영역은 제1 유형의 도펀트와는 다른 제2 유형의 도펀트를 포함하고, 웰 영역의 어레이는 제2 유형의 도펀트를 포함한다. 반도체 디바이스는 웰 영역들의 어레이 상에 그리고 기판 내에 배치된 금속 실리사이드층, 금속 실리사이드층 상에 그리고 기판 내에 배치된 금속 실리사이드 질화물층, 및 금속 실리사이드 질화물층 상에 배치된 컨택트 구조물을 더 포함한다.
일부 실시예에서, 반도체 디바이스는 기판, 기판 내에 배치된 제1 웰 영역, 제1 웰 영역에 인접하게 그리고 기판 내에 배치된 제2 웰 영역, 및 제1 웰 영역 내에 배치된 웰 영역의 어레이를 포함한다. 반도체 디바이스는 웰 영역들의 어레이 상에 그리고 기판 내에 배치된 실리사이드층, 기판 상에 배치된 실리사이드 질화물층, 및 실리사이드 질화물층 상에 배치된 컨택트 구조물을 더 포함한다.
일부 실시예에서, 방법은 기판 내에 제1 유형의 도펀트를 갖는 제1 웰 영역을 형성하는 단계 및 제1 웰 영역 내에 제2 유형의 도펀트를 갖는 웰 영역들의 어레이를 형성하는 단계를 포함한다. 제2 유형의 도펀트는 제1 유형의 도펀트와는 다르다. 방법은, 웰 영역들의 어레이 상에 그리고 기판 내에 금속 실리사이드층을 형성하는 단계, 금속 실리사이드층 상에 그리고 기판 내에 금속 실리사이드 질화물층을 형성하는 단계, 및 금속 실리사이드 질화물층 상에 컨택트 구조물을 형성하는 단계를 더 포함한다.
전술된 개시는, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적 및/또는 동일한 이점을 달성하기 위해, 금속 실리사이드 질화물층 상의 컨택트 구조물의 형성을 수행하게끔 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 디바이스로서,
기판;
기판 내에 배치된 제1 웰(well) 영역 - 제1 웰 영역은 제1 유형의 도펀트를 포함함 -;
제1 웰 영역에 인접하게 그리고 기판 내에 배치된 제2 웰 영역 - 제2 웰 영역은 제1 유형의 도펀트와 상이한 제2 유형의 도펀트를 포함함 -;
제1 웰 영역 내에 배치된 웰 영역들의 어레이 - 웰 영역들의 어레이는 제2 유형의 도펀트를 포함함 -;
웰 영역들의 어레이 상에 그리고 기판 내에 배치된 금속 실리사이드층;
금속 실리사이드층 상에 그리고 기판 내에 배치된 금속 실리사이드 질화물층; 및
금속 실리사이드 질화물층 상에 배치된 컨택트(contact) 구조물
을 포함하는, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
금속 실리사이드층의 제1 부분들은 웰 영역들의 어레이 상에 배치되고, 금속 실리사이드층의 제2 부분들은 제1 웰 영역 상에 배치되는 것인, 반도체 디바이스.
실시예 3. 실시예 1에 있어서,
금속 실리사이드 질화물층 상에 배치된 에칭 정지층을 더 포함하는, 반도체 디바이스.
실시예 4. 실시예 1에 있어서,
금속 실리사이드 질화물층 내의 질소 원자의 피크 농도(peak concentration)는 금속 실리사이드 질화물층의 상단 표면으로부터 약 0.05 nm 내지 약 1 nm의 거리만큼 떨어져 있는 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서,
금속 실리사이드 질화물층의 상단 표면은 기판의 상단 표면과 실질적으로 동일 평면 상에 있는 것인, 반도체 디바이스.
실시예 6. 실시예 1에 있어서,
금속 실리사이드층과 금속 실리사이드 질화물층 사이의 계면은 기판의 상단 표면보다 낮은 평면에 있는 것인, 반도체 디바이스.
실시예 7. 실시예 1에 있어서,
금속 실리사이드 질화물층의 두께와 금속 실리사이드층의 두께 간의 비율은 약 1:3 내지 약 1:20인 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서,
제1 웰 영역 상에 그리고 기판 내에 배치된 도핑 영역을 더 포함하되, 도핑 영역은 제1 유형의 도펀트를 포함하는 것인, 반도체 디바이스.
실시예 9. 실시예 8에 있어서,
도핑 영역 상에 그리고 기판 내에 배치된 다른 금속 실리사이드층; 및
다른 금속 실리사이드층 상에 그리고 기판 내에 배치된 다른 금속 실리사이드 질화물층
을 더 포함하는, 반도체 디바이스.
실시예 10. 실시예 1에 있어서,
금속 실리사이드층은 코발트 실리사이드를 포함하고, 금속 실리사이드 질화물층은 코발트 실리사이드 질화물을 포함하는 것인, 반도체 디바이스.
실시예 11. 반도체 디바이스로서,
기판;
기판 내에 배치된 제1 웰 영역;
제1 웰 영역에 인접하게 그리고 기판 내에 배치된 제2 웰 영역;
제1 웰 영역 내에 배치된 웰 영역들의 어레이;
웰 영역들의 어레이 상에 그리고 기판 내에 배치된 실리사이드층;
기판 상에 배치된 실리사이드 질화물층; 및
실리사이드 질화물층 상에 배치된 컨택트 구조물
을 포함하는, 반도체 디바이스.
실시예 12. 실시예 11에 있어서,
실리사이드층의 상단 표면은 기판의 상단 표면과 실질적으로 동일 평면 상에 있는 것인, 반도체 디바이스.
실시예 13. 실시예 11에 있어서,
실리사이드층과 실리사이드 질화물층 사이의 계면은 기판의 상단 표면과 실질적으로 동일 평면 상에 있는 것인, 반도체 디바이스.
실시예 14. 실시예 11에 있어서,
실리사이드 질화물층 상에 배치된 에칭 정지층을 더 포함하는, 반도체 디바이스.
실시예 15. 실시예 11에 있어서,
실리사이드 질화물층의 두께와 실리사이드층의 두께 간의 비율은 약 1:3 내지 약 1:20인 것인, 반도체 디바이스.
실시예 16. 실시예 11에 있어서,
실리사이드 질화물층 내의 질소 원자의 피크 농도는 실리사이드 질화물층의 상단 표면으로부터 약 0.05 nm 내지 약 1 nm의 거리만큼 떨어져 있는 것인, 반도체 디바이스.
실시예 17. 방법으로서,
기판 내에 제1 유형의 도펀트를 갖는 제1 웰 영역을 형성하는 단계;
제1 웰 영역 내에 제2 유형의 도펀트를 갖는 웰 영역들의 어레이를 형성하는 단계 - 제2 유형의 도펀트는 제1 유형의 도펀트와 상이함 -;
웰 영역들의 어레이 상에 그리고 기판 내에 금속 실리사이드층을 형성하는 단계;
금속 실리사이드층 상에 그리고 기판 내에 금속 실리사이드 질화물층을 형성하는 단계; 및
금속 실리사이드 질화물층 상에 컨택트 구조물을 형성하는 단계
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
금속 실리사이드층을 형성하는 단계는 웰 영역의 어레이 상에 금속층을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 18에 있어서,
금속 실리사이드층을 형성하는 단계는 캡핑층을 형성하는 단계를 포함하는 것인, 방법.
실시예 20. 실시예 19에 있어서,
캡핑층을 형성하는 단계는 입방 결정 구조를 갖는 질화물층을 퇴적하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    기판;
    상기 기판 내에 배치된 제1 웰(well) 영역 - 상기 제1 웰 영역은 제1 유형의 도펀트를 포함함 -;
    상기 제1 웰 영역에 인접하게 그리고 상기 기판 내에 배치된 제2 웰 영역 - 상기 제2 웰 영역은 상기 제1 유형의 도펀트와 상이한 제2 유형의 도펀트를 포함함 -;
    상기 제1 웰 영역 내에 배치된 웰 영역들의 어레이 - 상기 웰 영역들의 어레이는 상기 제2 유형의 도펀트를 포함함 -;
    상기 웰 영역들의 어레이 상에 그리고 상기 기판 내에 배치된 금속 실리사이드층;
    상기 금속 실리사이드층 상에 그리고 상기 기판 내에 배치된 금속 실리사이드 질화물층; 및
    상기 금속 실리사이드 질화물층 상에 배치된 컨택트(contact) 구조물
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 금속 실리사이드층의 제1 부분들은 상기 웰 영역들의 어레이 상에 배치되고, 상기 금속 실리사이드층의 제2 부분들은 상기 제1 웰 영역 상에 배치되는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 금속 실리사이드 질화물층 상에 배치된 에칭 정지층을 더 포함하는, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 금속 실리사이드 질화물층 내의 질소 원자의 피크 농도(peak concentration)는 상기 금속 실리사이드 질화물층의 상단 표면으로부터 0.05 nm 내지 1 nm의 거리만큼 떨어져 있는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 금속 실리사이드 질화물층의 상단 표면은 상기 기판의 상단 표면과 동일 평면 상에 있는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 금속 실리사이드층과 상기 금속 실리사이드 질화물층 사이의 계면은 상기 기판의 상단 표면보다 낮은 평면에 있는 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 금속 실리사이드 질화물층의 두께와 상기 금속 실리사이드층의 두께 간의 비율은 1:3 내지 1:20인 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 제1 웰 영역 상에 그리고 상기 기판 내에 배치된 도핑 영역을 더 포함하되, 상기 도핑 영역은 상기 제1 유형의 도펀트를 포함하는 것인, 반도체 디바이스.
  9. 반도체 디바이스로서,
    기판;
    상기 기판 내에 배치된 제1 웰 영역;
    상기 제1 웰 영역에 인접하게 그리고 상기 기판 내에 배치된 제2 웰 영역;
    상기 제1 웰 영역 내에 배치된 웰 영역들의 어레이;
    상기 웰 영역들의 어레이 상에 그리고 상기 기판 내에 배치된 실리사이드층;
    상기 기판 상에 배치된 실리사이드 질화물층; 및
    상기 실리사이드 질화물층 상에 배치된 컨택트 구조물
    을 포함하는, 반도체 디바이스.
  10. 방법으로서,
    기판 내에 제1 유형의 도펀트를 갖는 제1 웰 영역을 형성하는 단계;
    상기 제1 웰 영역 내에 제2 유형의 도펀트를 갖는 웰 영역들의 어레이를 형성하는 단계 - 상기 제2 유형의 도펀트는 상기 제1 유형의 도펀트와 상이함 -;
    상기 웰 영역들의 어레이 상에 그리고 상기 기판 내에 금속 실리사이드층을 형성하는 단계;
    상기 금속 실리사이드층 상에 그리고 상기 기판 내에 금속 실리사이드 질화물층을 형성하는 단계; 및
    상기 금속 실리사이드 질화물층 상에 컨택트 구조물을 형성하는 단계
    를 포함하는, 방법.
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