KR20220103586A - 반도체 디바이스 및 방법 - Google Patents

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Abstract

일 실시예에서, 방법은: 반도체 기판으로부터 연장되는 제 1 핀 및 제 2 핀을 형성하는 단계; 제 1 핀의 제 1 측벽, 제 2 핀의 제 2 측벽, 및 반도체 기판의 상단 표면을 따라 라이너 층을 성막하는 단계 ― 라이너 층은 5 % 내지 30 %의 범위의 질소 농도를 갖는 실리콘 산질화물로 형성됨 ―; 라이너 층 상에 실리콘으로 형성된 충전 재료를 성막하는 단계; 라이너 층 및 충전 재료를 어닐링하는 단계 ― 어닐링은 충전 재료를 실리콘 산화물로 변환하고, 어닐링은 라이너 층의 질소 농도를 1 % 내지 5 %의 범위로 감소시킴 ―; 및 라이너 층 및 충전 재료를 리세싱하여, 제 1 핀과 제 2 핀 사이에 격리 영역을 형성하는 단계를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
반도체 디바이스들은, 예를 들어, 퍼스널 컴퓨터들, 셀폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 일반적으로, 반도체 기판 위에 절연 층들 또는 유전체 층들, 도전성 층들, 및 반도체 재료 층들을 순차적으로 성막하고, 그 위에 회로 컴포넌트들 및 요소들을 형성하기 위해 리소그래피를 사용하여 다양한 재료 층들을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 사이즈(minimum feature size)를 지속적으로 축소함으로써 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 지속적으로 향상시켜, 더 많은 컴포넌트들이 주어진 구역에 집적될 수 있도록 한다.
본 개시 내용의 양태들은 첨부 도면과 함께 읽혀지는 이하의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처(feature)가 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따라, FinFET의 일 예를 3 차원 도면(three-dimensional view)으로 도시한 것이다.
도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 및 도 6b는 일부 실시예에 따른 FinFET의 제조시의 중간 스테이지들의 단면도들이다.
도 7은 일부 실시예에 따른 핀들(fin) 및 STI 영역들을 형성하기 위한 일 예의 방법의 플로우차트이다.
도 8은 일부 실시예에 따른 STI 영역들의 질소 농도를 도시한 그래프이다.
도 9a, 도 9b, 도 9c, 도 9d, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 및 도 15b는 일부 실시예에 따른 FinFET의 제조시의 추가 중간 스테이지들의 단면도들이다.
도 16은 STI 영역들을 형성하기 위한 다양한 공정들로부터의 실험 데이터의 차트이다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예들의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
일부 실시예에 따르면, 실리콘 산질화물의 라이너 및 실리콘 산화물의 충전 재료를 갖는 얕은 트렌치 격리(STI) 영역들이 형성된다. 실리콘 산질화물은 후속 공정 동안 산화로부터 하부 피처들(예컨대, 반도체 핀들)을 보호하기 위해 선택된 질소 농도를 갖는다. 예를 들어, STI 영역들의 충전 재료를 형성하는 공정 동안 어닐링이 수행될 수 있다. 라이너는 어닐링 공정 동안 산화로부터 반도체 핀들을 보호하기에 충분한 질소 농도를 갖지만, 또한 후속 공정 동안 에칭 부하를 피할 수 있을 만큼 충분히 낮은 질소 농도를 갖는다.
도 1은 일부 실시예에 따라, 단순화된 핀 전계 효과 트랜지스터들(Fin Field-Effect Transistor)(FinFET)의 일 예를 3 차원 도면(three-dimensional view)으로 도시한 것이다. FinFET(아래에서 논의됨)의 일부 다른 피처들은 설명의 명확성을 위해 생략되었다. 도시된 FinFET는, 예를 들어, 하나의 트랜지스터 또는 다수의 트랜지스터들, 예를 들어, 4 개의 트랜지스터로서 동작하는 방식으로, 전기적으로 연결될 수 있다.
FinFET는 기판(50)으로부터 연장되는 핀들(54)을 포함한다. STI 영역들(66)은 기판(50) 위에 배치되고, 핀들(54)은 이웃하는 STI 영역들(66) 사이에서 이들로부터 상방으로 돌출된다. STI 영역들(66)이 기판(50)으로부터 분리된 것으로 기술/도시되어 있지만, 본원에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판만을 지칭하는 데 사용될 수 있거나 또는 격리 영역들을 포함하는 반도체 기판을 지칭하는 데 사용될 수 있다. 추가적으로, 핀들(54)이 기판(50)과 단일의 연속적인 재료인 것으로 도시되어 있지만, 핀들(54) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀들(54)은 이웃하는 STI 영역들(66) 사이에서 이들로부터 상방으로 연장되는 부분들을 지칭한다.
게이트 구조물들(110)은 핀들(54)의 채널 영역들 위에 있다. 게이트 구조물들(110)은 게이트 유전체들(112) 및 게이트 전극들(114)을 포함한다. 게이트 유전체들(112)은 핀들(54)의 측벽들을 따라 그리고 핀들(54)의 상단 표면들 위에 배치되고, 게이트 전극들(114)은 게이트 유전체들(112) 위에 배치된다. 소스/드레인 영역들(94)은 게이트 구조물들(110)에 대해 대향되는 핀들(54)의 측들 내에 배치된다. 게이트 스페이서들(92)은 게이트 구조물들(110)로부터 소스/드레인 영역들(94)을 분리시킨다. 다수의 트랜지스터들이 형성되는 실시예들에서, 소스/드레인 영역들(94)은 다양한 트랜지스터들 사이에서 공유될 수 있다. 다수의 핀들(54)로부터 하나의 트랜지스터가 형성되는 실시예들에서, 이웃하는 소스/드레인 영역들(94)은, 예를 들어, 에피택셜 성장에 의해 그 소스/드레인 영역들(94)을 병합하거나, 또는 그 소스/드레인 영역들(94)을 동일한 소스/드레인 컨택트로 연결하는 것을 통해, 전기적으로 연결될 수 있다. (이하에서 추가로 논의되는) 하나 이상의 층간 유전체(inter-layers dielectric)(ILD) 층(들)은 소스/드레인 영역들(94) 및/또는 게이트 전극들(114) 위에 존재하며, 이러한 층간 유전체(ILD) 층(들)을 관통하여 소스/드레인 영역들(94) 및 게이트 전극들(114)에 대한 컨택트들(이하에서 추가로 논의됨)이 형성된다.
도 1은 여러 참조 단면들을 추가로 도시한 것이다. 단면 A-A는 게이트 전극(114)의 길이 방향 축에 따른 것이다. 단면 B-B는 단면 A-A에 수직이고, 핀들(54)의 길이 방향 축에 따른 것이다. 단면 C-C는 단면 A-A와 평행하며, FinFET의 소스/드레인 영역들(94)을 통해 연장된다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다.
본원에서 논의되는 일부 실시예들은 게이트-라스트 공정(gate-last process)을 사용하여 형성된 FinFET의 맥락에서 논의된다. 다른 실시예들에서, 게이트 퍼스트 공정(gate-first process)이 사용될 수 있다. 또한, 일부 실시예는 평면 디바이스들, 예를 들어, 평면 FET에서 사용되는 양태들을 고려하고 있다.
도 2a 내지 도 6b는 일부 실시예에 따른 FinFET의 제조시의 중간 스테이지들의 단면도들이다. 도 2a, 도 3a, 도 4a, 도 5a, 및 도 6a는 도 1에 도시된 참조 단면 A-A를 도시한 것이며, 다수의 핀들(54)을 도시하고 있다. 도 2a, 도 3a, 도 4a, 도 5a, 및 도 6a는 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에서의 피처들을 도시하고 있다(이하에서 추가로 논의됨). 도 2b, 도 3b, 도 4b, 도 5b, 및 도 6b는 도 1에 도시된 단면 B-B을 도시한 것으로, 다수의 핀들(54)은 제외하고 있다. 도 2b, 도 3b, 도 4b, 도 5b, 및 도 6b는 n 타입 영역(50N) 또는 p 타입 영역(50P)에서의 피처들을 도시한 것이다. 예를 들어, 도 2b, 도 3b, 도 4b, 도 5b, 및 도 6b에 도시된 구조물들은 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에 적용될 수 있으며, n 타입 영역(50N) 및 p 타입 영역(50P)의 구조물들의 차이점들(존재하는 경우)은 각 도면을 수반하는 텍스트에서 설명된다.
이하에서 보다 상세히 논의되는 바와 같이, 도 2a 내지 도 6b는, 핀들(54)(도 2a 및 도 2b 참조)을 형성되고 핀들(54) 주위에 STI 영역들(66)(도 6a 및 도 6b 참조)을 형성하는 공정을 도시한 것이다. 도 7은 일부 실시예에 따른 핀들(54) 및 STI 영역들(66)을 형성하기 위한 일 예의 방법(200)의 플로우차트이다. STI 영역들(66)은 초기에 라이너 층(62)(도 3a 및 도 3b 참조) 및 충전 재료(64)(도 4a 및 도 4b 참조)를 형성함으로써 형성된다. 충전 재료(64)는 유동성 화학 기상 성막(flowable chemical vapor deposition)(FCVD) 공정에 의해 형성될 수 있으며, 여기서 제 1 재료가 성막된 다음 산화물과 같은 제 2 재료로 변환된다. 유리하게도, 라이너 층(62)은 충전 재료(64)의 변환 동안 산화로부터 핀들(54)을 보호하는 것을 돕는 유전체 재료로 형성된다. 이러한 유전체 재료는, 하부의 피처들, 예컨대, 핀들(54)의 산화를 방지하거나 감소시키는 데 도움이 된다는 점에서 우수한 "내산화성"을 갖는다고 지칭된다. 변환 공정 동안, 라이너 층(62)의 유전체 재료의 조성이 변경된다. 변환 공정 후, 라이너 층(62)의 재료는, STI 영역들(66)을 리세싱하는 데 사용되는 에칭 공정과 관련하여 충전 재료(64)와 유사한 에칭 레이트를 갖는다. 따라서, 후속 공정 단계들 동안 에칭 부하가 회피되거나 감소될 수 있다.
도 2a 및 도 2b와 방법(200)의 단계(202)에서, 기판(50)을 제공하고, 기판(50)으로부터 연장되는 핀들(54)을 형성한다. 기판(50)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는 반도체 기판, 예를 들어, 벌크 반도체, 또는 반도체-온-절연체(semiconductor-on-insulator)(SOI) 기판 등일 수 있다. 기판(50)은 웨이퍼, 예컨대, 실리콘 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide)(BOX) 층, 또는 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 글래스 기판 상에 제공된다. 다른 기판들, 예를 들어, 다중 층 또는 구배 기판(multi-layered or gradient substrate)이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 n 타입 영역(50N) 및 p 타입 영역(50P)을 갖는다. n 타입 영역(50N)은 NMOS 트랜지스터들, 예컨대, n 타입 FinFET와 같은 n 타입 디바이스들을 형성하기 위한 것일 수 있다. p 타입 영역(50P)은 PMOS 트랜지스터들, 예컨대, p 타입 FinFET와 같은 p 타입 디바이스들을 형성하기 위한 것일 수 있다. n 타입 영역(50N)은 p 타입 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예컨대, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)이 n 타입 영역(50N)과 p 타입 영역(50P) 사이에 배치될 수 있다.
핀들(54)은 기판(50) 내에 형성된다. 핀들(54)은 반도체 스트립들이다. 일부 실시예에서, 핀들(54)은 기판(50) 내에 트렌치들(52)을 에칭함으로써 기판(50) 내에 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch)(RIE), 중성 빔 에칭(neutral beam etch)(NBE) 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있으며, 핀들(54)의 패턴을 갖는 마스크들(56)과 함께 수행될 수 있다. 에칭은 이방성일 수 있다.
마스크들(56)은 단일 층 마스크일 수 있거나, 제 1 마스크 층(56A) 및 제 2 마스크 층(56B)을 각각 포함하는 다층 마스크들과 같은 다층 마스크들일 수 있다. 제 1 마스크 층(56A) 및 제 2 마스크 층(56B)은 각각 실리콘 산화물, 실리콘 질화물, 이들의 조합 등과 같은 유전체 재료로 형성될 수 있고, 허용 가능한 기법에 따라 성막되거나 열적으로 성장될 수 있다. 제 1 마스크 층(56A)의 재료는 제 2 마스크 층(56B)의 재료의 에칭으로부터 높은 에칭 선택비를 가질 수 있다. 예를 들어, 제 1 마스크 층(56A)은 실리콘 산화물로 형성될 수 있고, 제 2 마스크 층(56B)은 실리콘 질화물로 형성될 수 있다.
핀들(54)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(54)은 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 공정 및 자체 정렬 공정(self-aligned process)과 결합하여, 예를 들어, 단일 직접 포토리소그래피 공정(single, direct photolithography process)을 사용하여 다른 방식으로 얻을 수 있는 것보다 작은 피치들(pitches)을 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층은 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들은 자체 정렬 공정을 사용하여 패터닝된 희생 층 옆에 형성된다. 희생 층은 그 후 제거되고, 남아 있는 스페이서들은 그 후 핀들(54)을 패터닝하는 데 사용될 수 있다. 일부 실시예에서, 마스크들(56)은 핀들(54) 상에서 유지될 수 있다.
도 3a 및 도 3b와 방법(200)의 단계(204)에서, 라이너 층(62)은 기판(50)의 트렌치들(52) 내에, 예컨대, 기판(50)의 상단 표면, 핀들(54)의 측벽들, 및 마스크들(56)(존재하는 경우) 또는 핀들(54)의 상단 표면들 상에 성막된다. 라이너 층(62)은 후속 공정 동안 변경될 유전체 재료로 형성된다. 유전체 재료들의 예는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산탄화질화물 등을 포함한다. 라이너 층(62)는 원자 층 성막(ALD), 화학 기상 성막(CVD), 또는 플라즈마 강화 CVD (PECVD) 등과 같은 성막 공정에 의해 형성될 수 있다. 일부 실시예에서, 라이너 층(62)은 ALD에 의해 실리콘 산질화물로 형성되고, 실리콘 산질화물의 질소 농도(예컨대, 원자 백분율)는 후속 공정에서 감소될 것이다.
라이너 층(62)을 형성하기 위한 일 예로서, 기판(50)은 ALD 챔버 내에 배치될 수 있으며, 이 챔버 내에서 ALD 사이클들은 소스 전구체 가스들을 ALD 챔버 내로 순차적으로 도입함으로써 수행되어, 라이너 층(62)을 성막한다. ALD 공정은 컨포멀 성막 공정이다. 따라서, 라이너 층(62)의 수평 부분들의 두께는 라이너 층(62)의 수직 부분들의 두께와 동일하다. 라이너 층(62)의 두께(T1)는 아래에서 보다 상세히 논의된다.
방법(200)의 단계(206)에서, ALD 사이클의 제 1 펄스는 실리콘 소스 전구체를 ALD 챔버 내로 도입함으로써 수행되고, 따라서 기판(50)을 실리콘 소스 전구체에 노출시킨다. 일부 실시예에서, 실리콘 소스 전구체는 헥사클로로디실란(hexachlorodisilane)(Si2Cl6, HCD)이지만, 다른 실리콘 소스 전구체들이 사용될 수 있다. 제 1 펄스는 약 450 ℃ 내지 약 700 ℃의 범위의 온도 및 약 50 Pa 내지 약 200 Pa 범위의 압력에서 수행될 수 있다(예컨대, ALD 챔버가 유지될 수 있다). 일부 실시예에서, 플라즈마는 실리콘 소스 전구체가 ALD 챔버 내로 도입될 때는 턴온되지 않는다. 제 1 펄스 동안, 기판(50) 표면의 OH 결합들이 끊어진다. ALD 공정 전에 자연 산화물의 형성 및/또는 수분에 대한 노출로 인해 기판(50)의 표면에는 OH 결합들이 존재할 수 있다. OH 결합들이 끊어질 경우, 실리콘 소스 전구체로부터의 실리콘 원자들은 (이 전구체와 결합된 염소 원자들과 함께) 산소 원자들과 결합하여, O-Si-Cl 결합들을 형성하고, 각 실리콘 원자는 3 개의 염소 원자들과 결합한다. 실리콘 소스 전구체는 ALD 챔버에서 약 5 초 내지 약 120 초 범위의 지속기간 동안 유지될 수 있다. 그 후 실리콘 소스 전구체는, 예를 들어, 허용 가능한 진공 공정에 의해 및/또는 불활성 가스를 ALD 챔버로 유입시키는 공정에 의해, ALD 챔버로부터 퍼징(purge)된다.
방법(200)의 단계(208)에서, ALD 사이클의 제 2 펄스는 산소 소스 전구체를 ALD 챔버 내로 도입함으로써 수행되고, 따라서 기판(50)을 산소 소스 전구체에 노출시킨다. 일부 실시예에서, 산소 소스는 이산소(dioxygen)(O2)이지만, 다른 산소 소스 전구체들이 사용할 수 있다. 제 2 펄스는 약 450 ℃ 내지 약 700 ℃의 범위의 온도 및 약 600 Pa 내지 약 2000 Pa 범위의 압력에서 수행될 수 있다(예컨대, ALD 챔버가 유지될 수 있다). 일부 실시예에서, 플라즈마는 산소 소스 전구체가 ALD 챔버 내로 도입될 때는 턴온되지 않는다. 제 2 펄스 동안, 일부의 Si-Cl 결합들이 끊어진다. Si-Cl 결합들이 끊어질 경우, 산소 소스 전구체로부터의 산소 원자들은 실리콘 원자들과 결합하여, O-Si-O 결합들을 형성한다. 일부 O-Si-Cl 결합들은 유지되고, 그에 따라 각 실리콘 원자는 두 개의 산소 원자 및 하나의 염소 원자와 결합한다. 산소 소스 전구체는 ALD 챔버에서 약 5 초 내지 약 100 초의 범위의 지속기간 동안 유지될 수 있다. 산소 소스 전구체는, 예를 들어, 허용 가능한 진공 공정에 의해 및/또는 불활성 가스를 ALD 챔버로 유입시키는 공정에 의해, ALD 챔버로부터 퍼징된다.
방법(200)의 단계(210)에서, ALD 사이클의 제 3 펄스는 질소 소스 전구체를 ALD 챔버 내로 도입함으로써 수행되고, 따라서 기판(50)을 질소 소스 전구체에 노출시킨다. 일부 실시예에서, 질소 소스 전구체는 암모니아(NH3)이지만, 다른 질소 소스 전구체들이 사용할 수 있다. 제 3 펄스는 약 450 ℃ 내지 약 700 ℃의 범위의 온도 및 약 600 Pa 내지 약 1500 Pa의 범위의 압력에서 수행될 수 있다(예컨대, ALD 챔버가 유지될 수 있다). 일부 실시예에서, 플라즈마는 질소 소스 전구체가 ALD 챔버 내로 도입될 때는 턴온되지 않는다. 제 3 펄스 동안, 남아 있는 Si-Cl 결합들이 끊어진다. Si-Cl 결합들이 끊어질 경우, 질소 소스 전구체로부터의 질소 원자들은 실리콘 원자들과 결합하여, O-Si-N 결합들을 형성한다. 그 결과, 각 실리콘 원자는 두 개의 산소 원자 및 하나의 질소 원자와 결합한다. 질소 소스 전구체로부터의 수소 원자들은 또한 산소 원자들과 결합하여, OH 결합들을 형성한다. 질소 소스 전구체는 ALD 챔버에서 약 5 초 내지 약 100 초의 범위의 지속기간 동안 유지될 수 있다. 그 후, 질소 소스 전구체는, 예를 들어, 허용 가능한 진공 공정에 의해 및/또는 불활성 가스를 ALD 챔버로 유입시키는 공정에 의해, ALD 챔버로부터 퍼징된다.
위에서 논의된 공정들에서, 단계들(206, 208, 210)에서 순차적으로 수행되는 펄스들은 ALD 사이클로 지칭될 수 있으며, ALD 사이클은 실리콘 원자 및 대응 결합된 질소 원자 및 산소 원자 그룹들을 포함하는 원자 층(때로는 일분자층(monolayer)이라고 지칭됨)의 성장을 초래할 수 있다. ALD 사이클로 인한 원자 층은 약 20 Å 내지 약 60 Å 범위의 두께를 가질 수 있다.
그 후, ALD 사이클은 단계들(206, 208, 210)을 반복하여 반복되고, 그에 따라 복수의 원자 층들이 성막되어 라이너 층(62)을 형성하게 된다. 후속 ALD 사이클들에서, 실리콘 소스 전구체의 펄싱으로 인해 이전 ALD 사이클에서 형성된 OH 결합이 끊어지고, O-Si-Cl 결합들이 형성된다. 그 후, 일부 O-Si-Cl 결합들은 산소 소스 전구체의 펄싱으로 인해 Si-O 결합들로 대체된다. 다른 Si-Cl 결합들은 그 후 질소 소스 전구체의 펄싱으로 인해 Si-N 결합들로 대체되고 더 많은 OH 결합들이 형성된다.
ALD 사이클은 라이너 층(62)이 원하는 두께(T1)를 가질 때까지 반복된다. 두께(T1)는 약 15 Å 내지 약 50 Å의 범위일 수 있다. 아래에서 보다 상세히 논의되는 바와 같이, 라이너 층(62)을 이러한 범위의 두께(T1)로 성막하게 되면, 후속 공정 단계들 동안 산화로부터 핀들(54)에 대해 충분한 보호를 제공하고 에칭 부하를 방지하는 데 도움이 된다. 라이너 층(62)의 원하는 두께(T1)에 따라 많은 원자 층들이 성막될 수 있다. 예를 들어, 위에서 논의한 두께(T1)를 갖는 라이너 층(62)을 성막하기 위해, ALD 사이클은 약 5 내지 약 100 회 반복될 수 있다. ALD 사이클을 이러한 범위의 수량의 회수로 반복하면 라이너 층(62)이 그러한 두께(T1)로 형성될 수 있다. 이 범위를 벗어난 수량의 회수만큼 ALD 사이클을 반복하면 라이너 층(62)이 그러한 두께(T1)로 형성되지 않을 수 있다.
ALD 공정이 완료된 후, 라이너 층(62)은 약 20 % 내지 약 50 %의 범위의 실리콘 농도, 약 20 % 내지 약 50 %의 범위의 산소 농도, 및 약 5 % 내지 약 30 %의 범위의 질소 농도를 갖는다. 아래에서 보다 상세히 논의되는 바와 같이, 라이너 층(62)을 이러한 범위의 질소 농도로 형성하게 되면, 후속 공정 단계들 동안 산화로부터 핀들(54)에 대해 충분한 보호를 제공하고 에칭 부하를 방지하는 데 도움이 된다. 위에서 논의된 온도에서 그리고 위에서 논의된 지속기간 동안 ALD 공정의 펄스들을 수행하면, 라이너 층(62)이 그러한 질소 농도로 형성될 수 있다. ALD 공정의 펄스들을 위에서 논의된 온도를 벗어 나거나 또는 위에서 논의된 지속기간을 벗어 나게 수행하게 되면, 라이너 층(62)이 그러한 질소 농도로 형성되지 않을 수 있다.
이어서, 방법(200)의 단계(212)에서, 충전 재료(64)(도 4a 내지 도 5b 참조)가 라이너 층(62) 상에 형성될 것이다. 충전 재료(64)는 고밀도 플라즈마 화학 기상 성막(high density plasma chemical vapor deposition)(HDP-CVD), 또는 FCVD 등에 의해 형성될 수 있다. 구체적으로, 그리고 아래에서 추가로 논의되는 바와 같이, 충전 재료(64)는 초기에 제 1 재료로 형성되고 이어서 제 2 재료로 변환된다. 일부 실시예에서, FCVD 공정이 수행되며, 여기서 충전 재료(64)는 초기에 반도체 재료로 형성되고 이어서 사후 경화(post curing)에 의해 유전체 재료로 변환된다. 반도체 재료들의 예는 실리콘, 및 게르마늄 등을 포함한다. 유전체 재료들의 예는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산탄화질화물 등을 포함한다.
도 4a 및 도 4b와 방법(200)의 단계(214)에서, 충전 재료(64)를 위한 제 1 층이 라이너 층(62) 상에 성막된다. 예시된 실시예에서, 충전 재료(64)는 원격 플라즈마에서 CVD 기반 재료 성막에 의해 성막된 비정질 실리콘의 층이다. 아래에서 추가로 논의되는 바와 같이, 실리콘은 사후 경화에 의해 산화물과 같은 다른 재료로 변환될 것이다.
도 5a 및 도 5b와 방법(200)의 단계(216)에서, 라이너 층(62) 및 충전 재료(64)를 어닐링하여 충전 재료(64)를 유전체 재료로 변환한다. 일부 실시예에서, 어닐링은 스팀(H2O)을 공정 가스로서 사용하여 수행된 습식 어닐링 공정에 의한 것이지만, 다른 공정 가스들이 사용될 수 있다. 공정 가스(예컨대, H2O)는 인시츄 스팀 생성(in-situ steam generation)(ISSG)에 의해 생성될 수 있지만, 공정 가스를 생성하는 데 다른 기법들이 사용될 수 있다. 습식 어닐링 공정은 공정 가스(예컨대, 물/스팀)로부터의 산소를 충전 재료(64) 내로 주입하여, 충전 재료(64)를 유전체 재료로 변환한다. 일부 실시예에서, 충전 재료(64)는 습식 어닐링 공정 전에는 실리콘이고, 습식 어닐링 공정 후에는 실리콘 산화물이 된다. 습식 어닐링 공정은 고온에서, 예를 들어, 약 400 ℃ 내지 약 750 ℃의 범위의 온도에서 수행된다. 습식 어닐링 공정은 약 1 시간 내지 약 5 시간의 범위의 지속기간 동안 수행될 수 있다. 약 400 ℃ 미만의 온도 또는 약 1 시간 미만의 지속기간 동안 습식 어닐링 공정을 수행하게 되면, 충전 재료(64)의 불충분한 산화를 초래할 수 있으며, 약 750 ℃ 초과의 온도 또는 약 5 시간 초과의 지속기간 동안 습식 어닐링 공정을 수행하게 되면, 핀들(54)의 산화를 초래할 수 있다. 일부 실시예에서, 습식 어닐링 공정의 온도는 핀들(54)이 약 5 nm 미만과 같은 보다 작은 평균 임계 치수로 형성될 경우 더 낮아질 수 있다.
라이너 층(62)은 습식 어닐링 공정 동안 산화로부터 핀들(54)을 보호한다. 위에서 언급했듯이, 라이너 층(62)은 우수한 내산화성을 갖는 유전체 재료, 예를 들어, 적어도 약 5 %의 질소 농도를 갖는 실리콘 산질화물로 형성될 수 있다. 이러한 유전체 재료의 라이너 층(62)을 형성하게 되면, 산소 원자들이 충전 재료(64)로부터 핀들(54)로 주입되는 것을 차단할 수 있으며, 이는 질소의 존재가 산화를 차단하는 것을 도울 수 있기 때문이다. 따라서, 핀들(54)의 산화는 회피되거나 감소될 수 있으며, 이는 FinFET의 성능을 향상시킬 수 있다.
라이너 층(62)의 유전체 재료의 조성은 습식 어닐링 공정 동안 변경된다. 라이너 층(62)이 실리콘 산질화물로 형성되는 실시예에서, 습식 어닐링 공정은 라이너 층(62)으로부터 질소를 배출하여 실리콘 산질화물의 질소 농도를 감소시킨다. 예를 들어, 습식 어닐링 공정이 완료된 후, 라이너 층(62)은 약 20 % 내지 약 50 %의 범위의 실리콘 농도, 약 20 % 내지 약 50 %의 범위의 산소 농도, 및 10 % 미만, 예를 들어, 5 % 미만, 예를 들어, 약 1% 내지 약 5%의 범위의 질소 농도를 가질 수 있다. 라이너 층(62)의 최종 질소 농도는 라이너 층(62)의 초기 질소 농도의 약 10 %로까지 감소될 수 있다. 일부 실시예에서, 습식 어닐링 공정은 라이너 층(62)으로부터 질소의 일부를 배출하므로, 라이너 층(62)은 습식 어닐링 공정 이전보다 습식 어닐링 공정 이후에 질소 농도가 더 낮아진 실리콘 산질화물이 된다. 일부 실시예에서, 습식 어닐링 공정은 라이너 층(62)으로부터 모든 질소를 배출하므로, 라이너 층(62)은 습식 어닐링 공정 이후에 실리콘 산화물이 된다.
위에서 언급한 바와 같이, 라이너 층(62)은 라이너 층(62)의 유전체 재료의 초기 조성이 약 5 % 내지 약 30 %의 범위의 질소 농도를 갖도록 형성된다. 라이너 층(62)의 초기 질소 농도가 약 5 % 미만이면, 라이너 층(62)은 습식 어닐링 공정 동안 산화로부터 핀들(54)을 보호할 정도로 적절한 내산화성을 갖지 못할 수 있다. 구체적으로, 습식 어닐링 공정이 완료되기 전에 라이너 층(62)으로부터 모든 질소가 배출될 수 있다. 따라서, 핀들(54)의 바람직하지 않은 산화가 발생할 수 있다. 라이너 층(62)의 초기 질소 농도가 약 30 %를 초과하면, 라이너 층(62) 및 충전 재료(64)는 상이한 에칭 레이트를 가질 수 있다. 구체적으로, 습식 어닐링 공정이 완료된 후에도 라이너 층(62)에는 너무 많은 질소가 남아 있을 수 있다. 따라서, 라이너 층(62)의 재료는 충전 재료(64)의 에칭으로부터 높은 에칭 선택비를 가질 수 있다. 따라서, 후속 공정 단계들 동안 바람직하지 않은 에칭 부하가 발생할 수 있다. 라이너 층(62)의 질소 농도를 감소시키게 되면, 라이너 층(62)과 충전 재료(64) 사이의 에칭 선택비가 감소된다. 따라서, 라이너 층(62)을 약 5 % 내지 약 30 %의 범위의 초기 질소 농도를 갖도록 형성하게 되면, 핀들(54)의 바람직하지 않은 산화를 회피하거나 감소시키는 데 도움이 되고, 그리고 라이너 층(62)과 충전 재료(64) 사이의 에칭 선택비가 후속 에칭 부하를 회피할 정도로 충분히 감소되도록 보장하는 데 도움이 된다.
라이너 층(62)의 질소 농도를 감소시키게 되면, 라이너 층(62)의 전기적 성능이 향상될 수 있다. 구체적으로, 라이너 층(62)이 초기에 보다 큰 질소 농도로 형성될 경우, 기판(50)과 관련하여 보다 큰 유효 산화물 전하량(effective oxide charge)을 가질 수 있지만, 라이너 층(62)의 질소 농도를 감소시키면, 또한 기판(50)과 관련하여 유효 산화물 전하량이 감소된다. 예를 들어, 라이너 층(62)과 기판(50)의 계면(예컨대, 핀들(54)의 각각)은 습식 어닐링 공정 전에는 최대 약 5×1011의 쿨롱까지의 유효 산화물 전하량(Qeff)을 가질 수 있지만, 습식 어닐링 공정 후에는 약 2×1011의 쿨롱으로까지 감소된 유효 산화물 전하량(Qeff)을 가질 수 있다. 라이너 층(62)과 기판(50)의 계면의 유효 산화물 전하량을 감소시키면, 결과적인 FinFET의 채널 누설이 감소될 수 있고 채널 이동성이 향상될 수 있다.
라이너 층(62)의 두께는 습식 어닐링 공정 동안 감소된다. 라이너 층(62)의 두께는 라이너 층(62)의 일부가 충전 재료(64)로 변환되므로 감소된다. 구체적으로, 라이너 층(62)의 상부 부분들(예컨대, 충전 재료(64)의 근위의 부분들)은 라이너 층(62)의 재료(예컨대, 실리콘 산질화물)로부터 충전 재료(64)의 재료(예컨대, 실리콘 산화물)로 변환될 수 있다. 반대로, 라이너 층(62)의 하부 부분들(예컨대, 충전 재료(64)의 원위의 부분들)은 라이너 층(62)의 재료(예컨대, 질소 농도가 감소함에도 불구하고 실리콘 산질화물)로서 남아 있다. 예를 들어, 습식 어닐링 공정이 완료된 후, 라이너 층(62)의 남아 있는 부분들은 약 1 Å 내지 약 10 Å의 범위의 두께(T2)를 가질 수 있다. 라이너 층(62)의 최종 두께(T2)는 라이너 층(62)의 초기 두께(T1)의 약 10 % 내지 약 30 %일 수 있다.
위에서 언급한 바와 같이, 라이너 층(62)은 초기 두께(T1)가 약 15 Å 내지 약 50 Å의 범위에 있도록 형성된다. 초기 두께(T1)가 약 15 Å 미만이면, 라이너 층(62)은 습식 어닐링 공정 동안 산화로부터 핀들(54)을 보호할 정도로 적절한 내산화성을 갖지 못할 수 있다. 구체적으로, 라이너 층(62)의 두께는 습식 어닐링 공정이 완료되기 전에 매우 작도록 감소될 수 있고, 따라서, 라이너 층(62)은 산소 원자들이 충전 재료(64)로부터 핀들(54) 내로 주입되는 것을 차단하지 못할 수 있다. 따라서, 핀들(54)의 바람직하지 않은 산화가 발생할 수 있다. 초기 두께(T1)가 약 50 Å를 초과하면, 라이너 층(62) 및 충전 재료(64)는 상이한 에칭 레이트를 가질 수 있다. 구체적으로, 라이너 층(62)의 하부 부분들(예컨대, 충전 재료(64)의 원위의 부분들)은 그 부분들로부터 충분한 질소를 배출하지 못할 수 있고, 따라서, 습식 어닐링 공정이 완료된 후에도 라이너 층(62)에는 매우 많은 질소가 남아 있을 수 있다. 따라서, 라이너 층(62)의 재료는 충전 재료(64)의 에칭으로부터 높은 에칭 선택비를 가질 수 있다. 따라서, 후속 공정 단계들 동안 바람직하지 않은 에칭 부하가 발생할 수 있다. 따라서, 라이너 층(62)을 약 15 Å 내지 약 50 Å의 범위의 초기 두께(T1)를 갖도록 형성하게 되면, 핀들(54)의 바람직하지 않은 산화 및 후속 에칭 부하를 회피하거나 감소시키는 데 도움이 된다.
도 6a 및 도 6b와 방법(200)의 단계(218)에서, 라이너 층(62) 및 충전 재료(64)를 리세싱하여 핀들(54) 사이에 STI 영역들(66)을 형성한다. 라이너 층(62) 및 충전 재료(64)는 평탄화, 에칭, 또는 이들의 조합 등에 의해 리세스싱될 수 있다. 예를 들어, 라이너 층(62) 및 충전 재료(64)는 평탄화되고 이어서 에칭될 수 있다.
라이너 층(62) 및 충전 재료(64)는 먼저 평탄화될 수 있다. 따라서, 핀들(54) 위의 라이너 층(62) 및 충전 재료(64)의 과잉 부분들이 제거된다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합들 등과 같은 평탄화 공정이 이용될 수 있다. 평탄화 공정은, 핀들(54), 라이너 층(62), 및 충전 재료(64)의 상단 표면들이 평탄화 공정이 완료된 후 (공정 변동들 내에서) 동일한 평면이 되도록, 핀들(54)을 노출시킨다. 마스크들(56)이 핀들(54) 상에 유지되는 실시예들에서, 평탄화 공정은, 마스크들(56) 또는 핀들(54)의 각각, 라이너 층(62), 및 충전 재료(64)의 상단 표면들이 평탄화 공정이 완료된 후 (공정 변동들 내에서) 동일한 평면이 되도록, 마스크들(56)을 노출하거나 마스크들(56)을 제거한다.
평탄화 후, 라이너 층(62) 및 충전 재료(64)는 STI 영역들(66)을 형성하도록 에칭될 수 있다. 따라서, 라이너 층(62) 및 충전 재료(64)는, n 타입 영역(50N) 및 p 타입 영역(50P) 내의 핀들(54)의 상부 부분들이 이웃하는 STI 영역들(66) 사이에서 돌출되도록, 리세싱된다. 또한, STI 영역들(66)의 상단 표면들은 (도시된 바와 같은) 평탄한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역들(66)의 상단 표면들은 적절한 에칭에 의해 평탄하고, 볼록하고, 및/또는 오목하게 형성될 수 있다. STI 영역들(66)은 허용 가능한 에칭 공정, 예를 들어, 라이너 층(62) 및 충전 재료(64)의 재료에 대해 선택적인(예컨대, 핀들(54)의 재료보다 빠른 레이트로 라이너 층(62) 및 충전 재료(64)의 재료들을 에칭하는) 공정을 사용하여 에칭될 수 있다. 예를 들어, 희석된 불화 수소(dilute hydrofluoric)(dHF) 산(acid)을 사용하는 습식 에칭이 사용될 수 있다. 위에서 언급한 바와 같이, 라이너 층(62)의 최종 질소 농도는, STI 영역들(66)을 리세싱하는 데 사용되는 에칭 공정과 관련하여, 라이너 층(62)이 충전 재료(64)와 유사한 에칭 레이트를 가질 정도로 충분히 낮다. 예를 들어, 일부 실시예에서, STI 영역들(66)을 리세스하는 데 사용되는 에칭 공정은 실질적으로 동일한 레이트로 라이너 층(62) 및 충전 재료(64)의 재료(들)를 제거한다. 따라서, STI 영역들(66)이 형성된 후, 라이너 층(62) 및 충전 재료(64)의 상단 표면들은 (공정 변동들 내에서) 동일한 평면이 된다. 결과적인 STI 영역들(66)의 각각은 라이너 또는 라이너 층(라이너 층(62)의 리세싱된 부분을 포함함) 및 메인 층(충전 재료(64)의 리세싱된 부분을 포함함)을 포함한다.
도 2a 내지 도 6b와 관련하여 기술된 공정은 핀들(54)의 형성 방법에 대한 일 예일 뿐이다. 일부 실시예에서, 핀들(54)은 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치들은 유전체 층을 관통하게 에칭되어 하부의 기판(50)을 노출시킬 수 있다. 호모에피택셜 구조물들(homoepitaxial structure)은 트렌치들 내에서 에피택셜로 성장될 수 있고, 유전체 층은, 호모에피택셜 구조물들이 유전체 층에서 돌출하여 핀들(54)을 형성하도록, 리세싱될 수 있다. 추가적으로, 일부 실시예에서, 헤테로에피택셜 구조물들(heteroepitaxial structure)이 핀들(54)용으로 사용될 수 있다. 예를 들어, STI 영역들(66)이 완전히 리세싱되기 전에(예컨대, 평탄화 후 그러나 에칭 전), 핀들(54)이 리세싱될 수 있고, 핀들(54)과는 상이한 재료가 리세싱된 핀들(54) 위에 에피택셜로 성장될 수 있다. 이러한 실시예에서, 핀들(54)은 리세싱된 재료뿐만 아니라 리세싱된 재료 위에 배치된 에피택셜로 성장된 재료를 포함한다. 또다른 실시예에서, 유전체 층은 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치들은 유전체 층을 관통하게 에칭될 수 있다. 호모에피택셜 구조물들은 그 후 기판(50)과는 상이한 재료를 사용하여 트렌치들 내에서 에피택셜로 성장될 수 있고, 유전체 층은, 호모에피택셜 구조물들이 유전체 층에서 돌출하여 핀들(54)을 형성하도록, 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물들이 에피택셜로 성장되는 일부 실시예에서, 에피택셜로 성장된 재료들은 성장 동안 인시츄(in situ)로 도핑될 수 있으며, 이는 사전 및 후속 주입들을 배제할 수 있지만, 인시츄 및 주입 도핑이 함께 사용될 수 있다.
또한, p 타입 영역(50P)(예컨대, PMOS 영역)의 재료와는 상이한 n 타입 영역(50N)(예컨대, NMOS 영역)의 재료를 에피택셜로 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀들(54)의 상부 부분들은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위 내일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, 또는 II-VI 화합물 반도체 등으로부터 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 이용 가능한 재료들은 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 및 갈륨 인화물 등을 포함하지만, 이에 제한되지는 않는다.
또한, 적절한 웰들(well)(도시되지 않음)이 핀들(54) 및/또는 기판(50) 내에 형성될 수 있다. 일부 실시예에서, n 타입 영역(50N) 내에는 P 웰이 형성될 수 있고, p 타입 영역(50P) 내에는 N 웰이 형성될 수 있다. 일부 실시예에서, P 웰 또는 N 웰은 n 타입 영역(50N) 및 p 타입 영역(50P) 모두의 영역 내에 형성될 수 있다.
상이한 웰 타입들을 갖는 실시예들에서, n 타입 영역(50N) 및 p 타입 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 및/또는 다른 마스크들(도시되지 않음)을 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n 타입 영역(50N)에서 핀들(54) 및 STI 영역들(66) 위에 형성될 수 있다. 포토레지스트는 기판(50)의 p 타입 영역(50P)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, p 타입 영역(50P)에서 n 타입 불순물 주입이 수행되고, 포토레지스트는 n 타입 영역(50N) 내로 n 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n 타입 불순물들은 그 영역에서 약 1018 cm-3 이하의 농도로, 예를 들어, 약 1016 cm-3 내지 약 1018 cm-3의 농도로 주입되는 인, 비소, 또는 안티몬 등일 수 있다. 주입 후, 포토레지스트는, 예를 들어, 허용 가능한 애싱 공정에 의해 제거된다.
p 타입 영역(50P)을 주입한 후, 포토레지스트는 p 타입 영역(50P)에서 핀들(54) 및 STI 영역들(66) 위에 형성된다. 포토레지스트는 기판(50)의 n 타입 영역(50N)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, n 타입 영역(50N)에서 p 타입 불순물 주입이 수행될 수 있고, 포토레지스트는 p 타입 영역(50P) 내로 p 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p 타입 불순물들은 그 영역에서 약 1018 cm-3 이하의 농도로, 예를 들어, 약 1016 cm-3 내지 약 1018 cm-3의 농도로 주입되는 붕소, 붕소 불화물, 또는 인듐 등일 수 있다. 주입 후, 포토레지스트는, 예를 들어, 허용 가능한 애싱 공정에 의해 제거될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)의 주입 후, 주입 손상을 수리하고, 주입된 p 타입 및/또는 n 타입 불순물들을 활성화하기 위해 어닐링을 수행할 수 있다. 일부 실시예에서, 에피택셜 핀들의 성장된 재료들은 성장 동안 인시츄로 도핑될 수 있으며, 이는 주입을 배제할 수 있지만, 인시츄 및 주입 도핑이 함께 사용될 수 있다.
도 8은 일부 실시예에 따라 기판(50)으로부터의 상이한 거리들에서의 STI 영역들(66)의 질소 농도를 도시한 그래프이다. 도시된 바와 같이, 농도는 제 1 농도(C1)의 라이너 층(62)을 통해 제 1 거리(D1)까지 일정하다. 제 1 농도(C1)는 (예컨대, 약 1 % 내지 약 5 % 범위의) 위에서 논의된 라이너 층(62)의 최종 질소 농도이다. 제 1 거리(D1)는 (예컨대, 약 1 Å 내지 약 10 Å 범위의) 위에서 논의된 라이너 층(62)의 최종 두께(T2)이다. 어닐링 동안 라이너 층(62)으로부터 제거되는 일부의 질소는 라이너 층(62)과 충전 재료(64)의 계면에 근접한 충전 재료(64) 내로 확산된다. 따라서, 질소 농도는 충전 재료(64)를 통해 제 2 거리(D2)의 제 2 농도(C2)로 감소된다(예컨대, 음 구배(negative gradient)를 갖는다). 제 2 농도(C2)는 약 0일 수 있다. 제 2 거리(D2)는 약 10 Å 내지 약 60 Å의 범위일 수 있다.
도 9a 내지 도 15b는 일부 실시예에 따른 FinFET의 제조시의 추가 중간 스테이지들의 단면도들이다. 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 및 도 15a는 도 1에 도시된 참조 단면 A-A를 도시한 것으로, 다수의 핀들(54)을 도시하고 있다. 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 및 도 15b는 도 1에 도시된 참조 단면 B-B를 도시한 것으로, 다수의 핀들(54)은 제외하고 있다. 도 9c 및 도 9d는 도 1에 도시된 참조 단면 C-C를 도시한 것으로, 다수의 핀들(54)을 도시하고 있다. 도 9a 내지 도 15b는 n 타입 영역(50N) 또는 p 타입 영역(50P)에서의 피처들을 도시한 것이다. 예를 들어, 도 9a 내지 도 15b에 도시된 구조물들은 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에 적용될 수 있으며, n 타입 영역(50N) 및 p 타입 영역(50P)의 구조물들의 차이점들(존재하는 경우)은 각 도면을 수반하는 텍스트에서 설명된다.
도 9a 및 도 9b에서, 더미 유전체들(70)은 핀들(54) 위에 형성되고, 더미 게이트들(72)은 더미 유전체들(70) 위에 형성된다. 더미 게이트들(72)은 핀들(54)의 측벽들 및 상단 표면들을 따라 연장된다. 더미 유전체들(70) 및 더미 게이트들(72)을 형성하는 일 예로서, 핀들(54) 상에 더미 유전체 층이 형성된다. 더미 유전체 층은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등일 수 있고, 허용 가능한 기법들에 따라 성막되거나 열적으로 성장될 수 있다. 더미 유전체 층 위에는 더미 게이트 층이 형성되고, 더미 게이트 층 위에는 마스크 층이 형성된다. 더미 게이트 층은 더미 유전체 층 위에 성막될 수 있고, 그 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 마스크 층은 더미 게이트 층 위에 성막될 수 있다. 더미 게이트 층은 도전성 또는 비 도전성 재료일 수 있으며, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe), 금속성 질화물들, 금속성 실리사이드들, 금속성 산화물들, 및 금속들을 포함하는 그룹에서 선택될 수 있다. 더미 게이트 층은 물리 기상 성막(PVD), CVD, 스퍼터 성막, 또는 도전성 재료들을 성막하기 위해 본 기술 분야에서 공지되고 사용되는 다른 기법들에 의해 성막될 수 있다. 더미 게이트 층은 격리 영역들의 에칭으로부터 높은 에칭 선택비를 갖는 다른 재료들로 제조될 수 있다. 마스크 층은, 예를 들어, 실리콘 질화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층 및 단일 마스크 층은 n 타입 영역(50N) 및 p 타입 영역(50P)에 걸쳐 형성된다. 주목되는 것은 더미 유전체 층이 단지 예시적인 목적으로 핀들(54)만을 덮는 것으로 도시되어 있다는 것이다. 일부 실시예에서, 더미 유전체 층은, 더미 유전체 층이 STI 영역들(66)을 덮고 더미 게이트 층과 STI 영역들(66) 사이로 연장되도록, 성막될 수 있다. 마스크 층은 그 후 마스크들(74)을 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기법들을 사용하여 패터닝된다. 마스크들(74)의 패턴은 그 후 더미 게이트들(72)을 형성하기 위해 허용 가능한 에칭 기법에 의해 더미 게이트 층으로 전사된다. 일부 실시예에서, 마스크들(74)의 패턴은 또한 더미 유전체들(70)을 형성하기 위해 허용 가능한 에칭 기법에 의해 더미 유전체 층에 전사될 수 있다. 더미 게이트들(72)은 핀들(54)의 제각기의 채널 영역들(68)을 덮는다. 마스크들(74)의 패턴은 인접한 더미 게이트들로부터 더미 게이트들(72)의 각각을 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트들(72)은 또한 핀들(54)의 길이 방향에 대해 실질적으로 수직인 길이 방향을 가질 수 있다.
게이트 스페이서들(92)은 더미 게이트들(72), 마스크들(74), 및/또는 핀들(54)의 노출된 표면들 상에 형성된다. 게이트 스페이서들(92)은 절연 재료를 컨포멀하게 형성하고 이어서 절연 재료를 에칭함으로써 형성될 수 있다. 게이트 스페이서들(92)의 절연 재료는 실리콘 질화물, 실리콘 탄화 질화물, 실리콘 산탄화질화물, 또는 이들의 조합 등일 수 있으며, 열적 산화, 성막, 또는 이들의 조합 등에 의해 형성될 수 있다. 일부 실시예에서, 게이트 스페이서들(92)은 다층 절연 재료로부터 형성되고, 다수의 층들을 포함한다. 예를 들어, 게이트 스페이서들(92)은 실리콘 탄화 질화물의 다중 층들을 포함할 수 있거나, 실리콘 산탄화질화물의 다수의 층들을 포함할 수 있거나, 실리콘 질화물의 두 층 사이에 배치된 실리콘 산화물의 층을 포함할 수 있다. 게이트 스페이서들(92)의 에칭은 이방성일 수 있다. 에칭 후, 게이트 스페이서들(92)은 직선 측벽들 또는 곡면 측벽들을 가질 수 있다.
게이트 스페이서들(92)을 형성하기 전 또는 도중에, 저농도로 도핑된 소스/드레인(lightly doped source/drain)(LDD) 영역들에 대한 주입들이 수행될 수 있다. 도 8에서 위에 논의된 주입들과 유사한, 상이한 디바이스 타입들을 갖는 실시예들에서, 포토레지스트와 같은 마스크가 p 타입 영역(50P)을 노출시키면서 n 타입 영역(50N) 위에 형성될 수 있으며, 적절한 타입(예컨대, p 타입)의 불순물들이 p 타입 영역(50P)에서의 노출된 핀들(54) 내로 주입될 수 있다. 마스크는 그 후 제거될 수 있다. 후속적으로, 포토레지스트와 같은 마스크가 n 타입 영역(50N)을 노출시키면서 p 타입 영역(50P) 위에 형성될 수 있으며, 적절한 타입의 불순물들(예컨대, n 타입)이 n 타입 영역(50N)에서의 노출된 핀들(54) 내로 주입될 수 있다. 마스크는 그 후 제거될 수 있다. n 타입 불순물들은 전술한 n 타입 불순물들 중 임의의 것일 수 있고, p 타입 불순물들은 전술한 p 타입 불순물들 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역들은 약 1015 cm-3 내지 약 1019 cm-3 범위의 불순물들의 농도를 가질 수 있다. 어닐링은 주입 손상을 수리하고 주입된 불순물들을 활성화하는 데 사용될 수 있다.
에피택셜 소스/드레인 영역들(94)이 핀들(54) 내에 형성된다. 에피택셜 소스/드레인 영역들(94)은, 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역들(94)의 제각기의 이웃하는 쌍들 사이에 배치되도록, 핀들(54) 내에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역들(94)은 핀들(54) 내로 연장될 수 있고, 또한 핀들(54)을 관통할 수 있다. 일부 실시예에서, 게이트 스페이서들(92)은 더미 게이트들(72)로부터 적절한 측방 거리만큼 에피택셜 소스/드레인 영역들(94)을 분리하는 데 사용되고, 그에 따라 에피택셜 소스/드레인 영역들(94)은 후속적으로 형성된 결과적인 FinFET의 게이트들과 단락되지 않게 된다. 에피택셜 소스/드레인 영역들(94)의 재료는 제각기의 채널 영역들(68)에 응력(stress)을 가하도록 선택되어 성능을 향상시킬 수 있다.
n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(94)은 p 타입 영역(50P)을 마스킹하여 형성될 수 있고, n 타입 영역(50N) 내의 핀들(54)의 소스/드레인 영역들을 에칭하여 핀들(54) 내에 리세스들을 형성할 수 있다. 그 후, n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(94)은 리세스들 내에서 에피택셜로 성장된다. 에피택셜 소스/드레인 영역들(94)은 임의의 허용 가능한 재료, 예를 들어, n 타입 FinFET에 적합한 재료를 포함할 수 있다. 예를 들어, 핀들(54)이 실리콘인 경우, n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(94)은 채널 영역들(68)에 대해 인장 변형(tensile strain)을 가하는 재료들, 예를 들어, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 또는 실리콘 인화물 등을 포함할 수 있다. n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(94)은 핀들(54)의 제각기의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯들(faceT)을 가질 수 있다.
p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(94)은 n 타입 영역(50N)을 마스킹하여 형성될 수 있고, p 타입 영역(50P) 내의 핀들(54)의 소스/드레인 영역들을 에칭하여 핀들(54) 내에 리세스들을 형성할 수 있다. 그 후, p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(94)은 리세스들 내에서 에피택셜로 성장된다. 에피택셜 소스/드레인 영역들(94)은 임의의 허용 가능한 재료, 예를 들어, p 타입 FinFET에 적합한 재료를 포함할 수 있다. 예를 들어, 핀들(54)이 실리콘인 경우, p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(94)은 채널 영역들(68)에 대해 압축 변형을 가하는 재료들, 예를 들어, 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 또는 게르마늄 주석 등을 포함할 수 있다. p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(94)은 핀들(54)의 제각기의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯들을 가질 수 있다.
에피택셜 소스/드레인 영역들(94) 및/또는 핀들(54)은, 저농도로 도핑된 소스/드레인 영역들을 형성하기 위해 이미 논의된 공정과 유사하게, 소스/드레인 영역들을 형성하기 위한 도펀트들이 주입될 수 있고, 이에 후속적으로 어닐링이 수행될 수 있다. 소스/드레인 영역들은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n 타입 및/또는 p 타입 불순물들은 이전에 논의된 불순물들 중 임의의 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역들(94)은 성장 동안 인시츄로 도핑될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서 에피택셜 소스/드레인 영역들(94)을 형성하는 데 사용된 에피택시 공정들의 결과로, 에피택셜 소스/드레인 영역들의 상부 표면들은 핀들(54)의 측벽들을 넘어 외측 측방으로 확장되는 패싯들을 갖는다. 일부 실시예에서, 이러한 패싯들은 도 9c에 도시된 바와 같이, 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역들(94)이 병합되도록 한다. 일부 실시예에서, 인접한 에피택셜 소스/드레인 영역들(94)은 도 9d에 도시된 바와 같이, 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 도 9c 및 도 9d에 도시된 실시예들에서, 게이트 스페이서들(92)은 STI 영역들(66) 위로 연장되는 핀들(54)의 측벽들의 일부를 덮도록 형성되어 에피택셜 성장을 차단한다. 일부 다른 실시예들에서, 게이트 스페이서들(92)을 형성하는 데 사용되는 스페이서 에칭은 스페이서 재료를 제거하도록 조정되어, 에피택셜로 성장된 영역이 STI 영역들(66)의 표면으로 연장되게 할 수 있다.
주목할 것은 위의 개시 내용은 일반적으로 스페이서들, LDD 영역들, 및 소스/드레인 영역들을 형성하는 공정을 기술하고 있다는 것이다. 다른 공정들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적거나 추가적인 스페이서들이 이용될 수 있고, 상이한 시퀀스의 단계들이 이용되는 등이 가능할 수 있다(예컨대, 스페이서들이 형성되고 제거될 수 있다). 더욱이, n 타입 및 p 타입 디바이스들은 상이한 구조물들 및 단계들을 사용하여 형성될 수 있다.
도 10a 및 도 10b에서, 제 1 ILD 층(98)은 마스크들(74)(존재하는 경우) 또는 더미 게이트들(72), 에피택셜 소스/드레인 영역들(94), 및 게이트 스페이서들(92) 위에 성막된다. 제 1 ILD 층(98)은 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD (PECVD), 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 재료들은 포스포-실리케이트 글래스(phospho-silicate glass)(PSG), 보로-실리케이트 글래스(boro-silicate glass)(BSG), 붕소 도핑된 포스포-실리케이트 글래스(boron-doped phospho-silicate glass)(BPSG), 또는 도핑되지 않은 실리케이트 글래스(undoped silicate glass)(USG) 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 일부 실시예에서, 컨택 에칭 정지 층(contact etch stop layer)(CESL)(96)은 제 1 ILD 층(98)과 에피택셜 소스/드레인 영역들(94), 마스크들(74)(존재하는 경우) 또는 더미 게이트들(72), 및 게이트 스페이서들(92) 사이에 배치된다. CESL(96)은 제 1 ILD 층(98)의 에칭으로부터 높은 에칭 선택비를 갖는 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등과 같은 유전체 재료로 형성될 수 있다.
도 11a 및 도 11b에서, CMP와 같은 평탄화 공정은 제 1 ILD 층(98)의 상단 표면을 마스크들(74)(존재하는 경우) 또는 더미 게이트들(72)의 상단 표면들과 동일한 레벨이 되도록 수행될 수 있다. 평탄화 공정은 또한 더미 게이트들(72) 상의 마스크들(74), 및 마스크들(74)의 측벽들에 따른 게이트 스페이서들(92)의 부분들을 제거할 수 있다. 평탄화 공정은 또한 게이트 스페이서들(92) 및 마스크들(74)(존재하는 경우) 또는 더미 게이트들(72) 위의 CESL(96)의 부분들을 제거할 수 있다. 평탄화 공정 후, 제 1 ILD 층(98), 게이트 스페이서들(92), 및 마스크들(74)(존재하는 경우) 또는 더미 게이트들(72)의 상단 표면들은 (공정 변동들 내에서) 동일한 평면이 된다. 따라서, 마스크들(74)(존재하는 경우) 또는 더미 게이트들(72)의 상단 표면들은 제 1 ILD 층(98)을 관통하게 노출된다. 예시된 실시예에서, 마스크들(74)은 유지되며, 그러한 경우 평탄화 공정은 제 1 ILD 층(98)의 상단 표면을 마스크들(74)의 상단 표면들과 동일한 레벨이 되게 한다. 다른 실시예에서, 마스크들(74)은 제거되고, 그러한 경우 평탄화 공정은 제 1 ILD 층(98)의 상단 표면을 더미 게이트들(72)의 상단 표면들과 동일한 레벨이 되게 한다.
도 12a 및 도 12b에서, 마스크들(74)(존재하는 경우) 및 더미 게이트들(72)은 리세스들(100)이 형성되도록 에칭 공정(들)에서 제거된다. 리세스들(100) 내의 더미 유전체들(70)의 부분들이 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트들(72)은 제거되고, 더미 유전체들(70)은 유지되고, 리세스들(100)에 의해 노출된다. 일부 실시예에서, 더미 유전체들(70)은 다이의 제 1 영역(예컨대, 코어 로직 영역)의 리세스들(100)로부터 제거되고, 다이의 제 2 영역(예컨대, 입력/출력 영역)의 리세스들(100)에서는 유지된다. 일부 실시예에서, 마스크들(74) 및 더미 게이트들(72)은 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제 1 ILD 층(98) 또는 게이트 스페이서들(92)의 재료들보다 빠른 레이트로 마스크들(74) 및 더미 게이트들(72)의 재료들을 선택적으로 에칭하는 반응성 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 각각의 리세스는 제각기의 핀(54)의 채널 영역(68)을 노출시키고 및/또는 이들 위에 놓인다. 각 채널 영역(68)은 에피택셜 소스/드레인 영역들(94)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 유전체들(70)은 더미 게이트들(72)이 에칭될 때 에칭 정지 층들로서 사용될 수 있다. 그 후, 더미 유전체들(70)은 더미 게이트들(72)이 제거된 후에 선택적으로 제거될 수 있다.
도 13a 및 도 13b에서, 게이트 유전체들(112) 및 게이트 전극들(114)은 대체 게이트들 용으로 형성된다. 게이트 유전체들(112)은 리세스들(100) 내의, 예를 들어, 핀들(54)의 상단 표면들 및 측벽들 상 및 게이트 스페이서들(92)의 측벽들 상에 성막된 하나 이상의 층들을 포함할 수 있다. 게이트 유전체들(112)은 또한 제 1 ILD 층(98)의 상단 표면 상에 형성될 수 있다. 일부 실시예에서, 게이트 유전체들(112)은 하나 이상의 유전체 층들, 예를 들어, 실리콘 산화물, 실리콘 질화물, 금속 산화물, 또는 금속 실리케이트 등의 하나 이상의 층들을 포함한다. 예를 들어, 일부 실시예에서, 게이트 유전체들(112)은 열 또는 화학 산화에 의해 형성된 실리콘 산화물의 계면 층과 상부의 하이-k 유전체 재료, 예를 들어, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 실리케이트를 포함한다. 게이트 유전체들(112)은 약 7.0보다 큰 k 값을 갖는 유전체 층을 포함할 수 있다. 게이트 유전체들(112)의 형성 방법들은 분자 빔 성막(Molecular-Beam Deposition)(MBD), ALD, 및 PECVD 등을 포함할 수 있다. 더미 유전체들(70)의 부분들이 리세스들(100) 내에 유지되는 실시예들에서, 게이트 유전체들(112)은 더미 유전체들(70)의 재료(예컨대, 실리콘 산화물)를 포함한다.
위에 언급된 바와 같이, 게이트 유전체들(112)은 실리콘 산화물의 계면 층을 포함할 수 있다. 게이트 유전체들(112)과 기판(50) 간의 계면들(예컨대, 핀들(54)의 각각)은 약 2.9×1011 쿨롱으로까지 감소된 유효 산화물 전하량(Qeff)을 가질 수 있다. 위에 언급된 바와 같이, 라이너 층(62)은 습식 어닐링 공정(도 5a 및 도 5b와 관련하여 위에서 논의됨) 후에 우수한 전기적 성능을 갖는다. 일부 실시예에서, 라이너 층(62)은 기판(50)과 관련하여 게이트 유전체들(112)보다 적은 유효 산화물 전하량을 갖는다. 즉, 라이너 층(62)과 기판(50)의 계면은 게이트 유전체들(112)과 기판(50)의 계면보다 적은 유효 산화물 전하량(Qeff)을 가질 수 있다.
게이트 전극들(114)은 게이트 유전체들(112) 위에 각각 성막되고, 리세스들(100)의 나머지 부분들을 충전한다. 게이트 전극들(114)은 금속 함유 재료, 예를 들어, 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다중 층들을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극들(114)이 도시되어 있지만, 게이트 전극들(114)은 임의의 수의 라이너 층들, 임의의 수의 일함수 조정 층들, 및 충전 재료를 포함할 수 있다. 리세스들(100)을 충전한 후, CMP와 같은 평탄화 공정을 수행하여, 게이트 유전체들(112) 및 게이트 전극들(114)의 재료의 과잉 부분들을 제거할 수 있고, 이들 과잉 부분들은 제 1 ILD 층(98)의 상단 표면 위에 있다. 따라서, 게이트 유전체들(112) 및 게이트 전극들(114)의 재료(들)의 나머지 부분들은 결과적인 FinFET의 대체 게이트들을 형성한다. 게이트 유전체들(112) 및 게이트 전극들(114)은 통칭하여 게이트 구조물들(110) 또는 “게이트 스택들”이라고 지칭될 수 있다. 게이트 구조물들(110)은 핀들(54)의 채널 영역들(68)의 측벽들을 따라 연장된다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서 게이트 유전체들(112)의 형성은, 각 영역의 게이트 유전체들(112)이 동일한 재료로부터 형성되도록, 동시에 발생할 수 있고, 게이트 전극들(114)의 형성은, 각 영역의 게이트 전극들(114)이 동일한 재료로부터 형성되도록, 동시에 발생할 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체들(112)은, 게이트 유전체들(112)이 상이한 재료들일 수 있도록, 개별 공정들에 의해 형성될 수 있고, 및/또는 각 영역의 게이트 전극들(114)은, 게이트 전극들(114)이 상이한 재료들일 수 있도록, 개별 공정들에 의해 형성될 수 있다. 다양한 마스킹 단계들은 개별 공정들을 사용할 때 적절한 영역들을 마스킹하고 노출하는 데 사용될 수 있다.
도 14a 및 도 14b에서, 제 2 ILD 층(118)은 제 1 ILD 층(98) 위에 성막된다. 일부 실시예에서, 제 2 ILD 층(118)은 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 제 2 ILD 층(118)은 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되며, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 일부 실시예에서, 에칭 정지 층이 제 1 ILD 층(98)과 제 2 ILD 층(118) 사이에 형성된다.
일부 실시예에서, 게이트 마스크들(116)은 제 2 ILD 층(118)을 형성하기 전에 각각의 게이트 스택들(게이트 유전체(112) 및 대응하는 게이트 전극(114)을 포함함) 위에 형성된다. 게이트 마스크들(116)은 게이트 스페이서들(92)의 대향하는 쌍들 사이에 배치된다. 일부 실시예에서, 게이트 마스크들(116)을 형성하는 것은 게이트 스페이서들(92)의 대향하는 쌍들 사이에 리세스들이 형성되도록 게이트 유전체들(112) 및 게이트 전극들(114)을 리세싱하는 것을 포함한다. 리세스들 내에 실리콘 질화물, 또는 실리콘 산질화물 등과 같은 하나 이상의 유전체 재료의 층들을 충전하고, 평탄화 공정을 수행하여, 제 1 ILD 층(98) 위로 연장되는 유전체 재료의 과잉 부분들을 제거한다. 게이트 마스크들(116)은 리세스들 내의 유전체 재료의 나머지 부분들을 포함한다. 후속적으로 형성된 게이트 컨택트들은 제 2 ILD 층(118) 및 게이트 마스크들(116)을 관통하여 리세싱된 게이트 전극들(114)의 상단 표면들과 접촉한다.
도 15a 및 도 15b에서, 소스/드레인 컨택트들(122) 및 게이트 컨택트들(124)은 각각 에피택셜 소스/드레인 영역들(94) 및 게이트 전극들(114)에 형성된다. 소스/드레인 컨택트들(122)을 위한 개구부들은 제 2 ILD 층(118), 제 1 ILD 층(98), 및 CESL(96)을 관통하게 형성된다. 게이트 컨택트들(124)을 위한 개구부들은 제 2 ILD 층(118) 및 게이트 마스크들(116)을 관통하게 형성된다. 개구부들은 허용 가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 확산 장벽 층, 또는 접착제 층 등과 같은 라이너, 및 도전성 재료가 개구부들 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 또는 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 또는 니켈 등일 수 있다. CMP와 같은 평탄화 공정을 수행하여, 제 2 ILD 층(118)의 상단 표면들로부터 과잉 재료를 제거할 수 있다. 나머지 라이너 및 도전성 재료는 개구부들 내에 소스/드레인 컨택트들(122) 및 게이트 컨택트들(124)을 형성한다. 어닐링 공정을 수행하여, 에피택셜 소스/드레인 영역들(94)과 소스/드레인 컨택트들(122) 사이의 계면에 실리사이드를 형성할 수 있다. 소스/드레인 컨택트들(122)은 에피택셜 소스/드레인 영역들(94)에 물리적으로 그리고 전기적으로 연결되고, 게이트 컨택트들(124)은 게이트 전극들(114)에 물리적으로 그리고 전기적으로 연결된다. 소스/드레인 컨택트들(122)과 게이트 컨택트들(124)은 상이한 공정들에서 형성될 수 있거나, 또는 동일한 공정에서 형성될 수 있다. 동일한 단면에 형성되는 것으로 도시되어 있지만, 소스/드레인 컨택트들(122) 및 게이트 컨택트들(124) 각각은 상이한 단면들에서 형성되어 컨택트들의 단락을 방지할 수 있다는 것을 이해해야 한다.
개시된 FinFET 실시예들은 또한 나노구조물(예컨대, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계 효과 트랜지스터들(NSFET)과 같은 나노구조물 디바이스들에 적용될 수 있다. NSFET 실시예에서, 핀들은 채널 층들 및 희생 층들의 교번 층들의 스택을 패터닝함으로써 형성된 나노구조물들로 대체된다. 더미 게이트 스택들 및 소스/드레인 영역들은 전술한 실시예들과 유사한 방식으로 형성된다. 더미 게이트 스택들이 제거된 후, 희생 층들은 채널 영역들에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조물들은 전술한 실시예들과 유사한 방식으로 형성되며, 대체 게이트 구조물들은 희생 층들을 제거함으로써 남겨진 개구부들을 부분적으로 또는 완전히 충전할 수 있으며, 그리고 대체 게이트 구조물들은 NSFET 디바이스들의 채널 영역들 내의 채널 층들을 부분적으로 또는 완전히 둘러쌀 수 있다. 대체 게이트 구조물들 및 소스/드레인 영역들에 대한 ILD 및 컨택트들은 전술한 실시예들과 유사한 방식으로 형성될 수 있다. 나노구조물 디바이스는 미국 특허 출원 공개 번호 제2016/0365414호에 개시된 바와 같이 형성될 수 있으며, 이 미국 특허 출원 공개물은 그 전체가 본원에 참조로 포함된다.
라이너 층(62)을 형성할 경우, 위에서 논의된 온도에서 그리고 위에서 논의된 지속기간 동안 ALD 공정의 펄스들을 수행하면, 라이너 층(62)은 원하는 질소 농도로 형성될 수 있다. 도 16은 라이너 층(62)을 형성하기 위한 다양한 공정들로부터의 실험 데이터의 차트이다. 구체적으로, 도 16은 ALD 공정의 제 3 펄스가 상이한 지속기간들 동안 수행될 때 라이너 층(62)의 초기 및 최종 질소 농도들(예컨대, 습식 어닐링 공정 전 및 후)을 도시한 것이다. 영역(102)의 데이터 포인트들은 위에서 논의된 범위의 지속기간 동안 ALD 챔버에서 산소 소스 전구체를 유지함으로써 형성된 라이너 층에 대한 것이다. 이 라이너 층들은 약 5 % 내지 약 30 %의 범위의 초기 질소 농도, 및 약 1 % 내지 약 5 %의 범위의 최종 질소 농도를 가졌다. 영역(104)의 데이터 포인트들은 위에서 논의된 범위를 벗어난 지속기간 동안 ALD 챔버에서 산소 소스 전구체를 유지함으로써 형성된 라이너 층에 대한 것이다. 이 라이너 층은 원하는 범위를 벗어난 초기 및 최종 질소 농도를 가졌다.
실시예들은 이점들을 달성할 수 있다. 약 5 % 내지 약 30 %의 범위의 초기 질소 농도 및 약 15 Å 내지 약 50 Å의 범위의 초기 두께로 라이너 층(62)을 형성하게 되면, 라이너 층(62)이 충전 재료(64)를 형성하기 위한 습식 어닐링 공정 동안 핀들(54)을 보호할 정도의 충분한 내산화성을 제공하는 데 도움이 되고, 또한 라이너 층(62)과 충전 재료(64) 사이의 에칭 선택비가 습식 어닐링 공정 후에 충분히 감소되도록 보장하는 데 도움이 된다. 핀들(54)의 산화를 방지하게 되면, 결과적인 FinFET의 채널 이동성을 개선하는 데 도움이 된다. 또한, 실리콘 산질화물의 라이너 층(62)을 형성하게 되면, 실리콘 질화물과 같은 다른 유전체 재료들의 라이너 층(62)을 형성하는 것보다 유리할 수 있다. 예를 들어, 실리콘 산질화물은 실리콘 질화물보다 충전 효과가 적어, FinFET의 채널 누출을 줄이는 데 도움이 된다.
일 실시예에서, 방법은: 반도체 기판으로부터 연장되는 제 1 핀 및 제 2 핀을 형성하는 단계; 상기 제 1 핀의 제 1 측벽, 상기 제 2 핀의 제 2 측벽, 및 상기 반도체 기판의 상단 표면을 따라 라이너 층을 성막하는 단계 ― 상기 라이너 층은 5 % 내지 30 %의 범위의 질소 농도를 갖는 실리콘 산질화물로 형성됨 ―; 상기 라이너 층 상에 실리콘으로 형성된 충전 재료를 성막하는 단계; 상기 라이너 층 및 상기 충전 재료를 어닐링하는 단계 ― 상기 어닐링은 상기 충전 재료를 실리콘 산화물로 변환하고, 상기 어닐링은 상기 라이너 층의 질소 농도를 1 % 내지 5 %의 범위로 감소시킴 ―; 및 상기 라이너 층 및 상기 충전 재료를 리세싱하여, 상기 제 1 핀과 상기 제 2 핀 사이에 격리 영역을 형성하는 단계를 포함한다.
방법의 일부 실시예에서, 라이너 층 및 충전 재료를 어닐링하는 단계는 라이너 층의 두께를 감소시킨다. 방법의 일부 실시예에서, 어닐링 전 라이너 층의 두께는 15 Å 내지 50 Å의 범위이고, 어닐링 후 라이너 층의 두께는 1 Å 내지 10 Å의 범위이다. 방법의 일부 실시예에서, 라이너 층을 성막하는 단계는: 반도체 기판을 성막 챔버 내에 배치하는 단계; 원자 층 성막(ALD) 사이클을 수행하는 단계 ― 이 단계는 성막 챔버 내로 헥사클로로디실란(hexachlorodisilane)을 도입하는 것; 성막 챔버로부터 헥사클로로디실란을 퍼징하는 것; 성막 챔버 내로 산소를 도입하는 것; 성막 챔버로부터 산소를 퍼징하는 것; 성막 챔버 내로 암모니아를 도입하는 것; 및 성막 챔버로부터 암모니아를 퍼징하는 것을 포함함 ―; 및 ALD 사이클을 반복하는 단계를 포함한다. 방법의 일부 실시예에서, 헥사클로로디실란은 성막 챔버에서 5 초 내지 120 초의 범위의 지속기간 동안 유지되고, 산소는 성막 챔버에서 5 초 내지 100 초의 범위의 지속기간 동안 유지되며, 암모니아는 성막 챔버에서 5 초 내지 100 초의 범위의 지속기간 동안 유지되며, 그리고 ALD 사이클은 5 내지 100 회 반복된다. 방법의 일부 실시예에서, 헥사클로로디실란의 도입, 산소의 도입, 및 암모니아의 도입은 각각 450 ℃ 내지 700 ℃의 범위의 온도에서 수행된다. 방법의 일부 실시예에서, 라이너 층 및 충전 재료를 어닐링하는 단계는 400 ℃ 내지 750 ℃의 범위의 온도에서 1 시간 내지 5 시간의 범위의 지속기간 동안 습식 어닐링 공정을 수행하는 단계를 포함한다. 방법의 일부 실시예에서, 습식 어닐링 공정은 인시츄 스팀 발생(ISSG)에 의해 생성된 스팀으로 수행된다.
일 실시예에서, 방법은 반도체 기판으로부터 연장되는 제 1 핀 및 제 2 핀을 형성하는 단계; 원자 층 성막(ALD) 공정으로 제 1 유전체 재료를 성막하여, 상기 제 1 핀의 제 1 측벽, 상기 제 2 핀의 제 2 측벽, 및 상기 반도체 기판의 상단 표면을 따라 라이너 층을 형성하는 단계; 유동성 화학 기상 성막(FCVD) 공정으로 제 2 유전체 재료를 성막하여, 상기 라이너 층 상에 충전 재료를 형성하는 단계 ― 상기 제 2 유전체 재료는 상기 제 1 유전체 재료와는 상이하며, 상기 라이너 층의 일부는 상기 FCVD 공정 동안 상기 제 2 유전체 재료로 변환됨 ―; 및 상기 라이너 층 및 상기 충전 재료를 리세싱하여, 상기 제 1 핀과 상기 제 2 핀 사이에 격리 영역을 형성하는 단계를 포함한다.
방법의 일부 실시예에서, 상기 라이너 층 및 상기 충전 재료를 리세싱하는 것은 상기 라이너 층 및 상기 충전 재료를 에칭하는 것 ― 상기 라이너 층 및 상기 충전 재료의 상단 표면들은 상기 에칭 후에 동일한 평면에 있음 ―을 포함한다. 방법의 일부 실시예에서, 상기 라이너 층 및 상기 충전 재료를 에칭하는 것은 희석된 불화 수소(dHF) 산을 사용하여 습식 에칭을 수행하는 것 ― 상기 습식 에칭은 상기 라이너 층 및 상기 충전 재료를 동일한 레이트로 제거함 ―을 포함한다. 방법의 일부 실시예에서, 상기 FCVD 공정 전 상기 제 1 유전체 재료는 5 % 내지 30 %의 범위의 질소 농도를 갖는 실리콘 산질화물이고, 상기 FCVD 공정 후 상기 제 1 유전체 재료는 1 % 내지 5 %의 범위의 질소 농도를 갖는 실리콘 산질화물이다. 방법의 일부 실시예에서, 상기 FCVD 공정 전 상기 라이너 층은 15 Å 내지 50 Å의 범위의 두께를 가지며, 상기 FCVD 공정 후 상기 라이너 층의 나머지 부분은 1 Å 내지 10 Å의 범위의 두께를 갖는다. 방법의 일부 실시예에서, 상기 FCVD 공정으로 상기 제 2 유전체 재료를 성막하는 것은: 화학 기상 성막(CVD) 공정으로 실리콘을 성막하는 것; 및 습식 어닐링 공정을 수행하여, 상기 실리콘을 실리콘 산화물로 변환하는 것을 포함한다. 방법의 일부 실시예에서, 습식 어닐링 공정 동안 제 1 핀 또는 제 2 핀의 산화는 발생하지 않는다. 일부 실시예에서, 방법은: 상기 제 1 핀, 상기 제 2 핀, 및 상기 격리 영역 상에 게이트 구조물을 형성하는 단계; 상기 제 1 핀 내에 그리고 상기 게이트 구조물에 인접하게 제 1 쌍의 소스/드레인 영역들을 형성하는 단계; 및 상기 제 2 핀 내에 그리고 상기 게이트 구조물에 인접하게 제 2 쌍의 소스/드레인 영역들을 형성하는 단계를 더 포함한다.
일 실시예에서, 구조물은: 기판으로부터 연장되는 제 1 핀; 상기 기판으로부터 연장되는 제 2 핀; 및 상기 제 1 핀과 상기 제 2 핀 사이의 격리 영역을 포함하고, 상기 격리 영역은: 실리콘 산화물의 메인 층; 및 1 % 내지 5 %의 범위의 질소 농도를 갖는 실리콘 산질화물의 라이너 층을 포함하고, 상기 라이너 층은 상기 메인 층과, 각각의 상기 제 1 핀, 상기 제 2 핀, 및 상기 기판 사이에 배치되고, 상기 라이너 층 및 상기 메인 층의 상단 표면들은 동일한 평면에 있다.
구조물의 일부 실시예에서, 라이너 층은 1 Å 내지 10 Å의 범위의 두께를 갖는다. 일부 실시예에서, 구조물은 상기 제 1 핀, 상기 제 2 핀, 및 상기 격리 영역 상의 실리콘 산화물의 계면 층을 포함하는 게이트 유전체; 및 상기 게이트 유전체 상의 게이트 전극을 더 포함한다. 구조물의 일부 실시예에서, 라이너 층과 제 1 핀 및 제 2 핀 각각과의 계면들은 제 1 유효 산화물 전하량을 갖고, 계면 층과 제 1 핀 및 제 2 핀 각각과의 계면들은 제 2 유효 산화물 전하량을 가지며, 제 2 유효 산화물 전하량은 제 1 유효 산화물 전하량보다 크다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1. 방법으로서,
반도체 기판으로부터 연장되는 제 1 핀 및 제 2 핀을 형성하는 단계;
상기 제 1 핀의 제 1 측벽, 상기 제 2 핀의 제 2 측벽, 및 상기 반도체 기판의 상단 표면을 따라 라이너 층을 성막하는 단계 ― 상기 라이너 층은 5 % 내지 30 %의 범위의 질소 농도를 갖는 실리콘 산질화물로 형성됨 ―;
상기 라이너 층 상에 실리콘으로 형성된 충전 재료를 성막하는 단계;
상기 라이너 층 및 상기 충전 재료를 어닐링하는 단계 ― 상기 어닐링은 상기 충전 재료를 실리콘 산화물로 변환시키고, 상기 어닐링은 상기 라이너 층의 질소 농도를 1 % 내지 5 %의 범위로 감소시킴 ―; 및
상기 라이너 층 및 상기 충전 재료를 리세싱하여, 상기 제 1 핀과 상기 제 2 핀 사이에 격리 영역을 형성하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서,
상기 라이너 층 및 상기 충전 재료를 어닐링하는 단계는 상기 라이너 층의 두께를 감소시키는 것인 방법.
실시예 3. 실시예 2에 있어서,
상기 어닐링 이전의 상기 라이너 층의 두께는 15 Å 내지 50 Å의 범위 내에 있고, 상기 어닐링 이후의 상기 라이너 층의 두께는 1 Å 내지 10 Å의 범위 내에 있는 것인 방법.
실시예 4. 실시예 1에 있어서,
상기 라이너 층을 성막하는 단계는:
상기 반도체 기판을 성막 챔버 내에 배치하는 단계;
원자 층 성막(atomic layer deposition; ALD) 사이클을 수행하는 단계 ― 상기 ALD 사이클을 수행하는 단계는,
상기 성막 챔버 내로 헥사클로로디실란(hexachlorodisilane)을 도입하는 것;
상기 성막 챔버로부터 상기 헥사클로로디실란을 퍼징(purge)하는 것;
상기 성막 챔버 내로 산소를 도입하는 것;
상기 성막 챔버로부터 상기 산소를 퍼징하는 것;
상기 성막 챔버 내로 암모니아를 도입하는 것; 및
상기 성막 챔버로부터 상기 암모니아를 퍼징하는 것
을 포함함 ―; 및
상기 ALD 사이클을 반복하는 단계
를 포함하는 것인 방법.
실시예 5. 실시예 4에 있어서,
상기 헥사클로로디실란은 상기 성막 챔버 내에서 5 초 내지 120 초의 범위의 지속기간 동안 유지되고, 상기 산소는 상기 성막 챔버 내에서 5 초 내지 100 초의 범위의 지속기간 동안 유지되고, 상기 암모니아는 상기 성막 챔버 내에서 5 초 내지 100 초의 범위의 지속기간 동안 유지되며, 상기 ALD 사이클은 5 회 내지 100 회 반복되는 것인 방법.
실시예 6. 실시예 4에 있어서,
상기 헥사클로로디실란을 도입하는 것, 상기 산소를 도입하는 것, 및 상기 암모니아를 도입하는 것은 각각 450 ℃ 내지 700 ℃의 범위의 온도에서 수행되는 것인 방법.
실시예 7. 실시예 1에 있어서,
상기 라이너 층 및 상기 충전 재료를 어닐링하는 단계는,
400 ℃ 내지 750 ℃의 범위의 온도에서 그리고 1 시간 내지 5 시간의 범위의 지속기간 동안 습식 어닐링 공정을 수행하는 단계
를 포함하는 것인 방법.
실시예 8. 실시예 7에 있어서,
상기 습식 어닐링 공정은 인시츄 스팀 발생(in-situ steam generation; ISSG)에 의해 생성된 스팀으로 수행되는 것인 방법.
실시예 9. 방법으로서,
반도체 기판으로부터 연장되는 제 1 핀 및 제 2 핀을 형성하는 단계;
원자 층 성막(ALD) 공정으로 제 1 유전체 재료를 성막하여, 상기 제 1 핀의 제 1 측벽, 상기 제 2 핀의 제 2 측벽, 및 상기 반도체 기판의 상단 표면을 따라 라이너 층을 형성하는 단계;
유동성 화학 기상 성막(flowable chemical vapor deposition; FCVD) 공정으로 제 2 유전체 재료를 성막하여, 상기 라이너 층 상에 충전 재료를 형성하는 단계 ― 상기 제 2 유전체 재료는 상기 제 1 유전체 재료와는 상이하며, 상기 라이너 층의 일부는 상기 FCVD 공정 동안 상기 제 2 유전체 재료로 변환됨 ―; 및
상기 라이너 층 및 상기 충전 재료를 리세싱하여, 상기 제 1 핀과 상기 제 2 핀 사이에 격리 영역을 형성하는 단계
를 포함하는 방법.
실시예 10. 실시예 9에 있어서,
상기 라이너 층 및 상기 충전 재료를 리세싱하는 것은,
상기 라이너 층 및 상기 충전 재료를 에칭하는 것
을 포함하며, 상기 라이너 층 및 상기 충전 재료의 상단 표면들은 상기 에칭 후에 동일한 평면에 있는 것인 방법.
실시예 11. 실시예 10에 있어서,
상기 라이너 층 및 상기 충전 재료를 에칭하는 것은 희석된 불화수소(dHF) 산을 사용하여 습식 에칭을 수행하는 것을 포함하며, 상기 습식 에칭은 상기 라이너 층과 상기 충전 재료를 동일한 레이트로 제거하는 것인 방법.
실시예 12. 실시예 9에 있어서,
상기 FCVD 공정 이전에 상기 제 1 유전체 재료는 5 % 내지 30 % 범위의 질소 농도를 갖는 실리콘 산질화물이고, 상기 FCVD 공정 이후에 상기 제 1 유전체 재료는 1 % 내지 5 % 범위의 질소 농도를 갖는 실리콘 산질화물인 것인 방법.
실시예 13. 실시예 9에 있어서,
상기 FCVD 공정 이전에 상기 라이너 층은 15 Å 내지 50 Å의 범위의 두께를 가지며, 상기 FCVD 공정 이후에 상기 라이너 층의 잔존 부분은 1 Å 내지 10 Å의 범위의 두께를 갖는 것인 방법.
실시예 14. 실시예 9에 있어서,
상기 FCVD 공정으로 상기 제 2 유전체 재료를 성막하는 것은:
화학 기상 성막(CVD) 공정으로 실리콘을 성막하는 것; 및
습식 어닐링 공정을 수행하여, 상기 실리콘을 실리콘 산화물로 변환시키는 것
을 포함하는 것인 방법.
실시예 15. 실시예 14에 있어서,
상기 습식 어닐링 공정 동안 상기 제 1 핀 또는 상기 제 2 핀의 산화는 발생하지 않는 것인 방법.
실시예 16. 실시예 9에 있어서,
상기 제 1 핀, 상기 제 2 핀, 및 상기 격리 영역 상에 게이트 구조물을 형성하는 단계;
상기 제 1 핀 내에 그리고 상기 게이트 구조물에 인접하게 제 1 쌍의 소스/드레인 영역들을 형성하는 단계; 및
상기 제 2 핀 내에 그리고 상기 게이트 구조물에 인접하게 제 2 쌍의 소스/드레인 영역들을 형성하는 단계
를 더 포함하는 방법.
실시예 17. 구조물로서,
기판으로부터 연장되는 제 1 핀;
상기 기판으로부터 연장되는 제 2 핀; 및
상기 제 1 핀과 상기 제 2 핀 사이의 격리 영역
을 포함하고,
상기 격리 영역은:
실리콘 산화물의 메인 층; 및
1 % 내지 5 %의 범위의 질소 농도를 갖는 실리콘 산질화물의 라이너 층
을 포함하고,
상기 라이너 층은 상기 메인 층과, 상기 제 1 핀, 상기 제 2 핀, 및 상기 기판 각각 사이에 배치되고, 상기 라이너 층과 상기 메인 층의 상단 표면들은 동일한 평면에 있는 것인 구조물.
실시예 18. 실시예 17에 있어서,
상기 라이너 층은 1 Å 내지 10 Å의 범위의 두께를 갖는 것인 구조물.
실시예 19. 실시예 17에 있어서,
상기 제 1 핀, 상기 제 2 핀, 및 상기 격리 영역 상의 실리콘 산화물의 계면 층을 포함하는 게이트 유전체; 및
상기 게이트 유전체 상의 게이트 전극
을 더 포함하는 구조물.
실시예 20. 실시예 19에 있어서,
상기 라이너 층과 상기 제 1 핀 및 상기 제 2 핀 각각과의 계면들은 제 1 유효 산화물 전하량(effective oxide charge)을 갖고,
상기 계면 층과 상기 제 1 핀 및 상기 제 2 핀 각각과의 계면들은 제 2 유효 산화물 전하량을 가지며,
상기 제 2 유효 산화물 전하량은 상기 제 1 유효 산화물 전하량보다 큰 것인 구조물.

Claims (10)

  1. 방법으로서,
    반도체 기판으로부터 연장되는 제 1 핀 및 제 2 핀을 형성하는 단계;
    상기 제 1 핀의 제 1 측벽, 상기 제 2 핀의 제 2 측벽, 및 상기 반도체 기판의 상단 표면을 따라 라이너 층을 성막하는 단계 ― 상기 라이너 층은 5 % 내지 30 %의 범위의 질소 농도를 갖는 실리콘 산질화물로 형성됨 ―;
    상기 라이너 층 상에 실리콘으로 형성된 충전 재료를 성막하는 단계;
    상기 라이너 층 및 상기 충전 재료를 어닐링하는 단계 ― 상기 어닐링은 상기 충전 재료를 실리콘 산화물로 변환시키고, 상기 어닐링은 상기 라이너 층의 질소 농도를 1 % 내지 5 %의 범위로 감소시킴 ―; 및
    상기 라이너 층 및 상기 충전 재료를 리세싱하여, 상기 제 1 핀과 상기 제 2 핀 사이에 격리 영역을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 라이너 층 및 상기 충전 재료를 어닐링하는 단계는 상기 라이너 층의 두께를 감소시키는 것인 방법.
  3. 제1항에 있어서,
    상기 라이너 층을 성막하는 단계는:
    상기 반도체 기판을 성막 챔버 내에 배치하는 단계;
    원자 층 성막(atomic layer deposition; ALD) 사이클을 수행하는 단계 ― 상기 ALD 사이클을 수행하는 단계는,
    상기 성막 챔버 내로 헥사클로로디실란(hexachlorodisilane)을 도입하는 것;
    상기 성막 챔버로부터 상기 헥사클로로디실란을 퍼징(purge)하는 것;
    상기 성막 챔버 내로 산소를 도입하는 것;
    상기 성막 챔버로부터 상기 산소를 퍼징하는 것;
    상기 성막 챔버 내로 암모니아를 도입하는 것; 및
    상기 성막 챔버로부터 상기 암모니아를 퍼징하는 것
    을 포함함 ―; 및
    상기 ALD 사이클을 반복하는 단계
    를 포함하는 것인 방법.
  4. 방법으로서,
    반도체 기판으로부터 연장되는 제 1 핀 및 제 2 핀을 형성하는 단계;
    원자 층 성막(ALD) 공정으로 제 1 유전체 재료를 성막하여, 상기 제 1 핀의 제 1 측벽, 상기 제 2 핀의 제 2 측벽, 및 상기 반도체 기판의 상단 표면을 따라 라이너 층을 형성하는 단계;
    유동성 화학 기상 성막(flowable chemical vapor deposition; FCVD) 공정으로 제 2 유전체 재료를 성막하여, 상기 라이너 층 상에 충전 재료(fill material)를 형성하는 단계 ― 상기 제 2 유전체 재료는 상기 제 1 유전체 재료와는 상이하며, 상기 라이너 층의 일부는 상기 FCVD 공정 동안 상기 제 2 유전체 재료로 변환됨 ―; 및
    상기 라이너 층 및 상기 충전 재료를 리세싱하여, 상기 제 1 핀과 상기 제 2 핀 사이에 격리 영역을 형성하는 단계
    를 포함하는 방법.
  5. 제4항에 있어서,
    상기 FCVD 공정 이전에 상기 제 1 유전체 재료는 5 % 내지 30 % 범위의 질소 농도를 갖는 실리콘 산질화물이고, 상기 FCVD 공정 이후에 상기 제 1 유전체 재료는 1 % 내지 5 % 범위의 질소 농도를 갖는 실리콘 산질화물인 것인 방법.
  6. 제4항에 있어서,
    상기 FCVD 공정 이전에 상기 라이너 층은 15 Å 내지 50 Å의 범위의 두께를 가지며, 상기 FCVD 공정 이후에 상기 라이너 층의 잔존 부분은 1 Å 내지 10 Å의 범위의 두께를 갖는 것인 방법.
  7. 구조물로서,
    기판으로부터 연장되는 제 1 핀;
    상기 기판으로부터 연장되는 제 2 핀; 및
    상기 제 1 핀과 상기 제 2 핀 사이의 격리 영역
    을 포함하고,
    상기 격리 영역은:
    실리콘 산화물의 메인 층; 및
    1 % 내지 5 %의 범위의 질소 농도를 갖는 실리콘 산질화물의 라이너 층
    을 포함하고,
    상기 라이너 층은 상기 메인 층과, 상기 제 1 핀, 상기 제 2 핀, 및 상기 기판 각각의 사이에 배치되고, 상기 라이너 층과 상기 메인 층의 상단 표면들은 동일한 평면에 있는 것인 구조물.
  8. 제7항에 있어서,
    상기 라이너 층은 1 Å 내지 10 Å의 범위의 두께를 갖는 것인 구조물.
  9. 제7항에 있어서,
    상기 제 1 핀, 상기 제 2 핀, 및 상기 격리 영역 상의 실리콘 산화물의 계면 층을 포함하는 게이트 유전체; 및
    상기 게이트 유전체 상의 게이트 전극
    을 더 포함하는 구조물.
  10. 제9항에 있어서,
    상기 라이너 층과 상기 제 1 핀 및 상기 제 2 핀 각각과의 계면들은 제 1 유효 산화물 전하량(effective oxide charge)을 갖고,
    상기 계면 층과 상기 제 1 핀 및 상기 제 2 핀 각각과의 계면들은 제 2 유효 산화물 전하량을 가지며,
    상기 제 2 유효 산화물 전하량은 상기 제 1 유효 산화물 전하량보다 큰 것인 구조물.
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