KR20220100789A - Array substrate, manufacturing method therefor, display apparatus, and display substrate - Google Patents

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KR20220100789A
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신 머우
융푸 댜오
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보에 테크놀로지 그룹 컴퍼니 리미티드
청두 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

어레이 기판 및 그 제조 방법, 유기 발광 다이오드 디스플레이 디바이스 및 디스플레이 기판이 제공된다. 어레이 기판은, 베이스 기판(100) 및 베이스 기판(100) 상의 제1 컬러 서브-픽셀(110) 및 제2 컬러 서브-픽셀(120)을 포함한다. 제1 컬러 서브-픽셀(110)은 제1 구동 트랜지스터(111)를 포함하고, 제2 컬러 서브-픽셀(120)은 제2 구동 트랜지스터(121)를 포함하고, 제1 구동 트랜지스터(111)의 채널 폭-길이 비율은 제2 구동 트랜지스터(121)의 채널 폭-길이 비율 초과이다. 본 개시내용의 실시예들은 어레이 기판 상의 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들을 최적화하는 것에 의해 어레이 기판을 포함하는 디스플레이 디바이스의 휘도를 개선할 수 있다.An array substrate and a manufacturing method thereof, an organic light emitting diode display device and a display substrate are provided. The array substrate includes a base substrate 100 and a first color sub-pixel 110 and a second color sub-pixel 120 on the base substrate 100 . The first color sub-pixel 110 includes a first driving transistor 111 , the second color sub-pixel 120 includes a second driving transistor 121 , and The channel width-length ratio is greater than the channel width-length ratio of the second driving transistor 121 . Embodiments of the present disclosure can improve the brightness of a display device including an array substrate by optimizing the channel width-length ratios of driving transistors of sub-pixels having different colors on the array substrate.

Description

어레이 기판 및 그 제조 방법, 디스플레이 디바이스 및 디스플레이 기판{ARRAY SUBSTRATE, MANUFACTURING METHOD THEREFOR, DISPLAY APPARATUS, AND DISPLAY SUBSTRATE}Array substrate and manufacturing method thereof, display device and display substrate TECHNICAL FIELD

본 개시내용의 적어도 하나의 실시예는 어레이 기판 및 그 제조 방법, 유기 발광 다이오드 디스플레이 디바이스 및 디스플레이 기판에 관련된다.At least one embodiment of the present disclosure relates to an array substrate and a method of manufacturing the same, an organic light emitting diode display device, and a display substrate.

유기 발광 다이오드들은 자체-발광(self-luminescence), 고 효율, 밝은 컬러, 얇고 가벼운 것, 전력 절약, 컬링(curling), 넓은 사용 온도 범위 등의 이점들을 가지며, 대-면적 디스플레이, 조명, 차량 디스플레이 등과 같은 분야들에 점차적으로 적용되고 있다.Organic light emitting diodes have advantages such as self-luminescence, high efficiency, bright color, thin and light, power saving, curling, wide operating temperature range, etc. It is gradually being applied in fields such as

적어도 본 개시내용의 실시예는 어레이 기판을 제공하고, 이는, 베이스 기판 및 베이스 기판 상의 제1 방향 및 제2 방향을 따라 어레이로 된 복수의 반복 유닛들을 포함하고, 제1 방향은 제2 방향과 교차된다. 복수의 반복 유닛들 각각은 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀을 포함하고, 각각의 서브-픽셀은 유기 발광 엘리먼트 및 유기 발광 엘리먼트를 구동하기 위한 픽셀 회로를 포함하고, 픽셀 회로는 구동 회로를 포함하고, 제1 컬러 서브-픽셀의 구동 회로는 제1 구동 트랜지스터를 포함하고, 제2 컬러 서브-픽셀의 구동 회로는 제2 구동 트랜지스터를 포함하고, 제1 구동 트랜지스터의 채널 폭-길이 비율은 제2 구동 트랜지스터의 채널 폭-길이 비율 초과이다.At least an embodiment of the present disclosure provides an array substrate, comprising a base substrate and a plurality of repeating units arranged in an array along first and second directions on the base substrate, the first direction and the second direction crossed each of the plurality of repeating units includes a first color sub-pixel and a second color sub-pixel, each sub-pixel includes an organic light emitting element and a pixel circuit for driving the organic light emitting element, the pixel circuit comprising: a driving circuit, wherein the driving circuit of the first color sub-pixel includes a first driving transistor, the driving circuit of the second color sub-pixel includes a second driving transistor, and the channel width of the first driving transistor is The length ratio is greater than the channel width-length ratio of the second driving transistor.

일부 예들에서, 제1 컬러 서브-픽셀의 전류 효율은 제2 컬러 서브-픽셀의 전류 효율 미만이다.In some examples, the current efficiency of the first color sub-pixel is less than the current efficiency of the second color sub-pixel.

일부 예들에서, 제1 컬러 서브-픽셀은 청색 서브-픽셀이고, 제2 컬러 서브-픽셀은 적색 서브-픽셀 또는 녹색 서브-픽셀이다.In some examples, the first color sub-pixel is a blue sub-pixel and the second color sub-pixel is a red sub-pixel or a green sub-pixel.

일부 예들에서, 각각의 컬러의 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은, 각각의 컬러들의 서브-픽셀들의 광을 혼합하는 것에 의해 형성되는 백색 광이 화이트 밸런스에 있는 경우에 대응하는 서브-픽셀의 휘도에 비례하고, 대응하는 서브-픽셀의 전류 효율에 반비례한다.In some examples, the channel width-length ratio of the driving transistor of the sub-pixel of each color is a sub-pixel corresponding to the case where the white light formed by mixing the light of the sub-pixels of the respective colors is in white balance. -Proportional to the luminance of a pixel and inversely proportional to the current efficiency of the corresponding sub-pixel.

일부 예들에서, 각각의 컬러의 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은 대응하는 서브-픽셀에 입력되는 데이터 신호의 전압과 전원 전압 사이의 차이에 또한 반비례한다.In some examples, the channel width-length ratio of the driving transistor of the sub-pixel of each color is also inversely proportional to the difference between the voltage of the data signal input to the corresponding sub-pixel and the power supply voltage.

일부 예들에서, 제2 컬러 서브-픽셀은 적색 서브-픽셀이고, 어레이 기판은 녹색 서브-픽셀을 추가로 포함하고, 적색 서브-픽셀, 녹색 서브-픽셀 및 청색 서브-픽셀의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율은 약 1: (0.7-1.3): (1.5-2.5)이다.In some examples, the second color sub-pixel is a red sub-pixel, the array substrate further includes a green sub-pixel, and the channel width of the driving transistors of the red sub-pixel, the green sub-pixel, and the blue sub-pixel The ratio of the -length ratios is about 1: (0.7-1.3): (1.5-2.5).

일부 예들에서, 적색 서브-픽셀, 녹색 서브-픽셀 및 청색 서브-픽셀의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율은 약 1: 1: 2이다.In some examples, the ratio of the channel width-length ratios of the driving transistors of the red sub-pixel, the green sub-pixel, and the blue sub-pixel is about 1: 1: 2.

일부 예들에서, 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은 5/25이고, 녹색 서브-픽셀 및 적색 서브-픽셀의 채널 폭-길이 비율들 양자 모두는 3/30이다.In some examples, the channel width-length ratio of the driving transistor of the blue sub-pixel is 5/25, and both the channel width-length ratios of the green sub-pixel and the red sub-pixel are 3/30.

일부 예들에서, 유기 발광 엘리먼트는 발광 층, 및 발광 층의 2개의 측들 상의 제1 전극 및 제2 전극을 포함하고, 제1 전극 및 제2 전극들 중 하나는 구동 트랜지스터에 접속된다.In some examples, the organic light emitting element includes a light emitting layer and a first electrode and a second electrode on two sides of the light emitting layer, one of the first and second electrodes connected to the driving transistor.

본 개시내용의 적어도 하나의 실시예는 위에 언급된 바와 같은 어레이 기판을 포함하는 유기 발광 다이오드 디스플레이 디바이스를 제공한다.At least one embodiment of the present disclosure provides an organic light emitting diode display device comprising an array substrate as mentioned above.

일부 예들에서, 디스플레이 디바이스는 차량 탑재형 디스플레이 디바이스이다.In some examples, the display device is a vehicle-mounted display device.

본 개시내용의 적어도 하나의 실시예는 위에 언급된 바와 같은 어레이 기판을 제조하는 제조 방법을 제공하고, 이는, 베이스 기판 상에 제1 구동 트랜지스터를 포함하는 제1 컬러 서브-픽셀 및 제2 구동 트랜지스터를 포함하는 제2 컬러 서브-픽셀을 형성하는 단계를 포함한다. 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 형성하는 단계는, 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀의 미리 설정된 휘도 및 미리 설정된 전류 효율을 취득하는 단계- 미리 설정된 휘도는 각각의 컬러들의 서브-픽셀들의 광을 혼합하는 것에 의해 형성되는 백색 광이 화이트 밸런스에 있는 경우에 각각의 컬러의 서브-픽셀의 휘도임 -; 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀의 미리 설정된 휘도 및 미리 설정된 전류 효율에 따라 제1 구동 트랜지스터의 채널 폭-길이 비율 대 제2 구동 트랜지스터의 채널 폭-길이 비율의 비율을 계산하는 단계- 각각의 컬러의 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은 미리 설정된 휘도에 비례하고 미리 설정된 전류 효율에 반비례함 -; 및 비율에 따라 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 제조하는 단계를 포함한다.At least one embodiment of the present disclosure provides a manufacturing method for manufacturing an array substrate as mentioned above, comprising: a first color sub-pixel comprising a first driving transistor and a second driving transistor on a base substrate and forming a second color sub-pixel comprising The steps of forming the first driving transistor and the second driving transistor include: obtaining preset luminance and preset current efficiency of the first color sub-pixel and the second color sub-pixel - the preset luminance is the number of colors in each color. is the luminance of a sub-pixel of each color when the white light formed by mixing the light of the sub-pixels is in white balance; calculating the ratio of the channel width-length ratio of the first driving transistor to the channel width-length ratio of the second driving transistor according to preset luminance and preset current efficiency of the first color sub-pixel and the second color sub-pixel Step- the channel width-length ratio of the driving transistor of the sub-pixel of each color is proportional to the preset luminance and inversely proportional to the preset current efficiency; and manufacturing the first driving transistor and the second driving transistor according to the ratio.

일부 예들에서, 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀의 미리 설정된 휘도를 취득하는 단계는, 어레이 기판을 포함하는 디스플레이 디바이스의 광학 파라미터를 취득하는 단계, 및 광학 파라미터에 따라 각각의 컬러의 서브-픽셀의 미리 설정된 휘도를 계산하는 단계를 포함한다. 광학 파라미터는 각각의 컬러들의 서브-픽셀들에 의해 형성되는 백색 광의 미리 설정된 휘도 및 미리 설정된 화이트 밸런스 좌표, 및 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀의 미리 설정된 컬러 좌표들을 포함한다.In some examples, acquiring the preset luminance of the first color sub-pixel and the second color sub-pixel includes acquiring an optical parameter of a display device including the array substrate, and each color according to the optical parameter and calculating a preset luminance of a sub-pixel of . The optical parameter includes preset luminance and preset white balance coordinates of white light formed by sub-pixels of respective colors, and preset color coordinates of the first color sub-pixel and the second color sub-pixel.

본 개시내용의 적어도 하나의 실시예는 디스플레이 기판을 제공하고, 이는, 베이스 기판 및 베이스 기판 상의 제1 방향 및 제2 방향을 따라 어레이로 된 복수의 반복 유닛들을 포함하고, 제1 방향은 제2 방향과 교차된다. 복수의 반복 유닛들 각각은 제1 컬러 서브-픽셀, 제2 컬러 서브-픽셀, 및 제3 컬러 서브-픽셀을 포함하고, 각각의 서브-픽셀은 유기 발광 엘리먼트 및 유기 발광 엘리먼트를 구동하기 위한 픽셀 회로를 포함한다. 픽셀 회로는 구동 회로를 포함하고, 제1 컬러 서브-픽셀의 구동 회로는 제1 구동 트랜지스터를 포함하고, 제2 컬러 서브-픽셀의 구동 회로는 제2 구동 트랜지스터를 포함하고, 제3 컬러 서브-픽셀의 구동 회로는 제3 구동 트랜지스터를 포함하고, 제1 구동 트랜지스터의 채널 폭-길이 비율은 제2 구동 트랜지스터의 채널 폭-길이 비율 및 제3 구동 트랜지스터의 채널 폭-길이 비율 초과이다.At least one embodiment of the present disclosure provides a display substrate comprising a base substrate and a plurality of repeating units arranged in an array along a first direction and a second direction on the base substrate, the first direction being a second direction intersect with the direction Each of the plurality of repeating units includes a first color sub-pixel, a second color sub-pixel, and a third color sub-pixel, wherein each sub-pixel includes an organic light emitting element and a pixel for driving the organic light emitting element includes a circuit. the pixel circuit includes a driving circuit, the driving circuit of the first color sub-pixel includes a first driving transistor, the driving circuit of the second color sub-pixel includes a second driving transistor, and the third color sub-pixel includes a second driving transistor. The driving circuit of the pixel includes a third driving transistor, and the channel width-length ratio of the first driving transistor is greater than the channel width-length ratio of the second driving transistor and the channel width-length ratio of the third driving transistor.

일부 예들에서, 제1 컬러 서브-픽셀은 청색 서브-픽셀이고, 제2 컬러 서브-픽셀은 적색 서브-픽셀이고, 제3 컬러 서브-픽셀은 녹색 서브-픽셀이다.In some examples, the first color sub-pixel is a blue sub-pixel, the second color sub-pixel is a red sub-pixel, and the third color sub-pixel is a green sub-pixel.

일부 예들에서, 복수의 반복 유닛들 각각에서, 제1 컬러 서브-픽셀, 제2 컬러 서브-픽셀, 및 제3 컬러 서브-픽셀의 픽셀 회로들은 제1 방향을 따라 순차적으로 배열된다.In some examples, in each of the plurality of repeating units, the pixel circuits of the first color sub-pixel, the second color sub-pixel, and the third color sub-pixel are sequentially arranged along the first direction.

일부 예들에서, 베이스 기판 상의 각각의 컬러의 서브-픽셀의 픽셀 회로의 정사 투영은 실질적으로 직사각형 영역에 있다.In some examples, the orthographic projection of the pixel circuit of a sub-pixel of each color on the base substrate is in a substantially rectangular area.

일부 예들에서, 유기 발광 엘리먼트는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이의 발광 층을 포함하고, 구동 회로는 구동 트랜지스터를 포함하고, 각각의 컬러의 서브-픽셀에서의 픽셀 회로는, 데이터 기입 트랜지스터, 저장 커패시터, 임계값 보상 트랜지스터, 제1 리셋 트랜지스터, 제2 리셋 트랜지스터, 제1 발광 제어 트랜지스터, 및 제2 발광 제어 트랜지스터를 추가로 포함하고, 데이터 기입 트랜지스터의 제1 전극은 구동 트랜지스터의 제1 전극에 전기적으로 접속되고, 데이터 기입 트랜지스터의 제2 전극은 데이터 신호를 수신하기 위해 데이터 라인에 전기적으로 접속되도록 구성되고, 데이터 기입 트랜지스터의 게이트 전극은 스캔 신호를 수신하기 위해 제1 스캐닝 신호 라인에 전기적으로 접속되도록 구성되고; 저장 커패시터의 제1 전극은 제1 전원 단자에 전기적으로 접속되고, 저장 커패시터의 제2 전극은 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고; 임계값 보상 트랜지스터의 제1 전극은 구동 트랜지스터의 제2 전극에 전기적으로 접속되고, 임계값 보상 트랜지스터의 제2 전극은 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고, 임계값 보상 트랜지스터의 게이트 전극은 보상 제어 신호를 수신하기 위해 제2 스캐닝 신호 라인에 전기적으로 접속되도록 구성되고; 제1 리셋 트랜지스터의 제1 전극은 제1 리셋 신호를 수신하기 위해 제1 리셋 전력 신호 라인에 전기적으로 접속되도록 구성되고, 제1 리셋 트랜지스터의 제2 전극은 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고, 제1 리셋 트랜지스터의 게이트 전극은 제1 서브-리셋 제어 신호를 수신하기 위해 제1 리셋 제어 신호 라인에 전기적으로 접속되도록 구성되고; 제2 리셋 트랜지스터의 제1 전극은 제2 리셋 신호를 수신하기 위해 제2 리셋 전력 신호 라인에 전기적으로 접속되도록 구성되고, 제2 리셋 트랜지스터의 제2 전극은 유기 발광 엘리먼트의 제2 전극에 전기적으로 접속되고, 제2 리셋 트랜지스터의 게이트 전극은 제2 서브-리셋 제어 신호를 수신하기 위해 제2 리셋 제어 신호 라인에 전기적으로 접속되도록 구성되고; 제1 발광 제어 트랜지스터의 제1 전극은 제1 전원 단자에 전기적으로 접속되고, 제1 발광 제어 트랜지스터의 제2 전극은 구동 트랜지스터의 제1 전극에 전기적으로 접속되고, 제1 발광 제어 트랜지스터의 게이트 전극은 제1 발광 제어 신호를 수신하기 위해 제1 발광 제어 신호 라인에 전기적으로 접속되도록 구성되고; 제2 발광 제어 트랜지스터의 제1 전극은 구동 트랜지스터의 제2 전극에 전기적으로 접속되고, 제2 발광 제어 트랜지스터의 제2 전극은 유기 발광 엘리먼트의 제2 전극에 전기적으로 접속되고, 제2 발광 제어 트랜지스터의 게이트 전극은 제2 발광 제어 신호를 수신하기 위해 제2 발광 제어 신호 라인에 전기적으로 접속되도록 구성된다.In some examples, the organic light emitting element includes a first electrode, a second electrode, and a light emitting layer between the first electrode and the second electrode, and the driving circuit includes a driving transistor, and at a sub-pixel of each color. The pixel circuit further includes a data write transistor, a storage capacitor, a threshold compensation transistor, a first reset transistor, a second reset transistor, a first emission control transistor, and a second emission control transistor, wherein the first of the data write transistor the electrode is electrically connected to the first electrode of the driving transistor, the second electrode of the data write transistor is configured to be electrically connected to the data line to receive the data signal, and the gate electrode of the data write transistor is configured to receive the scan signal configured to be electrically connected to the first scanning signal line for a first electrode of the storage capacitor is electrically connected to a first power supply terminal, and a second electrode of the storage capacitor is electrically connected to a gate electrode of the driving transistor; a first electrode of the threshold compensating transistor is electrically connected to a second electrode of the driving transistor, a second electrode of the threshold compensating transistor is electrically connected to a gate electrode of the driving transistor, and a gate electrode of the threshold compensating transistor is electrically connected to a gate electrode of the driving transistor configured to be electrically connected to the second scanning signal line to receive the control signal; a first electrode of the first reset transistor is configured to be electrically connected to a first reset power signal line to receive a first reset signal, a second electrode of the first reset transistor is electrically connected to a gate electrode of the driving transistor and , the gate electrode of the first reset transistor is configured to be electrically connected to the first reset control signal line to receive the first sub-reset control signal; A first electrode of the second reset transistor is configured to be electrically connected to a second reset power signal line to receive a second reset signal, and a second electrode of the second reset transistor is electrically connected to a second electrode of the organic light emitting element. connected, and the gate electrode of the second reset transistor is configured to be electrically connected to the second reset control signal line to receive the second sub-reset control signal; A first electrode of the first emission control transistor is electrically connected to a first power supply terminal, a second electrode of the first emission control transistor is electrically connected to a first electrode of the driving transistor, and a gate electrode of the first emission control transistor is configured to be electrically connected to the first light emission control signal line to receive the first light emission control signal; The first electrode of the second light emission control transistor is electrically connected to the second electrode of the driving transistor, the second electrode of the second light emission control transistor is electrically connected to the second electrode of the organic light emitting element, and the second light emission control transistor The gate electrode of the is configured to be electrically connected to the second light emission control signal line to receive the second light emission control signal.

일부 예들에서, 제1 발광 제어 신호 라인 및 제2 발광 제어 신호 라인은 동일한 발광 제어 신호 라인이고, 제1 스캐닝 신호 라인 및 제2 스캐닝 신호 라인은 동일한 스캐닝 신호 라인이고, 제1 리셋 제어 신호 라인 및 제2 리셋 제어 신호 라인은 동일한 리셋 제어 신호 라인이고, 제1 리셋 전력 신호 라인 및 제2 리셋 전력 신호 라인은 동일한 리셋 전력 신호 라인이다.In some examples, the first emission control signal line and the second emission control signal line are the same emission control signal line, the first scanning signal line and the second scanning signal line are the same scanning signal line, the first reset control signal line and The second reset control signal line is the same reset control signal line, and the first reset power signal line and the second reset power signal line are the same reset power signal line.

일부 예들에서, 데이터 라인은 제2 방향을 따라 연장되고, 스캐닝 신호 라인, 리셋 제어 신호 라인, 및 발광 제어 신호 라인은 제1 방향을 따라 연장되고, 하나의 픽셀 회로에 접속되는 신호 라인들 중에서, 스캐닝 신호 라인은 발광 제어 신호 라인과 리셋 제어 신호 라인 사이에 있다.In some examples, the data line extends along the second direction, and the scanning signal line, the reset control signal line, and the emission control signal line extend along the first direction, and among the signal lines connected to one pixel circuit, The scanning signal line is between the light emission control signal line and the reset control signal line.

일부 예들에서, 디스플레이 기판은 활성 반도체 층을 포함하고, 활성 반도체 층은 각각의 서브-픽셀에서의 각각의 트랜지스터의 활성 층 패턴 및 도핑 영역 패턴을 포함하고, 하나의 픽셀 회로에서의 각각의 트랜지스터의 활성 층 패턴 및 도핑 영역 패턴은 통합되고; 디스플레이 기판은 베이스 기판으로부터 먼 활성 반도체 층의 측부 상의 제1 전도성 층을 추가로 포함하고, 제1 전도성 층은 저장 커패시터의 제2 전극, 스캐닝 신호 라인, 리셋 제어 신호 라인, 발광 제어 신호 라인, 구동 트랜지스터의 게이트 전극, 데이터 기입 트랜지스터의 게이트 전극, 임계값 보상 트랜지스터의 게이트 전극, 제1 발광 제어 트랜지스터의 게이트 전극, 제2 발광 제어 트랜지스터의 게이트 전극, 제1 리셋 트랜지스터의 게이트 전극, 및 제2 리셋 트랜지스터의 게이트 전극을 포함하고, 구동 트랜지스터의 게이트 전극은 저장 커패시터의 제2 전극으로서 또한 사용된다.In some examples, the display substrate comprises an active semiconductor layer, wherein the active semiconductor layer comprises an active layer pattern and a doped region pattern of each transistor in each sub-pixel, wherein the active semiconductor layer comprises an active layer pattern and a doped region pattern of each transistor in one pixel circuit. The active layer pattern and the doped region pattern are integrated; The display substrate further comprises a first conductive layer on a side of the active semiconductor layer remote from the base substrate, the first conductive layer comprising a second electrode of the storage capacitor, a scanning signal line, a reset control signal line, a light emission control signal line, a drive The gate electrode of the transistor, the gate electrode of the data write transistor, the gate electrode of the threshold compensation transistor, the gate electrode of the first emission control transistor, the gate electrode of the second emission control transistor, the gate electrode of the first reset transistor, and the second reset a gate electrode of the transistor, and the gate electrode of the driving transistor is also used as the second electrode of the storage capacitor.

일부 예들에서, 하나의 픽셀 회로에서, 데이터 기입 트랜지스터의 게이트 전극, 임계값 보상 트랜지스터의 게이트 전극, 제1 리셋 트랜지스터의 게이트 전극, 및 제2 리셋 트랜지스터의 게이트 전극은 제2 방향으로 구동 트랜지스터의 게이트 전극의 하나의 측부 상에 있고, 제1 발광 제어 트랜지스터의 게이트 전극 및 제2 발광 제어 트랜지스터의 게이트 전극은 제2 방향으로 구동 트랜지스터의 게이트 전극의 다른 측부 상에 있다.In some examples, in one pixel circuit, the gate electrode of the data write transistor, the gate electrode of the threshold value compensation transistor, the gate electrode of the first reset transistor, and the gate electrode of the second reset transistor are arranged in the second direction. on one side of the electrode, and the gate electrode of the first emission control transistor and the gate electrode of the second emission control transistor are on the other side of the gate electrode of the driving transistor in the second direction.

일부 예들에서, 임계값 보상 트랜지스터는 2개의 게이트 전극들을 포함하고, 하나의 픽셀 회로에서, 데이터 기입 트랜지스터의 게이트 전극 및 제1 발광 제어 트랜지스터의 게이트 전극은 제1 방향으로 구동 트랜지스터의 게이트 전극의 하나의 측부 상에 있고, 임계값 보상 트랜지스터의 2개의 게이트 전극들 중 하나, 제2 발광 제어 트랜지스터의 게이트 전극, 및 제2 리셋 트랜지스터의 게이트 전극은 모두 제1 방향으로 구동 트랜지스터의 게이트 전극의 다른 측부 상에 있다.In some examples, the threshold compensation transistor includes two gate electrodes, and in one pixel circuit, the gate electrode of the data write transistor and the gate electrode of the first emission control transistor are one of the gate electrodes of the driving transistor in the first direction one of the two gate electrodes of the threshold compensation transistor, the gate electrode of the second emission control transistor, and the gate electrode of the second reset transistor are all on the other side of the gate electrode of the driving transistor in the first direction is on top

일부 예들에서, 디스플레이 기판은 데이터 라인과 동일한 층에 있는 그리고 제2 방향을 따라 연장되는 제1 전력 신호 라인; 및 베이스 기판으로부터 먼 제1 전력 신호 라인의 측부 상에 있는 그리고 제1 전력 신호 라인에 전기적으로 접속되는 제3 전력 신호 라인을 추가로 포함한다. 제1 전력 신호 라인은 제1 발광 제어 트랜지스터의 제1 전극에 전기적으로 접속되도록 구성되고, 제3 전력 신호 라인은 서로 교차하는 제1 부분 및 제2 부분을 포함하고, 제1 부분은 제1 방향을 따라 연장되고, 제2 부분은 제2 방향을 따라 연장되고, 베이스 기판 상의 제1 전력 신호 라인의 정사 투영은 베이스 기판 상의 제2 부분의 정사 투영 내에 있다.In some examples, the display substrate includes a first power signal line that is in the same layer as the data line and extends along a second direction; and a third power signal line on a side of the first power signal line remote from the base substrate and electrically connected to the first power signal line. The first power signal line is configured to be electrically connected to the first electrode of the first light emission control transistor, and the third power signal line includes a first portion and a second portion crossing each other, the first portion having a first direction and the second portion extends along the second direction, and the orthographic projection of the first power signal line on the base substrate is in the orthographic projection of the second portion on the base substrate.

일부 예들에서, 디스플레이 기판은, 데이터 라인과 동일한 층에 있는 그리고 제2 방향을 따라 연장되는 차폐 라인을 추가로 포함한다. 하나의 픽셀 회로에서, 구동 트랜지스터는 제1 방향으로 차폐 라인과 데이터 라인 사이에 있고, 하나의 픽셀 회로에 접속되는 차폐 라인은 2개의 인접한 리셋 전력 신호 라인들 사이에 있고, 차폐 라인은 제2 방향으로 차폐 라인의 2개의 측부들 상의 2개의 인접한 리셋 전력 신호 라인들 중 적어도 하나에 전기적으로 접속되고, 2개의 인접한 리셋 전력 신호 라인들은 제2 방향으로 하나의 픽셀 회로에 접속되는 리셋 전력 신호 라인 및 하나의 픽셀 회로에 인접한 다른 픽셀 회로에 접속되는 리셋 전력 신호 라인을 포함한다.In some examples, the display substrate further includes a shielding line that is in the same layer as the data line and extends along the second direction. In one pixel circuit, the driving transistor is between the shielding line and the data line in the first direction, the shielding line connected to the one pixel circuit is between two adjacent reset power signal lines, and the shielding line is in the second direction a reset power signal line electrically connected to at least one of two adjacent reset power signal lines on two sides of the shielding line, the two adjacent reset power signal lines connected to one pixel circuit in a second direction, and and a reset power signal line connected to another pixel circuit adjacent to one pixel circuit.

일부 예들에서, 각각의 컬러의 서브-픽셀의 픽셀 회로는, 데이터 라인과 동일한 층에서의 제1 접속 부분, 제2 접속 부분, 및 제3 접속 부분; 및 제3 전력 신호 라인과 동일한 층에서의 제4 접속 부분을 추가로 포함하고, 제1 접속 부분은 임계값 보상 트랜지스터의 제2 전극 및 구동 트랜지스터의 게이트 전극을 접속하도록 구성되고, 제2 접속 부분은 리셋 전력 신호 라인 및 제2 리셋 트랜지스터의 제1 전극을 접속하도록 구성되고, 제3 접속 부분은 제2 발광 제어 트랜지스터의 제2 전극 및 제4 접속 부분을 접속하도록 구성되고, 제4 접속 부분은 제3 접속 부분 및 유기 발광 엘리먼트의 제2 전극을 접속하도록 구성된다.In some examples, the pixel circuit of a sub-pixel of each color includes a first connecting portion, a second connecting portion, and a third connecting portion in the same layer as the data line; and a fourth connecting portion in the same layer as the third power signal line, wherein the first connecting portion is configured to connect the second electrode of the threshold compensation transistor and the gate electrode of the driving transistor, the second connecting portion is configured to connect the reset power signal line and the first electrode of the second reset transistor, the third connecting portion is configured to connect the second electrode and the fourth connecting portion of the second light emission control transistor, the fourth connecting portion is configured to connect the third connecting portion and the second electrode of the organic light emitting element.

일부 예들에서, 제1 컬러 서브-픽셀 및 제3 컬러 서브-픽셀에서, 제4 접속 부분은 제2 발광 제어 트랜지스터의 제2 전극과 중첩되고, 제2 컬러 서브-픽셀에서, 제4 접속 부분은 제2 발광 제어 트랜지스터의 제2 전극과 중첩되지 않는다.In some examples, in the first color sub-pixel and the third color sub-pixel, the fourth connecting portion overlaps the second electrode of the second emission control transistor, and in the second color sub-pixel, the fourth connecting portion is It does not overlap the second electrode of the second light emission control transistor.

일부 예들에서, 제2 컬러 서브-픽셀에서, 제4 접속 부분 및 제2 발광 제어 트랜지스터의 제2 전극은 발광 제어 신호 라인의 2개의 측부들에 각각 있고; 제1 컬러 서브-픽셀 및 제3 컬러 서브-픽셀에서, 제4 접속 부분은 구동 트랜지스터로부터 먼 발광 제어 신호 라인의 측부 상에 있다.In some examples, in the second color sub-pixel, the fourth connecting portion and the second electrode of the second light emission control transistor are on two sides of the light emission control signal line, respectively; In the first color sub-pixel and the third color sub-pixel, the fourth connecting portion is on the side of the light emission control signal line remote from the driving transistor.

일부 예들에서, 제2 컬러 서브-픽셀에서, 제3 접속 부분은 제2 방향을 따라 연장되고 발광 제어 신호 라인과 중첩된다.In some examples, in the second color sub-pixel, the third connecting portion extends along the second direction and overlaps the emission control signal line.

일부 예들에서, 제2 컬러 서브-픽셀에서, 제4 접속 부분은 제1 방향으로 구동 트랜지스터와 차폐 라인 사이에 있다.In some examples, in the second color sub-pixel, the fourth connecting portion is between the driving transistor and the shielding line in the first direction.

일부 예들에서, 디스플레이 기판은 제1 방향 및 제2 방향을 따라 어레이로 된 복수의 픽셀 유닛 그룹들을 포함하고, 픽셀 유닛 그룹들 각각은 제1 방향으로 배열되는 서브-픽셀들의 2개의 열들을 포함하고, 서브-픽셀들의 각각의 열은 제1 컬러 서브-픽셀, 제2 컬러 서브-픽셀, 및 제3 컬러 서브-픽셀을 포함하고, 제2 방향으로, 각각의 픽셀 유닛 그룹에서의 서브-픽셀들의 2개의 열들은 서브-픽셀 피치 미만의 거리만큼 서로로부터 시프트된다.In some examples, the display substrate includes a plurality of pixel unit groups arranged in an array along a first direction and a second direction, each of the pixel unit groups including two columns of sub-pixels arranged in the first direction, , each column of sub-pixels includes a first color sub-pixel, a second color sub-pixel, and a third color sub-pixel, and in a second direction, The two columns are shifted from each other by a distance less than the sub-pixel pitch.

일부 예들에서, 각각의 컬러의 서브-픽셀의 유기 발광 엘리먼트의 제2 전극은 주 전극 및 접속 전극을 포함하고, 각각의 컬러의 서브-픽셀에서, 주 전극은 육각형의 형상을 갖고, 접속 전극은 제4 접속 부분에 접속된다.In some examples, the second electrode of the organic light emitting element of the sub-pixel of each color comprises a main electrode and a connecting electrode, and in the sub-pixel of each color, the main electrode has the shape of a hexagon, and the connecting electrode comprises: connected to the fourth connecting portion.

일부 예들에서, 제1 컬러 서브-픽셀에서, 접속 전극은 제1 리셋 트랜지스터의 게이트 전극으로부터 먼 주 전극의 측부 상에 있고; 제2 컬러 서브-픽셀에서, 접속 전극은 제2 발광 제어 트랜지스터의 제2 전극에 가까운 주 전극의 측부 상에 있고; 제3 컬러 서브-픽셀에서, 접속 전극은 제2 발광 제어 트랜지스터의 제2 전극에 가까운 주 전극의 측부 상에 있다.In some examples, in the first color sub-pixel, the connection electrode is on the side of the main electrode distal from the gate electrode of the first reset transistor; in the second color sub-pixel, the connection electrode is on the side of the main electrode close to the second electrode of the second light emission control transistor; In the third color sub-pixel, the connection electrode is on the side of the main electrode close to the second electrode of the second emission control transistor.

일부 예들에서, 제1 컬러 서브-픽셀에서, 주 전극은 구동 트랜지스터를 커버하고; 제2 컬러 서브-픽셀에서, 주 전극은 구동 트랜지스터와 부분적으로 중첩되거나 또는 구동 트랜지스터와 중첩되지 않고; 제3 컬러 서브-픽셀에서, 주 전극은 구동 트랜지스터와 중첩되지 않는다.In some examples, in the first color sub-pixel, the main electrode covers the driving transistor; In the second color sub-pixel, the main electrode partially overlaps the driving transistor or does not overlap the driving transistor; In the third color sub-pixel, the main electrode does not overlap the driving transistor.

일부 예들에서, 제1 컬러 서브-픽셀에서의 주 전극은 스캐닝 라인 및 발광 제어 신호 라인과 중첩되고; 제2 컬러 서브-픽셀에서의 주 전극은 스캐닝 라인 및 리셋 제어 신호 라인과 중첩되고; 제3 컬러 서브-픽셀에서의 주 전극은 발광 제어 신호 라인과 중첩된다.In some examples, the main electrode in the first color sub-pixel overlaps the scanning line and the emission control signal line; the main electrode in the second color sub-pixel overlaps the scanning line and the reset control signal line; The main electrode in the third color sub-pixel overlaps the emission control signal line.

일부 예들에서, 제1 컬러 서브-픽셀에서의 주 전극은 제1 컬러 서브-픽셀에 인접한 제3 컬러 서브-픽셀에서의 구동 트랜지스터의 부분과 부분적으로 중첩되고, 제1 컬러 서브-픽셀에서의 주 전극은 제1 컬러 서브-픽셀에서의 픽셀 회로에 접속되는 데이터 라인 및 차폐 라인, 및 제1 컬러 서브-픽셀에 인접한 제2 컬러 서브-픽셀에서의 픽셀 회로에 접속되는 데이터 라인과 중첩되고; 제2 컬러 서브-픽셀에서의 주 전극은 제2 컬러 서브-픽셀에서의 픽셀 회로에 접속되는 데이터 라인과 중첩되지 않고, 제2 컬러 서브-픽셀에서의 픽셀 회로에 접속되는 제1 전력 신호 라인, 및 제2 컬러 서브-픽셀에 인접한 제3 컬러 서브-픽셀에서의 픽셀 회로에 접속되는 제1 전력 신호 라인 및 데이터 라인과 중첩되고; 제3 컬러 서브-픽셀에서의 주 전극은 제3 컬러 서브-픽셀에서의 픽셀 회로에 접속되는 데이터 라인 및 제1 전력 신호 라인, 및 제3 컬러 서브-픽셀에 인접한 제2 컬러 서브-픽셀에서의 픽셀 회로에 접속되는 제1 전력 신호 라인과 중첩된다.In some examples, the main electrode in the first color sub-pixel partially overlaps with a portion of the driving transistor in the third color sub-pixel adjacent to the first color sub-pixel, and the main electrode in the first color sub-pixel partially overlaps with the main electrode in the first color sub-pixel. the electrode overlaps the data line and the shielding line connected to the pixel circuit in the first color sub-pixel, and the data line connected to the pixel circuit in the second color sub-pixel adjacent to the first color sub-pixel; a first power signal line connected to the pixel circuit in the second color sub-pixel, the main electrode in the second color sub-pixel does not overlap the data line connected to the pixel circuit in the second color sub-pixel; and a first power signal line and a data line connected to a pixel circuit in a third color sub-pixel adjacent to the second color sub-pixel; The main electrode in the third color sub-pixel is a data line and a first power signal line connected to the pixel circuit in the third color sub-pixel, and in the second color sub-pixel adjacent to the third color sub-pixel. It overlaps with a first power signal line connected to the pixel circuit.

일부 예들에서, 디스플레이 기판은 베이스 기판과 대면하는 차폐 라인의 측부 상의 광 차폐 부분을 추가로 포함한다. 베이스 기판 상의 광 차폐 부분의 정사 투영은 베이스 기판 상의 차폐 라인의 정사 투영과 중첩되고, 광 차폐 부분은 임계값 보상 트랜지스터의 2개의 게이트 전극들 사이의 활성 반도체 층과 중첩된다.In some examples, the display substrate further includes a light shielding portion on the side of the shielding line facing the base substrate. The orthographic projection of the light shielding portion on the base substrate overlaps the orthographic projection of the shielding line on the base substrate, and the light shielding portion overlaps the active semiconductor layer between the two gate electrodes of the threshold compensation transistor.

일부 예들에서, 디스플레이 기판은 활성 반도체 층으로부터 먼 제1 전도성 층의 측부 상의 제2 전도성 층을 추가로 포함하고, 제2 전도성 층은 데이터 라인이 위치되는 층과 제1 전도성 층 사이에 있고, 제2 전도성 층은 커패시터의 제1 전극, 리셋 전력 신호 라인, 및 제1 전력 신호 라인에 전기적으로 접속되는 그리고 제1 방향을 따라 연장되는 제2 전력 신호 라인을 포함하고, 제2 전력 신호 라인은 커패시터의 제1 전극과 일체로 형성된다. In some examples, the display substrate further comprises a second conductive layer on a side of the first conductive layer remote from the active semiconductor layer, the second conductive layer being between the layer on which the data line is located and the first conductive layer, The second conductive layer includes a first electrode of the capacitor, a reset power signal line, and a second power signal line electrically connected to the first power signal line and extending along a first direction, the second power signal line comprising the capacitor formed integrally with the first electrode of

본 개시내용의 적어도 하나의 실시예는 디스플레이 기판을 제공하고, 이는, 베이스 기판 및 베이스 기판 상의 제1 방향 및 제2 방향을 따라 어레이로 된 복수의 픽셀 유닛들을 포함하고, 제1 방향은 제2 방향과 교차된다. 복수의 픽셀 유닛들 각각은 제1 컬러 서브-픽셀, 제2 컬러 서브-픽셀, 및 제3 컬러 서브-픽셀을 포함하고, 각각의 서브-픽셀은 유기 발광 엘리먼트 및 유기 발광 엘리먼트를 구동하기 위한 픽셀 회로를 포함하고, 픽셀 회로는 구동 회로를 포함하고, 제1 컬러 서브-픽셀의 구동 회로는 제1 구동 트랜지스터를 포함하고, 제2 컬러 서브-픽셀의 구동 회로는 제2 구동 트랜지스터를 포함하고, 제3 컬러 서브-픽셀의 구동 회로는 제3 구동 트랜지스터를 포함하고, 제1 구동 트랜지스터의 채널 폭-길이 비율은 제2 구동 트랜지스터의 채널 폭-길이 비율 및 제3 구동 트랜지스터의 채널 폭-길이 비율 초과이고; 복수의 픽셀 유닛들 각각은 제2 방향으로 배열되는 서브-픽셀들의 2개의 행들을 포함하고, 서브-픽셀들의 2개의 행들 중 하나의 행은 제1 컬러 서브-픽셀을 포함하고, 서브-픽셀들의 2개의 행들 중 다른 행은 제2 컬러 서브-픽셀 및 제3 컬러 서브-픽셀을 포함한다.At least one embodiment of the present disclosure provides a display substrate, comprising a base substrate and a plurality of pixel units arranged in an array along first and second directions on the base substrate, the first direction being a second direction intersect with the direction Each of the plurality of pixel units includes a first color sub-pixel, a second color sub-pixel, and a third color sub-pixel, wherein each sub-pixel includes an organic light emitting element and a pixel for driving the organic light emitting element circuit, wherein the pixel circuit comprises a driving circuit, the driving circuit of the first color sub-pixel comprises a first driving transistor, the driving circuit of the second color sub-pixel comprises a second driving transistor, The driving circuit of the third color sub-pixel includes a third driving transistor, and the channel width-length ratio of the first driving transistor is a channel width-length ratio of the second driving transistor and the channel width-length ratio of the third driving transistor excess; each of the plurality of pixel units includes two rows of sub-pixels arranged in a second direction, one row of the two rows of sub-pixels includes a first color sub-pixel, The other of the two rows includes a second color sub-pixel and a third color sub-pixel.

일부 예들에서, 유기 발광 엘리먼트는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이의 발광 층을 포함하고, 구동 회로는 구동 트랜지스터를 포함하고, 각각의 컬러의 서브-픽셀의 픽셀 회로는, 데이터 기입 트랜지스터, 저장 커패시터, 임계값 보상 트랜지스터, 제1 리셋 트랜지스터, 제2 리셋 트랜지스터, 제1 발광 제어 트랜지스터, 및 제2 발광 제어 트랜지스터를 추가로 포함하고, 데이터 기입 트랜지스터의 제1 전극은 구동 트랜지스터의 제1 전극에 전기적으로 접속되고, 데이터 기입 트랜지스터의 제2 전극은 데이터 신호를 수신하기 위해 데이터 라인에 전기적으로 접속되도록 구성되고, 데이터 기입 트랜지스터의 게이트 전극은 스캔 신호를 수신하기 위해 스캐닝 신호 라인에 전기적으로 접속되도록 구성되고; 저장 커패시터의 제1 전극은 제1 전원 단자에 전기적으로 접속되고, 저장 커패시터의 제2 전극은 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고; 임계값 보상 트랜지스터의 제1 전극은 구동 트랜지스터의 제2 전극에 전기적으로 접속되고, 임계값 보상 트랜지스터의 제2 전극은 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고, 임계값 보상 트랜지스터의 게이트 전극은 보상 제어 신호를 수신하기 위해 스캐닝 신호 라인에 전기적으로 접속되도록 구성되고; 제1 리셋 트랜지스터의 제1 전극은 제1 리셋 신호를 수신하기 위해 리셋 전력 신호 라인에 전기적으로 접속되도록 구성되고, 제1 리셋 트랜지스터의 제2 전극은 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고, 제1 리셋 트랜지스터의 게이트 전극은 제1 서브-리셋 제어 신호를 수신하기 위해 리셋 제어 신호 라인에 전기적으로 접속되도록 구성되고; 제2 리셋 트랜지스터의 제1 전극은 제2 리셋 신호를 수신하기 위해 리셋 전력 신호 라인에 전기적으로 접속되도록 구성되고, 제2 리셋 트랜지스터의 제2 전극은 유기 발광 엘리먼트의 제2 전극에 전기적으로 접속되고, 제2 리셋 트랜지스터의 게이트 전극은 제2 서브-리셋 제어 신호를 수신하기 위해 리셋 제어 신호 라인에 전기적으로 접속되도록 구성되고; 제1 발광 제어 트랜지스터의 제1 전극은 제1 전원 단자에 전기적으로 접속되고, 제1 발광 제어 트랜지스터의 제2 전극은 구동 트랜지스터의 제1 전극에 전기적으로 접속되고, 제1 발광 제어 트랜지스터의 게이트 전극은 제1 발광 제어 신호를 수신하기 위해 발광 제어 신호 라인에 전기적으로 접속되도록 구성되고; 제2 발광 제어 트랜지스터의 제1 전극은 구동 트랜지스터의 제2 전극에 전기적으로 접속되고, 제2 발광 제어 트랜지스터의 제2 전극은 유기 발광 엘리먼트의 제2 전극에 전기적으로 접속되고, 제2 발광 제어 트랜지스터의 게이트 전극은 제2 발광 제어 신호를 수신하기 위해 발광 제어 신호 라인에 전기적으로 접속되도록 구성된다.In some examples, the organic light emitting element includes a first electrode, a second electrode, and a light emitting layer between the first and second electrodes, the driving circuit includes a driving transistor, and a pixel of a sub-pixel of each color The circuit further includes a data write transistor, a storage capacitor, a threshold compensation transistor, a first reset transistor, a second reset transistor, a first emission control transistor, and a second emission control transistor, the first electrode of the data write transistor is electrically connected to a first electrode of the driving transistor, a second electrode of the data write transistor is configured to be electrically connected to a data line to receive a data signal, and a gate electrode of the data write transistor is configured to receive a scan signal. configured to be electrically connected to the scanning signal line; a first electrode of the storage capacitor is electrically connected to a first power supply terminal, and a second electrode of the storage capacitor is electrically connected to a gate electrode of the driving transistor; a first electrode of the threshold compensating transistor is electrically connected to a second electrode of the driving transistor, a second electrode of the threshold compensating transistor is electrically connected to a gate electrode of the driving transistor, and a gate electrode of the threshold compensating transistor is electrically connected to a gate electrode of the driving transistor configured to be electrically connected to the scanning signal line to receive the control signal; a first electrode of the first reset transistor is configured to be electrically connected to a reset power signal line to receive a first reset signal, a second electrode of the first reset transistor is electrically connected to a gate electrode of the driving transistor, the gate electrode of the first reset transistor is configured to be electrically connected to the reset control signal line for receiving the first sub-reset control signal; a first electrode of the second reset transistor is configured to be electrically connected to a reset power signal line to receive a second reset signal, a second electrode of the second reset transistor is electrically connected to a second electrode of the organic light emitting element; , the gate electrode of the second reset transistor is configured to be electrically connected to the reset control signal line to receive the second sub-reset control signal; A first electrode of the first emission control transistor is electrically connected to a first power supply terminal, a second electrode of the first emission control transistor is electrically connected to a first electrode of the driving transistor, and a gate electrode of the first emission control transistor is configured to be electrically connected to the light emission control signal line to receive the first light emission control signal; The first electrode of the second light emission control transistor is electrically connected to the second electrode of the driving transistor, the second electrode of the second light emission control transistor is electrically connected to the second electrode of the organic light emitting element, and the second light emission control transistor The gate electrode of the is configured to be electrically connected to the emission control signal line to receive the second emission control signal.

일부 예들에서, 디스플레이 기판은 활성 반도체 층을 포함하고, 활성 반도체 층은 각각의 서브-픽셀의 각각의 트랜지스터의 활성 층 패턴 및 도핑 영역 패턴을 포함하고, 하나의 픽셀 회로에서의 각각의 트랜지스터의 활성 층 패턴 및 도핑 영역 패턴은 서로 통합되고; 디스플레이 기판은 베이스 기판으로부터 먼 활성 반도체 층의 측부 상의 제1 전도성 층을 추가로 포함하고, 제1 전도성 층은 저장 커패시터의 제2 전극, 스캐닝 신호 라인, 리셋 제어 신호 라인, 발광 제어 신호 라인, 구동 트랜지스터의 게이트 전극, 데이터 기입 트랜지스터의 게이트 전극, 임계값 보상 트랜지스터의 게이트 전극, 제1 발광 제어 트랜지스터의 게이트 전극, 제2 발광 제어 트랜지스터의 게이트 전극, 제1 리셋 트랜지스터의 게이트 전극, 및 제2 리셋 트랜지스터의 게이트 전극을 포함하고, 구동 트랜지스터의 게이트 전극은 저장 커패시터의 제2 전극으로서 또한 사용된다. 각각의 컬러의 서브-픽셀의 픽셀 회로는, 데이터 라인과 동일한 층에서의 제1 접속 부분, 제2 접속 부분, 및 제3 접속 부분; 및 제1 전도성 층으로부터 먼 데이터 라인의 측부 상의 제4 접속 부분을 추가로 포함한다. 제1 접속 부분은 임계값 보상 트랜지스터의 제2 전극 및 구동 트랜지스터의 게이트 전극을 접속하도록 구성되고, 제2 접속 부분은 리셋 전력 신호 라인 및 제2 리셋 트랜지스터의 제1 전극을 접속하도록 구성되고, 제3 접속 부분은 제2 발광 제어 트랜지스터의 제2 전극 및 제4 접속 부분을 접속하도록 구성되고, 제4 접속 부분은 제3 접속 부분 및 유기 발광 엘리먼트의 제2 전극을 접속하도록 구성된다.In some examples, the display substrate comprises an active semiconductor layer, wherein the active semiconductor layer comprises an active layer pattern and a doped region pattern of each transistor of each sub-pixel, wherein the active semiconductor layer comprises an active layer pattern and a doped region pattern of each transistor in one pixel circuit. The layer pattern and the doped region pattern are integrated with each other; The display substrate further comprises a first conductive layer on a side of the active semiconductor layer remote from the base substrate, the first conductive layer comprising a second electrode of the storage capacitor, a scanning signal line, a reset control signal line, a light emission control signal line, a drive The gate electrode of the transistor, the gate electrode of the data write transistor, the gate electrode of the threshold compensation transistor, the gate electrode of the first emission control transistor, the gate electrode of the second emission control transistor, the gate electrode of the first reset transistor, and the second reset a gate electrode of the transistor, and the gate electrode of the driving transistor is also used as the second electrode of the storage capacitor. The pixel circuit of the sub-pixel of each color comprises: a first connecting portion, a second connecting portion, and a third connecting portion in the same layer as the data line; and a fourth connection portion on the side of the data line remote from the first conductive layer. The first connection portion is configured to connect the second electrode of the threshold compensation transistor and the gate electrode of the driving transistor, the second connection portion is configured to connect the reset power signal line and the first electrode of the second reset transistor, The three connecting portion is configured to connect the second electrode and the fourth connecting portion of the second light emission control transistor, and the fourth connecting portion is configured to connect the third connecting portion and the second electrode of the organic light emitting element.

일부 예들에서, 각각의 컬러의 서브-픽셀의 유기 발광 엘리먼트의 제2 전극은 주 전극 및 접속 전극을 포함하고, 제1 컬러 서브-픽셀에서, 접속 전극은 제1 애노드 접속 비아를 통해 제4 접속 부분에 접속되고; 제2 컬러 서브-픽셀에서, 접속 전극은 제2 애노드 접속 비아를 통해 제4 접속 부분에 접속되고; 제3 컬러 서브-픽셀에서, 접속 전극은 제3 애노드 접속 비아를 통해 제4 접속 부분에 접속되고, 제1 애노드 접속 비아 및 제2 접속 비아는 제1 방향을 따라 연장되는 직선 상에 있고, 제3 애노드 접속 비아는 발광 제어 신호 라인으로부터 먼 직선의 측부 상에 있다.In some examples, the second electrode of the organic light emitting element of the sub-pixel of each color comprises a main electrode and a connection electrode, and in the first color sub-pixel, the connection electrode is a fourth connection via the first anode connection via. connected to the part; in the second color sub-pixel, the connecting electrode is connected to the fourth connecting portion through the second anode connecting via; In the third color sub-pixel, the connection electrode is connected to the fourth connection portion through the third anode connection via, and the first anode connection via and the second connection via are on a straight line extending along the first direction, The 3 anode connection via is on the side of the straight line away from the emission control signal line.

일부 예들에서, 제1 컬러 서브-픽셀의 제4 접속 부분은 발광 제어 신호 라인과 중첩되고, 제2 컬러 서브-픽셀 및 제3 컬러 서브-픽셀의 제4 접속 부분은 발광 제어 신호 라인과 중첩되지 않고, 구동 트랜지스터로부터 먼 발광 제어 신호 라인의 측부 상에 있다.In some examples, the fourth connecting portion of the first color sub-pixel overlaps the emission control signal line, and the fourth connecting portion of the second color sub-pixel and the third color sub-pixel does not overlap the emission control signal line and on the side of the emission control signal line away from the drive transistor.

일부 예들에서, 제1 컬러 서브-픽셀에서, 제3 접속 부분과 제4 접속 부분을 접속하는 비아는 발광 제어 신호 라인으로부터 먼 제2 발광 제어 트랜지스터의 제2 전극의 측부 상에 있고; 제2 컬러 서브-픽셀 및 제3 컬러 서브-픽셀에서, 제3 접속 부분들과 제4 접속 부분들을 접속하는 비아들은 발광 제어 신호 라인에 가까운 제2 발광 제어 트랜지스터들의 제2 전극들의 측부 상에 있다.In some examples, in the first color sub-pixel, the via connecting the third connection portion and the fourth connection portion is on a side of the second electrode of the second emission control transistor remote from the emission control signal line; In the second color sub-pixel and the third color sub-pixel, the vias connecting the third connecting portions and the fourth connecting portions are on the side of the second electrodes of the second light emission control transistors close to the light emission control signal line .

본 개시내용의 실시예들의 기술적 해결책을 명확하게 예시하기 위해, 실시예들의 도면들이 다음에서 간단히 설명될 것이다. 다음에 설명되는 도면들은 본 개시내용의 일부 실시예들에만 관련되며, 따라서 본 개시내용을 제한하지 않는다는 점이 명백하다.
도 1a는 본 개시내용의 실시예에 의해 제공되는 어레이 기판의 평면도이다.
도 1b는 도 1a에 도시되는 어레이 기판의 부분 단면도이다.
도 1c는 본 개시내용의 실시예에 의해 제공되는 어레이 기판의 평면도이다.
도 1d 및 도 1e는 각각 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀의 구동 트랜지스터들의 평면도들이다.
도 2는 본 개시내용의 실시예에 의해 제공되는 어레이 기판에 대한 제조 방법의 개략적 흐름도이다.
도 3은 본 개시내용의 실시예의 제2 예에서 각각의 컬러의 서브-픽셀에 입력되는 데이터 신호 및 각각의 컬러의 서브-픽셀의 유기 발광 엘리먼트를 통해 흐르는 포화 전류의 시뮬레이션 곡선이다.
도 4는 본 개시내용의 실시예에 의해 제공되는 상이한 채널 폭-길이 비율들을 갖는 구동 트랜지스터들의 게이트 전극 전압들 및 포화 전류들의 곡선이다.
도 5a 내지 도 5c는 구동 트랜지스터의 채널 폭-길이 비율 및 각각의 컬러의 서브-픽셀에서의 충전율의 관계도들이다.
도 6은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 개략적 블록도이다.
도 7은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 반복 유닛들의 개략도이다.
도 8은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 평면도이다.
도 9a 내지 도 10a는 본 개시내용의 일부 실시예들에 의해 제공되는 픽셀 회로의 층들의 개략도들이다.
도 10b 및 도 10c는 도 10a에 도시되는 라인 AA' 및 라인 BB' 를 따라 취해지는 단면도들이다.
도 11a는 본 개시내용의 실시예의 예에 의해 제공되는 어레이 기판의 부분 구조도이다.
도 11b는 도 11a에 도시되는 픽셀들의 배열 구조의 개략도이다.
도 12는 실시예의 다른 예에 의해 제공되는 어레이 기판의 부분 구조도이다.In order to clearly illustrate the technical solution of the embodiments of the present disclosure, drawings of the embodiments will be briefly described below. It is clear that the drawings described below relate only to some embodiments of the present disclosure, and thus do not limit the present disclosure.
1A is a plan view of an array substrate provided by an embodiment of the present disclosure;
FIG. 1B is a partial cross-sectional view of the array substrate shown in FIG. 1A.
1C is a plan view of an array substrate provided by an embodiment of the present disclosure;
1D and 1E are plan views of driving transistors of a first color sub-pixel and a second color sub-pixel, respectively.
2 is a schematic flowchart of a manufacturing method for an array substrate provided by an embodiment of the present disclosure;
3 is a simulation curve of a data signal input to a sub-pixel of each color and a saturation current flowing through an organic light emitting element of a sub-pixel of each color in a second example of an embodiment of the present disclosure;
4 is a curve of gate electrode voltages and saturation currents of driving transistors having different channel width-length ratios provided by an embodiment of the present disclosure.
5A to 5C are relationship diagrams between a channel width-length ratio of a driving transistor and a filling factor in a sub-pixel of each color.
6 is a schematic block diagram of a display substrate provided by an embodiment of the present disclosure;
7 is a schematic diagram of repeating units of a display substrate provided by an embodiment of the present disclosure;
8 is a plan view of a display substrate provided by an embodiment of the present disclosure;
9A-10A are schematic diagrams of layers of a pixel circuit provided by some embodiments of the present disclosure.
10B and 10C are cross-sectional views taken along line AA' and line BB' shown in FIG. 10A.
11A is a partial structural diagram of an array substrate provided by an example of an embodiment of the present disclosure;
11B is a schematic diagram of an arrangement structure of pixels shown in FIG. 11A.
12 is a partial structural diagram of an array substrate provided by another example of the embodiment.

본 개시내용의 실시예들의 목적들, 기술적 상세사항들 및 이점들을 명백하게 하기 위해, 해당 실시예들의 기술적 해결책들은 본 개시내용의 실시예들에 관련된 도면들에 관련하여 명확하게 그리고 완전히 이해가능한 방식으로 설명될 것이다. 명백히, 설명된 실시예들은 본 개시내용의 실시예들의 전부가 아니라 단지 일부이다. 본 명세서에서의 설명된 실시예에 기초하여, 해당 분야에서의 기술자는, 어떠한 창의적 작업 없이도, 본 개시내용의 범위 내에 있는 다른 실시예(들)를 획득할 수 있다.In order to make the objects, technical details and advantages of the embodiments of the present disclosure clear, the technical solutions of the embodiments are presented in a clearly and completely understandable manner with reference to the drawings related to the embodiments of the present disclosure. will be explained Obviously, the described embodiments are only some, but not all, of the embodiments of the present disclosure. Based on the embodiments described herein, those skilled in the art may obtain other embodiment(s) within the scope of the present disclosure without any creative work.

달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술적 및 과학적 용어들은 본 개시내용이 속하는 해당 분야에서의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 개시내용의 설명 및 청구항들에서 사용되는 "제1(first)", "제2(second)" 등이라는 용어들은 임의의 시퀀스, 양 또는 중요성을 표시하려고 의도되는 것이 아니라, 다양한 컴포넌트들을 구별하려고 의도되는 것이다. 또한, 포함한다("comprise", "comprising", "include", "including" 등)는 용어들은 이러한 용어들 전에 언급되는 엘리먼트들 또는 오브젝트들이 이러한 용어들 후에 열거되는 엘리먼트들 또는 오브젝트들 및 그 등가물들을 포함한다는 점을 명시하도록 의도되지만, 다른 엘리먼트들 또는 오브젝트들을 배제하려고 의도되는 것은 아니다. Unless defined otherwise, all technical and scientific terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which this disclosure belongs. The terms "first," "second," etc. used in the description and claims of this disclosure are not intended to indicate any sequence, quantity, or importance, but are intended to distinguish the various components. it is intended Also, terms "comprise", "comprising", "include", "including", etc.) refer to elements or objects in which the elements or objects mentioned before those terms are listed after those terms, and equivalents thereof. It is intended to state that the inclusion of elements is included, but is not intended to exclude other elements or objects.

연구에서, 본 출원의 발명자는 유기 발광 다이오드가 차량 디스플레이의 분야에서 사용되는 경우에, 차량 스크린은 고 휘도를 가질 필요가 있고, 예를 들어, 휘도는 800 니트 또는 심지어 1000 니트 초과에 도달한다는 점을 발견하였다. 따라서, 고-휘도 차량 스크린들의 설계를 실현하는 것이 특히 중요하다. 현재의 차량 디스플레이 디바이스에서, 적색 광, 녹색 광, 및 청색 광은 백색 광에서 상이한 휘도 비율들을 갖고, 상이한 컬러 서브-픽셀들의 발광 엘리먼트들은 상이한 재료들을 사용하여, 상이한 컬러 서브-픽셀들의 상이한 전류 효율을 초래하고, 따라서 각각의 컬러들의 서브-픽셀들에서의 구동 트랜지스터들의 채널 폭-길이 비율들이 동일한 값을 갖도록 설계될 때, 고-휘도 차량 스크린을 설계하는 경우에 불충분한 청색 광이 존재할 것이고, 따라서 차량 스크린이 달성할 수 있는 최대 휘도를 제한한다.In the study, the inventor of the present application found that, when organic light emitting diodes are used in the field of vehicle display, the vehicle screen needs to have a high brightness, for example, the brightness reaches 800 nits or even more than 1000 nits. found Therefore, it is particularly important to realize the design of high-brightness vehicle screens. In a current vehicle display device, red light, green light, and blue light have different luminance ratios in white light, and the light emitting elements of different color sub-pixels use different materials, so that different current efficiencies of different color sub-pixels are used. Therefore, when the channel width-length ratios of the driving transistors in the sub-pixels of the respective colors are designed to have the same value, there will be insufficient blue light in the case of designing a high-brightness vehicle screen, This limits the maximum brightness a vehicle screen can achieve.

본 개시내용의 실시예들은 어레이 기판 및 그 제조 방법, 유기 발광 다이오드 디스플레이 디바이스 및 디스플레이 기판에 관련된다. 어레이 기판은 베이스 기판 및 베이스 기판 상의 제1 방향 및 제2 방향을 따라 어레이로 배열되는 복수의 반복 유닛들을 포함하고, 제1 방향은 제2 방향과 교차한다. 반복 유닛들 각각은 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀을 포함하고, 각각의 서브-픽셀은 유기 발광 엘리먼트 및 유기 발광 엘리먼트를 구동하기 위한 픽셀 회로를 포함하고, 픽셀 회로는 구동 회로를 포함하고, 제1 컬러 서브-픽셀의 구동 회로는 제1 구동 트랜지스터를 포함하고, 제2 컬러 서브-픽셀의 구동 회로는 제2 구동 트랜지스터를 포함하고, 제1 구동 트랜지스터의 채널 폭-길이 비율은 제2 구동 트랜지스터의 채널 폭-길이 비율 초과이다. 본 개시내용의 실시예들은 어레이 기판 상의 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들을 최적화하는 것에 의해 어레이 기판을 포함하는 디스플레이 디바이스의 휘도를 개선할 수 있다.Embodiments of the present disclosure relate to an array substrate and a method of manufacturing the same, an organic light emitting diode display device, and a display substrate. The array substrate includes a base substrate and a plurality of repeating units arranged in an array along first and second directions on the base substrate, the first direction intersecting the second direction. Each of the repeating units includes a first color sub-pixel and a second color sub-pixel, each sub-pixel includes an organic light emitting element and a pixel circuit for driving the organic light emitting element, wherein the pixel circuit includes a driving circuit wherein the driving circuit of the first color sub-pixel includes a first driving transistor, the driving circuit of the second color sub-pixel includes a second driving transistor, and a channel width-length ratio of the first driving transistor is greater than the channel width-length ratio of the second driving transistor. Embodiments of the present disclosure can improve the brightness of a display device including an array substrate by optimizing the channel width-length ratios of driving transistors of sub-pixels having different colors on the array substrate.

본 개시내용의 실시예들에 의해 제공되는 어레이 기판 및 그 제조 방법, 유기 발광 다이오드 디스플레이 디바이스, 및 디스플레이 기판이 도면들을 참조하여 아래에 설명될 것이다.An array substrate and a manufacturing method thereof, an organic light emitting diode display device, and a display substrate provided by embodiments of the present disclosure will be described below with reference to the drawings.

도 1a는 본 개시내용의 실시예에 의해 제공되는 어레이 기판의 평면도이고; 도 1b는 라인 AA를 따른 도 1a에 도시되는 어레이 기판의 부분 단면도이다. 도 1a에 도시되는 바와 같이, 본 개시내용의 실시예는, 베이스 기판(100) 및 베이스 기판(100) 상의 제1 컬러 서브-픽셀(110) 및 제2 컬러 서브-픽셀(120)을 포함하는 어레이 기판을 제공한다. 제1 컬러 서브-픽셀(110)은 제1 구동 트랜지스터(111)를 포함하고, 제2 컬러 서브-픽셀(120)은 제2 구동 트랜지스터(121)를 포함하고, 제1 구동 트랜지스터(111)의 채널 폭-길이 비율 W1/L1은 제2 구동 트랜지스터(121)의 채널 폭-길이 비율 W2/L2 초과이다. 즉, 제1 구동 트랜지스터(111)의 채널 폭은 W1이고 제1 구동 트랜지스터(111)의 채널 길이는 L1이고, 제2 구동 트랜지스터(121)의 채널 폭은 W2이고 제2 구동 트랜지스터(121)의 채널 길이는 L2이고, W1, L1, W2 및 L2는 W1/L1>W2/L2의 관계를 충족한다. 도 1a는 제1 구동 트랜지스터 및 제2 구동 트랜지스터가 동일한 채널 길이를 갖지만, 상이한 채널 폭들을 갖는다는 점을 개략적으로 도시한다. 본 개시내용의 실시예들이 이에 제한되는 것은 아니고, 제1 구동 트랜지스터 및 제2 구동 트랜지스터의 채널 폭들은 동일할 수 있지만, 채널 길이들은 상이하거나, 또는 제1 구동 트랜지스터 및 제2 구동 트랜지스터의 채널 폭들 및 채널 길이들은 모두 상이하다.1A is a plan view of an array substrate provided by an embodiment of the present disclosure; 1B is a partial cross-sectional view of the array substrate shown in FIG. 1A taken along line AA. As shown in FIG. 1A , an embodiment of the present disclosure includes a base substrate 100 and a first color sub-pixel 110 and a second color sub-pixel 120 on the base substrate 100 . An array substrate is provided. The first color sub-pixel 110 includes a first driving transistor 111 , the second color sub-pixel 120 includes a second driving transistor 121 , and The channel width-length ratio W1/L1 is greater than the channel width-length ratio W2/L2 of the second driving transistor 121 . That is, the channel width of the first driving transistor 111 is W1 , the channel length of the first driving transistor 111 is L1 , the channel width of the second driving transistor 121 is W2 , and the channel width of the second driving transistor 121 is W2 . The channel length is L2, and W1, L1, W2 and L2 satisfy the relationship W1/L1>W2/L2. 1A schematically shows that a first driving transistor and a second driving transistor have the same channel length, but different channel widths. Embodiments of the present disclosure are not limited thereto, and the channel widths of the first driving transistor and the second driving transistor may be the same, but the channel lengths are different, or the channel widths of the first driving transistor and the second driving transistor are different. and the channel lengths are all different.

본 개시내용의 실시예들은 어레이 기판 상의 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들을 최적화하는 것에 의해 어레이 기판을 포함하는 디스플레이 디바이스의 휘도를 개선할 수 있다.Embodiments of the present disclosure can improve the brightness of a display device including an array substrate by optimizing the channel width-length ratios of driving transistors of sub-pixels having different colors on the array substrate.

일부 예들에서, 제1 컬러 서브-픽셀의 전류 효율은 제2 컬러 서브-픽셀의 전류 효율 미만이다. 여기서 전류 효율이란 단위 전류에서 각각의 컬러의 서브-픽셀의 발광 강도(단위: 암페어 당 칸델라, cd/A)를 지칭한다. 상이한 컬러들을 갖는 서브-픽셀들의 전류 효율이 상이하기 때문에, 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들을 상이하도록 설정하는 것에 의해, 어레이 기판을 포함하는 디스플레이 디바이스에 의해 디스플레이되는 백색 광이 최고 그레이 스케일에 있는 경우, 제1 컬러의 불충분한 휘도의 현상이 회피된다.In some examples, the current efficiency of the first color sub-pixel is less than the current efficiency of the second color sub-pixel. Here, the current efficiency refers to the luminous intensity (unit: candela per ampere, cd/A) of a sub-pixel of each color at a unit current. Since the current efficiency of sub-pixels having different colors is different, by setting the channel width-length ratios of the driving transistors of the sub-pixels having different colors to be different, the display device including the array substrate When the white light is at the highest gray scale, the phenomenon of insufficient luminance of the first color is avoided.

일부 예들에서, 제1 컬러 서브-픽셀(110)은 청색 서브-픽셀이고, 제2 컬러 서브-픽셀(120)은 적색 서브-픽셀 또는 녹색 서브-픽셀이다. 본 개시내용의 실시예들에서, 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율을 적색 서브-픽셀 또는 녹색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율 초과이도록 설정하는 것에 의해, 어레이 기판을 포함하는 디스플레이 디바이스에 의해 디스플레이되는 백색 광이 최고 그레이 스케일에 있는 경우, 청색 광의 불충분한 휘도의 현상이 회피되어, 최고 그레이 레벨에서의 백색 광의 화이트 밸런스 컬러 좌표가 설계 값으로부터 벗어나는 것이 회피될 수 있다.In some examples, the first color sub-pixel 110 is a blue sub-pixel and the second color sub-pixel 120 is a red sub-pixel or a green sub-pixel. In embodiments of the present disclosure, by setting the channel width-length ratio of the driving transistor of the blue sub-pixel to be greater than the channel width-length ratio of the driving transistor of the red sub-pixel or the green sub-pixel, the array substrate When the white light displayed by the display device including have.

위에 언급된 화이트 밸런스는 백색 광의 밸런스, 즉, 디스플레이 디바이스에 의해 디스플레이되는 적색, 녹색, 및 청색의 3원색들을 혼합하는 것에 의해 형성되는 백색 광의 정확도의 표시자를 지칭한다.The above-mentioned white balance refers to the balance of white light, that is, an indicator of the accuracy of white light formed by mixing the three primary colors of red, green, and blue displayed by a display device.

예를 들어, 제1 컬러 서브-픽셀(110)은 또한 청색 서브-픽셀일 수 있고, 제2 컬러 서브-픽셀(120)은 또한 황색 서브-픽셀일 수 있다.For example, the first color sub-pixel 110 may also be a blue sub-pixel, and the second color sub-pixel 120 may also be a yellow sub-pixel.

도 1c는 본 개시내용의 실시예에 의해 제공되는 어레이 기판의 평면도이다. 도 1c에 도시되는 바와 같이, 어레이 기판은 제3 컬러 서브-픽셀(130)을 추가로 포함할 수 있고, 제3 컬러 서브-픽셀(130)은 제3 구동 트랜지스터(131)를 포함한다.1C is a plan view of an array substrate provided by an embodiment of the present disclosure; 1C , the array substrate may further include a third color sub-pixel 130 , and the third color sub-pixel 130 includes a third driving transistor 131 .

예를 들어, 제1 컬러 서브-픽셀(110)은 청색 서브-픽셀이고, 제2 컬러 서브-픽셀(120)은 적색 서브-픽셀이고, 제3 컬러 서브-픽셀(130)은 녹색 서브-픽셀이다.For example, first color sub-pixel 110 is a blue sub-pixel, second color sub-pixel 120 is a red sub-pixel, and third color sub-pixel 130 is a green sub-pixel to be.

예를 들어, 적색 서브-픽셀의 제2 구동 트랜지스터(121)의 채널 폭-길이 비율은 녹색 서브-픽셀의 제3 구동 트랜지스터(131)의 채널 폭-길이 비율과 동일할 수 있어, 제조를 용이하게 한다. 그러나, 실시예들이 이러한 경우에 제한되는 것은 아니고, 디스플레이 디바이스가 고-휘도 디스플레이를 실현하는 경우에 적색 서브-픽셀 및 녹색 서브-픽셀의 구동 트랜지스터들의 채널 폭-길이 비율들은 각각의 컬러 광의 휘도 요건들에 따라 조정될 수 있다.For example, the channel width-length ratio of the second driving transistor 121 of the red sub-pixel may be the same as the channel width-length ratio of the third driving transistor 131 of the green sub-pixel, thereby facilitating manufacturing make it However, the embodiments are not limited to this case, and when the display device realizes a high-luminance display, the channel width-length ratios of the driving transistors of the red sub-pixel and the green sub-pixel are the luminance requirements of each color light. can be adjusted according to

일부 예들에서, 일부 예들에서, 적색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율, 녹색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율, 및 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율의 비율은 약 1: (0.7~1.3): (1.5~2.5)이어서, 디스플레이 디바이스에 의해 디스플레이되는 백색 광의 휘도가 800 니트 또는 심지어 1000 니트인 경우에, 청색 광의 불충분한 휘도의 현상이 발생하지 않을 것이다.In some examples, the channel width-length ratio of the driving transistor of the red sub-pixel, the channel width-length ratio of the driving transistor of the green sub-pixel, and the channel width-length ratio of the driving transistor of the blue sub-pixel, in some examples The ratio of is about 1: (0.7-1.3): (1.5-2.5), so that when the luminance of white light displayed by the display device is 800 nits or even 1000 nits, the phenomenon of insufficient luminance of blue light does not occur. will be.

일부 예들에서, 적색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율, 녹색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율, 및 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율의 비율은 1:1:2일 수 있어, 실제 제조 프로세스를 용이하게 한다.In some examples, the ratio of the channel width-length ratio of the driving transistor of the red sub-pixel, the channel width-length ratio of the driving transistor of the green sub-pixel, and the channel width-length ratio of the driving transistor of the blue sub-pixel is 1 It can be 1:1:2, facilitating the actual manufacturing process.

일부 예들에서, 도 1d 및 도 1e는 각각 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀의 구동 트랜지스터들의 평면도들이다. 도 1d 및 도 1e에 도시되는 바와 같이, 게이트 전극(114)과 중첩되는 제1 컬러 서브-픽셀(110)의 제1 구동 트랜지스터(111)의 활성 층의 부분은 제1 구동 트랜지스터(111)의 채널이고, 제1 구동 트랜지스터(111)의 채널 폭-길이 비율 W1/L1은 5/25일 수 있다. 게이트 전극(124)과 중첩되는 제2 컬러 서브-픽셀(120)의 제2 구동 트랜지스터(121)의 활성 층의 부분은 제2 구동 트랜지스터(121)의 채널이고, 제2 구동 트랜지스터(121)의 채널 폭-길이 비율 W2/L2는 3/30일 수 있다. 예를 들어, 도 1d에 도시되는 바와 같이, X 방향으로 연장되는 게이트 전극(114)의 에지들과 중첩되는 제1 구동 트랜지스터(111)의 활성 층의 부분들의 중심 포인트들은 각각 O 및 O'이고, 게이트 전극(114)과 중첩되는 제1 구동 트랜지스터(111)의 활성 층의 부분의 중심 라인 C1은 O로부터 O' 로 연장된다. 위 채널 폭-길이 비율에서의 "길이(length)"는 중심 라인 C1의 길이 L1을 지칭하고, 채널 폭-길이 비율에서의 "폭(width)"은 X 방향으로 연장되는 게이트 전극(114)의 에지들과 중첩되는 제1 구동 트랜지스터(111)의 활성 층의 부분들의 크기를 지칭한다. 유사하게, 도 1e에 도시되는 바와 같이, 제2 구동 트랜지스터(121)의 채널 폭-길이 비율에서의 "길이(length)"는 중심 라인 C2의 길이 L2를 지칭하고, 채널 폭-길이 비율에서의 "폭(width)"은 X 방향으로 연장되는 게이트 전극(124)의 에지들과 중첩되는 제2 구동 트랜지스터(121)의 활성 층의 부분들의 크기를 지칭한다.In some examples, FIGS. 1D and 1E are top views of driving transistors of a first color sub-pixel and a second color sub-pixel, respectively. 1D and 1E , the portion of the active layer of the first driving transistor 111 of the first color sub-pixel 110 overlapping the gate electrode 114 is the portion of the first driving transistor 111 . channel, and the channel width-length ratio W1/L1 of the first driving transistor 111 may be 5/25. A portion of the active layer of the second driving transistor 121 of the second color sub-pixel 120 overlapping the gate electrode 124 is a channel of the second driving transistor 121 , and The channel width-length ratio W2/L2 may be 3/30. For example, as shown in FIG. 1D , the center points of portions of the active layer of the first driving transistor 111 overlapping the edges of the gate electrode 114 extending in the X direction are O and O′, respectively. , the center line C1 of the portion of the active layer of the first driving transistor 111 overlapping the gate electrode 114 extends from O to O'. “length” in the above channel width-length ratio refers to the length L1 of the center line C1, and “width” in the channel width-length ratio refers to the length of the gate electrode 114 extending in the X direction. Refers to the size of portions of the active layer of the first driving transistor 111 overlapping the edges. Similarly, as shown in FIG. 1E , the “length” in the channel width-length ratio of the second driving transistor 121 refers to the length L2 of the center line C2, and in the channel width-length ratio “Width” refers to the size of portions of the active layer of the second driving transistor 121 overlapping edges of the gate electrode 124 extending in the X direction.

예를 들어, 도 1d 및 도 1e에 도시되는 바와 같이, 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은 5/25일 수 있고, 녹색 서브-픽셀의 채널 폭-길이 비율 및 적색 서브-픽셀의 채널 폭-길이 비율은 3/30일 수 있다.For example, as shown in FIGS. 1D and 1E , the channel width-length ratio of the driving transistor of the blue sub-pixel may be 5/25, and the channel width-length ratio of the green sub-pixel and the red sub-pixel The channel width-length ratio of the pixel may be 3/30.

각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율이 위 비율 범위를 충족하는 한, 본 개시내용의 실시예들은 각각의 컬러의 서브-픽셀의 구동 트랜지스터의 구체적 채널 폭-길이 비율을 제한하지 않는다.As long as the ratio of the channel width-length ratios of the driving transistors of the sub-pixels of each color satisfies the above ratio range, embodiments of the present disclosure provide specific channel width-length of the driving transistor of the sub-pixel of each color. No limit on the ratio.

일부 예들에서, 어레이 기판에서의 각각의 컬러의 서브-픽셀은 유기 발광 엘리먼트를 포함하고, 유기 발광 엘리먼트는 발광 층, 및 유기 발광 층의 2개의 측부들 상의 제1 전극 및 제2 전극을 포함하고, 제1 전극 및 제2 전극 중 하나는 구동 트랜지스터에 접속된다, 즉, 본 개시내용의 실시예들에서의 어레이 기판은 유기 발광 다이오드 디스플레이 디바이스에서 적용되는 어레이 기판이다.In some examples, a sub-pixel of each color in the array substrate comprises an organic light emitting element, the organic light emitting element comprising a light emitting layer, and a first electrode and a second electrode on two sides of the organic light emitting layer, , one of the first electrode and the second electrode is connected to the driving transistor, that is, the array substrate in the embodiments of the present disclosure is an array substrate applied in an organic light emitting diode display device.

예를 들어, 도 1a 및 도 1b에 도시되는 바와 같이, 제1 컬러 서브-픽셀(110)은 제1 유기 발광 층(112), 베이스 기판(100)으로부터 먼 제1 유기 발광 층(112)의 측부 상의 제1 전극(114), 및 베이스 기판(100)과 대면하는 제1 유기 발광 층(112)의 측부 상의 제2 전극(113)을 포함하고, 제2 전극(113)은 제1 구동 트랜지스터(111)의 소스 전극 및 드레인 전극 중 하나에 접속된다. 제2 컬러 서브-픽셀(120)은 제2 유기 발광 층(122), 베이스 기판(100)으로부터 먼 제2 유기 발광 층(122)의 측부 상의 제1 전극(124), 및 베이스 기판(100)과 대면하는 제2 유기 발광 층(122)의 측부 상의 제2 전극(123)을 포함하고, 제2 전극(123)은 제2 구동 트랜지스터(121)의 소스 전극 및 드레인 전극 중 하나에 접속된다. 도 1b에 도시되는 상이한 컬러들을 갖는 서브-픽셀들의 제1 전극들은 공통 전극일 수 있고, 상이한 컬러들을 갖는 서브-픽셀들의 제1 전극들은 프로세스를 감소시키기 위해 동일한 층 및 동일한 재료로 형성될 수 있다.For example, as shown in FIGS. 1A and 1B , the first color sub-pixel 110 is formed of a first organic light emitting layer 112 , a first organic light emitting layer 112 remote from the base substrate 100 . a first electrode 114 on a side thereof, and a second electrode 113 on a side of the first organic light emitting layer 112 facing the base substrate 100 , wherein the second electrode 113 is a first driving transistor (111) is connected to one of the source electrode and the drain electrode. The second color sub-pixel 120 includes a second organic light emitting layer 122 , a first electrode 124 on the side of the second organic light emitting layer 122 away from the base substrate 100 , and the base substrate 100 . and a second electrode 123 on a side of the second organic light emitting layer 122 facing the second electrode 123 , the second electrode 123 being connected to one of a source electrode and a drain electrode of the second driving transistor 121 . The first electrodes of the sub-pixels with different colors shown in FIG. 1B may be a common electrode, and the first electrodes of the sub-pixels with different colors may be formed of the same layer and the same material to reduce the process. .

예를 들어, 도 1c에 도시되는 바와 같이, 제3 컬러 서브-픽셀(130)에서의 유기 발광 엘리먼트의 제2 전극(133)은 제3 구동 트랜지스터(131)의 소스 전극 및 드레인 전극 중 하나에 접속된다.For example, as shown in FIG. 1C , the second electrode 133 of the organic light emitting element in the third color sub-pixel 130 is connected to one of the source electrode and the drain electrode of the third driving transistor 131 . connected

예를 들어, 도 1b에 도시되는 바와 같이, 어레이 기판은 인접한 유기 발광 층들 사이의 픽셀 정의 층(101) 및 제2 전극과 구동 트랜지스터 사이의 평탄화 층(102)을 추가로 포함한다.For example, as shown in FIG. 1B , the array substrate further includes a pixel defining layer 101 between adjacent organic light emitting layers and a planarization layer 102 between the second electrode and the driving transistor.

예를 들어, 각각의 컬러의 서브-픽셀의 제1 전극은 캐소드일 수 있고, 이러한 캐소드는 각각의 컬러의 서브-픽셀의 음의 전압을 송신하기 위한 접속 전극으로서 또한 사용되고, 더 양호한 전도성 및 더 낮은 일 함수 값을 갖는다. 이러한 실시예는 이를 포함하지만 이에 제한되는 것은 아니다. 각각의 컬러의 서브-픽셀의 제2 전극은 애노드일 수 있다. 이러한 애노드는 각각의 컬러의 서브-픽셀의 양의 전압을 송신하기 위한 접속 전극으로서 또한 사용되고, 더 양호한 전도성 및 더 높은 일 함수 값을 갖는다. 이러한 실시예는 이를 포함하지만 이에 제한되는 것은 아니다.For example, the first electrode of a sub-pixel of each color may be a cathode, and this cathode is also used as a connecting electrode for transmitting the negative voltage of a sub-pixel of each color, better conductivity and more It has a low work function value. These embodiments include, but are not limited to. The second electrode of the sub-pixel of each color may be an anode. This anode is also used as a connecting electrode for transmitting the positive voltage of the sub-pixel of each color, and has better conductivity and higher work function value. These embodiments include, but are not limited to.

예를 들어, 본 개시내용의 실시예들에서 각각의 컬러의 서브-픽셀의 구동 트랜지스터는 LTPS(low-temperature polysilicon) 박막 트랜지스터일 수 있다. 저온 폴리실리콘 박막 트랜지스터를 포함하는 서브-픽셀에 대해, 유기 발광 엘리먼트를 통해 흐르는 포화 전류 I는 다음의 관계를 충족한다:For example, the driving transistor of each color sub-pixel in embodiments of the present disclosure may be a low-temperature polysilicon (LTPS) thin film transistor. For a sub-pixel comprising a low temperature polysilicon thin film transistor, the saturation current I flowing through the organic light emitting element satisfies the following relationship:

I=K1*(W/L)*(Vgs-Vth)2, (1)I=K1*(W/L)*(Vgs-Vth) 2 , (1)

위 관계 (1)에서, W 및 L은 각각 구동 트랜지스터의 채널 폭 및 채널 길이이고, K1은 단위 면적 당 채널 커패시턴스 및 구동 트랜지스터의 채널 이동성에 관련되고, Vgs 및 Vth는 각각 게이트 전극과 소스 전극 사이의 전압 및 구동 트랜지스터의 임계 전압이고, K1은, 채널 이동성과 같은, 각각의 구동 트랜지스터의 채널의 특성들에 의해 결정되는 계수이다.In the above relation (1), W and L are the channel width and channel length of the driving transistor, respectively, K1 is related to the channel capacitance per unit area and the channel mobility of the driving transistor, and Vgs and Vth are respectively between the gate electrode and the source electrode is the voltage of the driving transistor and the threshold voltage of the driving transistor, K1 is a coefficient determined by characteristics of the channel of each driving transistor, such as channel mobility.

위 포화 전류 I, 및 서브-픽셀의 휘도 Y 및 전류 효율 E는 다음의 관계를 충족한다:The above saturation current I, and the luminance Y and current efficiency E of the sub-pixel satisfy the following relationship:

I = (Y*S)/E, (2)I = (Y*S)/E, (2)

위 관계 (1) 및 관계 (2)로부터, 다음의 관계가 획득된다:From the above relation (1) and relation (2), the following relation is obtained:

I =(Y*S)/E= K1*(W/L)*(Vgs-Vth)2, (3)I =(Y*S)/E= K1*(W/L)*(Vgs-Vth) 2 , (3)

관계 (3)에 따르면, 각각의 컬러의 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율이 다음의 관계를 충족시킨다는 점이 획득될 수 있다:According to the relation (3), it can be obtained that the channel width-length ratio of the driving transistor of the sub-pixel of each color satisfies the following relation:

W/L = K2* (Y/E), (4)W/L = K2* (Y/E), (4)

K2는 K1, (Vgs-Vth) 2 및 S에 관련된 계수이다. 따라서, 제1 컬러 서브-픽셀의 제1 구동 트랜지스터의 채널 폭-길이 비율, 제2 컬러 서브-픽셀의 제2 구동 트랜지스터의 채널 폭-길이 비율, 및 제3 컬러 서브-픽셀의 제3 구동 트랜지스터의 채널 폭-길이 비율은 모두 위 관계 (4)를 충족한다.K2 is a coefficient related to K1, (Vgs-Vth) 2 and S. Accordingly, the channel width-length ratio of the first driving transistor of the first color sub-pixel, the channel width-length ratio of the second driving transistor of the second color sub-pixel, and the third driving transistor of the third color sub-pixel All of the channel width-length ratios satisfy the above relation (4).

위 관계 (2-4)에서, S는 어레이 기판에 포함되는 유효 디스플레이 영역의 면적이다. 본 개시내용의 실시예들에 의해 제공되는 어레이 기판을 포함하는 디스플레이 디바이스에서, S는 디스플레이 디바이스의 디스플레이 스크린의 유효 디스플레이 영역의 면적이다. 본 개시내용의 실시예들에서, 위 Y는 각각의 컬러들의 서브-픽셀들의 광을 혼합하는 것에 의해 형성되는 백색 광이 화이트 밸런스에 있는 경우의 각각의 컬러의 서브-픽셀의 휘도이다.In the above relation (2-4), S is the area of the effective display area included in the array substrate. In the display device including the array substrate provided by the embodiments of the present disclosure, S is the area of the effective display area of the display screen of the display device. In embodiments of the present disclosure, Y above is the luminance of a sub-pixel of each color when the white light formed by mixing the light of the sub-pixels of the respective colors is in white balance.

예를 들어, 본 개시내용의 실시예들에서, Y가 각각의 컬러들의 서브-픽셀들의 광을 혼합하는 것에 의해 형성되는 백색 광이 최고 그레이 레벨에 있는 디스플레이 스크린을 통과한 후의 각각의 컬러의 서브-픽셀의 디스플레이에 대한 최대 휘도인 경우가 예로서 설명된다. 예를 들어, Y는 디스플레이 스크린을 통과한 후의 유기 발광 엘리먼트에 의해 방출되는 광의 디스플레이 휘도일 수 있다. 예를 들어, 위 어레이 기판을 포함하는 디스플레이 디바이스의 디스플레이 측부는 원형 편광기, 터치 스크린 등을 일반적으로 갖기 때문에, 백색 광에 대한 디스플레이 스크린의 전체 투과율 T는 일반적으로 약 0.4이고, 상이한 컬러들을 갖는 광의 전체 투과율들은 약간 상이하다. 계산을 용이하게 하기 위해, 이러한 실시예에서, 백색 광, 적색 광, 녹색 광, 및 청색 광에 대한 스크린의 전체 투과율은 모두 0.42이고, 이러한 실시예는 이러한 경우를 포함하지만 이에 제한되는 것은 아니다.For example, in embodiments of the present disclosure, the sub of each color after white light formed by Y mixing the light of sub-pixels of the respective colors passes through the display screen at the highest gray level. - The case of the maximum luminance for the display of a pixel is described as an example. For example, Y may be the display luminance of the light emitted by the organic light emitting element after passing through the display screen. For example, since the display side of a display device comprising the above array substrate generally has a circular polarizer, a touch screen, etc., the total transmittance T of the display screen for white light is generally about 0.4, and that of light having different colors The overall transmittances are slightly different. To facilitate calculations, in this embodiment, the total transmittance of the screen for white light, red light, green light, and blue light are all 0.42, and this embodiment includes, but is not limited to, this case.

예를 들어, 위 관계 (4)에 따라, 어레이 기판에 포함되는 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀에서의 구동 트랜지스터들의 채널 폭-길이 비율들은 다음의 비율 관계 (5)를 충족한다:For example, according to the above relation (4), the channel width-length ratios of the driving transistors in the red sub-pixel, the green sub-pixel, and the blue sub-pixel included in the array substrate have the following ratio relation (5) meets:

(W/L) R: (W/L) G: (W/L) B = [K2R*(Y[R]/ER)]: [K2G*(Y[G]/EG)]: [K2B*(Y[B]/EB)].(W/L) R : (W/L) G : (W/L) B = [K2 R *(Y [R] /E R )]: [K 2 G*(Y [G] /E G ) ]: [K 2 B*(Y [B] /E B )].

예를 들어, 프로세스에서 야기되는 균일성 차이가 고려되지 않는다고 가정하면, 각각의 컬러의 서브-픽셀에서의 구동 트랜지스터의 단위 면적 당 채널 이동성 및 채널 커패시턴스는 동일한 값을 갖는다.For example, assuming that the uniformity difference caused by the process is not taken into account, the channel mobility and the channel capacitance per unit area of the driving transistor in the sub-pixel of each color have the same value.

예를 들어, 구동 트랜지스터에 대해, Vth 보상이 고려된다고 가정하면, 게이트 전극과 소스 전극 사이의 전압 차이 Vgs = Vdata + Vth - Vdd이고, 구동 트랜지스터는 포화 상태에 있고, 유기 발광 엘리먼트를 충전하며, 출력 포화 전류 I는 다음을 충족한다:For example, for the driving transistor, assuming that Vth compensation is considered, the voltage difference between the gate electrode and the source electrode is Vgs = Vdata + Vth - Vdd, the driving transistor is in saturation, charging the organic light emitting element, The output saturation current I satisfies:

I= K1*（W/L）*(Vgs- Vth)2 I= K1*(W/L)*(Vgs- Vth) 2

= K1*（W/L）*( Vdata + Vth - Vdd - Vth)2 = K1*（W/L）*( Vdata + Vth - Vdd - Vth) 2

=K1*（W/L）*(Vdata-Vdd)2 （6） =K1*(W/L)*(Vdata-Vdd) 2 (6)

위 Vdata는 구동 트랜지스터를 포함하는 서브-픽셀에 입력되는 데이터 신호이고, Vdd는 구동 트랜지스터에 입력되는 전원 전압이다. 각각의 서브-픽셀에 대해, 전원 전압 Vdd가 변화되지 않는 경우, 구동 전류 I의 크기는 데이터 신호 Vdata(즉, 디스플레이 데이터 전압)에 직접 관련된다. 데이터 신호 Vdata가 전원 전압 Vdd와 동일한 경우에, 구동 트랜지스터의 출력 전류 I는 제로이다, 즉, 유기 발광 엘리먼트를 통해 전류가 흐르지 않는다. 이러한 경우, 유기 발광 엘리먼트를 포함하는 서브-픽셀은 광을 방출하지 않는다, 즉, 흑색을 디스플레이한다. 데이터 신호 Vdata가 전원 전압 Vdd와 동일하지 않은 경우에, 구동 트랜지스터의 출력 전류 I는 제로가 아니다, 즉, 유기 발광 엘리먼트를 통해 흐르는 전류가 존재한다. 이러한 경우, 유기 발광 엘리먼트를 포함하는 서브-픽셀은 광을 방출하고, 데이터 신호 Vdata와 전원 전압 Vdd 사이의 차이가 클수록, 출력 전류 I가 더 커지고, 대응하는 서브-픽셀에 의해 디스플레이되는 그레이 스케일이 더 높아지고, 서브-픽셀의 휘도가 더 커진다.Vdata is a data signal input to a sub-pixel including a driving transistor, and Vdd is a power supply voltage input to the driving transistor. For each sub-pixel, when the power supply voltage Vdd is not changed, the magnitude of the driving current I is directly related to the data signal Vdata (ie, the display data voltage). When the data signal Vdata is equal to the power supply voltage Vdd, the output current I of the driving transistor is zero, that is, no current flows through the organic light emitting element. In this case, the sub-pixel comprising the organic light emitting element does not emit light, ie displays black. When the data signal Vdata is not equal to the power supply voltage Vdd, the output current I of the driving transistor is not zero, that is, there is a current flowing through the organic light emitting element. In this case, the sub-pixel comprising the organic light emitting element emits light, and the greater the difference between the data signal Vdata and the power supply voltage Vdd, the greater the output current I, and the greater the gray scale displayed by the corresponding sub-pixel. higher, and the luminance of the sub-pixel becomes larger.

실제 프로세스에 의해 야기되는 균일성 차이를 고려하면, 관계 (5) 및 관계 (6)을 통해 각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율을 계산한 후에, 이러한 비율은 프로세스를 충족하기 위한 범위에서 조정될 수 있다. 예를 들어, 각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율이 위 비율 관계에 의해 1:0.97:2.03으로 계산되는 경우에, 설계 및 제조 프로세스의 편의를 위해 위 비율을 1:1:2로 조정하는 것이 고려될 수 있다.Considering the uniformity difference caused by the actual process, after calculating the ratio of the channel width-length ratios of the driving transistors of the sub-pixels of the respective colors through the relationship (5) and the relationship (6), this ratio is It can be adjusted in the range to meet the process. For example, in the case where the ratio of the channel width-length ratios of the driving transistors of the sub-pixels of each color is calculated as 1:0.97:2.03 by the above ratio relationship, the above ratio is used for convenience of design and manufacturing process. A 1:1:2 adjustment may be considered.

도 2는 본 개시내용의 실시예에 의해 제공되는 어레이 기판에 대한 제조 방법의 개략적 흐름도이다. 도 2에 도시되는 바와 같이, 본 개시내용의 실시예들에 의해 제공되는 각각의 컬러의 서브-픽셀의 구동 트랜지스터를 제조하기 위한 방법은 다음의 단계들을 포함한다.2 is a schematic flowchart of a manufacturing method for an array substrate provided by an embodiment of the present disclosure; As shown in FIG. 2 , the method for manufacturing a driving transistor of a sub-pixel of each color provided by embodiments of the present disclosure includes the following steps.

S101: 어레이 기판을 포함하는 디스플레이 디바이스의 광학 파라미터를 취득함, 및 광학 파라미터에 따라 각각의 컬러의 서브-픽셀의 미리 설정된 휘도를 계산함.S101: Acquire an optical parameter of a display device including the array substrate, and calculate a preset luminance of a sub-pixel of each color according to the optical parameter.

일부 예들에서, 어레이 기판은 3개의 컬러들의 서브-픽셀들, 즉, 청색 서브-픽셀(제1 컬러 서브-픽셀), 적색 서브-픽셀(제2 컬러 서브-픽셀), 및 녹색 서브-픽셀(제3 컬러 서브-픽셀)을 포함할 수 있다. 청색 서브-픽셀에 의해 방출되는 청색 광의 오브젝트 컬러 3자극 값들은 (X[B], Y[B], Z[B])이고, 녹색 서브-픽셀에 의해 방출되는 녹색 광의 오브젝트 컬러 3자극 값들은 (X[G], Y[G], Z[G])이고, 적색 서브-픽셀에 의해 방출되는 적색 광의 오브젝트 컬러 3자극 값들은 (X[R], Y[R], Z[R])이고, 청색 광, 녹색 광 및 적색 광을 혼합하는 것에 의해 형성되는 백색 광의 오브젝트 컬러 3자극 값들은 (X[W], Y[W], Z[W])이다. 오브젝트 컬러 3자극 값들은 오브젝트의 반사된 광을 매칭하기 위해 필요한 적색, 녹색, 및 청색 원색들의 수를 지칭하고(여기서 3원색들은 물리적인 실제 컬러들이 아니라, 허구의 가상 컬러들임), 오브젝트 컬러의 비색 값들을 또한 지칭한다. 오브젝트 컬러는 눈들에 의해 보여지는 오브젝트의 컬러, 즉, 오브젝트에 의해 반사되는 또는 투과되는 광의 컬러를 지칭한다.In some examples, the array substrate has sub-pixels of three colors: a blue sub-pixel (first color sub-pixel), a red sub-pixel (second color sub-pixel), and a green sub-pixel ( a third color sub-pixel). The object color tristimulus values of the blue light emitted by the blue sub-pixel are (X [B] , Y [B] , Z [B] ), and the object color tristimulus values of the green light emitted by the green sub-pixel are (X [G] , Y [G] , Z [G] ), and the object color tristimulus values of the red light emitted by the red sub-pixel are (X [R] , Y [R] , Z [R] ) , and the object color tristimulus values of white light formed by mixing blue light, green light and red light are (X [W] , Y [W] , Z [W] ). Object color tristimulus values refer to the number of red, green, and blue primaries needed to match the reflected light of an object (where the three primaries are fictitious virtual colors, not physical real colors), Also referred to as colorimetric values. Object color refers to the color of the object seen by the eyes, that is, the color of light reflected or transmitted by the object.

예를 들어, 위 각각의 컬러의 서브-픽셀의 오브젝트 컬러 3자극 값들 X, Y 및 Z는 다음의 관계를 충족한다: For example, the object color tristimulus values X, Y and Z of a sub-pixel of each color above satisfy the following relationship:

Figure pat00001
,
Figure pat00002
,
Figure pat00003
(7)
Figure pat00001
,
Figure pat00002
,
Figure pat00003
(7)

위 관계 (7)에서,φ(λ)는 λ의 파장을 갖는 광의 방출 스펙트럼과 파장의 함수를 표현한다. 위

Figure pat00004
,
Figure pat00005
, 및
Figure pat00006
는, CIE1931 표준 비색 관찰자 스펙트럼 3자극 값들이라고 또한 알려진, 스펙트럼 3자극 값들을 표현한다. 각각의 컬러 광의 3자극 값들에서의 Y는 디스플레이 디바이스에서 혼합에 의해 형성되는 백색 광이 화이트 밸런스 상태에 있는 경우에 매칭될 컬러 광의 휘도에 의해 달성될 수 있는 최대 휘도를 표현할 수 있다는 점이 주목되어야 한다. 따라서, Y[B], Y[G], Y[R], 및 Y[W]는 백색 광이 화이트 밸런스 상태에 있는 경우에 청색 광, 녹색 광, 적색 광, 및 백색 광의 최대 휘도일 수 있고, 최대 휘도는 또한 본 개시내용의 실시예들에서 각각의 컬러 광의 미리 설정된 휘도이다.In the above relation (7), φ(λ) expresses the emission spectrum of light having a wavelength of λ and a function of the wavelength. stomach
Figure pat00004
,
Figure pat00005
, and
Figure pat00006
, represent spectral tristimulus values, also known as CIE1931 standard colorimetric observer spectral tristimulus values. It should be noted that Y in the tristimulus values of each color light can represent the maximum luminance that can be achieved by the luminance of the color light to be matched when the white light formed by mixing in the display device is in a white balance state. . Therefore, Y [B] , Y [G] , Y [R] , and Y [W] may be the maximum luminances of blue light, green light, red light, and white light when white light is in white balance state, and , the maximum luminance is also a preset luminance of each color light in embodiments of the present disclosure.

예를 들어, 각각의 컬러 광의 컬러 좌표 중심 값들은 (x, y, z)이고, 각각의 컬러 광의 컬러 좌표 중심 값들 및 오브젝트 컬러 3자극 값들은 다음의 관계를 충족한다:For example, the color coordinate center values of each color light are (x, y, z), and the color coordinate center values and object color tristimulus values of each color light satisfy the following relationship:

x = X/(X+ Y+Z)，x = X/(X+Y+Z)，

y= Y/(X+ Y+Z)，y=Y/(X+Y+Z)，

z= Z/(X+ Y+Z)， (8)z= Z/(X+Y+Z)， (8)

x+y+z=1이라는 점이 위 관계 (8)로부터 획득될 수 있다. (9)The point that x+y+z=1 can be obtained from the above relation (8). (9)

위 컬러 좌표들과 오브젝트 컬러의 비색 값의 관계에 따라, 각각의 컬러의 서브-픽셀의 미리 설정된 컬러 좌표를 획득한 후에, 오브젝트 컬러의 비색 값에서의 3개의 파라미터들의 비율 관계가 획득될 수 있다.According to the relationship between the above color coordinates and the colorimetric value of the object color, after obtaining the preset color coordinates of the sub-pixels of each color, the ratio relationship of the three parameters in the colorimetric values of the object color can be obtained .

예를 들어, 부가적 컬러 혼합 이론에 따르면, 적색 광, 녹색 광, 및 청색 광을 혼합하는 것에 의해 형성되는 백색 광의 오브젝트 컬러의 비색 값, 및 적색 광, 녹색 광, 및 청색 광의 오브젝트 컬러의 비색 값들은 다음의 관계를 충족시킨다:For example, according to additive color mixing theory, a colorimetric value of an object color of white light formed by mixing red light, green light, and blue light, and a colorimetric value of an object color of red light, green light, and blue light Values satisfy the following relationship:

X[W]= X[B]+ X[G]+ X[R]，X [W] = X [B] + X [G] + X [R] ，

Y[W]= Y[B]+ Y[G]+ Y[R]，Y [W] = Y [B] + Y [G] + Y [R] ，

Z [W]= Z [B]+ Z [G]+ Z [R]. (10)Z [W] = Z [B] + Z [G] + Z [R] . (10)

위 관계는 다음과 같이 행렬 형태로 기입된다.The above relation is written in matrix form as follows.

Figure pat00007
, (11)
Figure pat00007
, (11)

위 적색 광, 녹색 광, 및 청색 광의 최대 휘도 Y[R], Y[G], 및 Y[B]는 역 행렬에 의해 획득될 수 있다:The maximum luminance Y [R] , Y [G] , and Y [B] of the above red light, green light, and blue light can be obtained by the inverse matrix:

Figure pat00008
, (12)
Figure pat00008
, (12)

따라서, 백색 광에서의 적색 광, 녹색 광, 및 청색 광의 비율들은, 각각, Y[R]/Y[W], Y[G]/Y[W], Y[B]/Y[W]이다.Thus, the ratios of red light, green light, and blue light in white light are Y [R] /Y [W] , Y [G] /Y [W] , Y [B] /Y [W] , respectively .

일부 예들에서, 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율을 설계할 때, 어레이 기판이 유기 발광 다이오드 디스플레이 디바이스에 적용된 후의 광학 파라미터가 고려될 필요가 있다.In some examples, when designing the ratio of the channel width-length ratios of the driving transistors of sub-pixels having different colors, the optical parameter after the array substrate is applied to the organic light emitting diode display device needs to be considered.

일부 예들에서, 일부 예들에서, 광학 파라미터는 유기 발광 다이오드 디스플레이 디바이스에 의해 방출되는 백색 광의 타겟 휘도(미리 설정된 휘도, 예를 들어, 디스플레이 스크린을 통과한 후의 최대 휘도), 백색 광의 타겟 화이트 밸런스 좌표(미리 설정된 화이트 밸런스 좌표), 및, 제1 컬러 서브-픽셀, 제2 컬러 서브-픽셀, 및 제3 컬러 서브-픽셀의 미리 설정된 컬러 좌표들과 같은, 각각의 컬러의 서브-픽셀의 타겟 컬러 좌표 중심 값(미리 설정된 컬러 좌표)을 포함할 수 있다.In some examples, in some examples, the optical parameter is a target luminance of white light emitted by the organic light emitting diode display device (a preset luminance, eg, maximum luminance after passing through the display screen), a target white balance coordinate of the white light ( preset white balance coordinates), and target color coordinates of a sub-pixel of each color, such as preset color coordinates of the first color sub-pixel, the second color sub-pixel, and the third color sub-pixel It may include a center value (pre-set color coordinates).

예를 들어, 광학 파라미터에 따라 각각의 컬러의 서브-픽셀의 미리 설정된 휘도를 계산하는 단계는, 백색 광의 미리 설정된 화이트 밸런스 좌표 및 백색 광의 미리 설정된 휘도에 따라 백색 광의 오브젝트 컬러의 비색 값(X[W], Y[W], Z[W])을 획득하는 단계; 및 행렬 관계 (12) 및 각각의 컬러의 서브-픽셀의 미리 설정된 컬러 좌표에 따라 각각의 컬러의 서브-픽셀의 미리 설정된 휘도를 계산하는 단계를 포함한다.For example, calculating the preset luminance of the sub-pixel of each color according to the optical parameter may include: the colorimetric value (X [ obtaining W] , Y [W] , Z [W] ); and calculating a preset luminance of a sub-pixel of each color according to the matrix relationship (12) and preset color coordinates of the sub-pixel of each color.

예를 들어, 본 개시내용의 실시예들의 제1 예에서, 백색 광의 미리 설정된 휘도는 800 니트로 설정될 수 있고, 백색 광의 미리 설정된 화이트 밸런스 좌표는 (0.30, 0.32)일 수 있다. 백색 광의 오브젝트 컬러의 비색 값에서의 Y가 800이기 때문에, 백색 광의 오브젝트 컬러의 비색 값은 관계들 (8-9)에 따라 (750, 800, 950)이다.For example, in a first example of the embodiments of the present disclosure, the preset luminance of the white light may be set to 800 nits, and the preset white balance coordinates of the white light may be (0.30, 0.32). Since Y at the colorimetric value of the object color of white light is 800, the colorimetric value of the object color of white light is (750, 800, 950) according to relations (8-9).

예를 들어, 적색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.685, 0.315)일 수 있고, 녹색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.252, 0.718)일 수 있고, 청색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.135, 0.05)일 수 있다. 본 개시내용의 실시예들이 이에 제한되는 것은 아니고, 이러한 값들은 구체적 요건들에 따라 선택될 수 있다.For example, the center value of the preset color coordinates of the red sub-pixel may be (0.685, 0.315), the center value of the preset color coordinates of the green sub-pixel may be (0.252, 0.718), and the blue sub-pixel may have a center value - The center value of the preset color coordinates of the pixel may be (0.135, 0.05). Embodiments of the present disclosure are not limited thereto, and these values may be selected according to specific requirements.

위 관계들 (8-10) 및 관계 (12)에 따라, 다음의 관계가 획득된다:According to the above relations (8-10) and relation (12), the following relation is obtained:

Figure pat00009
=
Figure pat00010
Figure pat00009
=
Figure pat00010

위 계산 프로세스에 따르면, 각각의 컬러의 서브-픽셀의 미리 설정된 휘도(즉, 디스플레이 스크린을 통과한 후의 최대 휘도)가 계산될 수 있고, 적색 서브-픽셀의 미리 설정된 휘도는 184.1 니트이고, 녹색 서브-픽셀의 미리 설정된 휘도는 559.1 니트이고, 청색 서브-픽셀의 미리 설정된 휘도는 56.8 니트이다. 위 계산에서 백색 광의 미리 설정된 휘도는 800 니트이며, 이는 어레이 기판을 포함하는 디스플레이 디바이스의 디스플레이 스크린의 전체 투과율을 고려하는 최대 휘도이다. 따라서, 각각의 컬러의 서브-픽셀의 미리 설정된 휘도는 또한 디스플레이 스크린의 전체 투과율을 고려한 최대 휘도이다.According to the above calculation process, the preset luminance of the sub-pixel of each color (ie, the maximum luminance after passing through the display screen) can be calculated, the preset luminance of the red sub-pixel is 184.1 nits, and the green sub-pixel - The preset luminance of the pixel is 559.1 nits, and the preset luminance of the blue sub-pixel is 56.8 nits. The preset luminance of white light in the above calculation is 800 nits, which is the maximum luminance considering the total transmittance of the display screen of the display device including the array substrate. Accordingly, the preset luminance of the sub-pixel of each color is also the maximum luminance in consideration of the total transmittance of the display screen.

예를 들어, 본 개시내용의 실시예들의 제2 예에서, 백색 광의 미리 설정된 휘도는 800 니트로 설정될 수 있고, 백색 광의 미리 설정된 화이트 밸런스 좌표는 (0.307, 0.321)일 수 있으며, 다음으로 백색 광의 오브젝트 컬러의 비색 값은 (765.1,800,927.1)이다.For example, in a second example of the embodiments of the present disclosure, the preset luminance of white light may be set to 800 nits, and the preset white balance coordinate of white light may be (0.307, 0.321), followed by that of white light The colorimetric value of the object color is (765.1,800,927.1).

예를 들어, 적색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.697, 0.303)일 수 있고, 녹색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.290, 0.68)일 수 있고, 청색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.132, 0.062)일 수 있다. 위 관계들 (8-10) 및 관계 (12)에 따르면, 적색 서브-픽셀의 미리 설정된 휘도는 163.2 니트이고, 녹색 서브-픽셀의 미리 설정된 휘도는 567.4 니트이고, 청색 서브-픽셀의 미리 설정된 휘도는 69.4 니트이다.For example, the center value of the preset color coordinates of the red sub-pixel may be (0.697, 0.303), the center value of the preset color coordinates of the green sub-pixel may be (0.290, 0.68), and the blue sub-pixel may have a center value. - The center value of the preset color coordinates of the pixel may be (0.132, 0.062). According to the above relations (8-10) and relation (12), the preset luminance of the red sub-pixel is 163.2 nits, the preset luminance of the green sub-pixel is 567.4 nits, and the preset luminance of the blue sub-pixel is is 69.4 nits.

예를 들어, 본 개시내용의 실시예들의 제3 예에서, 백색 광의 미리 설정된 휘도는 1000 니트로 설정될 수 있고, 백색 광의 미리 설정된 화이트 밸런스 좌표는 (0.307, 0.321)일 수 있으며, 백색 광의 오브젝트 컬러의 비색 값은 (956.4, 1000, 1158.9)이다.For example, in the third example of the embodiments of the present disclosure, the preset luminance of the white light may be set to 1000 nits, the preset white balance coordinate of the white light may be (0.307, 0.321), and the object color of the white light The colorimetric values of is (956.4, 1000, 1158.9).

예를 들어, 적색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.698, 0.302)일 수 있고, 녹색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.298, 0.662)일 수 있고, 청색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.137, 0.062)일 수 있다. 위 관계들 (8-10) 및 관계 (12)에 따르면, 적색 서브-픽셀의 미리 설정된 휘도는 190.4 니트이고, 녹색 서브-픽셀의 미리 설정된 휘도는 723.3 니트이고, 청색 서브-픽셀의 미리 설정된 휘도는 86.3 니트이다.For example, the center value of the preset color coordinates of the red sub-pixel may be (0.698, 0.302), the center value of the preset color coordinates of the green sub-pixel may be (0.298, 0.662), and the blue sub-pixel may have a center value. - The center value of the preset color coordinates of the pixel may be (0.137, 0.062). According to the above relations (8-10) and relation (12), the preset luminance of the red sub-pixel is 190.4 nits, the preset luminance of the green sub-pixel is 723.3 nits, and the preset luminance of the blue sub-pixel is is 86.3 nits.

S102: 각각의 컬러의 서브-픽셀의 미리 설정된 전류 효율을 취득함.S102: Acquire a preset current efficiency of a sub-pixel of each color.

예를 들어, 각각의 컬러의 서브-픽셀의 전류 효율은 광학 시험 장비 및 전기 시험 장비에 의해 직접 측정될 수 있다. 광학 시험 디바이스는, 예를 들어, 분광 광도계 PR788일 수 있으며, 전기 시험 디바이스는, 예를 들어, 디지털 소스 미터 Keithley 2400일 수 있다. 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들을 설계하는 프로세스에서, 요구되는 미리 설정된 전류 효율은 일반 디스플레이 디바이스에서 각각의 컬러의 서브-픽셀의 측정된 전류 효율에 따라 획득될 수 있다. 상이한 컬러들을 갖는 서브-픽셀들의 유기 발광 엘리먼트들의 상이한 재료들에 따라, 각각의 유기 발광 엘리먼트들의 미리 설정된 전류 효율 또한 상이하다.For example, the current efficiency of a sub-pixel of each color can be measured directly by optical test equipment and electrical test equipment. The optical test device may be, for example, a spectrophotometer PR788, and the electrical test device may be, for example, a digital source meter Keithley 2400. In the process of designing the channel width-length ratios of the driving transistors of sub-pixels having different colors, the required preset current efficiency can be obtained according to the measured current efficiency of the sub-pixel of each color in the general display device. have. According to different materials of the organic light emitting elements of the sub-pixels having different colors, the preset current efficiency of each organic light emitting element is also different.

예를 들어, 제1 예에서, 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀의 전류 효율은 각각 48 cd/A, 118 cd/A, 및 7.2 cd/A이다.For example, in the first example, the current efficiencies of the red sub-pixel, green sub-pixel, and blue sub-pixel are 48 cd/A, 118 cd/A, and 7.2 cd/A, respectively.

예를 들어, 본 개시내용의 실시예들에서 어레이 기판을 포함하는 디스플레이 디바이스의 유효 디스플레이 영역의 면적이 0.031981 제곱 미터인 것을 예로서 취하면, 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀에 의해 요구되는 전류들은 위 관계 (3)에 따라 획득될 수 있고, 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀의 전류들은 각각 292 mA, 361 mA 및 601 mA이다. 전류를 계산함에 있어서 사용되는 휘도는 스크린의 전체 투과율을 고려하는 휘도라는 점이 주목되어야 한다. 본 개시내용의 실시예들에서, 디스플레이 스크린의 전체 투과율은 42%이고, 전류를 계산하기 위해 사용되는 적색 서브-픽셀의 휘도는 438.3 니트이고, 전류를 계산하기 위해 사용되는 녹색 서브-픽셀의 휘도는 1331.2 니트이고, 전류를 계산하기 위해 사용되는 청색 서브-픽셀의 휘도는 135.2 니트이다.For example, taking as an example that the area of an effective display area of a display device including an array substrate in embodiments of the present disclosure is 0.031981 square meters, a red sub-pixel, a green sub-pixel, and a blue sub-pixel The currents required by the pixel can be obtained according to the above relation (3), and the currents of the red sub-pixel, green sub-pixel, and blue sub-pixel are 292 mA, 361 mA and 601 mA, respectively. It should be noted that the luminance used in calculating the current is the luminance considering the overall transmittance of the screen. In embodiments of the present disclosure, the total transmittance of the display screen is 42%, the luminance of the red sub-pixel used to calculate the current is 438.3 nits, and the luminance of the green sub-pixel used to calculate the current is 1331.2 nits, and the luminance of the blue sub-pixel used to calculate the current is 135.2 nits.

위 파라미터들에 따르면, 각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들이 동일한 채널 폭-길이 비율을 채택한다고 가정하면, 청색 서브-픽셀에 제공되도록 요구되는 전류는 적색 서브-픽셀에 제공되도록 요구되는 전류의 2.06배이고, 청색 서브-픽셀에 제공되도록 요구되는 전류는 녹색 서브-픽셀에 제공되도록 요구되는 전류의 1.67배이다. 결과로서, 청색 서브-픽셀의 구동 트랜지스터는 불충분한 구동 능력 때문에 이러한 큰 전류를 제공하는 것이 가능하지 않을 수 있어, 디스플레이 디바이스의 청색 광의 불충분한 휘도를 초래하고, 그렇게 함으로써 백색 광의 화이트 밸런스에 영향을 미친다.According to the above parameters, assuming that the driving transistors of sub-pixels of respective colors adopt the same channel width-length ratio, the current required to be provided to the blue sub-pixel is the current required to be provided to the red sub-pixel 2.06 times the current required to be provided to the blue sub-pixel is 1.67 times the current required to be provided to the green sub-pixel. As a result, the driving transistor of the blue sub-pixel may not be able to provide such a large current due to insufficient driving capability, resulting in insufficient luminance of the blue light of the display device, thereby affecting the white balance of the white light. crazy

예를 들어, 제2 예에서, 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀의 전류 효율은 각각 24 cd/A, 98 cd/A, 및 5.8 cd/A이다.For example, in the second example, the current efficiencies of the red sub-pixel, green sub-pixel, and blue sub-pixel are 24 cd/A, 98 cd/A, and 5.8 cd/A, respectively.

예를 들어, 위 어레이 기판을 포함하는 디스플레이 디바이스의 유효 디스플레이 영역의 면적이 0.031981 제곱 미터인 것을 예로서 취하면, 위 관계 (3)에 따라, 적색 서브-픽셀, 녹색 서브-픽셀 및 청색 서브-픽셀의 요구된 전류들이 획득될 수 있고, 요구된 전류들은 각각 518 mA, 441 mA, 및 911 mA이다.For example, taking as an example that the area of an effective display area of a display device including the above array substrate is 0.031981 square meters, according to the above relation (3), a red sub-pixel, a green sub-pixel and a blue sub-pixel The required currents of the pixel can be obtained, the required currents being 518 mA, 441 mA, and 911 mA, respectively.

위 파라미터들에 따르면, 각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들이 동일한 채널 폭-길이 비율을 채택한다고 가정하면, 청색 서브-픽셀에 제공되도록 요구되는 전류는 적색 서브-픽셀에 제공되도록 요구되는 전류의 1.76배이고 녹색 서브-픽셀에 제공되도록 요구되는 전류의 2.06배이다. 결과로서, 청색 서브-픽셀의 구동 트랜지스터는 불충분한 구동 능력 때문에 이러한 큰 전류를 제공하는 것이 가능하지 않을 수 있어, 디스플레이 디바이스의 청색 광의 불충분한 휘도를 초래하고, 그렇게 함으로써 백색 광의 화이트 밸런스에 영향을 미친다.According to the above parameters, assuming that the driving transistors of the sub-pixels of the respective colors adopt the same channel width-length ratio, the current required to be provided to the blue sub-pixel is the current required to be provided to the red sub-pixel is 1.76 times and 2.06 times the current required to be provided to the green sub-pixel. As a result, the driving transistor of the blue sub-pixel may not be able to provide such a large current due to insufficient driving capability, resulting in insufficient luminance of the blue light of the display device, thereby affecting the white balance of the white light. crazy

예를 들어, 제3 예에서, 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀의 전류 효율은 각각 30 cd/A, 118 cd/A, 및 8 cd/A이다.For example, in the third example, the current efficiencies of the red sub-pixel, green sub-pixel, and blue sub-pixel are 30 cd/A, 118 cd/A, and 8 cd/A, respectively.

예를 들어, 위 어레이 기판을 포함하는 디스플레이 디바이스의 유효 디스플레이 영역의 면적이 0.031981 제곱 미터인 것을 예로서 취하면, 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀의 요구된 전류들이 위 관계 (3)에 따라 획득될 수 있고, 요구된 전류들은 각각 483 mA, 467 mA, 및 821 mA이다.For example, taking as an example that the area of an effective display area of a display device comprising the above array substrate is 0.031981 square meters, the required currents of the red sub-pixel, the green sub-pixel, and the blue sub-pixel are can be obtained according to relation (3), and the required currents are 483 mA, 467 mA, and 821 mA, respectively.

위 파라미터들에 따르면, 각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들이 동일한 채널 폭-길이 비율을 채택한다고 가정하면, 청색 서브-픽셀에 제공되도록 요구되는 전류는 적색 서브-픽셀에 제공되도록 요구되는 전류의 1.7배이고 녹색 서브-픽셀에 제공되도록 요구되는 전류의 1.76배이다. 결과로서, 청색 서브-픽셀의 구동 트랜지스터는 불충분한 구동 능력 때문에 이러한 큰 전류를 제공하는 것이 가능하지 않을 수 있어, 디스플레이 디바이스의 청색 광의 불충분한 휘도를 초래하고, 그렇게 함으로써 백색 광의 화이트 밸런스에 영향을 미친다.According to the above parameters, assuming that the driving transistors of sub-pixels of respective colors adopt the same channel width-length ratio, the current required to be provided to the blue sub-pixel is the current required to be provided to the red sub-pixel 1.7 times and 1.76 times the current required to be provided to the green sub-pixel. As a result, the driving transistor of the blue sub-pixel may not be able to provide such a large current due to insufficient driving capability, resulting in insufficient luminance of the blue light of the display device, thereby affecting the white balance of the white light. crazy

본 개시내용의 실시예들에서, 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은 다른 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들 초과이도록 설계되어, 청색 서브-픽셀의 구동 트랜지스터는 청색 서브-픽셀의 최대 휘도 또는 최고 그레이 레벨에 대해 요구되는 전류 값을 제공할 수 있고, 따라서 백색 광의 휘도는 디스플레이 디바이스의 백색 광이 미리 설정된 화이트 밸런스 컬러 좌표 상태에 있는 것을 보장하면서 800 니트 이상에 도달할 수 있다.In embodiments of the present disclosure, the channel width-length ratio of the driving transistor of the blue sub-pixel is designed to be greater than the channel width-length ratios of the driving transistors of the sub-pixels having other colors, so that the blue sub-pixel is The drive transistor can provide the required current value for the maximum luminance or the highest gray level of the blue sub-pixel, so that the luminance of the white light is 800 while ensuring that the white light of the display device is in the preset white balance color coordinate state. You can reach more than nits.

S103: 각각의 컬러들의 서브-픽셀들의 미리 설정된 휘도 및 미리 설정된 전류 효율에 따라 각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율을 계산함.S103: Calculate the ratio of the channel width-length ratios of the driving transistors of the sub-pixels of each color according to the preset luminance and preset current efficiency of the sub-pixels of each color.

예를 들어, 제1 컬러 서브-픽셀의 미리 설정된 전류 효율은 E1이고, 제2 컬러 서브-픽셀의 미리 설정된 전류 효율은 E2이고, 제1 컬러 서브-픽셀의 미리 설정된 휘도는 Y1이고, 제2 컬러 서브-픽셀의 미리 설정된 휘도는 Y2이다. 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀의 미리 설정된 휘도 및 미리 설정된 전류 효율에 따라, 제1 구동 트랜지스터의 채널 폭-길이 비율 대 제2 구동 트랜지스터의 채널 폭-길이 비율의 비율을 계산하는 단계는, 제1 구동 트랜지스터의 채널 폭-길이 비율을 W1/L1이 되도록, 그리고 제2 구동 트랜지스터의 채널 폭-길이 비율을 W2/L2가 되도록 설정하는 단계; 제1 컬러 서브-픽셀에 입력되는 미리 설정된 데이터 신호 Vdata1, 및 제2 컬러 서브-픽셀에 입력되는 미리 설정된 데이터 신호 Vdata2, 및 각각의 컬러의 서브-픽셀에 입력되는 미리 설정된 전원 전압 Vdd를 취득하는 단계; 및 제1 구동 트랜지스터의 채널 폭-길이 비율과 제2 구동 트랜지스터의 채널 폭-길이 비율의 비율이 실질적으로 충족하는 (W1/L1): (W2/L2)의 비율 관계에 따라 비율을 계산하는 단계를 포함한다.For example, the preset current efficiency of the first color sub-pixel is E1, the preset current efficiency of the second color sub-pixel is E2, the preset luminance of the first color sub-pixel is Y1, and the second The preset luminance of the color sub-pixel is Y2. Calculate the ratio of the channel width-length ratio of the first driving transistor to the channel width-length ratio of the second driving transistor according to the preset luminance and preset current efficiency of the first color sub-pixel and the second color sub-pixel The method may include setting a channel width-length ratio of the first driving transistor to be W1/L1 and a channel width-length ratio of the second driving transistor to be W2/L2; obtaining a preset data signal Vdata1 input to the first color sub-pixel, a preset data signal Vdata2 input to the second color sub-pixel, and a preset power supply voltage Vdd input to the sub-pixel of each color step; and calculating a ratio according to a ratio relationship of (W1/L1): (W2/L2) in which the ratio of the channel width-length ratio of the first driving transistor and the channel width-length ratio of the second driving transistor is substantially satisfied. includes

예를 들어, 청색 서브-픽셀의 미리 설정된 전류 효율, 적색 서브-픽셀의 미리 설정된 전류 효율, 및 녹색 서브-픽셀의 미리 설정된 전류 효율은 각각 EB, ER, 및 EG이고, 청색 서브-픽셀의 미리 설정된 휘도, 적색 서브-픽셀의 미리 설정된 휘도, 및 녹색 서브-픽셀의 미리 설정된 휘도는 각각 Y[B], Y[R] 및 Y[G]이다.For example, the preset current efficiency of the blue sub-pixel, the preset current efficiency of the red sub-pixel, and the preset current efficiency of the green sub-pixel are E B , E R , and E G , respectively, and the blue sub-pixel The preset luminance of the pixel, the preset luminance of the red sub-pixel, and the preset luminance of the green sub-pixel are Y [B] , Y [R] and Y [G] , respectively.

예를 들어, 각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율은 위 파라미터들 및 관계 (5)에 따라 계산될 수 있다. 각각의 컬러의 서브-픽셀에 입력되는 미리 설정된 데이터 신호 Vdata가 동일하다고 가정하면, 그리고 각각의 컬러의 서브-픽셀의 휘도가 디스플레이 디바이스의 최고 휘도 또는 최고 그레이 레벨에 있는 경우, 적색 서브-픽셀, 녹색 서브-픽셀 및 청색 서브-픽셀에서의 구동 트랜지스터들의 채널 폭-길이 비율들은 다음의 비율 관계 (13)를 충족한다:For example, the ratio of the channel width-length ratios of the driving transistors of the sub-pixels of each color can be calculated according to the above parameters and relation (5). Assuming that the preset data signal Vdata input to the sub-pixel of each color is the same, and when the luminance of the sub-pixel of each color is at the highest luminance or highest gray level of the display device, a red sub-pixel, The channel width-length ratios of the driving transistors in the green sub-pixel and the blue sub-pixel satisfy the following ratio relationship (13):

(W/L) R: (W/L) G: (W/L) B = (Y[R]/ER): (Y[G]/EG): (Y[B]/EB).(W/L) R : (W/L) G : (W/L) B = (Y [R] /E R ): (Y [G] /E G ): (Y [B] /E B ) .

제1 예서의 파라미터들을 관계 (13)에 대입하면, 다음과 같이 획득될 수 있다:Substituting the parameters of the first example into the relation (13), it can be obtained as follows:

（W/L）R：（W/L）G：（W/L）B =1:1.24:2.06.(W/L) R : (W/L) G : (W/L) B = 1:1.24:2.06.

제2 예에서의 파라미터들을 관계 (13)에 대입하면, 다음과 같이 획득될 수 있다:Substituting the parameters in the second example into relation (13), it can be obtained as follows:

（W/L）R：（W/L）G：（W/L）B =1:0.85:1.76.(W/L) R : (W/L) G : (W/L) B =1:0.85:1.76.

제3 예서의 파라미터들을 관계 (13)에 대입하면, 다음과 같이 획득될 수 있다:Substituting the parameters of the third example into relation (13), it can be obtained as follows:

（W/L）R：（W/L）G：（W/L）B =1:0.97:1.7.(W/L) R : (W/L) G : (W/L) B =1:0.97:1.7.

실제 디스플레이 프로세스에서, 각각의 컬러들의 서브-픽셀들에 입력되는 데이터 신호들의 차이는 작게 되도록 설계될 수 있어서(예를 들어, 상이한 컬러들을 갖는 서브-픽셀들에 입력되는 데이터 신호들의 차이는 1.5V 이하임), 각각의 컬러들의 서브-픽셀들은 실질적으로 동일한 데이터 신호 범위를 갖는다.In an actual display process, the difference of data signals input to sub-pixels of respective colors can be designed to be small (for example, the difference between data signals input to sub-pixels having different colors is 1.5V) hereinafter), the sub-pixels of each color have substantially the same data signal range.

실제 프로세스 능력에서의 격차를 고려하면, 적색 서브-픽셀, 녹색 서브-픽셀 및 청색 서브-픽셀에서의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율은 1:1:2로 설정될 수 있다. 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율이 1: (0.7~1.3): (1.5~2.5)의 범위를 충족시키는 한, 본 개시내용의 실시예들이 이에 제한되는 것은 아니다.Considering the gap in actual process capability, the ratio of the channel width-length ratios of the driving transistors in the red sub-pixel, the green sub-pixel and the blue sub-pixel may be set to 1:1:2. As long as the ratio of the channel width-length ratios of the driving transistors of the red sub-pixel, the green sub-pixel, and the blue sub-pixel satisfies the range of 1: (0.7-1.3): (1.5-2.5), the present disclosure Examples of is not limited thereto.

예를 들어, 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은 5/25이 되도록 설계될 수 있고, 녹색 서브-픽셀과 적색 서브-픽셀의 채널 폭-길이 비율들은 상이한 컬러들을 갖는 위 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율 관계에 따라 3/30이 되도록 설계된다. 본 개시내용의 실시예들이 이에 제한되는 것은 아니고, 비율들은 실제 프로세스 요건들에 따라 조정될 수 있다. 예를 들어, 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은 4/25~6.5/25의 범위에 있도록 설계될 수 있고, 녹색 서브-픽셀과 적색 서브-픽셀의 채널 폭-길이 비율은 양자 모두 상이한 컬러들을 갖는 위 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율 관계에 따라 2.4/30~4/30의 범위에 있도록 설계된다.For example, the channel width-length ratio of the driving transistor of the blue sub-pixel may be designed to be 5/25, and the channel width-length ratios of the green sub-pixel and the red sub-pixel are the above sub-pixels having different colors. -Designed to be 3/30 according to the ratio relationship of the channel width-length ratios of the driving transistors of the pixels. Embodiments of the present disclosure are not limited thereto, and the ratios may be adjusted according to actual process requirements. For example, the channel width-length ratio of the driving transistor of the blue sub-pixel may be designed to be in the range of 4/25 to 6.5/25, and the channel width-length ratio of the green sub-pixel and the red sub-pixel is Both are designed to be in the range of 2.4/30 to 4/30 according to the ratio relationship of the channel width-length ratios of the driving transistors of the sub-pixels having different colors.

도 3은 본 개시내용의 실시예들의 제2 예에서 각각의 컬러의 서브-픽셀에 입력되는 데이터 전압 및 각각의 컬러의 서브-픽셀의 유기 발광 엘리먼트를 구동하기 위해 박막 트랜지스터의 드레인 전극과 소스 전극 사이에 흐르는 전류의 시뮬레이션 곡선이다. 제2 예에서의 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율 관계(즉, (W/L) R: (W/L) G: (W/L) B

Figure pat00011
1:1:2)에 따라, 각각의 컬러의 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율이 설정되고, 그렇게 함으로써 도 3에 도시되는 시뮬레이션 곡선을 획득한다. 도 3에 도시되는 바와 같이, 디스플레이 디바이스의 유효 디스플레이 영역이 0.031981m2이고 해상도가 1920*720인 것으로 가정하면, 각각의 컬러의 서브-픽셀에 입력되는 미리 설정된 데이터 전압이 -2.118V인 경우, 청색 서브-픽셀의 유기 발광 엘리먼트를 구동하기 위해 박막 트랜지스터의 드레인 전극과 소스 전극 사이에 흐르는 전류는 약 666.9나노암페어이고, 모든 청색 서브-픽셀들에 대해 요구되는 전류 값은 666.9*1920*720 나노암페어이고, 즉, 921 밀리암페어이고; 적색 서브-픽셀의 유기 발광 엘리먼트를 구동하기 위해 박막 트랜지스터의 드레인 전극과 소스 전극 사이에 흐르는 전류는 약 322.9 밀리암페어이고, 모든 적색 서브-픽셀들에 대해 요구되는 전류 값은 322.9*1920*720 나노암페어, 즉, 446 밀리암페어이고; 녹색 서브-픽셀의 유기 발광 엘리먼트를 구동하기 위해 박막 트랜지스터의 드레인 전극과 소스 전극 사이에 흐르는 전류는 약 378.3 밀리암페어이고, 모든 녹색 서브-픽셀들에 대해 요구되는 전류 값은 378.3*1920*720 나노암페어, 즉, 523 밀리암페어이다. 이러한 시뮬레이션 곡선에서의 결과는 제2 예에서 각각의 컬러의 서브-픽셀에 의해 요구되는 전류의 값과 대략 매칭된다. 따라서, 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율을 다른 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들 초과이도록 설계하는 것에 의해, 청색 서브-픽셀의 구동 트랜지스터는 청색 서브-픽셀의 최대 휘도 또는 최고 그레이 스케일에 대해 요구되는 전류 값을 제공할 수 있어서, 백색 광이 화이트 밸런스 상태에 있는 것을 보장하면서 백색 광의 휘도가 800 니트 이상에 도달할 수 있다.3 is a data voltage input to a sub-pixel of each color and a drain electrode and a source electrode of a thin film transistor for driving an organic light emitting element of a sub-pixel of each color in a second example of embodiments of the present disclosure; It is a simulation curve of the current flowing between them. Ratio relationship of channel width-length ratios of driving transistors of sub-pixels in the second example (ie, (W/L) R : (W/L) G : (W/L) B
Figure pat00011
1:1:2), the channel width-length ratio of the driving transistor of the sub-pixel of each color is set, thereby obtaining the simulation curve shown in Fig. 3 . 3, assuming that the effective display area of the display device is 0.031981m 2 and the resolution is 1920*720, when the preset data voltage input to the sub-pixel of each color is -2.118V, The current flowing between the drain electrode and the source electrode of the thin film transistor to drive the organic light emitting element of the blue sub-pixel is about 666.9 nanoampere, and the current value required for all the blue sub-pixels is 666.9*1920*720 nanometer amperes, ie, 921 milliamps; The current flowing between the drain electrode and the source electrode of the thin film transistor to drive the organic light emitting element of the red sub-pixel is about 322.9 milliamps, and the current value required for all the red sub-pixels is 322.9*1920*720 nanometers. amperes, ie 446 milliamps; The current flowing between the drain electrode and the source electrode of the thin film transistor to drive the organic light emitting element of the green sub-pixel is about 378.3 milliamperes, and the current value required for all green sub-pixels is 378.3*1920*720 nanometers. Amperes, or 523 milliamps. The result in this simulation curve roughly matches the value of the current required by the sub-pixel of each color in the second example. Therefore, by designing the channel width-length ratio of the driving transistor of the blue sub-pixel to be greater than the channel width-length ratios of the driving transistors of the sub-pixels having other colors, the driving transistor of the blue sub-pixel is changed to the blue sub-pixel. -Can provide the required current value for the maximum luminance or highest gray scale of the pixel, so that the luminance of white light can reach 800 nits or more while ensuring that the white light is in white balance.

도 4는 상이한 채널 폭-길이 비율을 갖는 구동 트랜지스터의 게이트 전압들 및 드레인 전극과 소스 전극 사이의 전류들의 곡선이다. 도 4에서의 상이한 곡선들은 각각 상이한 채널 폭-길이 비율들을 표현한다. 도 4에 도시되는 바와 같이, 3/35의 채널 폭-길이 비율을 갖는 구동 트랜지스터에서, 구동 트랜지스터의 임계 전압은 -2.47094V이고, 구동 트랜지스터의 게이트 전압은 -5.9V이고; 4/35의 채널 폭-길이 비율을 갖는 구동 트랜지스터에서, 구동 트랜지스터의 임계 전압은 -2.5126V이고, 구동 트랜지스터의 게이트 전압은 -5.9V이고; 5/35의 채널 폭-길이 비율을 갖는 구동 트랜지스터에서, 구동 트랜지스터의 임계 전압은 -2.4872V이고, 구동 트랜지스터의 게이트 전압은 -5.4V이다. 구동 트랜지스터의 채널 폭-길이 비율을 변화시키는 것은 기본적으로 구동 트랜지스터의 구동 특성들에 영향을 미치지 않는다는 점을 각각의 구동 트랜지스터의 게이트 전압 및 임계 전압의 값들로부터 알 수 있다.4 is a curve of gate voltages and currents between a drain electrode and a source electrode of a driving transistor having different channel width-length ratios. The different curves in FIG. 4 each represent different channel width-length ratios. As shown in Fig. 4, in the driving transistor having a channel width-length ratio of 3/35, the threshold voltage of the driving transistor is -2.47094V, and the gate voltage of the driving transistor is -5.9V; In the driving transistor having a channel width-length ratio of 4/35, the threshold voltage of the driving transistor is -2.5126V, and the gate voltage of the driving transistor is -5.9V; In the driving transistor having a channel width-length ratio of 5/35, the threshold voltage of the driving transistor is -2.4872V, and the gate voltage of the driving transistor is -5.4V. It can be seen from the values of the gate voltage and the threshold voltage of each driving transistor that changing the channel width-length ratio of the driving transistor does not basically affect the driving characteristics of the driving transistor.

도 5a 내지 도 5c는 각각의 컬러의 서브-픽셀에서의 구동 트랜지스터의 채널 폭-길이 비율 및 충전율의 관계도들이다. 도 5a는 높은 그레이 스케일(예를 들어, 255 그레이 스케일), 중간 그레이 스케일(예를 들어, 128 그레이 스케일) 및 낮은 그레이 스케일(예를 들어, 32 그레이 스케일)에 대응하는 데이터 신호들이 적색 서브-픽셀의 구동 회로에 기입되는 경우에 상이한 채널 폭-길이 비율들을 갖는 구동 트랜지스터들의 충전율들의 변화를 도시한다. 도 5a에 도시되는 바와 같이, 구동 트랜지스터의 채널 폭-길이 비율이 5/35 또는 4/35인 경우의 충전율은 구동 트랜지스터의 채널 폭-길이 비율이 3/35인 경우의 충전율 초과이다. 유사하게, 도 5b는 높은 그레이 스케일(예를 들어, 255 그레이 스케일), 중간 그레이 스케일(예를 들어, 128 그레이 스케일) 및 낮은 그레이 스케일(예를 들어, 32 그레이 스케일)에 대응하는 데이터 신호들이 녹색 서브-픽셀의 구동 회로에 기입되는 경우에 상이한 채널 폭-길이 비율들을 갖는 구동 트랜지스터들의 충전율들의 변화를 도시한다. 도 5b에 도시되는 바와 같이, 구동 트랜지스터의 채널 폭-길이 비율이 5/35 또는 4/35인 경우의 충전율은 구동 트랜지스터의 채널 폭-길이 비율이 3/35인 경우의 충전율 초과이다. 도 5c는 높은 그레이 스케일(예를 들어, 255 그레이 스케일), 중간 그레이 스케일(예를 들어, 128 그레이 스케일) 및 낮은 그레이 스케일(예를 들어, 32 그레이 스케일)에 대응하는 데이터 신호들이 청색 서브-픽셀의 구동 회로에 기입되는 경우에 상이한 채널 폭-길이 비율들을 갖는 구동 트랜지스터들의 충전율들의 변화를 도시한다. 도 5c에 도시되는 바와 같이, 구동 트랜지스터의 채널 폭-길이 비율이 5/35 또는 4/35인 경우의 충전율은 구동 트랜지스터의 채널 폭-길이 비율이 3/35인 경우의 충전율 초과이다. 각각의 컬러의 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율을 변화시켜 비율 관계를 충족시키는 프로세스에서, 채널 폭-길이 비율을 증가시켜(예를 들어, 채널 폭을 증가시킴) 구동 트랜지스터의 충전율을 증가시키고, 그렇게 함으로써 충전 시간을 감소시키는 것이 고려될 수 있다는 점을 알 수 있다.5A to 5C are relationship diagrams of a channel width-length ratio and a filling factor of a driving transistor in a sub-pixel of each color. 5A shows that data signals corresponding to a high gray scale (eg, 255 gray scale), a medium gray scale (eg, 128 gray scale) and a low gray scale (eg, 32 gray scale) are red sub- It shows the change of charge factors of driving transistors having different channel width-length ratios when written in the driving circuit of a pixel. As shown in FIG. 5A , the charging rate when the channel width-length ratio of the driving transistor is 5/35 or 4/35 is greater than the charging rate when the channel width-length ratio of the driving transistor is 3/35. Similarly, FIG. 5B shows data signals corresponding to a high gray scale (eg, 255 gray scale), a medium gray scale (eg, 128 gray scale) and a low gray scale (eg, 32 gray scale). It shows the change of charge factors of driving transistors having different channel width-length ratios when written in the driving circuit of the green sub-pixel. As shown in FIG. 5B , the charging rate when the channel width-length ratio of the driving transistor is 5/35 or 4/35 is greater than the charging rate when the channel width-length ratio of the driving transistor is 3/35. 5C shows that data signals corresponding to high gray scale (eg, 255 gray scale), medium gray scale (eg, 128 gray scale) and low gray scale (eg, 32 gray scale) are blue sub- It shows the change of charge factors of driving transistors having different channel width-length ratios when written in the driving circuit of a pixel. As shown in FIG. 5C , the charging rate when the channel width-length ratio of the driving transistor is 5/35 or 4/35 is greater than the charging rate when the channel width-length ratio of the driving transistor is 3/35. In the process of changing the channel width-length ratio of the driving transistor of a sub-pixel of each color to satisfy the ratio relationship, increasing the channel width-length ratio (for example, increasing the channel width) to the filling factor of the driving transistor It can be seen that it can be considered to increase the , thereby reducing the charging time.

본 개시내용의 다른 실시예는, 위에 언급된 어레이 기판을 포함하는, 유기 발광 다이오드 디스플레이 디바이스를 제공한다.Another embodiment of the present disclosure provides an organic light emitting diode display device comprising the above-mentioned array substrate.

일부 예들에서, 이러한 유기 발광 다이오드 디스플레이 디바이스는 차량 탑재형 디스플레이 디바이스이다.In some examples, this organic light emitting diode display device is a vehicle mounted display device.

본 개시내용의 실시예들에서, 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들을 상이하게 설계하는 것에 의해, 고-휘도 이미지가 차량 디스플레이 디바이스의 디스플레이 스크린 상에 디스플레이될 때 청색 광의 불충분한 휘도의 현상이 가능한 한 많이 회피될 수 있다.In embodiments of the present disclosure, by differently designing the channel width-length ratios of the driving transistors of sub-pixels having different colors, a high-luminance image is blue when displayed on the display screen of the vehicle display device. The phenomenon of insufficient luminance of light can be avoided as much as possible.

물론, 본 개시내용의 실시예들이 차량 탑재형 디스플레이 디바이스인 유기 발광 다이오드 디스플레이 디바이스에 제한되는 것은 아니고, 유기 발광 다이오드 디스플레이 디바이스는 또한 디지털 카메라, 모바일 폰, 시계, 태블릿 컴퓨터, 노트북 컴퓨터 등과 같은, 디스플레이 기능을 갖는 임의의 제품 또는 컴포넌트일 수 있다. 실시예들이 이에 제한되는 것은 아니다.Of course, embodiments of the present disclosure are not limited to an organic light emitting diode display device that is a vehicle-mounted display device, and the organic light emitting diode display device is also a display device, such as a digital camera, mobile phone, watch, tablet computer, notebook computer, etc. It can be any product or component that has a function. The embodiments are not limited thereto.

본 개시내용의 다른 실시예는 디스플레이 기판을 제공한다. 도 6은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 개략적 블록도이고; 도 7은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 반복 유닛들의 개략도이고; 도 8은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 평면도이다.Another embodiment of the present disclosure provides a display substrate. 6 is a schematic block diagram of a display substrate provided by an embodiment of the present disclosure; 7 is a schematic diagram of repeating units of a display substrate provided by an embodiment of the present disclosure; 8 is a plan view of a display substrate provided by an embodiment of the present disclosure;

예를 들어, 도 6 내지 도 7에 도시되는 바와 같이, 본 개시내용의 실시예들에 의해 제공되는 디스플레이 기판(1000)은 베이스 기판(100) 및 베이스 기판(100) 상의 제1 방향(즉, Y 방향) 및 제2 방향(즉, X)을 따라 배열되는 복수의 반복 유닛들(11)을 포함하고, 제1 방향은 제2 방향과 교차한다. 예를 들어, 제1 방향은 제2 방향에 수직이다. 각각의 반복 유닛(11)은, 예를 들어, 제1 컬러 서브-픽셀(110) 및 제2 컬러 서브-픽셀(120)을 포함하는, 복수의 서브-픽셀들(22)을 포함한다. 각각의 컬러의 서브-픽셀(22)은 유기 발광 엘리먼트(220) 및 픽셀 회로(221)를 포함한다. 픽셀 회로(221)는 유기 발광 엘리먼트(220)를 구동하여 광을 방출하기 위해 사용된다. 픽셀 회로(221)는 구동 회로(222)를 포함한다. 제1 컬러 서브-픽셀(110)의 구동 회로(222)는 제1 구동 트랜지스터(111)를 포함하고, 제2 컬러 서브-픽셀(120)의 구동 회로(222)는 제2 구동 트랜지스터(121)를 포함하고, 제1 구동 트랜지스터(111)의 채널 폭-길이 비율은 제2 구동 트랜지스터(121)의 채널 폭-길이 비율 초과이다. 본 개시내용의 실시예들은 디스플레이 기판 상의 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율을 최적화하는 것에 의해 디스플레이 기판을 포함하는 디스플레이 디바이스의 휘도를 개선할 수 있다.For example, as shown in FIGS. 6 to 7 , the display substrate 1000 provided by the embodiments of the present disclosure has a base substrate 100 and a first direction (ie, a first direction on the base substrate 100 ) Y direction) and a plurality of repeating units 11 arranged along a second direction (ie, X), wherein the first direction intersects the second direction. For example, the first direction is perpendicular to the second direction. Each repeating unit 11 comprises a plurality of sub-pixels 22 , including for example a first color sub-pixel 110 and a second color sub-pixel 120 . Each color sub-pixel 22 includes an organic light emitting element 220 and pixel circuitry 221 . The pixel circuit 221 is used to drive the organic light emitting element 220 to emit light. The pixel circuit 221 includes a driving circuit 222 . The driving circuit 222 of the first color sub-pixel 110 includes a first driving transistor 111 , and the driving circuit 222 of the second color sub-pixel 120 includes a second driving transistor 121 . and a channel width-length ratio of the first driving transistor 111 is greater than a channel width-length ratio of the second driving transistor 121 . Embodiments of the present disclosure can improve the luminance of a display device including a display substrate by optimizing the channel width-length ratio of driving transistors of sub-pixels having different colors on the display substrate.

본 개시내용의 실시예에서 제1 구동 트랜지스터의 채널 폭-길이 비율과 제2 구동 트랜지스터의 채널 폭-길이 비율의 관계는 도 1a 내지 도 1e에 도시되는 실시예에서 제1 구동 트랜지스터의 채널 폭-길이 비율과 제2 구동 트랜지스터의 채널 폭-길이 비율의 관계와 동일하며, 이는 여기서 반복되지 않는다.The relationship between the channel width-length ratio of the first driving transistor and the channel width-length ratio of the second driving transistor in the embodiment of the present disclosure is the channel width-length ratio of the first driving transistor in the embodiments shown in FIGS. 1A to 1E - The same as the relationship between the length ratio and the channel width-length ratio of the second driving transistor, which is not repeated here.

예를 들어, 디스플레이 기판(1000)은, AMOLED(active matrix organic light emitting diode) 디스플레이 패널 등과 같은, 디스플레이 패널에 적용될 수 있다. 디스플레이 기판(1000)은 어레이 기판일 수 있다.For example, the display substrate 1000 may be applied to a display panel, such as an active matrix organic light emitting diode (AMOLED) display panel. The display substrate 1000 may be an array substrate.

예를 들어, 베이스 기판(100)은, 유리 기판, 석영 기판, 플라스틱 기판 등과 같은, 적절한 기판일 수 있다.For example, the base substrate 100 may be a suitable substrate, such as a glass substrate, a quartz substrate, a plastic substrate, or the like.

예를 들어, 도 7에 도시되는 바와 같이, 각각의 반복 유닛(11)은 제3 컬러 서브-픽셀(130)을 추가로 포함하고, 제3 컬러 서브-픽셀(130)은 제3 구동 트랜지스터(131)를 포함하고, 제3 구동 트랜지스터(131)의 채널 폭-길이 비율은 제1 구동 트랜지스터(111)의 채널 폭-길이 비율 미만이다.For example, as shown in FIG. 7 , each repeating unit 11 further includes a third color sub-pixel 130 , and the third color sub-pixel 130 includes a third driving transistor ( 131 , and the channel width-length ratio of the third driving transistor 131 is less than the channel width-length ratio of the first driving transistor 111 .

본 개시내용의 실시예에서의 제1 구동 트랜지스터의 채널 폭-길이 비율, 제2 구동 트랜지스터의 채널 폭-길이 비율, 및 제3 구동 트랜지스터의 채널 폭-길이 비율의 관계는 도 1a 내지 도 1e에 도시되는 실시예에서의 제1 구동 트랜지스터의 채널 폭-길이 비율, 제2 구동 트랜지스터의 채널 폭-길이 비율, 및 제3 구동 트랜지스터의 채널 폭-길이 비율의 관계와 동일하며, 이는 여기서 반복되지 않는다.The relationship between the channel width-length ratio of the first driving transistor, the channel width-length ratio of the second driving transistor, and the channel width-length ratio of the third driving transistor in the embodiment of the present disclosure is shown in FIGS. 1A to 1E . The same as the relationship between the channel width-length ratio of the first driving transistor, the channel width-length ratio of the second driving transistor, and the channel width-length ratio of the third driving transistor in the illustrated embodiment, which is not repeated here .

예를 들어, 도 7에 도시되는 바와 같이, 각각의 반복 유닛(11)에서, 제1 컬러 서브-픽셀(110)의 픽셀 회로, 제2 컬러 서브-픽셀(120)의 픽셀 회로, 및 제3 컬러 서브-픽셀(130)의 픽셀 회로는 제1 방향 (Y 방향으로 화살표에 의해 표시되는 방향)을 따라 순차적으로 배열된다. 예를 들어, X 방향으로 배열되는 서브-픽셀들의 열은 동일한 컬러를 갖는 서브-픽셀들이다.For example, as shown in FIG. 7 , in each repeating unit 11 , the pixel circuit of the first color sub-pixel 110 , the pixel circuit of the second color sub-pixel 120 , and the third The pixel circuits of the color sub-pixels 130 are sequentially arranged along the first direction (the direction indicated by the arrow in the Y direction). For example, a column of sub-pixels arranged in the X direction is sub-pixels having the same color.

예를 들어, 베이스 기판(100) 상의 각각의 컬러의 서브-픽셀의 픽셀 회로의 정사 투영에 의해 커버되는 영역은 실질적으로 직사각형 내에 있다 (도 10의 점선 프레임(1101)에 의해 도시되는 바와 같음). 픽셀 회로의 일부 신호 라인들은 직사각형 내부에 위치되는 부분들 및 직사각형 외부로 연장되는 부분들을 포함하여, 여기서 베이스 기판 상의 픽셀 회로의 정사 투영은 베이스 기판 상의 다양한 트랜지스터들, 커패시터들 등과 같은 구조들의 정사 투영들 및 베이스 기판 상의 직사각형 내의 각각의 신호 라인의 부분들의 정사 투영들을 주로 포함한다는 점이 주목되어야 한다.For example, the area covered by the orthographic projection of a pixel circuit of a sub-pixel of each color on the base substrate 100 is substantially within a rectangle (as shown by the dashed-line frame 1101 in FIG. 10 ). . Some signal lines of the pixel circuit include portions located inside the rectangle and portions extending outside the rectangle, wherein the orthographic projection of the pixel circuit on the base substrate is the orthographic projection of structures such as various transistors, capacitors, etc. on the base substrate. It should be noted that it mainly includes orthogonal projections of parts of each signal line within the rectangle on the base substrate and the fields.

예를 들어, 각각의 서브-픽셀(22)의 유기 발광 엘리먼트(220)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이의 발광 층을 포함한다. 유기 발광 엘리먼트(220)의 제1 전극 및 제2 전극 중 하나는 구동 트랜지스터에 전기적으로 접속된다. 도 7 내지 도 9e에 도시되는 예는 유기 발광 엘리먼트의 제2 전극이 구동 트랜지스터에 접속되는 것을 예로서 취하는 것에 의해 설명된다.For example, the organic light emitting element 220 of each sub-pixel 22 includes a first electrode, a second electrode, and a light emitting layer between the first and second electrodes. One of the first and second electrodes of the organic light emitting element 220 is electrically connected to the driving transistor. The example shown in FIGS. 7 to 9E is explained by taking as an example that the second electrode of the organic light emitting element is connected to the driving transistor.

예를 들어, 도 8에 도시되는 바와 같이, 픽셀 회로(221)는 제1 발광 제어 회로(223) 및 제2 발광 제어 회로(224)를 추가로 포함한다. 구동 회로(222)는 제어 단자, 제1 단자, 및 제2 단자를 포함하고, 발광 엘리먼트(220)를 구동하여 광을 방출하기 위한 구동 전류를 제공하도록 구성된다. 예를 들어, 제1 발광 제어 회로(223)는 구동 회로(222)의 제1 단자 및 제1 전압 단자 VDD에 접속되고, 구동 회로(222)와 제1 전압 단자 VDD 사이의 접속을 턴 온 또는 턴 오프하도록 구성되고, 제2 발광 제어 회로(224)는 구동 회로(222)의 제2 단자 및 발광 엘리먼트(220)의 제1 전극에 전기적으로 접속되고, 구동 회로(222)와 발광 엘리먼트(220) 사이의 접속을 턴 온 또는 턴 오프하도록 구성된다.For example, as shown in FIG. 8 , the pixel circuit 221 further includes a first light emission control circuit 223 and a second light emission control circuit 224 . The driving circuit 222 includes a control terminal, a first terminal, and a second terminal, and is configured to provide a driving current for driving the light emitting element 220 to emit light. For example, the first light emission control circuit 223 is connected to the first terminal and the first voltage terminal VDD of the driving circuit 222 , and turns on or turns on the connection between the driving circuit 222 and the first voltage terminal VDD. configured to turn off, the second light emission control circuit 224 is electrically connected to the second terminal of the driving circuit 222 and the first electrode of the light emitting element 220 , the driving circuit 222 and the light emitting element 220 ) to turn on or off the connection between

예를 들어, 도 8에 도시되는 바와 같이, 픽셀 회로(221)는 데이터 기입 회로(226), 저장 회로(227), 임계값 보상 회로(228), 및 리셋 회로(229)를 추가로 포함한다. 데이터 기입 회로(226)는 구동 회로(222)의 제1 단자에 전기적으로 접속되고, 스캐닝 신호의 제어 하에 데이터 신호를 저장 회로(227)에 기입하도록 구성되고; 저장 회로(227)는 구동 회로(222)의 제어 단자 및 제1 전압 단자 VDD에 전기적으로 접속되고, 데이터 신호를 저장하도록 구성되고; 임계값 보상 회로(228)는 제어 단자 및 구동 회로(222)의 제2 단자에 전기적으로 접속되고, 구동 회로(222)에 대해 임계값 보상을 수행하도록 구성되고; 리셋 회로(229)는 구동 회로(222)의 제어 단자 및 발광 엘리먼트(220)의 제1 전극에 전기적으로 접속되고, 리셋 제어 신호의 제어 하에 구동 회로(222)의 제어 단자 및 발광 엘리먼트(220)의 제1 전극을 리셋하도록 구성된다.For example, as shown in FIG. 8 , the pixel circuit 221 further includes a data write circuit 226 , a storage circuit 227 , a threshold compensation circuit 228 , and a reset circuit 229 . . the data writing circuit 226 is electrically connected to the first terminal of the driving circuit 222 and is configured to write a data signal to the storage circuit 227 under the control of the scanning signal; the storage circuit 227 is electrically connected to the control terminal and the first voltage terminal VDD of the driving circuit 222, and is configured to store a data signal; the threshold value compensation circuit 228 is electrically connected to the control terminal and the second terminal of the driving circuit 222 , and is configured to perform threshold value compensation on the driving circuit 222 ; The reset circuit 229 is electrically connected to the control terminal of the driving circuit 222 and the first electrode of the light emitting element 220, and the control terminal of the driving circuit 222 and the light emitting element 220 under the control of the reset control signal. configured to reset the first electrode of

예를 들어, 도 8에 도시되는 바와 같이, 구동 회로(222)는 구동 트랜지스터 T1을 포함하고, 구동 회로(222)의 제어 단자는 구동 트랜지스터 T1의 게이트 전극을 포함하고, 구동 회로(222)의 제1 단자는 구동 트랜지스터 T1의 제1 전극을 포함하고, 구동 회로(222)의 제2 단자는 구동 트랜지스터 T1의 제2 전극을 포함한다.For example, as shown in FIG. 8 , the driving circuit 222 includes a driving transistor T1 , and a control terminal of the driving circuit 222 includes a gate electrode of the driving transistor T1 , and The first terminal includes a first electrode of the driving transistor T1 , and the second terminal of the driving circuit 222 includes a second electrode of the driving transistor T1 .

예를 들어, 도 8에 도시되는 바와 같이, 데이터 기입 회로(226)는 데이터 기입 트랜지스터 T2를 포함하고, 저장 회로(227)는 커패시터 C를 포함하고, 임계값 보상 회로(228)는 임계값 보상 트랜지스터 T3을 포함하고, 제1 발광 제어 회로(223)는 제1 발광 제어 트랜지스터 T4를 포함하고, 제2 발광 제어 회로(224)는 제2 발광 제어 트랜지스터 T5를 포함하고, 리셋 회로(229)는 제1 리셋 트랜지스터 T6 및 제2 리셋 트랜지스터 T7을 포함하고, 리셋 제어 신호는 제1 서브-리셋 제어 신호 및 제2 서브-리셋 제어 신호를 포함할 수 있다.For example, as shown in Fig. 8, the data write circuit 226 includes a data write transistor T2, the storage circuit 227 includes a capacitor C, and the threshold value compensation circuit 228 includes a threshold value compensation. the transistor T3, the first emission control circuit 223 includes the first emission control transistor T4, the second emission control circuit 224 includes the second emission control transistor T5, and the reset circuit 229 includes: A first reset transistor T6 and a second reset transistor T7 may be included, and the reset control signal may include a first sub-reset control signal and a second sub-reset control signal.

예를 들어, 도 8에 도시되는 바와 같이, 데이터 기입 트랜지스터 T2의 제1 전극은 구동 트랜지스터 T1의 제1 전극에 전기적으로 접속되고, 데이터 기입 트랜지스터 T2의 제2 전극은 데이터 신호를 수신하기 위해 데이터 라인 Vd에 전기적으로 접속되도록 구성되고, 데이터 기입 트랜지스터 T2의 게이트 전극은 스캐닝 신호를 수신하기 위해 제1 스캐닝 신호 라인 Ga1에 전기적으로 접속되도록 구성되고; 커패시터 C의 제1 전극은 제1 전압 단자 VDD에 전기적으로 접속되고, 커패시터 C의 제2 전극은 구동 트랜지스터 T1의 게이트 전극에 전기적으로 접속되고; 임계값 보상 트랜지스터 T3의 제1 전극은 구동 트랜지스터 T1의 제2 전극에 전기적으로 접속되고, 임계값 보상 트랜지스터 T3의 제2 전극은 구동 트랜지스터 T1의 게이트 전극에 전기적으로 접속되고, 임계값 보상 트랜지스터 T3의 게이트 전극은 보상 제어 신호를 수신하기 위해 제2 스캐닝 신호 라인 Ga2에 전기적으로 접속되도록 구성되고; 제1 리셋 트랜지스터 T6의 제1 전극은 제1 리셋 신호를 수신하기 위해 제1 리셋 전원 단자 Vinit1에 전기적으로 접속되도록 구성되고, 제1 리셋 트랜지스터 T6의 제2 전극은 구동 트랜지스터 T1의 게이트 전극에 전기적으로 접속되고, 제1 리셋 트랜지스터 T6의 게이트 전극은 제1 서브-리셋 제어 신호를 수신하기 위해 제1 리셋 제어 신호 라인 Rst1에 전기적으로 접속되도록 구성되고; 제2 리셋 트랜지스터 T7의 제1 전극은 제2 리셋 신호를 수신하기 위해 제2 리셋 전원 단자 Vinit2에 전기적으로 접속되도록 구성되고, 제2 리셋 트랜지스터 T7의 제2 전극은 발광 엘리먼트(220)의 제1 전극에 전기적으로 접속되고, 제2 리셋 트랜지스터 T7의 게이트 전극은 제2 서브-리셋 제어 신호를 수신하기 위해 제2 리셋 제어 신호 라인 Rst2에 전기적으로 접속되도록 구성되고; 제1 발광 제어 트랜지스터 T4의 제1 전극은 제1 전압 단자 VDD에 전기적으로 접속되고, 제1 발광 제어 트랜지스터 T4의 제2 전극은 구동 트랜지스터 T1의 제1 전극에 전기적으로 접속되고, 제1 발광 제어 트랜지스터 T4의 게이트 전극은 제1 발광 제어 신호를 수신하기 위해 제1 발광 제어 신호 라인 EM1에 전기적으로 접속되도록 구성되고; 제2 발광 제어 트랜지스터 T5의 제1 전극은 구동 트랜지스터 T1의 제2 전극에 전기적으로 접속되고, 제2 발광 제어 트랜지스터 T5의 제2 전극은 발광 엘리먼트(220)의 제2 전극에 전기적으로 접속되고, 제2 발광 제어 트랜지스터 T5의 게이트 전극은 제2 발광 제어 신호를 수신하기 위해 제2 발광 제어 신호 라인 EM2에 전기적으로 접속되도록 구성되고; 발광 엘리먼트(220)의 제1 전극은 제2 전압 단자 VSS에 전기적으로 접속된다.For example, as shown in FIG. 8 , the first electrode of the data writing transistor T2 is electrically connected to the first electrode of the driving transistor T1, and the second electrode of the data writing transistor T2 is configured to receive a data signal. configured to be electrically connected to the line Vd, and the gate electrode of the data write transistor T2 is configured to be electrically connected to the first scanning signal line Ga1 to receive the scanning signal; a first electrode of the capacitor C is electrically connected to a first voltage terminal VDD, and a second electrode of the capacitor C is electrically connected to a gate electrode of the driving transistor T1; The first electrode of the threshold compensating transistor T3 is electrically connected to the second electrode of the driving transistor T1, the second electrode of the threshold compensating transistor T3 is electrically connected to the gate electrode of the driving transistor T1, and the threshold compensating transistor T3 a gate electrode of , configured to be electrically connected to the second scanning signal line Ga2 for receiving the compensation control signal; A first electrode of the first reset transistor T6 is configured to be electrically connected to a first reset power supply terminal Vinit1 for receiving a first reset signal, and a second electrode of the first reset transistor T6 is electrically connected to a gate electrode of the driving transistor T1. and the gate electrode of the first reset transistor T6 is configured to be electrically connected to the first reset control signal line Rst1 for receiving the first sub-reset control signal; A first electrode of the second reset transistor T7 is configured to be electrically connected to a second reset power supply terminal Vinit2 for receiving a second reset signal, and a second electrode of the second reset transistor T7 is configured to be electrically connected to a first electrode of the light emitting element 220 . electrically connected to the electrode, and the gate electrode of the second reset transistor T7 is configured to be electrically connected to the second reset control signal line Rst2 for receiving the second sub-reset control signal; A first electrode of the first light emission control transistor T4 is electrically connected to a first voltage terminal VDD, a second electrode of the first light emission control transistor T4 is electrically connected to a first electrode of the driving transistor T1, and the first light emission control the gate electrode of the transistor T4 is configured to be electrically connected to the first emission control signal line EM1 for receiving the first emission control signal; a first electrode of the second emission control transistor T5 is electrically connected to a second electrode of the driving transistor T1 , and a second electrode of the second emission control transistor T5 is electrically connected to a second electrode of the light emitting element 220 , the gate electrode of the second light emission control transistor T5 is configured to be electrically connected to the second light emission control signal line EM2 for receiving the second light emission control signal; A first electrode of the light emitting element 220 is electrically connected to a second voltage terminal VSS.

예를 들어, 제1 전압 단자 VDD 및 제2 전압 단자 VSS 중 하나는 고 전압 단자이고 제1 전압 단자 VDD 및 제2 전압 단자 VSS 중 다른 하나는 저 전압 단자이다. 예를 들어, 도 8에 도시되는 바와 같은 실시예에서, 제1 전압 단자 VDD는 일정한 제1 전압을 출력하는 전압 소스이고, 제1 전압은 양의 전압이고; 제2 전압 단자 VSS는 일정한 제2 전압을 출력하는 전압 소스일 수 있고, 제2 전압은 음의 전압인 등이다. 예를 들어, 일부 예들에서, 제2 전압 단자 VSS는 접지될 수 있다.For example, one of the first voltage terminal VDD and the second voltage terminal VSS is a high voltage terminal and the other of the first voltage terminal VDD and the second voltage terminal VSS is a low voltage terminal. For example, in the embodiment as shown in FIG. 8 , the first voltage terminal VDD is a voltage source that outputs a constant first voltage, and the first voltage is a positive voltage; The second voltage terminal VSS may be a voltage source outputting a constant second voltage, the second voltage being a negative voltage, and the like. For example, in some examples, the second voltage terminal VSS may be grounded.

예를 들어, 도 8에 도시되는 바와 같이, 스캐닝 신호는 보상 제어 신호와 동일할 수 있고, 즉, 데이터 기입 트랜지스터 T2의 게이트 전극 및 임계값 보상 트랜지스터 T3의 게이트 전극은 동일한 신호(예를 들어, 스캐닝 신호)를 수신하기 위해, 제1 스캐닝 신호 라인 Ga1과 같은, 동일한 신호 라인에 전기적으로 접속될 수 있고, 이러한 경우, 디스플레이 기판(1000)에는 제2 스캐닝 신호 라인 Ga2가 제공되지 않을 수 있고, 그렇게 함으로써 신호 라인들의 수를 감소시킨다. 다른 예를 들어, 데이터 기입 트랜지스터 T2의 게이트 전극 및 임계값 보상 트랜지스터 T3의 게이트 전극은 상이한 신호 라인들에 전기적으로 접속될 수 있고, 즉, 데이터 기입 트랜지스터 T2의 게이트 전극은 제1 스캐닝 신호 라인 Ga1에 전기적으로 접속되고, 임계값 보상 트랜지스터 T3의 게이트 전극은 제2 스캐닝 신호 라인 Ga2에 전기적으로 접속되고, 제1 스캐닝 신호 라인 Ga1에 의해 송신되는 신호는 제2 스캐닝 신호 라인 Ga2에 의해 송신되는 신호와 동일하다.For example, as shown in FIG. 8 , the scanning signal may be the same as the compensation control signal, that is, the gate electrode of the data write transistor T2 and the gate electrode of the threshold compensation transistor T3 have the same signal (eg, may be electrically connected to the same signal line, such as the first scanning signal line Ga1, to receive the scanning signal), and in this case, the display substrate 1000 may not be provided with the second scanning signal line Ga2, Doing so reduces the number of signal lines. For another example, the gate electrode of the data write transistor T2 and the gate electrode of the threshold compensation transistor T3 may be electrically connected to different signal lines, that is, the gate electrode of the data write transistor T2 is connected to the first scanning signal line Ga1 is electrically connected to, the gate electrode of the threshold compensation transistor T3 is electrically connected to the second scanning signal line Ga2, the signal transmitted by the first scanning signal line Ga1 is the signal transmitted by the second scanning signal line Ga2 same as

스캐닝 신호 및 보상 제어 신호는 또한 상이할 수 있어서, 데이터 기입 트랜지스터 T2의 게이트 전극 및 임계값 보상 트랜지스터 T3의 게이트 전극이 개별적으로 그리고 독립적으로 제어될 수 있고, 그렇게 함으로써 픽셀 회로를 제어하는 유연성을 증가시킬 수 있다는 점이 주목되어야 한다.The scanning signal and the compensation control signal may also be different, so that the gate electrode of the data write transistor T2 and the gate electrode of the threshold compensation transistor T3 can be controlled individually and independently, thereby increasing the flexibility of controlling the pixel circuit It should be noted that this can be done.

예를 들어, 8에 도시되는 바와 같이, 제1 발광 제어 신호는 제2 발광 제어 신호와 동일할 수 있고, 즉, 제1 발광 제어 트랜지스터 T4의 게이트 전극과 제2 발광 제어 트랜지스터 T5의 게이트 전극은 동일한 신호(예를 들어, 제1 발광 제어 신호)를 수신하기 위해, 제1 발광 제어 신호 라인 EM1과 같은, 동일한 신호 라인에 전기적으로 접속될 수 있고, 이러한 경우에, 디스플레이 기판(1000)에는 제2 발광 제어 신호 라인 EM2가 제공되지 않을 수 있고, 그렇게 함으로써 신호 라인들의 수를 감소시킨다. 다른 예를 들어, 제1 발광 제어 트랜지스터 T4의 게이트 전극 및 제2 발광 제어 트랜지스터 T5의 게이트 전극은 또한 상이한 신호 라인들에 전기적으로 접속될 수 있고, 즉, 제1 발광 제어 트랜지스터 T4의 게이트 전극은 제1 발광 제어 신호 라인 EM1에 전기적으로 접속되고, 제2 발광 제어 트랜지스터 T5의 게이트 전극은 제2 발광 제어 신호 라인 EM2에 전기적으로 접속되고, 제1 발광 제어 신호 라인 EM1에 의해 송신되는 신호는 제2 발광 제어 신호 라인 EM2에 의해 송신되는 신호와 동일하다.For example, as shown in 8 , the first emission control signal may be the same as the second emission control signal, that is, the gate electrode of the first emission control transistor T4 and the gate electrode of the second emission control transistor T5 are In order to receive the same signal (eg, the first light emission control signal), it may be electrically connected to the same signal line, such as the first light emission control signal line EM1 , and in this case, the display substrate 1000 has a second 2 The light emission control signal line EM2 may not be provided, thereby reducing the number of signal lines. For another example, the gate electrode of the first emission control transistor T4 and the gate electrode of the second emission control transistor T5 may also be electrically connected to different signal lines, that is, the gate electrode of the first emission control transistor T4 is The first light emission control signal line EM1 is electrically connected, the gate electrode of the second light emission control transistor T5 is electrically connected to the second light emission control signal line EM2, and the signal transmitted by the first light emission control signal line EM1 is 2 Same as the signal transmitted by the light emission control signal line EM2.

제1 발광 제어 트랜지스터 T4 및 제2 발광 제어 트랜지스터 T5가 상이한 타입들을 갖는 트랜지스터들인 경우에, 예를 들어, 제1 발광 제어 트랜지스터 T4가 P-형 트랜지스터이고 제2 발광 제어 트랜지스터 T5가 N-형 트랜지스터인 경우에, 제1 발광 제어 신호 및 제2 발광 제어 신호 또한 상이할 수 있고, 본 개시내용의 실시예들이 이에 제한되는 것은 아니라는 점이 주목되어야 한다.In the case where the first emission control transistor T4 and the second emission control transistor T5 are transistors having different types, for example, the first emission control transistor T4 is a P-type transistor and the second emission control transistor T5 is an N-type transistor In the case of , it should be noted that the first light emission control signal and the second light emission control signal may also be different, and embodiments of the present disclosure are not limited thereto.

예를 들어, 제1 서브-리셋 제어 신호는 제2 서브-리셋 제어 신호와 동일할 수 있고, 즉, 제1 리셋 트랜지스터 T6의 게이트 전극과 제2 리셋 트랜지스터 T7의 게이트 전극은 동일한 신호(예를 들어, 제1 서브-리셋 제어 신호)를 수신하기 위해, 제1 리셋 제어 신호 라인 Rst1과 같은, 동일한 신호 라인에 전기적으로 접속될 수 있다. 이러한 경우, 디스플레이 기판(1000)에는 제2 리셋 제어 신호 라인 Rst2가 제공되지 않을 수 있고, 그렇게 함으로써 신호 라인들의 수를 감소시킨다. 다른 예를 들어, 제1 리셋 트랜지스터 T6의 게이트 전극 및 제2 리셋 트랜지스터 T7의 게이트 전극은 상이한 신호 라인들에 전기적으로 접속될 수 있고, 즉, 제1 리셋 트랜지스터 T6의 게이트 전극은 제1 리셋 제어 신호 라인 Rst1에 전기적으로 접속되고, 제2 리셋 트랜지스터 T7의 게이트 전극은 제2 리셋 제어 신호 라인 Rst2에 전기적으로 접속되고, 제1 리셋 제어 신호 라인 Rst1에 의해 송신되는 신호는 제2 리셋 제어 신호 라인 Rst2에 의해 송신되는 신호와 동일하다. 제1 서브-리셋 제어 신호 및 제2 서브-리셋 제어 신호는 또한 상이할 수 있다는 점이 주목되어야 한다.For example, the first sub-reset control signal may be the same as the second sub-reset control signal, that is, the gate electrode of the first reset transistor T6 and the gate electrode of the second reset transistor T7 may have the same signal (eg For example, to receive the first sub-reset control signal), it may be electrically connected to the same signal line, such as the first reset control signal line Rst1. In this case, the display substrate 1000 may not be provided with the second reset control signal line Rst2, thereby reducing the number of signal lines. For another example, the gate electrode of the first reset transistor T6 and the gate electrode of the second reset transistor T7 may be electrically connected to different signal lines, that is, the gate electrode of the first reset transistor T6 is controlled by the first reset control. is electrically connected to the signal line Rst1, the gate electrode of the second reset transistor T7 is electrically connected to the second reset control signal line Rst2, and the signal transmitted by the first reset control signal line Rst1 is the second reset control signal line It is the same as the signal transmitted by Rst2. It should be noted that the first sub-reset control signal and the second sub-reset control signal may also be different.

예를 들어, 일부 예들에서, 제2 서브-리셋 제어 신호는 스캐닝 신호와 동일할 수 있다, 즉, 제2 리셋 트랜지스터 T7의 게이트 전극은 제2 서브-리셋 제어 신호로서 스캐닝 신호를 수신하기 위해 제1 스캐닝 신호 라인 Ga1에 전기적으로 접속될 수 있다.For example, in some examples, the second sub-reset control signal may be the same as the scanning signal, that is, the gate electrode of the second reset transistor T7 is configured to receive the scanning signal as the second sub-reset control signal. 1 may be electrically connected to the scanning signal line Ga1.

예를 들어, 제1 리셋 트랜지스터 T6의 소스 전극 및 제2 리셋 트랜지스터 T7의 소스 전극은 제1 리셋 전원 단자 Vinit1 및 제2 리셋 전원 단자 Vinit2에 각각 접속된다. 제1 리셋 전원 단자 Vinit1 및 제2 리셋 전원 단자 Vinit2는 일정한 DC 참조 전압들을 출력하기 위한 DC 참조 전압 단자들일 수 있다. 제1 리셋 전원 단자 Vinit1 및 제2 리셋 전원 단자 Vinit2는 동일할 수 있고, 예를 들어, 제1 리셋 트랜지스터 T6의 소스 전극 및 제2 리셋 트랜지스터 T7의 소스 전극은 동일한 리셋 전원 단자에 접속된다. 제1 리셋 전원 단자 Vinit1 및 제2 리셋 전원 단자 Vinit2는, 제1 리셋 전원 단자 Vinit1 및 제2 리셋 전원 단자 Vinit2가 구동 트랜지스터 T1의 게이트 전극 및 발광 엘리먼트(220)의 제2 전극을 리셋하기 위해 제1 리셋 신호 및 제2 리셋 신호를 제공할 수 있는 한, 고 전압 단자들 또는 저 전압 단자들일 수 있고, 본 개시내용이 이에 제한되는 것은 아니다.For example, the source electrode of the first reset transistor T6 and the source electrode of the second reset transistor T7 are respectively connected to the first reset power supply terminal Vinit1 and the second reset power supply terminal Vinit2. The first reset power supply terminal Vinit1 and the second reset power supply terminal Vinit2 may be DC reference voltage terminals for outputting constant DC reference voltages. The first reset power supply terminal Vinit1 and the second reset power supply terminal Vinit2 may be the same, for example, the source electrode of the first reset transistor T6 and the source electrode of the second reset transistor T7 are connected to the same reset power supply terminal. The first reset power supply terminal Vinit1 and the second reset power supply terminal Vinit2 are connected so that the first reset power supply terminal Vinit1 and the second reset power supply terminal Vinit2 reset the gate electrode of the driving transistor T1 and the second electrode of the light emitting element 220 . As long as the first reset signal and the second reset signal can be provided, they may be high voltage terminals or low voltage terminals, but the present disclosure is not limited thereto.

도 8에 도시되는 바와 같이 픽셀 회로에서의 구동 회로(222), 데이터 기입 회로(226), 저장 회로(227), 임계값 보상 회로(228) 및 리셋 회로(229)는 단지 개략적이라는 점이 주목되어야 한다. 구동 회로(222), 데이터 기입 회로(226), 저장 회로(227), 임계값 보상 회로(228), 및 리셋 회로(229)의 구체적 구조들은 실제 적용 요건들에 따라 설정될 수 있고, 본 개시내용의 실시예들은 이에 구체적으로 제한되는 것은 아니다.It should be noted that the driving circuit 222, the data writing circuit 226, the storage circuit 227, the threshold value compensation circuit 228 and the reset circuit 229 in the pixel circuit as shown in Fig. 8 are only schematic. do. Specific structures of the driving circuit 222 , the data writing circuit 226 , the storage circuit 227 , the threshold compensation circuit 228 , and the reset circuit 229 may be set according to actual application requirements, and the present disclosure Examples of the content are not specifically limited thereto.

예를 들어, 트랜지스터들의 특성들에 따라, 트랜지스터들은 N-형 트랜지스터들 및 P-형 트랜지스터들로 분할될 수 있다. 명료성을 위해, 본 개시내용의 실시예들은 트랜지스터들이 P-형 트랜지스터들(예를 들어, P-형 MOS 트랜지스터들)인 경우를 예로서 취하는 것에 의해 본 개시내용의 기술적 해결책을 예시한다, 즉, 본 개시내용의 설명들에서, 구동 트랜지스터 T1, 데이터 기입 트랜지스터 T2, 임계값 보상 트랜지스터 T3, 제1 발광 제어 트랜지스터 T4, 제2 발광 제어 트랜지스터 T5, 제1 리셋 트랜지스터 T6, 제2 리셋 트랜지스터 T7 등은 P-형 트랜지스터들일 수 있다. 그러나, 본 개시내용의 실시예들의 트랜지스터들이 P-형 트랜지스터들에 제한되는 것은 아니고, 해당 분야에서의 기술자는 또한 실제의 필요들에 따라 본 개시내용의 실시예들에서 하나 이상의 트랜지스터의 기능을 달성하기 위해 N-형 트랜지스터들(예를 들어, N-형 MOS 트랜지스터들)을 사용할 수 있다.For example, depending on the characteristics of the transistors, the transistors may be divided into N-type transistors and P-type transistors. For clarity, embodiments of the present disclosure illustrate the technical solution of the present disclosure by taking as an example the case where the transistors are P-type transistors (eg, P-type MOS transistors), that is, In the descriptions of the present disclosure, the driving transistor T1, the data write transistor T2, the threshold value compensation transistor T3, the first emission control transistor T4, the second emission control transistor T5, the first reset transistor T6, the second reset transistor T7, etc. They may be P-type transistors. However, the transistors of the embodiments of the present disclosure are not limited to P-type transistors, and a person skilled in the art can also achieve the function of one or more transistors in the embodiments of the present disclosure according to actual needs. To do this, N-type transistors (eg, N-type MOS transistors) may be used.

본 개시내용의 실시예들에서 사용되는 트랜지스터들은 동일한 특성들을 갖는 박막 트랜지스터들 또는 전계 효과 트랜지스터들 또는 다른 스위칭 디바이스들일 수 있고, 박막 트랜지스터들은 산화물 반도체 박막 트랜지스터들, 비정질 실리콘 박막 트랜지스터들, 또는 폴리실리콘 박막 트랜지스터들 등을 포함할 수 있다는 점이 주목되어야 한다. 트랜지스터의 소스 전극 및 드레인 전극은 구조에 있어서 대칭적일 수 있고, 따라서, 트랜지스터의 소스 전극 및 드레인 전극은 물리적 구조에 있어서 구별불가능할 수 있다. 본 개시내용의 실시예들에서, 제어 전극의 역할을 하는 게이트 전극을 제외하고, 트랜지스터들의 2개의 전극을 구별하기 위해, 2개의 전극들 중 하나는 제1 전극으로서 직접 설명되고, 2개의 전극들 중 다른 하나는 제2 전극으로서 설명되므로, 본 개시내용의 실시예들에서의 트랜지스터들의 전부 또는 일부의 제1 전극들 및 제2 전극들은 요구되는 바에 따라 교환가능하다.Transistors used in embodiments of the present disclosure may be thin film transistors or field effect transistors or other switching devices having the same characteristics, and the thin film transistors may be oxide semiconductor thin film transistors, amorphous silicon thin film transistors, or polysilicon. It should be noted that thin film transistors and the like may be included. The source and drain electrodes of the transistor may be symmetrical in structure, and thus the source and drain electrodes of the transistor may be indistinguishable in their physical structure. In embodiments of the present disclosure, except for the gate electrode serving as the control electrode, to distinguish the two electrodes of the transistors, one of the two electrodes is directly described as the first electrode, and the two electrodes Since the other is described as the second electrode, the first electrodes and second electrodes of all or some of the transistors in embodiments of the present disclosure are interchangeable as required.

본 개시내용의 실시예들에서, 도 8에 도시되는 바와 같은 7T1C 구조(즉, 7개의 트랜지스터 및 하나의 커패시터를 포함함) 외에도, 서브-픽셀의 픽셀 회로는, 7T2C 구조, 6T1C 구조, 6T2C 구조 또는 9T2C 구조와 같은, 다른 수의 트랜지스터들을 포함하는 구조를 또한 가질 수 있으며, 본 개시내용의 실시예들이 이에 제한되는 것은 아니라는 점이 주목되어야 한다.In the embodiments of the present disclosure, in addition to the 7T1C structure (ie, including 7 transistors and one capacitor) as shown in FIG. 8 , the pixel circuit of the sub-pixel includes a 7T2C structure, a 6T1C structure, a 6T2C structure. or a structure including other numbers of transistors, such as a 9T2C structure, it should be noted that embodiments of the present disclosure are not limited thereto.

도 9a 내지 도 10a는 본 개시내용의 일부 실시예들에 의해 제공되는 픽셀 회로의 다양한 층들의 개략도들이다. 백플레인 상의 픽셀 회로에서의 각각의 회로들의 위치 관계가 도 9a 내지 도 10a를 참조하여 아래에 설명될 것이다. 도 9a 내지 도 10a에 도시되는 예는 하나의 반복 유닛(11)의 픽셀 회로들(221)을 예로서 취하고, 제1 컬러 서브-픽셀(110)에서의 픽셀 회로의 각각의 트랜지스터의 위치가 예시되며, 다른 컬러들을 갖는 서브-픽셀들에서의 픽셀 회로들의 컴포넌트들은 제1 컬러 서브-픽셀에서의 트랜지스터들의 위치들과 실질적으로 동일하다. 도 9a에 도시되는 바와 같이, 제1 컬러 서브-픽셀(110)의 픽셀 회로(221)는, 도 8에 도시되는 바와 같이, 구동 트랜지스터 T1, 데이터 기입 트랜지스터 T2, 임계값 보상 트랜지스터 T3, 제1 발광 제어 트랜지스터 T4, 및 제2 발광 제어 트랜지스터 T5, 제1 리셋 트랜지스터 T6 및 제2 리셋 트랜지스터 T7, 및 커패시터 C를 포함한다.9A-10A are schematic diagrams of various layers of a pixel circuit provided by some embodiments of the present disclosure. The positional relationship of respective circuits in the pixel circuit on the backplane will be described below with reference to Figs. 9A to 10A. The example shown in FIGS. 9A to 10A takes the pixel circuits 221 of one repeating unit 11 as an example, and the position of each transistor of the pixel circuit in the first color sub-pixel 110 is illustrated and the components of the pixel circuits in the sub-pixels having different colors are substantially the same as the positions of the transistors in the first color sub-pixel. As shown in FIG. 9A , the pixel circuit 221 of the first color sub-pixel 110 is, as shown in FIG. 8 , a driving transistor T1 , a data writing transistor T2 , a threshold compensation transistor T3 , a first and a light emission control transistor T4, a second light emission control transistor T5, a first reset transistor T6 and a second reset transistor T7, and a capacitor C.

도 9a 내지 도 10a는 각각의 컬러의 서브-픽셀의 픽셀 회로(121)에 전기적으로 접속되는 제1 스캐닝 신호 라인 Ga1, 제2 스캐닝 신호 라인 Ga2, 제1 리셋 제어 신호 라인 Rst1, 제2 리셋 제어 신호 라인 Rst2, 제1 리셋 전원 단자 Vinit1의 제1 리셋 전력 신호 라인 Init1, 제2 리셋 전원 단자 Vinit2의 제2 리셋 전력 신호 라인 Init2, 제1 조명 제어 신호 라인 EM1, 제2 조명 제어 신호 라인 EM2, 데이터 라인 Vd, 제1 전원 단자 VDD의 제1 전력 신호 라인 VDD1, 제2 전력 신호 라인 VDD2, 제3 전력 신호 라인 VDD3, 및 차폐 라인(344)을 또한 도시한다. 제1 전력 신호 라인 VDD1 및 제2 전력 신호 라인 VDD2는 서로 전기적으로 접속되고, 제1 전력 신호 라인 VDD1 및 제3 전력 신호 라인 VDD3은 서로 전기적으로 접속된다.9A to 10A show a first scanning signal line Ga1, a second scanning signal line Ga2, a first reset control signal line Rst1, a second reset control electrically connected to the pixel circuit 121 of the sub-pixel of each color. signal line Rst2, first reset power signal line Init1 of first reset power supply terminal Vinit1, second reset power signal line Init2 of second reset power supply terminal Vinit2, first lighting control signal line EM1, second lighting control signal line EM2, A data line Vd, a first power signal line VDD1 of the first power supply terminal VDD, a second power signal line VDD2, a third power signal line VDD3, and a shielding line 344 are also shown. The first power signal line VDD1 and the second power signal line VDD2 are electrically connected to each other, and the first power signal line VDD1 and the third power signal line VDD3 are electrically connected to each other.

도 9a 내지 도 9e에 도시되는 예에서, 제1 스캐닝 신호 라인 Ga1 및 제2 스캐닝 신호 라인 Ga2는 동일한 신호 라인이고, 제1 리셋 전력 신호 라인 Init1 및 제2 리셋 전력 신호 라인 Init2는 동일한 신호 라인이고, 제1 리셋 제어 신호 라인 Rst1 및 제2 리셋 제어 신호 라인 Rst2는 동일한 신호 라인이고, 제1 발광 제어 신호 라인 EM1 및 제2 발광 제어 신호 라인 EM2는 동일한 신호 라인이지만, 실시예들이 이에 제한되는 것은 아니라는 점이 주목되어야 한다.9A to 9E, the first scanning signal line Ga1 and the second scanning signal line Ga2 are the same signal line, the first reset power signal line Init1 and the second reset power signal line Init2 are the same signal line , the first reset control signal line Rst1 and the second reset control signal line Rst2 are the same signal line, and the first light emission control signal line EM1 and the second light emission control signal line EM2 are the same signal line, but embodiments are limited thereto. It should be noted that this is not the case.

예를 들어, 도 9a는 디스플레이 기판에서의 픽셀 회로의 활성 반도체 층(310)을 도시한다. 활성 반도체 층(310)은 반도체 재료를 사용하여 패터닝될 수 있다. 활성 반도체 층(310)은 위에 언급된 구동 트랜지스터 T1, 데이터 기입 트랜지스터 T2, 임계값 보상 트랜지스터 T3, 제1 발광 제어 트랜지스터 T4, 제2 발광 제어 트랜지스터 T5, 제1 리셋 트랜지스터 T6, 및 제2 리셋 트랜지스터 T7의 활성 층들을 형성하기 위해 사용될 수 있다. 활성 반도체 층(310)은 각각의 서브-픽셀들의 트랜지스터들의 활성 층 패턴 및 도핑 영역 패턴(즉, 제3 컬러 서브-픽셀에 도시되는 소스 영역 s 및 드레인 영역 d)을 포함하고, 동일한 픽셀 회로에서의 각각의 트랜지스터들의 활성 층 패턴 및 도핑 영역 패턴은 일체로 제공된다.For example, FIG. 9A shows an active semiconductor layer 310 of a pixel circuit in a display substrate. The active semiconductor layer 310 may be patterned using a semiconductor material. The active semiconductor layer 310 includes the above-mentioned driving transistor T1, data writing transistor T2, threshold value compensation transistor T3, first emission control transistor T4, second emission control transistor T5, first reset transistor T6, and second reset transistor. It can be used to form the active layers of T7. The active semiconductor layer 310 includes an active layer pattern and a doped region pattern (ie, a source region s and a drain region d shown in the third color sub-pixel) of the transistors of each of the sub-pixels, and in the same pixel circuit The active layer pattern and the doped region pattern of each of the transistors of are provided integrally.

활성 층은 일체로 형성된 저온 폴리실리콘 층을 포함할 수 있고, 그 내부의 소스 영역 및 드레인 영역은 각각의 구조의 전기적 접속을 실현하기 위해 도핑 등에 의해 전도성일 수 있다는 점이 주목되어야 한다. 즉, 각각의 서브-픽셀의 트랜지스터들의 활성 반도체 층은 p-실리콘으로 형성된 집적 패턴이고, 동일한 픽셀 회로에서의 각각의 트랜지스터는 도핑 영역 패턴들(즉, 소스 영역 s 및 드레인 영역 d) 및 활성 층 패턴을 포함하며, 상이한 트랜지스터들의 활성 층들은 도핑된 구조에 의해 분리된다.It should be noted that the active layer may include an integrally formed low-temperature polysilicon layer, and the source region and drain region therein may be conductive by doping or the like to realize the electrical connection of each structure. That is, the active semiconductor layer of the transistors of each sub-pixel is an integrated pattern formed of p-silicon, and each transistor in the same pixel circuit has doped region patterns (ie, source region s and drain region d) and active layer. pattern, wherein the active layers of different transistors are separated by a doped structure.

예를 들어, 제1 방향을 따라 배열되는 상이한 컬러들을 갖는 서브-픽셀들의 픽셀 회로들에서의 활성 반도체 층들은 접속 관계를 갖지 않고 서로 접속해제된다. 제2 방향을 따라 배열되는 동일한 컬러의 서브-픽셀들의 픽셀 회로들에서의 활성 반도체 층들은 일체로 제공될 수 있거나, 또는 서로 접속해제될 수 있다.For example, active semiconductor layers in pixel circuits of sub-pixels having different colors arranged along the first direction do not have a connection relationship and are disconnected from each other. The active semiconductor layers in the pixel circuits of sub-pixels of the same color arranged along the second direction may be provided integrally, or may be disconnected from each other.

예를 들어, 활성 반도체 층(310)은 비정질 실리콘, 폴리실리콘, 산화물 반도체 재료 등에 의해 준비될 수 있다. 위에 언급된 소스 영역 및 드레인 영역이 n-형 불순물들 또는 p-형 불순물들로 도핑 영역들일 수 있다는 점이 주목되어야 한다.For example, the active semiconductor layer 310 may be prepared by amorphous silicon, polysilicon, oxide semiconductor material, or the like. It should be noted that the above-mentioned source region and drain region may be regions doped with n-type impurities or p-type impurities.

예를 들어, 픽셀 회로의 게이트 전극 금속 층은 제1 전도성 층 및 제2 전도성 층을 포함할 수 있다. 활성 반도체 층(310)을 보호하기 위해 활성 반도체 층(310) 상에 (도 10b 및 도 10c에 도시되는 바와 같이) 게이트 절연 층이 형성된다. 도 9b는 디스플레이 기판의 제1 전도성 층(320)을 도시하며, 제1 전도성 층(320)은 게이트 절연 층 상에 배치되어, 활성 반도체 층(310)으로부터 절연된다. 제1 전도성 층(320)은 커패시터 C의 제2 전극 CC2, 제1 스캐닝 신호 라인 Ga1, 제1 리셋 제어 신호 라인 Rst1, 제1 발광 제어 신호 라인 EM1, 및 구동 트랜지스터 T1, 데이터 기입 트랜지스터 T2, 임계값 보상 트랜지스터 T3, 제1 발광 제어 트랜지스터 T4, 제2 발광 제어 트랜지스터 T5, 제1 리셋 트랜지스터 T6, 및 제2 리셋 트랜지스터 T7의 게이트 전극들을 포함할 수 있다.For example, the gate electrode metal layer of the pixel circuit may include a first conductive layer and a second conductive layer. A gate insulating layer (as shown in FIGS. 10B and 10C ) is formed on the active semiconductor layer 310 to protect the active semiconductor layer 310 . 9B shows a first conductive layer 320 of a display substrate, which is disposed on the gate insulating layer and insulated from the active semiconductor layer 310 . The first conductive layer 320 includes a second electrode CC2 of the capacitor C, a first scanning signal line Ga1, a first reset control signal line Rst1, a first emission control signal line EM1, and a driving transistor T1, a data writing transistor T2, a threshold gate electrodes of the value compensating transistor T3 , the first emission control transistor T4 , the second emission control transistor T5 , the first reset transistor T6 , and the second reset transistor T7 .

예를 들어, 도 9b에 도시되는 바와 같이, 데이터 기입 트랜지스터 T2의 게이트 전극은 활성 반도체 층(310)과 중첩되는 제1 스캐닝 신호 라인 Ga1의 부분일 수 있고, 제1 발광 제어 트랜지스터 T4의 게이트 전극은 활성 반도체 층(310)과 중첩되는 제1 발광 제어 신호 라인 EM1의 제1 부분일 수 있고, 제2 발광 제어 트랜지스터 T5의 게이트 전극은 활성 반도체 층(310)과 중첩되는 제1 발광 제어 신호 라인 EM1의 제2 부분일 수 있고, 제1 리셋 트랜지스터 T6의 게이트 전극은 활성 반도체 층(310)과 중첩되는 제1 리셋 제어 신호 라인 Rst1의 제1 부분일 수 있고, 제2 리셋 트랜지스터 T7의 게이트 전극은 활성 반도체 층(310)과 중첩되는 제1 리셋 제어 신호 라인 Rst1의 제2 부분이다. 임계값 보상 트랜지스터 T3은 이중 게이트 구조를 갖는 박막 트랜지스터일 수 있고, 임계값 보상 트랜지스터 T3의 제1 게이트 전극은 활성 반도체 층(310)과 중첩되는 제1 스캐닝 신호 라인 Ga1의 부분일 수 있고, 임계값 보상 트랜지스터 T3의 제2 게이트 전극은 활성 반도체 층(310)과 중첩되는 제1 스캐닝 신호 라인 Ga1로부터 돌출되는 돌출 부분의 부분일 수 있다. 도 8 및 도 9b에 도시되는 바와 같이, 구동 트랜지스터 T1의 게이트 전극은 커패시터 C의 제2 전극 CC2일 수 있다.For example, as shown in FIG. 9B , the gate electrode of the data writing transistor T2 may be a portion of the first scanning signal line Ga1 overlapping the active semiconductor layer 310 , and the gate electrode of the first emission control transistor T4 . may be a first portion of the first emission control signal line EM1 overlapping the active semiconductor layer 310 , and the gate electrode of the second emission control transistor T5 may be a first emission control signal line overlapping the active semiconductor layer 310 . It may be a second portion of EM1 , and the gate electrode of the first reset transistor T6 may be a first portion of the first reset control signal line Rst1 overlapping the active semiconductor layer 310 , and the gate electrode of the second reset transistor T7 . is the second portion of the first reset control signal line Rst1 overlapping the active semiconductor layer 310 . The threshold compensation transistor T3 may be a thin film transistor having a double gate structure, and the first gate electrode of the threshold compensation transistor T3 may be a portion of the first scanning signal line Ga1 overlapping the active semiconductor layer 310 , The second gate electrode of the value compensating transistor T3 may be a portion of a protruding portion protruding from the first scanning signal line Ga1 overlapping the active semiconductor layer 310 . 8 and 9B , the gate electrode of the driving transistor T1 may be the second electrode CC2 of the capacitor C. As shown in FIGS.

도 9a에서의 각각의 점선 직사각형 프레임들은 활성 반도체 층(310)과 중첩되는 제1 전도성 층(320)의 각각의 부분들을 도시한다는 점이 주목되어야 한다.It should be noted that each of the dashed rectangular frames in FIG. 9A shows respective portions of the first conductive layer 320 overlapping the active semiconductor layer 310 .

예를 들어, 도 9b에 도시되는 바와 같이, 제1 스캐닝 신호 라인 Ga1, 제1 리셋 제어 신호 라인 Rst1, 및 제1 발광 제어 신호 라인 EM1은 제2 방향 X를 따라 배열된다. 제1 스캐닝 신호 라인 Ga1은 제1 리셋 제어 신호 라인 Rst1과 제1 발광 제어 신호 라인 EM1 사이에 위치된다.For example, as shown in Fig. 9B, the first scanning signal line Ga1, the first reset control signal line Rst1, and the first light emission control signal line EM1 are arranged along the second direction X. The first scanning signal line Ga1 is located between the first reset control signal line Rst1 and the first light emission control signal line EM1.

예를 들어, 제2 방향 X에서, 커패시터 C의 제2 전극 CC2(즉, 구동 트랜지스터 T1의 게이트 전극)는 제1 스캐닝 신호 라인 Ga1과 제1 발광 제어 신호 라인 EM1 사이에 위치된다. 제1 스캐닝 신호 라인 Ga1로부터 돌출되는 돌출 부분 P는 제1 발광 제어 신호 라인 EM1로부터 먼 제1 스캐닝 신호 라인 Ga1의 측부 상에 위치된다.For example, in the second direction X, the second electrode CC2 of the capacitor C (ie, the gate electrode of the driving transistor T1) is located between the first scanning signal line Ga1 and the first emission control signal line EM1. The protruding portion P protruding from the first scanning signal line Ga1 is located on the side of the first scanning signal line Ga1 remote from the first light emission control signal line EM1.

예를 들어, 도 9a에 도시되는 바와 같이, 제2 방향 X에서, 데이터 기입 트랜지스터 T2의 게이트 전극, 임계값 보상 트랜지스터 T3의 게이트 전극, 제1 리셋 트랜지스터 T6의 게이트 전극, 및 제2 리셋 트랜지스터 T7의 게이트 전극은 모두 구동 트랜지스터 T1의 게이트 전극의 제1 측부 상에 위치되고, 제1 발광 제어 트랜지스터 T4의 게이트 전극 및 제2 발광 제어 트랜지스터 T5의 게이트 전극은 양자 모두 구동 트랜지스터 T1의 게이트 전극의 제2 측부 상에 위치된다. 예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같은 예에서, 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 제1 측부 및 제2 측부는 제2 방향 X에서 구동 트랜지스터 T1의 게이트 전극의 반대 측부들이다. 예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, XY 평면에서, 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 제1 측부는 구동 트랜지스터 T1의 게이트 전극의 상위 측부일 수 있고, 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 제2 측부는 구동 트랜지스터 T1의 게이트 전극의 하위 측부일 수 있다. 하위 측부에 대해, 예를 들어, IC를 접합시키기 위한 디스플레이 기판의 측부는 디스플레이 기판의 하위 측부이고, 구동 트랜지스터 T1의 게이트 전극의 하위 측부는 IC에 가까운 구동 트랜지스터 T1에서의 게이트 전극의 측부이다. 상위 측부는 하위 측부의 반대 측부이다, 예를 들어, IC로부터 먼 구동 트랜지스터 T1의 게이트 전극의 측부이다.For example, as shown in FIG. 9A , in the second direction X, the gate electrode of the data write transistor T2, the gate electrode of the threshold compensation transistor T3, the gate electrode of the first reset transistor T6, and the second reset transistor T7 Both the gate electrodes of the driving transistor T1 are located on the first side of the gate electrode of the driving transistor T1, and the gate electrode of the first emission control transistor T4 and the gate electrode of the second emission control transistor T5 are both located on the first side of the gate electrode of the driving transistor T1. 2 is located on the side. For example, in the example as shown in FIGS. 9A-10A , the first side and the second side of the gate electrode of the driving transistor T1 in the pixel circuit of the first color sub-pixel are the driving transistors in the second direction X opposite sides of the gate electrode of T1. For example, as shown in FIGS. 9A-10A , in the XY plane, the first side of the gate electrode of the driving transistor T1 in the pixel circuit of the first color sub-pixel is the upper side of the gate electrode of the driving transistor T1. and the second side of the gate electrode of the driving transistor T1 in the pixel circuit of the first color sub-pixel may be a lower side of the gate electrode of the driving transistor T1. For the lower side, for example, the side of the display substrate for bonding the IC is the lower side of the display substrate, and the lower side of the gate electrode of the drive transistor T1 is the side of the gate electrode in the drive transistor T1 close to the IC. The upper side is the opposite side of the lower side, for example the side of the gate electrode of the drive transistor T1 away from the IC.

예를 들어, 일부 실시예들에서, 도 9a 내지 도 10a에 도시되는 바와 같이, 제1 방향 Y에서, 데이터 기입 트랜지스터 T2의 게이트 전극 및 제1 발광 제어 트랜지스터 T4의 게이트 전극은 양자 모두 구동 트랜지스터 T1의 게이트 전극의 제3 측부 상에 위치되고, 임계값 보상 트랜지스터 T3의 제1 게이트 전극, 제2 발광 제어 트랜지스터 T5의 게이트 전극, 및 제2 리셋 트랜지스터 T7의 게이트 전극은 모두 구동 트랜지스터 T1의 게이트 전극의 제4 측부 상에 위치된다. 예를 들어, 도 9a 내지 도 10a에 도시되는 예에서, 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 제3 측부 및 제4 측부는 제1 방향 Y에서의 구동 트랜지스터 T1의 게이트 전극의 반대 측부들이다. 예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 제3 측부는 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 좌측 측부일 수 있고, 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 제4 측부는 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 우측 측부일 수 있다. 좌측 측부 및 우측 측부에 대해, 예를 들어, 동일한 픽셀 회로에서, 데이터 라인은 제1 전력 신호 라인 VDD1의 좌측 측부에 있고, 제1 전력 신호 라인 VDD1은 데이터 라인의 우측 측부에 있다.For example, in some embodiments, as shown in FIGS. 9A-10A , in the first direction Y, the gate electrode of the data write transistor T2 and the gate electrode of the first emission control transistor T4 are both the driving transistor T1 . is located on the third side of the gate electrode of , the first gate electrode of the threshold compensation transistor T3, the gate electrode of the second emission control transistor T5, and the gate electrode of the second reset transistor T7 are all gate electrodes of the driving transistor T1 is located on the fourth side of For example, in the example shown in FIGS. 9A-10A , the third side and the fourth side of the gate electrode of the driving transistor T1 in the pixel circuit of the first color sub-pixel are the driving transistor T1 in the first direction Y opposite sides of the gate electrode of For example, as shown in FIGS. 9A-10A , the third side of the gate electrode of the driving transistor T1 in the pixel circuit of the first color sub-pixel is the driving transistor in the pixel circuit of the first color sub-pixel. the left side of the gate electrode of T1, and the fourth side of the gate electrode of the driving transistor T1 in the pixel circuit of the first color sub-pixel is the gate electrode of the driving transistor T1 in the pixel circuit of the first color sub-pixel. may be on the right side of For the left side and the right side, for example, in the same pixel circuit, the data line is on the left side of the first power signal line VDD1, and the first power signal line VDD1 is on the right side of the data line.

예를 들어, 위에 언급된 바와 같이 제1 전도성 층(320)을 보호하기 위해 (도 10b 및 도 10c에 도시되는 바와 같이) 제1 절연 층이 제1 전도성 층(320) 상에 형성된다. 도 9c는 픽셀 회로의 제2 전도성 층(330)을 도시한다. 제2 전도성 층(330)은 커패시터 C의 제1 전극 CC1, 제1 리셋 전력 신호 라인 Init1, 제2 전력 신호 라인 VDD2, 및 광 차폐 부분 S를 포함한다. 제2 전력 신호 라인 VDD2와 커패시터 C의 제1 전극 CC1은 일체로 형성된다. 커패시터 C의 제1 전극 CC1 및 커패시터 C의 제2 전극 CC2는 적어도 부분적으로 서로 중첩되어 커패시터 C를 형성한다.For example, a first insulating layer is formed on the first conductive layer 320 (as shown in FIGS. 10B and 10C ) to protect the first conductive layer 320 as mentioned above. 9C shows the second conductive layer 330 of the pixel circuit. The second conductive layer 330 includes a first electrode CC1 of the capacitor C, a first reset power signal line Init1, a second power signal line VDD2, and a light shielding portion S. The second power signal line VDD2 and the first electrode CC1 of the capacitor C are integrally formed. The first electrode CC1 of the capacitor C and the second electrode CC2 of the capacitor C at least partially overlap each other to form the capacitor C.

예를 들어, 제2 전도성 층(330)을 보호하기 위해 제2 전도성 층(330) 상에 (도 10b 및 도 10c에 도시되는 바와 같이) 제2 절연 층이 형성된다. 도 9d는 픽셀 회로의 소스-드레인 전극 금속 층(340)을 도시하고, 소스-드레인 전극 금속 층(340)은 데이터 라인 Vd, 제1 전력 신호 라인 VDD1 및 차폐 라인(334)을 포함한다. 위에 언급된 데이터 라인 Vd, 제1 전력 신호 라인 VDD1 및 차폐 라인(334)은 X 방향을 따라 연장된다. 차폐 라인(344) 및 데이터 라인 Vd는 동일한 층에 형성되고 동일한 재료를 가지므로, 차폐 라인 및 데이터 라인은 동일한 패터닝 프로세스에서 동시에 형성될 수 있고, 그렇게 함으로써 차폐 라인을 제조하기 위한 추가적인 패터닝 프로세스를 추가하는 것을 회피하고, 디스플레이 기판의 제조 프로세스를 단순화하고, 제조 비용을 절약한다.For example, a second insulating layer (as shown in FIGS. 10B and 10C ) is formed on the second conductive layer 330 to protect the second conductive layer 330 . 9D shows a source-drain electrode metal layer 340 of a pixel circuit, wherein the source-drain electrode metal layer 340 includes a data line Vd, a first power signal line VDD1 and a shield line 334 . The above-mentioned data line Vd, the first power signal line VDD1 and the shielding line 334 extend along the X direction. Since the shielding line 344 and the data line Vd are formed on the same layer and have the same material, the shielding line and the data line can be simultaneously formed in the same patterning process, thereby adding an additional patterning process for manufacturing the shielding line , simplify the manufacturing process of the display substrate, and save the manufacturing cost.

예를 들어, 소스-드레인 전극 금속 층(340)은 제1 접속 부분(341), 제2 접속 부분(342), 및 제3 접속 부분(343)을 추가로 포함한다. 도 9d는 복수의 비아들의 예시적인 위치들을 또한 도시하고, 소스-드레인 금속 층(340)은 도시되는 바와 같이 복수의 비아들을 통해 소스-드레인 금속 층(340)과 베이스 기판 사이의 복수의 필름 층들에 접속된다. 도 9d에 도시되는 바와 같이, 상이하게 채워진 비아들은 소스-드레인 금속 층(340)이 비아들을 통해 상이한 필름 층들에 접속된다는 점을 표시한다. 예를 들어, 소스-드레인 금속 층(340)은 백색 컬러로 채워진 비아들을 통해 도 9a에 도시되는 활성 반도체 층(310)에 접속되고, 소스-드레인 금속 층(340)은 흑색 점으로 채워진 비아들을 통해 도 9c에 도시되는 제2 반도체 층에 접속된다. 각각의 비아가 위치되는 구체적 필름 층, 및 각각의 비아의 구체적 접속 관계가 도 10a에 도시되는 후속 도면에서 상세히 설명될 것이다.For example, the source-drain electrode metal layer 340 further includes a first connecting portion 341 , a second connecting portion 342 , and a third connecting portion 343 . 9D also shows exemplary locations of a plurality of vias, wherein the source-drain metal layer 340 is a plurality of film layers between the source-drain metal layer 340 and the base substrate via the plurality of vias as shown. is connected to As shown in FIG. 9D , the differently filled vias indicate that the source-drain metal layer 340 is connected to different film layers via vias. For example, the source-drain metal layer 340 is connected to the active semiconductor layer 310 shown in FIG. 9A through vias filled with white color, and the source-drain metal layer 340 is connected to the vias filled with black dots. connected to the second semiconductor layer shown in FIG. 9C via. The specific film layer in which each via is located, and the specific connection relationship of each via will be described in detail in the subsequent figure shown in FIG. 10A.

예를 들어, 위에 언급된 바와 같이 소스-드레인 전극 금속 층(340)을 보호하기 위해 위에 언급된 소스-드레인 전극 금속 층(340) 상에 (도 10b 및 도 10c에 도시되는 바와 같이) 제3 절연 층 및 제4 절연 층이 형성된다. 각각의 서브-픽셀의 발광 엘리먼트의 제2 전극은 베이스 기판으로부터 먼 제3 절연 층 및 제4 절연 층의 측부 상에 있을 수 있다.For example, a third (as shown in FIGS. 10B and 10C ) on the above-mentioned source-drain electrode metal layer 340 to protect the source-drain electrode metal layer 340 as mentioned above. An insulating layer and a fourth insulating layer are formed. The second electrode of the light emitting element of each sub-pixel may be on the side of the third insulating layer and the fourth insulating layer away from the base substrate.

도 9e는 픽셀 회로의 제3 전도성 층(350)을 도시하고, 제3 전도성 층(350)은 제4 접속 부분(353) 및 제3 전력 신호 라인 VDD3을 포함하며, 제3 전력 신호 라인 VDD3은 X 방향 및 Y 방향으로 십자형으로 분포된다. 도 9e는 또한 복수의 비아들(351, 354)의 예시적인 위치를 도시하며, 제3 전도성 층(350)은 도시되는 복수의 비아들(351, 354)을 통해 소스-드레인 금속 층(340)에 접속된다.9E shows a third conductive layer 350 of the pixel circuit, the third conductive layer 350 comprising a fourth connecting portion 353 and a third power signal line VDD3, the third power signal line VDD3 being It is distributed crosswise in the X and Y directions. 9E also shows an exemplary location of a plurality of vias 351 , 354 , wherein the third conductive layer 350 is a source-drain metal layer 340 through the illustrated plurality of vias 351 , 354 . is connected to

도 10a는 위에 언급된 활성 반도체 층(310), 제1 전도성 층(320), 제2 전도성 층(330), 소스-드레인 전극 금속 층(340), 및 제3 전도성 층(350)의 적층형 위치 관계의 개략도이다. 도 9a 내지 도 10a에 도시되는 바와 같이, 데이터 라인 Vd는 게이트 절연 층, 제1 절연 층, 및 제2 절연 층의 적어도 하나의 비아(예를 들어, 비아(381))를 통해 활성 반도체 층(310)에서의 데이터 기입 트랜지스터 T2의 소스 영역에 접속된다. 제1 전력 신호 라인 VDD1은 게이트 절연 층, 제1 절연 층, 및 제2 절연 층에서의 적어도 하나의 비아(예를 들어, 비아(382))를 통해 활성 반도체 층(310)에서의 제1 발광 제어 트랜지스터 T4의 소스 영역에 접속된다. 10A shows the stacked positions of the above-mentioned active semiconductor layer 310 , first conductive layer 320 , second conductive layer 330 , source-drain electrode metal layer 340 , and third conductive layer 350 . It is a schematic diagram of the relationship. 9A-10A , the data line Vd is connected to the active semiconductor layer (eg, via 381 ) through at least one via (eg, via 381 ) of the gate insulating layer, the first insulating layer, and the second insulating layer. 310) is connected to the source region of the data write transistor T2. The first power signal line VDD1 is a first light emission in the active semiconductor layer 310 through at least one via (eg, via 382 ) in the gate insulating layer, the first insulating layer, and the second insulating layer. It is connected to the source region of the control transistor T4.

도 9a 내지 도 10a에 도시되는 바와 같이, 제1 접속 부분(341)의 하나의 단자는 게이트 절연 층, 제1 절연 층 및 제2 절연 층에서의 적어도 하나의 비아(예를 들어, 비아(384))를 통해 활성 반도체 층(310)에서의 임계값 보상 트랜지스터 T3의 드레인 영역에 접속되고, 제1 접속 부분(341)의 다른 단자는 제1 절연 층 및 제2 절연 층에서의 적어도 하나의 비아(예를 들어, 비아(385))를 통해 제1 전도성 층(320)에서의 구동 트랜지스터 T1의 게이트 전극(즉, 커패시터 C의 제2 전극 CC2)에 접속된다. 제2 접속 부분(342)의 하나의 단자는 제2 절연 층에서의 하나의 비아(예를 들어, 비아(386))를 통해 제1 리셋 전력 신호 라인 Init1에 접속되고, 제2 접속 부분(342)의 다른 단자는 게이트 절연 층, 제1 절연 층, 및 제2 절연 층에서의 적어도 하나의 비아(예를 들어, 비아(387))를 통해 활성 반도체 층(310)에서의 제2 리셋 트랜지스터 T7의 드레인 영역에 접속된다. 제3 접속 부분(343)은 게이트 절연 층, 제1 절연 층, 및 제2 절연 층의 적어도 하나의 비아(예를 들어, 비아(388))를 통해 활성 반도체 층(310)에서의 제2 발광 제어 트랜지스터 T5의 드레인 영역에 접속된다. 본 개시내용의 실시예들에서 사용되는 트랜지스터의 소스 영역 및 드레인 영역은 구조가 동일할 수 있어, 소스 영역 및 드레인 영역은 구조가 구별불가능할 수 있고, 필요들에 따라 교환가능하다는 점이 주목되어야 한다.9A to 10A , one terminal of the first connecting portion 341 is connected to at least one via (eg, via 384) in the gate insulating layer, the first insulating layer, and the second insulating layer. . connected to the gate electrode of the driving transistor T1 in the first conductive layer 320 (ie, the second electrode CC2 of the capacitor C) via (eg, via 385 ). One terminal of the second connection portion 342 is connected to the first reset power signal line Init1 through one via (eg, via 386 ) in the second insulating layer, and the second connection portion 342 . ) through at least one via (eg, via 387 ) in the gate insulating layer, the first insulating layer, and the second insulating layer through a second reset transistor T7 in the active semiconductor layer 310 . connected to the drain region of The third connection portion 343 provides a second light emission in the active semiconductor layer 310 through at least one via (eg, via 388 ) of the gate insulating layer, the first insulating layer, and the second insulating layer. It is connected to the drain region of the control transistor T5. It should be noted that the source region and the drain region of the transistor used in the embodiments of the present disclosure may have the same structure, so that the source region and the drain region may be indistinguishable in structure and interchangeable as needed.

도 9a 내지 도 10a에 도시되는 바와 같이, 제1 전력 신호 라인 VDD1은 제2 전도성 층(330)과 소스-드레인 금속 층(340) 사이의 제2 절연 층의 적어도 하나의 비아(예를 들어, 비아(3832))를 통해 커패시터 C의 제1 전극 CC1에 접속된다.As shown in FIGS. 9A-10A , the first power signal line VDD1 is connected to at least one via of the second insulating layer between the second conductive layer 330 and the source-drain metal layer 340 (eg, It is connected to the first electrode CC1 of the capacitor C via a via 3832).

예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, 차폐 라인(344)은 X 방향으로 연장되고, 베이스 기판 상의 차폐 라인(344)의 정사 투영은 베이스 기판 상의 구동 트랜지스터의 정사 투영과 베이스 기판 상의 데이터 라인의 정사 투영 사이에 위치된다. 예를 들어, 제1 컬러 서브-픽셀의 픽셀 회로에서의 차폐 라인은 제2 컬러 서브-픽셀의 픽셀 회로에서의 데이터 라인 상에서 송신되는 신호의 제1 컬러 서브-픽셀의 임계값 보상 트랜지스터 T3의 성능에 대한 영향을 감소시킬 수 있고, 그렇게 함으로써 제1 컬러 서브-픽셀의 구동 트랜지스터의 게이트 전극과 제2 컬러 서브-픽셀을 접속하는 데이터 라인 사이의 결합의 영향을 감소시키고, 크로스토크 문제점을 감소시킬 수 있다.For example, as shown in FIGS. 9A to 10A , the shielding line 344 extends in the X direction, and the orthographic projection of the shielding line 344 on the base substrate is the orthographic projection of the driving transistor on the base substrate and the base substrate. It is located between the orthographic projections of the data lines on the image. For example, the shielding line in the pixel circuit of the first color sub-pixel is the performance of the threshold compensating transistor T3 of the first color sub-pixel of the signal transmitted on the data line in the pixel circuit of the second color sub-pixel can reduce the influence on the , thereby reducing the influence of coupling between the data line connecting the gate electrode of the driving transistor of the first color sub-pixel and the second color sub-pixel, and reducing the crosstalk problem. can

예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, 차폐 라인(344)은 제2 절연 층에서의 적어도 하나의 비아(예를 들어, 비아(332))를 통해 제1 리셋 전력 신호 라인 Init1에 접속되고, 차폐 라인이 고정된 전위를 갖는 것을 허용하는 것 외에도, 제1 리셋 전력 신호 라인 상에서 송신되는 초기화 신호의 전압이 더 안정적이 되게 하는 것을 또한 허용하며, 이는 픽셀 구동 회로의 작동 성능에 더 도움이 된다.For example, as shown in FIGS. 9A-10A , the shielding line 344 is connected to the first reset power signal line Init1 via at least one via (eg, via 332 ) in the second insulating layer. connected to, in addition to allowing the shielding line to have a fixed potential, also allowing the voltage of the initialization signal transmitted on the first reset power signal line to become more stable, which affects the operating performance of the pixel driving circuit more helpful

예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, 차폐 라인(344)은 Y 방향으로 연장되는 2개의 제1 리셋 전력 신호 라인들 Init1에 각각 결합되어, 차폐 라인(344)은 고정된 전위를 갖고, 2개의 제1 리셋 전력 신호 라인들 Init1은 X 방향을 따라 차폐 라인(344)의 2개의 측부들 상에 위치된다. 예를 들어, 2개의 제1 리셋 전력 신호 라인들은 픽셀 회로들의 n번째 행 및 픽셀 회로들의 (n+1)번째 행에 각각 대응한다.For example, as shown in FIGS. 9A to 10A , the shielding line 344 is coupled to two first reset power signal lines Init1 extending in the Y direction, respectively, so that the shielding line 344 has a fixed potential. , and the two first reset power signal lines Init1 are located on two sides of the shielding line 344 along the X direction. For example, the two first reset power signal lines correspond to an n-th row of pixel circuits and an (n+1)-th row of pixel circuits, respectively.

예를 들어, 동일한 열에서의 차폐 라인(344)은 전체 차폐 라인일 수 있고, 전체 차폐 라인은 2개의 인접한 제1 리셋 전력 신호 라인 사이의 복수의 서브-부분들을 포함하고, 각각의 서브-부분은 열에서의 각각의 픽셀 회로 영역 내에 위치된다.For example, the shield line 344 in the same column may be an entire shield line, the entire shield line comprising a plurality of sub-portions between two adjacent first reset power signal lines, each sub-portion is located within each pixel circuit area in the column.

예를 들어, 차폐 라인(344)을 리셋 전력 신호 라인에 결합하는 것 외에도, 차폐 라인(344)은 제1 전력 신호 라인에 또한 결합될 수 있어, 차폐 라인(344)은 제1 전력 신호 라인에 의해 송신되는 전력 신호와 동일한 고정 전위를 갖는다.For example, in addition to coupling shield line 344 to the reset power signal line, shield line 344 may also be coupled to a first power signal line, such that shield line 344 is coupled to the first power signal line. It has a fixed potential equal to the power signal transmitted by

예를 들어, 베이스 기판 상의 차폐 라인(344)의 정사 투영은 베이스 기판 상의 임계값 보상 트랜지스터 T3의 정사 투영과 베이스 기판 상의 데이터 라인 Vd의 정사 투영 사이에 있으므로, 차폐 라인(344)은 임계값 보상 트랜지스터 T3의 성능에 대한 데이터 라인 상에 송신되는 신호의 변화의 영향을 감소시킬 수 있고, 그렇게 함으로써 구동 트랜지스터의 게이트 전극과 데이터 신호 라인 Vd(n+1) 사이의 결합을 감소시키고, 그렇게 함으로써 수직 크로스토크의 문제점을 해결하고, 디스플레이 기판이 디스플레이 동안 더 양호한 디스플레이 효과를 갖게 한다.For example, since the orthographic projection of shield line 344 on the base substrate is between the orthographic projection of threshold compensation transistor T3 on the base substrate and orthographic projection of data line Vd on the base substrate, shield line 344 is threshold compensated. It is possible to reduce the influence of changes in the signal transmitted on the data line on the performance of the transistor T3, thereby reducing the coupling between the gate electrode of the driving transistor and the data signal line Vd(n+1), and thereby vertical It solves the problem of crosstalk, and makes the display substrate have a better display effect during display.

예를 들어, 베이스 기판 상의 차폐 라인(344)의 정사 투영은 베이스 기판 상의 제1 접속 부분(341)의 정사 투영과 베이스 기판 상의 데이터 라인의 정사 투영 사이에 위치될 수 있고; 베이스 기판 상의 차폐 라인(344)의 정사 투영은 베이스 기판 상의 구동 트랜지스터 T1의 정사 투영과 베이스 기판 상의 데이터 라인의 정사 투영 사이에 위치된다.For example, the orthographic projection of the shielding line 344 on the base substrate may be located between the orthographic projection of the first connecting portion 341 on the base substrate and the orthographic projection of the data line on the base substrate; The orthographic projection of the shield line 344 on the base substrate is located between the orthographic projection of the drive transistor T1 on the base substrate and the orthographic projection of the data line on the base substrate.

위 배열은 데이터 라인과 임계값 보상 트랜지스터 사이에 생성되는 제1 크로스토크를 크게 감소시키고, 데이터 라인과 제1 접속 부분 사이에 생성되는 제2 크로스토크를 크게 감소시키고, 그렇게 함으로써 제1 크로스토크 및 제2 크로스토크에 의해 야기되는 구동 트랜지스터에 대한 간접 크로스토크를 감소시킨다. 또한, 위 배열은 데이터 라인과 구동 트랜지스터 사이에 생성되는 직접 크로스토크를 또한 감소시키고, 그렇게 함으로써 디스플레이 기판의 작동 성능을 더 양호하게 보장한다.The above arrangement greatly reduces the first crosstalk generated between the data line and the threshold compensation transistor, and greatly reduces the second crosstalk generated between the data line and the first connection portion, thereby greatly reducing the first crosstalk and It reduces the indirect crosstalk to the driving transistor caused by the second crosstalk. In addition, the above arrangement also reduces the direct crosstalk generated between the data line and the driving transistor, thereby better ensuring the operating performance of the display substrate.

예를 들어, 차폐 라인(344)이 위에 언급된 배열에 제한되는 것은 아니고, 차폐 라인(344)은 픽셀 회로들의 n번째 행에 대응하는 리셋 전력 신호 라인에만, 또는 픽셀 회로들의 (n+1)번째 행에 대응하는 리셋 전력 신호 라인에만 또한 결합될 수 있다. 또한, X 방향으로의 차폐 라인(344)의 연장 길이가 실제 필요들에 따라 또한 설정될 수 있다.For example, the shielding line 344 is not limited to the above-mentioned arrangement, and the shielding line 344 is only on the reset power signal line corresponding to the nth row of pixel circuits, or (n+1) of the pixel circuits. It may also be coupled only to the reset power signal line corresponding to the th row. In addition, the extension length of the shielding line 344 in the X direction may also be set according to actual needs.

예를 들어, 각각의 컬러의 서브-픽셀의 픽셀 회로는 광 차폐 부분 S1을 추가로 포함하고, 광 차폐 부분 S1은 차폐 라인(344)과 상이한 층에 제공되고, 베이스 기판 상의 차폐 부분 S1의 정사 투영은 베이스 기판 상의 차폐 라인(344)의 정사 투영과 중첩된다. 차폐 라인(344)은 제2 절연 층의 비아(331)를 통해 제2 전도성 층(330)에서의 광 차폐 부분 S1에 접속되어, 광 차폐 부분 S1이 고정된 전위를 갖고, 그렇게 함으로써 임계값 보상 트랜지스터 T3과 근처의 다른 전도성 패턴들 사이의 결합 효과를 더 양호하게 감소시키고, 디스플레이 기판의 작동 성능을 더 안정적이 되게 한다.For example, the pixel circuit of the sub-pixel of each color further includes a light shielding portion S1 , the light shielding portion S1 being provided in a layer different from the shielding line 344 , and the orthogonal of the shielding portion S1 on the base substrate The projection overlaps the orthographic projection of the shield line 344 on the base substrate. The shielding line 344 is connected to the light shielding portion S1 in the second conductive layer 330 through the via 331 of the second insulating layer so that the light shielding portion S1 has a fixed potential, thereby compensating for the threshold It better reduces the coupling effect between the transistor T3 and other nearby conductive patterns, and makes the operating performance of the display substrate more stable.

예를 들어, 광 차폐 부분 S1은 임계값 보상 트랜지스터 T3의 2개의 게이트 전극 사이의 활성 반도체 층(310)과 중첩되어, 2개의 게이트 전극 사이의 활성 반도체 층(310)이 광에 의해 조사되어 특성을 변화시키는 것을 방지하고, 예를 들어, 2개의 게이트 전극 사이의 활성 반도체 층(310)의 전압이 변화하는 것을 방지하고, 그렇게 함으로써 크로스토크를 방지한다.For example, the light shielding portion S1 is overlapped with the active semiconductor layer 310 between the two gate electrodes of the threshold compensation transistor T3 so that the active semiconductor layer 310 between the two gate electrodes is irradiated with light to provide a characteristic to prevent changing, for example, the voltage of the active semiconductor layer 310 between the two gate electrodes from changing, thereby preventing crosstalk.

이러한 예는 광 차폐 부분이 차폐 라인에 접속되는 것을 개략적으로 도시하지만, 실시예들이 이에 제한되는 것은 아니고, 광 차폐 부분과 차폐 라인은 접속되지 않을 수 있다.Although this example schematically shows that the light shielding portion is connected to the shielding line, the embodiments are not limited thereto, and the light shielding portion and the shielding line may not be connected.

예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, 제3 전력 신호 라인 VDD3은 제3 절연 층 및 제4 절연 층에서의 적어도 하나의 비아(351)를 통해 제1 전력 신호 라인 VDD1에 접속되고, 제4 접속 부분(353)은 제3 절연 층 및 제4 절연 층에서의 비아(354)를 통해 제3 접속 부분(343)에 접속된다.For example, as shown in FIGS. 9A-10A , the third power signal line VDD3 is connected to the first power signal line VDD1 via at least one via 351 in the third insulating layer and the fourth insulating layer. and the fourth connecting portion 353 is connected to the third connecting portion 343 through the third insulating layer and vias 354 in the fourth insulating layer.

예를 들어, 제3 절연 층은 패시베이션 층일 수 있고, 제4 절연 층은 제1 평탄화 층일 수 있고, 제3 절연 층은 제4 절연 층과 베이스 기판 사이에 위치된다. 제4 절연 층은 유기 층일 수 있고, 유기 층의 두께는 패시베이션 층과 같은 무기 층의 두께보다 더 두껍다.For example, the third insulating layer may be a passivation layer, the fourth insulating layer may be a first planarization layer, and the third insulating layer may be positioned between the fourth insulating layer and the base substrate. The fourth insulating layer may be an organic layer, the thickness of the organic layer being greater than the thickness of the inorganic layer such as the passivation layer.

예를 들어, 비아(351) 및 비아(354)는 내포형 비아들이고, 즉, 비아(351)는 제3 절연 층에서의 제1 비아 및 제4 절연 층에서의 제2 비아를 포함하고, 제3 절연 층에서의 제1 비아의 위치는 제4 절연 층에서의 제2 비아의 위치에 대응하고, 베이스 기판 상의 제4 절연 층에서의 제2 비아의 정사 투영은 베이스 기판 상의 제3 절연 층에서의 제1 비아의 정사 투영에 위치된다.For example, via 351 and via 354 are nested vias, ie, via 351 includes a first via in a third insulating layer and a second via in a fourth insulating layer, 3 the position of the first via in the insulating layer corresponds to the position of the second via in the fourth insulating layer, and the orthographic projection of the second via in the fourth insulating layer on the base substrate is in the third insulating layer on the base substrate. is located in the orthographic projection of the first via.

예를 들어, 제3 전력 신호 라인 VDD3은 격자 형상으로 분포되고, X 방향으로 연장되는 부분 및 Y 방향으로 연장되는 부분을 포함한다. 베이스 기판 상의 X 방향으로 연장되는 제3 전력 신호 라인 VDD3의 부분의 정사 투영은 베이스 기판 상의 제1 전력 신호 라인 VDD1의 정사 투영과 실질적으로 일치하거나, 또는 베이스 기판 상의 제1 전력 신호 라인 VDD1의 정사 투영은 베이스 기판 상의 X 방향으로 연장되는 제3 전력 신호 라인 VDD3의 부분의 정사 투영에 위치되고 (도 10a는 2개의 정사 투영이 실질적으로 서로 일치하는 예를 도시함), 제3 전력 신호 라인 VDD3 및 제1 전력 신호 라인 VDD1은 전기적으로 접속되어, 제1 전력 신호 라인 VDD1의 전압 강하를 감소시키고, 그렇게 함으로써 디스플레이 디바이스의 균일성을 개선한다.For example, the third power signal line VDD3 is distributed in a lattice shape and includes a portion extending in the X direction and a portion extending in the Y direction. The orthographic projection of the portion of the third power signal line VDD3 extending in the X direction on the base substrate substantially coincides with the orthographic projection of the first power signal line VDD1 on the base substrate, or orthographic projection of the first power signal line VDD1 on the base substrate The projection is located in the orthographic projection of the portion of the third power signal line VDD3 extending in the X direction on the base substrate ( FIG. 10A shows an example in which the two orthographic projections substantially coincide with each other), the third power signal line VDD3 and the first power signal line VDD1 is electrically connected to reduce the voltage drop of the first power signal line VDD1, thereby improving the uniformity of the display device.

예를 들어, 제3 전력 신호 라인 VDD3은 소스-드레인 금속 층과 동일한 재료를 채택할 수 있다.For example, the third power signal line VDD3 may adopt the same material as the source-drain metal layer.

각각의 비아를 명확하게 예시하기 위해, 도 10a는 비아와 각각의 층 사이의 위치 관계를 예시하지 않는다.To clearly illustrate each via, FIG. 10A does not illustrate the positional relationship between the via and each layer.

예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, 본 개시내용의 예는 제1 컬러 서브-픽셀(110) 및 제3 컬러 서브-픽셀(130)에서의 픽셀 회로들에 포함되는 컴포넌트들의 상대적 위치 관계들이 동일한 경우를 예로서 취한다, 예를 들어, 제1 컬러 서브-픽셀(110) 및 제3 컬러 서브-픽셀(130)의 제4 접속 부분들(353)이 각각의 서브-픽셀들에 포함되는 제2 발광 제어 트랜지스터들 T5의 드레인 영역들과 각각 중첩되는 경우가 예로서 취해진다. 제2 컬러 서브-픽셀(120)(예를 들어, 적색 서브-픽셀)의 픽셀 회로에서의 제4 접속 부분(353)은 제2 발광 제어 트랜지스터 T5의 드레인 영역과 중첩되지 않고, 예를 들어, 제2 컬러 서브-픽셀(120)의 제4 접속 부분(353) 및 제2 발광 제어 트랜지스터 T5의 드레인 영역은 각각 Y 방향으로 연장되는 제3 전력 신호 라인 VDD3의 2개의 측부들 상에 위치된다. 예를 들어, 도 9d에 도시되는 바와 같이, 제1 컬러 서브-픽셀과 제3 컬러 서브-픽셀의 제3 접속 부분들(343)은 양자 모두 블록 구조이고, 제2 컬러 서브-픽셀의 제3 접속 부분(343)은 X 방향으로 연장되는 스트립 부분이다. 스트립 부분의 하나의 단부는 나중에 형성될 제4 접속 부분(353)에 접속하기 위해 사용되고, 스트립 부분의 다른 단부는 제2 발광 제어 트랜지스터 T5의 드레인 영역에 접속하기 위해 사용되어, 제4 접속 부분을 제2 발광 제어 트랜지스터 T5의 드레인 영역과 접속한다. 다음으로, 나중에 형성되는 각각의 컬러의 서브-픽셀의 애노드가 비아를 통해 대응하는 제4 접속 부분(353)에 접속되어 제2 발광 제어 트랜지스터 T5의 애노드와 드레인 영역 사이의 접속을 실현할 것이다.For example, as shown in FIGS. 9A-10A , an example of the present disclosure provides an example of the components included in pixel circuits in the first color sub-pixel 110 and the third color sub-pixel 130 . Take as an example the case where the relative positional relationships are the same, for example, the fourth connecting portions 353 of the first color sub-pixel 110 and the third color sub-pixel 130 are each sub-pixel A case in which each overlaps with the drain regions of the second light emission control transistors T5 included in the light emission control transistors T5 is taken as an example. The fourth connecting portion 353 in the pixel circuit of the second color sub-pixel 120 (eg, red sub-pixel) does not overlap the drain region of the second light emission control transistor T5, for example, The fourth connection portion 353 of the second color sub-pixel 120 and the drain region of the second emission control transistor T5 are respectively located on two sides of the third power signal line VDD3 extending in the Y direction. For example, as shown in FIG. 9D , the third connecting portions 343 of the first color sub-pixel and the third color sub-pixel are both block structures, and the third color sub-pixel of the second color sub-pixel is The connecting portion 343 is a strip portion extending in the X direction. One end of the strip portion is used for connecting to a fourth connecting portion 353 to be formed later, and the other end of the strip portion is used for connecting to the drain region of the second light emission control transistor T5, thereby connecting the fourth connecting portion. It is connected to the drain region of the second light emission control transistor T5. Next, the anode of the sub-pixel of each color to be formed later will be connected to the corresponding fourth connecting portion 353 via a via to realize the connection between the anode and the drain region of the second light emission control transistor T5.

이러한 실시예는 이를 포함하지만 이에 제한되는 것은 아니다. 각각의 컬러의 서브-픽셀에서의 제4 접속 부분의 위치는 유기 발광 엘리먼트들의 배열 규칙 및 발광 영역의 위치에 따라 결정된다.These embodiments include, but are not limited to. The position of the fourth connecting portion in the sub-pixel of each color is determined according to the arrangement rule of the organic light emitting elements and the position of the light emitting area.

도 10b는 도 10a에 도시되는 라인 AA'를 따라 취해지는 부분 단면 구조도이다. 도 10a 내지 도 10b에 도시되는 바와 같이, 게이트 절연 층(103)은 베이스 기판(100)으로부터 먼 제2 컬러 서브-픽셀(120)의 픽셀 회로에서의 활성 반도체 층에서 제2 발광 제어 트랜지스터 T5의 제2 전극(예를 들어, 드레인 전극 T5d)의 측부 상에 제공된다. 제1 발광 제어 신호 라인 EM1은 베이스 기판(100)으로부터 먼 게이트 절연 층(103)의 측부 상에 제공되고, 제1 절연 층(104)은 베이스 기판(100)으로부터 먼 제1 발광 제어 신호 라인 EM1의 측부 상에 제공되고, 제2 전력 신호 라인 VDD2는 베이스 기판(100)으로부터 먼 제1 절연 층(104)의 측부 상에 제공되고, 제2 절연 층(105)은 베이스 기판(100)으로부터 먼 제2 전력 신호 라인 VDD2의 측부 상에 제공되고, 제3 접속 부분(343)은 베이스 기판(100)으로부터 먼 제2 절연 층(105)의 측부 상에 제공된다. 제2 컬러 서브-픽셀(120)의 제3 접속 부분(343)은 게이트 절연 층(103), 제1 절연 층(104), 및 제2 절연 층(105)에서의 비아(352)를 통해 활성 반도체 층(310)에서의 제2 발광 제어 트랜지스터 T5의 제2 전극 T5d에 접속된다. 제3 접속 부분(343)은 제2 전력 신호 라인 VDD2 및 제1 발광 제어 신호 라인 EM1과 중첩된다. 제3 절연 층(106) 및 제4 절연 층(107)은 베이스 기판(100)으로부터 먼 제3 접속 부분(343)의 측부 상에 순차적으로 제공되고, 제4 접속 부분(353) 및 제3 전력 신호 라인 VDD3은 베이스 기판(100)으로부터 먼 제4 절연 층(107)의 측부 상에 제공된다. 제3 전력 신호 라인 VDD3은 제2 전력 신호 라인 VDD2와 중첩된다. 제4 접속 부분(353)은 제3 절연 층(106) 및 제4 절연 층(107)에서의 내포형 비아(354)를 통해 제3 접속 부분(343)에 접속되고, 따라서 제2 발광 제어 트랜지스터에 접속된다.FIG. 10B is a partial cross-sectional structural view taken along line AA' shown in FIG. 10A. As shown in FIGS. 10A-10B , the gate insulating layer 103 is the second light emission control transistor T5 in the active semiconductor layer in the pixel circuit of the second color sub-pixel 120 away from the base substrate 100 . It is provided on the side of the second electrode (eg, drain electrode T5d). A first emission control signal line EM1 is provided on a side of the gate insulating layer 103 remote from the base substrate 100 , and the first insulating layer 104 is a first emission control signal line EM1 remote from the base substrate 100 . is provided on the side of , the second power signal line VDD2 is provided on the side of the first insulating layer 104 remote from the base substrate 100 , and the second insulating layer 105 is provided on the side of the base substrate 100 away from the base substrate 100 . It is provided on the side of the second power signal line VDD2 , and the third connection portion 343 is provided on the side of the second insulating layer 105 remote from the base substrate 100 . The third connecting portion 343 of the second color sub-pixel 120 is active through the gate insulating layer 103 , the first insulating layer 104 , and the via 352 in the second insulating layer 105 . It is connected to the second electrode T5d of the second emission control transistor T5 in the semiconductor layer 310 . The third connection portion 343 overlaps the second power signal line VDD2 and the first light emission control signal line EM1 . The third insulating layer 106 and the fourth insulating layer 107 are sequentially provided on the side of the third connecting portion 343 away from the base substrate 100 , and the fourth connecting portion 353 and the third power The signal line VDD3 is provided on the side of the fourth insulating layer 107 away from the base substrate 100 . The third power signal line VDD3 overlaps the second power signal line VDD2. The fourth connecting portion 353 is connected to the third connecting portion 343 through the nested via 354 in the third insulating layer 106 and the fourth insulating layer 107 , and thus the second light emission control transistor is connected to

예를 들어, 도 10b에 도시되는 바와 같이, 데이터 라인 Vd는 게이트 절연 층(103), 제1 절연 층(104), 및 제2 절연 층(105)에서의 비아(381)를 통해 데이터 기입 트랜지스터 T2의 소스 전극 T2s에 접속되고; 제1 접속 부분(341)의 하나의 단부는 게이트 절연 층(103), 제1 절연 층(104), 및 제2 절연 층(105)에서의 비아(384)를 통해 임계값 보상 트랜지스터 T3의 드레인 전극 T3d에 접속되고, 제1 접속 부분(341)의 다른 단부는 제1 절연 층(104) 및 제2 절연 층(105)에서의 비아(385)를 통해 구동 트랜지스터 T1의 게이트 전극(즉, 커패시터 C의 제2 전극 CC2)에 접속되고; 구동 트랜지스터 T1의 채널 T1c는 베이스 기판(100)과 대면하는 게이트 전극의 측부 상에 위치되고, 채널 T1c는 비아(385)와 중첩되지 않고, 구동 트랜지스터 T1의 소스 전극 T1d는 구동 트랜지스터 T1의 게이트 전극 및 커패시터 C의 제1 전극 CC1과 중첩된다.For example, as shown in FIG. 10B , the data line Vd is a data write transistor through a via 381 in the gate insulating layer 103 , the first insulating layer 104 , and the second insulating layer 105 . connected to the source electrode T2s of T2; One end of the first connection portion 341 is the drain of the threshold compensating transistor T3 through a via 384 in the gate insulating layer 103 , the first insulating layer 104 , and the second insulating layer 105 . connected to the electrode T3d, and the other end of the first connecting portion 341 through the via 385 in the first insulating layer 104 and the second insulating layer 105 to the gate electrode (ie, the capacitor) of the driving transistor T1 connected to the second electrode CC2) of C; The channel T1c of the driving transistor T1 is located on the side of the gate electrode facing the base substrate 100 , the channel T1c does not overlap the via 385 , and the source electrode T1d of the driving transistor T1 is the gate electrode of the driving transistor T1 . and the first electrode CC1 of the capacitor C.

도 10c는 도 10a에 도시되는 라인 B-B'를 따라 취해지는 부분 단면 구조도이다. 도 10a 내지 도 10c에 도시되는 바와 같이, 베이스 기판(100) 상의 제2 컬러 서브-픽셀(120)에서의 제4 접속 부분(353)의 정사 투영이 베이스 기판(100) 상의 제2 컬러 서브-픽셀(120)의 제2 발광 제어 트랜지스터 T5의 제2 전극 T5d의 정사 투영과 중첩되지 않고, 베이스 기판(100) 상의 제1 컬러 서브-픽셀(130)의 제4 접속 부분(353)의 정사 투영이 베이스 기판(100) 상의 제1 컬러 서브-픽셀(130)의 제2 발광 제어 트랜지스터 T5의 제2 전극 T5d의 정사 투영과 중첩된다는 점에서, 제1 컬러 서브-픽셀(110)은 제2 컬러 서브-픽셀(120)과 상이하다. 제1 컬러 서브-픽셀(110)에서, 제3 접속 부분(343)은 제2 전력 신호 라인 VDD2 및 제1 발광 제어 신호 라인 EM1과 중첩되지 않는다. 제1 컬러 서브-픽셀(110)에서, 구동 트랜지스터 T1의 채널 T1c는 베이스 기판(100)과 대면하는 구동 트랜지스터 T1의 게이트 전극의 측부 상에 위치되고, 구동 트랜지스터 T1의 채널 T1c는 비아(385)와 중첩된다. 제1 컬러 서브-픽셀에서의 구동 트랜지스터의 채널 폭이 제2 컬러 서브-픽셀에서의 구동 트랜지스터의 채널 폭 초과인 점을 알 수 있다.Fig. 10C is a partial cross-sectional structural view taken along the line B-B' shown in Fig. 10A. As shown in FIGS. 10A-10C , the orthographic projection of the fourth connecting portion 353 in the second color sub-pixel 120 on the base substrate 100 is the second color sub-pixel on the base substrate 100 . Orthographic projection of the fourth connecting portion 353 of the first color sub-pixel 130 on the base substrate 100 without overlapping the orthographic projection of the second electrode T5d of the second emission control transistor T5 of the pixel 120 . The first color sub-pixel 110 is the second color in that it overlaps the orthographic projection of the second electrode T5d of the second emission control transistor T5 of the first color sub-pixel 130 on the base substrate 100 . It is different from sub-pixel 120 . In the first color sub-pixel 110 , the third connection portion 343 does not overlap the second power signal line VDD2 and the first light emission control signal line EM1 . In the first color sub-pixel 110 , the channel T1c of the driving transistor T1 is located on the side of the gate electrode of the driving transistor T1 facing the base substrate 100 , and the channel T1c of the driving transistor T1 is via a 385 . overlaps with It can be seen that the channel width of the driving transistor in the first color sub-pixel is greater than the channel width of the driving transistor in the second color sub-pixel.

예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, 제2 방향 X에서, 제1 스캐닝 신호 라인 Ga1, 제1 리셋 제어 신호 라인 Rst1, 및 제1 리셋 전력 신호 라인 Init1은 모두 제1 컬러 서브-픽셀의 픽셀 회로에서 구동 트랜지스터 T1의 게이트 전극의 제1 측부 상에 위치되고, 제1 발광 제어 신호 라인 EM1은 제1 컬러 서브-픽셀의 픽셀 회로에서 구동 트랜지스터 T1의 제2 측부 상에 위치된다.For example, as shown in FIGS. 9A to 10A , in the second direction X, the first scanning signal line Ga1, the first reset control signal line Rst1, and the first reset power signal line Init1 are all sub-first color subs. - located on the first side of the gate electrode of the driving transistor T1 in the pixel circuit of the pixel, and the first emission control signal line EM1 is located on the second side of the driving transistor T1 in the pixel circuit of the first color sub-pixel .

예를 들어, 제1 스캐닝 신호 라인 Ga1, 제1 리셋 제어 신호 라인 Rst1, 제1 발광 제어 신호 라인 EM1, 및 제1 리셋 전력 신호 라인 Init1은 모두 제1 방향 Y으로 연장되고, 데이터 라인 Vd는 제2 방향 X으로 연장된다.For example, the first scanning signal line Ga1, the first reset control signal line Rst1, the first emission control signal line EM1, and the first reset power signal line Init1 all extend in the first direction Y, and the data line Vd is the first It extends in two directions X.

예를 들어, 제1 전력 신호 라인 VDD1은 제2 방향 X으로 연장되고, 제2 전력 신호 라인 VDD2는 제1 방향 Y으로 연장된다. 제1 전원 단자 VDD를 접속시키는 신호 라인들은 디스플레이 기판 상의 격자로 라우팅된다. 다시 말해서, 전체 디스플레이 기판 상에서, 제1 전력 신호 라인 VDD1 및 제2 전력 신호 라인 VDD2는 격자로 배열되어, 제1 전원 단자 VDD를 접속하는 신호 라인들의 저항이 작고, 전압 강하가 낮고, 그렇게 함으로써 제1 전원 단자 VDD에 의해 제공되는 전원 전압의 안정성을 개선한다.For example, the first power signal line VDD1 extends in the second direction X, and the second power signal line VDD2 extends in the first direction Y. The signal lines connecting the first power supply terminal VDD are routed to a grid on the display substrate. In other words, on the entire display substrate, the first power signal line VDD1 and the second power signal line VDD2 are arranged in a grid, so that the resistance of the signal lines connecting the first power supply terminal VDD is small, the voltage drop is low, and thereby 1 Improves the stability of the power supply voltage provided by the power supply terminal VDD.

각각의 픽셀 회로에서의 구동 회로, 제1 발광 제어 회로, 제2 발광 제어 회로, 데이터 기입 회로, 저장 회로, 임계값 보상 회로, 및 리셋 회로의 위치 배열은 실제 적용 요건들에 따라, 도 9a 내지 도 10a에 도시되는 예에 제한되는 것은 아니고, 구동 회로, 제1 발광 제어 회로, 제2 발광 제어 회로, 데이터 기입 회로, 저장 회로, 임계값 보상 회로, 및 리셋 회로의 위치 배열이 구체적으로 제공될 수 있다는 점이 주목되어야 한다.The positional arrangement of the driving circuit, the first light emission control circuit, the second light emission control circuit, the data write circuit, the storage circuit, the threshold value compensation circuit, and the reset circuit in each pixel circuit is shown in Figs. 9A to 9A according to actual application requirements. It is not limited to the example shown in Fig. 10A, and the positional arrangement of the driving circuit, the first light emission control circuit, the second light emission control circuit, the data write circuit, the storage circuit, the threshold value compensation circuit, and the reset circuit will be specifically provided. It should be noted that there may be

도 11a는 본 실시예의 예에 의해 제공되는 어레이 기판의 부분 구조도이다. 도 11a에 도시되는 바와 같이, 이러한 예의 어레이 기판의 각각의 컬러의 서브-픽셀에 포함되는 픽셀 회로는 도 10a에 도시되는 픽셀 회로이다. 예를 들어, 도 9a 내지 도 11a에 도시되는 바와 같이, 제5 절연 층(도시되지 않음)이 제1 전력 신호 라인 VDD1로부터 먼 제3 전력 신호 라인 VDD3의 측부 상에 제공된다. 예를 들어, 제5 절연 층은 제2 평탄화 층일 수 있고, 제5 절연 층의 재료는, 유기 재료와 같은, 제4 절연 층의 재료(즉, 제1 평탄화 층)와 동일할 수 있다.11A is a partial structural diagram of an array substrate provided by an example of this embodiment. As shown in Fig. 11A, the pixel circuit included in the sub-pixel of each color of the array substrate of this example is the pixel circuit shown in Fig. 10A. For example, as shown in FIGS. 9A to 11A , a fifth insulating layer (not shown) is provided on the side of the third power signal line VDD3 remote from the first power signal line VDD1. For example, the fifth insulating layer can be a second planarization layer, and the material of the fifth insulating layer can be the same as the material of the fourth insulating layer (ie, the first planarization layer), such as an organic material.

예를 들어, 도 9a-11a에 도시되는 바와 같이, 제1 컬러 서브-픽셀(110)의 유기 발광 엘리먼트의 제2 전극(113)(즉, 애노드)은 제5 절연 층의 비아(도시되지 않음)를 통해 제4 접속 부분(353)에 접속되고, 따라서 제2 전극은 제2 발광 제어 트랜지스터 T5의 드레인 영역에 접속된다. 유사하게, 제3 컬러 서브-픽셀(130)의 유기 발광 엘리먼트의 제2 전극(133)(즉, 애노드)은 제5 절연 층에서의 비아(도시되지 않음)를 통해 제4 접속 부분(353)에 접속되고, 따라서 제2 전극은 제2 발광 제어 트랜지스터 T5의 드레인 영역에 접속된다. 제2 컬러 서브-픽셀(120)의 유기 발광 엘리먼트의 제2 전극(123)(즉, 애노드)은 제5 절연 층에서의 비아를 통해 제4 접속 부분(353)에 접속되고, 따라서 제2 전극은 제3 접속 부분(343)에 접속되어 제2 전극과 제2 발광 제어 트랜지스터 T5의 드레인 영역 사이의 접속을 실현한다.For example, as shown in FIGS. 9A-11A , the second electrode 113 (ie, the anode) of the organic light emitting element of the first color sub-pixel 110 is connected to a via (not shown) of the fifth insulating layer. ) through the fourth connection portion 353, and thus the second electrode is connected to the drain region of the second light emission control transistor T5. Similarly, the second electrode 133 (ie, the anode) of the organic light emitting element of the third color sub-pixel 130 is connected to the fourth connecting portion 353 via a via (not shown) in the fifth insulating layer. and thus the second electrode is connected to the drain region of the second emission control transistor T5. The second electrode 123 (ie, the anode) of the organic light emitting element of the second color sub-pixel 120 is connected to the fourth connecting portion 353 via a via in the fifth insulating layer, and thus the second electrode is connected to the third connecting portion 343 to realize a connection between the second electrode and the drain region of the second light emission control transistor T5.

예를 들어, 도 11a에 도시되는 바와 같이, 각각의 컬러의 서브-픽셀의 유기 발광 엘리먼트의 제2 전극은 주 전극 및 접속 전극을 포함하고, 각각의 컬러의 서브-픽셀의 주 전극은 육각형의 형상을 갖는다.For example, as shown in FIG. 11A , the second electrode of the organic light emitting element of the sub-pixel of each color includes a main electrode and a connecting electrode, and the main electrode of the sub-pixel of each color is hexagonal. have a shape

예를 들어, 도 11a에 도시되는 바와 같이, 제1 컬러 서브-픽셀(110)의 제2 전극(113)은 제1 주 전극(1131) 및 제1 접속 전극(1132)을 포함한다. 제1 주 전극(1131) 및 제1 접속 전극(1132)은 일체형 구조일 수 있고, 제1 접속 전극(1132)은 접속 홀(1133)을 통해 제4 접속 부분(353)에 접속되고, 따라서 제1 접속 전극은 제1 컬러 서브-픽셀(110)의 제2 발광 제어 트랜지스터 T5의 제2 접속 전극과 제1 접속 전극 사이의 접속을 실현하기 위해 제3 접속 부분(343)에 접속된다. 제2 컬러 서브-픽셀(120)의 제2 전극(123)은 제2 주 전극(1231) 및 제2 접속 전극(1232)을 포함한다. 제2 주 전극(1231) 및 제2 접속 전극(1232)은 통합 구조일 수 있고, 제2 접속 전극(1232)은 접속 홀(1233)을 통해 제4 접속 부분(353)에 접속되고, 따라서 제2 접속 전극은 제3 접속 부분(343)에 접속되어 제2 컬러 서브-픽셀(120)의 제2 발광 제어 트랜지스터 T5의 제2 접속 전극과 제2 전극 사이의 접속을 실현한다. 제3 컬러 서브-픽셀(130)의 제2 전극(133)은 제3 주 전극(1331) 및 제3 접속 전극(1332)을 포함한다. 제3 주 전극(1331) 및 제3 접속 전극(1332)은 통합 구조일 수 있고, 제3 접속 전극(1332)은 접속 홀(1333)을 통해 제4 접속 부분(353)에 접속되고, 따라서 제3 접속 전극은 제3 접속 부분(343)에 접속되어 제3 컬러 서브-픽셀(130)의 제2 발광 제어 트랜지스터 T5의 제2 전극과 제3 접속 전극 사이의 접속을 실현한다.For example, as shown in FIG. 11A , the second electrode 113 of the first color sub-pixel 110 includes a first main electrode 1131 and a first connection electrode 1132 . The first main electrode 1131 and the first connection electrode 1132 may have an integrated structure, and the first connection electrode 1132 is connected to the fourth connection portion 353 through the connection hole 1133, and thus the The first connection electrode is connected to the third connection portion 343 for realizing a connection between the first connection electrode and the second connection electrode of the second emission control transistor T5 of the first color sub-pixel 110 . The second electrode 123 of the second color sub-pixel 120 includes a second main electrode 1231 and a second connection electrode 1232 . The second main electrode 1231 and the second connection electrode 1232 may have an integrated structure, and the second connection electrode 1232 is connected to the fourth connection portion 353 through the connection hole 1233 , and thus the first connection electrode 1232 . The second connection electrode is connected to the third connection portion 343 to realize the connection between the second connection electrode and the second electrode of the second emission control transistor T5 of the second color sub-pixel 120 . The second electrode 133 of the third color sub-pixel 130 includes a third main electrode 1331 and a third connection electrode 1332 . The third main electrode 1331 and the third connection electrode 1332 may have an integrated structure, and the third connection electrode 1332 is connected to the fourth connection portion 353 through the connection hole 1333, and thus The three connecting electrode is connected to the third connecting portion 343 to realize the connection between the second electrode and the third connecting electrode of the second light emission control transistor T5 of the third color sub-pixel 130 .

예를 들어, 제1 컬러 서브-픽셀(110)의 제1 접속 전극(1132)은 Y 방향으로 제1 컬러 서브-픽셀의 픽셀 회로를 접속하는 데이터 라인으로부터 먼 제1 주 전극(1131)의 중심의 측부 상에 위치되고, X 방향으로 제1 컬러 서브-픽셀의 픽셀 회로를 접속하는 발광 제어 신호 라인으로부터 먼 제1 주 전극(1131)의 중심의 측부 상에 위치된다. 예를 들어, 제1 컬러 서브-픽셀(110)의 제1 접속 전극(1132) 및 제1 주 전극(1131)은 X 방향으로 배열되고, 제1 접속 전극(1132)은 제1 주 전극(1131)의 하위 우측 코너 상에 위치된다. 예를 들어, 제2 컬러 서브-픽셀(120)의 제2 접속 전극(1232)은 Y 방향으로 제2 컬러 서브-픽셀의 픽셀 회로를 접속하는 데이터 라인으로부터 먼 제2 주 전극(1231)의 중심의 측부 상에 위치되고, X 방향으로 서브-픽셀의 제2 컬러 픽셀 회로의 발광 제어 신호 라인에 가까운 제2 주 전극(1231)의 중심의 측부 상에 위치된다. 예를 들어, 제2 컬러 서브-픽셀(120)의 제2 접속 전극(1232) 및 제2 주 전극(1231)은 X 방향으로 배열되고, 제2 접속 전극(1232)은 제2 주 전극(1231)의 하위 우측 코너 상에 위치된다. 예를 들어, 제3 컬러 서브-픽셀(130)의 제3 접속 전극(1332) 및 제3 주 전극(1331)은 Y 방향으로 배열되고, 제3 접속 전극(1332)은 제3 주 전극(1331)의 우측 측부 상에 위치된다, 즉, 제3 접속 전극(1332)은 서브-픽셀의 픽셀 회로를 접속하는 차폐 라인에 가까운 제3 주 전극의 중심의 측부 상에 있다.For example, the first connection electrode 1132 of the first color sub-pixel 110 is the center of the first main electrode 1131 far from the data line connecting the pixel circuit of the first color sub-pixel in the Y direction. is located on the side of and located on the side of the center of the first main electrode 1131 far from the emission control signal line connecting the pixel circuit of the first color sub-pixel in the X direction. For example, the first connection electrode 1132 and the first main electrode 1131 of the first color sub-pixel 110 are arranged in the X direction, and the first connection electrode 1132 is the first main electrode 1131 . ) is located on the lower right corner of For example, the second connection electrode 1232 of the second color sub-pixel 120 is the center of the second main electrode 1231 remote from the data line connecting the pixel circuit of the second color sub-pixel in the Y direction. is located on the side of and located on the side of the center of the second main electrode 1231 close to the emission control signal line of the second color pixel circuit of the sub-pixel in the X direction. For example, the second connection electrode 1232 and the second main electrode 1231 of the second color sub-pixel 120 are arranged in the X direction, and the second connection electrode 1232 is the second main electrode 1231 . ) is located on the lower right corner of For example, the third connection electrode 1332 and the third main electrode 1331 of the third color sub-pixel 130 are arranged in the Y direction, and the third connection electrode 1332 is the third main electrode 1331 . ), that is, the third connecting electrode 1332 is on the side of the center of the third main electrode close to the shielding line connecting the pixel circuit of the sub-pixel.

예를 들어, (도 1b에 도시되는 픽셀 정의 층(101)과 같은) 픽셀 정의 층이 인접한 서브-픽셀들 사이에 추가로 제공된다. 픽셀 정의 층은 상이한 컬러들을 갖는 서브-픽셀들의 발광 영역들을 정의하기 위한 개구들을 포함한다. 베이스 기판 상의 픽셀 정의 층의 하나의 개구의 에지의 정사 투영은 베이스 기판 상의 대응하는 제2 전극의 주 전극의 정사 투영 내에 있다.For example, a pixel defining layer (such as the pixel defining layer 101 shown in FIG. 1B ) is further provided between adjacent sub-pixels. The pixel defining layer includes openings for defining light emitting regions of sub-pixels having different colors. The orthographic projection of the edge of one opening of the pixel defining layer on the base substrate is in the orthographic projection of the main electrode of the corresponding second electrode on the base substrate.

예를 들어, 각각의 컬러의 서브-픽셀은 (도 1b에 도시되는 유기 발광 층(112 또는 122)과 같은) 유기 발광 층을 추가로 포함하고, 유기 발광 층은 베이스 기판으로부터 먼 제2 전극의 측부 상에 위치된다. 각각의 컬러의 서브-픽셀의 제2 전극은 픽셀 정의 층의 개구에서 유기 발광 층과 접촉하고, 픽셀 정의 층의 개구는 서브-픽셀의 발광 영역의 형상을 정의한다. 예를 들어, 유기 발광 엘리먼트의 제2 전극(즉, 애노드)은 픽셀 정의 층 아래에 배치될 수 있고, 픽셀 정의 층은 서브-픽셀을 정의하기 위한 개구를 포함하고, 개구는 제2 전극의 일부를 노출시키고, 유기 발광 층이 픽셀 정의 층의 개구 내에 형성되는 경우에, 유기 발광 층이 제2 전극과 접촉하고, 이러한 부분은 유기 발광 층을 구동하여 광을 방출할 수 있다.For example, the sub-pixel of each color further comprises an organic light emitting layer (such as organic light emitting layer 112 or 122 shown in FIG. located on the side. The second electrode of the sub-pixel of each color is in contact with the organic light emitting layer at the opening of the pixel defining layer, and the opening of the pixel defining layer defines the shape of the light emitting area of the sub-pixel. For example, a second electrode (ie, anode) of the organic light emitting element may be disposed below the pixel defining layer, the pixel defining layer comprising an opening for defining a sub-pixel, the opening being a portion of the second electrode and, when the organic light emitting layer is formed in the opening of the pixel defining layer, the organic light emitting layer is in contact with the second electrode, and this portion can drive the organic light emitting layer to emit light.

예를 들어, 베이스 기판 상의 픽셀 정의 층의 개구의 정사 투영은 베이스 기판 상의 대응하는 유기 발광 층의 정사 투영 내에 있다, 즉, 유기 발광 층은 픽셀 정의 층의 개구를 커버한다. 예를 들어, 유기 발광 층의 면적은 픽셀 정의 층의 대응하는 개구의 면적 초과이고, 즉, 유기 발광 층은 픽셀 정의 층의 개구 내의 부분 외에도 픽셀 정의 층의 물리적 구조를 커버하는 적어도 일부를 포함하고, 일반적으로, 유기 발광 층은 픽셀 정의 층의 개구의 각각의 경계에서 픽셀 정의 층의 물리적 구조를 커버한다. 유기 발광 층 패턴의 위 설명은, 예를 들어, FMM 프로세스에 의해 형성되는 각각의 서브-픽셀의 패터닝된 유기 발광 층에 기초한다는 점이 주목되어야 한다. FMM 제조 프로세스 외에도, 일부 유기 발광 층들은 전체 디스플레이 영역 상에 개방 마스크 프로세스에 의해 형성되는 일체형 필름 층일 수 있고, 베이스 기판 상의 일체형 필름 층의 형상의 정사 투영은 연속적이어서, 픽셀 정의 층의 개구 내에 위치되는 부분 및 픽셀 정의 층의 물리적 구조 상에 위치되는 부분이 존재할 것이다.For example, the orthographic projection of the aperture of the pixel defining layer on the base substrate is in the orthographic projection of the corresponding organic light emitting layer on the base substrate, ie, the organic light emitting layer covers the aperture of the pixel defining layer. For example, the area of the organic light emitting layer is greater than the area of the corresponding opening of the pixel defining layer, that is, the organic light emitting layer includes at least a portion covering the physical structure of the pixel defining layer in addition to the portion within the opening of the pixel defining layer, , generally, the organic light emitting layer covers the physical structure of the pixel defining layer at each boundary of the opening of the pixel defining layer. It should be noted that the above description of the organic light emitting layer pattern is based on a patterned organic light emitting layer of each sub-pixel formed by, for example, an FMM process. In addition to the FMM manufacturing process, some organic light emitting layers may be an integral film layer formed by an open mask process over the entire display area, and the orthographic projection of the shape of the integral film layer on the base substrate is continuous, so that it is positioned within the opening of the pixel defining layer. There will be portions that are made and portions that are located on the physical structure of the pixel defining layer.

도 11b는 도 11a에 도시되는 픽셀들의 배열의 개략도이다. 도 11a에 도시되는 바와 같이, 각각의 컬러의 서브-픽셀의 유기 발광 엘리먼트의 제2 전극은 육각형의 형상을 갖는다. 복수의 서브-픽셀들은 X 방향 및 Y 방향으로 어레이로 배열되는 복수의 픽셀 유닛 그룹들(10)로 분할될 수 있다. 각각의 픽셀 유닛 그룹(10)은 Y 방향을 따라 배열되는 서브-픽셀들의 2개의 열들을 포함하고, 서브-픽셀들의 각각의 열은 제1 컬러 서브-픽셀(110), 제2 컬러 서브-픽셀(120), 및 제3 컬러 서브-픽셀(130)을 포함한다. X 방향을 따라, 각각의 픽셀 유닛 그룹(10)에서의 서브-픽셀들의 2개의 열들은 하나의 서브-픽셀 피치 미만인 거리만큼 서로로부터 시프트된다, 예를 들어, 각각의 픽셀 유닛 그룹(10)에서의 서브-픽셀들의 2개의 열들은 서브-픽셀의 피치의 약 절반만큼 서로로부터 시프트된다. 예를 들어, 서로 대면하는 2개의 인접한 서브-픽셀들의 측부들은 실질적으로 평행하다. 예를 들어, 인접한 열에서의 제1 컬러 서브-픽셀, 제2 컬러 서브-픽셀, 및 제3 컬러 서브-픽셀의 배열 순서는 동일하다. 예를 들어, X(열) 방향으로, 예를 들어, 제1 컬러 서브-픽셀은 제1 컬러 서브-픽셀의 열에 인접한 열에 있는 제2 컬러 서브-픽셀과 제3 컬러 서브-픽셀 사이에 위치되고, 제2 컬러 서브-픽셀은 제2 컬러 서브-픽셀의 열에 인접한 열에 있는 제1 컬러 서브-픽셀과 제3 컬러 서브-픽셀 사이에 위치되고, 제3 컬러 서브-픽셀은 제3 컬러 서브-픽셀의 열에 인접한 열에 있는 제1 컬러 서브-픽셀과 제2 컬러 서브-픽셀 사이에 위치된다.Fig. 11B is a schematic diagram of the arrangement of pixels shown in Fig. 11A; 11A , the second electrode of the organic light emitting element of the sub-pixel of each color has a hexagonal shape. The plurality of sub-pixels may be divided into a plurality of pixel unit groups 10 arranged in an array in the X and Y directions. Each pixel unit group 10 includes two columns of sub-pixels arranged along the Y direction, and each column of sub-pixels is a first color sub-pixel 110 , a second color sub-pixel 120 , and a third color sub-pixel 130 . Along the X direction, the two columns of sub-pixels in each pixel unit group 10 are shifted from each other by a distance that is less than one sub-pixel pitch, for example in each pixel unit group 10 . The two columns of sub-pixels in A are shifted from each other by about half the pitch of the sub-pixel. For example, sides of two adjacent sub-pixels facing each other are substantially parallel. For example, the arrangement order of the first color sub-pixel, the second color sub-pixel, and the third color sub-pixel in an adjacent column is the same. For example, in the X (column) direction, for example, a first color sub-pixel is located between a second color sub-pixel and a third color sub-pixel in a column adjacent to the column of the first color sub-pixel and , the second color sub-pixel is located between the first color sub-pixel and the third color sub-pixel in a column adjacent to the column of the second color sub-pixel, and the third color sub-pixel is the third color sub-pixel located between the first color sub-pixel and the second color sub-pixel in a column adjacent to the column of .

예를 들어, 하나의 픽셀 유닛 그룹(10)에서, 제1 열에서의 하나의 제1 컬러 서브-픽셀 및 제1 열에서의 하나의 제1 컬러 서브-픽셀에 인접한 제2 열에서의 하나의 제2 컬러 서브-픽셀 및 하나의 제3 컬러 서브-픽셀은 하나의 픽셀 유닛을 구성하고, 이는 하나의 픽셀 디스플레이를 실현할 수 있다. 하나의 픽셀 유닛 그룹(10)에서, 2개의 인접한 픽셀 유닛들 중에서, 제1 픽셀 유닛에서의 서브-픽셀들의 제1 열 및 서브-픽셀들의 제2 열은 제2 픽셀 유닛에서의 제1 열 및 제2 열과 스와핑된다, 예를 들어, 제1 픽셀 유닛에서의 제1 컬러 서브-픽셀은 제1 열에 위치되고, 제1 픽셀 유닛에서의 제2 컬러 서브-픽셀 및 제3 컬러 서브-픽셀은 제2 열에 위치되고, 제2 픽셀 유닛에서의 제1 컬러 서브-픽셀은 제2 열에 위치되고, 제2 픽셀 유닛에서의 제2 컬러 서브-픽셀 및 제3 컬러 서브-픽셀은 제1 열에 위치된다. 예를 들어, 제1 컬러 서브-픽셀은 청색 서브-픽셀이고, 제2 컬러 서브-픽셀은 적색 서브-픽셀이고, 제3 컬러 서브-픽셀은 녹색 서브-픽셀이다. 각각의 픽셀 유닛은 하나의 열에서의 하나의 청색 서브-픽셀 및 청색 서브-픽셀에 인접하는 인접한 열에서의 하나의 적색 서브-픽셀 및 하나의 녹색 서브-픽셀을 포함한다.For example, in one pixel unit group 10, one first color sub-pixel in the first column and one first color sub-pixel in the first column adjacent one first color sub-pixel in the first column The second color sub-pixel and one third color sub-pixel constitute one pixel unit, which can realize one pixel display. In one pixel unit group 10, among the two adjacent pixel units, the first column of sub-pixels in the first pixel unit and the second column of sub-pixels in the second pixel unit are are swapped with the second column, eg, the first color sub-pixel in the first pixel unit is located in the first column, and the second color sub-pixel and the third color sub-pixel in the first pixel unit are Located in the second column, the first color sub-pixel in the second pixel unit is located in the second column, and the second color sub-pixel and the third color sub-pixel in the second pixel unit are located in the first column. For example, a first color sub-pixel is a blue sub-pixel, a second color sub-pixel is a red sub-pixel, and a third color sub-pixel is a green sub-pixel. Each pixel unit includes one blue sub-pixel in one column and one red sub-pixel and one green sub-pixel in an adjacent column adjacent to the blue sub-pixel.

예를 들어, 하나의 청색 서브-픽셀의 발광 영역의 면적은 하나의 적색 서브-픽셀의 발광 영역의 면적 또는 하나의 녹색 서브-픽셀의 발광 영역의 면적 초과이다. 예를 들어, 하나의 청색 서브-픽셀의 애노드의 면적은 하나의 적색 서브-픽셀의 애노드의 면적 또는 하나의 녹색 서브-픽셀의 애노드의 면적 초과이다. 예를 들어, 제1 컬러 서브-픽셀의 애노드의 주 전극 및 제3 컬러 서브-픽셀의 애노드의 주 전극의 형상은 대략 정육각형의 형상을 갖고, 제2 컬러 서브-픽셀의 애노드의 주 전극의 형상은 비-정육각형 형상이고 2개의 대칭 축들을 포함하고, X 방향으로의 대칭 축의 크기는 Y 방향으로의 대칭 축의 크기 초과이다.For example, the area of the light emitting area of one blue sub-pixel is greater than the area of the light emitting area of one red sub-pixel or the area of the light emitting area of one green sub-pixel. For example, the area of the anode of one blue sub-pixel is greater than the area of the anode of one red sub-pixel or the area of the anode of one green sub-pixel. For example, the shapes of the main electrode of the anode of the first color sub-pixel and the main electrode of the anode of the third color sub-pixel have an approximately regular hexagonal shape, and the shape of the main electrode of the anode of the second color sub-pixel is approximately equal. is a non-regular hexagonal shape and contains two axes of symmetry, the magnitude of the axis of symmetry in the X direction being greater than the magnitude of the axis of symmetry in the Y direction.

예를 들어, 도 11a에 도시되는 바와 같이, 제1 컬러 서브-픽셀(110)의 제2 전극(113)의 제1 주 전극(1131)은 제1 컬러 서브-픽셀(110)의 구동 트랜지스터를 커버하고, 제2 컬러 서브-픽셀(120)의 제2 전극(123)의 제2 주 전극(1231)은 제2 컬러 서브-픽셀(120)의 구동 트랜지스터와 실질적으로 중첩되지 않거나 또는 부분적으로 중첩되고, 제3 컬러 서브-픽셀(130)의 제2 전극(133)의 제3 주 전극(1331)은 제3 컬러 서브-픽셀(130)의 구동 트랜지스터와 중첩되지 않는다.For example, as shown in FIG. 11A , the first main electrode 1131 of the second electrode 113 of the first color sub-pixel 110 drives the driving transistor of the first color sub-pixel 110 . cover, and the second main electrode 1231 of the second electrode 123 of the second color sub-pixel 120 does not substantially overlap or partially overlaps the driving transistor of the second color sub-pixel 120 . and the third main electrode 1331 of the second electrode 133 of the third color sub-pixel 130 does not overlap the driving transistor of the third color sub-pixel 130 .

예를 들어, 도 11a에 도시되는 바와 같이, 제1 컬러 서브-픽셀(110)(예를 들어, 청색 서브-픽셀)의 제1 주 전극(1131)은 스캐닝 라인 및 발광 제어 신호 라인과 중첩되고; 제2 컬러 서브-픽셀(120)(예를 들어, 적색 서브-픽셀)의 제2 주 전극(1231)은 스캐닝 라인 및 리셋 제어 신호 라인과 중첩되고; 제3 컬러 서브-픽셀(130)(예를 들어, 녹색 서브-픽셀)의 제3 주 전극(1331)은 발광 제어 신호 라인과 중첩되며, 리셋 제어 신호 라인은 픽셀 회로들의 다음 행을 접속하고 리셋 전력 신호 라인은 픽셀 회로들의 다음 행을 접속한다. 예를 들어, 제3 컬러 서브-픽셀(130)(예를 들어, 녹색 서브-픽셀)의 제3 주 전극(1331)은, 다음 행에서, 제3 컬러 서브-픽셀(130)에 인접한 제1 컬러 서브-픽셀(예를 들어, 청색 서브-픽셀)의 픽셀 회로의 영역과 중첩된다.For example, as shown in FIG. 11A , the first main electrode 1131 of the first color sub-pixel 110 (eg, blue sub-pixel) overlaps the scanning line and the emission control signal line, and ; a second main electrode 1231 of the second color sub-pixel 120 (eg, a red sub-pixel) overlaps the scanning line and the reset control signal line; A third main electrode 1331 of the third color sub-pixel 130 (eg, a green sub-pixel) overlaps a light emission control signal line, the reset control signal line connecting the next row of pixel circuits and reset A power signal line connects the next row of pixel circuits. For example, the third main electrode 1331 of the third color sub-pixel 130 (eg, a green sub-pixel) is, in the next row, the first adjacent to the third color sub-pixel 130 . The color sub-pixel (eg, blue sub-pixel) overlaps the area of the pixel circuit.

예를 들어, 제1 컬러 서브-픽셀(110)의 제1 주 전극(1131)은 제1 컬러 서브-픽셀에 인접한 제3 컬러 서브-픽셀(130)의 구동 트랜지스터의 부분과 중첩되고, 제1 컬러 서브-픽셀(110)의 제1 주 전극(1131)은 제1 컬러 서브-픽셀(110)의 픽셀 회로를 접속하는 차폐 라인 및 데이터 라인, 제1 컬러 서브-픽셀에 인접한 제2 컬러 서브-픽셀(120)의 픽셀 회로를 접속하는 데이터 라인과 중첩된다. 제2 컬러 서브-픽셀(120)의 제2 주 전극(1231)은 제2 컬러 서브-픽셀(120)의 픽셀 회로를 접속하는 데이터 라인과 중첩되지 않고, 제2 컬러 서브-픽셀(120)의 픽셀 회로를 접속하는 제1 전력 신호 라인, 제1 전력 신호 라인 및 제2 컬러 서브-픽셀에 인접한 제3 컬러 서브-픽셀(130)의 픽셀 회로를 접속하는 데이터 라인과 중첩된다. 제3 컬러 서브-픽셀(130)의 제3 주 전극(1331)은 제3 컬러 서브-픽셀(130)의 픽셀 회로를 접속하는 제1 전력 신호 라인 및 데이터 라인, 및 제3 컬러 서브-픽셀에 인접한 제2 컬러 서브-픽셀(120)의 픽셀 회로를 접속하는 제1 전력 신호 라인과 중첩된다.For example, the first main electrode 1131 of the first color sub-pixel 110 overlaps a portion of the driving transistor of the third color sub-pixel 130 adjacent to the first color sub-pixel, and the first The first main electrode 1131 of the color sub-pixel 110 is a shielding line and a data line connecting the pixel circuit of the first color sub-pixel 110 , a second color sub-pixel adjacent to the first color sub-pixel It overlaps with the data line connecting the pixel circuit of the pixel 120 . The second main electrode 1231 of the second color sub-pixel 120 does not overlap the data line connecting the pixel circuit of the second color sub-pixel 120 , and The first power signal line connecting the pixel circuit, the first power signal line and the data line connecting the pixel circuit of the third color sub-pixel 130 adjacent to the second color sub-pixel are overlapped. The third main electrode 1331 of the third color sub-pixel 130 is connected to the first power signal line and data line connecting the pixel circuit of the third color sub-pixel 130, and to the third color sub-pixel. It overlaps with the first power signal line connecting the pixel circuit of the adjacent second color sub-pixel 120 .

예를 들어, 도 11a에 도시되는 바와 같이, 다음 행의 서브-픽셀들을 접속하는 리셋 제어 신호 라인에 가까운 제1 컬러 서브-픽셀(110)의 제1 주 전극(1131)의 측부에는 제1 주 전극(1131)에 접속되는 제1 접속 전극(1132)이 제공되고; 다음 행의 서브-픽셀들을 접속하는 리셋 제어 신호 라인에 가까운 제2 컬러 서브-픽셀(120)의 제2 주 전극(1231)의 측부에는 제2 주 전극(1231)에 접속되는 제2 접속 전극(1232)이 제공되고; 제3 컬러 서브-픽셀(130)의 제2 발광 제어 트랜지스터에 가까운 제3 컬러 서브-픽셀(130)의 제3 주 전극(1331)의 측부에는 제3 주 전극(1331)에 접속되는 제3 접속 전극(1332)이 제공된다.For example, as shown in FIG. 11A , on the side of the first main electrode 1131 of the first color sub-pixel 110 close to the reset control signal line connecting the sub-pixels of the next row, the first main electrode 1131 a first connection electrode 1132 connected to the electrode 1131 is provided; On the side of the second main electrode 1231 of the second color sub-pixel 120 close to the reset control signal line connecting the sub-pixels of the next row, a second connecting electrode ( 1232) is provided; On the side of the third main electrode 1331 of the third color sub-pixel 130 close to the second emission control transistor of the third color sub-pixel 130 is a third connection connected to the third main electrode 1331 . An electrode 1332 is provided.

예를 들어, 도 11a에 도시되는 바와 같이, 제1 컬러 서브-픽셀(110)의 제1 접속 전극(1132)은 제1 컬러 서브-픽셀(110)의 픽셀 회로에서의 제2 발광 제어 트랜지스터의 제2 전극과 중첩된다. 제2 컬러 서브-픽셀(120)의 제2 접속 전극(1232)은 제2 컬러 서브-픽셀(120)의 픽셀 회로에서의 제2 발광 제어 트랜지스터의 제2 전극과 중첩되지 않고, 제2 컬러 서브-픽셀(120)의 제2 발광 제어 트랜지스터의 제2 전극은 제3 컬러 서브-픽셀(130)의 제3 주 전극(1331)과 중첩된다. 제3 컬러 서브-픽셀(130)의 제3 접속 전극(1332)은 제3 컬러 서브-픽셀(130)의 픽셀 회로에서의 제2 발광 제어 트랜지스터의 제2 전극과 중첩된다.For example, as shown in FIG. 11A , the first connection electrode 1132 of the first color sub-pixel 110 is the second light emission control transistor in the pixel circuit of the first color sub-pixel 110 . overlapped with the second electrode. The second connection electrode 1232 of the second color sub-pixel 120 does not overlap the second electrode of the second emission control transistor in the pixel circuit of the second color sub-pixel 120 , and the second color sub-pixel 120 does not overlap. - The second electrode of the second emission control transistor of the pixel 120 overlaps the third main electrode 1331 of the third color sub-pixel 130 . The third connection electrode 1332 of the third color sub-pixel 130 overlaps the second electrode of the second emission control transistor in the pixel circuit of the third color sub-pixel 130 .

도 12는 본 실시예의 다른 예에 의해 제공되는 어레이 기판의 부분 구조도이다. 도 12에 도시되는 바와 같이, 이러한 예에서 어레이 기판에서의 각각의 컬러의 서브-픽셀에 포함되는 픽셀 회로는, 제2 컬러 서브-픽셀(120)의 픽셀 회로에서의 제3 접속 부분 및 제3 컬러 서브-픽셀의 제3 접속 부분의 형상들이 이러한 예에서 동일하고, 제2 컬러 서브-픽셀(120)의 픽셀 회로에서의 제3 접속 부분과 제3 컬러 서브-픽셀의 제3 접속 부분의 상대적 위치 관계들이 이러한 예에서 동일하다는 점에서 도 10에 도시되는 픽셀 회로와 상이하다. 또한, 제2 컬러 서브-픽셀(120) 및 제3 컬러 서브-픽셀(130)에서, 픽셀 회로에서의 제4 접속 부분(353)은 접속 비아(354)를 통해 제3 접속 부분(343)에 접속되고, 접속 비아(354)는 제1 발광 제어 신호 라인 EM1로부터 먼 제2 발광 제어 트랜지스터 T5의 제2 전극의 측부 상에 위치된다. 제1 컬러 서브-픽셀(110)에서, 픽셀 회로에서의 제4 접속 부분(353)은 접속 비아(354)를 통해 제3 접속 부분(343)에 접속되고, 접속 비아(354)는 제1 발광 제어 신호 라인 EM1에 가까운 제2 발광 제어 트랜지스터 T5의 제2 전극의 측부 상에 위치된다. 예를 들어, 접속 비아(354)는 제1 발광 제어 신호 라인 EM1과 중첩된다. 제2 컬러 서브-픽셀(120)의 제2 전극(123)의 제2 접속 전극(1232)은 제2 애노드 접속 비아(1233)를 통해 제4 접속 부분(353)에 접속되고, 제2 애노드 접속 비아(1233)는 제1 발광 제어 신호 라인 EM1에 가까운 접속 비아(354)의 측부 상에 위치된다. 제3 컬러 서브-픽셀(130)의 제2 전극(133)의 제3 접속 전극(1332)은 제3 애노드 접속 비아(1333)를 통해 제4 접속 부분(353)에 접속되고, 제3 애노드 접속 비아(1333)는 제1 발광 제어 신호 라인 EM1에 가까운 비아(354)의 측부 상에 위치된다. 제1 컬러 서브-픽셀(110)의 제2 전극(113)의 제1 접속 전극(1332)은 제1 애노드 접속 비아(1133)를 통해 제4 접속 부분(353)에 접속되고, 제1 애노드 접속 비아(1133)는 제1 발광 제어 신호 라인 EM1로부터 먼 접속 비아(354)의 측부 상에 위치되어, 제1 컬러 서브-픽셀의 제2 전극의 접속 전극과 제3 컬러 서브-픽셀의 제2 전극의 주 전극 사이에 특정 거리가 존재하여, 2개의 전극이 서로 중첩되거나 또는 접근하여 결함들을 야기하는 것을 방지한다.12 is a partial structural diagram of an array substrate provided by another example of this embodiment. As shown in FIG. 12 , the pixel circuit included in the sub-pixel of each color in the array substrate in this example is the third connecting portion in the pixel circuit of the second color sub-pixel 120 and the third The shapes of the third connecting portion of the color sub-pixel are the same in this example, and the relative of the third connecting portion in the pixel circuit of the second color sub-pixel 120 and the third connecting portion of the third color sub-pixel It differs from the pixel circuit shown in Fig. 10 in that the positional relationships are the same in this example. Also, in the second color sub-pixel 120 and the third color sub-pixel 130 , the fourth connecting portion 353 in the pixel circuit is connected to the third connecting portion 343 through the connecting via 354 . connected, and a connection via 354 is located on the side of the second electrode of the second emission control transistor T5 remote from the first emission control signal line EM1. In the first color sub-pixel 110 , the fourth connecting portion 353 in the pixel circuit is connected to the third connecting portion 343 through the connecting via 354 , and the connecting via 354 is the first light-emitting It is located on the side of the second electrode of the second emission control transistor T5 close to the control signal line EM1. For example, the connection via 354 overlaps the first emission control signal line EM1 . The second connection electrode 1232 of the second electrode 123 of the second color sub-pixel 120 is connected to the fourth connection portion 353 through the second anode connection via 1233 , the second anode connection The via 1233 is located on the side of the connection via 354 close to the first emission control signal line EM1 . The third connection electrode 1332 of the second electrode 133 of the third color sub-pixel 130 is connected to the fourth connection portion 353 via a third anode connection via 1333, and a third anode connection The via 1333 is located on the side of the via 354 close to the first emission control signal line EM1 . The first connection electrode 1332 of the second electrode 113 of the first color sub-pixel 110 is connected to the fourth connection portion 353 through the first anode connection via 1133, and the first anode connection The via 1133 is located on the side of the connection via 354 remote from the first emission control signal line EM1, so that the connection electrode of the second electrode of the first color sub-pixel and the second electrode of the third color sub-pixel are located. There is a certain distance between the main electrodes of , preventing the two electrodes from overlapping or approaching each other and causing defects.

예를 들어, 도 12에 도시되는 바와 같이, 제2 컬러 서브-픽셀들(120)(예를 들어, 적색 서브-픽셀들) 및 제3 컬러 서브-픽셀들(130)(예를 들어, 녹색 서브-픽셀)은 Y 방향으로 교대로 배열되고, 제2 컬러 서브-픽셀들(120) 및 제3 컬러 서브-픽셀들(130)에 인접한 제1 컬러 서브-픽셀들(110)(예를 들어, 청색 서브-픽셀들)은 Y 방향으로 또한 배열되고, 제2 컬러 서브-픽셀들(120) 및 제3 컬러 서브-픽셀들(130)에 의해 형성되는 서브-픽셀 행과 제1 컬러 서브-픽셀들(110)에 의해 형성되는 서브-픽셀 행은 X 방향으로 교대로 분포된다. 예를 들어, 하나의 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극의 면적은 하나의 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극의 면적 초과이고, 하나의 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 면적 초과이다. 예를 들어, 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 면적은 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극의 면적 초과이다. 예를 들어, Y 방향으로의 하나의 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극의 크기는 Y 방향으로의 하나의 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극의 크기 초과이고, Y 방향으로의 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 크기 초과이다. 예를 들어, Y 방향으로의 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극의 크기는 Y 방향으로의 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극 및 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 범위를 초과하지 않는다, 즉, Y 방향을 따라 직선 상에 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극, 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극, 및 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극이 투영되고, 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극의 투영은 각각 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극의 투영 및 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 투영 상의 가장 먼 2개의 포인트들 사이에 위치된다. 예를 들어, X 방향으로의 하나의 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극의 크기, X 방향으로의 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극의 크기, 및 X 방향으로의 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 크기는 대략 동일하다. 예를 들어, X 방향으로의 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극의 크기 및 X 방향으로의 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 크기는 대략 동일하고, X 방향으로의 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 크기 및 하나의 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극의 크기의 비율은 0.8 내지 1.2이다. 예를 들어, 제2 컬러 서브-픽셀(120)의 제2 전극의 접속 전극 및 제3 컬러 서브-픽셀(130)의 제2 전극의 접속 전극은 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극과 대면하는 제2 컬러 서브-픽셀 및 제3 컬러 서브-픽셀의 주 전극들의 측부 상에 위치된다. 예를 들어, 제1 컬러 서브-픽셀(110)의 제2 전극의 접속 전극은 제2 컬러 서브-픽셀(120) 및 제3 컬러 서브-픽셀(130)에 의해 형성되는 서브-픽셀 행과 제1 컬러 서브-픽셀(110)에 의해 형성되는 서브-픽셀 행 사이에 위치되고, 제2 컬러 서브-픽셀(120)의 제2 전극으로부터 먼 제3 컬러 서브-픽셀(130)의 제2 전극의 측부에 더 가깝다.For example, as shown in FIG. 12 , second color sub-pixels 120 (eg, red sub-pixels) and third color sub-pixels 130 (eg, green) The sub-pixels) are alternately arranged in the Y direction, and the first color sub-pixels 110 (eg, adjacent to the second color sub-pixels 120 and the third color sub-pixels 130 ) , blue sub-pixels) are also arranged in the Y direction, and the first color sub-pixel and the sub-pixel row formed by the second color sub-pixels 120 and the third color sub-pixels 130 . The sub-pixel rows formed by the pixels 110 are alternately distributed in the X direction. For example, the area of the main electrode of the second electrode of one first color sub-pixel 110 is greater than the area of the main electrode of the second electrode of one second color sub-pixel 120 , The area of the main electrode of the second electrode of the third color sub-pixel 130 is greater. For example, the area of the main electrode of the second electrode of the third color sub-pixel 130 is greater than the area of the main electrode of the second electrode of the second color sub-pixel 120 . For example, the size of the main electrode of the second electrode of one first color sub-pixel 110 in the Y direction is the size of the main electrode of the second electrode of one second color sub-pixel 120 in the Y direction. over the size of the electrode, and over the size of the main electrode of the second electrode of the third color sub-pixel 130 in the Y direction. For example, the size of the main electrode of the second electrode of the first color sub-pixel 110 in the Y direction is the size of the main electrode of the second electrode of the second color sub-pixel 120 in the Y direction and the third does not exceed the range of the main electrode of the second electrode of the color sub-pixel 130, that is, the main electrode of the second electrode of the first color sub-pixel 110 on a straight line along the Y direction, the second color The main electrode of the second electrode of the sub-pixel 120 and the main electrode of the second electrode of the third color sub-pixel 130 are projected, and the main electrode of the second electrode of the first color sub-pixel 110 is projected. The projection of the electrode is between the two most distant points on the projection of the main electrode of the second electrode of the second color sub-pixel 120 and the projection of the main electrode of the second electrode of the third color sub-pixel 130 respectively. is located in For example, the size of the main electrode of the second electrode of one first color sub-pixel 110 in the X direction, the size of the main electrode of the second electrode of the second color sub-pixel 120 in the X direction The size and the size of the main electrode of the second electrode of the third color sub-pixel 130 in the X direction are approximately the same. For example, the size of the main electrode of the second electrode of the second color sub-pixel 120 in the X direction and the size of the main electrode of the second electrode of the third color sub-pixel 130 in the X direction are approximately equal, the ratio of the size of the main electrode of the second electrode of the third color sub-pixel 130 in the X direction and the size of the main electrode of the second electrode of one first color sub-pixel 110 is 0.8 to 1.2. For example, the connecting electrode of the second electrode of the second color sub-pixel 120 and the connecting electrode of the second electrode of the third color sub-pixel 130 are connected to the second electrode of the first color sub-pixel 110 . located on the side of the main electrodes of the second color sub-pixel and the third color sub-pixel facing the main electrode of the electrode. For example, the connection electrode of the second electrode of the first color sub-pixel 110 may include a sub-pixel row formed by the second color sub-pixel 120 and the third color sub-pixel 130 and the second electrode. of the second electrode of the third color sub-pixel 130 located between the sub-pixel rows formed by the one color sub-pixel 110 and away from the second electrode of the second color sub-pixel 120 . closer to the side

예를 들어, Y 방향으로 배열되는 제2 컬러 서브-픽셀(120) 및 제3 컬러 서브-픽셀(130)에서, 제2 컬러 서브-픽셀(120)의 제2 애노드 접속 비아(1233) 및 제3 컬러 서브-픽셀(130)의 제3 애노드 접속 비아(1333)는 Y 방향을 따라 연장되는 직선 상에 위치되고, 제2 컬러 서브-픽셀(120) 및 제3 컬러 서브-픽셀(130)에 인접한 제1 컬러 서브-픽셀(110)의 제1 애노드 접속 비아(1133)는 제1 스캐닝 라인 Ga1로부터 먼 직선의 측부 상에 위치된다. 예를 들어, 제1 컬러 서브-픽셀(110)의 제1 애노드 접속 비아(1133) 및 제2 컬러 서브-픽셀(120)의 접속 비아(354) 및 제3 컬러 서브-픽셀(130)의 접속 비아(354)는 Y 방향으로 연장되는 실질적으로 동일한 직선 상에 위치된다. 제2 컬러 서브-픽셀(120)의 제2 애노드 접속 비아(1233)는 제2 컬러 서브-픽셀(120)의 제2 발광 제어 트랜지스터 T5의 제2 전극과 중첩되고, 제3 컬러 서브-픽셀(130)의 제3 애노드 접속 비아(1333)는 제3 컬러 서브-픽셀(130)의 제2 발광 제어 트랜지스터 T5의 제2 전극과 중첩된다. 제1 컬러 서브-픽셀(110)의 제1 애노드 접속 비아(1133)는 제1 발광 제어 신호 라인 EM1로부터 먼 제1 컬러 서브-픽셀(110)의 제2 발광 제어 트랜지스터 T5의 제2 전극의 측부 상에 위치된다.For example, in the second color sub-pixel 120 and the third color sub-pixel 130 arranged in the Y direction, the second anode connection via 1233 of the second color sub-pixel 120 and the first The third anode connection via 1333 of the three color sub-pixel 130 is located on a straight line extending along the Y direction, and is connected to the second color sub-pixel 120 and the third color sub-pixel 130 . The first anode connection via 1133 of the adjacent first color sub-pixel 110 is located on the side of the straight line away from the first scanning line Ga1. For example, the connection of the first anode connection via 1133 of the first color sub-pixel 110 and the connection via 354 of the second color sub-pixel 120 and the third color sub-pixel 130 . The vias 354 are positioned on substantially the same straight line extending in the Y direction. The second anode connection via 1233 of the second color sub-pixel 120 overlaps the second electrode of the second emission control transistor T5 of the second color sub-pixel 120, and the third color sub-pixel ( The third anode connection via 1333 of 130 overlaps the second electrode of the second emission control transistor T5 of the third color sub-pixel 130 . The first anode connection via 1133 of the first color sub-pixel 110 is on the side of the second electrode of the second emission control transistor T5 of the first color sub-pixel 110 away from the first emission control signal line EM1 is located on

예를 들어, 도 12에 도시되는 바와 같이, 제4 접속 부분은 제2 컬러 서브-픽셀(120)의 픽셀 회로에서의 제2 발광 제어 트랜지스터 T5의 드레인 영역과 중첩된다. 제2 컬러 서브-픽셀(120)의 픽셀 회로에서의 제4 접속 부분의 형상은 제3 컬러 서브-픽셀의 제4 접속 부분의 것과 동일하고, 제2 컬러 서브-픽셀(120)의 픽셀 회로에서의 제4 접속 부분의 상대적 위치 관계는 제3 컬러 서브-픽셀의 제4 접속 부분의 것과 동일하다. X 방향으로의 제1 컬러 서브-픽셀(110)의 픽셀 회로에서의 제4 접속 부분(353)의 길이는 X 방향으로의 다른 2개의 컬러를 갖는 서브-픽셀들의 제4 접속 부분들(353)의 길이들 초과이다. 제1 컬러 서브-픽셀(110)의 픽셀 회로에서의 제4 접속 부분(353)은 제1 발광 제어 신호 라인 EM1과 중첩되지만, 다른 2개의 컬러를 갖는 서브-픽셀들의 제4 접속 부분들(353)은 제1 발광 제어 신호 라인 EM1과 중첩되지 않는다.For example, as shown in FIG. 12 , the fourth connection portion overlaps the drain region of the second light emission control transistor T5 in the pixel circuit of the second color sub-pixel 120 . The shape of the fourth connecting portion in the pixel circuit of the second color sub-pixel 120 is the same as that of the fourth connecting portion of the third color sub-pixel, and in the pixel circuit of the second color sub-pixel 120 . The relative positional relationship of the fourth connecting portion of ? is the same as that of the fourth connecting portion of the third color sub-pixel. The length of the fourth connecting portion 353 in the pixel circuit of the first color sub-pixel 110 in the X direction is equal to the fourth connecting portion 353 of the sub-pixels having the other two colors in the X direction. is greater than the lengths of The fourth connecting portion 353 in the pixel circuit of the first color sub-pixel 110 overlaps the first light emission control signal line EM1, but fourth connecting portions 353 of the sub-pixels having different two colors ) does not overlap with the first light emission control signal line EM1.

예를 들어, 도 12에 도시되는 바와 같이, 이러한 예에서의 디스플레이 기판은 제1 방향 및 제2 방향을 따라 어레이로 배열되는 복수의 픽셀 유닛들(1)을 포함하고, 하나의 픽셀 유닛(1)은 하나의 제1 컬러 서브-픽셀(110) 및 하나의 제1 컬러 서브-픽셀(110)에 인접한 하나의 제2 컬러 서브-픽셀(120) 및 하나의 제3 컬러 서브-픽셀(130)을 포함한다.For example, as shown in FIG. 12 , the display substrate in this example includes a plurality of pixel units 1 arranged in an array along a first direction and a second direction, and one pixel unit 1 ) is one first color sub-pixel 110 and one second color sub-pixel 120 and one third color sub-pixel 130 adjacent to one first color sub-pixel 110 ) includes

위 예에서, 각각의 서브-픽셀의 제2 전극의 형상, 크기 및 위치는 도면들에 개략적으로 도시된다는 점이 주목되어야 한다. 각각의 서브-픽셀에 대해, 실제 발광 영역은 픽셀 정의 층의 개구에 의해 정의된다. 예를 들어, 픽셀 정의 층은 각각의 서브-픽셀의 제2 전극(예를 들어, 애노드)의 에지를 커버하는 격자 구조 내에 있고, 픽셀 정의 층은 복수의 개구들을 포함하고, 각각의 개구는 하나의 서브-픽셀의 제2 전극의 부분을 노출시키고, 발광 층은 적어도 복수의 개구 내에 형성되고, 제1 전극(예를 들어, 캐소드)은 베이스 기판으로부터 먼 발광 층의 측부 상에 형성되고, 각각의 서브-픽셀의 개구에 대응하는 제1 전극 및 제2 전극은 발광 층을 구동하여 광을 방출한다. 예를 들어, 베이스 기판 상의 각각의 서브-픽셀의 픽셀 정의 층의 개구의 에지의 투영은 베이스 기판 상의 서브-픽셀의 제2 전극의 투영에 있어, 각각의 서브-픽셀의 배열, 픽셀 정의 층의 개구의 배열, 및 제2 전극의 배열 위치는 일-대-일 대응한다. 예를 들어, 각각의 컬러의 서브-픽셀의 제2 전극의 배열 위치는, 도 11a 및 도 12에 도시되는 바와 같이, 다양한 방식들로 이루어질 수 있고, 다른 픽셀 배열들에 또한 적용될 수 있다. 예를 들어, 각각의 서브-픽셀들의 픽셀 회로들은 X 방향 및 Y 방향으로 복수의 행들 및 복수의 열들의 어레이로 배열된다. 각각의 서브-픽셀의, 데이터 라인, 전원 라인, 커패시터 전극 등과 같은, 픽셀 회로 구조는 구동 트랜지스터 및 접속 전극 구조의 크기를 제외하고는 대략 동일할 수 있다. 예를 들어, Y 방향을 따라, 각각의 서브-픽셀들의 픽셀 회로들은 제1 컬러 서브-픽셀의 픽셀 회로, 제2 컬러 서브-픽셀의 픽셀 회로, 및 제3 컬러 서브-픽셀의 픽셀 회로의 순서로 배열되고, X 방향을 따라, 서브-픽셀들의 픽셀 회로들의 각각의 행은 반복적으로 배열된다.It should be noted that in the above example, the shape, size and position of the second electrode of each sub-pixel is schematically shown in the drawings. For each sub-pixel, the actual light emitting area is defined by the aperture of the pixel defining layer. For example, the pixel defining layer is in a lattice structure covering an edge of a second electrode (eg, anode) of each sub-pixel, the pixel defining layer comprising a plurality of openings, each opening having one exposing a portion of the second electrode of the sub-pixel of , the light emitting layer is formed in at least the plurality of openings, and the first electrode (eg, cathode) is formed on a side of the light emitting layer remote from the base substrate, each The first electrode and the second electrode corresponding to the opening of the sub-pixel of , drive the light emitting layer to emit light. For example, the projection of the edge of the opening of the pixel defining layer of each sub-pixel on the base substrate, in the projection of the second electrode of the sub-pixel on the base substrate, the arrangement of each sub-pixel, the pixel defining layer The arrangement of the openings and the arrangement position of the second electrode correspond to one-to-one correspondence. For example, the arrangement position of the second electrode of the sub-pixel of each color can be made in various ways, as shown in FIGS. 11A and 12 , and can also be applied to other pixel arrangements. For example, the pixel circuits of each sub-pixel are arranged in an array of a plurality of rows and a plurality of columns in the X and Y directions. The pixel circuit structure of each sub-pixel, such as a data line, a power supply line, a capacitor electrode, etc., may be approximately the same except for the size of the driving transistor and connection electrode structures. For example, along the Y direction, the pixel circuits of each sub-pixel are in the order of the pixel circuit of the first color sub-pixel, the pixel circuit of the second color sub-pixel, and the pixel circuit of the third color sub-pixel , and along the X direction, each row of pixel circuits of sub-pixels is repeatedly arranged.

다음의 진술들이 주목되어야 한다:The following statements should be noted:

(1) 본 개시내용의 실시예들의 첨부 도면들에서, 도면들은 본 개시내용의 실시예(들)와 관련된 구조(들)만을 수반하고, 다른 구조(들)는 공통 설계(들)라고 지칭될 수 있다.(1) In the accompanying drawings of embodiments of the present disclosure, the drawings involve only the structure(s) related to the embodiment(s) of the present disclosure, and the other structure(s) will be referred to as common design(s). can

(2) 어떠한 충돌도 없는 경우에, 하나의 실시예 또는 상이한 실시예들에서의 특징들이 조합될 수 있다.(2) In case there is no conflict, features in one embodiment or different embodiments may be combined.

위에 설명된 것은 단지 본 개시내용의 구체적인 구현들이고, 본 개시내용의 보호 범위가 이에 제한되는 것은 아니고, 본 개시내용의 보호 범위는 청구항들의 보호 범위에 기초하여야 한다.The above described are merely specific implementations of the present disclosure, the protection scope of the present disclosure is not limited thereto, and the protection scope of the present disclosure should be based on the protection scope of the claims.

Claims (23)

디스플레이 기판으로서,
베이스 기판 및 상기 베이스 기판 상에 배열된 복수의 서브-픽셀들 - 상기 복수의 서브-픽셀들의 적어도 일부는 유기 발광 엘리먼트 및 광을 방출하도록 상기 유기 발광 엘리먼트를 구동하기 위한 픽셀 회로를 포함하고, 상기 유기 발광 엘리먼트는 적층된 제1 전극, 발광 층 및 제2 전극을 포함하고, 상기 유기 발광 엘리먼트의 제2 전극은 상기 발광 층과 상기 베이스 기판 사이에 위치되고, 상기 유기 발광 엘리먼트의 제2 전극은 상기 픽셀 회로에 전기적으로 접속되고, 상기 픽셀 회로는 복수의 트랜지스터들을 포함하고, 상기 복수의 서브-픽셀들은 제1 방향 또는 제2 방향을 따라 배열되고, 상기 제1 방향은 상기 제2 방향과 교차됨 -;
상기 복수의 트랜지스터들의 채널들, 소스 영역들 및 드레인 영역들을 포함하는 활성 반도체 층;
상기 베이스 기판으로부터 먼 상기 활성 반도체 층의 측부 상에 위치된 제1 전도성 층;
상기 베이스 기판으로부터 먼 상기 제1 전도성 층의 측부 상에 위치된 제2 전도성 층;
상기 베이스 기판으로부터 먼 상기 제2 전도성 층의 측부 상에 위치된 소스-드레인 금속 층; 및
상기 베이스 기판으로부터 먼 상기 소스-드레인 금속 층의 측부 상에 위치된 제3 전도성 층을 포함하고,
상기 소스-드레인 금속 층은 제1 전력 신호 라인을 포함하고, 상기 제3 전도성 층은 제2 전력 신호 라인을 포함하고;
상기 디스플레이 기판은 리셋 전력 신호 라인들을 추가로 포함하고, 상기 리셋 전력 신호 라인들은 제1 리셋 전력 신호 라인 및 제2 리셋 전력 신호 라인을 포함하고;
상기 제1 리셋 전력 신호 라인 및 상기 제2 리셋 전력 신호 라인은 상기 픽셀 회로에 전기적으로 접속되고 리셋 신호를 제공하도록 구성되며; 상기 제1 전력 신호 라인 및 상기 제2 전력 신호 라인은 상기 픽셀 회로에 전기적으로 접속되는 디스플레이 기판.A display substrate comprising:
a base substrate and a plurality of sub-pixels arranged on the base substrate, at least a portion of the plurality of sub-pixels comprising an organic light emitting element and a pixel circuit for driving the organic light emitting element to emit light, the The organic light emitting element includes a stacked first electrode, a light emitting layer and a second electrode, the second electrode of the organic light emitting element is positioned between the light emitting layer and the base substrate, and the second electrode of the organic light emitting element comprises: electrically connected to the pixel circuit, the pixel circuit including a plurality of transistors, the plurality of sub-pixels being arranged along a first direction or a second direction, the first direction intersecting the second direction -;
an active semiconductor layer comprising channels, source regions and drain regions of the plurality of transistors;
a first conductive layer located on a side of the active semiconductor layer away from the base substrate;
a second conductive layer located on a side of the first conductive layer away from the base substrate;
a source-drain metal layer located on a side of the second conductive layer away from the base substrate; and
a third conductive layer located on a side of the source-drain metal layer away from the base substrate;
the source-drain metal layer comprises a first power signal line and the third conductive layer comprises a second power signal line;
the display substrate further comprises reset power signal lines, the reset power signal lines comprising a first reset power signal line and a second reset power signal line;
the first reset power signal line and the second reset power signal line are electrically connected to the pixel circuit and configured to provide a reset signal; The first power signal line and the second power signal line are electrically connected to the pixel circuit. 제1항에 있어서, 상기 디스플레이 기판은 데이터 라인들을 추가로 포함하고, 데이터 라인은 데이터 신호를 제공하기 위해 상기 픽셀 회로에 전기적으로 접속되고; 적어도 하나의 픽셀 회로는 구동 트랜지스터, 제1 발광 제어 트랜지스터, 제2 발광 제어 트랜지스터 및 제1 접속 부분을 포함하고, 상기 제1 접속 부분은 상기 소스-드레인 금속 층에 위치되고, 상기 제1 발광 제어 트랜지스터의 제1 전극은 제1 비아 홀을 통해 상기 제1 전력 신호 라인에 전기적으로 접속되고, 상기 제1 발광 제어 트랜지스터의 제2 전극은 상기 구동 트랜지스터의 제1 전극에 전기적으로 접속되고, 상기 제2 발광 제어 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 제2 전극에 전기적으로 접속되고, 상기 제2 발광 제어 트랜지스터의 제2 전극은 제2 비아를 통해 상기 제1 접속 부분에 전기적으로 접속되고;
상기 제1 방향을 따라 연장되는 제1 직선은 적어도 하나의 제1 비아 홀 및 적어도 하나의 제2 비아를 통과하는 디스플레이 기판.The display device of claim 1 , wherein: the display substrate further comprises data lines, the data lines electrically connected to the pixel circuit to provide a data signal; At least one pixel circuit includes a driving transistor, a first emission control transistor, a second emission control transistor, and a first connection portion, the first connection portion is located in the source-drain metal layer, the first emission control transistor A first electrode of the transistor is electrically connected to the first power signal line through a first via hole, and a second electrode of the first emission control transistor is electrically connected to a first electrode of the driving transistor, and a first electrode of the second emission control transistor is electrically connected to a second electrode of the driving transistor, and a second electrode of the second emission control transistor is electrically connected to the first connection portion through a second via;
A first straight line extending in the first direction passes through at least one first via hole and at least one second via. 제2항에 있어서, 상기 픽셀 회로는 제2 접속 부분을 추가로 포함하고, 상기 제2 접속 부분은 상기 제2 전력 신호 라인과 동일한 층에 배열되고, 상기 제2 접속 부분은 제3 비아 홀을 통해 상기 제1 접속 부분에 전기적으로 접속되고, 상기 제2 전력 신호 라인은 제4 비아를 통해 상기 제1 전력 신호 라인에 전기적으로 접속되고;
상기 제1 방향을 따라 연장되는 제2 직선은 적어도 하나의 제4 비아 홀 및 적어도 하나의 제3 비아를 통과하는 디스플레이 기판.3. The pixel circuit according to claim 2, wherein the pixel circuit further comprises a second connecting portion, the second connecting portion being arranged on the same layer as the second power signal line, and the second connecting portion passing through a third via hole. electrically connected to the first connecting portion via, and the second power signal line is electrically connected to the first power signal line via a fourth via;
A second straight line extending in the first direction passes through at least one fourth via hole and at least one third via. 제3항에 있어서, 상기 복수의 서브-픽셀들은 복수의 제1 컬러 서브-픽셀들, 복수의 제2 컬러 서브-픽셀들 및 복수의 제3 컬러 서브-픽셀들을 포함하고, 상기 베이스 기판에 수직인 방향에서, 상기 복수의 제3 컬러 서브-픽셀들 중 적어도 하나의 유기 발광 엘리먼트의 제2 전극은 적어도 2개의 데이터 라인들과 중첩되는 디스플레이 기판.4. The method of claim 3, wherein the plurality of sub-pixels comprises a plurality of first color sub-pixels, a plurality of second color sub-pixels and a plurality of third color sub-pixels, and wherein the plurality of sub-pixels is perpendicular to the base substrate. In the in-direction, the second electrode of the organic light emitting element of at least one of the plurality of third color sub-pixels overlaps the at least two data lines. 제4항에 있어서, 상기 복수의 서브-픽셀들의 상기 적어도 일부의 유기 발광 엘리먼트의 제2 전극은 주 전극 및 접속 전극을 포함하고, 상기 접속 전극은 상기 제2 발광 제어 트랜지스터에 전기적으로 접속되고, 상기 복수의 제2 컬러 서브-픽셀들 중 적어도 하나의 접속 전극 및 상기 복수의 제1 컬러 서브-픽셀들 중 적어도 하나의 접속 전극은 상기 제2 방향을 따라 연장되고, 상기 복수의 제3 컬러 서브-픽셀들 중 적어도 하나의 접속 전극은 상기 제1 방향을 따라 연장되는 디스플레이 기판.5. The method of claim 4, wherein the second electrode of the organic light emitting element of the at least some of the plurality of sub-pixels comprises a main electrode and a connecting electrode, the connecting electrode being electrically connected to the second light emission control transistor, at least one connection electrode of the plurality of second color sub-pixels and at least one connection electrode of the plurality of first color sub-pixels extend along the second direction, and the plurality of third color sub-pixels - a display substrate in which at least one connection electrode of the pixels extends along the first direction. 제1항에 있어서, 상기 제1 리셋 전력 신호 라인은 상기 제1 방향을 따라 연장되고, 상기 제2 리셋 전력 신호 라인은 상기 제2 방향을 따라 연장되는 디스플레이 기판.The display substrate of claim 1 , wherein the first reset power signal line extends along the first direction, and the second reset power signal line extends along the second direction. 제1항에 있어서, 상기 제1 리셋 전력 신호 라인은 상기 제2 전도성 층에 배치되고, 상기 제2 리셋 전력 신호 라인은 상기 소스-드레인 금속 층에 배치되는 디스플레이 기판.The display substrate of claim 1 , wherein the first reset power signal line is disposed in the second conductive layer, and the second reset power signal line is disposed in the source-drain metal layer. 제5항에 있어서, 상기 복수의 서브-픽셀들의 상기 적어도 일부의 접속 전극은 제5 비아 홀을 통해 상기 제2 접속 부분에 전기적으로 접속되고, 상기 제1 전도성 층은 상기 제1 방향을 따라 연장되는 발광 제어 신호 라인을 추가로 포함하고, 상기 발광 제어 신호 라인은 상기 제1 발광 제어 트랜지스터 및 상기 제2 발광 제어 트랜지스터의 게이트 전극들에 전기적으로 접속되고,
상기 베이스 기판 상의 적어도 하나의 서브-픽셀의 상기 제2 비아 홀의 적어도 일부의 정사 투영은 상기 베이스 기판 상의 상기 발광 제어 신호 라인의 정사 투영의 하나의 측부에 위치되고, 상기 베이스 기판 상의 상기 제5 비아 홀의 적어도 일부의 정사 투영은 상기 베이스 기판 상의 상기 발광 제어 신호 라인의 정사 투영의 다른 측부에 위치되는 디스플레이 기판.The method according to claim 5, wherein the connection electrode of the at least a portion of the plurality of sub-pixels is electrically connected to the second connection portion through a fifth via hole, and the first conductive layer extends along the first direction. and a light emission control signal line, wherein the light emission control signal line is electrically connected to gate electrodes of the first light emission control transistor and the second light emission control transistor;
an orthographic projection of at least a portion of the second via hole of at least one sub-pixel on the base substrate is located on one side of the orthographic projection of the emission control signal line on the base substrate, the fifth via on the base substrate and the orthographic projection of at least a portion of the hole is located on the other side of the orthographic projection of the emission control signal line on the base substrate. 제8항에 있어서, 적어도 하나의 제2 컬러 서브-픽셀에서, 상기 제5 비아 홀은 상기 제3 비아 홀보다 상기 주 전극의 중심에 더 가깝고; 적어도 하나의 제1 컬러 서브-픽셀에서, 상기 제5 비아 홀은 상기 제3 비아 홀보다 상기 주 전극의 중심에 더 가까운 디스플레이 기판.The method according to claim 8, wherein in at least one second color sub-pixel, the fifth via hole is closer to the center of the main electrode than the third via hole; in the at least one first color sub-pixel, the fifth via hole is closer to the center of the main electrode than the third via hole. 제4항에 있어서, 상기 제1 방향을 따라 연장되는 직선 상의 상기 제1 컬러 서브-픽셀의 유기 발광 엘리먼트의 제2 전극의 정사 투영은 3개의 서브-픽셀들에 각각 위치되는 3개의 제1 접속 부분들의 정사 투영들과 중첩되고, 상기 3개의 서브-픽셀들은 하나의 제1 컬러 서브-픽셀, 하나의 제2 컬러 서브-픽셀 및 하나의 제3 컬러 서브-픽셀을 포함하는 디스플레이 기판.5 . The three first connections according to claim 4 , wherein the orthographic projection of the second electrode of the organic light emitting element of the first color sub-pixel on a straight line extending along the first direction is located in the three sub-pixels respectively. A display substrate overlapping the orthographic projections of the portions, wherein the three sub-pixels comprise one first color sub-pixel, one second color sub-pixel and one third color sub-pixel. 제4항에 있어서, 상기 제1 방향을 따라 연장되는 직선 상의 상기 제1 컬러 서브-픽셀의 유기 발광 엘리먼트의 제2 전극의 정사 투영은 3개의 서브-픽셀들에 각각 위치되는 3개의 제2 접속 부분들의 정사 투영들과 중첩되고, 상기 3개의 서브-픽셀들은 하나의 제1 컬러 서브-픽셀, 하나의 제2 컬러 서브-픽셀 및 하나의 제3 컬러 서브-픽셀을 포함하는 디스플레이 기판.5 . The three second connections according to claim 4 , wherein the orthographic projection of the second electrode of the organic light emitting element of the first color sub-pixel on a straight line extending along the first direction is located in the three sub-pixels respectively. A display substrate overlapping the orthographic projections of the portions, wherein the three sub-pixels comprise one first color sub-pixel, one second color sub-pixel and one third color sub-pixel. 제4항에 있어서, 상기 복수의 제3 컬러 서브-픽셀들 중 적어도 하나에서, 상기 유기 발광 엘리먼트의 제2 전극은 상기 베이스 기판에 수직인 방향으로 상기 제3 컬러 서브-픽셀의 유기 발광 엘리먼트를 제어하는 상기 구동 트랜지스터의 채널과 중첩되지 않는 디스플레이 기판.5. The method of claim 4, wherein in at least one of the plurality of third color sub-pixels, the second electrode of the organic light emitting element directs the organic light emitting element of the third color sub-pixel in a direction perpendicular to the base substrate. A display substrate that does not overlap a channel of the driving transistor to be controlled. 제4항에 있어서, 상기 복수의 제1 컬러 서브-픽셀들 중 적어도 하나에서, 상기 유기 발광 엘리먼트의 제2 전극은 상기 베이스 기판에 수직인 방향으로 상기 제1 컬러 서브-픽셀의 유기 발광 엘리먼트를 제어하는 상기 구동 트랜지스터의 채널과 중첩되는 디스플레이 기판.5. The method of claim 4, wherein in at least one of the plurality of first color sub-pixels, the second electrode of the organic light emitting element directs the organic light emitting element of the first color sub-pixel in a direction perpendicular to the base substrate. A display substrate overlapping a channel of the driving transistor to be controlled. 제4항에 있어서, 적어도 하나의 서브-픽셀에서, 상기 유기 발광 엘리먼트의 상기 제2 전극은 상기 제3 비아를 노출시키는 디스플레이 기판.5. The display substrate of claim 4, wherein in at least one sub-pixel, the second electrode of the organic light emitting element exposes the third via. 제14항에 있어서, 상기 복수의 제1 컬러 서브-픽셀들 각각에서, 상기 베이스 기판 상의 상기 유기 발광 엘리먼트의 제2 전극의 정사 투영은 상기 베이스 기판 상의 상기 제3 비아 홀의 정사 투영과 중첩되지 않고; 상기 복수의 제2 컬러 서브-픽셀들 각각에서, 상기 베이스 기판 상의 상기 유기 발광 엘리먼트의 제2 전극의 정사 투영은 상기 베이스 기판 상의 상기 제3 비아 홀의 정사 투영과 중첩되지 않고; 상기 복수의 제3 컬러 서브-픽셀들 각각에서, 상기 베이스 기판 상의 상기 유기 발광 엘리먼트의 제2 전극의 정사 투영은 상기 베이스 기판 상의 상기 제3 비아 홀의 정사 투영과 중첩되지 않는 디스플레이 기판.15. The method of claim 14, wherein, in each of the plurality of first color sub-pixels, an orthographic projection of the second electrode of the organic light emitting element on the base substrate does not overlap an orthographic projection of the third via hole on the base substrate. ; in each of the plurality of second color sub-pixels, an orthographic projection of the second electrode of the organic light emitting element on the base substrate does not overlap an orthographic projection of the third via hole on the base substrate; in each of the plurality of third color sub-pixels, the orthographic projection of the second electrode of the organic light emitting element on the base substrate does not overlap with the orthographic projection of the third via hole on the base substrate. 제4항에 있어서, 상기 복수의 제1 컬러 서브-픽셀들 중 적어도 하나, 상기 복수의 제2 컬러 서브-픽셀들 중 적어도 하나 및 상기 복수의 제3 컬러 서브-픽셀들 중 적어도 하나 중에서, 상기 픽셀 회로는 저장 커패시터를 추가로 포함하고, 상기 저장 커패시터의 제1 전극은 상기 제2 전도성 층에 위치되고, 상기 저장 커패시터의 제2 전극은 상기 제1 전도성 층에 위치되고, 상기 저장 커패시터의 제1 전극과 상기 저장 커패시터의 제2 전극은 상기 베이스 기판에 수직인 방향으로 중첩되고 중첩 영역을 가지며;
상기 복수의 제1 컬러 서브-픽셀들 중 상기 적어도 하나 내의 중첩 영역은 상기 복수의 제2 컬러 서브-픽셀들 중 상기 적어도 하나 내의 중첩 영역과 상이하고; 또한/또는
상기 복수의 제1 컬러 서브-픽셀들 중 상기 적어도 하나 내의 중첩 영역은 상기 복수의 제3 컬러 서브-픽셀들 중 상기 적어도 하나 내의 중첩 영역과 상이한 디스플레이 기판.5. The method of claim 4, wherein: among at least one of the plurality of first color sub-pixels, at least one of the plurality of second color sub-pixels and at least one of the plurality of third color sub-pixels, the The pixel circuit further comprises a storage capacitor, wherein a first electrode of the storage capacitor is located in the second conductive layer, and a second electrode of the storage capacitor is located in the first conductive layer, and a second electrode of the storage capacitor is located in the first conductive layer. the first electrode and the second electrode of the storage capacitor overlap in a direction perpendicular to the base substrate and have an overlapping area;
an overlapping area within said at least one of said plurality of first color sub-pixels is different from an overlapping area within said at least one of said plurality of second color sub-pixels; Also/or
an overlapping area within said at least one of said plurality of first color sub-pixels is different from an overlapping area within said at least one of said plurality of third color sub-pixels. 제16항에 있어서, 상기 제1 컬러 서브-픽셀 내의 중첩 영역은 상기 복수의 제1 컬러 서브-픽셀들 중 적어도 하나, 상기 복수의 제2 컬러 서브-픽셀들 중 적어도 하나 및 상기 복수의 제3 컬러 서브-픽셀들 중 적어도 하나 중에서 가장 큰 디스플레이 기판.17. The method of claim 16, wherein an overlapping region within the first color sub-pixel is at least one of the plurality of first color sub-pixels, at least one of the plurality of second color sub-pixels and the plurality of third color sub-pixels. The largest display substrate among at least one of the color sub-pixels. 제4항 내지 제17항 중 어느 한 항에 있어서, 상기 제1 컬러 서브-픽셀은 청색 서브-픽셀이고, 상기 제2 컬러 서브-픽셀은 적색 서브-픽셀이고, 상기 제3 컬러 서브-픽셀은 녹색 서브-픽셀인 디스플레이 기판.18. The method according to any one of claims 4 to 17, wherein the first color sub-pixel is a blue sub-pixel, the second color sub-pixel is a red sub-pixel, and the third color sub-pixel is A display substrate that is a green sub-pixel. 제1항 내지 제17항 중 어느 한 항에 있어서, 적어도 하나의 제1 리셋 전력 신호 라인은 적어도 하나의 제2 리셋 전력 신호 라인에 전기적으로 접속되는 디스플레이 기판.18. The display substrate of any preceding claim, wherein the at least one first reset power signal line is electrically connected to the at least one second reset power signal line. 제19항에 있어서, 상기 제1 리셋 전력 신호 라인은 제6 비아를 통해 상기 제2 리셋 전력 신호 라인에 전기적으로 접속되는 디스플레이 기판.The display substrate of claim 19 , wherein the first reset power signal line is electrically connected to the second reset power signal line through a sixth via. 제16항 또는 제17항에 있어서, 상기 제2 전도성 층은 신호 패턴을 추가로 포함하고, 상기 신호 패턴은 상기 제2 방향에서 상기 제1 리셋 전력 신호 라인과 상기 저장 커패시터의 제1 전극 사이에 위치되고, 상기 신호 패턴은 상기 리셋 신호에 액세스하도록 구성되는 디스플레이 기판.18. The method of claim 16 or 17, wherein the second conductive layer further comprises a signal pattern, wherein the signal pattern is between the first reset power signal line and the first electrode of the storage capacitor in the second direction. and wherein the signal pattern is configured to access the reset signal. 제21항에 있어서, 상기 제1 전도성 층은 상기 제1 방향을 따라 연장되는 스캐닝 신호 라인을 추가로 포함하고, 상기 복수의 서브-픽셀들의 상기 적어도 일부의 픽셀 회로는 데이터 기입 트랜지스터를 추가로 포함하고, 상기 데이터 기입 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 제1 전극에 전기적으로 접속되고, 상기 데이터 기입 트랜지스터의 제2 전극은 데이터 신호를 수신하기 위해 상기 데이터 라인에 전기적으로 접속되도록 구성되고, 상기 데이터 기입 트랜지스터의 게이트 전극은 스캔 신호를 수신하기 위해 상기 스캐닝 신호 라인에 전기적으로 접속되도록 구성되고;
상기 제1 리셋 전력 신호 라인은 상기 제1 방향을 따라 연장되고, 상기 제2 방향에서, 상기 베이스 기판 상의 상기 신호 패턴의 정사 투영은 상기 베이스 기판 상의 상기 스캐닝 신호 라인의 정사 투영과 상기 베이스 기판 상의 상기 제1 리셋 전력 신호 라인의 정사 투영 사이에 위치되는 디스플레이 기판.22. The method of claim 21, wherein the first conductive layer further comprises a scanning signal line extending along the first direction, and wherein the pixel circuit of the at least some of the plurality of sub-pixels further comprises a data write transistor. and a first electrode of the data write transistor is electrically connected to a first electrode of the driving transistor, and a second electrode of the data write transistor is configured to be electrically connected to the data line to receive a data signal; a gate electrode of the data write transistor is configured to be electrically connected to the scanning signal line for receiving a scan signal;
The first reset power signal line extends along the first direction, and in the second direction, an orthographic projection of the signal pattern on the base substrate is an orthographic projection of the scanning signal line on the base substrate and on the base substrate. A display substrate positioned between the orthographic projection of the first reset power signal line. 제1항 내지 제17항 중 어느 한 항에 따른 디스플레이 기판을 포함하는 디스플레이 디바이스.A display device comprising the display substrate according to claim 1 .
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