KR20220098654A - 반도체 구조체 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 203
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 133
- 239000012528 membrane Substances 0.000 claims abstract description 124
- 150000004767 nitrides Chemical class 0.000 claims abstract description 118
- 238000000034 method Methods 0.000 claims description 41
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 15
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 12
- 239000013078 crystal Substances 0.000 claims description 12
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 10
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 5
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 claims description 5
- 239000005751 Copper oxide Substances 0.000 claims description 4
- 229910000431 copper oxide Inorganic materials 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 267
- 230000007547 defect Effects 0.000 description 15
- 239000000463 material Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
- 229910052594 sapphire Inorganic materials 0.000 description 10
- 239000010980 sapphire Substances 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000035882 stress Effects 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 229910002704 AlGaN Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 3
- 229920002239 polyacrylonitrile Polymers 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 239000004926 polymethyl methacrylate Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- VSCWAEJMTAWNJL-UHFFFAOYSA-K aluminium trichloride Chemical compound Cl[Al](Cl)Cl VSCWAEJMTAWNJL-UHFFFAOYSA-K 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 239000002105 nanoparticle Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229920000090 poly(aryl ether) Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 101150080924 CNE1 gene Proteins 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- CYTYCFOTNPOANT-UHFFFAOYSA-N Perchloroethylene Chemical group ClC(Cl)=C(Cl)Cl CYTYCFOTNPOANT-UHFFFAOYSA-N 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004793 Polystyrene Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- BERDEBHAJNAUOM-UHFFFAOYSA-N copper(I) oxide Inorganic materials [Cu]O[Cu] BERDEBHAJNAUOM-UHFFFAOYSA-N 0.000 description 1
- 239000011258 core-shell material Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- KRFJLUBVMFXRPN-UHFFFAOYSA-N cuprous oxide Chemical compound [O-2].[Cu+].[Cu+] KRFJLUBVMFXRPN-UHFFFAOYSA-N 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 125000000623 heterocyclic group Chemical group 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920002312 polyamide-imide Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229920002223 polystyrene Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000004064 recycling Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000000348 solid-phase epitaxy Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000010897 surface acoustic wave method Methods 0.000 description 1
- 238000001308 synthesis method Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 229950011008 tetrachloroethylene Drugs 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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- H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
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- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/483—Containers
- H01L33/486—Containers adapted for surface mounting
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
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- Power Engineering (AREA)
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Abstract
반도체 구조체 및 그 제조 방법을 제공한다. 본 반도체 구조체는, 기판, 기판과 함께 복수 개의 캐비티를 정의하고 기판과 동일한 결정 구조를 가지며 상부 표면의 높이가 기판에 대해 일정한 멤브레인 브릿지 및 멤브레인 브릿지상에 배치된 질화물 반도체층을 포함한다.
Description
개시된 실시예들은 반도체 구조체 및 그 제조 방법에 관한 것이다.
질화물 반도체는 전자 및 광전자 소자 분야에서 적용되고 있다. 질화물 반도체의 응용분야는 레이저 다이오드(LD)에서부터 고주파수 및 고온에서 작동할 수 있는 트랜지스터에 이르기까지의 넓은 영역을 커버한다. 그리고, 자외선 광검출기, 탄성 표면파 소자 및 발광 다이오드(LED)를 포함한다.
질화물계 반도체 소자를 형성하기 위한 기판으로 사파이어 기판이 많이 사용된다. 하지만, 사파이어 기판은 가격이 비싸고, 단단해서 칩 제작에 어려움이 있으며, 전기 전도성이 낮다. 그리고, 사파이어 기판을 대구경으로 에피 성장 시에, 낮은 열 전도도로 인해 고온에서 기판 자체의 휨 현상이 발생하여 대면적으로 제작하는 것이 어렵다.
이러한 한계를 극복하기 위해, 사파이어 기판 대신 실리콘 기판을 활용한 질화물계 반도체 소자의 개발이 이루어지고 있다. 실리콘 기판은 사파이어 기판에 비해 열전도도가 높기 때문에 고온에서 성장하는 질화물 박막 성장 온도에서도 기판의 휨 정도가 크지 않아 대구경의 박막 성장이 가능하다. 그러나, 실리콘 기판에 질화물 반도체층을 성장시 기판)과 박막 사이의 격자 상수 불일치로 인해 결함 밀도(dislocation density)가 커지고, 열팽창 계수의 불일치로 인해 크랙이 발생된다. 따라서, 결함 밀도를 감소시키기 위한 방법과 크랙 방지를 위한 방법이 많이 연구되고 있다.
또한, 대면적의 질화물 반도체층을 성장시킨 후 일반적으로 에칭을 통해 크기가 작은 질화물 반도체층(예를 들어, 마이크로 LED)를 제작할 수 있다. 예를 들어, 일정 크기의 마스크를 제작하고, 반도체 공정을 통해 마이크로 단위만큼의 질화물 반도체층을 에칭할 수 있다. 하지만, 질화물 반도체층을 에칭하게 되면 에칭 데미지에 의해 질화물 반도체층의 측면으로의 누설 전류가 유발될 수 있다. 이는 질화물 반도체층의 특성을 떨어뜨리는 단점이 있다.
소자 단위로 질화물 반도체층을 성장시키는 방법 및 그 구조를 제공한다.
결함 밀도를 감소시키면서 질화물 반도체층을 성장시키는 방법 및 그 구조를 제공한다.
일 유형에 따르면, 반도체 구조체의 제조 방법은, 기판상에 서로 이격 배치되는 복수 개의 희생층을 포함하는 희생층 패턴을 형성하는 단계; 희생층 패턴상에 상기 복수 개의 희생층을 감싸면서, 상부 표면의 높이가 상기 기판에 대해 일정한 멤브레인 브릿지를 형성하는 단계; 상기 기판과 상기 멤브레인 브릿지에 의해 정의되는 캐비티가 형성되도록 상기 기판으로부터 상기 희생층 패턴을 제거하는 단계; 상기 기판과 동일한 결정 구조로 상기 멤브레인 브릿지을 결정화시키는 단계; 및 상기 결정화된 멤브레인 브릿지상에 질화물 반도체층을 성장시키는 단계;를 포함한다.
그리고, 상기 희생층들간의 간격은, 상기 희생층들 각각의 폭보다 작을 수 있다.
또한, 상기 희생층들간의 간격은, 상기 희생층 각각의 폭의 1/2이하일 수 있다.
그리고, 상기 희생층들간의 간격은 500nm 이하일 수 있다.
또한, 상기 캐비티는, 상기 기판과 접할 수 있다.
그리고, 상기 멤브레인 브릿지는, 상기 기판의 두께 방향으로 상기 희생층들과 중첩되는 제1 영역; 및 상기 기판의 두께 방향으로 상기 희생층들과 중첩되지 않는 제2 영역;을 포함할 수 있다.
또한, 상기 제2 영역은, 상기 희생층들 사이의 공간을 채울 수 있다.
그리고, 상기 제2 영역의 폭은, 상기 제1 영역의 두께보다 작을 수 있다.
또한, 상기 제1 영역의 폭은, 1 ㎛이하일 수 있다.
그리고, 상기 제2 영역은, 일단은 서로 이격 배치되어 상기 기판에 접하고, 타단은 서로 접하는 제1 및 제2 서브 영역을 포함할 수 있다.
또한, 상기 캐비티는 제1 캐비티이고, 상기 제1 및 제2 서브 영역 사이에는 제2 캐비티가 형성될 수 있다.
그리고, 상기 제1 캐비티의 폭은, 상기 제1 영역에서 상기 기판으로 갈수록 작아질 수 있다.
또한, 상기 제2 캐비티의 크기는, 상기 제1 캐비티의 크기보다 작을 수 있다.
또한, 상기 멤브레인 브릿지는, 실리카(SiO2), 알루미나(Al2O3), 티타니아(TiO2), 지르코니아(ZrO2), 이트리아(Y2O3)-지르코니아, 산화구리(CuO, Cu2O) 및 산화탄탈륨(Ta2O5), 질화알루미늄(AlN), 질화실리콘(Si3N4) 중 적어도 하나를 포함할 수 있다.
한편, 일 실시예에 따른 반도체 구조체는, 기판; 상기 기판과 함께 복수 개의 캐비티를 정의하고, 상기 기판과 동일한 결정 구조를 가지며 상부 표면의 높이가 상기 기판에 대해 일정한 멤브레인 브릿지; 및 상기 멤브레인 브릿지상에 배치된 질화물 반도체층;을 포함할 수 있다.
그리고, 상기 멤브레인 브릿지는, 상기 기판의 두께 방향으로 상기 캐비티와 중첩되는 제1 영역; 및 상기 기판의 두께 방향으로 상기 캐비티와 중첩되지 않는 제2 영역;을 포함할 수 있다.
또한, 상기 제1 영역의 폭은, 상기 제2 영역의 폭보다 클 수 있다.
그리고, 상기 제2 영역의 폭은, 상기 제1 영역의 두께보다 작을 수 있다.
또한, 상기 제2 영역은, 일단은 서로 이격 배치되어 상기 기판에 접하고, 타단은 서로 접하는 제1 및 제2 서브 영역을 포함할 수 있다.
그리고, 상기 제1 및 제2 서브 영역 사이에는 또 다른 캐비티가 배치될 수 있다.
도 1은 일 실시예에 따른 질화물 반도체를 포함한 구조체를 나타내는 도면이다.
도 2a 내지 도 2e는 일 실시예에 따른 반도체 구조체를 제조하는 방법을 설명하는 도면이다.
도 3a 및 도 3b는 복수 개의 멤브레인상에 성장한 질화물 반도체층의 결함을 모식적으로 나타난 도면이다.
도 4는 다른 실시예에 따른 반도체 구조체를 도시한 도면이다.
도 5a 내지 도 5d는 일 실시예에 따른 반도체 구조체를 이용한 발광 다이오드를 제조하는 방법을 설명하는 도면이다.
도 6a는 다른 실시예에 따른 발광 다이오드를 도시한 도면이다.
도 6b는 또 다른 실시예에 따른 발광 다이오드를 도시한 도면이다.
도 7은 일 실시예에 따른 질화물 반도체층을 포함하는 디스플레이 장치를 도시한 도면이다.
도 8는 다른 실시예에 따른 디스플레이 장치를 도시한 도면이다.
도 2a 내지 도 2e는 일 실시예에 따른 반도체 구조체를 제조하는 방법을 설명하는 도면이다.
도 3a 및 도 3b는 복수 개의 멤브레인상에 성장한 질화물 반도체층의 결함을 모식적으로 나타난 도면이다.
도 4는 다른 실시예에 따른 반도체 구조체를 도시한 도면이다.
도 5a 내지 도 5d는 일 실시예에 따른 반도체 구조체를 이용한 발광 다이오드를 제조하는 방법을 설명하는 도면이다.
도 6a는 다른 실시예에 따른 발광 다이오드를 도시한 도면이다.
도 6b는 또 다른 실시예에 따른 발광 다이오드를 도시한 도면이다.
도 7은 일 실시예에 따른 질화물 반도체층을 포함하는 디스플레이 장치를 도시한 도면이다.
도 8는 다른 실시예에 따른 디스플레이 장치를 도시한 도면이다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하기로 한다. 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이러한 용어들은 구성 요소들의 물질 또는 구조가 다름을 한정하는 것이 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
"상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 질화물 반도체를 포함한 구조체(100)를 나타내는 도면이다. 도 1에 도시된 바와 같이, 질화물 반도체를 포함하는 구조체(100)는, 기판(110), 기판(110)과 함께 복수 개의 캐비티(C)를 정의하는 멤브레인 브릿지(130) 및 멤브레인 브릿지(130)상에 배치된 질화물 반도체층(150)을 포함할 수 있다.
기판(110)은 사파이어, 실리콘, SiC, GaAs 기판(110) 등 질화물 반도체층(150)의 이종 에피층 성장에 이용되는 이종 단결정 기판일 수 있다.
멤브레인 브릿지(130)는 기판(110)과 함께 이격 배치되는 복수 개의 캐비티(C)를 정의할 수 있다. 즉. 캐비티(C)의 일부는 기판(110)에 접하고 캐비티(C)의 나머지는 멤브레인 브릿지(130)에 접할 수 있다.
멤브레인 브릿지(130)는 하부 표면은 캐비티(C)와 접하는 제1 영역(131)과 하부 표면은 기판(110)과 접하는 제2 영역(132)을 포함할 수 있다. 그리고, 제1 영역(131) 및 제2 영역(132)의 상부 표면은 기판(110)에 대해 일정한 높이(H)를 가질 수 있다. 그리하여, 멤브레인 브릿지(130)는 전체적으로 동일한 높이(H)를 갖는 상부 표면을 가질 수 있다.
제1 영역(131)의 두께(t)는 기판(110)의 두께보다 작고, 후술하는 질화물 반도체층(150)의 두께보다도 작을 수 있다. 제1 영역(131)의 폭(w1)은 제2 영역(132)의 폭(w2)이상일 수 있다. 예를 들어, 제1 영역(131)의 두께(t)는 약 500nm이하일 수 있다, 제1 영역(131)의 폭(w2)은 1 ㎛이하일 수 다. . 또한, 제2 영역(132)의 폭(w2)은 500nm 이하일 수 있다.
멤브레인 브릿지(130)는 실리카(SiO2), 알루미나(Al2O3), 티타니아(TiO2), 지르코니아(ZrO2), 이트리아(Y2O3)-지르코니아, 산화구리(CuO, Cu2O) 및 산화탄탈륨(Ta2O5), 질화알루미늄(AlN), 질화실리콘(Si3N4) 등 산화물이나 질화물 중 적어도 하나를 포함할 수 있다. 이러한 멤브레인 브릿지(130)의 조성, 강도 및 두께(t) 중 적어도 어느 하나를 조절하면 후속적으로 이를 이용한 구조 상에 형성되는 질화물 반도체층(150)에 걸리는 응력을 조절할 수 있다.
멤브레인 브릿지(130)의 상부 표면상에 질화물 반도체층(150)이 배치될 수 있다. 예를 들어, 질화물 반도체층(150)은 제1 반도체층(151), 활성층(152) 및 제2 반도체층(153)을 포함할 수 있다.
제1 반도체층(151)은, 예를 들면, n형 반도체를 포함할 수 있다. 하지만 반드시 이에 한정되는 것은 아니며, 경우에 따라 제1 반도체층(151)은 p형 반도체를 포함할 수도 있다. 제1 반도체층(151)은 Ⅲ-Ⅴ족 계열의 n형 반도체, 예컨대, n-GaN을 포함할 수 있다. 이러한 제1 반도체층(151)은 단층 또는 다층 구조를 가질 수 있다. 예컨대, 제1 반도체층(151)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
활성층(152)은 제1 반도체층(151)의 상부 표면에 배치될 수 있다. 활성층(152)은 전자와 정공이 결합하면서 광을 발생시킬 수 있으며, 다중 양자 우물(MQW; Multi-Quantum Well) 구조 또는 단일 양자 우물(SQW; Single-Quantum Well) 구조를 가질 수 있다. 이러한 활성층(152)은 Ⅲ-Ⅴ족 계열의 반도체, 예컨대, InGaN, GaN, AlGaN, AlInGaN 등을 포함할 수 있다.
제2 반도체층(153)은 활성층(152)상에 제공되며, 제1 반도체층(151)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(153)은 p형 반도체층을 포함할 수 있다. 제2 반도체층(153)은, 예컨대, InAlGaN, GaN, AlGaN 및/또는 InGaN을 포함하며, Mg 등과 같은 도전성 도펀트가 도핑된 반도체층일 수 있다.
질화물 반도체층(150)은 상술한 제1 반도체층(151), 활성층(152), 및 제2 반도체층(153) 외에도 각 층의 상부 및/또는 하부에 또 다른 클래드층 및/또는 버퍼층을 더 포함할 수 있다.
상기한 질화물 반도체층(150)은 멤브레인 브릿지(130) 상에서 직접 성장할 수 있다.
도 2a 내지 도 2d는 일 실시예에 따른 반도체 구조체(100)를 제조하는 방법을 설명하는 도면이다.
도 2를 참조하면, 기판(110)상에 희생층 패턴(120)을 형성할 수 있다. 희생층 패턴(120)은 서로 이격 배치된 복수 개의 희생층(122)을 포함할 수 있다. 희생층 패턴(120)의 두께와 폭은 최종적으로 형성하려는 캐비티(C)를 고려하여 결정될 수 있다. 희생층(122)들간의 간격(w2)은 희생층(122)의 폭(w1)보다 작을 수 있다. 예를 들어, 희생층(122)들간의 간격(w2)은 희생층(122)의 폭(w1)의 1/2이하이거나, 1㎛이하일 수 있다. 희생층(122)들의 간격(w2)이 좁기 때문에 추후 멤브레인 브릿지(130)의 형성시 멤브레인 브릿지(130)의 물질이 희생층(122)들간의 간격(w2)을 채울 수 있다.
희생층 패턴(120)은 기판(110) 전체에 같은 패턴으로 균일하게 형성될 수 있다. 희생층 패턴(120)은 라인 앤드 스페이스 타입(line and space type)으로서 기판(110) 상에서 y축 방향 혹은 x축 방향으로 신장하는 모양을 가질 수 있다. 그러나, 이에 한정되지 않는다. 희생층 패턴(120)은 기판(110)에 국부적으로 다른 패턴으로 형성될 수도 있다.
희생층 패턴(120)은 사진식각 방법(photo lithography), 나노임프린트(nano-imprint) 방법, 유기물 나노입자 부착과 같은 다양한 방법을 통해 수행할 수 있다. 이와 같이 일 실시예에 따른 희생층 패턴(120)을 형성하는 방법이 비교적 간단하며, 기존에 PSS(patterned sapphire substrate)와 같은 기술에서 기판(110)을 에칭하는 경우에 비하면 기판(110)이 훼손되는 정도가 상대적으로 작고 공정을 단순화할 수 있다.
희생층 패턴(120)이 형성되는 기판(110)은 사파이어, 실리콘, SiC, GaAs 기판 등 질화물 반도체층(150)의 이종 에피층 성장에 이용되는 모든 이종 단결정 기판이 이용될 수 있다.
도 2b를 참조하면, 희생층 패턴(120) 상에 희생층 패턴(120)을 덮는 멤브레인 브릿지(130)를 형성할 수 있다. 원자층 증착(Atomic Layer Deposition : ALD), 습식 합성(wet synthesis), 금속 박막 형성 후 산화공정(metal deposition and oxidation), 스퍼터링 등 다양한 방법으로 멤브레인 브릿지(130)가 형성될 수 있다. 멤브레인 브릿지(130)가 질화물 반도체층(150)의 성장을 위한 씨드가 될 수 있다.
멤브레인 브릿지(130)의 두께(t)는 20~100nm일 수 있으며, 이 두께(t)는 추후 성장하는 반도체층의 두께와의 상관성으로 인해 결정학적인 특징을 만들어 내는 중요한 요소가 될 수 있다.
멤브레인 브릿지(130)는 후속적으로 기판(110)과의 캐비티(C)를 정의하는 것으로, 멤브레인 브릿지(130)를 형성할 때에는 희생층 패턴(120)이 변형되지 않는 온도 한도 내에서 수행될 수 있다. 멤브레인 브릿지(130)는 희생층 패턴(120)이 제거된 후 구조물이 본래의 형상이 안정적으로 유지될 수 있는 두께(t)로 한다. 구조적으로 안정된 캐비티(C)가 기판(110) 위에 존재하기 위해서는 멤브레인 브릿지(130) 형성시에 멤브레인 브릿지(130)의 일부가 기판(110)과 직접 접촉하는 것이 유리하다.
멤브레인 브릿지(130)는 기판(110)의 두께 방향으로 희생층(122)들과 중첩되는 제1 영역(131)과 희생층(122)들과 중첩되지 않는 제2 영역(132)을 포함할 수 있다. 제1 영역(131)의 상부 표면과 제2 영역(132)의 상부 표면은 기판에 대해 높이일한 높이(H)를 갖는 바, 추후 멤브레인 브릿지(130)에서 성장되는 질화물 반도체층(150)은 제1 및 제2 영역(132) 상관없이 결함 밀도가 유사할 수 있다.
제2 영역(132)은 기판(110)과 직접적으로 접하여 멤브레인 브릿지(130)가 희생층(122)이 없더라도 멤브레인 브릿지(130)의 형태를 유지하도록 한다. 제2 영역(132)의 폭(w2)은 제1 영역(131)의 폭(w1)이하일 수 있으며 제1 영역(131)의 두께(t) 이하일 수도 있다. 제2 영역(132)의 폭(w2)이 크면 기판(110)으로부터 질화물 반도체층(150)을 분리하기 어려워질 수 있는 바, 제2 영역(132)의 폭(w2)은 500nm이하일 수 있다.
멤브레인 브릿지(130)는 비정질 물질일 수 있다. 예를 들어, 멤브레인 브릿지(130)는 비정질의 실리카(SiO2), 알루미나(Al2O3), 티타니아(TiO2), 지르코니아(ZrO2), 이트리아(Y2O3)-지르코니아, 산화구리(CuO, Cu2O) 및 산화탄탈륨(Ta2O5), 질화알루미늄(AlN), 질화실리콘(Si3N4) 등 산화물이나 질화물 중 적어도 하나를 포함할 수 있다. 사파이어 기판상에 알루미나 멤브레인 브릿지를 형성하는 것이 바람직하다. 이러한 멤브레인 브릿지(130)의 조성, 강도 및 두께(t) 중 적어도 어느 하나를 조절하면 후속적으로 이를 이용한 구조 상에 형성되는 질화물 반도체층(150)에 걸리는 응력을 조절할 수 있다. 멤브레인 브릿지(130)는 도시한 바와 같이 희생층 패턴(120)을 덮으면서 기판(110) 위에 전면적으로 형성된다.
알루미나는 ALD와 같은 증착 방법으로 기판(110)과 희생층 패턴(120)의 모양을 따라 균일한 두께(t)로 형성할 수 있다. 증착 방법 대신에 습식 용액을 이용한 습식 합성 방법도 가능하다. 습식 용액을 기판(110)과 희생층 패턴(120)의 모양을 따라 균일하게 코팅한 후 가열, 건조 혹은 화학 반응을 통해 알루미나를 합성할 수 있다. 예를 들어 알루미늄 클로라이드(AlCl3)와 같은 알루미늄 전구체 분말을 테트라클로로에틸렌(C2Cl4)과 같은 용매에 혼합한 후 희생층 패턴(120)이 형성된 기판(110)에 적용하여 코팅하고 산소 분위기에서 가열하여 반응시키면 알루미나 박막을 입힐 수 있다. 혹은 금속 Al 박막을 스퍼터링 등의 방법으로 증착한 후에 산화 공정을 수행하여 알루미나를 형성하기도 한다. 이러한 알루미나는 비정질 또는 미세한 입자의 다결정으로 이루어진 상태로 형성된다.
도 2c에 도시된 바와 같이, 기판(110)으로부터 희생층 패턴(120)을 제거할 수 있다. 희생층 패턴(120)은 감광막, 나노임프린트용 수지 혹은 유기물 나노입자와 같은 폴리머이므로 이를 쉽게 제거하는 방법은 가열이다. 자연발화점이 보통 600
부근인 감광막은 열에 의해서 쉽게 제거될 수 있다. 그리고 산화 방식으로 더욱 쉽게 태워 제거하기 위해서는 산소를 포함하는 가스와의 화학 반응을 추가할 수 있다. 산소 분위기에서 고온으로 가열하면 흔히 애싱(ashing)이라고 부르는 열분해 공정에 의해 폴리머 성분을 쉽게 제거할 수 있다. 예컨대 산소 분위기에서의 열처리로 제거할 수 있다. 산소 분위기의 열처리가 적절하지 않은 경우, 예를 들어 기판(110)이 실리콘 기판(110)이어서 산화물 생성이 우려되는 경우라면 유기 용매를 이용한 습식 제거를 이용할 수도 있다. 희생층 패턴(120)을 제거하고 나면, 도 2c에 도시한 바와 같이 기판(110)과 멤브레인 브릿지(130)로 정의되는 캐비티(C)을 형성할 수 있다. 본 실시예에서는 서로 분리된 복수 개의 캐비티(C)이 형성되지만, 처음에 형성하는 희생층 패턴(120) 모양에 따라 캐비티(C)의 모양이 달라질 수 있다. 캐비티(C)는 희생층 패턴(120)이 반전된 형상을 갖는다.
희생층(122)상에 형성된 멤브레인 브릿지(130)는 보통 비정질이거나 매우 작은 입자로 이루어진 다결정을 갖는 것이 일반적이다. 희생층 패턴(120)을 제거함으로써 캐비티(C)을 형성한 후에는, 도 2d에 도시된 바와 같이, 멤브레인 브릿지(130)을 열처리할 수 있다. 그리하여, 비정질 혹은 다결정 멤브레인 브릿지(130)를 결정화시킬 수 있다.
희생층 패턴(120) 제거 열처리와 멤브레인 브릿지(130) 열처리는 단계적으로 온도를 올려 진행하거나 연속적인 공정으로 진행할 수 있다. 기판(110)이 사파이어 기판(110)이고 멤브레인 브릿지(130)가 알루미나인 경우처럼 멤브레인 브릿지(130)가 기판(110)과 조성이 같은 물질인 경우에, 예를 들어 1000
부근으로 가열을 하면 열처리에 의해 멤브레인 브릿지(130)는 기판(110)과 동일한 결정 방향을 갖는 구조로 변형되어 결정화된 멤브레인 브릿지(130)가 될 수 있다.
이에 따라 결정화된 멤브레인 브릿지(130)와 기판(110) 사이의 계면(도면에서는 점선으로 표시)은 사라지게 된다. 그 이유는 고온 열처리 동안 기판(110)과 직접 접촉하고 멤브레인 브릿지(130) 부분에서 고체상 에피성장(solid phase epitaxy)이 일어나서 기판(110)의 결정 방향을 따라 결정화가 일어나기 때문이다. 고체상 에피택시는 기판(110)과 멤브레인 브릿지(130) 사이의 계면에서부터 시작되어 멤브레인 브릿지(130)가 비정질로 이루어진 경우에는 최종적으로 결정화된 멤브레인 브릿지(130)는 다결정이 되거나, 미세한 다결정은 그 크기가 더 커지거나 바람직한 경우에는 기판(110)과 같은 단결정으로 바뀌게 된다.
이러한 결정화는 멤브레인 브릿지(130)의 적어도 일부, 특히 전체에 걸쳐 일어날 수 있다. 캐비티(C) 위의 결정화된 멤브레인 브릿지(130) 부분은 추후 질화물 반도체 에피층 성장시 씨앗 부분으로 작용을 하게 되므로 캐비티(C) 위의 멤브레인 브릿지(130) 부분은 반드시 결정화가 되어 있어야 한다. 멤브레인 브릿지(130)의 상부 표면은 질화물 반도체층(150)의 기판이 될 수 있다.
다음으로, 도 2e에 도시된 바와 같이, 결정화된 멤브레인 브릿지(130)상에 질화물 반도체층(150)을 더 형성할 수 있다. 질화물 반도체층(150)의 폭은 멤브레인 브릿지(130)의 크기에 의해 결정될 수 있다. 예를 들어, 질화물 반도체층(150)의 폭은 멤브레인 브릿지(130)의 폭보다 클 수 있다. 또한, 멤브레인 브릿지(130)의 크기는 희생층(122)을 몇 개 연결하느냐에 따라 결정되는 바, 결국, 질화물 반도체층(150)의 폭은 멤브레인 브릿지(130)의 의해 연결된 희생층(122)의 개수로부터 예상될 수 있다.
질화물 반도체층(150)은 다층 구조로 형성될 수 있다. 질화물 반도체층(150)은 제1 반도체층(151), 활성층(152) 및 제2 반도체층(153)을 포함할 수 있다. 질화물 반도체층(150)은 GaN, InN, AlN 또는 이들의 조합인 GaxAlyInzN(0<x,y,z<1) 등의 질화물 반도체 물질을 포함한다. 질화물 반도체층(150) 물질 종류에 따라 밴드갭 조절이 되어 자외선, 가시광선, 적외선 영역의 빛을 방출하도록 할 수 있다. 이 때, 질화물 반도체층(150)은 기판(110) 상에서부터 성장하는 것이 아니라 결정화된 멤브레인 브릿지(130) 부분에서부터 씨앗이 성장할 수 있다. 증착 온도, 기체의 압력, 유량 등을 조절함으로써 질화물 반도체층(150)이 결정화된 멤브레인 브릿지(130)에서 성장하도록 할 수 있다.
상기와 같이 멤브레인 브릿지(130)상에 질화물 반도체층(150)을 성장하여 발광 다이오드를 제작하는 경우, 다음과 같은 장점을 얻을 수 있다. 첫째, 멤브레인 브릿지(130)가 컴플라언트 기판(compliant substrate) 역할을 수행하는 바, 질화물 반도체층(150)은 응력이 해소되면서 성장하기 때문에 다양한 특성을 갖는 질화물 반도체층(150)이 성장될 수 있다. 둘째, 성장하는 질화물 반도체층(150)은 자연스럽게 반도체층 양단을 덮는 코어 쉘(core-shell) 구조로 성장하기 때문에 하나의 멤브레인 브릿지(130)에 독립적으로 이용될 수 있는 하나의 질화물 반도체층이 성장될 수 있다. 그리하여, 반도체층의 양단을 에칭할 필요가 없으며, 에칭 데미지에 의한 전류 주입 효율이 감소되는 것을 막을 수 있다. 셋째, 멤브레인 브릿지(130)와 질화물 반도체층(150)은 격자(lattice) 차이에 의해 결함(defect)가 생길 수 밖에 없지만 멤브레인 브릿지(130)상에서 질화물 반도체층(150)은 측면 성장(lateral growth)을 하기 때문에 결함 밀도(defect density)가 감소되는 효과가 있다.
한편, 질화물 반도체층(150)이 복수 개의 패턴상에 성장하는 것보다 하나의 멤브레인 브릿지(130)상에 성장하면 라인 결함도 줄어들 수 있다.
도 3a 및 도 3b는 복수 개의 멤브레인상에 성장한 질화물 반도체층(150)의 결함을 모식적으로 나타난 도면이다.
복수 개의 멤브레인상에 하나의 질화물 반도체층(250)을 형성하는 경우, 도 3a에 도시된 바와 같이, 복수 개의 멤브레인(231) 각각에서 성장된 질화물 반도체층(251)이 성장한다. 각 질화물 반도체층(251)은 측면 성장하면서, 도 3b에 도시된 바와 같이, 서로 만나서 하나의 질화물 반도체층(250)이 된다. 각 질화물 반도체층(251)이 성장하면서 만나게 되는 경계에서 상대적으로 더 많은 결함이 생길 가능성이 존재한다.
도 3b에 도시된 바와 같이, 측면 성장이 만나는 경계는 멤브레인(231)위에서 발생하는 결함과는 다르게 방향성이 뚜렷하고 계면 전체에서 발생하기 때문에 라인 결함이라고 칭할 수 있다. 질화물 반도체층(250)의 결함 밀도가 전체적으로 낮다 하더라도, 상기한 라인 결함은 향후 IQE(Internal Quantum Efficiency) 감소나 전류주입에서의 누설 원인으로 작용할 가능성이 크다.
그러나, 일 실시예에 따른 질화물 반도체층(150)은 하나의 멤브레인 브릿지(130)상에서 성장하기 때문에 라인 결함이 발생하지 않는다. 따라서, 일 실시예에 따른 질화물 반도체층(150)은 라인 결함에 따른 전류 누설을 방지할 수 있다.
또한, 질화물 반도체층(250)은, 캐비티(C) 위에 배치된 멤브레인의 상부 표면 뿐만 아니라, 캐비티(C)의 측면상에 있는 멤브레인 또는 기판(110)상에 배치된 메브레인에서도 성장될 수 있다. 캐비티(C)의 측면상에 있는 멤브레인 또는 기판(110)상에 배치된 메브레인으로부터 성장된 질화물 반도체층을 기생 질화물 반도체층이라고 칭할 수 있다. 상기한 기생 질화물 반도체층은 질화물 반도체층(250)과 접할 수 있으며, 질화물 반도체층(250)으로부터 제거하여야 하는 추가 공정을 요구하거나, 질화물 반도체층(250)의 성능을 저하시킬 수 있다.
일 실시예에 따른 질화물 반도체층(150)은 하나의 멤브레인 브릿지(130)상에서 성장하기 때문에 기생 질화물 반도체층이 성장하는 것을 차단할 수도 있다.
또한, 하나의 멤브레인상에 하나의 질화물 반도체층(150)을 형성하는 것도 고려할 수 있다. 질화물 반도체층(150)의 폭은 멤브레인의 폭에 의해 결정되는 바, 질화물 반도체층(150)의 크기가 마이크로 단위인 경우, 멤브레인의 폭도 마이크로 단위인 것이 바람직하다. 희생층(122)상에 멤브레인을 형성한 후 희생층(122)을 제거하면, 멤브레인의 두께가 얇고 멤브레인의 폭이 크기 때문에 멤브레인이 처질 가능성이 있다. 그러면, 질화물 반도체층(150)은 동일 결정면상에 형성되지 않을 수 있다.
일 실시예에 따른 멤브레인 브릿지(130)은 기판(110)과 접하는 3개 이상의 제2 영역(132)을 포함하고, 제1 영역(131)과 제2 영역(132)의 상부 표면은 기판(110)에 대해 동일한 높이(H)를 갖는 평탄한 표면을 갖는다. 그리하여, 멤브레인 브릿지(130)의 상부 표면은 동일한 결정면을 갖는다. 일 실시예에 따른 멤브레인 브릿지(130)는 처지지 않기 때문에 질화물 반도체층(150)은 멤브레인 브릿지(130)의 동일한 결정면상에 형성될 수 있다.
일 실시예에 따라 결정화된 멤브레인 브릿지(130)는 그 위에서 성장하는 질화물 반도체층(150)과 응력을 나누어서 해소할 수 있기에 컴플라이언트 층(compliant layer)의 역할을 할 수 있게 되고, 질화물 반도체층(150)은 전위를 발생시킬 수 있는 응력이 해소되면서 성장하기 때문에 결함 밀도가 작은 고품질로 성장될 수 있다.
캐비티(C)이 존재하므로 기판(110)과 그 위에 형성하는 질화물 반도체층(150) 사이의 열팽창계수 차이가 있다면 캐비티(C)가 방향으로 늘어나거나 압축되는 형태로 국부적인 변형을 일으켜 응력 에너지를 소모시킬 수 있다. 이에 따라 질화물 반도체층(150)에 걸리는 열응력을 감소시킬 수 있고, 따라서 기판(110)이 휘어짐 현상을 줄일 수 있다.
특히, 이러한 캐비티(C)은 희생층 패턴(120)의 모양, 크기, 2차원 배열 등을 조절하여 제어할 수 있기 때문에 이러한 반도체 구조체(100)로부터 제조되는 LED의 광학적 특성, 예컨대 방출 패턴을 조절할 수 있다. 그리고, 희생층 패턴(120) 형성시 식각 또는 나노임프린트와 같은 제어된 방법으로 형성하기 때문에 캐비티(C)이 불규칙적이거나 무작위로 형성되는 것이 아니라 제어된 방법으로 형성되므로 재현성이 좋고 소자 균일도가 우수하다.
한편, 질화물 반도체층(150)을 기판(110) 위에 성장하게 되면, 질화물 반도체층(150)과 기판(110)은 원자 수준의 접합을 하기 때문에 질화물 반도체층(150)을 기판(110)에서 분리하기 위해서는 레이저 리프트 오프와 같은 특수한 공정이 필요하다. 일 실시예에서는 기판(110)과 질화물 반도체층(150) 사이에 멤브레인 브릿지(130)가 존재하므로 레이저 리프트 오프를 사용하지 않고 작은 기계적 힘으로 멤브레인 브릿지(130)를 붕괴시켜 멤브레인 브릿지(130)와 기판(110)을 분리하는 것이 용이해질 수 있다. 인장 혹은 압축 등의 작은 기계적인 힘으로도 분리가 되므로, 질화물 반도체층(150)이 휘어지거나 크랙이 발생하거나 깨지는 일이 없이 질화물 반도체층(150)은 기판(110)으로부터 분리될 수 있다.
따라서, 기판(110)과 질화물 반도체층(150)의 분리가 필요한 응용 분야, 예컨대 수직형 LED 또는 수평형 LED, 임의의 기판(110)에 이전된 LED 제조에 매우 유리하고 기판(110)을 재활용할 수 있다.
도 4는 다른 실시예에 따른 반도체 구조체(100)를 도시한 도면이다. 도 1과 도 4를 비교하면 도 4의 반도체 구조체(100a)는 기판(110)으로 갈수록 폭(w)이 좁아지는 제1 캐비티(C1)를 포함할 수 있다. 상기한 제1 캐비티(C1)는 기판(110)으로 갈수록 폭이 좁아지는 희생층을 이용하여 형성될 수 있다.
멤브레인 브릿지(330)는 하부 표면은 제1 캐비티(C1)와 접하는 제1 영역(331)과 하부 표면은 기판(110)과 접하는 제2 영역(332)을 포함할 수 있다. 그리고, 제1 영역(331) 및 제2 영역(332)의 상부 표면은 기판(110)에 대해 일정한 높이(H)를 가질 수 있다. 그리하여, 멤브레인 브릿지(130)는 전체적으로 동일한 높이(H)를 갖는 상부 표면을 가질 수 있다.
제2 영역(332)은 하부 영역은 서로 이격 배치되고 상부 영역은 서로 접하는 제1 및 제2 서브 영역(332a, 332b)을 포함할 수 있다. 그리고, 상기한 제1 및 제2 서브 영역(332a, 332b) 사이에는 제2 캐비티(C2)가 형성될 수 있다. 제2 캐비티(C2)는 멤브레인 브릿지(330)의 형성 과정에서 형성될 수 있다. 제2 캐비티(C2)의 크기는 제1 캐비티(C1)의 크기보다 작을 수 있다. 역상의 희생층을 이용하여 멤브레인 브릿지(330)를 형성하면 좀더 얇은 두께(t1)의 멤브레인 브릿지(330)를 형성할 수 있다.
도 4의 반도체 구조체(100a)은 도 1의 반도체 구조체(100)의 제조 방법과 동일한 방법으로 제조될 수 있다. 다만 희생층 패턴의 구조가 상이한 바 도 4의 반도체 구조체(100a)는 제2 캐비티(C2)를 더 가질 수 있다.
도 5a 내지 도 5d는 일 실시예에 따른 반도체 구조체(100)를 이용한 발광 다이오드를 제조하는 방법을 설명하는 도면이다.
도 5a에 도시된 바와 같이, 기판(110)상에 멤브레인 브릿지(130) 및 질화물 반도체층(150)이 순차적으로 형성되어 있는 반도체 구조체(100)를 준비한다. 반도체 구조체(100)의 제조 방법은 앞서 설명하였는바, 구체적인 설명은 생략한다.
도 5b에 도시된 바와 같이, 질화물 반도체층(150)상에 절연막(160) 및 제1 전극(170)을 형성한다. 절연막(160)은 질화물 반도체층(150)의 상부 영역 및 측부 영역 중 적어도 일부를 감쌀 수 있다. 절연막(160)은 질화물 반도체층(150)의 일부 영역을 노출시키는 홀(h1)을 포함할 수 있다. 절연막(160)은 실리카(SiO2), 알루미나(Al2O3), 티타니아(TiO2), 지르코니아(ZrO2), 이트리아(Y2O3)-지르코니아, 산화구리(CuO, Cu2O) 및 산화탄탈륨(Ta2O5), 질화알루미늄(AlN), 질화실리콘(Si3N4) 등 산화물이나 질화물 중 적어도 하나를 포함할 수 있다.
상기한 홀(h1)에 의해 노출된 질화물 반도체층(150)의 제2 반도체층(153)은 n형 또는 p형 반도체층일 수 있다. 절연막(160)상에 제1 전극(170)이 배치될 수 있다. 제1 전극(170)은 홀(h1)을 통해 질화물 반도체층(150)과 전기적으로 접할 수 있다. 제1 전극(170)은 Al, Au, Pt, Mo, Cu, Ag, 및/또는 Zn 을 포함할 수 있다. 발광 다이오드의 구조에 따라 절연막(160)은 배치되지 않을 수도 있다.
도 5c에 도시된 바와 같이, 제1 전극(170)이 형성된 질화물 반도체층(150)을 다른 기판(410)(이하 '전사 기판'이라고 칭할 수 있다. )에 전사할 수 있다. 예를 들어, 제1 전극(170)을 전사 기판(410)에 본딩시킨 후 기계적 힘을 가하여 질화물 반도체층(150)과 기판(110)을 분리시킬 수 있다. 예를 들어, 멤브레인 브릿지(130)에 인장력, 압축력 및 회전력 등을 가하여 멤브레인 브릿지(130)의 제2 영역(132)을 붕괴시킴으로써 기판(110)과 질화물 반도체층(150)을 분리시킬 수 있다.
남아 있는 멤브레인 브릿지(130)를 제거한 후, 도 5d에 도시된 바와 같이, 질화물 반도체층(150)상에 제2 전극(180)을 형성할 수 있다. 그리하여, 발광 다이오드를 제조할 수 있다. 제2 전극(180)은 전도성 물질을 포함하며, 제1 전극(170)과 동일한 물질일 수도 있고 다른 물질을 포함할 수 있다. 하나의 발광 다이오드(400)는 에칭 공정없이 하나의 반도체 구조체(100)로부터 제조될 수 있는 바, 에칭 공정에 따른 성능 저하를 개선시킬 수 있다.
도 6a는 다른 실시예에 따른 발광 다이오드(400a)를 도시한 도면이다. 도 6a에 도시된 바와 같이, 발광 다이오드(400a)는 멤브레인 브릿지(130)의 일부만을 제거하고 일부의 멤브레인 브릿지(130a)을 질화물 반도체층(150)상에 남겨놓는다. 예를 들어, 멤브레인 브릿지에 홀(h2)을 형성하여 질화물 반도체층(150)을 노출시킨다. 그리고, 질화물 반도체층(150)에 전기적으로 접하도록 제2 전극(180a)을 형성할 수도 있다. 멤브레인 브릿지(130a)도 절연 물질인 바 남아 있는 멤브레인 브릿지(130)는 질화물 반도체층(150)에서의 누설 전류를 방지할 수 있다.
도 6b는 또 다른 실시예에 따른 발광 다이오드(400b)를 도시한 도면이다. 도 6b에 도시된 바와 같이, 질화물 반도체층(150a)의 제1 반도체층은 요철 구조를 포함할 수 있다. 상기한 요철 구조 상에 제2 전극(180b)이 배치될 수 있다. 요철 구조는 발광 면적을 증대시키고, 발광의 임계각을 증가시키며, 이에 따라 발광 다이오드의 발광 효율을 향상시킬 수 있다. 도 6b에서는 질화물 반도체층(150a)의 제1 반도체층의 표면은 요철 구조를 갖는다고 하였으나 이에 한정되지 않는다. 질화물 반도체층(150)의 제2 반도체층의 표면도 요철 구조를 가질 수 있다.
도 7은 일 실시예에 따른 질화물 반도체층을 포함하는 디스플레이 장치의 일부를 나타내는 도면이다. 도 7를 참조하면, 디스플레이 장치(500)는 복수의 화소들이 제공된 기판(510)을 포함할 수 있다. 하나의 화소는 기판(510) 상에 제공된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다.
제1 내지 제3 서브 화소(SP1, SP2, SP3)는 하나의 화소에서 영상을 표시하는 화소 영역이며 광이 출사되는 발광 영역일 수 있다.
제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각은 기판(510), 구동 소자층(520), 표시 소자층(530), 커버 구조층(540)을 포함할 수 있다.
기판(510)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 기판(510)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
구동 소자층(520)는 기판(510) 상에 배치된 버퍼층(521), 버퍼층(521) 상에 배치된 트랜지스터(TFT), 구동 전압 배선(미도시)을 포함할 수 있다.
버퍼층(521)은 트랜지스터(TFT)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(521)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다.
버퍼층(521)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼층(521)은 기판(510)의 재료 및 공정 조건에 따라 생략될 수도 있다.
트랜지스터(TFT)는 표시 소자층(530)에 포함된 복수의 발광 다이오드(LD1, LD2, LD3)들 중 대응하는 발광 다이오드를 구동할 수 있다. 트랜지스터(TFT)는 반도체층(SC), 게이트 전극(G), 소스 전극(S), 및 드레인 전극(D)을 포함할 수 있다.
반도체층(SC)은 버퍼층(521) 상에 배치될 수 있다. 반도체층(SC)은 소스 전극(S)에 접촉되는 소스 영역과 드레인 전극(D)에 접촉되는 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층(SC)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(G)은 게이트 절연층(522)을 사이에 두고 반도체층(SC) 상에 제공될 수 있다.
소스 전극(S)과 드레인 전극(D) 각각은 층간 절연층(423)과 게이트 절연층(522)을 관통하는 컨택 홀을 통해 반도체층(SC)의 소스 영역 및 드레인 영역에 접촉될 수 있다.
트랜지스터(TFT) 상에는 보호층(524)이 제공될 수 있다.
표시 소자층(530)는 보호층(524)상에 제공된 복수 개의 발광 다이오드(LD1, LD2, LD3)를 포함할 수 있다. 예를 들어, 제1 서브 화소(SP1)에 있는 발광 다이오드(LD1)는 적색 광을 방출하고, 제2 서브 화소(SP2)에 있는 발광 다이오드(LD2)는 녹색 광을 방출하며, 제3 서브 화소(SP3)에 있는 발광 다이오드(LD3)는 청색 광을 방출할 수 있다. 발광 다이오드(LD1, LD2, LD3)의 제조 과정에서 In의 함량을 조절함으로써 방출되는 광의 파장을 다르게 할 수 있다.
도면에는 발광 다이오드(LD1, LD2, LD3)로서 도 1에 도시된 질화물 반도체층(150)가 도시되어 있다. 이와 달리 제1 내지 제3 서브 화소(PS1, SP2, SP3)에 있는 발광 다이오드(LD1, LD2, LD3) 중 어느 하나는 발광 다이오드(100, 100a, 100c)의 구조를 가질 수 있다.
표시 소자층(530)는 화소 정의막(531)을 더 포함할 수 있다. 화소 정의막(531)은 보호층(524) 상에 제공되며, 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각에서 발광 영역을 구획할 수 있다. 화소 정의막(531)은 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각에 포함된 발광 다이오드(LD1, LD2, LD3)를 노출하는 개구부를 포함할 수 있다.
기판(510) 상에서 서로 인접한 두 개의 화소 정의막(531)은 일정 간격 이격될 수 있다. 예를 들어, 서로 인접한 두 개의 화소 정의막(531)은 발광 다이오드(LD1, LD2, LD3)의 길이 이상으로 기판(210) 상에서 이격될 수 있다. 화소 정의막(531)은 무기 재료 또는 유기 재료를 포함하는 절연 물질일 수 있으나, 이에 한정되는 것은 아니다.
화소 정의막(531)은 유기 재료를 포함하는 절연 물질일 수 있다. 예컨대, 화소 정의막(531)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin), 실란계 수지(silane based resin) 등을 포함할 수 있다.
화소 정의막(531)상에는 제1 절연층(432a)이 제공될 수 있다. 제1 절연층(432a)은 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각에 제공된 발광 다이오드(LD1, LD2, LD3) 각각의 상면 일부를 커버할 수 있다. 제1 절연층(432a)으로 인해, 각 발광 다이오드(LD1, LD2, LD3)의 제1 단부와 제2 단부는 외부로 노출될 수 있다.
제1 및 제2 전극(E1, E2)은 보호층(524)상에 배치될 수 있다. 제1 전극(E1)은 대응하는 발광 다이오드(LD)의 일단(예를 들어, 제1 반도체층)에 인접하게 배치되는 제1 서브 전극(EL1)과 제1 서브 전극(EL1)과 발광 다이오드(LD)의 일단을 전기적으로 연결시키는 제1 컨택 전극(CNE1)을 포함할 수 있다. 제2 전극(E2)은 대응하는 발광 다이오드(LD)의 타단(예를 들어, 제2 반도체층)에 인접하게 배치되는 제2 서브 전극(EL2) 및 제2 서브 전극(EL2)과 발광 다이오드(LD)의 일단을 전기적으로 연결시키는 제2 컨택 전극(CNE2)을 포함할 수 있다
이에 따라, 구동 전압이 제1 전극(E1)을 통해 대응하는 발광 다이오드(LD)에 인가되고 트랜지스터(TFT)의 전압이 제2 전극(E2)을 통해 대응하는 발광 다이오드(LD)에 인가될 수 있다. 결국, 발광 다이오드(LD)의 양측 단부에 제1 전극(E1)과 제2 전극(E2)을 통해 소정 전압이 인가됨에 따라, 발광 다이오드(LD)는 광을 출사할 수 있다. 발광 다이오드의 In 함량에 따라 방출되는 광의 파장이 다를 수 있다.
제1 및 제2 전극(E1, E2)상에 제2 절연층(432b) 및 제3 절연층(432c)이 제공될 수 있다.
제3 절연층(432c)상에는 오버 코트층(540)이 제공될 수 있다. 오버 코트층(540)은 그 하부에 배치된 구성 요소들에 의해 발생한 단차를 완화시키는 평탄화층일 수 있다. 또한, 오버 코트층(540)은 발광 다이오드로 산소 및 수분 등이 침투되는 것을 방지하는 봉지층일 수 있다.
한편, 각 서브 화소(SP1, SP2, SP3)의 발광 다이오드(LD1, LD2, LD3)가 동일한 파장의 광을 방출하는 경우, 디스플레이 장치는 컬러 변환층(미도시)을 더 포함할 수 있다. 컬러 변환층은 제1 내지 제3 컬러 변환 패턴을 포함할 수 있다. 여기서, 제1 내지 제3 컬러 변환 패턴 각각은 각 서브 화소에 대응될 수 있다. 예를 들어, 제1 컬러 변환 패턴은 제1 서브 화소(SP1)에 대응되고, 제2 컬러 변환 패턴은 제2 서브 화소(SP2)에 대응되며, 제3 컬러 변환 패턴은 제3 서브 화소(SP3)에 대응될 수 있다.
도 8은 다른 실시예에 따른 디스플레이 장치의 일부를 도시한 도면이다. 도 7과 도 8을 비교하면, 도 8에 도시된 발광 다이오드(LD)의 제1 반도체층, 활성층 및 제2 반도체층은 기판(510)의 두께 방향에 나란하게 배열될 수 있다.
상술한 발광 다이오드를 포함하는 디스플레이 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 디스플레이 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
반도체 구조체에 포함된 질화물 반도체층(150, 150a)이 발광 소자, 디스플레이 장치의 일 구성요소가 될 수 있다고 설명하였다. 그러나, 이에 한정되지 않는다. 일 실시예에 따른 반도체 구조체(100)에 포함된 질화물 반도체층(150, 150a)은 광 검출 소자로 이용될 수 있음도 물론이다.
상술한 반도체 구조체 및 그 제조 방법, 발광 다이오드 및 그 제조 방법은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 상술한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 권리 범위는 따라서 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100, 100a: 반도체 구조체
110: 기판
120: 희생층 패턴
130: 멤브레인 브릿지
150: 질화물 반도체층
160: 절연막
170: 제1 전극
180, 180a. 180b: 제2 전극
400, 400a, 400b: 발광 다이오드
110: 기판
120: 희생층 패턴
130: 멤브레인 브릿지
150: 질화물 반도체층
160: 절연막
170: 제1 전극
180, 180a. 180b: 제2 전극
400, 400a, 400b: 발광 다이오드
Claims (20)
- 반도체 구조체의 제조 방법에 있어서,
기판상에 서로 이격 배치되는 복수 개의 희생층을 포함하는 희생층 패턴을 형성하는 단계;
희생층 패턴상에 상기 복수 개의 희생층을 감싸면서, 상부 표면의 높이가 상기 기판에 대해 일정한 멤브레인 브릿지를 형성하는 단계;
상기 기판과 상기 멤브레인 브릿지에 의해 정의되는 캐비티가 형성되도록 상기 기판으로부터 상기 희생층 패턴을 제거하는 단계;
상기 기판과 동일한 결정 구조로 상기 멤브레인 브릿지을 결정화시키는 단계; 및
상기 결정화된 멤브레인 브릿지상에 질화물 반도체층을 성장시키는 단계;를 포함하는 반도체 구조체의 제조 방법. - 제 1항에 있어서,
상기 희생층들간의 간격은,
상기 희생층들 각각의 폭보다 작은 반도체 구조체의 제조 방법. - 제 1항에 있어서,
상기 희생층들간의 간격은,
상기 희생층 각각의 폭의 1/2이하인 반도체 구조체의 제조 방법. - 제 1항에 있어서,
상기 희생층들간의 간격은
500nm 이하인 반도체 구조체의 제조 방법. - 제 1항에 있어서,
상기 캐비티는,
상기 기판과 접하는 반도체 구조체의 제조 방법. - 제 1항에 있어서,
상기 멤브레인 브릿지는,
상기 기판의 두께 방향으로 상기 희생층들과 중첩되는 제1 영역; 및
상기 기판의 두께 방향으로 상기 희생층들과 중첩되지 않는 제2 영역;을 포함하는 반도체 구조체의 제조 방법. - 제 6항에 있어서,
상기 제2 영역은,
상기 희생층들 사이의 공간을 채우는 반도체 구조체의 제조 방법. - 제 6항에 있어서,
상기 제2 영역의 폭은,
상기 제1 영역의 두께보다 작은 반도체 구조체의 제조 방법. - 제 6항에 있어서,
상기 제1 영역의 폭은,
1 ㎛이하인 반도체 구조체의 제조 방법. - 제 6항에 있어서,
상기 제2 영역은,
일단은 서로 이격 배치되어 상기 기판에 접하고, 타단은 서로 접하는 제1 및 제2 서브 영역을 포함하는 반도체 구조체의 제조 방법. - 제 10항에 있어서,
상기 캐비티는 제1 캐비티이고,
상기 제1 및 제2 서브 영역 사이에는 제2 캐비티가 형성된 반도체 구조체의 제조 방법. - 제 11항에 있어서,
상기 제1 캐비티의 폭은,
상기 제1 영역에서 상기 기판으로 갈수록 작아지는 반도체 구조체의 제조 방법. - 제 11항에 있어서,
상기 제2 캐비티의 크기는
상기 제1 캐비티의 크기보다 작은 반도체 구조체의 제조 방법. - 제 1항에 있어서,
상기 멤브레인 브릿지는,
실리카(SiO2), 알루미나(Al2O3), 티타니아(TiO2), 지르코니아(ZrO2), 이트리아(Y2O3)-지르코니아, 산화구리(CuO, Cu2O) 및 산화탄탈륨(Ta2O5), 질화알루미늄(AlN), 질화실리콘(Si3N4) 중 적어도 하나를 포함하는 반도체 구조체의 제조 방법. - 기판;
상기 기판과 함께 복수 개의 캐비티를 정의하고, 상기 기판과 동일한 결정 구조를 가지며 상부 표면의 높이가 상기 기판에 대해 일정한 멤브레인 브릿지; 및
상기 멤브레인 브릿지상에 배치된 질화물 반도체층;을 포함하는 반도체 구조체. - 제 15항에 있어서,
상기 멤브레인 브릿지는,
상기 기판의 두께 방향으로 상기 캐비티와 중첩되는 제1 영역; 및
상기 기판의 두께 방향으로 상기 캐비티와 중첩되지 않는 제2 영역;을 포함하는 반도체 구조체. - 제 16항에 있어서,
상기 제1 영역의 폭은,
상기 제2 영역의 폭보다 큰 반도체 구조체. - 제 16항에 있어서,
상기 제2 영역의 폭은,
상기 제1 영역의 두께보다 작은 반도체 구조체. - 제 16항에 있어서,
상기 제2 영역은,
일단은 서로 이격 배치되어 상기 기판에 접하고, 타단은 서로 접하는 제1 및 제2 서브 영역을 포함하는 반도체 구조체. - 제 19항에 있어서,
상기 제1 및 제2 서브 영역 사이에는 또 다른 캐비티가 배치된 반도체 구조체.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/527,366 US20220216368A1 (en) | 2021-01-04 | 2021-11-16 | Semiconductor structure and method of manufacturing the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210000544 | 2021-01-04 | ||
| KR20210000544 | 2021-01-04 |
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| KR20220098654A true KR20220098654A (ko) | 2022-07-12 |
Family
ID=82419830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210029053A KR20220098654A (ko) | 2021-01-04 | 2021-03-04 | 반도체 구조체 및 그 제조 방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20220098654A (ko) |
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