KR20220098458A - 반도체 패키지 - Google Patents

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KR20220098458A
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redistribution
pattern
redistribution pattern
insulating material
layer
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KR1020210000207A
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정현수
유태원
정명기
안진찬
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 패키지는 반도체 칩, 및 상기 반도체 칩의 일면 상에 형성된 재배선 층을 포함한다. 상기 반도체 칩은 반도체 기판, 상기 반도체 기판 및 상기 재배선 층 사이의 보호층, 상기 보호층으로부터 노출되는 제1 전원 패드, 제2 전원 패드, 및 신호 패드를 포함한다. 상기 재배선 층은 감광성 절연층, 상기 감광성 절연층 내에 제공되고, 상기 제1 전원 패드와 연결되는 제1 재배선 패턴, 상기 제2 전원 패드와 연결되는 제2 재배선 패턴, 상기 신호 패드와 연결되는 제3 재배선 패턴, 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴 사이에 제공되는 고유전 패턴을 포함한다. 상기 감광성 절연층은 제1 절연 물질을 포함한다. 상기 고유전 패턴은 제2 절연 물질을 포함한다. 상기 제2 절연 물질은 상기 제1 절연 물질보다 유전상수가 크다. 상기 고유전 패턴은 상기 보호층과 접촉한다. 상기 보호층은 상기 제1 절연 물질 및 상기 제2 절연 물질과 다른 절연 물질을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACAKGE}
본 발명은 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명에 따른 반도체 패키지는 반도체 칩, 및 상기 반도체 칩의 일면 상에 형성된 재배선 층을 포함하고, 상기 반도체 칩은 반도체 기판, 상기 반도체 기판 및 상기 재배선 층 사이의 보호층, 상기 보호층으로부터 노출되는 제1 전원 패드, 제2 전원 패드, 및 신호 패드를 포함하고, 상기 재배선 층은 감광성 절연층, 상기 감광성 절연층 내에 제공되고, 상기 제1 전원 패드와 연결되는 제1 재배선 패턴, 상기 제2 전원 패드와 연결되는 제2 재배선 패턴, 상기 신호 패드와 연결되는 제3 재배선 패턴, 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴 사이에 제공되는 고유전 패턴을 포함하고, 상기 감광성 절연층은 제1 절연 물질을 포함하고, 상기 고유전 패턴은 제2 절연 물질을 포함하고, 상기 제2 절연 물질은 상기 제1 절연 물질보다 유전상수가 크고, 상기 고유전 패턴은 상기 보호층과 접촉하고, 상기 보호층은 상기 제1 절연 물질 및 상기 제2 절연 물질과 다른 절연 물질을 포함할 수 있다.
일부 실시예들에 따른 반도체 패키지는 반도체 칩, 및 상기 반도체 칩의 일면 상에 형성된 재배선 층을 포함하고, 상기 반도체 칩은 반도체 기판, 상기 반도체 기판 및 상기 재배선 층 사이의 보호층, 상기 보호층으로부터 노출되는 제1 전원 패드, 제2 전원 패드, 및 신호 패드를 포함하고, 상기 재배선 층은 감광성 절연층, 상기 감광성 절연층 내에서 상기 제1 전원 패드와 연결되는 제1 재배선 패턴, 상기 제2 전원 패드와 연결되는 제2 재배선 패턴, 상기 신호 패드와 연결되는 제3 재배선 패턴, 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴 사이에 제공되는 고유전 패턴을 포함하고, 상기 감광성 절연층은 제1 절연 물질을 포함하고, 상기 고유전 패턴은 제2 절연 물질을 포함하고, 상기 제2 절연 물질은 상기 제1 절연 물질보다 유전상수가 크고, 상기 제3 재배선 패턴은 상기 신호 패드와 접촉하는 비아 부분 및 상기 비아 부분 상에 제공되고, 신호 패드 및 상기 보호층과 수직으로 이격하는 배선 부분을 포함하고, 상기 배선 부분으로부터 상기 보호층까지의 이격 거리는 상기 고유전 패턴의 두께보다 클 수 있다.
일부 실시예들에 따른 반도체 패키지는, 제1 서브 패키지, 및 상기 제1 서브 패키지 상의 제2 서브 패키지를 포함하고, 상기 제1 서브 패키지는 하부 재배선 기판, 상기 하부 재배선 기판 상의 반도체 칩, 상기 반도체 칩을 사이에 두고 상기 하부 재배선 기판과 수직으로 이격하는 상부 재배선 기판, 및 상기 하부 재배선 기판 및 상기 상부 재배선 기판 사이에 제공되는 도전 기둥을 포함하고, 상기 반도체 칩은 반도체 기판, 상기 반도체 기판 및 상기 하부 재배선 기판 사이의 보호층, 상기 보호층으로부터 노출되는 제1 전원 패드, 제2 전원 패드, 및 신호 패드를 포함하고, 상기 하부 재배선 기판은 감광성 절연층, 상기 감광성 절연층 내에 제공되고, 상기 제1 전원 패드와 연결되는 제1 재배선 패턴, 상기 제2 전원 패드와 연결되는 제2 재배선 패턴, 상기 신호 패드와 연결되는 제3 재배선 패턴, 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴 사이에 제공되는 고유전 패턴을 포함하고, 상기 감광성 절연층은 제1 절연 물질을 포함하고, 상기 고유전 패턴은 제2 절연 물질을 포함하고, 상기 제2 절연 물질은 상기 제1 절연 물질보다 유전상수가 크고, 상기 제1 재배선 패턴은 상기 제1 전원 패드와 접촉하는 상부 제1 재배선 패턴, 및 상기 상부 제1 재배선 패턴의 아래에 제공되는 하부 제1 재배선 패턴을 포함하고, 상기 제2 재배선 패턴은 상기 제2 전원 패드와 접촉하는 상부 제2 재배선 패턴 및 상기 상부 제2 재배선 패턴의 아래에 제공되는 하부 제2 재배선 패턴을 포함하고, 상기 고유전 패턴은 상기 상부 제1 재배선 패턴의 일부를 덮고, 상기 상부 제2 재배선 패턴은 상기 고유전 패턴을 덮고, 상기 하부 제1 재배선 패턴은 상기 상부 제1 재배선 패턴과 접촉하는 제1 비아 부분 및 상기 제1 비아 부분과 연결되는 제1 배선 부분을 포함하고, 상기 하부 제2 재배선 패턴은 상기 상부 제2 재배선 패턴과 접촉하는 제2 비아 부분 및 상기 제2 비아 부분과 연결되는 제2 배선 부분을 포함하고, 상기 제1 비아 부분의 두께는 상기 제2 비아 부분의 두께보다 클 수 있다.
본 발명의 개념에 따르면, 재배선 층 내에 전압이 인가되는 재배선 패턴들 및 이들 사이의 고유전 패턴을 포함하는 커패시터를 이용하여 반도체 패키지의 파워 노이즈를 감소시킬 수 있다. 그 결과 반도체 패키지의 신뢰성이 증가할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 aa의 확대도이다.
도 3 내지 도 10은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 11은 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 12는 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 13은 도 12의 bb의 확대도이다.
도 13은 일부 실시예들에 따른 반도체 패키지의 평면도이다.
도 14는 도 13의 I-I'의 단면도이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 기판 및 이를 포함하는 반도체 패키지에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 발명에 따른 반도체 패키지(1)는 반도체 패키지(2)는 팬 인 패키지(fan in package)일 수 있다. 반도체 칩(100) 및 반도체 칩(100) 상의 재배선 층(200)을 포함할 수 있다. 반도체 칩(100)은 메모리 소자, 로직 소자(예를 들면, 마이크로 프로세서, 아날로그 소자, 디지털 시그널 프로세서(digital signal processor)), 또는 시스템-온-칩(System On Chip) 등 다양한 기능을 수행하는 반도체 칩일 수 있다. 상기 메모리 소자는 예컨대, 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 또는 알램(RRAM) 등을 포함할 수 있다.
반도체 칩(100)은 반도체 기판(110), 보호층(120), 제1 전원 패드(VP1), 제2 전원 패드(VP2), 및 신호 패드(IO)를 포함할 수 있다. 반도체 기판(110)의 일면(110a) 상에 제1 전원 패드(VP1), 제2 전원 패드(VP2), 및 신호 패드(IO)가 제공될 수 있다. 상기 일면(110a)은 트랜지스터와 같은 집적회로들이 제공되는 활성면(active face)(110a)일 수 있다. 보호층(120)은 활성면(110a)을 보호하고, 이격되어 배치되는 제1 전원 패드(VP1), 제2 전원 패드(VP2), 및 신호 패드(IO) 간의 노드 분리(node separation)를 유지시킬 수 있다.
제1 전원 패드(VP1)는 반도체 패키지(1)의 외부의 전원과 연결되고, 제2 전원 패드(VP2)는 반도체 패키지(1) 외부의 그라운드(ground)와 연결될 수 있다. 또는 제1 전원 패드(VP1)는 반도체 패키지(1)의 외부의 그라운드와 연결되고, 제2 전원 패드(VP2)는 반도체 패키지(1) 외부의 전원과 연결될 수 있다. 신호 패드(IO)는 반도체 패키지(10) 외부의 회로 구조 등과 연결되어 반도체 패키지(1) 외부와 신호를 송수신 할 수 있다. 제1 및 제2 전원 패드(VP1, VP2) 및 신호 패드(IO)는 금속 물질을 포함할 수 있다. 보호층(120)은 일 예로 실리콘 질화물(SiNx)을 포함할 수 있다.
보호층(120) 및 제1 및 제2 전원 패드(VP1, VP2) 및 신호 패드(IO) 상에 재배선 층(200)이 개재될 수 있다. 재배선 층(200)은 제1 감광성 절연층(241), 제2 감광성 절연층(242), 제1 재배선 패턴(210), 제2 재배선 패턴(220), 제3 재배선 패턴(230), 고유전 패턴(250), 및 외부 연결 패드(260)를 포함할 수 있다.
제1 감광성 절연층(241) 및 제2 감광성 절연층(242)은 보호층(120) 상에 차례로 적층될 수 있다. 제1 감광성 절연층(241) 및 제2 감광성 절연층(242)은 하나의 층으로 관찰될 수도 있다. 제1 감광성 절연층(241) 및 제2 감광성 절연층(242)은 제1 절연 물질을 포함할 수 있다. 제1 절연 물질은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머와 같은 감광성 폴리머를 포함할 수 있다. 제1 절연 물질의 유전 상수는 4 미만일 수 있다.
제1 재배선 패턴(210) 및 제2 재배선 패턴(220)은 보호층(120) 상에 제공될 수 있다. 제1 재배선 패턴(210) 및 제2 재배선 패턴(220)은 보호층(120)과 접촉할 수 있다.
제1 재배선 패턴(210) 및 제2 재배선 패턴(220) 사이에 고유전 패턴(250)이 제공될 수 있다. 고유전 패턴(250)은 제1 재배선 패턴(210) 및 제2 재배선 패턴(220) 사이에 제공될 수 있다. 고유전 패턴(250)은 제2 절연 물질을 포함할 수 있다. 제2 절연 물질은 제1 절연 물질보다 고유전 상수의 물질을 포함할 수 있다. 제2 유전 물질은 유전 상수가 20 초과의 물질을 포함할 수 있다. 제2 절연 물질은 일 예로 다이옥사이드(HfO2), 지르코늄다이옥사이드 (ZrO2), 산화이트륨(Y2O3) 중 어느 하나를 포함할 수 있다. 제1 재배선 패턴(210), 제2 재배선 패턴(220) 및 고유전 패턴(250)은 커패시터를 형성할 수 있다. 제1 재배선 패턴(210) 및 제2 재배선 패턴(220)은 각각 커패시터의 전극 역할을 할 수 있고, 고유전 패턴(250)은 전극들 사이의 절연체 역할을 할 수 있다.
제1 절연 물질 및 제2 절연 물질은 보호층(120)과 다른 절연 물질을 포함할 수 있다.
제1 재배선 패턴(210)은 제1 전원 패드(VP1)와 전기적으로 연결될 수 있다. 제1 재배선 패턴(210)은 제1 전원 패드(VP1)와 접촉할 수 있다. 제2 재배선 패턴(220)은 제2 전원 패드(VP2)와 전기적으로 연결될 수 있고, 제2 전원 패드(VP2)와 접촉할 수 있다. 제1 재배선 패턴(210)에 인가되는 전압은 제2 재배선 패턴(220)에 인가되는 전압과 다를 수 있다.
제3 재배선 패턴(230)은 신호 패드(IO)와 전기적으로 연결될 수 있고 신호 패드(IO)와 접촉할 수 있다. 제1 재배선 패턴(210), 제2 재배선 패턴(220), 및 제3 재배선 패턴(230)은 서로간에 접촉하지 않을 수 있다. 제1 내지 제3 재배선 패턴들(210~230)은 금속 물질을 포함할 수 있다.
도 2는 도 1의 aa의 확대도이다.
도 1 및 도 2를 참조하면, 제1 내지 제3 재배선 패턴(210, 220, 230)은 시드/배리어 패턴(SP) 및 도전 패턴(CP)을 포함할 수 있다. 도전 패턴(CP)은 시드/배리어 패턴(SP) 아래에 제공될 수 있다. 시드/배리어 패턴(SP)은 일 예로 구리/티타늄(Cu/Ti)을 포함할 수 있다. 도전 패턴(CP)은 일 예로 구리를 포함할 수 있다. 제1 재배선 패턴(210)의 도전 패턴(CP) 및 제2 재배선 패턴(220)의 도전 패턴(CP) 사이에 고유전 패턴(250)이 개재될 수 있다. 고유전 패턴(250)은 상기 도전 패턴들(CP)과 접촉할 수 있다.
고유전 패턴(250)의 두께(T1)는 약 0 초과 1 μm이하일 수 있다.
제3 재배선 패턴(230)은 비아 부분(VA) 및 비아 부분(VA)과 연결되는 배선 부분(LA)을 포함할 수 있다. 비아 부분(VA)은 신호 패드(IO)와 접촉할 수 있다. 배선 부분(LA)은 신호 패드(IO) 및 보호층(120)과 수직으로 이격할 수 있다. 배선 부분(LA) 및 보호층(120) 사이에는 제1 감광성 절연층(241)이 개재될 수 있다. 배선 부분(LA) 및 보호층(120) 사이의 이격 거리(T2)는 제1 감광성 절연층(241)의 두께(T2)와 실질적으로 동일할 수 있다. 배선 부분(LA) 및 보호층(120) 사이의 이격 거리(T2)는 5μm 이상일 수 있다.
고유전 패턴(250)의 두께(T1)는 제1 감광성 절연층(241)의 두께(T2)보다 작을 수 있다.
본 발명의 개념에 따르면, 제1, 제2 재배선 패턴(210, 220)을 이용하여 커패시터를 구성함으로써, 별도의 커패시터가 재배선 층(200) 외부에 부착되지 않을 수 있다. 두께가 얇고 고유전의 고유전 패턴(250)을 제1, 제2 재배선 패턴(210, 220) 사이에 개재함으로써, 커패시터의 정전용량을 증가시켜 파워 노이즈(power noise)를 감소시킬 수 있다. 또한 제3 재배선 패턴(230) 하부에는 고유전 패턴(250)에 비하여 상대적으로 유전상수가 작고, 두꺼운 제1 감광성 절연층(241)이 개재됨으로써, 절연특성이 증가함으로써, 신호 간섭 및 신호 지연을 감소시킬 수 있다.
그 밖에 본 발명의 개념에 따르면, 고유전 패턴(250)은 연장되어 보호층(120)과 접촉할 수 있다. 커패시터의 형성 위치는 반도체 칩(100)의 보호층(120)에 인접하게끔 형성될 수 있다. 고유전 패턴(250)의 제2 절연 물질과 보호층(120)의 실리콘 질화물(SiNx) 사이의 접착력은 고유전 패턴(250)의 제2 절연 물질과 절연층들(241, 242)의 제1 절연 물질 사이의 접착력보다 좋으므로, 상기 위치에 형성될 수 있다.
다시 도 1을 참조하면, 제1 재배선 패턴(210), 제2 재배선 패턴(220), 및 제3 재배선 패턴(230)의 상에 각각에 외부 연결 패드들(260)이 제공될 수 있다. 외부 연결 패드들(260)의 각각은 금속과 같은 도전 물질을 포함할 수 있다. 외부 연결 패드들(260)의 각각의 상에는 외부 연결 단자들(270)이 제공될 수 있다. 외부 연결 단자들(270)은 일 예로 솔더 볼(solder ball)일 수 있다.
도 3 내지 도 10은 본 발명의 개념에 따른 반도체 패키지의 제조 과정을 나타내는 단면도들이다.
도 3을 참조하면, 웨이퍼(WF)가 제공될 수 있다. 웨이퍼(WF)는 반도체 기판(110), 제1 전원 패드들(VP1), 제2 전원 패드들(VP2), 신호 패드들(IO), 및 보호층(120)을 포함할 수 있다. 반도체 기판(110)의 일면(110a) 상에는 패드들(VP1, VP2, IO) 및 보호층(120)이 제공되고, 상기 보호층(120)은 패드들(VP1, VP2, IO)를 노출시킬 수 있다.
도 4를 참조하면, 제1 포토 마스크 패턴(PM1)이 형성될 수 있다. 제1 포토 마스크 패턴(PM1)은 포토 레지스트 물질의 코팅, 노광 및 현상을 통하여 형성될 수 있다. 제1 포토 마스크 패턴(PM1)은 제1 재배선 패턴(210)이 생성될 공간을 정의하는 제1 개구(OP1)를 포함할 수 있다. 제1 개구(OP1) 내에 제1 재배선 패턴(210)이 전기 도금 방식으로 형성될 수 있다.
도 5를 참조하면, 제1 포토 마스크 패턴(PM1)이 제거될 수 있다. 이어서, 제1 재배선 패턴(210) 상에 고유전 패턴(250)이 형성될 수 있다. 고유전 패턴(250)은 제2 절연 물질이 상기 웨이퍼(WF) 상에 콘포멀하게 층 형상으로 형성된 후에 일부가 식각됨으로써 형성될 수 있다. 상기 식각 공정에 의해서 제1 재배선 패턴(210)의 상면(210U)의 일부가 노출될 수 있다.
도 6을 참조하면, 제1 감광성 절연층(241)이 형성될 수 있다. 제1 감광성 절연층(241)은 감광성 절연 물질의 코팅, 노광, 현상, 및 경화 과정을 거쳐서 형성될 수 있다. 제2 포토 마스크 패턴(PM2)이 제1 감광성 절연층(241) 상에 형성될 수 있다. 제2 포토 마스크 패턴(PM2)은 포토 레지스트 물질의 코팅, 노광 및 현상을 통하여 형성될 수 있다. 제1 감광성 절연층(241) 및 제2 포토 마스크 패턴(PM2)은 2 재배선 패턴(220)이 형성될 영역을 정의하는 제2 개구(OP2) 및 제3 재배선 패턴(230)이 형성될 영역을 정의하는 제3 개구(OP3)를 포함할 수 있다.
도 7을 참조하면, 제2 재배선 패턴(220) 및 제3 재배선 패턴(230)이 동시에 형성될 수 있다. 제2 재배선 패턴(220) 및 제3 재배선 패턴(230)은 일 예로 전기 도금 방식으로 형성될 수 있다. 이어서 제2 포토 마스크 패턴(PM2)이 제거될 수 있다.
도 8을 참조하면, 제2 감광성 절연층(242)이 형성될 수 있다. 제2 감광성 절연층(242)은 감광성 절연 물질의 코팅, 노광, 현상 및 경화 과정을 통해서 형성될 수 있다. 이어서 제2 감광성 절연층(242)과 중첩하는 제3 포토 마스크 패턴(PM3)이 형성될 수 있다. 제3 포토 마스크 패턴(PM3) 및 제2 감광성 절연층(242)은 제1 재배선 패턴(210)의 일부, 제2 재배선 패턴(220)의 일부 및 제3 재배선 패턴(230)의 일부를 노출시키는 제4 개구들(OP4)을 포함할 수 있다. 제3 포토 마스크 패턴(PM3)은 포토 레지스트 물질의 코팅, 노광 및 현상을 통하여 형성될 수 있다.
도 9를 참조하면, 노출된 제1 내지 제3 재배선 패턴(210~230)의 각각의 일부 상에 외부 연결 패드들(260)이 형성될 수 있다. 외부 연결 패드들(260)은 전기 도금 방식으로 형성될 수 있다.
도 10을 참조하면, 외부 연결 패드들(260)의 각각 상에 외부 연결 단자들(270)이 형성될 수 있다. 외부 연결 단자들(270)은 일 예로 솔더 볼 어태치(Solder ball attach) 공정과 같은 방식으로 형성될 수 있다. 이어서 소잉 라인(SL)을 따라서, 소잉(sawing) 공정이 이루어질 수 있다.
이에 도 1과 같은 반도체 패키지(1)가 형성될 수 있다.
도 11은 일부 실시예들에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서 설명되는 것들을 제외하면, 도 1에서 설명한 것과 중복되는 내 용은 생략하기로 한다.
도 11을 참조하면, 반도체 패키지(2)는 팬 아웃 패키지(fan out package)일 수 있다. 도 11과 같이 외부 연결 단자들(270)의 적어도 일부는 제1 반도체 칩과 수직으로 중첩하지 않을 수 있다.
재배선 층(200) 상에 반도체 칩(100)을 덮는 몰딩 부재(340)가 제공될 수 있다. 몰딩 부재(340)는 에폭시 몰딩 콤파운드(epoxy molding compound)와 같은 물질을 포함할 수 있다.
도 12는 일부 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 13은 도 12의 bb의 확대도이다. 이하에서 설명되는 것들을 제외하면, 도 1에서 설명한 것과 중복되는 내용은 생략하기로 한다.
도 12를 참조하면, 반도체 패키지(3)는 제1 서브 반도체 패키지(PK1) 및 제2 서브 반도체 패키지(PK2)를 포함할 수 있다. 반도체 패키지(3)는 패키지 온 패키지(package on package) 구조를 가질 수 있다.
제1 서브 반도체 패키지(PK1)는 하부 재배선 기판(200'), 제1 반도체 칩(100), 상부 재배선 기판(400), 도전 기둥들(330), 제1 몰딩 부재(340)를 포함할 수 있다.
하부 재배선 기판(200')은 제1 감광성 절연층(241), 제2 감광성 절연층(242), 제3 감광성 절연층(243), 제1 재배선 패턴(210), 제2 재배선 패턴(220), 제3 재배선 패턴(230), 및 외부 연결 패드들(260)을 포함할 수 있다. 하부 재배선 기판(200')은 도 1의 재배선 층(200)에 대응될 수 있다. 제1 내지 제3 감광성 절연층(241~243)은 제1 반도체 칩(100)을 기준으로 차례로 적층될 수 있다. 제1 내지 제3 감광성 절연층(241~243)은 하나의 감광성 절연층으로 관찰될 수 있다.
도 12 및 도 13과 같이, 제1 재배선 패턴(210)은 수직으로 적층된 상부 제1 재배선 패턴(211) 및 하부 제1 재배선 패턴(212)을 포함할 수 있다. 상부 제1 재배선 패턴(211)은 제1 전원 패드(VP1) 및 보호층(120)과 접촉할 수 있다. 하부 제1 재배선 패턴(212)은 상부 제1 재배선 패턴(211)의 아래에 제공될 수 있다.
상부 제1 재배선 패턴(211)의 일부는 고유전 패턴(250)에 의해 덮일 수 있다. 하부 제1 재배선 패턴(212)은 제1 비아 부분(V1) 및 제1 비아 부분(V1)과 연결되는 제1 배선 부분(L1)을 포함할 수 있다. 노출된 상부 제1 재배선 패턴(211)의 부분은 하부 제1 재배선 패턴(212)의 제1 비아 부분(V1)과 접촉할 수 있다.
제2 재배선 패턴(220)은 수직으로 적층된 상부 제2 재배선 패턴(221) 및 하부 제2 재배선 패턴(222)을 포함할 수 있다. 하부 제2 재배선 패턴(222)은 상부 제2 재배선 패턴(221)의 아래에 제공될 수 있다.
상부 제2 재배선 패턴(221)은 제2 전원 패드(VP2), 보호층(120) 및 고유전 패턴(250)과 접촉할 수 있다. 상부 제2 재배선 패턴(221)은 고유전 패턴(250)을 사이에 두고 상부 제1 재배선 패턴(211)과 수직으로 이격될 수 있다. 하부 제2 재배선 패턴(222)은 제2 비아 부분(V2) 및 제2 비아 부분(V2)과 연결되는 제2 배선 부분(L2)을 포함할 수 있다. 제2 비아 부분(V2)은 상부 제2 재배선 패턴(221)과 접촉할 수 있다. 제2 비아 부분(V2)의 두께(H2)는 제1 비아 부분(V1)의 두께(H1)보다 작을 수 있다.
제3 재배선 패턴(230)은 수직으로 적층된 상부 제3 재배선 패턴(231) 및 하부 제3 재배선 패턴(232)을 포함할 수 있다. 하부 제3 재배선 패턴(232)은 상부 제3 재배선 패턴(231)의 아래에 제공될 수 있다.
상부 제3 재배선 패턴(231)은 신호 패드(IO), 감광성 절연층(241)과 접촉할 수 있다. 하부 제3 재배선 패턴(232)은 제3 비아 부분(V3) 및 제3 비아 부분(V3)과 연결되는 제3 배선 부분(L3)을 포함할 수 있다. 제3 비아 부분(V3)은 상부 제3 재배선 패턴(231)과 접촉할 수 있다. 제3 비아 부분(V3)의 두께(H3)는 제1 비아 부분(V1)의 두께(H1)보다 작을 수 있다.
외부 연결 패드들(260)은 각각 제1 내지 제3 하부 재배선 패턴들(212, 222, 232) 상에 제공될 수 있다. 외부 연결 단자들(270)은 각각 외부 연결 패드들(260)과 수직으로 중첩할 수 있다. 외부 연결 단자들(270)은 각각 외부 연결 패드(260)와 접촉할 수 있다. 제1 반도체 칩(100)이 하부 재배선 기판(200') 상에 제공될 수 있다.
제1 반도체 칩(100)은 일 예로 로직 칩(logic chip)일 수 있다. 제1 반도체 칩(100)은 제1 반도체 기판(110), 및 제1 보호층(120)을 포함할 수 있다. 외부 연결 단자(270)는 외부 연결 패드(260) 및 제1 내지 제3 재배선 패턴들(210, 220, 230)을 통하여 제1 및 제2 전원 패드(VP1, VP2), 및 신호 패드(IO)와 접속할 수 있다. 반도체 패키지(3)는 칩 퍼스트 공정으로 형성된 팬 아웃 반도체 패키지(3)일 수 있다.
도전 기둥들(330)이 하부 재배선 기판(200') 상에 및 제1 몰딩 부재(340) 내에 제공될 수 있다. 도전 기둥(330)은 제1 반도체 칩(100)과 옆으로 이격 배치될 수 있다. 도전 기둥(330)은 제1 내지 제3 재배선 패턴들(210~230)중 적어도 어느 하나와 접촉할 수 있다. 도전 기둥(930)은 제1 내지 제3 재배선 패턴들(210, 220, 230)을 통해 외부 연결 단자(270) 또는 제1 반도체 칩(100)과 전기적으로 연결될 수 있다. 도전 기둥(330)은 일 예로 구리를 포함할 수 있다.
제1 몰딩 부재(340)가 하부 재배선 기판(200') 상에 형성되어 하부 재배선 기판(200')을 덮을 수 있다. 제1 몰딩 부재(340)는 도전 기둥(330)의 측벽을 덮되, 도전 기둥(330)의 상면을 노출시킬 수 있다. 제1 몰딩 부재(340)는 제1 반도체 칩(100)의 상면 및 양 측면을 덮을 수 있다.
상부 재배선 기판(400)이 제1 몰딩 부재(340)의 상면 및 도전 기둥(930)의 상면 상에 배치될 수 있다.
상부 재배선 기판(400)은 제4 감광성 절연층(421), 제5 감광성 절연층(422), 및 상부 재배선 패턴(410)을 포함할 수 있다. 제4 감광성 절연층(421), 제5 감광성 절연층(422)은 앞서 설명한 제1 내지 제3 감광성 절연층(241, 242, 243)과 실질적으로 동일할 수 있다. 상부 재배선 패턴(410)은 앞서 설명한 제1 내지 제3 재배선 패턴(210, 220, 230)과 실질적으로 같은 기능을 할 수 있다. 상부 재배선 패턴(410) 상에 본딩 패드들(430)이 제공될 수 있다.
제2 서브 반도체 패키지(PK2)가 상부 재배선 기판(400) 상에 제공될 수 있다. 제2 서브 반도체 패키지(PK2)는 패키지 기판(900), 제2 반도체 칩(800) 및 제2 몰딩 부재(840)를 포함할 수 있다. 패키지 기판(900)은 인쇄 회로 기판 또는 재배선 기판일 수 있다. 금속 패드(905, 907)가 패키지 기판(900)의 양 면 상에 제공될 수 있다.
제2 반도체 칩(800)은 일 예로 DRAM 또는 낸드 플래시와 같은 메모리 칩일 수 있다. 제2 반도체 칩(800)은 제1 반도체 칩(100)과 다른 종류의 반도체 칩일 수 있다. 제2 반도체 칩(800)은 제2 반도체 기판(810) 및 제2 보호층(820)을 포함할 수 있다. 제2 반도체 기판(810)의 일면에 배치된 칩 패드(812)는 와이어 본딩 방식으로 패키지 기판(900)의 금속 패드(905)와 연결될 수 있다.
제2 연결단자(834)가 제1 서브 반도체 패키지(PK1) 및 제2 서브 반도체 패키지(PK2) 사이에 배치될 수 있다. 연결단자(834)는 본딩 패드들(430) 및 금속 패드들(907)과 접촉할 수 있다. 연결단자(834)는 본딩 패드들(430) 및 금속 패드들(907)과 전기적으로 연결될 수 있다. 이에 따라, 제2 서브 반도체 패키지(PK2)가 상부 재배선 기판(400), 연결단자(834), 및 도전 기둥(330)을 통해 제1 반도체 칩(100) 및 외부 연결 단자(270)와 전기적으로 연결될 수 있다.
도 13은 일부 실시예들에 따른 반도체 패키지(4)를 나타내는 평면도이다. 도 14는 도 13의 I-I'선에 따른 단면도이다. 구성을 보다 명확하게 나타내기 위하여, 도 13의 일부 구성요소들은 생략되었다. 도 12와 중복되는 설명은 생략될 수 있다.
도 13 및 도 14를 참조하면, 일부 실시예들에 따른 반도체 패키지(4)는 연결 기판(901)을 포함하는 제1 서브 반도체 패키지(PK1)를 포함할 수 있다. 연결 기판(901)은 하부 재배선 기판(200')의 제1 면(200a) 상에 배치될 수 있다. 하부 재배선 기판(200')은 도 1 및 도 12에서 설명한 바와 같은 제1 및 제2 재배선 패턴(210, 220) 및 고유전 패턴(250)을 포함하는 커패시터를 포함할 수 있다.
연결 기판(901)은 그 내부를 관통하는 홀(990)을 가질 수 있다. 평면적 관점에서 홀(990)은 하부 재배선 기판(200')의 중심부에 위치할 수 있다. 제1 반도체 칩(100)은 홀(990)의 내에 제공될 수 있다. 연결 기판(901)이 하부 재배선 기판(1000) 상에 제공될 수 있다. 일 예로, 연결 기판(901)은 인쇄 회로 기판 내에 홀(990)을 형성하여 제조될 수 있다. 연결 기판(901)은 베이스 층(909) 및 도전 구조체(920)를 포함할 수 있다.
베이스 층(909)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스 층들(909)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 베이스 층(909)은 하부 재배선 기판(200')의 제1 내지 제3 감광성 절연층(241, 242, 243)과 다른 절연 물질을 포함할 수 있다.
홀(990)은 베이스 층들(909)을 관통할 수 있다. 도전 구조체(920)는 제1 패드(921), 도전 배선(923), 비아들(924), 및 제2 패드(922)를 포함할 수 있다.
제1 패드(921)는 연결 기판(901)의 하면 상에 제공될 수 있다. 도전 배선(923)은 베이스 층들(909) 사이에 개재될 수 있다. 비아들(924)은 베이스 층들 (909)을 관통하여 도전 배선(923)과 접속할 수 있다. 제2 패드(922)는 연결 기판(901)의 상면 상에 배치되며, 비아들(924) 중에서 어느 하나와 접속할 수 있다. 제2 패드(922)는 비아들(924) 및 도전 배선(923)을 통해 제1 패드(921)와 전기적으로 연결될 수 있다. 제2 패드(922)는 제1 패드(921)와 수직 방향으로 정렬되지 않을 수 있다. 제2 패드(922)의 개수 또는 배치는 제1 패드(921)의 개수 또는 배치와 다를 수 있다. 도전 구조체(920)는 금속을 포함할 수 있다. 도전 구조체(920)는 예를 들어 구리, 알루미늄, 금, 납, 스테인레스 스틸, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
제1 몰딩 부재(340)가 제1 반도체 칩(100) 및 연결 기판(901) 사이의 갭을 채울 수 있다. 상부 홀(970)이 제1 몰딩 부재(950) 상에 제공되어 도전 구조체(920)의 제2 패드(922)를 노출 시킬 수 있다. 실시예들에 따르면, 도전부(980)가 상부 홀(970) 내에 제공되어 상부 홀(970)을 채울 수 있다. 도전부(980)는 예를 들어 금속을 포함할 수 있다.
상부 재배선 기판(400)은 제1 몰딩 부재(340)의 상면 상에 제공될 수 있다. 상부 재배선 패턴(410)은 도전부(980)와 전기적으로 연결될 수 있다. 제2 서브 반도체 패키지(PK2)는 도 12에서 설명한 제2 서브 반도체 패키지(PK2)와 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
VP1:제1 전원 패드
VP2:제2 전원 패드
IO: 신호 패드

Claims (10)

  1. 반도체 칩; 및
    상기 반도체 칩의 일면 상에 형성된 재배선 층을 포함하고,
    상기 반도체 칩은:
    반도체 기판;
    상기 반도체 기판 및 상기 재배선 층 사이의 보호층;
    상기 보호층으로부터 노출되는 제1 전원 패드, 제2 전원 패드, 및 신호 패드를 포함하고,
    상기 재배선 층은:
    감광성 절연층;
    상기 감광성 절연층 내에 제공되고, 상기 제1 전원 패드와 연결되는 제1 재배선 패턴, 상기 제2 전원 패드와 연결되는 제2 재배선 패턴, 상기 신호 패드와 연결되는 제3 재배선 패턴, 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴 사이에 제공되는 고유전 패턴을 포함하고,
    상기 감광성 절연층은 제1 절연 물질을 포함하고,
    상기 고유전 패턴은 제2 절연 물질을 포함하고,
    상기 제2 절연 물질은 상기 제1 절연 물질보다 유전상수가 크고,
    상기 고유전 패턴은 상기 보호층과 접촉하고,
    상기 보호층은 상기 제1 절연 물질 및 상기 제2 절연 물질과 다른 절연 물질을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 보호층은 실리콘 질화물(SiNx)을 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 절연 물질의 유전 상수는 4 미만이고,
    상기 제2 절연 물질의 유전 상수는 20 초과인 반도체 패키지.
  4. 제1항에 있어서,
    상기 제2 절연 물질은
    다이옥사이드(HfO2), 지르코늄다이옥사이드 (ZrO2), 산화이트륨(Y2O3) 중 어느 하나를 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 전원 패드는 상기 제1 재배선 패턴을 통해서 상기 반도체 패키지의 외부의 전원과 연결되고,
    상기 제2 전원 패드는 상기 제2 재배선 패턴을 통해서 상기 반도체 패키지의 외부의 그라운드(ground)와 연결되고,
    상기 신호 패드는 상기 제3 재배선 패턴을 통해서 상기 반도체 패키지의 외부의 회로 구조와 연결되는 반도체 패키지.
  6. 반도체 칩; 및
    상기 반도체 칩의 일면 상에 형성된 재배선 층을 포함하고,
    상기 반도체 칩은:
    반도체 기판;
    상기 반도체 기판 및 상기 재배선 층 사이의 보호층;
    상기 보호층으로부터 노출되는 제1 전원 패드, 제2 전원 패드, 및 신호 패드를 포함하고,
    상기 재배선 층은:
    감광성 절연층;
    상기 감광성 절연층 내에서 상기 제1 전원 패드와 연결되는 제1 재배선 패턴, 상기 제2 전원 패드와 연결되는 제2 재배선 패턴, 상기 신호 패드와 연결되는 제3 재배선 패턴, 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴 사이에 제공되는 고유전 패턴을 포함하고,
    상기 감광성 절연층은 제1 절연 물질을 포함하고,
    상기 고유전 패턴은 제2 절연 물질을 포함하고,
    상기 제2 절연 물질은 상기 제1 절연 물질보다 유전상수가 크고,
    상기 제3 재배선 패턴은 상기 신호 패드와 접촉하는 비아 부분 및 상기 비아 부분 상에 제공되고, 신호 패드 및 상기 보호층과 수직으로 이격하는 배선 부분을 포함하고,
    상기 배선 부분으로부터 상기 보호층까지의 이격 거리는 상기 고유전 패턴의 두께보다 큰 반도체 패키지.
  7. 제6항에 있어서,
    상기 고유전 패턴의 두께는 0 초과 1 μm 이하의 두께를 가지고,
    상기 배선 부분으로부터 상기 보호층까지의 이격 거리는 5 μm 이상인 반도체 패키지.
  8. 제6항에 있어서,
    상기 제1 재배선 패턴은:
    상기 제1 전원 패드와 접촉하는 상부 제1 재배선 패턴; 및
    상기 상부 제1 재배선 패턴의 아래에 제공되는 하부 제1 재배선 패턴을 포함하고,
    상기 제2 재배선 패턴은:
    상기 제2 전원 패드와 접촉하는 상부 제2 재배선 패턴; 및
    상기 상부 제2 재배선 패턴의 아래에 제공되는 하부 제2 재배선 패턴을 포함하고,
    상기 고유전 패턴은 상기 상부 제1 재배선 패턴의 일부를 덮고,
    상기 상부 제2 재배선 패턴은 상기 고유전 패턴을 덮고,
    상기 하부 제1 재배선 패턴은 상기 상부 제1 재배선 패턴과 접촉하는 제1 비아 부분 및 상기 제1 비아 부분과 연결되는 제1 배선 부분을 포함하고,
    상기 하부 제2 재배선 패턴은 상기 상부 제2 재배선 패턴과 접촉하는 제2 비아 부분 및 상기 제2 비아 부분과 연결되는 제2 배선 부분을 포함하고,
    상기 제1 비아 부분의 두께는 상기 제2 비아 부분의 두께보다 큰 반도체 패키지.
  9. 제6항에 있어서,
    상기 제1 절연 물질은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 어느 하나를 포함하고,
    상기 제2 절연 물질은 다이옥사이드(HfO2), 지르코늄다이옥사이드 (ZrO2), 산화이트륨(Y2O3) 중 어느 하나를 포함하는 반도체 패키지.
  10. 제1 서브 패키지; 및
    상기 제1 서브 패키지 상의 제2 서브 패키지를 포함하고,
    상기 제1 서브 패키지는:
    하부 재배선 기판;
    상기 하부 재배선 기판 상의 반도체 칩;
    상기 반도체 칩을 사이에 두고 상기 하부 재배선 기판과 수직으로 이격하는 상부 재배선 기판; 및
    상기 하부 재배선 기판 및 상기 상부 재배선 기판 사이에 제공되는 도전 기둥을 포함하고,
    상기 반도체 칩은:
    반도체 기판;
    상기 반도체 기판 및 상기 하부 재배선 기판 사이의 보호층;
    상기 보호층으로부터 노출되는 제1 전원 패드, 제2 전원 패드, 및 신호 패드를 포함하고,
    상기 하부 재배선 기판은:
    감광성 절연층;
    상기 감광성 절연층 내에 제공되고, 상기 제1 전원 패드와 연결되는 제1 재배선 패턴, 상기 제2 전원 패드와 연결되는 제2 재배선 패턴, 상기 신호 패드와 연결되는 제3 재배선 패턴, 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴 사이에 제공되는 고유전 패턴을 포함하고,
    상기 감광성 절연층은 제1 절연 물질을 포함하고,
    상기 고유전 패턴은 제2 절연 물질을 포함하고,
    상기 제2 절연 물질은 상기 제1 절연 물질보다 유전상수가 크고,
    상기 제1 재배선 패턴은:
    상기 제1 전원 패드와 접촉하는 상부 제1 재배선 패턴; 및
    상기 상부 제1 재배선 패턴의 아래에 제공되는 하부 제1 재배선 패턴을 포함하고,
    상기 제2 재배선 패턴은:
    상기 제2 전원 패드와 접촉하는 상부 제2 재배선 패턴; 및
    상기 상부 제2 재배선 패턴의 아래에 제공되는 하부 제2 재배선 패턴을 포함하고,
    상기 고유전 패턴은 상기 상부 제1 재배선 패턴의 일부를 덮고,
    상기 상부 제2 재배선 패턴은 상기 고유전 패턴을 덮고,
    상기 하부 제1 재배선 패턴은 상기 상부 제1 재배선 패턴과 접촉하는 제1 비아 부분 및 상기 제1 비아 부분과 연결되는 제1 배선 부분을 포함하고,
    상기 하부 제2 재배선 패턴은 상기 상부 제2 재배선 패턴과 접촉하는 제2 비아 부분 및 상기 제2 비아 부분과 연결되는 제2 배선 부분을 포함하고,
    상기 제1 비아 부분의 두께는 상기 제2 비아 부분의 두께보다 큰 반도체 패키지.

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