KR20220094955A - 표시패널 및 그 제조 방법 - Google Patents

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KR20220094955A
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light emitting
gate
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정한규
변우중
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엘지디스플레이 주식회사
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Abstract

본 개시는 개구율을 향상시킨 표시패널 및 그 제조방법에 관한 것으로, 스토리지 커패시터는 하부 전극, 상기 하부전극 상에 배치된 버퍼층, 상기 버퍼층의 일부를 덮는 중간 전극, 상기 중간 전극 및 상기 버퍼층을 커버하는 게이트 절연층, 상기 게이트 절연층의 일부를 덮는 상부 전극을 포함하고, 상기 버퍼층은 상기 중간 전극이 덮는 제1 영역의 두께가 상기 게이트 절연층과 접하는 제2 영역의 두께보다 두꺼운 것을 특징으로 한다.

Description

표시패널 및 그 제조 방법{Display panel and manufacturing method thereof}
본 개시는 표시패널 및 그 제조 방법에 관한 것이다.
유기 발광 표시 장치를 구성하는 유기 발광소자(이하, 발광소자)는 자체 발광형으로서, 별도의 광원을 필요로 하지 않으므로 표시 장치의 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 발광소자는 애노드 전극, 애노드 전극의 가장자리 영역을 둘러싸는 뱅크, 뱅크 내에서 애노드 전극 상에 형성되는 발광층 및 발광층과 뱅크를 커버하는 캐소드 전극이 적층된 구조를 갖는다
유기 발광 표시 장치의 발광 방식에는 전면형과 배면형 두가지의 방식이 있다. 배면형은 캐소드 전극과 마주보는 애노드 전극의 방향으로 디스플레이 되는 방식이다. 배면형은 발광소자를 구동하는 픽셀 회로가 발광부인 애노드 전극의 앞 쪽에 위치하여 발광부에서 나오는 빛을 차단하는 구조이어서, 개구율 확보가 특히 더 중요하다.
본 개시의 해결 과제는 개구율을 향상시킨 표시패널을 제공하는 것이다.
본 개시는 다음과 같은 실시예를 가진다.
실시예에 따른 표시패널의 제조 방법은 발광소자 및 상기 발광소자를 구동하는 픽셀 회로를 포함하는 표시 패널의 제조 방법으로서, 기판 상에 픽셀 회로를 형성하는 단계; 및 상기 픽셀회로 상에 발광소자를 형성하는 단계; 를 포함하고, 상기 픽셀 회로를 형성하는 단계는 기판 상에 제1 전극층을 형성하는 단계; 상기 제1 전극층 상에 버퍼층을 형성하는 단계; 및 상기 버퍼층 상에 액티브층을 형성하는 단계; 를 포함하고, 상기 액티브층을 형성하는 단계는 제1 액티브층, 및 상기 제1 액티브층 상에 제2 액티브층을 증착하는 단계; 상기 제2 액티브층 상에 포토레지스트 물질을 도포하고, 하프톤 마스크를 통해 포토레지스트 패턴을 형성하고, 상기 제2 액티브층을 첫번째 식각하는 제1 패터닝 단계; 제1 패터닝 된 상기 제2 액티브층의 일부를 노출시키는 하프톤 에싱 단계; 및 상기 제1 액티브층을 식각하는 제2 패터닝 단계; 를 포함한다.
상기 제2 패터닝 단계는 상기 제1 액티브층 아래에 배치된 버퍼층의 일부를 함께 식각 하도록 과도하게 식각하는 것을 특징으로 한다.
상기 액티브층을 형성하는 단계는 상기 제2 액티브층을 추가로 식각 하는 제3 패터닝 단계를 더 포함하는 것을 특징으로 한다.
상기 제3 패터닝 단계는 습식 식각인 것을 특징으로 한다.
상기 제1 패터닝 단계는 건식 식각인 것을 특징으로 한다.
상기 제2 패터닝 단계는 습식 식각인 것을 특징으로 한다.
상기 제1 액티브층은 인듐 갈륨 아연 산화물(IGZO)로 구성되고, 상기 제2 액티브층은 몰리브덴티타늄(MoTi)으로 구 성된 것을 특징으로 한다.
실시예에 따른 표시패널은 복수의 서브픽셀이 매트릭스로 배치된 표시패널로서, 상기 서브픽셀은 발광소자, 상기 발광소자에 구동 전류를 공급하는 구동 트랜지스터, 및 상기 구동 전류의 크기를 제어하는 전압을 일정 기간 유지시키는 스토리지 커패시터를 포함하고, 상기 스토리지 커패시터는 하부 전극, 상기 하부전극 상에 배치된 버퍼층, 상기 버퍼층의 일부를 덮는 중간 전극, 상기 중간 전극 및 상기 버퍼층을 커버하는 게이트 절연층, 상기 게이트 절연층의 일부를 덮는 상부 전극을 포함하고, 상기 버퍼층은 상기 중간 전극이 덮는 제1 영역의 두께가 상기 게이트 절연층과 접하는 제2 영역의 두께보다 두꺼운 것을 특징으로 한다.
상기 중간 전극은 이중막인 것을 특징으로 한다.
상기 중간 전극은 인듐 갈륨 아연 산화물(IGZO)로 구성된 제1 액티브층; 및 몰리브덴티타늄(MoTi)으로 구성된 제2 액티브층;을 포함한다.
상기 중간 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 상기 하부 전극 및 상기 상부 전극은 상기 발광소자의 애노드 전극에 연결되는 것을 특징으로 한다.
실시예에 따른 표시패널 및 그 제조방법은 픽셀 회로층이 차지하는 면적에 대비하여 스토리지 커패시터의 정전용량을 높일 수 있는 스토리지 커패시터의 구조를 제시하여 개구율을 향상시킬 수 있다.
또한 스토리지 커패시터를 구성하는 어느 한 전극을 인듐 갈륨 아연 산화물(IGZO) 및 몰리브덴티타늄(MoTi)의 이중층으로 형성하여 개구율을 향상시킬 수 있다.
또한, 인듐 갈륨 아연 산화물(IGZO) 및 몰리브덴티타늄(MoTi)의 이중층으로 형성된 전극에서 개구율을 감소시키는 인듐 갈륨 아연 산화물(IGZO)의 TAIL 패턴 형성을 방지하여 개구율을 추가로 향상시킬 수 있다.
또한, 인듐 갈륨 아연 산화물(IGZO)의 TAIL 패턴 형성을 방지함으로써, 픽셀 내의 CELL을 커팅하는 리페어 성공률을 개선할 수 있고, 아울러 구동 트랜지스터의 소자 특성 저하되는 HUMP 현상의 영향 인자를 제거할 수 있다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다.
도 3a 및 도 3b는 일 실시 예에 따른 화소의 평면 레이아웃을 나타낸 도면이다.
도 4는 일 실시 예에 따른 화소의 단면도이다. 구체적으로, 도 4는 도 3b의 I-I' 선에 따른 단면도이다.
도 5는 실시예에 따른 표시 패널의 제조 방법을 나타낸 순서도이다.
도 6은 실시예에 따른 도 4의 스토리지 커패시터(Cst)의 단면을 도시한 도면이다.
도 7은 스토리지 커패시터(Cst)를 회로 기호로 표시한 도면이다.
도 8 내지 도 12는 액티브층 형성 단계에 대한 세부 공정을 설명하기 위한 도면이다.
도 13은 도 6의 다른 실시예로써, 도 7 내지 도 12의 제조 공정으로 형성된 스토리지 커패시터(Cst)의 단면을 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명에서 표시패널의 기판 상에 형성되는 픽셀 회로는 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT(Thin Film Transistor)로 구현될 수 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT (NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다.
이하에서, 게이트 온 전압(Gate On Voltage)은 TFT가 턴-온(turn-on)될 수 있는 게이트 신호의 전압이다. 게이트 오프 전압(Gate Off Voltage)은 TFT가 턴-오프(turn-off)될 수 있는 전압이다. PMOS에서 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)이다. NMOS에서 게이트 온 전압은 VGH이고, 게이트 오프 전압은 VGL이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(1)는 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30), 전원 공급부(40) 및 (50)을 포함한다.
타이밍 제어부(10)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호를 포함할 수 있다.
타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(50)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 전원 공급 제어 신호(CONT3)를 생성 및 출력할 수 있다.
게이트 구동부(20)는 복수의 제1 게이트 라인들(GL11~GL1n)을 통해 표시 패널(50)의 화소(또는, 서브 화소, PX)들과 연결될 수 있다. 게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성할 수 있다. 게이트 구동부(20)는 생성된 게이트 신호들을 복수의 제1 게이트 라인들(GL11~GL1n)을 통해 화소(PX)들에 제공할 수 있다.
다양한 실시 예에서, 게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n)을 통해 표시 패널(50)의 화소(PX)들과 더 연결될 수 있다. 게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n)을 통해 센싱 신호를 화소(PX)들에 제공할 수 있다. 센싱 신호는 화소(PX)들 내부에 마련되는 구동 트랜지스터 및/또는 발광소자의 특정을 측정하기 위해 공급될 수 있다.
데이터 구동부(30)는 복수의 데이터 라인들(DL1~DLm)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 데이터 구동부(30)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여, 데이터 신호들을 생성할 수 있다. 데이터 구동부(30)는 생성된 데이터 신호들을 복수의 데이터 라인들(DL1~DLm)을 통해 화소(PX)들에 제공할 수 있다.
다양한 실시 예에서, 데이터 구동부(30)는 복수의 센싱 라인들(또는, 레퍼런스 라인들)(SL1~SLm)을 통해 표시 패널(50)의 화소(PX)들과 더 연결될 수 있다. 데이터 구동부(30)는 복수의 센싱 라인들(SL1~SLm)을 통해 기준 전압(또는, 센싱 전압, 초기화 전압)을 화소(PX)들에 제공하거나, 화소(PX)들로부터 피드백되는 전기적 신호에 기초하여 화소(PX)들의 상태를 센싱할 수 있다.
전원 공급부(40)는 복수의 전원 라인들(PL1, PL2)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 전원 공급부(40)는 전원 공급 제어 신호(CONT3)에 기초하여 표시 패널(50)에 제공될 구동 전압을 생성할 수 있다. 구동 전압은 예를 들어 고전위 구동 전압(ELVDD) 및 저전위 구동 전압(ELVSS)을 포함할 수 있다. 전원 공급부(40)는 생성된 구동 전압들(ELVDD, ELVSS)을 대응되는 전원 라인(PL1, PL2)을 통해 화소(PX)들에 제공할 수 있다.
표시 패널(50)에는 복수의 화소(PX)(또는, 서브 화소로 명명됨)들이 배치된다. 화소(PX)들은 예를 들어, 표시 패널(50) 상에 매트릭스 형태로 배열될 수 있다.
각각의 화소(PX)는 대응되는 게이트 라인 및 데이터 라인에 전기적으로 연결될 수 있다. 이러한 화소(PX)들은 제1 게이트 라인들(GL11~GL1n) 및 데이터 라인들(DL1~DLm)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다.
각각의 화소(PX)는 제1 내지 제3 색 중 어느 하나의 색을 표시할 수 있다. 일 실시 예에서, 각각의 화소(PX)는 레드, 그린 및 블루 중 어느 하나의 색을 표시할 수 있다. 다른 실시 예에서, 각각의 화소(PX)는 시안, 마젠타 및 옐로우 중 어느 하나의 색을 표시할 수 있다. 다양한 실시 예에서, 화소(PX)들은 4개 이상의 색들 중 어느 하나를 표시하도록 구성될 수 있다. 예를 들어, 각각의 화소(PX)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시할 수도 있다.
타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30) 및 전원 공급부(40)는 각각 별개의 집적 회로(Integrated Circuit; IC)로 구성되거나 적어도 일부가 통합된 집적 회로로 구성될 수 있다. 예를 들어, 데이터 구동부(30) 및 전원 공급부(40) 중 적어도 하나가 타이밍 제어부(10)와 통합된 집적 회로로 구성될 수 있다.
또한, 도 1에서는 게이트 구동부(20)와 데이터 구동부(30)가 표시 패널(50)과 별개의 구성 요소로써 도시되지만, 게이트 구동부(20) 및 데이터 구동부(30) 중 적어도 하나는 표시 패널(50)과 일체로 형성되는 인 패널(In Panel) 방식으로 구성될 수 있다. 예를 들어, 게이트 구동부(20)는 게이트 인 패널(Gate In Panel; GIP) 방식에 따라 표시 패널(50)과 일체로 형성될 수 있다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다. 도 2는 i번째 제1 게이트 라인(GL1i)과 j번째 데이터 라인(DLj)에 연결되는 화소(PXij)를 예로써 도시한다.
도 2를 참조하면, 화소(PX)는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST), 스토리지 커패시터(Cst) 및 발광소자(LD)를 포함한다.
스위칭 트랜지스터(ST)의 제1 전극(예를 들어, 소스 전극)은 j번째 데이터 라인(DLj)과 전기적으로 연결되고, 제2 전극(예를 들어, 드레인 전극)은 제1 노드(N1)와 전기적으로 연결된다. 스위칭 트랜지스터(ST)의 게이트 전극은 i번째 제1 게이트 라인(GL1i)과 전기적으로 연결된다. 스위칭 트랜지스터(ST)는 i번째 제1 게이트 라인(GL1i)으로 게이트 온 레벨의 게이트 신호가 인가될 때 턴 온되어, j번째 데이터 라인(DLj)으로 인가되는 데이터 신호를 제1 노드(N1)로 전달한다.
스토리지 커패시터(Cst)의 제1 전극은 제1 노드(N1)와 전기적으로 연결되고, 제2 전극은 제2 노드(N2)와 전기적으로 연결된다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 인가되는 전압과 제2 노드(N2)에 인가되는 전압 사이의 차이에 대응하는 전압을 충전할 수 있다.
구동 트랜지스터(DT)의 제1 전극(예를 들어, 드레인 전극)은 고전위 구동 전압(ELVDD)을 제공받도록 구성되고, 제2 전극(예를 들어, 소스 전극)은 발광소자(LD)의 제1 전극(예를 들어, 애노드 전극)에 전기적으로 연결된다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결된다. 구동 트랜지스터(DT)는 제1 노드(N1)를 통해 게이트 온 레벨의 전압이 인가될 때 턴 온되고, 게이트 전극에 제공되는 전압, 즉 스토리지 커패시터(Cst)에 저장된 전압에 대응하여 발광소자(LD)를 흐르는 구동 전류의 양을 제어할 수 있다.
센싱 트랜지스터(SST)의 제1 전극(예를 들어, 드레인 전극)은 j번째 센싱 라인(SLj)과 전기적으로 연결되고, 제2 전극(예를 들어, 소스 전극)은 발광소자(LD)의 제1 전극(예를 들어, 애노드 전극)에 전기적으로 연결된다. 센싱 트랜지스터(SST)의 게이트 전극은 i번째 제2 게이트 라인(GL2i)에 전기적으로 연결된다. 센싱 트랜지스터(SST)는 i번째 제2 게이트 라인(GL2i)으로 게이트 온 레벨의 센싱 신호가 인가될 때 턴 온되어, j번째 센싱 라인(SLj)으로 인가되는 기준 전압을 발광소자(LD)의 애노드 전극으로 전달한다.
발광소자(LD)는 구동 전류에 대응하는 광을 출력한다. 발광소자(LD)는 레드, 그린 및 블루 중 어느 하나의 색에 대응하는 광을 출력할 수 있다. 발광소자(LD)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED), 또는 마이크로 내지 나노 스케일 범위의 크기를 가지는 초소형 무기 발광 다이오드일 수 있으나, 본 발명이 이에 한정되지 않는다. 이하에서는, 발광소자(LD)가 유기 발광 다이오드로 구성될 때의 실시 예들을 설명한다.
본 발명에서 화소(PX)들의 구조가 도 2에 도시된 것으로 한정되지 않는다. 실시 예에 따라, 화소(PX)들은 구동 트랜지스터(DT)의 문턱 전압을 보상하거나, 구동 트랜지스터(DT)의 게이트 전극의 전압 및/또는 발광소자(LD)의 애노드 전극의 전압을 초기화하기 위한 적어도 하나의 소자를 더 포함할 수 있다.
도 2에서는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST)가 NMOS 트랜지스터인 예가 도시되지만, 본 발명은 이로써 한정되지 않는다. 예를 들어, 각각의 화소(PX)를 구성하는 트랜지스터들 중 적어도 일부 또는 전부는 PMOS 트랜지스터로 구성될 수 있다. NMOS 트랜지스터와 PMOS 트랜지스터는 회로 기호에서 소스 전극과 드레인 전극이 서로 반대로 위치한다.
다양한 실시 예에서, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST) 각각은 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) 박막 트랜지스터, 산화물 박막 트랜지스터 또는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터로 구현될 수 있다.
도 3a 및 도 3b는 일 실시 예에 따른 화소의 평면 레이아웃을 나타낸 도면이다.
도 2, 도 3a 및 도 3b를 함께 참조하면, 표시 패널(50)은 제1 방향(예를 들어, 화소 열 방향, DR1)으로 연장되는 데이터 라인(DL)들과 제2 방향(예를 들어, 화소 행 방향, DR2)으로 연장되는 제1 및 제2 게이트 라인들(GL1, GL2)의 교차 영역에 정의된 화소 영역(PXA)들을 포함한다. 화소 영역(PXA)들에 각각의 화소(PX)가 배치된다.
각각의 화소 영역(PXA)은 화소(PX)의 발광소자(LD)가 배치되는 발광 영역(EA)과, 발광소자(LD)를 구동하기 위한 회로 소자들(예를 들어, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST) 및 스토리지 커패시터(Cst))이 배치되는 비발광 영역(NEA)을 포함할 수 있다. 발광소자(LD)는 비발광 영역(NEA)에 배치되는 회로 소자들에 의해 구동되어 특정한 색상으로 발광할 수 있다. 화소 영역(PXA)은 발광소자(LD)의 광이 투과되어 외부로 화상을 표시하는 개구 영역을 포함할 수 있다. 개구 영역은 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시하는 화소(PX)에 대응하여 형성될 수 있다.
화소 열들의 사이에는 배선 영역(WA)들이 정의될 수 있다. 각각의 배선 영역(WA)에는 제1 방향(DR1)으로 연장되는 데이터 라인(DL)과 센싱 라인(SL)이 배치된다. 데이터 라인(DL)은 데이터 구동부(30)로부터 데이터 신호를 인가받을 수 있다. 센싱 라인(SL)은 데이터 구동부(30)로부터 기준 전압을 인가받거나, 대응되는 화소(PX)로부터 출력되는 전기적 신호를 데이터 구동부(30)로 전달할 수 있다.
일 실시 예에서, 배선 영역(WA)들 중 일부에는 화소(PX)들로 고전위 구동 전압(ELVDD)을 인가하기 위한 제1 전원 라인(PL1)이 더 형성될 수 있다. 제1 전원 라인(PL1)은 데이터 라인(DL) 및 센싱 라인(SL)과 대체로 평행하게 제1 방향(DR1)으로 연장될 수 있다.
제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)은 제2 방향(DR2)으로 비발광 영역(NEA)을 가로질러 연장된다. 이때, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)은 제1 방향(DR1)을 따라 일정한 간격으로 나열될 수 있다.
데이터 라인(DL), 센싱 라인(SL), 제1 전원 라인(PL1), 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)은 컨택홀을 통해 회로 소자들과 전기적으로 연결된다. 구체적으로, 데이터 라인(DL)은 스위칭 트랜지스터(ST)의 일 전극(예를 들어, 드레인 전극)에 전기적으로 연결되고, 센싱 라인(SL)은 센싱 트랜지스터(SST)의 일 전극(예를 들어, 드레인 전극)에 전기적으로 연결될 수 있다. 제1 게이트 라인(GL1)은 스위칭 트랜지스터(ST)의 게이트 전극들에 전기적으로 연결되고, 제2 게이트 라인(GL2)은 센싱 트랜지스터(SST)의 게이트 전극에 전기적으로 연결된다.
화소(PX)는 도 2를 참조하여 설명한 바와 같이, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST), 스토리지 커패시터(Cst) 및 발광소자(LD)를 포함할 수 있다.
스위칭 트랜지스터(ST)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 액티브층에 형성된 제1 채널(CH1)과 중첩하여 배치될 수 있다. 제1 채널(CH1)은 액티브층 내에서 불순물이 도핑되지 않은 반도체 패턴일 수 있다. 제1 게이트 전극(GE1)은 제1 게이트 라인(GL1)에 전기적으로 연결될 수 있다. 예를 들어, 제1 게이트 전극(GE1)은 제1 게이트 라인(GL1) 상에서 제1 채널(CH1)과 중첩되는 일 영역일 수 있다.
제1 소스 전극(SE1)은 액티브층의 제1 채널(CH1)의 일측에 형성된 제1 소스 영역(SA1)에 연결될 수 있다. 이러한 제1 소스 전극(SE1)은 제1 컨택홀(CT1)을 통해 데이터 라인(DL)에 더 연결될 수 있다.
제1 드레인 전극(DE1)은 액티브층의 제1 채널(CH1)의 타측에 형성된 제1 드레인 영역(DA1)에 연결될 수 있다. 이러한 제1 드레인 전극(DE1)은 제2 컨택홀(CT2)을 통해 스토리지 커패시터(Cst)의 하부 전극(BE)과 전기적으로 연결될 수 있다.
구동 트랜지스터(DT)는 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 액티브층에 형성된 제2 채널(CH2)과 중첩하여 배치될 수 있다. 제2 게이트 전극(GE2)은 제3 컨택홀(CT3)을 통하여 스토리지 커패시터(Cst)의 하부 전극(BE)과 전기적으로 연결될 수 있다.
제2 소스 전극(SE2)은 액티브층의 제2 채널(CH2)의 일측에 형성된 제2 소스 영역(SA2)에 연결될 수 있다. 이러한 제2 소스 전극(SE2)은 제4 컨택홀(CT4)을 통하여 고전위 구동 전압(ELVDD)이 인가되는 제1 전원 라인(PL1)과 전기적으로 연결될 수 있다. 이러한 실시 예에서, 제2 소스 전극(SE2)은 실질적으로 배선 영역(WA)에 마련되는 도전 패턴으로 구성될 수 있다. 이러한 제2 소스 전극(SE2)은 통해 스토리지 커패시터(Cst)의 상부 전극(UE)과 전기적으로 연결될 수 있다. 예를 들어, 제2 소스 전극(SE2)은 스토리지 커패시터(Cst)의 상부 전극(UE)과 일체로 형성되어 하나의 패턴을 구성할 수 있다. 후술되는 바와 같이, 스토리지 커패시터(Cst)의 상부 전극(UE)이 제1 비아홀(VIA1)을 통해 발광소자(LD)의 애노드 전극(AE)과 연결되므로, 구동 트랜지스터(DT)의 제2 소스 전극(SE2)은 스토리지 커패시터(Cst)의 상부 전극(UE)을 경유하여 발광소자(LD)의 애노드 전극(AE)과 전기적으로 연결된다.
제2 드레인 전극(DE2)은 액티브층의 제2 채널(CH2)의 타측에 형성된 제2 드레인 영역(DA2)에 연결될 수 있다.
또한, 제2 드레인 전극(DE2)은 제5 컨택홀(CT5)을 통해 광 차단층(LS)과 연결될 수 있다. 이는 리페어 패턴(RP)을 이용해 화소(PX) 불량을 리페어할 때, 레이저 웰딩을 통해 리페어 패턴(RP)과 광 차단층(LS)을 연결시킴으로써, 인접 화소(PX(i+1)j)의 애노드 전극(AE)과 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)이 전기적으로 연결될 수 있게 한다.
센싱 트랜지스터(SST)는 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 액티브층에 형성된 제3 채널(CH3)과 중첩하여 배치될 수 있다. 제3 게이트 전극(GE3)은 제2 게이트 라인(GL2)에 전기적으로 연결될 수 있다. 예를 들어, 제3 게이트 전극(GE3)은 제2 게이트 라인(GL2) 상에서 제3 채널(CH3)과 중첩되는 일 영역일 수 있다.
제3 소스 전극(SE3)은 액티브층의 제3 채널(CH3)의 일측에 형성된 제3 소스 영역(SA3)에 연결될 수 있다. 이러한 제3 소스 전극(SE3)은 제6 컨택홀(CT6)을 통해 브릿지 패턴(BRP)에 전기적으로 연결될 수 있다. 브릿지 패턴(BRP)은 제8 컨택홀(CT8)을 통해 센싱 라인(SL)에 전기적으로 연결된다. 따라서, 제3 소스 전극(SE3)은 브릿지 패턴(BRP)을 경유하여 센싱 라인(SL)과 전기적으로 연결될 수 있다.
제3 드레인 전극(DE3)은 액티브층의 제3 채널(CH3)의 타측에 형성된 제3 드레인 영역(DA3)에 연결될 수 있다. 또한, 제3 드레인 전극(DE3)은 제7 컨택홀(CT7)을 통해 광 차단층(LS)과 연결될 수 있다. 본 실시 예에서, 광 차단층(LS)이 제5 컨택홀(CT5)을 통하여 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)과 연결되므로, 제3 드레인 전극(DE3)은 광 차단층(LS)을 경유하여 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)과 전기적으로 연결된다.
스토리지 커패시터(Cst)는 하부 전극(BE) 및 상부 전극(UE)을 포함할 수 있다.
하부 전극(BE)은 제2 컨택홀(CT2)을 통해 스위칭 트랜지스터(ST)의 제1 드레인 전극(DE1)에 전기적으로 연결될 수 있다. 또한, 하부 전극(BE)은 제3 컨택홀(CT3)을 통해 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)에 전기적으로 연결될 수 있다.
일 실시 예에서, 하부 전극(BE)은 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)과 연결되기 위한 연장부(EXT)를 포함할 수 있다. 연장부(EXT)의 일 영역에서 하부 전극(BE)은 제2 게이트 전극(GE2)과 중첩되며, 제3 컨택홀(CT3)을 통해 제2 게이트 전극(GE2)과 전기적으로 연결된다.
상부 전극(UE)은 적어도 일 영역이 하부 전극(BE)을 커버하도록 형성된다. 상부 전극(UE)과 하부 전극(BE) 사이에 양 전극의 전위차에 대응하는 전하가 저장됨으로써, 상부 전극(UE)과 하부 전극(BE)이 스토리지 커패시터(Cst)로 동작할 수 있다.
상부 전극(UE)과 하부 전극(BE)이 중첩되는 면적은 스토리지 커패시터(Cst)의 용량이 결정될 수 있다. 따라서, 상부 전극(UE)과 하부 전극(BE)은 스토리지 커패시터(Cst)의 요구되는 용량을 만족시키기 위한 면적(크기)을 가질 수 있다.
상부 전극(UE)은 제5 컨택홀(CT5)을 통해 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)과 전기적으로 연결될 수 있다. 또한, 상부 전극(UE)은 제1 비아홀(VIA1)을 통해 발광소자(LD)의 애노드 전극(AE)과 전기적으로 연결될 수 있다.
상기와 같은 스토리지 커패시터(Cst)는 하부 전극(BE)을 통해 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)과 연결된다. 구동 트랜지스터(DT)의 상부에는 후술되는 발광소자(LD)의 캐소드 전극(CE)이 형성될 수 있다. 이때, 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)과 캐소드 전극(CE) 사이에 전계가 형성될 수 있으며, 이는 제2 게이트 전극(GE2)과 전기적으로 연결되는 스토리지 커패시터(Cst)의 충전율을 저하시킬 수 있다. 다시 말해, 제2 게이트 전극(GE2)을 일 전극으로 갖고 캐소드 전극(CE)을 타 전극으로 갖는 기생 커패시터가 형성될 수 있다. 본 실시 예에서와 같이, 제2 게이트 전극(GE2)이 스토리지 커패시터(Cst)의 상부 전극(UE)이 아닌 하부 전극(BE)과 전기적으로 연결되는 경우, 기생 커패시터로부터 스토리지 커패시터(Cst)로의 전기적 경로는 상대적으로 멀어지므로, 기생 커패시터의 영향이 감소할 수 있다. 또한, 스토리지 커패시터(Cst)의 하부 전극(BE)은 표시 패널(50)의 기판 상에 형성되므로, 제2 게이트 전극(GE2)과 캐소드 전극(CE) 사이의 전계 형성이 방지되어, 기생 커패시터를 제거할 수 있다.
발광소자(LD)는 애노드 전극(AE), 캐소드 전극(CE) 및 애노드 전극(AE)과 캐소드 전극(CE) 사이에 배치되는 발광층(EML)을 포함할 수 있다. 일 실시 예에서, 애노드 전극(AE), 발광층(EML) 및 캐소드 전극(CE)은 발광 영역(EA)에서 직접 접촉하여 배치될 수 있다.
애노드 전극(AE)은 제1 비아홀(VIA1)을 통해 스토리지 커패시터(Cst)의 상부 전극(UE)과 연결될 수 있다. 후술되는 비발광 영역(NEA)에서 애노드 전극(AE) 상에는 뱅크층(BNK), 발광층(EML) 및 캐소드 전극(CE)이 배치될 수 있다. 애노드 전극(AE)은 대체로 발광 영역(EA)에 형성된다. 다만, 애노드 전극(AE)은 스토리지 커패시터(Cst)의 상부 전극(UE)과 컨택되기 위해 적어도 일 영역이 비발광 영역(NEA)까지 연장될 수 있다.
발광층(EML) 및 캐소드 전극(CE)은 발광 영역(EA)과 비발광 영역(NEA)에 넓게 형성되며, 이때 발광층(EML)은 애노드 전극(AE)을 커버한다.
일 실시 예에서, 화소(PX)는 리페어 패턴(RP)을 더 포함할 수 있다. 리페어 패턴(RP)은 일 영역이 인접한 화소(PX(i+1)j)의 애노드 전극(AE)과 중첩하지 않고, 광 차단층(LS)과 중첩하도록 배치된다.
이때, 리페어 패턴(RP)은 상기 일 영역을 제외한 다른 영역에서 제2 비아홀(VIA2)을 통해 인접한 화소(PX(i+1)j)의 애노드 전극(AE)과 전기적으로 연결된다. 인접한 화소(PX(i+1)j)의 애노드 전극(AE)과 전기적으로 연결되기 위해, 리페어 패턴(RP)은 비발광 영역(NEA) 내에서 인접한 화소(PX(i+1)j)의 애노드 전극(AE)에 가깝게 배치될 수 있다.
리페어 패턴(RP)이 비발광 영역(NEA) 내에서 인접한 화소(PX(i+1)j)의 애노드 전극(AE)에 가깝게 배치되기 때문에, 리페어 패턴(RP)과 상기 일 영역에서 중첩하여 배치되는 광 차단층(LS)은 구동 트랜지스터(DT)와 중첩되는 부분으로부터 상기 일 영역까지 넓게 확장된 면적을 가질 수 있다.
상기와 같은 리페어 패턴(RP)은 대체로 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 갖는 아일랜드(island) 형태의 전극일 수 있다. 그러나 리페어 패턴(RP)의 형태는 이로써 한정되지 않으며, 광 차단층(LS) 및 애노드 전극(AE)을 포함한 다른 구성 요소들의 상대적인 배치 상태에 따라 다양하게 변형될 수 있다.
도 3a 및 도 3b에서는 화이트 화소(W)를 포함하는 WRGB 구조의 표시 장치(1)가 일 예로써 도시된다. 그러나 상기한 실시 예들은 WRGB 구조의 표시 장치(1)에만 적용되는 것은 아니다. 즉, 상기한 실시 예들 중 화이트 화소(W)와 관련 지어지지 않은 다양한 특징들은 화이트 화소(W)를 포함하지 않는 RGB 구조 또는 RGBG 구조의 표시 장치들에 적용될 수 있다. 또한, 상기한 실시 예들 중 화이트 화소(W)와 관련된 다양한 특징들은 WRGB 구조의 표시 장치(1) 뿐만 아니라 화이트 화소(W)를 포함하는 다양한 구조의 표시 장치들에 적용될 수 있다.
이하에서, 일 실시 예에 따른 화소(PX)의 적층 구조(단면 구조)를 도면을 참조하여 보다 상세히 설명한다.
도 4는 일 실시 예에 따른 화소의 단면도이다. 구체적으로, 도 4는 도 3b의 I-I' 선에 따른 단면도이다.
도 4를 도 3a 및 도 3b와 함께 참조하면, 표시 패널(50)은 기판(SUB), 픽셀 회로층 및 발광소자층을 포함할 수 있다.
기판(SUB)은 표시 패널(50)의 베이스 기재로서, 투광성 기판일 수 있다. 기판(SUB)은 유리 또는 강화 유리를 포함하는 경성 기판(rigid substrate) 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(Polyimide), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate; PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN), 폴리카보네이트(polycarbonate; PC) 등의 플라스틱 재료로 형성될 수 있다. 그러나 기판(SUB)의 재질이 이로써 한정되지 않는다.
기판(SUB) 상에는 화소 영역(PXA)이 정의된다. 화소 영역(PXA)은 픽셀 회로층에 배치되는 적어도 하나의 회로 소자 및 발광소자층에 배치되는 발광소자(LD)를 포함하는 영역으로 정의될 수 있다. 이러한 적어도 하나의 회로 소자와 발광소자(LD)는 하나의 화소(PX)를 구성할 수 있다.
픽셀 회로층은 기판(SUB) 상에 형성되며, 화소(PX)를 구성하는 회로 소자들(예를 들어, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST) 및 스토리지 커패시터(Cst) 등) 및 배선들을 포함할 수 있다.
먼저, 기판(SUB) 상에는 제1 전극층이 배치될 수 있다. 제1 전극층은 광 차단층(LS) 및 스토리지 커패시터(Cst)의 하부 전극(BE)을 포함할 수 있다.
광 차단층(LS)은 구동 트랜지스터(DT)의 반도체 패턴 특히, 제2 채널(CH2)과 평면 상에서 중첩되도록 배치되어, 외부광으로부터 산화물 반도체 소자를 보호할 수 있다. 일 실시 예에서, 광 차단층(LS)은 제5 컨택홀(CT5)을 통해 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)과 더 연결될 수 있다. 이는 리페어 패턴(RP)을 이용하여 화소(PX) 불량을 리페어할 때, 레이저 용접을 통해 리페어 패턴(RP)과 광 차단층(LS)을 연결시킴으로써, 인접 화소(PX(i+1)j)의 애노드 전극(AE)과 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)이 전기적으로 연결될 수 있게 한다.
하부 전극(BE)은 제2 컨택홀(CT2)을 통해 스위칭 트랜지스터(ST)의 제1 드레인 전극(DE1)에 전기적으로 연결될 수 있다. 또한, 하부 전극(BE)은 제3 컨택홀(CT3)을 통해 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)에 전기적으로 연결될 수 있다.
일 실시 예에서, 하부 전극(BE)은 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)과 연결되기 위한 연장부(EXT)를 포함할 수 있다. 연장부(EXT)의 일 영역에서 하부 전극(BE)은 제2 게이트 전극(GE2)과 중첩되며, 제3 컨택홀(CT3)을 통해 제2 게이트 전극(GE2)과 전기적으로 연결된다. 연장부(EXT)의 다른 영역은 회로 소자들의 다른 전극들 및 발광소자(LD)의 애노드 전극(AE)과 중첩되지 않도록 배치된다. 이는, 연장부(EXT)를 레이저로 커팅하여 제2 게이트 전극(GE2)과 애노드 전극(AE)을 전기적으로 분리하고, 화소(PX) 불량을 리페어할 때, 다른 전극들 사이 및/또는 발광소자(LD)의 애노드 전극(AE)과 캐소드 전극(CE) 사이의 전기적 쇼트를 방지할 수 있게 한다.
배선 영역(WA)에서 제1 전극층은 데이터 라인(DL), 센싱 라인(SL) 및 제1 전원 라인(PL1)을 더 포함할 수 있다. 데이터 라인(DLj)은 제1 컨택홀(CT1)을 통해 스위칭 트랜지스터(ST)의 제1 소스 전극(SE1)에 연결된다. 센싱 라인(SL)은 브릿지 패턴(BRP)을 경유하여 센싱 트랜지스터(SST)의 제3 소스 전극(SE3)에 연결된다. 제1 전원 라인(PL1)은 제4 컨택홀(CT4)을 통해 구동 트랜지스터(DT)의 제2 소스 전극(SE2)에 연결된다.
다양한 실시 예에서, 기판(SUB) 상에는 도시되지 않은 배선 및/또는 전극들, 예를 들어 저전위 구동 전원(ELVSS)을 인가하는 제2 전원 라인(PL2) 및 보조 전극 등이 더 마련될 수 있다.
버퍼층(BUF)은 광 차단층(LS), 스토리지 커패시터(Cst)의 하부 전극(BE) 및 배선들을 커버하도록 기판(SUB) 상에 배치된다. 버퍼층(BUF)은 기판(SUB)으로부터 이온이나 불순물이 확산되는 것을 방지하고, 수분 침투를 차단할 수 있다. 또한, 버퍼층(BUF)은 기판(SUB)의 표면 평탄도를 향상시킬 수 있다. 버퍼층(BUF)은 산화물 및 질화물 등의 무기물, 유기물 또는 유무기 복합물을 포함할 수 있으며, 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 버퍼층(BUF)은 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 실리콘 옥사이드로 이루어진 삼중층 이상의 구조를 가질 수 있다. 다른 실시 예에서, 버퍼층(BUF)은 생략될 수도 있다.
버퍼층(BUF) 상에는 액티브층(도면 미도시)이 형성될 수 있다. 액티브층은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 실리콘계 반도체 물질로는 비정질 실리콘(Amorphous Silicon) 또는 다결정 실리콘(Polycrystalline Silicon)이 이용될 수 있다. 산화물계 반도체 물질로는 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO), 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO), 인듐 주석 아연 산화물(InSnZnO), 인듐 알루미늄 아연 산화물(InAlZnO), 주석 갈륨 아연 산화물(SnGaZnO), 알루미늄 갈륨 아연 산화물(AlGaZnO), 주석 알루미늄 아연 산화물(SnAlZnO), 2원계 금속 산화물인 인듐 아연 산화물(InZnO), 주석 아연 산화물(SnZnO), 알루미늄 아연 산화물(AlZnO), 아연 마그네슘 산화물(ZnMgO), 주석 마그네슘 산화물(SnMgO), 인듐 마그네슘 산화물(InMgO), 인듐 갈륨 산화물(InGaO), 인듐 산화물(InO), 주석 산화물(SnO), 아연 산화물(ZnO), 인듐 갈륨 아연 산화물(IGZO) 등이 이용될 수 있다. 액티브층은 몰리브덴티타늄(MoTi)을 포함한 2중막으로 형성될 수 있다.
액티브층은 p형 또는 n형의 불순물을 포함하는 제1 내지 제3 소스 영역들(SA1~SA3) 및 제1 내지 제3 드레인 영역들(DA1~DA3), 그리고 제1 내지 제3 소스 영역들(SA1~SA3) 및 제1 내지 제3 드레인 영역들(DA1~DA3) 사이에 각각 형성된 제1 내지 제3 채널들(CH1~CH3)을 포함할 수 있다.
액티브층 상에는 제2 전극층이 배치된다. 액티브층과 제2 전극층 사이에는 게이트 절연층(GI)이 개재될 수 있다. 게이트 절연층(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제2 전극층은 게이트 전극들(GE1, GE2, GE3), 소스 전극들(SE1, SE2, SE3) 및 드레인 전극들(DE1, DE2, DE3)을 포함할 수 있다. 게이트 전극들(GE1, GE2, GE3)은 각각 액티브층의 대응되는 채널들(CH1, CH2, CH3) 상에 중첩하여 배치될 수 있다. 게이트 전극들(GE1, GE2, GE3) 중 적어도 일부(GE1, GE3)는 해당 게이트 전극들(GE1, GE3)과 전기적으로 연결되는 배선들(GL1, GL2)과 일체로 형성되어 하나의 패턴을 구성할 수 있다.
제2 전극층은 스토리지 커패시터(Cst)의 상부 전극(UE)을 더 포함할 수 있다. 상부 전극(UE)은 적어도 일 영역이 하부 전극(BE)을 커버하도록 형성된다. 상부 전극(UE)과 하부 전극(BE) 사이에 양 전극의 전위차에 대응하는 전하가 저장됨으로써, 상부 전극(UE)과 하부 전극(BE)이 스토리지 커패시터(Cst)로 동작할 수 있다. 다양한 실시예에서 스토리지 커패시터(Cst)는 중간 전극(도면 미도시)을 더 포함하여 구성될 수 있다. 중간 전극을 포함하여 가 구성될 경우 제한된 면적에서 커패시터 용량을 더 높일 수 있다. 상부 전극(UE)과 중간 전극이 제1 커패시터를 구성하고, 하부 전극(BE)과 중간 전극이 제2 커패시터를 구성하고, 제1 및 제2 커패시터는 병렬 연결되도록 구성된다. 그 결과 스토리지 커패시터(Cst)는 제1 및 제2 커패시터 각각의 커패시터 용량을 합산한 값이 되어 용량을 증가시킬 수 있다. 이에 대한 자세한 내용은 후술한다.
상부 전극(UE)은 제5 컨택홀(CT5)을 통해 구동 트랜지스터(DT)의 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 또한, 상부 전극(UE)은 제1 비아홀(VIA1)을 통해 발광소자(LD)의 애노드 전극(AE)과 전기적으로 연결될 수 있다.
상기와 같은 스토리지 커패시터(Cst)는 하부 전극(BE)을 통해 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)과 연결된다. 구동 트랜지스터(DT)의 상부에는 발광소자(LD)의 캐소드 전극(CE)이 형성될 수 있다. 이때, 구동 트랜지스터(DT)의 제2 게이트 전극(GE2)과 캐소드 전극(CE) 사이에 전계가 형성될 수 있으며, 이는 제2 게이트 전극(GE2)과 전기적으로 연결되는 스토리지 커패시터(Cst)의 충전율을 저하시킬 수 있다. 다시 말해, 제2 게이트 전극(GE2)을 일 전극으로 갖고 캐소드 전극(CE)을 타 전극으로 갖는 기생 커패시터가 형성될 수 있다. 본 실시 예에서와 같이, 제2 게이트 전극(GE2)이 스토리지 커패시터(Cst)의 상부 전극(UE)이 아닌 하부 전극(BE)과 전기적으로 연결되는 경우, 기생 커패시터로부터 스토리지 커패시터(Cst)로의 전기적 경로는 상대적으로 멀어지므로, 기생 커패시터의 영향이 감소할 수 있다. 또한, 스토리지 커패시터(Cst)의 하부 전극(BE)은 표시 패널(50)의 기판 상에 형성되므로, 제2 게이트 전극(GE2)과 캐소드 전극(CE) 사이의 전계 형성이 방지되어, 기생 커패시터를 제거할 수 있다.
제2 전극층은 브릿지 패턴(BRP)을 더 포함할 수 있다. 브릿지 패턴(BRP)은 센싱 트랜지스터(SST)의 제3 소스 전극(SE3)과 센싱 라인(SL)을 전기적으로 연결시킬 수 있다. 제2 전극층은 리페어 패턴(RP)을 더 포함할 수 있다
제1 및 제2 전극층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성될 수 있다. 또한, 제1 및 제2 전극층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 제1 및 제2 전극층은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
픽셀 회로층은 패시베이션층(PAS)에 의해 커버될 수 있다. 패시베이션층(PAS)은 제2 전극층 및 제2 전극층에 의해 커버되지 않은 버퍼층(BUF) 및 액티브층의 노출된 영역들을 커버할 수 있다. 패시베이션층(PAS)은 하부의 소자들을 보호하기 위한 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 다양한 실시 예에서, 패시베이션층(PAS)은 생략될 수도 있다.
패시베이션층(PAS) 상에는 오버코트층(OC)이 형성될 수 있다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 구성될 수 있다.
일 실시 예에서, 패시베이션층(PAS)과 오버코트층(OC) 사이에는 컬러 필터(도면 미도시)가 형성될 수 있다. 컬러 필터는 발광 영역(EA)에 형성될 수 있다. 컬러 필터는 특정 파장 대역의 광은 투과하고 다른 특정 파장 대역의 광은 차단하여 입사광의 일부 파장 대역만을 선택적으로 투과하는 파장-선택적 광학 필터로, 안료 또는 염료 등의 색제(colorant)를 포함하는 감광성 수지로 구성될 수 있다. 발광 영역(EA)에서 컬러 필터를 통과한 광은 레드, 그린, 블루 중 어느 하나의 색상을 가질 수 있다. 화소(PX)가 화이트 색상을 표시하는 경우, 해당 화소(PX)에 대하여 컬러 필터는 생략될 수 있다.
상기에서는 컬러 필터가 패시베이션층(PAS)과 오버코트층(OC) 사이에 형성되는 것으로 설명되지만, 본 실시 예는 이로써 한정되지 않는다. 즉, 발광소자(LD)가 전면 발광형인 경우, 컬러 필터는 후술되는 발광소자층의 상부 레이어에 형성될 수 있다.
발광소자층은 오버코트층(OC) 상에 형성되며, 발광소자(LD)들을 포함한다. 발광소자(LD)는 애노드 전극(AE), 발광층(EML) 및 캐소드 전극(CE)을 포함한다.
애노드 전극(AE) 및 캐소드 전극(CE)은 중 적어도 하나는 투과형 전극이고 적어도 다른 하나는 반사형 전극일 수 있다. 예를 들어, 발광소자(LD)가 배면 발광형인 경우, 애노드 전극(AE)은 투과형 전극이고, 캐소드 전극(CE)은 반사형 전극일 수 있다. 반대로, 발광소자(LD)가 전면 발광형인 경우, 애노드 전극(AE)은 반사형 전극이고, 캐소드 전극(CE)은 투과형 전극일 수 있다. 다른 예에서, 발광소자(LD)가 양면 발광형인 경우, 애노드 전극(AE) 및 캐소드 전극(CE)은 모두 투과형 전극일 수 있다. 이하에서는, 발광소자(LD)가 배면 발광형인 경우를 예로 들어 발광소자(LD)의 상세한 구성을 설명한다.
애노드 전극(AE)은 오버코트층(OC) 상에 형성된다. 애노드 전극(AE)은 오버코트층(OC)과 패시베이션층(PAS)을 관통하는 제1 비아홀(VIA1)을 통해 스토리지 커패시터(Cst)의 상부 전극(UE)과 전기적으로 연결된다. 이러한 애노드 전극(AE)은 스토리지 커패시터(Cst)를 경유하여 구동 트랜지스터(DT)의 제2 드레인 전극(DE2)에 전기적으로 연결될 수 있다. 상기와 같이 제1 비아홀(VIA1)이 다른 전극들보다 상대적으로 면적이 넓은 스토리지 커패시터(Cst)의 상부 전극(UE)과 컨택하도록 형성되면, 제1 비아홀(VIA1) 주변의 단차에 의한 영향이 저감될 수 있다.
애노드 전극(AE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 도전 물질로 구성될 수 있다. 애노드 전극(AE)이 반사형 전극일 때, 애노드 전극(AE)은 반사층을 포함할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있다. 일 실시 예에서, 반사층은 APC(은/팔라듐/구리 합금)로 구성될 수 있다.
비발광 영역(NEA)에서 애노드 전극(AE) 상에는 뱅크층(BNK)이 형성된다. 그러나, 발광 영역(EA)에서의 애노드 전극(AE) 상에는 발광층(EML)이 직접 접촉하여 형성된다. 즉, 뱅크층(BNK)은 비발광 영역(NEA)은 커버하고, 발광 영역(EA)은 커버하지 않는 하프 뱅크(half-bank) 구조를 갖는다.
예를 들어, 발광 영역(EA) 및 비발광 영역(NEA)을 포함한 기판(SUB)의 전체 영역에 뱅크층(BNK)이 배치된 구조에 의하면, 제조 비용이 증가하고, 표시 패널(50)의 전체 개구율이 감소한다. 반대로, 풀 뱅크리스(full bank-less) 구조에 의하면, 발광 영역(EA)에서 하나의 화소(PX)와, 인접하는 다른 화소(PX)에서 각각 출력되는 다른 컬러의 광이 서로 혼합되어 출력되는 혼색 현상이 발생할 수 있다. 따라서, 본 발명은 뱅크층(BNK)이 비발광 영역(NEA)을 커버하지만, 발광 영역(EA)은 커버하지 않는 하프 뱅크(half-bank) 구조인 것을 특징으로 한다.
구체적으로, 복수의 화소(PX)들이 일렬로 배치된 발광 영역(EA)의 화소 열 방향으로는 뱅크층(BNK)이 배치되지 않고, 상기 발광 영역(EA)의 하단에서 픽셀 회로층이 배치된 비발광 영역(NEA)의 열 방향으로는 뱅크층(BNK)이 배치된다. 반복적으로, 그 아래의 발광 영역(EA)의 화소 열 방향으로는 뱅크층(BNK)이 배치되지 않고, 상기 발광 영역(EA)의 하단에서 픽셀 회로층이 배치된 비발광 영역(NEA)의 열 방향으로는 뱅크층(BNK)이 배치된다. 결과적으로, 뱅크층(BNK)은 표시 장치(1) 상에서 스트라이프 형태로 구현될 수 있다.
발광층(EML)은 발광 영역(EA)과 비발광 영역(NEA)에 넓게 형성된다. 발광 영역(EA)에서 발광층(EML)은 애노드 전극(AE)을 커버하도록 형성된다. 일 실시 예에서, 발광층(EML)은 광 생성층을 포함하는 다층 박막 구조를 가질 수 있다. 여기서, 광 생성층에서 생성되는 광의 색상은 화이트, 레드, 블루, 그린 등일 수 있으나, 이로써 한정되지 않는다.
광 생성층은 예를 들어, 정공 수송층(Hole Transport Layer; HTL), 유기 발광층, 및 전자 수송층(Electron Transport Layer; ETL)을 포함할 수 있다. 정공 수송층은 애노드 전극(AE)으로부터 주입된 정공을 유기 발광층으로 원활하게 전달하는 역할을 한다. 유기 발광층은 인광 또는 형광 물질을 포함하는 유기 물질로 형성될 수 있다. 전자 수송층은 캐소드 전극(CE)으로부터 주입된 전자를 유기 발광층으로 원활하게 전달하는 역할을 한다. 발광층(EML)은 정공 수송층, 유기발광층, 전자 수송층 이외에, 정공 주입층(Hole Injection Layer; HIL), 정공 저지층(Hole Blocking Layer; HBL), 전자 주입층(Electron Injection Layer; EIL) 및 전자 저지층(Electron Blocking Layer; EBL)을 더 포함할 수 있다.
발광층(EML)은 2 스택(stack) 이상의 탠덤 구조(tandem structure)로 형성될 수 있다. 이 경우, 스택들 각각이 정공 수송층, 유기 발광층, 전자 수송층을 포함할 수 있다. 발광층(EML)이 2 스택 이상의 탠덤 구조로 형성되는 경우, 스택들 사이에는 전하 생성층이 형성될 수 있다. 전하 생성층은 하부 스택과 인접하게 위치하는 n형 전하 생성층과 n형 전하 생성층 상에 형성되어 상부 스택과 인접하게 위치하는 p형 전하 생성층을 포함할 수 있다. n형 전하 생성층은 하부 스택으로 전자(electron)를 주입해주고, p형 전하 생성층은 상부 스택으로 정공(hole)을 주입해준다. n형 전하 생성층은 전자수송능력이 있는 유기 호스트 물질에 리튬(Li), 나트륨(Na), 칼륨(K), 또는 세슘(Cs)과 같은 알칼리 금속, 또는 마그네슘(Mg), 스트론튬(Sr), 바륨(Ba), 또는 라듐(Ra)과 같은 알칼리 토금속이 도핑된 유기층일 수 있다. p형 전하 생성층은 정공 수송 능력이 있는 유기 호스트 물질에 도펀트가 도핑된 유기층일 수 있다.
캐소드 전극(CE)은 발광층(EML) 상에 형성된다. 캐소드 전극(CE)은 발광 영역(EA)과 비발광 영역(NEA)에 넓게 형성될 수 있다.
캐소드 전극(CE)은 광을 투과시킬 수 있는 투명한 금속 물질(Transparent Conductive Material; TCO) 또는 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금과 같은 반투과 금속 물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 캐소드 전극(CE)이 반투과 금속물질로 형성되는 경우, 미세 공진(micro cavity)에 의해 출광 효율이 높아질 수 있다.
도 3a, 도 3b 및 도 4를 함께 참조하면, 본 실시 예에서, 애노드 전극(AE)은 회로 소자와 컨택하기 위해 적어도 일 영역이 비발광 영역(NEA)까지 연장된다.
실시예에서 패시베이션층(PAS)과 오버코트층(OC) 사이에 광 흡수층(LA)을 더 포함할 수 있다. 광 흡수층(LA)은 특정 파장 대역의 광은 투과하고 다른 특정 파장 대역의 광은 차단하여 입사광의 일부 파장 대역만을 선택적으로 투과하는 안료 또는 염료 등의 색제(colorant)를 포함할 수 있다. 이러한 광 흡수층(LA)은 발광소자(LD)에서 생성되는 광을 흡수하기 위하여, 적어도 둘 이상의 안료층이 적층된 구조를 가질 수 있다. 예를 들어, 광 흡수층(LA)은 제1 색상의 안료를 포함하는 제1 흡수층(LA1) 및 제1 색상과 상이한 제2 색상의 안료를 포함하는 제2 흡수층(LA2)을 포함할 수 있다. 일 실시 예에서, 제1 색상은 레드 색상이고, 제2 색상은 블루 색상일 수 있으나 이로써 한정되지 않는다. 이와 같이 상이한 색상의 안료를 포함하는 흡수층들이 중첩되면, 반사 시감 효과(예를 들어, 블랙 색상 시감 효과)에 의해 빛샘 현상의 차단이 효과적으로 이루어질 수 있다.
상기와 같은 광 흡수층(LA)은 컬러 필터와 동일할 물질로 구성되며, 컬러 필터와 동일한 공정에 의해 형성될 수 있다. 즉, 동일 색상의 안료를 포함하는 컬러 필터와 광 흡수층(LA)은 한 번의 마스킹 공정을 통해 함께 형성될 수 있다. 예를 들어, 제1 색상의 안료를 포함하는 컬러 필터가 형성될 때, 광 흡수층(LA)의 픽셀 회로층(LA1)이 함께 형성되고, 제2 색상의 안료를 포함하는 컬러 필터가 형성될 때, 광 흡수층(LA)의 제2 흡수층(LA2)이 함께 형성될 수 있다. 따라서, 본 실시 예는, 광 흡수층(LA)을 생성하기 위한 별도의 추가적인 공정을 요구하지 않으면서, 비발광 영역(NEA)에서의 빛샘 현상을 보다 완벽하게 차단할 수 있다.
광 흡수층(LA)은 비발광 영역(NEA)의 전 영역에 형성될 수 있다. 그러나 본 실시 예는 이로써 한정되지 않으며, 구현하기에 따라 광 흡수층(LA)은 비발광 영역(NEA) 내에서 애노드 전극(AE) 상에 형성될 수도 있다. 일 실시 예에서, 화소(PX)가 화이트 색상을 표시하는 경우, 해당 화소(PX)에는 광 흡수층(LA)이 형성되지 않을 수 있다.
광 흡수층(LA)은 비발광 영역(NEA)의 전 영역에 형성될 때, 제1 비아홀(VIA1) 및 제2 비아홀(VIA2)은 광 흡수층(LA)을 관통하도록 형성될 수 있다. 또는, 광 흡수층(LA)은 제1 비아홀(VIA1) 및 제2 비아홀(VIA2) 주변에서 형성되지 않도록 구성될 수 있다.
도 5는 실시예에 따른 표시 패널의 제조 방법을 나타낸 순서도이다.
도 5를 도 3 내지 도4를 참조하여 설명하면,
먼저 기판(SUB) 상에 픽셀 회로층이 형성될 수 있다. 구체적으로, 기판(SUB) 상에 제1 전극층이 형성될 수 있다(1501). 제1 전극층은 기판(SUB) 상에 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착(PLD) 공정, 진공 증착 공정, 원자층 적층 공정 등을 이용하여 도전막을 형성한 후, 마스크를 이용한 식각 공정을 통해 패터닝하여 생성될 수 있다. 여기서, 첫 번째 마스크가 사용될 수 있다.
이후에 제1 전극층 상에 버퍼층(BUF)이 형성될 수 있다(1502). 버퍼층(BUF)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 통해 형성될 수 있다.
버퍼층(BUF) 상에 액티브층이 형성될 수 있다(1503). 예를 들어 버퍼층(BUF) 상에 비정질 실리콘 층을 형성하고, 비정질 실리콘 층을 결정화하여 폴리 실리콘층을 형성할 수 있다. 이후, 폴리 실리콘 층을 포토 리소그래피 방법 등으로 패터닝 하여 액티브층이 형성될 수 있다. 이때, 포토 리소그래피 공정을 위한 두 번째 마스크가 사용될 수 있다. 액티브층을 구성하는 폴리 실리콘층에는 불순물이 주입되어 소스 영역(SA1, SA2, SA3), 드레인 영역(DA1, DA2, DA3) 및 채널(CH1, CH2, CH3)이 형성될 수 있다. 버퍼층(BUF)에는 제1 전극층과 상부 레이어를 컨택하기 위한 컨택홀들이 더 형성될 수 있다.
액티브층 상에 게이트 절연층(GI)이 형성될 수 있다(1504). 게이트 절연층(GI)은 후술되는 제2 전극층이 형성될 영역에 선택적으로 형성될 수 있다. 구체적으로, 게이트 절연층(GI)은 마스크를 이용하여 게이트 절연층(GI)을 노광 및 현상하는 포토 리소그래피 방법 등으로 형성될 수 있다. 이때, 세 번째 마스크가 사용될 수 있다. 액티브층은 몰리브덴티타늄(MoTi)을 포함한 2중막으로 형성될 수 있다.
게이트 절연층(GI) 상에 제2 전극층이 형성될 수 있다(1505). 제2 전극층은 게이트 절연층(GI) 상에 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착(PLD) 공정, 진공 증착 공정, 원자층 적층 공정 등을 이용하여 도전막을 형성한 후, 마스크를 이용한 식각 공정을 통해 패터닝하여 생성될 수 있다. 여기서, 네 번째 마스크가 사용될 수 있다.
이후에, 제2 전극층을 커버하도록 패시베이션층(PAS)이 형성될 수 있다(1506). 패시베이션층(PAS) 상에는 컬러 필터가 형성될 수 있다(1507). 컬러 필터는, 예를 들어, 제1 색상의 컬러 필터가 제1 마스크를 이용하여 패터닝되고, 제2 색상의 컬러 필터가 제2 마스크를 이용하여 패터닝되며, 제3 색상의 컬러 필터가 제3 마스크를 이용하여 패터닝될 수 있다. 컬러 필터가 형성되는 동안, 광 흡수층(LA)이 함께 형성될 수 있다. 컬러 필터와 광 흡수층(LA)을 형성하기 위하여, 각각의 색상에 대응하는 3개의 마스크들, 즉 다섯 번째 내지 일곱 번째 마스크가 사용될 수 있다.
이후에, 컬러 필터와 광 흡수층(LA)을 커버하도록 오버코트층(OC)이 형성된다(1508). 오버코트층(OC)은 패시베이션층(PAS) 상에 마스크를 이용하여 노광 및 현상될 수 있다. 마스크는 비아홀들(VIA1, VIA2)에 대응하는 개구들을 포함할 수 있다. 여기서, 여덟 번째 마스크가 사용될 수 있다.
이후에 오버코트층(OC) 상에 발광소자가 형성될 수 있다. 구체적으로, 오버코트층(OC) 상에 발광 영역(EA)들에 대응하는 개구를 갖는 아홉 번째 마스크를 이용하여 애노드 전극(AE)이 패터닝된다(1509).
애노드 전극(AE)이 형성된 이후에, 표시 패널(50)의 전 면적을 커버하도록 발광층(EML)과 캐소드 전극(CE)이 넓게 형성된다(1511).
도 6은 실시예에 따른 도 4의 스토리지 커패시터(Cst)의 단면을 도시한 도면이다. 도 7은 스토리지 커패시터(Cst)를 회로 기호로 표시한 도면이다.
실시예에서 스토리지 커패시터(Cst)는 상부 전극(UE), 하부 전극(BE) 및 중간 전극(ME)을 포함하여 구성될 수 있다.
하부 전극(BE)과 중간 전극(ME) 사이에는 버퍼층(BUF)이 개재된다. 중간 전극(ME)과 상부 전극(UE) 사이에는 게이트 절연막이 개재된다. 버퍼층(BUF) 및 게이트 절연막은 절연체이므로, 상부 전극(UE)과 중간 전극(ME) 및 중간 전극(ME)과 하부 전극(BE)은 각각 전하를 저장하는 커패시터로 기능할 수 있다. 상부 전극(UE)과 중간 전극(ME)은 제1 커패시터(C1)를 형성하고, 중간 전극(ME)과 하부 전극(BE)은 제2 커패시터(C2)를 형성한다. 중간 전극(ME)은 구동 트랜지스터의 게이트 전극에 연결되어 도 2의 제1 노드(N1)에 연결되고, 상부 전극(UE)과 하부 전극(BE)은 구동 트랜지스터의 소스 노드에 전기적으로 연결되어 제2 노드(N2)에 연결된다. 제1 커패시터(C1)와 제2 커패시터(C2)는 병렬 연결되어 있으므로 스토리지 커패시터(Cst)의 정전용량은 제1, 제2 커패시터(C2)의 정전용량을 합산한 결과가 된다. 이와 같이 스토리지 커패시터(Cst)를 3개의 전극을 이용하여 형성할 경우 한정된 면적에서 더 높은 정전용량을 높일 수 있어 개구율을 증가시킬 수 있다.
기판(SUB) 상에 배치된 제1 전극층은 스토리지 커패시터(Cst)의 하부 전극(BE)을 구성할 수 있다. 제1 전극층은 광차단 층을 포함할 수 있다.
버퍼층(BUF)은 하부 전극(BE) 상에 배치되어 제1 전극층을 커버한다. 버퍼층(BUF)은 기판(SUB)으로부터 이온이나 불순물이 확산되는 것을 방지하고, 수분 침투를 차단할 수 있다. 또한, 버퍼층(BUF)은 기판(SUB)의 표면 평탄도를 향상시킬 수 있다. 버퍼층(BUF)은 산화물 및 질화물 등의 무기물, 유기물 또는 유무기 복합물을 포함할 수 있다.
버퍼층(BUF) 상에는 중간 전극(ME)이 배치된다. 중간 전극(ME)은 도 4의 액티브층(CH2)과 같은 레이어에서 형성될 수 있다. 전술한 바와 같이 액티브층은 몰리브덴티타늄(MoTi)을 포함한 2중막으로 형성될 수 있다. 스토리지 커패시터(Cst)를 구성하는 중간 전극(ME)도 몰리브덴티타늄(MoTi)을 포함한 2중막으로 형성될 수 있다.
제1 액티브층(ACT1)은 인듐 갈륨 아연 산화물(IGZO)로 구성될 수 있다.
제2 액티브층(ACT2)은 몰리브덴티타늄(MoTi)으로 구성될 수 있다. 몰리브덴티타늄(MoTi)으로 구성된 제2 액티브층(ACT2)은 비정질 아연 산화물로 구성된 제1 액티브층(ACT1)에 대해서 낮은 접촉 저항을 가진다. 또한 습식 식각시 선택성을 가진다. 중간 전극(ME)은 구동 트랜지스터의 게이트 전극(도 4의 GE2)과 연결된다. 구동 트랜지스터의 게이트 전극은 TOP 게이트 구조로서 게이트 전극은 상부 전극(UE)과 같은 레이어에서 형성된다. 중간 전극(ME)은 구동 트랜지스터의 게이트 전극에 연결되는데 게이트 전극을 구성하는 상부 전극(UE)과 중간 전극(ME)은 서로 다른 레이어를 구성한다. 따라서 구동 트랜지스터 영역에서 게이트 전극과 중간 전극(ME)을 전기적으로 연결시켜주는 컨택홀 이 필요하다. 몰리브덴티타늄(MoTi)으로 구성된 제2 액티브층(ACT2)은 비정질 아연 산화물로 구성된 제1 액티브층(ACT1)에 대해서 낮은 접촉 저항을 가지므로 중간 전극(ME)을 몰리브덴티타늄(MoTi)을 포함한 2중막으로 형성할 경우 게이트 전극과 중간 전극(ME)을 연결시켜주는 컨택홀을 작게 형성하더라도 신뢰성에 문제가 없게 된다. 컨택홀을 작게 형성할 경우 개구율을 높일 수 있다. 중간 전극(ME)을 몰리브덴티타늄(MoTi)을 포함한 2중막으로 형성할 경우 개구율을 향상시킬 수 있다.
또한 몰리브덴티타늄(MoTi)으로 구성된 제2 액티브층(ACT2)은 인듐 갈륨 아연 산화물(IGZO)로 구성된 제1 액티브층(ACT1)을 보호하는 기능을 한다. 패시베이션 층에 잔류한 수소가 인듐 갈륨 아연 산화물(IGZO)로 구성된 제1 액티브층(ACT1)으로 확산할 수 있다. 중간 전극(ME)은 구동 트랜지스터 영역에서 채널을 형성하는데, 수소가 채널로 확산할 경우 구동 트랜지스터의 문턱전압을 변동시킬 수 있다. 몰리브덴티타늄(MoTi)으로 구성된 제2 액티브층(ACT2)은 수소가 제1 액티브층(ACT1)으로 확산하는 것을 차단한다. 즉, 제2 액티브층(ACT2)은 제1 액티브층(ACT1)의 수소 차단층 기능을 한다.
중간 전극(ME) 상에는 게이트 절연층(GI)이 배치된다. 게이트 절연층(GI)은 마스크를 이용하여 게이트 절연층(GI)을 노광 및 현상하는 포토 리소그래피 방법 등으로 형성될 수 있다. 이때, 세 번째 마스크가 사용될 수 있다.
게이트 절연층(GI) 상에는 상부 전극(UE)이 형성된다. 상부 전극(UE)은 제2 전극층을 마스크를 이용한 식각 공정을 통해서 패터닝하여 생성된다. 제2 전극층은 게이트 절연층(GI) 상에 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착(PLD) 공정, 진공 증착 공정, 원자층 적층 공정 등을 이용하여 도전막을 형성한다.
상부 전극(UE) 상에는 상부 전극(UE)을 커버하도록 패시베이션층이 배치된다.
앞서 설명한 바와 같이 개구율 증대를 위해서 중간 전극(ME)을 인듐 갈륨 아연 산화물(IGZO)로 구성된 제1 액티브층(ACT1) 및 몰리브덴티타늄(MoTi)으로 구성된 제1 액티브층(ACT1) 이중막으로 구성하였다.
이러한 구조에서 본 개시의 발명자들은 다음의 문제점을 발견하였다.
이중막으로 구성된 중간 전극(ME)을 형성할 때, 제1 액티브층(ACT1)에 TAIL이 발생하는 것이 확인되었다. 도 6에 점선원으로 표시된 부분과 같이 제1 액티브층(ACT1)의 끝단부에 TAIL 형태의 패턴(이하 TAIL 패턴)이 구동 트랜지스터의 채널 영역에서 형성되면 구동 트랜지스터의 소자 특성이 저하되는 HUMP 현상이 발생할 수 있다. HUMP 현상이란 구동 트랜지스터의 게이트 전압의 크기에 비례하여 드레인 전류의 크기가 선형적으로 증가하는 구간에서, 드레인 전류가 선형적으로 증가하다 비정상적으로 튀는 부분을 말한다.
또한 제1 액티브층(ACT1)의 TAIL 패턴은 픽셀회로 소자층이 형성된 면적을 증가시켜 개구율의 감소를 가져온다. 또한 제1 액티브층(ACT1)의 TAIL 패턴은 픽셀 내의 CELL을 커팅하는 리페어의 성공율을 저하시킨다.
본 개시의 발명자들은 제1 액티브층(ACT1)의 TAIL 패턴 형성을 방지하는 새로운 공정을 발명하였다. 이하에서는 도 8 내지 도 12를 참조하여 TAIL 패턴 형성을 방지하는 공정을 설명한다.
도 8 내지 도 12는 액티브층 형성 단계에 대한 세부 공정을 설명하기 위한 도면이다. Cst는 스토리지 커패시터(Cst)가 형성되는 영역을 도시한 것이고, DT는 구동 트랜지스터가 형성되는 영역을 도시한 것이다.
도 8은 제1 액티브층(ACT1)을 증착하고, 제1 액티브층(ACT1) 상에 제2 액티브층(ACT2)을 증착하고, 제1 액티브층(ACT1)과 제2 액티브층(ACT2)이 순차적으로 증착된 액티브층 상에 포토레지스트(PR) 물질을 도포하고, 하프톤 마스크를 통해 포토레지스트(PR) 패턴을 형성한 것을 나타낸다. 구동 트랜지스터의 채널(CH)이 형성되는 영역에 대응한 위치에서 포토레지스트(PR) 패턴은 하프톤(H/T)으로 구성된다.
도 9는 제1 패터닝 단계이며, 제2 액티브층(ACT2)의 첫번째 패터닝 단계를 나타낸다. 제2 액티브층(ACT2)은 포토레지스트(PR) 패턴에 대응하여 첫번째 패터닝 된다. 제2 액티브층(ACT2)의 첫번째 패터닝은 건식 식각의 방법으로 패터닝하는 것이 바람직히다. 왜냐하면 제2 액티브층(ACT2)의 첫번째 패터닝 단계에서, 제2 액티브층(ACT2)의 아래에 배치된 제1 액티브층(ACT1)은 식각되지 않아야 하기 때문이다. 따라서 원하는 부분만 식각이 가능하고 정확성이 좋으며 미세 패터닝이 가능한 건식 식각의 방법이 바람직하다. 건식 식각은 수평 방향과 수직 방향의 식각 속도가 다른 비등방성 성질을 가진다.
도 10은 포토레지스트(PR)의 일부를 제거하는 하프톤(H/T) 에싱 단계를 나타낸다. 하프톤(H/T) 에싱을 통해서 포토레지스트(PR)는 일부가 제거되어 두께가 얇아진다. 포토레지스트(PR)를 제거하는 두께는, 하프톤(H/T)으로 형성된 포토레지스트(PR) 패턴이 제거되어 구동 트랜지스터의 채널(CH)이 형성되는 영역이 드러날 정도인 것이 바람직하다. 하프톤(H/T) 에싱을 통해서 제2 액티브층(ACT2)을 덮고 있는 포토레지스트(PR)의 사이드 폭이 줄어들고, 그 결과 스토리지 커패시터(Cst) 영역의 제2 액티브층(ACT2)이 일부도 D 만큼 함께 노출된다.
도 11은 제2 패터닝 단계이며, 제1 액티브층(ACT1)을 식각하는 단계이다. 제1 액티브층(ACT1)의 식각은 습식 식각이 바람직하다. 식각 용액은 비금속 물질만 선택적으로 용해시키는 물질을 선택하는 것이 바람직하다. 습식 식각은 식각속도가 빠르며 수평방향 및 수직방향으로 식각 속도가 같은 등방성 성질을 가진다. 따라서 포토레지스트(PR)의 밑부분까지 식각할 수 있다. 제1 액티브층(ACT1)을 습식식각 방식으로 패터닝 하면 도 11과 같이 포토레지스트(PR) 및 제2 액티브층(ACT2)의 밑부분까지 식각할 수 있다. 그 결과 버퍼층(BUF)은 두께의 단차(TD)가 생기게 된다. 구체적으로 버퍼층(BUF)은 제1 액티브층(ACT1)에 의해 덮혀져 있는 영역의 두께가 노출된 영역의 두께보다 두껍다. 구동 트랜지스터의 채널(CH) 영역은 제2 액티브층(ACT2)에 의해서 식각 용액이 블로킹되므로 식각되지 않는다.
도 12는 제3 패터닝 단계이며, 제2 액티브층(ACT2)의 두번째 패터닝 단계이다. 두번째 패터닝 단계에서 제2 액티브층(ACT2)의 끝단이 제거된다. 제2 액티브층(ACT2)의 두번째 패터닝은 습식 식각이 바람직하다. 제1 패터닝 단계와는 달리, 제3 패터닝 단계에서는 식각속도가 빠르고 등방성 식각이 필요하기 때문이다. 제3 패터닝 단계에서 식각 용액은 몰리브덴티타늄(MoTi) 등 금속 물질과 비금속 물질을 함께 용해시키는 물질을 선택하는 것이 바람직하다.
이상 설명한 공정으로 액티브층을 형성하면, 도 6에서 설명한 문제점인 제1 액티브층(ACT1)의 TAIL 패턴 형성을 방지할 수 있다. 설명한 공정으로 액티브층을 형성한 결과, 제1 액티브층(ACT1)의 TAIL 패턴의 CD(임계치수, critical dimension) 값이 1.6 마이크로 미터에서 0 마이크로 미터로 개선된 것을 확인하였다.
도 13은 도 6의 다른 실시예로써, 도 7 내지 도 12의 제조 공정으로 형성된 스토리지 커패시터(Cst)의 단면을 도시한 도면이다.
스토리지 커패시터(Cst)는 기판(SUB) 상의 하부 전극(BE), 상기 하부전극 상에 배치된 버퍼층(BUF), 상기 버퍼층(BUF)의 일부를 덮는 중간 전극(ME), 상기 중간 전극(ME) 및 상기 버퍼층(BUF)을 커버하는 게이트 절연층(GI), 상기 게이트 절연층(GI)의 일부를 덮는 상부 전극(UE)을 포함한다.
중간 전극(ME)은 이중막으로 구성될 수 있다. 중간 전극(ME)은 인듐 갈륨 아연 산화물(IGZO)로 구성된 제1 액티브층(ACT1) 및 몰리브덴티타늄(MoTi)으로 구성된 제2 액티브층(ACT2)으로 구성될 수 있다.
버퍼층(BUF)은 제1 영역(A1) 및 제2 영역(A2)으로 구분될 수 있다. 제1 영역(A1)은 중간 전극(ME)이 덮는 영역이고, 제2 영역(A2)은 노출된 영역으로 게이트 절연층(GI)과 접하는 영역이다. 제1 영역(A1)의 두께 T1은 제2 영역(A2)의 두께 T2보다 두껍다. 이러한 형상을 가지는 버퍼층(BUF)은 도 11에서 설명한 제2 패터닝 단계의 결과이다. 도 7에서 설명한 바와 같이 하부 전극(BE) 및 상부 전극(UE)은 제2 노드(N2)에서 서로 연결되어 발광소자의 애노드 전극과 연결된다. 하부 전극(BE)과 상부 전극(UE)을 서로 연결하기 위해서는 버퍼층(BUF)에 홀을 뚫어야 한다. 도 13의 실시예에 따른 표시패널은 홀이 생성되는 제2 영역(A2)의 두께가 T2로 얇기 때문에 후속 공정에서 하부 전극(BE)과 상부 전극(UE)을 서로 연결하기 위한 홀을 버퍼층(BUF)에 뚫는 것이 용이하게 된다는 장점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (11)

  1. 발광소자 및 상기 발광소자를 구동하는 픽셀 회로를 포함하는 표시 패널의 제조 방법으로서,
    기판 상에 픽셀 회로를 형성하는 단계; 및
    상기 픽셀회로 상에 발광소자를 형성하는 단계; 를 포함하고,
    상기 픽셀 회로를 형성하는 단계는
    기판 상에 제1 전극층을 형성하는 단계;
    상기 제1 전극층 상에 버퍼층을 형성하는 단계; 및
    상기 버퍼층 상에 액티브층을 형성하는 단계; 를 포함하고,
    상기 액티브층을 형성하는 단계는
    제1 액티브층, 및 상기 제1 액티브층 상에 제2 액티브층을 증착하는 단계;
    상기 제2 액티브층 상에 포토레지스트 물질을 도포하고, 하프톤 마스크를 통해 포토레지스트 패턴을 형성하고, 상기 제2 액티브층을 첫번째 식각하는 제1 패터닝 단계;
    제1 패터닝 된 상기 제2 액티브층의 일부를 노출시키는 하프톤 에싱 단계; 및
    상기 제1 액티브층을 식각하는 제2 패터닝 단계; 를 포함하는 표시패널 제조 방법.
  2. 제1항에 있어서,
    상기 제2 패터닝 단계는
    상기 제1 액티브층 아래에 배치된 버퍼층의 일부를 함께 식각하도록 과도하게 식각하는 것을 특징으로 하는 표시패널 제조 방법.
  3. 제1항에 있어서,
    상기 액티브층을 형성하는 단계는
    상기 제2 액티브층을 추가로 식각하는 제3 패터닝 단계를 더 포함하는 것을 특징으로 하는 표시패널 제조 방법.
  4. 제3항에 있어서,
    상기 제3 패터닝 단계는 습식 식각인 것을 특징으로 하는 표시패널 제조 방법.
  5. 제1항에 있어서,
    상기 제1 패터닝 단계는 건식 식각인 것을 특징으로 하는 표시패널 제조 방법.
  6. 제1항에 있어서,
    상기 제2 패터닝 단계는 습식 식각인 것을 특징으로 하는 표시패널 제조 방법.
  7. 제1항에 있어서,
    상기 제1 액티브층은 인듐 갈륨 아연 산화물(IGZO)로 구성되고,
    상기 제2 액티브층은 몰리브덴티타늄(MoTi)으로 구성된 것을 특징으로 하는 표시패널 제조 방법.
  8. 복수의 서브픽셀이 매트릭스로 배치된 표시패널로서,
    상기 서브픽셀은
    발광소자, 상기 발광소자에 구동 전류를 공급하는 구동 트랜지스터, 및 상기 구동 전류의 크기를 제어하는 전압을 일정 기간 유지시키는 스토리지 커패시터를 포함하고,
    상기 스토리지 커패시터는
    하부 전극, 상기 하부전극 상에 배치된 버퍼층, 상기 버퍼층의 일부를 덮는 중간 전극, 상기 중간 전극 및 상기 버퍼층을 커버하는 게이트 절연층, 상기 게이트 절연층의 일부를 덮는 상부 전극을 포함하고,
    상기 버퍼층은 상기 중간 전극이 덮는 제1 영역의 두께가 상기 게이트 절연층과 접하는 제2 영역의 두께보다 두꺼운 것을 특징으로 하는 표시패널.
  9. 제8항에 있어서
    상기 중간 전극은
    이중막인 것을 특징으로 하는 표시패널.
  10. 제9항에 있어서,
    상기 중간 전극은
    인듐 갈륨 아연 산화물(IGZO)로 구성된 제1 액티브층; 및
    몰리브덴티타늄(MoTi)으로 구성된 제2 액티브층;을 포함하는 표시패널.
  11. 제8항에 있어서,
    상기 중간 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고,
    상기 하부 전극 및 상기 상부 전극은 상기 발광소자의 애노드 전극에 연결되는 것을 특징으로 하는 표시패널.
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