KR20220093460A - Display device - Google Patents

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Abstract

Embodiments of the present invention relate to a display device and, more specifically, to a display device that can improve a picture quality by securing enough scanning time even when performing high-speed driving and has a sub-pixel structure that can compensate for a threshold voltage deviation by accurately sensing a threshold voltage of a driving transistor.

Description

표시장치{DISPLAY DEVICE}display device {DISPLAY DEVICE}

본 발명의 실시예들은 표시장치에 관한 것이다.Embodiments of the present invention relate to a display device.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정 표시장치, 유기 발광 표시장치 등과 같은 다양한 표시장치가 활용되고 있다. As the information society develops, the demand for a display device for displaying an image is increasing in various forms, and in recent years, various display devices such as a liquid crystal display device and an organic light emitting display device are utilized.

종래의 표시장치는 표시 패널에 배열된 다수의 서브픽셀 각각에 배치된 캐패시터를 충전시키고 이를 활용하여 디스플레이 구동을 수행할 수 있다. 하지만, 종래의 표시장치의 경우, 각 서브픽셀 내 캐패시터의 충전이 부족한 현상이 발생하여 화상 품질이 저하되는 문제점이 초래될 수 있다. In a conventional display device, a capacitor disposed in each of a plurality of sub-pixels arranged on a display panel is charged and the display is driven by using the charging. However, in the case of a conventional display device, a phenomenon in which a capacitor in each sub-pixel is insufficiently charged may occur, which may cause a problem in that image quality is deteriorated.

또한, 종래의 표시장치의 경우, 다수의 서브픽셀 각각은 발광소자와 이를 구동하기 위한 구동 트랜지스터를 포함하는데, 다수의 서브픽셀 각각의 구동 시간의 차이에 따라 구동 트랜지스터들의 문턱전압 간 편차가 발생할 수 있고, 이로 인해, 표시패널의 휘도 균일도가 저하되어 화상 품질 저하가 발생할 수 있다. 이에, 구동 트랜지스터들의 문턱전압을 센싱하여 구동 트랜지스터들 간의 문턱전압 편차를 보상해주기 위한 보상 기술이 개발되고 있다. Also, in the case of a conventional display device, each of the plurality of sub-pixels includes a light emitting device and a driving transistor for driving the same. A deviation between the threshold voltages of the driving transistors may occur depending on a difference in driving time of each of the plurality of sub-pixels. Therefore, the luminance uniformity of the display panel may be lowered, and thus image quality may be deteriorated. Accordingly, a compensation technology has been developed for sensing the threshold voltage of the driving transistors and compensating for the threshold voltage deviation between the driving transistors.

하지만, 종래의 표시장치가 고속으로 구동하는 경우, 충전 부족 현상이 심해지거나 구동 트랜지스터의 문턱전압을 정확하게 센싱하여 보상해주는 시간이 부족할 수 있다. 이에 따라, 고속 구동 시, 화상 품질이 크게 저하될 수 있다.However, when the conventional display device is driven at a high speed, the charging shortage may become severe or the time for accurately sensing and compensating the threshold voltage of the driving transistor may be insufficient. Accordingly, image quality may be greatly deteriorated during high-speed driving.

본 발명의 실시예들은 저속 구동은 물론, 고속 구동을 수행하더라도, 충분한 스캐닝 시간을 확보하여 화상 품질을 향상시킬 수 있는 서브픽셀 구조를 갖는 표시장치를 제공할 수 있다. Embodiments of the present invention may provide a display device having a sub-pixel structure capable of improving image quality by securing sufficient scanning time even when driving at a high speed as well as driving at a low speed.

본 발명의 실시예들은 저속 구동은 물론, 고속 구동을 수행하더라도, 구동 트랜지스터의 문턱전압도 정확하게 센싱하여 문턱전압 편차를 보상해줄 수 있는 서브픽셀 구조를 갖는 표시장치를 제공할 수 있다. Embodiments of the present invention may provide a display device having a sub-pixel structure capable of compensating for a threshold voltage deviation by accurately sensing a threshold voltage of a driving transistor even when driving at a high speed as well as a low speed driving.

본 발명의 실시예들은 저속 구동은 물론, 고속 구동을 수행하더라도, 충분한 스캐닝 시간을 확보하여 화상 품질을 향상시킬 수 있고, 구동 트랜지스터의 문턱전압도 정확하게 센싱하여 문턱전압 편차를 보상해줄 수 있는 서브픽셀 구조를 갖는 표시장치를 제공할 수 있다. In the embodiments of the present invention, even when driving at high speed as well as low speed driving, image quality can be improved by securing sufficient scanning time, and the threshold voltage of the driving transistor can be accurately sensed to compensate for the threshold voltage deviation. A display device having a structure can be provided.

본 발명의 실시예들은, 데이터 전압들을 전달하기 위한 다수의 데이터 라인과, 스캔 신호들을 전달하기 위한 다수의 스캔 라인과, 발광 제어 신호들을 전달하기 위한 다수의 발광 제어 라인과, 제1 노드, 제2 노드, 제3 노드, 제4 노드 및 제5 노드를 포함하는 다수의 서브픽셀을 포함할 수 있다. Embodiments of the present invention provide a plurality of data lines for transferring data voltages, a plurality of scan lines for transferring scan signals, a plurality of emission control lines for transferring light emission control signals, a first node, and a first node. It may include a plurality of subpixels including a second node, a third node, a fourth node, and a fifth node.

다수의 서브픽셀 중 n번째 서브픽셀 라인에 포함된 임의의 서브픽셀은, 제1 전극 및 제2 전극을 포함하는 발광소자; 제1 노드와 전기적으로 연결된 게이트 전극, 구동 전압이 인가되는 제2 노드와 전기적으로 연결된 소스 전극 또는 드레인 전극, 및 제3 노드와 전기적으로 연결된 드레인 전극 또는 소스 전극을 포함하는 구동 트랜지스터; 발광 제어 신호에 따라, 전원 노드와 제4 노드 간의 전기적인 연결을 제어하는 제1 트랜지스터; 발광 제어 신호에 따라, 제3 노드와 제1 전극이 전기적으로 연결된 제5 노드 간의 전기적인 연결을 제어하는 제2 트랜지스터; n번째 스캔 신호에 따라, 제4 노드와 데이터 라인 간의 전기적인 연결을 제어하는 제3 트랜지스터; (n-1)번째 스캔 신호에 따라, 제1 노드와 제3 노드 간의 전기적인 연결을 제어하는 제4 트랜지스터; (n-3)번째 스캔 신호에 따라, 제1 노드와 초기화 전압 라인 간의 전기적인 연결을 제어하는 제5 트랜지스터; (n-1)번째 스캔 신호에 따라, 제5 노드와 초기화 전압 라인 간의 전기적인 연결을 제어하는 제6 트랜지스터; 및 제1 노드와 제4 노드 사이에 위치하는 스토리지 캐패시터를 포함할 수 있다. Any subpixel included in the nth subpixel line among the plurality of subpixels may include: a light emitting device including a first electrode and a second electrode; a driving transistor including a gate electrode electrically connected to the first node, a source electrode or drain electrode electrically connected to a second node to which a driving voltage is applied, and a drain electrode or source electrode electrically connected to a third node; a first transistor for controlling an electrical connection between the power node and the fourth node according to the light emission control signal; a second transistor for controlling an electrical connection between the third node and a fifth node to which the first electrode is electrically connected according to the light emission control signal; a third transistor for controlling an electrical connection between the fourth node and the data line according to the nth scan signal; a fourth transistor for controlling an electrical connection between the first node and the third node according to the (n-1)th scan signal; a fifth transistor for controlling an electrical connection between the first node and the initialization voltage line according to the (n-3)th scan signal; a sixth transistor for controlling an electrical connection between the fifth node and the initialization voltage line according to the (n-1)th scan signal; and a storage capacitor positioned between the first node and the fourth node.

전원 노드는 구동 전압이 인가되는 제2 노드이고, 제1 트랜지스터는, 발광 제어 신호에 따라, 제2 노드와 제4 노드 간의 전기적인 연결을 제어할 수 있다. The power node may be a second node to which a driving voltage is applied, and the first transistor may control an electrical connection between the second node and the fourth node according to a light emission control signal.

또는, 전원 노드는 기준 전압이 인가되는 기준 전압 노드이고, 제1 트랜지스터는, 발광 제어 신호에 따라, 기준 전압 노드와 제4 노드 간의 전기적인 연결을 제어할 수 있다. Alternatively, the power node may be a reference voltage node to which a reference voltage is applied, and the first transistor may control an electrical connection between the reference voltage node and the fourth node according to a light emission control signal.

또는, 전원 노드는 초기화 전압이 인가되는 초기화 전압 라인이고, 제1 트랜지스터는, 발광 제어 신호에 따라, 초기화 전압 라인과 제4 노드 간의 전기적인 연결을 제어할 수 있다. Alternatively, the power node may be an initialization voltage line to which an initialization voltage is applied, and the first transistor may control an electrical connection between the initialization voltage line and the fourth node according to a light emission control signal.

(n-3)번째 스캔 신호, (n-1)번째 스캔 신호 및 n번째 스캔 신호 각각의 턴-온 레벨 전압 구간은 2 수평시간 이상의 길이일 수 있다. (n-3)번째 스캔 신호의 턴-온 레벨 전압 구간은 (n-1)번째 스캔 신호의 턴-온 레벨 전압 구간과 미 중첩되고, (n-1)번째 스캔 신호의 턴-온 레벨 전압 구간은 n번째 스캔 신호의 턴-온 레벨 전압 구간과 일부 중첩될 수 있다. The turn-on level voltage section of each of the (n-3)-th scan signal, the (n-1)-th scan signal, and the n-th scan signal may have a length of 2 or more horizontal times. The turn-on level voltage section of the (n-3)th scan signal does not overlap the turn-on level voltage section of the (n-1)th scan signal, and the turn-on level voltage of the (n-1)th scan signal The section may partially overlap with the turn-on level voltage section of the nth scan signal.

서브픽셀의 구동 기간은 제1 기간, 제2 기간, 제3 기간 및 제4 기간을 포함할 수 있다. 제1 기간 동안, 제1 노드가 초기화되도록, (n-3)번째 스캔 신호는 턴-온 레벨 전압을 가질 수 있다. 제2 기간 동안, (n-1)번째 스캔 신호는 턴-온 레벨 전압을 가질 수 있다. 제3 기간 동안, 영상 표시를 위한 데이터 전압이 서브픽셀로 공급되도록, n번째 스캔 신호는 턴-온 레벨 전압을 가질 수 있다. 제4 기간 동안, 서브픽셀이 발광하도록, 발광 제어 신호는 턴-온 레벨 전압을 가질 수 있다. 제2 기간과 제3 기간은 일부 중첩될 수 있다. The driving period of the subpixel may include a first period, a second period, a third period, and a fourth period. During the first period, the (n-3)-th scan signal may have a turn-on level voltage such that the first node is initialized. During the second period, the (n-1)-th scan signal may have a turn-on level voltage. During the third period, the n-th scan signal may have a turn-on level voltage so that the data voltage for image display is supplied to the sub-pixels. During the fourth period, the light emission control signal may have a turn-on level voltage so that the subpixels emit light. The second period and the third period may partially overlap.

제1 기간 동안, (n-3)번째 스캔 신호는 턴-온 레벨 전압을 갖고, (n-1)번째 스캔 신호는 턴-오프 레벨 전압을 갖고, n번째 스캔 신호는 턴-오프 레벨 전압을 갖고, 발광 제어 신호는 턴-오프 레벨 전압을 가질 수 있다.During the first period, the (n-3)th scan signal has a turn-on level voltage, the (n-1)th scan signal has a turn-off level voltage, and the nth scan signal has a turn-off level voltage. and the light emission control signal may have a turn-off level voltage.

제2 기간 중 제3 기간과 미 중첩되는 기간 동안, (n-3)번째 스캔 신호는 턴-오프 레벨 전압을 갖고, (n-1)번째 스캔 신호는 턴-온 레벨 전압을 갖고, n번째 스캔 신호는 턴-오프 레벨 전압을 갖고, 발광 제어 신호는 턴-오프 레벨 전압을 가질 수 있다.During a period that does not overlap with the third period of the second period, the (n-3)-th scan signal has a turn-off level voltage, the (n-1)-th scan signal has a turn-on level voltage, and the n-th scan signal has a turn-on level voltage. The scan signal may have a turn-off level voltage, and the emission control signal may have a turn-off level voltage.

제2 기간과 제3 기간이 중첩되는 기간 동안, (n-3)번째 스캔 신호는 턴-오프 레벨 전압을 갖고, (n-1)번째 스캔 신호는 턴-온 레벨 전압을 갖고, n번째 스캔 신호는 턴-온 레벨 전압을 갖고, 발광 제어 신호는 턴-오프 레벨 전압을 가질 수 있다.During the overlapping period between the second period and the third period, the (n-3)-th scan signal has a turn-off level voltage, the (n-1)-th scan signal has a turn-on level voltage, and the n-th scan signal has a turn-on level voltage. The signal may have a turn-on level voltage, and the emission control signal may have a turn-off level voltage.

제3 기간 중 제2 기간과 미 중첩되는 기간 동안, (n-3)번째 스캔 신호는 턴-오프 레벨 전압을 갖고, (n-1)번째 스캔 신호는 턴-온 레벨 전압을 갖다가 턴-오프 레벨 전압으로 변경되고, n번째 스캔 신호는 턴-온 레벨 전압을 갖고, 발광 제어 신호는 턴-오프 레벨 전압을 가질 수 있다.During a period that does not overlap with the second period of the third period, the (n-3)-th scan signal has a turn-off level voltage, the (n-1)-th scan signal has a turn-on level voltage and then turns- It is changed to an off-level voltage, the n-th scan signal may have a turn-on level voltage, and the emission control signal may have a turn-off level voltage.

제4 기간 동안, (n-3)번째 스캔 신호는 턴-오프 레벨 전압을 갖고, (n-1)번째 스캔 신호는 턴-오프 레벨 전압을 갖고, n번째 스캔 신호는 턴-오프 레벨 전압을 갖고, 발광 제어 신호는 턴-온 레벨 전압을 가질 수 있다.During the fourth period, the (n-3)th scan signal has a turn-off level voltage, the (n-1)th scan signal has a turn-off level voltage, and the nth scan signal has a turn-off level voltage. and the light emission control signal may have a turn-on level voltage.

제2 기간은 2 수평시간이고, 제3 기간은 2 수평시간이고, 제2 기간의 뒷 부분과 제3 기간의 앞 부분이 중첩되고, 제2 기간과 제3 기간의 중첩 기간은 1 수평시간일 수 있다. The second period is 2 horizontal hours, the third period is 2 horizontal hours, the rear part of the second period and the front part of the third period overlap, and the overlapping period of the second period and the third period is 1 horizontal time day can

제2 기간은 2 수평시간 이상일 수 있다. The second period may be two or more horizontal hours.

제1 기간 동안, 제1 노드는 초기화 전압을 갖고, 구동 트랜지스터는 턴-온 상태가 될 수 있다. During the first period, the first node may have an initialization voltage, and the driving transistor may be in a turned-on state.

초기화 전압은 구동 트랜지스터의 게이트 전극에 인가되는 경우, 구동 트랜지스터를 턴-온 시킬 수 있는 전압 값을 가질 수 있다. The initialization voltage may have a voltage value capable of turning on the driving transistor when applied to the gate electrode of the driving transistor.

초기화 전압은 제2 전극에 인가되는 기저 전압 이하의 전압 값을 가질 수 있다. The initialization voltage may have a voltage value equal to or less than the base voltage applied to the second electrode.

제2 기간 동안, 구동 트랜지스터는 턴-오프 상태가 되고, 제1 노드와 제2 노드의 전압 차이는 구동 트랜지스터의 문턱전압일 수 있다. During the second period, the driving transistor is turned off, and a voltage difference between the first node and the second node may be a threshold voltage of the driving transistor.

제2 기간 중 제3 기간과 미 중첩되는 기간에서의 제4 노드의 전압은, 제2 기간 중 제3 기간과 중첩되는 기간에서의 제4 노드의 전압과 다를 수 있다. A voltage of the fourth node in a period that does not overlap with the third period of the second period may be different from a voltage of the fourth node in a period that overlaps the third period of the second period.

제3 기간 동안, 제1 노드와 제2 노드의 전압 차이는 구동 트랜지스터의 문턱전압이고, 제4 노드는 데이터 전압을 가질 수 있다. During the third period, a voltage difference between the first node and the second node may be a threshold voltage of the driving transistor, and the fourth node may have a data voltage.

제3 기간 동안, 제1 노드가 플로팅 상태일 때, 제1 노드는 구동 전압에 문턱전압이 더해진 전압을 가질 수 있다. During the third period, when the first node is in a floating state, the first node may have a voltage obtained by adding a threshold voltage to a driving voltage.

제4 기간 동안, 제1 노드는 데이터 전압에 문턱전압이 더해진 전압일 수 있다. During the fourth period, the first node may be a voltage obtained by adding a threshold voltage to the data voltage.

본 발명의 실시예들에 의하면, 저속 구동은 물론, 고속 구동을 수행하더라도, 충분한 스캐닝 시간을 확보하여 화상 품질을 향상시킬 수 있는 서브픽셀 구조를 갖는 표시장치를 제공할 수 있다. According to embodiments of the present invention, it is possible to provide a display device having a sub-pixel structure capable of improving image quality by securing sufficient scanning time even when driving at a high speed as well as driving at a low speed.

본 발명의 실시예들에 의하면, 저속 구동은 물론, 고속 구동을 수행하더라도, 구동 트랜지스터의 문턱전압도 정확하게 센싱하여 문턱전압 편차를 보상해줄 수 있는 서브픽셀 구조를 갖는 표시장치를 제공할 수 있다. According to the embodiments of the present invention, it is possible to provide a display device having a sub-pixel structure capable of compensating for a threshold voltage deviation by accurately sensing a threshold voltage of a driving transistor even when driving at a high speed as well as a low speed driving.

본 발명의 실시예들에 의하면, 저속 구동은 물론, 고속 구동을 수행하더라도, 충분한 스캐닝 시간을 확보하여 화상 품질을 향상시킬 수 있고, 구동 트랜지스터의 문턱전압도 정확하게 센싱하여 문턱전압 편차를 보상해줄 수 있는 서브픽셀 구조를 갖는 표시장치를 제공할 수 있다. According to the embodiments of the present invention, even when high-speed driving as well as low-speed driving is performed, image quality can be improved by securing sufficient scanning time, and the threshold voltage deviation of the driving transistor can be accurately sensed to compensate for the threshold voltage deviation. A display device having a sub-pixel structure can be provided.

도 1은 본 발명의 실시예들에 따른 표시장치의 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 표시장치의 평면도이다.
도 3은 본 발명의 실시예들에 따른 표시장치의 표시패널에 서브픽셀 라인들을 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 표시장치의 서브픽셀의 등가회로이다.
도 5는 본 발명의 실시예들에 따른 표시장치의 구동 타이밍도이다.
도 6은 본 발명의 실시예들에 따른 표시장치의 구동 기간에서, 제1 기간을 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 표시장치의 구동 기간에서, 제2 기간 중 제3 기간과 미 중첩되는 기간을 나타낸 도면이다.
도 8 본 발명의 실시예들에 따른 표시장치의 구동 기간에서, 제2 기간과 제3 기간이 중첩되는 기간을 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 표시장치의 구동 기간에서, 제3 기간 중 제2 기간과 미 중첩되는 기간을 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 표시장치의 구동 기간에서, 제4 기간을 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 표시장치의 서브픽셀의 다른 등가회로이다.
도 12는 본 발명의 실시예들에 따른 표시장치의 다른 구동 타이밍도이다.
도 13은 본 발명의 실시예들에 따른 표시장치의 서브픽셀의 또 다른 등가회로이다.
도 14는 본 발명의 실시예들에 따른 표시장치의 또 다른 구동 타이밍도이다.1 is a system configuration diagram of a display device according to embodiments of the present invention.
2 is a plan view of a display device according to example embodiments.
3 is a diagram illustrating sub-pixel lines on a display panel of a display device according to an exemplary embodiment of the present invention.
4 is an equivalent circuit of a sub-pixel of a display device according to embodiments of the present invention.
5 is a driving timing diagram of a display device according to example embodiments.
6 is a diagram illustrating a first period in a driving period of a display device according to example embodiments.
7 is a diagram illustrating a period that does not overlap with a third period of a second period in a driving period of a display device according to embodiments of the present disclosure;
8 is a diagram illustrating a period in which a second period and a third period overlap in a driving period of a display device according to example embodiments.
9 is a diagram illustrating a period that does not overlap a second period of a third period in a driving period of a display device according to embodiments of the present disclosure;
10 is a diagram illustrating a fourth period in a driving period of a display device according to example embodiments.
11 is another equivalent circuit of a sub-pixel of a display device according to embodiments of the present invention.
12 is another driving timing diagram of a display device according to example embodiments.
13 is another equivalent circuit of a sub-pixel of a display device according to embodiments of the present invention.
14 is another driving timing diagram of a display device according to example embodiments.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.Hereinafter, some embodiments of the present invention will be described in detail with reference to exemplary drawings. In adding reference numerals to components of each drawing, the same components may have the same reference numerals as much as possible even though they are indicated in different drawings. In addition, in describing the present invention, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present invention, the detailed description may be omitted. When "includes", "having", "consisting of", etc. mentioned in this specification are used, other parts may be added unless "only" is used. When a component is expressed in the singular, it may include a case in which the plural is included unless otherwise explicitly stated.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. In addition, in describing the components of the present invention, terms such as first, second, A, B, (a), (b), etc. may be used. These terms are only for distinguishing the elements from other elements, and the essence, order, order, or number of the elements are not limited by the terms.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다. In the description of the positional relationship of the components, when it is described that two or more components are "connected", "coupled" or "connected", two or more components are directly "connected", "coupled" or "connected" ", but it will be understood that two or more components and other components may be further "interposed" and "connected," "coupled," or "connected." Here, other components may be included in one or more of two or more components that are “connected”, “coupled” or “connected” to each other.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the description of the temporal flow relationship related to the components, the operation method or the production method, for example, the temporal precedence relationship such as "after", "after", "after", "before", etc. Alternatively, when a flow precedence relationship is described, it may include a case where it is not continuous unless "immediately" or "directly" is used.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.On the other hand, when numerical values or corresponding information (eg, level, etc.) for a component are mentioned, even if there is no separate explicit description, the numerical value or the corresponding information is based on various factors (eg, process factors, internal or external shock, Noise, etc.) may be interpreted as including an error range that may occur.

도 1은 본 발명의 실시예들에 따른 표시장치(100)의 시스템 구성도이다. 1 is a system configuration diagram of a display device 100 according to embodiments of the present invention.

도 1을 참조하면, 본 개시의 실시예들에 따른 표시장치(100)는 표시패널(110)과, 표시패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다. Referring to FIG. 1 , a display device 100 according to embodiments of the present disclosure may include a display panel 110 and a driving circuit for driving the display panel 110 .

구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다. The driving circuit may include the data driving circuit 120 and the gate driving circuit 130 , and may further include a controller 140 controlling the data driving circuit 120 and the gate driving circuit 130 .

표시패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치되는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 배선들을 포함할 수 있으며, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브픽셀(SP)을 포함할 수 있다. The display panel 110 may include a substrate SUB and signal lines such as a plurality of data lines DL and a plurality of gate lines GL disposed on the substrate SUB, and a plurality of data lines ( DL) and a plurality of sub-pixels SP connected to the plurality of gate lines GL.

다수의 데이터 라인(DL)은 데이터 구동 회로(120)에서 출력된 데이터 전압들(Vdata)을 서브픽셀들(SP)로 전달할 수 있다. The plurality of data lines DL may transmit the data voltages Vdata output from the data driving circuit 120 to the subpixels SP.

다수의 게이트 라인(GL)은 게이트 신호들을 서브픽셀들(SP)로 전달할 수 있다. 본 발명의 실시예들에 따른 표시장치(100)에서, 다수의 게이트 라인(GL)은 스캔 신호들을 서브픽셀들(SP)로 전달하기 위한 다수의 스캔 라인(SCL)과, 발광 제어 신호들을 서브픽셀들(SP)로 전달하기 위한 다수의 발광 제어 라인(EML)을 포함할 수 있다. The plurality of gate lines GL may transmit gate signals to the subpixels SP. In the display device 100 according to the exemplary embodiment of the present invention, the plurality of gate lines GL include a plurality of scan lines SCL for transferring scan signals to the sub-pixels SP and a sub-emitting control signal for sub-pixels. A plurality of light emission control lines EML to be transmitted to the pixels SP may be included.

표시패널(110)의 기판(SUB)은 플렉서블 하지 않은 소재의 기판일 수도 있고, 플렉서블 한 기판일 수도 있다. 예를 들어, 기판(SUB)은 유리기판 또는 플라스틱 기판일 수 있다. The substrate SUB of the display panel 110 may be a non-flexible substrate or a flexible substrate. For example, the substrate SUB may be a glass substrate or a plastic substrate.

표시패널(110)은 영상이 표시되는 표시영역(DA)과 영상이 표시되지 않고 표시영역(DA)과 다른 비-표시영역(NDA)을 포함할 수 있다. 표시패널(110)에서, 표시영역(DA)에는 이미지를 표시하기 위한 다수의 서브픽셀(SP)이 배치될 수 있고, 비-표시영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적회로 또는 인쇄회로 등이 연결되는 패드부가 배치될 수도 있다. The display panel 110 may include a display area DA in which an image is displayed and a non-display area NDA in which an image is not displayed and different from the display area DA. In the display panel 110 , a plurality of sub-pixels SP for displaying an image may be disposed in the display area DA, and the driving circuits 120 , 130 , and 140 are provided in the non-display area NDA. Electrically connected or the driving circuits 120 , 130 , 140 may be mounted, and a pad unit to which an integrated circuit or a printed circuit is connected may be disposed.

데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다. 컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다. The data driving circuit 120 is a circuit for driving the plurality of data lines DL, and may supply data signals to the plurality of data lines DL. The gate driving circuit 130 is a circuit for driving the plurality of gate lines GL, and may supply gate signals to the plurality of gate lines GL. The controller 140 may supply the data control signal DCS to the data driving circuit 120 to control the operation timing of the data driving circuit 120 . The controller 140 may supply the gate control signal GCS for controlling the operation timing of the gate driving circuit 130 to the gate driving circuit 130 .

컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 제어할 수 있다. The controller 140 starts scanning according to the timing implemented in each frame, and converts the input image data input from the outside according to the data signal format used by the data driving circuit 120 to convert the converted image data (Data) may be supplied to the data driving circuit 120 and data driving may be controlled at an appropriate time according to the scan.

컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템(150))로부터 수신한다. The controller 140 transmits various timing signals including a vertical synchronization signal (VSYNC), a horizontal synchronization signal (HSYNC), an input data enable signal (DE), and a clock signal together with the input image data to the external ( For example, it is received from the host system 150).

컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE), 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들(DCS, GCS)을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다. The controller 140 controls the data driving circuit 120 and the gate driving circuit 130 , a vertical sync signal VSYNC, a horizontal sync signal HSYNC, an input data enable signal DE, a clock signal, etc. receives the timing signal of , generates various control signals DCS and GCS, and outputs them to the data driving circuit 120 and the gate driving circuit 130 .

컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다. The controller 140 may be implemented as a separate component from the data driving circuit 120 , or may be integrated with the data driving circuit 120 and implemented as an integrated circuit.

데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다. The data driving circuit 120 drives the plurality of data lines DL by receiving image data Data from the controller 140 and supplying data voltages to the plurality of data lines DL. Here, the data driving circuit 120 is also referred to as a source driving circuit.

이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다. 각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스 드라이버 집적회로(SDIC)는, 경우에 따라서, 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다. The data driving circuit 120 may include one or more source driver integrated circuits (SDICs). Each source driver integrated circuit SDIC may include a shift register, a latch circuit, a digital to analog converter (DAC), an output buffer, and the like. Each source driver integrated circuit SDIC may further include an analog-to-digital converter (ADC) in some cases.

예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시패널(110)과 연결될 수 있다. For example, each source driver integrated circuit (SDIC) is connected to the display panel 110 by a tape automated bonding (TAB) method, or is connected to a chip on glass (COG) or a chip on panel (COG). It may be connected to a bonding pad of the display panel 110 in a Chip On Panel (COP) method, or may be implemented in a Chip On Film (COF) method to be connected to the display panel 110 .

게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.The gate driving circuit 130 may output a gate signal of a turn-on level voltage or a gate signal of a turn-off level voltage according to the control of the controller 140 . The gate driving circuit 130 may sequentially drive the plurality of gate lines GL by supplying a gate signal having a turn-on level voltage to the plurality of gate lines GL.

게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시패널(110)의 비-표시영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판(SUB)의 비-표시영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.The gate driving circuit 130 is connected to the display panel 110 by a tape automatic bonding (TAB) method or bonding pads of the display panel 110 by a chip-on-glass (COG) or chip-on-panel (COP) method. Pad) or may be connected to the display panel 110 according to a chip-on-film (COF) method. Alternatively, the gate driving circuit 130 may be formed in the non-display area NDA of the display panel 110 in a gate in panel (GIP) type. The gate driving circuit 130 may be disposed on or connected to the substrate SUB. That is, in the case of the GIP type, the gate driving circuit 130 may be disposed in the non-display area NDA of the substrate SUB. The gate driving circuit 130 may be connected to the substrate SUB in the case of a chip-on-glass (COG) type, a chip-on-film (COF) type, or the like.

데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다. When a specific gate line GL is opened by the gate driving circuit 130 , the data driving circuit 120 converts the image data received from the controller 140 into an analog data voltage to a plurality of data lines. (DL) can be supplied.

데이터 구동 회로(120)는 표시패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다. The data driving circuit 120 may be connected to one side (eg, an upper side or a lower side) of the display panel 110 . Depending on the driving method, the panel design method, etc., the data driving circuit 120 may be connected to both sides (eg, upper and lower sides) of the display panel 110 or to two or more of the four sides of the display panel 110 . may be

게이트 구동 회로(130)는 표시패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다. The gate driving circuit 130 may be connected to one side (eg, left or right) of the display panel 110 . Depending on the driving method, the panel design method, etc., the gate driving circuit 130 may be connected to both sides (eg, left and right) of the display panel 110 or to at least two of the four sides of the display panel 110 . may be

컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다. The controller 140 may be a timing controller used in a conventional display technology or a control device capable of further performing other control functions including the timing controller, and may be a control device different from the timing controller. It may also be a circuit in the control device. The controller 140 may be implemented with various circuits or electronic components, such as an integrated circuit (IC), a field programmable gate array (FPGA), an application specific integrated circuit (ASIC), or a processor.

컨트롤러(140)는 인쇄회로기판, 가요성 인쇄회로 등에 실장되고, 인쇄회로기판, 가요성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다. The controller 140 may be mounted on a printed circuit board, a flexible printed circuit, or the like, and may be electrically connected to the data driving circuit 120 and the gate driving circuit 130 through the printed circuit board or the flexible printed circuit.

컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(120)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS (Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SPI (Serial Peripheral Interface) 등을 포함할 수 있다. 컨트롤러(140)는 하나 이상의 레지스터 등의 기억매체를 포함할 수 있다. The controller 140 may transmit/receive signals to and from the data driving circuit 120 according to one or more predetermined interfaces. Here, for example, the interface may include a Low Voltage Differential Signaling (LVDS) interface, an EPI interface, and a Serial Peripheral Interface (SPI). The controller 140 may include a storage medium such as one or more registers.

본 실시예들에 따른 표시장치(100)는, 액정표시장치 등의 백 라이트 유닛을 포함하는 디스플레이일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.The display device 100 according to the present exemplary embodiments may be a display including a backlight unit such as a liquid crystal display, or an organic light emitting diode (OLED) display, a quantum dot display, and a micro LED (Micro LED) display. It may be a self-luminous display such as a Light Emitting Diode) display.

본 실시예들에 따른 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 실시예들에 따른 표시장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 실시예들에 따른 표시장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.When the display device 100 according to the present exemplary embodiments is an OLED display, each subpixel SP may include an organic light emitting diode (OLED) emitting light as a light emitting device. When the display device 100 according to the present exemplary embodiment is a quantum dot display, each subpixel SP may include a light emitting device made of quantum dots, which are semiconductor crystals that emit light by themselves. When the display device 100 according to the present embodiments is a micro LED display, each sub-pixel SP emits light by itself and may include a micro LED (Micro Light Emitting Diode) made of an inorganic material as a light emitting device. .

도 2는 본 발명의 실시예들에 따른 표시장치(100)의 평면도이다. 2 is a plan view of a display device 100 according to embodiments of the present invention.

도 2를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서 데이터 구동 회로(120)는 드라이버 집적회로(DIC: Driver Integrated Circuit)로 구현될 수 있다. 드라이버 집적회로(DIC)는 드라이버 칩 또는 드라이버 집적회로 칩이라고도 할 수 있다. Referring to FIG. 2 , in the display device 100 according to embodiments of the present invention, the data driving circuit 120 may be implemented as a driver integrated circuit (DIC). The driver integrated circuit (DIC) may also be referred to as a driver chip or a driver integrated circuit chip.

도 2를 참조하면, 드라이버 집적회로(DIC)는 표시패널(110)의 비-표시영역(NDA)에 본딩되어 실장될 수 있다. Referring to FIG. 2 , the driver integrated circuit DIC may be mounted by bonding to the non-display area NDA of the display panel 110 .

도 2를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는 표시패널(110) 및 드라이버 집적회로(DIC)와 각종 신호를 주기 받는 회로 부품들이 실장될 수 있는 인쇄회로를 포함할 수 있다. 예를 들어, 인쇄회로는 플렉서블 하지 않은 인쇄회로기판일 수도 있고, 연성인쇄회로(FPC)일 수도 있다. 아래에서는, 연성인쇄회로(FPC)인 것으로 가정한다. Referring to FIG. 2 , the display device 100 according to embodiments of the present invention may include a display panel 110 and a printed circuit on which a driver integrated circuit (DIC) and circuit components receiving various signals are mounted. can For example, the printed circuit may be a non-flexible printed circuit board or a flexible printed circuit (FPC). Hereinafter, it is assumed that it is a flexible printed circuit (FPC).

도 2를 참조하면, 연성인쇄회로(FPC)는 표시패널(110)의 비-표시영역(NDA)에 본딩되어 실장될 수 있다. 연성인쇄회로(FPC)는 복잡한 회로를 유연한 절연 필름 위에 형성한 회로 기판이다. 여기서, 예를 들어, 절연 필름은 연성 재료인 폴리에스테르(PET: Polyester) 또는 폴리이미디(PI: Polyimide) 등과 같은 내열성 플라스틱 필름일 수 있다. Referring to FIG. 2 , the flexible printed circuit FPC may be mounted by bonding to the non-display area NDA of the display panel 110 . A flexible printed circuit (FPC) is a circuit board in which a complex circuit is formed on a flexible insulating film. Here, for example, the insulating film may be a heat-resistant plastic film such as polyester (PET) or polyimide (PI), which is a flexible material.

도 2를 참조하면, 표시패널(110)의 비-표시영역(NDA)은 벤딩 되는 벤딩 영역(BA)과 벤딩 영역(BA)보다 더 외곽에 위치하는 패드 영역(PA)을 포함할 수 있다. 벤딩 영역(BA)이 벤딩되어 패드 영역(PA)은 표시패널(110)의 뒤에 위치할 수 있다. Referring to FIG. 2 , the non-display area NDA of the display panel 110 may include a bending area BA that is bent and a pad area PA located outside the bending area BA. The bending area BA is bent so that the pad area PA may be positioned behind the display panel 110 .

도 2를 참조하면, 패드 영역(PA)은 비-표시영역(NDA)에 배치되며 드라이버 집적회로(DIC)가 본딩되는 집적회로 본딩 패드 영역(COP_PAD)과, 비-표시영역(NDA)에 배치되며 연성인쇄회로(FPC)가 본딩되는 필름 본딩 패드 영역(FOP_PAD)을 포함할 수 있다. 여기서, 집적회로 본딩 패드 영역(COP_PAD)은 필름 본딩 패드 영역(FOP_PAD)보다 표시영역(DA)에 더 가깝게 위치할 수 있다. Referring to FIG. 2 , the pad area PA is disposed in the non-display area NDA, the integrated circuit bonding pad area COP_PAD to which the driver integrated circuit DIC is bonded, and the non-display area NDA. and may include a film bonding pad area FOP_PAD to which the flexible printed circuit FPC is bonded. Here, the integrated circuit bonding pad area COP_PAD may be located closer to the display area DA than the film bonding pad area FOP_PAD.

도 2를 참조하면, 집적회로 본딩 패드 영역(COP_PAD)은 필름 본딩 패드 영역(FOP_PAD)과 인접한 제1 집적회로 본딩 패드 영역(COP_PAD_IN)과, 표시패널(110)의 표시영역(DA)과 인접한 제2 집적회로 본딩 패드 영역(COP_PAD_OUT)을 포함할 수 있다. Referring to FIG. 2 , the integrated circuit bonding pad area COP_PAD includes a first integrated circuit bonding pad area COP_PAD_IN adjacent to the film bonding pad area FOP_PAD and a second integrated circuit bonding pad area COP_PAD_IN adjacent to the display area DA of the display panel 110 . It may include two integrated circuit bonding pad areas COP_PAD_OUT.

제1 집적회로 본딩 패드 영역(COP_PAD_IN)은 필름 본딩 패드 영역(FOP_PAD)에 배치된 패드들과 전기적으로 연결되는 패드들이 배치될 수 영역일 수 있다. 제2 집적회로 본딩 패드 영역(COP_PAD_OUT)은 표시패널(110)에 배치된 다수의 데이터 라인(DL) 또는 각종 전원 배선 등과 전기적으로 연결되는 패드들이 배치된 영역일 수 있다. The first integrated circuit bonding pad area COP_PAD_IN may be an area in which pads electrically connected to the pads disposed in the film bonding pad area FOP_PAD may be disposed. The second integrated circuit bonding pad area COP_PAD_OUT may be an area in which a plurality of data lines DL disposed on the display panel 110 or pads electrically connected to various power lines are disposed.

도 2를 참조하면, 연성인쇄회로(FPC)에는 각종 배선들이 배치될 수 있으며, 경우에 따라, 드라이버 집적회로(DIC)와 신호, 전원, 또는 전압 등을 주고 받는 회로 부품이 실장될 수 도 있다. 여기서, 예를 들어, 연성인쇄회로(FPC)에 실장되는 회로 부품은 컨트롤러(140), 파워관리모듈, 레벨 쉬프터(Level Shifter) 등 중 하나 이상을 포함할 수 있다.Referring to FIG. 2 , various wires may be disposed on the flexible printed circuit (FPC), and in some cases, circuit components that exchange signals, power, or voltages with the driver integrated circuit (DIC) may be mounted. . Here, for example, the circuit component mounted on the flexible printed circuit (FPC) may include one or more of the controller 140 , a power management module, a level shifter, and the like.

도 3은 본 발명의 실시예들에 따른 표시장치(100)의 표시패널(110)에 서브픽셀 라인들(SPL)을 나타낸 도면이다. 3 is a diagram illustrating sub-pixel lines SPL on the display panel 110 of the display device 100 according to embodiments of the present invention.

도 3을 참조하면, 표시패널(110)에서 다수의 서브픽셀(SP)은 매트릭스 형태로 배열될 수 있다. 이에 따라, 표시패널(110)에는 다수의 서브픽셀 라인(SPL)이 존재할 수 있다. 여기서, 서브픽셀 라인(SPL)은 서브픽셀 행 또는 서브픽셀 열이라고도 한다. Referring to FIG. 3 , in the display panel 110 , a plurality of sub-pixels SP may be arranged in a matrix form. Accordingly, a plurality of sub-pixel lines SPL may exist in the display panel 110 . Here, the sub-pixel line SPL is also referred to as a sub-pixel row or a sub-pixel column.

다수의 서브픽셀 라인(SPL) 중 최상 단의 소정의 개수(예: 1개 내지 3개)만큼의 서브픽셀 라인은 비-표시영역(NDA)에 더미 서브픽셀 라인으로서 존재할 수 있다. 또한, 다수의 서브픽셀 라인 중 최하 단의 소정의 개수(예: 1개 내지 3개)만큼의 서브픽셀 라인은 비-표시영역(NDA)에 더미 서브픽셀 라인으로서 존재할 수도 있다. A predetermined number (eg, 1 to 3) of the uppermost sub-pixel lines among the plurality of sub-pixel lines SPL may exist as dummy sub-pixel lines in the non-display area NDA. Also, a predetermined number (eg, 1 to 3) of the lowermost sub-pixel lines among the plurality of sub-pixel lines may exist as dummy sub-pixel lines in the non-display area NDA.

다수의 서브픽셀 라인(SPL)은 임의의 n번째 서브픽셀 라인(SPL(n)), (n-1)번째 스캔 라인(SCL(n-1)), (n-2)번째 스캔 라인(SCL(n-2)), (n-3)번째 스캔 라인(SCL(n-3))을 포함할 수 있다. The plurality of sub-pixel lines SPL is an arbitrary n-th sub-pixel line SPL(n), an (n-1)-th scan line SCL(n-1), and an (n-2)-th scan line SCL. (n-2)) and (n-3)-th scan lines SCL(n-3) may be included.

도 4는 본 발명의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 등가회로이다. 4 is an equivalent circuit of a sub-pixel SP of the display device 100 according to embodiments of the present invention.

도 4는 표시패널(110)에 배치된 서브픽셀 라인들(SPL) 중 임의의 n번째 서브픽셀 라인(SPL(n))에 포함된 임의의 서브픽셀(SP(n))의 등가회로를 예로 든 것이다. 여기서, n은 1 이상의 자연수이고, n번째 서브픽셀 라인(SPL(n))은 표시영역(DA)에 존재하는 서브픽셀 라인이다. 4 illustrates an equivalent circuit of an arbitrary sub-pixel SP(n) included in an n-th sub-pixel line SPL(n) among the sub-pixel lines SPL disposed on the display panel 110 as an example. it's heard Here, n is a natural number equal to or greater than 1, and the n-th sub-pixel line SPL(n) is a sub-pixel line existing in the display area DA.

표시패널(110)에 배치된 다수의 서브픽셀(SP) 각각의 등가회로(구조)를 도 3에 도시된 표시패널(110)의 임의의 n번째 서브픽셀 라인(SPL(n))에 포함된 임의의 서브픽셀(SP(n))의 등가회로(구조)를 예로 들어 설명한다. The equivalent circuit (structure) of each of the plurality of sub-pixels SP disposed on the display panel 110 is included in an arbitrary n-th sub-pixel line SPL(n) of the display panel 110 shown in FIG. 3 . An equivalent circuit (structure) of an arbitrary sub-pixel SP(n) will be described as an example.

도 4를 참조하면, 표시패널(110)에 배치된 다수의 서브픽셀(SP) 중 임의의 n번째 서브픽셀 라인(SPL(n))에 포함된 임의의 서브픽셀(SP(n))은 제1 노드(N1), 제2 노드(N2), 제3 노드(N3), 제4 노드(N4) 및 제5 노드(N5) 등을 포함할 수 있다. Referring to FIG. 4 , an arbitrary sub-pixel SP(n) included in an n-th sub-pixel line SPL(n) among a plurality of sub-pixels SP disposed on the display panel 110 is It may include a first node N1 , a second node N2 , a third node N3 , a fourth node N4 , a fifth node N5 , and the like.

도 4를 참조하면, 서브픽셀(SP(n))은 발광소자(ED), 구동 트랜지스터(DT), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 스토리지 캐패시터(Cst)를 포함할 수 있다. Referring to FIG. 4 , the sub-pixel SP(n) includes a light emitting device ED, a driving transistor DT, a first transistor T1, a second transistor T2, a third transistor T3, and a fourth It may include a transistor T4 , a fifth transistor T5 , a sixth transistor T6 , and a storage capacitor Cst.

발광소자(ED)는 제1 전극(E1) 및 제2 전극(E2)과, 제1 전극(E1) 및 제2 전극(E2) 사이에 배치된 발광층(EL)을 포함할 수 있다. 제1 전극(E1)은 각 서브픽셀(SP)마다 배치되는 픽셀 전극이고, 제2 전극(E2)은 모든 서브픽셀(SP)에 공통으로 배치되는 공통 전극일 수 있다. 제1 전극(E1)은 애노드 전극(또는 캐소드 전극)이고, 제2 전극(E2)은 캐소드 전극(또는 애노드 전극)일 수 있다. 제2 전극(E2)에는 기저 전압(VSS)이 인가될 수 있다. The light emitting device ED may include a first electrode E1 and a second electrode E2 , and an emission layer EL disposed between the first electrode E1 and the second electrode E2 . The first electrode E1 may be a pixel electrode disposed in each subpixel SP, and the second electrode E2 may be a common electrode disposed in common to all subpixels SP. The first electrode E1 may be an anode electrode (or a cathode electrode), and the second electrode E2 may be a cathode electrode (or an anode electrode). A ground voltage VSS may be applied to the second electrode E2 .

표시장치(100)가 OLED 디스플레이인 경우, 발광소자(ED)는 유기발광다이오드(OLED)일 수 있다. 표시장치(100)가 퀀텀닷 디스플레이인 경우, 발광소자(ED)는 퀀텀닷(Quantum Dot)으로 만들어진 발광소자일 수 있다. 표시장치(100)가 마이크로 LED 디스플레이인 경우, 발광소자(ED)는 마이크로 LED (Micro Light Emitting Diode)일 수 있다. When the display device 100 is an OLED display, the light emitting device ED may be an organic light emitting diode (OLED). When the display device 100 is a quantum dot display, the light emitting device ED may be a light emitting device made of quantum dots. When the display device 100 is a micro LED display, the light emitting device ED may be a micro light emitting diode (LED).

구동 트랜지스터(DT)는 제1 노드(N1)와 전기적으로 연결된 게이트 전극, 구동 전압(VDD)이 인가되는 제2 노드(N2)와 전기적으로 연결된 소스 전극 또는 드레인 전극, 및 제3 노드(N3)와 전기적으로 연결된 드레인 전극 또는 소스 전극을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 제2 노드(N2)는 구동 트랜지스터(DT)의 소스 전극이라고 하고, 제3 노드(N3)는 구동 트랜지스터(DT)의 드레인 전극이라고 한다. The driving transistor DT includes a gate electrode electrically connected to the first node N1 , a source electrode or drain electrode electrically connected to the second node N2 to which the driving voltage VDD is applied, and a third node N3 . It may include a drain electrode or a source electrode electrically connected to. Hereinafter, for convenience of description, the second node N2 is referred to as a source electrode of the driving transistor DT, and the third node N3 is referred to as a drain electrode of the driving transistor DT.

제1 트랜지스터(T1)는 발광 제어 라인(EML)에서 공급된 발광 제어 신호(EMO(n))에 따라, 전원 노드와 제4 노드(N4) 간의 전기적인 연결을 제어할 수 있다. The first transistor T1 may control the electrical connection between the power node and the fourth node N4 according to the emission control signal EMO(n) supplied from the emission control line EML.

여기서, 전원 노드는 구동 전압(VDD)이 인가되는 제2 노드(N2)일 수 있다. 제2 노드(N2)는 구동 전압 라인(DVL)에 연결될 수 있다. 이 경우, 제1 트랜지스터(T1)는, 발광 제어 신호(EMO(n))에 따라, 전원 노드이고 구동 전압 라인(DVL)일 수 있는 제2 노드(N2)와 제4 노드(N4) 간의 전기적인 연결을 제어할 수 있다. Here, the power node may be the second node N2 to which the driving voltage VDD is applied. The second node N2 may be connected to the driving voltage line DVL. In this case, the first transistor T1 is electrically connected between the second node N2 and the fourth node N4 , which may be a power supply node and a driving voltage line DVL, according to the emission control signal EMO(n). You can control the connections.

제1 트랜지스터(T1)의 게이트 전극은 발광 제어 라인(EML)에 연결되고, 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극은 제2 노드(N2)에 연결되고, 제1 트랜지스터(T1)의 드레인 전극 또는 소스 전극은 제4 노드(N2)에 연결될 수 있다. The gate electrode of the first transistor T1 is connected to the emission control line EML, the source electrode or the drain electrode of the first transistor T1 is connected to the second node N2 , and the The drain electrode or the source electrode may be connected to the fourth node N2 .

제1 트랜지스터(T1)는 발광 제어 신호(EMO(n))에 의해 턴-온 되면, 구동 전압 라인(DVL)에서 공급된 구동 전압(VDD)을 제4 노드(N4)에 인가할 수 있다. When the first transistor T1 is turned on by the emission control signal EMO(n), the driving voltage VDD supplied from the driving voltage line DVL may be applied to the fourth node N4 .

제2 트랜지스터(T2)는 발광 제어 라인(EML)에서 공급된 발광 제어 신호(EMO(n))에 따라, 제3 노드(N3)와 제1 전극(E1)이 전기적으로 연결된 제5 노드(N5) 간의 전기적인 연결을 제어할 수 있다. The second transistor T2 is a fifth node N5 to which the third node N3 and the first electrode E1 are electrically connected according to the emission control signal EMO(n) supplied from the emission control line EML. ) to control the electrical connection between them.

제2 트랜지스터(T2)의 게이트 전극은 발광 제어 라인(EML)에 연결되고, 제2 트랜지스터(T2)의 소스 전극 또는 드레인 전극은 제3 노드(N3)에 연결되고, 제2 트랜지스터(T2)의 드레인 전극 또는 소스 전극은 제5 노드(N5)에 연결될 수 있다. The gate electrode of the second transistor T2 is connected to the emission control line EML, the source electrode or the drain electrode of the second transistor T2 is connected to the third node N3 , and the The drain electrode or the source electrode may be connected to the fifth node N5 .

제2 트랜지스터(T2)의 게이트 전극은 제1 트랜지스터(T1)의 게이트 전극과 전기적으로 연결될 수 있다. 따라서, 제2 트랜지스터(T2)와 제1 트랜지스터(T1)는 동시에 턴-온 되거나 턴-오프 될 수 있다. The gate electrode of the second transistor T2 may be electrically connected to the gate electrode of the first transistor T1 . Accordingly, the second transistor T2 and the first transistor T1 may be simultaneously turned on or turned off.

제3 트랜지스터(T3)는 n번째 스캔 라인(SCL(n))에서 공급된 n번째 스캔 신호(SCAN(n))에 따라, 제4 노드(N4)와 데이터 라인(DL) 간의 전기적인 연결을 제어할 수 있다. The third transistor T3 electrically connects the fourth node N4 and the data line DL according to the n-th scan signal SCAN(n) supplied from the n-th scan line SCL(n). can be controlled

제3 트랜지스터(T3)의 게이트 전극은 n번째 스캔 라인(SCL(n))에 연결되고, 제3 트랜지스터(T3)의 소스 전극 또는 드레인 전극은 데이터 라인(DL)에 연결되고, 제3 트랜지스터(T3)의 드레인 전극 또는 소스 전극은 제4 노드(N4)에 연결될 수 있다. The gate electrode of the third transistor T3 is connected to the n-th scan line SCL(n), the source electrode or the drain electrode of the third transistor T3 is connected to the data line DL, and the third transistor T3 The drain electrode or the source electrode of T3 may be connected to the fourth node N4 .

제3 트랜지스터(T3)는 n번째 스캔 신호(SCAN(n))에 의해 턴-온 되면, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 제4 노드(N4)에 인가할 수 있다. When the third transistor T3 is turned on by the n-th scan signal SCAN(n), the third transistor T3 may apply the data voltage Vdata supplied from the data line DL to the fourth node N4 .

제4 트랜지스터(T4)는 (n-1)번째 스캔 라인(SCL(n-1))에서 공급된 (n-1)번째 스캔 신호(SCAN(n-1))에 따라, 제1 노드(N1)와 제3 노드(N3) 간의 전기적인 연결을 제어할 수 있다. The fourth transistor T4 is connected to the first node N1 according to the (n-1)-th scan signal SCAN(n-1) supplied from the (n-1)-th scan line SCL(n-1). ) and the third node N3 may control the electrical connection.

제4 트랜지스터(T4)의 게이트 전극은 (n-1)번째 스캔 라인(SCL(n-1))에 연결되고, 제4 트랜지스터(T4)의 소스 전극 또는 드레인 전극은 제3 노드(N3)에 연결되고, 제4 트랜지스터(T4)의 드레인 전극 또는 소스 전극은 제1 노드(N1)에 연결될 수 있다. The gate electrode of the fourth transistor T4 is connected to the (n-1)-th scan line SCL(n-1), and the source electrode or the drain electrode of the fourth transistor T4 is connected to the third node N3. connected, and a drain electrode or a source electrode of the fourth transistor T4 may be connected to the first node N1 .

제5 트랜지스터(T5)는 (n-3)번째 스캔 라인(SCL(n-3))에서 공급된 (n-3)번째 스캔 신호(SCAN(n-3))에 따라, 제1 노드(N1)와 초기화 전압 라인(IVL) 간의 전기적인 연결을 제어할 수 있다. The fifth transistor T5 is connected to the first node N1 according to the (n-3)-th scan signal SCAN(n-3) supplied from the (n-3)-th scan line SCL(n-3). ) and an electrical connection between the initialization voltage line IVL may be controlled.

제5 트랜지스터(T5)의 게이트 전극은 (n-3)번째 스캔 라인(SCL(n-3))에 연결되고, 제5 트랜지스터(T5)의 소스 전극 또는 드레인 전극은 초기화 전압 라인(IVL)에 연결되고, 제5 트랜지스터(T5)의 드레인 전극 또는 소스 전극은 제1 노드(N1)에 연결될 수 있다. The gate electrode of the fifth transistor T5 is connected to the (n-3)-th scan line SCL(n-3), and the source electrode or the drain electrode of the fifth transistor T5 is connected to the initialization voltage line IVL. connected, and a drain electrode or a source electrode of the fifth transistor T5 may be connected to the first node N1 .

제5 트랜지스터(T5)는 (n-3)번째 스캔 신호(SCAN(n-3))에 의해 턴-온 되면, 초기화 전압 라인(IVL)에서 공급된 초기화 전압(Vinit)을 제1 노드(N1)에 인가할 수 있다. When the fifth transistor T5 is turned on by the (n-3)-th scan signal SCAN(n-3), the fifth transistor T5 applies the initialization voltage Vinit supplied from the initialization voltage line IVL to the first node N1 . ) can be approved.

제6 트랜지스터(T6)는 (n-1)번째 스캔 라인(SCL(n-1))에서 공급된 (n-1)번째 스캔 신호(SCAN(n-1))에 따라, 제5 노드(N5)와 초기화 전압 라인(IVL) 간의 전기적인 연결을 제어할 수 있다. The sixth transistor T6 is connected to the fifth node N5 according to the (n-1)-th scan signal SCAN(n-1) supplied from the (n-1)-th scan line SCL(n-1). ) and an electrical connection between the initialization voltage line IVL may be controlled.

제6 트랜지스터(T6)의 게이트 전극은 (n-1)번째 스캔 라인(SCL(n-1))에 연결되고, 제6 트랜지스터(T6)의 소스 전극 또는 드레인 전극은 초기화 전압 라인(IVL)에 연결되고, 제6 트랜지스터(T6)의 드레인 전극 또는 소스 전극은 제5 노드(N5)에 연결될 수 있다. The gate electrode of the sixth transistor T6 is connected to the (n-1)-th scan line SCL(n-1), and the source electrode or the drain electrode of the sixth transistor T6 is connected to the initialization voltage line IVL. connected, and a drain electrode or a source electrode of the sixth transistor T6 may be connected to the fifth node N5 .

제6 트랜지스터(T6)는 (n-1)번째 스캔 신호(SCAN(n-1))에 의해 턴-온 되면, 초기화 전압 라인(IVL)에서 공급된 초기화 전압(Vinit)을 제5 노드(N5)에 인가할 수 있다. When the sixth transistor T6 is turned on by the (n-1)-th scan signal SCAN(n-1), the sixth transistor T6 applies the initialization voltage Vinit supplied from the initialization voltage line IVL to the fifth node N5. ) can be approved.

제6 트랜지스터(T6)의 게이트 전극은 제4 트랜지스터(T4)의 게이트 전극과 전기적으로 연결될 수 있다. 따라서, 제6 트랜지스터(T6)와 제4 트랜지스터(T4)는 동시에 턴-온 되거나 턴-오프 될 수 있다. The gate electrode of the sixth transistor T6 may be electrically connected to the gate electrode of the fourth transistor T4 . Accordingly, the sixth transistor T6 and the fourth transistor T4 may be simultaneously turned on or turned off.

스토리지 캐패시터(Cst)는 제1 노드(N1)와 제4 노드(N4) 사이에 위치할 수 있다. 스토리지 캐패시터(Cst)는 트랜지스터의 내부에 존재하는 내부 캐패시터가 아니라 트랜지스터의 외부에 의도적으로 설계된 외부 캐패시터이다. The storage capacitor Cst may be positioned between the first node N1 and the fourth node N4 . The storage capacitor Cst is not an internal capacitor existing inside the transistor, but an external capacitor purposely designed outside the transistor.

n번째 스캔 라인(SCL(n))은 n번째 서브픽셀 라인(SPL(n))과 대응되는 스캔 라인(SCL)이고, (n-3)번째 스캔 라인(SCL(n-3))은 (n-3)번째 서브픽셀 라인(SPL(n-3))과 대응되는 스캔 라인(SCL)이고, (n-1)번째 스캔 라인(SCL(n-1))은 (n-1)번째 서브픽셀 라인(SPL(n-1))과 대응되는 스캔 라인(SCL)일 수 있다. The n-th scan line SCL(n) is a scan line SCL corresponding to the n-th sub-pixel line SPL(n), and the (n-3)-th scan line SCL(n-3) is ( A scan line SCL corresponding to the n-3)-th sub-pixel line SPL(n-3), and an (n-1)-th scan line SCL(n-1)) is an (n-1)-th sub-pixel line It may be a scan line SCL corresponding to the pixel line SPL(n-1).

서브픽셀(SP(n))에 포함된 7개의 트랜지스터(DT, T1, T2, T3, T4, T5, T6)는 p형 트랜지스터일 수 있다. 또는, 서브픽셀(SP(n))에 포함된 7개의 트랜지스터(DT, T1, T2, T3, T4, T5, T6)는 n형 트랜지스터일 수 있다. 또는, 서브픽셀(SP(n))에 포함된 7개의 트랜지스터(DT, T1, T2, T3, T4, T5, T6) 중 일부는 p형 트랜지스터이고 나머지는 n형 트랜지스터일 수 있다. The seven transistors DT, T1, T2, T3, T4, T5, and T6 included in the sub-pixel SP(n) may be p-type transistors. Alternatively, the seven transistors DT, T1, T2, T3, T4, T5, and T6 included in the sub-pixel SP(n) may be n-type transistors. Alternatively, some of the seven transistors DT, T1, T2, T3, T4, T5, and T6 included in the sub-pixel SP(n) may be p-type transistors and others may be n-type transistors.

도 5는 본 발명의 실시예들에 따른 표시장치(100)의 구동 타이밍도이다. 5 is a driving timing diagram of the display device 100 according to embodiments of the present invention.

도 5를 참조하면, 서브픽셀(SP(n))의 구동 기간은 제1 기간(S10), 제2 기간(S20), 제3 기간(S30) 및 제4 기간(S40)을 포함할 수 있다. Referring to FIG. 5 , the driving period of the subpixel SP(n) may include a first period S10 , a second period S20 , a third period S30 , and a fourth period S40 . .

제1 기간(S10) 동안, 제1 노드(N1)가 초기화 전압(Vinit)으로 초기화 되도록, (n-3)번째 스캔 신호(SCAN(n-3))는 턴-온 레벨 전압(Von)을 가질 수 있다. 여기서, 제1 노드(N1)는 스토리지 캐패시터(Cst)를 구성하는 2개의 플레이트(금속 층) 중 1개의 플레이트이거나 이와 전기적으로 연결된 노드일 수 있다. 또한, 제1 노드(N1)는 구동 트랜지스터(DT)의 게이트 전극일 수도 있다. During the first period S10, the (n-3)-th scan signal SCAN(n-3) increases the turn-on level voltage Von so that the first node N1 is initialized to the initialization voltage Vinit. can have Here, the first node N1 may be one of the two plates (metal layers) constituting the storage capacitor Cst or a node electrically connected thereto. Also, the first node N1 may be a gate electrode of the driving transistor DT.

제2 기간(S20) 동안, (n-1)번째 스캔 신호(SCAN(n-1))는 턴-온 레벨 전압(Von)을 가질 수 있다. During the second period S20 , the (n−1)-th scan signal SCAN(n−1) may have a turn-on level voltage Von.

제3 기간(S30) 동안, 영상 표시를 위한 데이터 전압(Vdata)이 서브픽셀(SP(n))로 공급되도록, n번째 스캔 신호(SCAN(n))는 턴-온 레벨 전압(Von)을 가질 수 있다. During the third period S30 , the n-th scan signal SCAN(n) increases the turn-on level voltage Von so that the data voltage Vdata for image display is supplied to the sub-pixel SP(n). can have

제4 기간(S40) 동안, 서브픽셀(SP(n))이 발광하도록, 발광 제어 신호(EMO(n))는 턴-온 레벨 전압(Von)을 가질 수 있다. During the fourth period S40 , the light emission control signal EMO(n) may have a turn-on level voltage Von so that the subpixel SP(n) emits light.

제1 기간(S10)은 스토리지 캐패시터(Cst)를 구성하는 2개의 플레이트 중 하나 또는 구동 트랜지스터(DT)의 게이트 전극을 초기화 전압(Vinit)으로 초기화 하는 초기화(Initialization) 기간이라고 한다. The first period S10 is referred to as an initialization period in which one of the two plates constituting the storage capacitor Cst or the gate electrode of the driving transistor DT is initialized to the initialization voltage Vinit.

제2 기간(S20)은 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱(검출)하기 위한 문턱전압 센싱(Vth Sensing) 기간이라고 한다. The second period S20 is referred to as a threshold voltage sensing period for sensing (detecting) the threshold voltage Vth of the driving transistor DT.

제3 기간(S30)은 영상 표시를 위한 데이터 전압(Vdata)이 서브픽셀(SP(n))에 공급하여, 데이터 전압(Vdata)을 스토리지 캐패시터(Cst)에 저장(쓰기)하는 데이터 쓰기(Data Writing) 기간이라고 한다. In the third period S30, the data voltage Vdata for image display is supplied to the sub-pixel SP(n), and the data voltage Vdata is stored (written) in the storage capacitor Cst. It is called the writing period.

제4 기간(S40)은 서브픽셀(SP(n)) 내 발광소자(ED)로 구동전류가 공급되도록 전류 경로를 만들어주어, 발광소자(ED)를 발광시키는 발광 기간이라고 한다. The fourth period S40 is referred to as a light emitting period in which a current path is made to supply a driving current to the light emitting device ED in the subpixel SP(n) and the light emitting device ED emits light.

도 5를 참조하면, 문턱전압 센싱 기간인 제2 기간(S20)은 2 수평시간(2H) 이상일 수 있다. Referring to FIG. 5 , the second period ( S20 ), which is the threshold voltage sensing period, may be two horizontal times ( 2H) or longer.

도 5를 참조하면, 문턱전압 센싱 기간인 제2 기간(S20)과 데이터 쓰기 기간인 제3 기간(S30)은 일부 중첩될 수 있다. 제2 기간(S20)의 뒷 부분과 제3 기간(S30)의 앞 부분이 중첩될 수 있다. Referring to FIG. 5 , a second period S20 that is a threshold voltage sensing period and a third period S30 that is a data write period may partially overlap. A rear portion of the second period S20 and a front portion of the third period S30 may overlap.

예를 들어, 제2 기간(S20)은 2 수평시간(2H)이고, 제3 기간(S30)은 2 수평시간(2H)일 수 있다. 이 경우, 제2 기간(S20)과 제3 기간(S30)의 중첩 기간은 1 수평시간(1H)일 수 있다. For example, the second period S20 may be two horizontal times 2H, and the third period S30 may be two horizontal times 2H. In this case, the overlapping period of the second period S20 and the third period S30 may be one horizontal time period (1H).

도 5를 참조하면, 제1 기간(S10) 동안, (n-3)번째 스캔 신호(SCAN(n-3))는 턴-온 레벨 전압(Von)을 갖고, (n-1)번째 스캔 신호(SCAN(n-1))는 턴-오프 레벨 전압(Voff)을 갖고, n번째 스캔 신호(SCAN(n))는 턴-오프 레벨 전압(Voff)을 갖고, 발광 제어 신호(EMO(n))는 턴-오프 레벨 전압(Voff)을 가질 수 있다. Referring to FIG. 5 , during the first period S10 , the (n-3)-th scan signal SCAN(n-3) has a turn-on level voltage Von, and the (n-1)-th scan signal (SCAN(n-1)) has a turn-off level voltage Voff, an n-th scan signal SCAN(n) has a turn-off level voltage Voff, and an emission control signal EMO(n) ) may have a turn-off level voltage Voff.

도 5를 참조하면, 제2 기간(S20) 중 제3 기간(S30)과 미 중첩되는 기간 동안, (n-3)번째 스캔 신호(SCAN(n-3))는 턴-오프 레벨 전압(Voff)을 갖고, (n-1)번째 스캔 신호(SCAN(n-1))는 턴-온 레벨 전압(Von)을 갖고, n번째 스캔 신호(SCAN(n))는 턴-오프 레벨 전압(Voff)을 갖고, 발광 제어 신호(EMO(n))는 턴-오프 레벨 전압(Voff)을 가질 수 있다.Referring to FIG. 5 , during a period that does not overlap with the third period S30 of the second period S20 , the (n-3)-th scan signal SCAN(n-3) is the turn-off level voltage Voff ), the (n-1)-th scan signal SCAN(n-1) has a turn-on level voltage Von, and the n-th scan signal SCAN(n) has a turn-off level voltage Voff ), and the emission control signal EMO(n) may have a turn-off level voltage Voff.

도 5를 참조하면, 제2 기간(S20)과 제3 기간(S30)이 중첩되는 기간 동안, (n-3)번째 스캔 신호(SCAN(n-3))는 턴-오프 레벨 전압(Voff)을 갖고, (n-1)번째 스캔 신호(SCAN(n-1))는 턴-온 레벨 전압(Von)을 갖고, n번째 스캔 신호(SCAN(n))는 턴-온 레벨 전압(Von)을 갖고, 발광 제어 신호(EMO(n))는 턴-오프 레벨 전압(Voff)을 가질 수 있다.Referring to FIG. 5 , during the overlapping period between the second period S20 and the third period S30 , the (n-3)th scan signal SCAN(n-3) is a turn-off level voltage Voff. , the (n-1)-th scan signal SCAN(n-1) has a turn-on level voltage Von, and the n-th scan signal SCAN(n) has a turn-on level voltage Von. , and the emission control signal EMO(n) may have a turn-off level voltage Voff.

도 5를 참조하면, 제3 기간(S30) 중 제2 기간(S20)과 미 중첩되는 기간 동안, (n-3)번째 스캔 신호(SCAN(n-3))는 턴-오프 레벨 전압(Voff)을 갖고, (n-1)번째 스캔 신호(SCAN(n-1))는 턴-온 레벨 전압(Von)을 갖다가 턴-오프 레벨 전압(Voff)으로 변경되고, n번째 스캔 신호(SCAN(n))는 턴-온 레벨 전압(Von)을 갖고, 발광 제어 신호(EMO(n))는 턴-오프 레벨 전압(Voff)을 가질 수 있다.Referring to FIG. 5 , during a period that does not overlap with the second period S20 of the third period S30 , the (n-3)-th scan signal SCAN(n-3) is the turn-off level voltage Voff ), the (n-1)-th scan signal SCAN(n-1) has a turn-on level voltage Von and is changed to a turn-off level voltage Voff, and the n-th scan signal SCAN (n)) may have a turn-on level voltage Von, and the emission control signal EMO(n) may have a turn-off level voltage Voff.

도 5를 참조하면, 제4 기간(S40) 동안, (n-3)번째 스캔 신호(SCAN(n-3))는 턴-오프 레벨 전압(Voff)을 갖고, (n-1)번째 스캔 신호(SCAN(n-1))는 턴-오프 레벨 전압(Voff)을 갖고, n번째 스캔 신호(SCAN(n))는 턴-오프 레벨 전압(Voff)을 갖고, 발광 제어 신호(EMO(n))는 턴-온 레벨 전압(Von)을 가질 수 있다.Referring to FIG. 5 , during the fourth period S40 , the (n−3)th scan signal SCAN(n−3) has a turn-off level voltage Voff, and the (n−1)th scan signal (SCAN(n-1)) has a turn-off level voltage Voff, an n-th scan signal SCAN(n) has a turn-off level voltage Voff, and an emission control signal EMO(n) ) may have a turn-on level voltage (Von).

도 5를 참조하면, (n-3)번째 스캔 신호(SCAN(n-3)), (n-1)번째 스캔 신호(SCAN(n-1)) 및 n번째 스캔 신호(SCAN(n)) 각각의 턴-온 레벨 전압 구간은 2 수평시간 이상의 길이일 수 있다. 여기서, 턴-온 레벨 전압 구간은 턴-온 레벨 전압(Von)을 갖는 신호 구간이다. Referring to FIG. 5 , an (n-3)-th scan signal (SCAN(n-3)), an (n-1)-th scan signal (SCAN(n-1)), and an n-th scan signal (SCAN(n)) Each turn-on level voltage section may have a length of 2 or more horizontal hours. Here, the turn-on level voltage section is a signal section having the turn-on level voltage Von.

도 5를 참조하면, 도 (n-3)번째 스캔 신호(SCAN(n-3))의 턴-온 레벨 전압 구간은 (n-1)번째 스캔 신호(SCAN(n-1))의 턴-온 레벨 전압 구간과 미 중첩될 수 있다. (n-1)번째 스캔 신호(SCAN(n-1))의 턴-온 레벨 전압 구간은 n번째 스캔 신호(SCAN(n))의 턴-온 레벨 전압 구간과 일부 중첩될 수 있다. Referring to FIG. 5 , the turn-on level voltage section of the (n-3)-th scan signal SCAN(n-3) is the turn-on level voltage section of the (n-1)-th scan signal SCAN(n-1). It may not overlap with the on-level voltage section. The turn-on level voltage section of the (n-1)-th scan signal SCAN(n-1) may partially overlap the turn-on level voltage section of the n-th scan signal SCAN(n).

전술한 바와 같이, 인접한 스캔 라인들(SCL(n-1), SCL(n))에 공급되는 스캔 신호들(예: SCAN(n-1), SCAN(n))의 턴-온 레벨 전압 구간이 일부 중첩되는 경우, 오버랩(Overlap) 게이트 구동이라고 한다. As described above, the turn-on level voltage period of the scan signals (eg, SCAN(n-1), SCAN(n)) supplied to the adjacent scan lines SCL(n-1) and SCL(n). When these are partially overlapped, it is referred to as an overlap gate driving.

고속으로 영상 구동을 수행하는 경우, 스캐닝 시간이 부족하여 스토리지 캐패시터(Cst)의 충전 시간을 충분히 확보하지 못할 수 있으며, 구동 트랜지스터(DT)의 문턱전압의 센싱 성능도 나빠질 수 있다. 이에, 본 발명의 실시예들에 따른 표시장치(100)는 전술한 오버랩 게이트 구동을 수행함으로써, 스캐닝 시간을 충분히 확보하여 스토리지 캐패시터(Cst)의 충전 시간을 충분히 확보할 수 있여 화상을 정확하게 표시해줄 수 있다. 또한, 본 발명의 실시예들에 따른 표시장치(100)는 전술한 오버랩 게이트 구동을 수행함으로써, 구동 트랜지스터(DT)의 문턱전압을 더욱 정확하게 센싱할 수 있다. When the image is driven at a high speed, the scanning time may not be sufficient to ensure a sufficient charging time of the storage capacitor Cst, and the sensing performance of the threshold voltage of the driving transistor DT may be deteriorated. Accordingly, the display device 100 according to the embodiments of the present invention performs the above-described overlap gate driving, thereby sufficiently securing a scanning time to sufficiently secure a charging time of the storage capacitor Cst to accurately display an image. can In addition, the display device 100 according to embodiments of the present invention may more accurately sense the threshold voltage of the driving transistor DT by performing the aforementioned overlap gate driving.

더 나아가, 본 발명의 실시예들에 따른 표시장치(100)는 오버랩 게이트 구동을 수행함에 있어서, 문턱전압 센싱 기간인 제2 기간(S20)과 데이터 쓰기 기간인 제3 기간(S30)은 일부 중첩시킴으로써, 문턱전압 센싱 동작과 데이터 쓰기 동작을 짧은 시간 내에 고속으로 진행할 수 있다. Furthermore, in the display device 100 according to the embodiments of the present invention, when the overlap gate driving is performed, the second period S20 which is the threshold voltage sensing period and the third period S30 which is the data writing period partially overlap. By doing so, the threshold voltage sensing operation and the data writing operation can be performed at high speed within a short time.

도 6은 본 발명의 실시예들에 따른 표시장치(100)의 구동 기간에서, 제1 기간(S10)을 나타낸 도면이다. 6 is a diagram illustrating a first period S10 in the driving period of the display device 100 according to embodiments of the present invention.

도 6을 참조하면, 제1 기간(S10) 동안, (n-3)번째 스캔 신호(SCAN(n-3))는 턴-온 레벨 전압(Von)을 갖고, (n-1)번째 스캔 신호(SCAN(n-1))는 턴-오프 레벨 전압(Voff)을 갖고, n번째 스캔 신호(SCAN(n))는 턴-오프 레벨 전압(Voff)을 갖고, 발광 제어 신호(EMO(n))는 턴-오프 레벨 전압(Voff)을 가질 수 있다. Referring to FIG. 6 , during the first period S10 , the (n-3)-th scan signal SCAN(n-3) has a turn-on level voltage Von, and the (n-1)-th scan signal (SCAN(n-1)) has a turn-off level voltage Voff, an n-th scan signal SCAN(n) has a turn-off level voltage Voff, and an emission control signal EMO(n) ) may have a turn-off level voltage Voff.

이에 따라, 제1 기간(S10) 동안, 제1 내지 제6 트랜지스터(T1~T6) 중 제5 트랜지스터(T5)는 턴-온 상태이고, 나머지 트랜지스터들(T1~T4, T6)는 턴-오프 상태이다. Accordingly, during the first period S10 , the fifth transistor T5 among the first to sixth transistors T1 to T6 is turned on, and the remaining transistors T1 to T4 and T6 are turned off. is the state

제1 기간(S10) 동안, 턴-온 상태인 제5 트랜지스터(T5)를 통해, 초기화 전압 라인(IVL)과 제1 노드(N1)가 전기적으로 연결된다. 따라서, 제1 기간(S10) 동안, 제1 노드(N1)는 초기화 전압(Vinit)을 갖게 된다. During the first period S10 , the initialization voltage line IVL and the first node N1 are electrically connected through the fifth transistor T5 in the turned-on state. Accordingly, during the first period S10 , the first node N1 has the initialization voltage Vinit.

여기서, 초기화 전압(Vinit)은 구동 트랜지스터(DT)를 턴-온 시킬 수 있는 턴-온 레벨 전압일 수 있다. 예를 들어, 구동 트랜지스터(DT)가 p형 트랜지스터인 경우, 초기화 전압(Vinit)은 제2 전극(E2)에 인가되는 기저 전압(VSS) 이하의 낮은 전압 값을 가질 수 있다. Here, the initialization voltage Vinit may be a turn-on level voltage capable of turning on the driving transistor DT. For example, when the driving transistor DT is a p-type transistor, the initialization voltage Vinit may have a low voltage value equal to or less than the base voltage VSS applied to the second electrode E2 .

이에 따라, 제1 노드(N1)에 초기화 전압(Vinit)이 인가됨으로써, 구동 트랜지스터(DT)는 턴-온 상태가 되어 채널이 형성될 수 있다. Accordingly, as the initialization voltage Vinit is applied to the first node N1 , the driving transistor DT is turned on to form a channel.

서브픽셀(SP(n)) 내 제1 노드(N1)는 스토리지 캐패시터(Cst)를 구성하는 2개의 플레이트(금속 층) 중 1개의 플레이트이거나 이와 전기적으로 연결된 노드일 수 있다. 또한, 제1 노드(N1)는 구동 트랜지스터(DT)의 게이트 전극일 수도 있다. The first node N1 in the subpixel SP(n) may be one of two plates (metal layers) constituting the storage capacitor Cst or a node electrically connected thereto. Also, the first node N1 may be a gate electrode of the driving transistor DT.

따라서, 제1 기간(S10) 동안, 스토리지 캐패시터(Cst)를 구성하는 2개의 플레이트 중 하나의 플레이트가 초기화 전압(Vinit)으로 초기화 되거나, 구동 트랜지스터(DT)의 게이트 전극이 초기화 전압(Vinit)으로 초기화 될 수 있다. Accordingly, during the first period S10 , one of the two plates constituting the storage capacitor Cst is initialized to the initialization voltage Vinit, or the gate electrode of the driving transistor DT is set to the initialization voltage Vinit. can be initialized.

제1 기간(S10) 동안, 제5 트랜지스터(T5)가 턴-온 상태이므로, 구동 트랜지스터(DT)의 게이트 전극이 해당하는 제1 노드(N1)가 초기화 전압(Vinit)이 된다. 이에 따라, 구동 트랜지스터(DT)는 턴-온 되고, 구동 트랜지스터(DRT)의 소스 전극(또는 드레인 전극)인 제2 노드(N2)에 구동 전압(VDD)이 인가되고, 구동 트랜지스터(DRT)의 드레인 전극(또는 소스 전극)인 제3 노드(N3)에 구동 전압(VDD)이 인가된다. During the first period S10 , since the fifth transistor T5 is turned on, the first node N1 corresponding to the gate electrode of the driving transistor DT becomes the initialization voltage Vinit. Accordingly, the driving transistor DT is turned on, the driving voltage VDD is applied to the second node N2 that is the source electrode (or the drain electrode) of the driving transistor DRT, and the driving transistor DRT is The driving voltage VDD is applied to the third node N3 that is the drain electrode (or the source electrode).

따라서, 제1 기간(S10) 동안, 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 간의 전위차(Vgs)는 초기화 전압(Vinit)에서 구동 전압(VDD)을 뺀 전압 값(Vinit-VDD)을 갖게 되고, 이는 음의 전압 값(Vinit-VDD<0)을 가질 수 있다. Accordingly, during the first period S10 , the potential difference Vgs between the gate electrode and the source electrode of the driving transistor DT has a voltage value Vinit-VDD obtained by subtracting the driving voltage VDD from the initialization voltage Vinit. , which may have a negative voltage value (Vinit-VDD<0).

제1 기간(S10) 동안, 제4 노드(N4)는 구동 전압(VDD)이 인가된 상태에서 플로팅 상태로 되기 때문에, 구동 트랜지스터(DT)의 게이트 전극에 해당하는 제1 노드(N1)의 전압 변동만큼 변동이 된다. During the first period S10 , since the fourth node N4 is in a floating state while the driving voltage VDD is applied, the voltage of the first node N1 corresponding to the gate electrode of the driving transistor DT change as much as change.

여기서, 구동 트랜지스터(DT)의 게이트 전극에 해당하는 제1 노드(N1)의 전압 변동은 초기화 전압(Vinit)과 이전 프레임에서의 전압 값(ANY)의 차이(Vinit-ANY)에 해당한다. Here, the voltage change of the first node N1 corresponding to the gate electrode of the driving transistor DT corresponds to the difference Vinit-ANY between the initialization voltage Vinit and the voltage value ANY in the previous frame.

따라서, 제1 기간(S10) 동안, 제4 노드(N4)는 구동 전압(VDD)에서 제1 노드(N1)의 전압 변동 값을 더한 전압 값(VDD+(Vinit-ANY))을 가질 수 있다. Accordingly, during the first period S10 , the fourth node N4 may have a voltage value VDD+(Vinit-ANY) obtained by adding a voltage variation value of the first node N1 to the driving voltage VDD.

도 7은 본 발명의 실시예들에 따른 표시장치(100)의 구동 기간에서, 제2 기간(S20) 중 제3 기간(S30)과 미 중첩되는 기간(A)을 나타낸 도면이고, 도 8은 본 발명의 실시예들에 따른 표시장치(100)의 구동 기간에서, 제2 기간(S20)과 제3 기간(S30)이 중첩되는 기간(B)을 나타낸 도면이고, 도 9는 본 발명의 실시예들에 따른 표시장치(100)의 구동 기간에서, 제3 기간(S30) 중 제2 기간(S20)과 미 중첩되는 기간(C)을 나타낸 도면이다. 7 is a diagram illustrating a period A that does not overlap with a third period S30 of the second period S20 in the driving period of the display device 100 according to embodiments of the present invention, and FIG. 8 is A diagram illustrating a period B in which the second period S20 and the third period S30 overlap in the driving period of the display device 100 according to embodiments of the present invention, and FIG. 9 is an exemplary embodiment of the present invention. A diagram illustrating a period C that does not overlap the second period S20 of the third period S30 in the driving period of the display device 100 according to the examples.

도 7을 참조하면, 제2 기간(S20) 중 제3 기간(S30)과 미 중첩되는 기간(A) 동안, (n-3)번째 스캔 신호(SCAN(n-3))는 턴-오프 레벨 전압(Voff)을 갖고, (n-1)번째 스캔 신호(SCAN(n-1))는 턴-온 레벨 전압(Von)을 갖고, n번째 스캔 신호(SCAN(n))는 턴-오프 레벨 전압(Voff)을 갖고, 발광 제어 신호(EMO(n))는 턴-오프 레벨 전압(Voff)을 가질 수 있다. Referring to FIG. 7 , during the period A that does not overlap the third period S30 of the second period S20 , the (n-3)-th scan signal SCAN(n-3) has a turn-off level. has a voltage Voff, an (n-1)-th scan signal SCAN(n-1) has a turn-on level voltage Von, and an n-th scan signal SCAN(n) has a turn-off level voltage Voff, and the emission control signal EMO(n) may have a turn-off level voltage Voff.

이에 따라, 제2 기간(S20) 중 제3 기간(S30)과 미 중첩되는 기간(A) 동안, 제1 내지 제6 트랜지스터(T1~T6) 중 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)는 턴-온 상태이고, 나머지 트랜지스터들(T1~T3, T5)은 턴-오프 상태이다. Accordingly, during the period A that does not overlap the third period S30 of the second period S20 , the fourth transistor T4 and the sixth transistor T6 among the first to sixth transistors T1 to T6 ) is in a turn-on state, and the remaining transistors T1 to T3 and T5 are in a turn-off state.

제2 기간(S20) 중 제3 기간(S30)과 미 중첩되는 기간(A) 동안, 제6 트랜지스터(T6)가 턴-온 됨에 따라, 초기화 전압(Vinit)이 제5 노드(N5)에 인가될 수 있다. During the period A that does not overlap the third period S30 of the second period S20 , as the sixth transistor T6 is turned on, the initialization voltage Vinit is applied to the fifth node N5 . can be

제2 기간(S20) 중 제3 기간(S30)과 미 중첩되는 기간(A) 동안, 제4 노드(N4)는 구동 전압(VDD)에서 제1 노드(N1)의 전압 변동 값을 더한 전압 값(VDD+(Vinit-ANY))을 유지할 수 있다. During the period A that does not overlap the third period S30 of the second period S20 , the fourth node N4 is a voltage value obtained by adding the voltage change value of the first node N1 to the driving voltage VDD. (VDD+(Vinit-ANY)) can be maintained.

도 8을 참조하면, 제2 기간(S20)과 제3 기간(S30)이 중첩되는 기간(B) 동안, (n-3)번째 스캔 신호(SCAN(n-3))는 턴-오프 레벨 전압(Voff)을 갖고, (n-1)번째 스캔 신호(SCAN(n-1))는 턴-온 레벨 전압(Von)을 갖고, n번째 스캔 신호(SCAN(n))는 턴-온 레벨 전압(Von)을 갖고, 발광 제어 신호(EMO(n))는 턴-오프 레벨 전압(Voff)을 가질 수 있다.Referring to FIG. 8 , during the period B in which the second period S20 and the third period S30 overlap, the (n-3)th scan signal SCAN(n-3) is a turn-off level voltage (Voff), the (n-1)th scan signal SCAN(n-1) has a turn-on level voltage Von, and the nth scan signal SCAN(n) has a turn-on level voltage (Von), and the emission control signal EMO(n) may have a turn-off level voltage Voff.

이에 따라, 제2 기간(S20)과 제3 기간(S30)이 중첩되는 기간(B) 동안, 제1 내지 제6 트랜지스터(T1~T6) 중 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)는 턴-온 상태이고, 나머지 트랜지스터들(T1~T2, T5)은 턴-오프 상태이다. Accordingly, during the period B in which the second period S20 and the third period S30 overlap, the third transistor T3 and the fourth transistor T4 among the first to sixth transistors T1 to T6 and the sixth transistor T6 is in a turn-on state, and the remaining transistors T1 to T2 and T5 are in a turn-off state.

제2 기간(S20)과 제3 기간(S30)이 중첩되는 기간(B) 동안, 제3 트랜지스터(T3)가 턴-온 됨에 따라, 데이터 전압(Vdata)이 제4 노드(N4)에 인가될 수 있다. During the period B in which the second period S20 and the third period S30 overlap, as the third transistor T3 is turned on, the data voltage Vdata is applied to the fourth node N4. can

도 9를 참조하면, 제3 기간(S30) 중 제2 기간(S20)과 미 중첩되는 기간(C) 동안, (n-3)번째 스캔 신호(SCAN(n-3))는 턴-오프 레벨 전압(Voff)을 갖고, (n-1)번째 스캔 신호(SCAN(n-1))는 턴-온 레벨 전압(Von)을 갖다가 턴-오프 레벨 전압(Voff)으로 변경되고, n번째 스캔 신호(SCAN(n))는 턴-온 레벨 전압(Von)을 갖고, 발광 제어 신호(EMO(n))는 턴-오프 레벨 전압(Voff)을 가질 수 있다.Referring to FIG. 9 , during a period C that does not overlap with the second period S20 of the third period S30 , the (n-3)th scan signal SCAN(n-3) has a turn-off level. Having the voltage Voff, the (n-1)-th scan signal SCAN(n-1) has the turn-on level voltage Von and is changed to the turn-off level voltage Voff, and the n-th scan signal has the turn-on level voltage Von. The signal SCAN(n) may have a turn-on level voltage Von, and the emission control signal EMO(n) may have a turn-off level voltage Voff.

이에 따라, 제3 기간(S30) 중 제2 기간(S20)과 미 중첩되는 기간(C) 동안, 제1 내지 제6 트랜지스터(T1~T6) 중 제3 트랜지스터(T3)는 턴-온 상태이고, 나머지 트랜지스터들(T1, T2, T4, T5, T6)은 턴-오프 상태이다. Accordingly, during the period C that does not overlap the second period S20 of the third period S30 , the third transistor T3 among the first to sixth transistors T1 to T6 is turned on, and , the remaining transistors T1, T2, T4, T5, and T6 are turned off.

도 7, 도 8 및 도 9를 참조하여 문턱전압 센싱 기간인 제2 기간(S20)과 데이터 쓰기 기간인 제3 기간(S30)에 대하여 더욱 상세하게 설명한다. The second period S20 which is the threshold voltage sensing period and the third period S30 which is the data writing period will be described in more detail with reference to FIGS. 7, 8 and 9 .

도 7을 참조하면, 제2 기간(S20) 중 제3 기간(S30)과 미 중첩되는 기간(A) 동안, (n-1)번째 스캔 신호(SCAN(n-1))가 턴-온 레벨 전압(Von)이 되면, 제4 트랜지스터(T4)가 턴-온 상태이므로, 구동 트랜지스터(DT)를 통해 전류가 흐르면서, 구동 트랜지스터(DT)의 게이트 전극에 해당하는 제1 노드(N1)가 초기화 전압(Vinit)에서 구동 전압(VDD)으로 바뀌게 된다. Referring to FIG. 7 , during the period A that does not overlap the third period S30 of the second period S20 , the (n−1)th scan signal SCAN(n−1) is turned on at the turn-on level. When the voltage Von is reached, since the fourth transistor T4 is turned on, a current flows through the driving transistor DT and the first node N1 corresponding to the gate electrode of the driving transistor DT is initialized. The voltage Vinit is changed to the driving voltage VDD.

그러나, 제2 기간(S20) 중 제3 기간(S30)과 미 중첩되는 기간(A) 동안, 구동 트랜지스터(DT)의 문턱전압(Vth)에 의해서, 구동 트랜지스터(DT)의 게이트 전극과 소스 전극의 전압 전위차(Vgs)가 구동 트랜지스터(DT)의 문턱전압(Vth)이 되는 시점에서, 구동 트랜지스터(DT)는 턴-오프 된다. 이에 따라, 구동 트랜지스터(DT)의 게이트 전극에 해당하는 제1 노드(N1)는 구동 전압(VDD)과 문턱전압(Vth)을 합한 전압(VDD+Vth, Vth<0)이 된다. However, during a period A that does not overlap with the third period S30 of the second period S20 , the gate electrode and the source electrode of the driving transistor DT are caused by the threshold voltage Vth of the driving transistor DT. When the voltage potential difference Vgs becomes the threshold voltage Vth of the driving transistor DT, the driving transistor DT is turned off. Accordingly, the first node N1 corresponding to the gate electrode of the driving transistor DT becomes the sum of the driving voltage VDD and the threshold voltage Vth (VDD+Vth, Vth<0).

그리고, 제2 기간(S20) 중 제3 기간(S30)과 미 중첩되는 기간(A) 동안, 제4 트랜지스터(T4)가 턴-온 상태이므로, 구동 트랜지스터(DT)의 드레인 전극에 해당하는 제3 노드(N3)와 구동 트랜지스터(DT)의 게이트 전극에 해당하는 제1 노드(N1)의 전압 모두는, 구동 전압(VDD)과 문턱전압(Vth)을 합한 전압(VDD+Vth)이 된다. In addition, during the period A that does not overlap the third period S30 of the second period S20 , since the fourth transistor T4 is in the turned-on state, the second period corresponding to the drain electrode of the driving transistor DT is All of the voltages of the third node N3 and the first node N1 corresponding to the gate electrode of the driving transistor DT become the sum of the driving voltage VDD and the threshold voltage Vth (VDD+Vth).

제2 기간(S20) 중 제3 기간(S30)과 미 중첩되는 기간(A) 동안, 제6 트랜지스터(T6)가 턴-온 상태이므로, 발광소자(ED)의 제1 전극(E1)에 해당하는 제5 노드(N5)는 초기화 전압(Vinit)을 갖는다. During the period A that does not overlap the third period S30 of the second period S20 , the sixth transistor T6 is turned on, and thus corresponds to the first electrode E1 of the light emitting device ED. The fifth node N5 has an initialization voltage Vinit.

도 8을 참조하면, 제2 기간(S20)과 제3 기간(S30)이 중첩되는 기간(B) 동안, (n-1)번째 스캔 신호(SCAN(n-1))가 턴-온 레벨 전압(Von)을 유지하고 있기 때문에, 제4 트랜지스터(T4)가 턴-온 상태를 유지한다. Referring to FIG. 8 , during the period B in which the second period S20 and the third period S30 overlap, the (n-1)-th scan signal SCAN(n-1) is a turn-on level voltage Since (Von) is maintained, the fourth transistor T4 maintains the turned-on state.

이에 따라, 제2 기간(S20)과 제3 기간(S30)이 중첩되는 기간(B) 동안, 구동 트랜지스터(DT)의 드레인 전극에 해당하는 제3 노드(N3)와 구동 트랜지스터(DT)의 게이트 전극에 해당하는 제1 노드(N1) 모두는, 구동 전압(VDD)과 문턱전압(Vth)을 합한 전압(VDD+Vth)으로 유지될 수 있다. Accordingly, during the period B in which the second period S20 and the third period S30 overlap, the third node N3 corresponding to the drain electrode of the driving transistor DT and the gate of the driving transistor DT All of the first nodes N1 corresponding to the electrodes may be maintained at a voltage VDD+Vth that is the sum of the driving voltage VDD and the threshold voltage Vth.

그리고, 제2 기간(S20)과 제3 기간(S30)이 중첩되는 기간(B) 동안, 제6 트랜지스터(T6)가 턴-온 상태이므로, 발광소자(ED)의 제1 전극(E1)에 해당하는 제5 노드(N5)는 초기화 전압(Vinit)으로 유지될 수 있다. In addition, during the period (B) in which the second period ( S20 ) and the third period ( S30 ) overlap, the sixth transistor ( T6 ) is in a turned-on state, so that The corresponding fifth node N5 may be maintained at the initialization voltage Vinit.

제2 기간(S20)과 제3 기간(S30)이 중첩되는 기간(B) 동안, n번째 스캔 신호(SCAN(n))가 턴-온 레벨 전압(Von)을 갖기 때문에, 제3 트랜지스터(T3)은 턴-온 된다. 이에 따라, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)이 제3 트랜지스터(T3)를 통해 제4 노드(N4)에 인가될 수 있다. Since the n-th scan signal SCAN(n) has the turn-on level voltage Von during the period B in which the second period S20 and the third period S30 overlap, the third transistor T3 ) is turned on. Accordingly, the data voltage Vdata supplied from the data line DL may be applied to the fourth node N4 through the third transistor T3 .

도 9를 참조하면, 데이터 쓰기 기간인 제3 기간(S30) 중 제2 기간(S20)과 미 중첩되는 기간(C) 동안, (n-1)번째 스캔 신호(SCAN(n-1))가 턴-오프 레벨 전압(Voff)으로 바뀌면서, 제4 및 제6 트랜지스터(T4, T6)가 턴-오프 상태가 된다. Referring to FIG. 9 , during a period C that does not overlap with the second period S20 of the third period S30 that is the data writing period, the (n-1)-th scan signal SCAN(n-1) is As the turn-off level voltage Voff is changed, the fourth and sixth transistors T4 and T6 are turned off.

이에 따라, 제3 기간(S30) 중 제2 기간(S20)과 미 중첩되는 기간(C) 동안, 구동 트랜지스터(DT)의 드레인 전극에 해당하는 제3 노드(N3)와 구동 트랜지스터(DT)의 게이트 전극에 해당하는 제1 노드(N1) 모두는, 구동 전압(VDD)과 문턱전압(Vth)을 합한 전압(VDD+Vth)으로 유지될 수 있다. Accordingly, during the period C that does not overlap the second period S20 of the third period S30 , the third node N3 corresponding to the drain electrode of the driving transistor DT and the driving transistor DT All of the first nodes N1 corresponding to the gate electrodes may be maintained at a voltage VDD+Vth that is the sum of the driving voltage VDD and the threshold voltage Vth.

또한, 제3 기간(S30) 중 제2 기간(S20)과 미 중첩되는 기간(C) 동안, 발광소자(ED)의 제1 전극(E1)에 해당하는 제5 노드(N5)는 플로팅 상태로서 초기화 전압(Vinit)으로 유지될 수 있다. In addition, during the period C that does not overlap the second period S20 of the third period S30 , the fifth node N5 corresponding to the first electrode E1 of the light emitting device ED is in a floating state. The initialization voltage Vinit may be maintained.

도 9를 참조하면, 데이터 쓰기 기간인 제3 기간(S30) 중 제2 기간(S20)과 미 중첩되는 기간(C) 동안, n번째 스캔 신호(SCAN(n))는 턴-온 레벨 전압(Von)을 갖기 때문에, 제4 노드(N4)는 데이터 전압(Vdata)으로 유지될 수 있다. Referring to FIG. 9 , during a period C that does not overlap the second period S20 of the third period S30 that is the data writing period, the n-th scan signal SCAN(n) is the turn-on level voltage ( Von), the fourth node N4 may be maintained at the data voltage Vdata.

도 7 및 도 8을 참조하면, 문턱전압 센싱 기간인 제2 기간(S20) 동안, 구동 트랜지스터(DT)는 턴-오프 상태가 되고, 제1 노드(N1)와 제2 노드(N2)의 전압 차이(VDD+Vth-VDD=Vth)는 구동 트랜지스터(DT)의 문턱전압(Vth)일 수 있다. 7 and 8 , during the second period S20 which is the threshold voltage sensing period, the driving transistor DT is turned off, and the voltages of the first node N1 and the second node N2 are turned off. The difference (VDD+Vth-VDD=Vth) may be the threshold voltage Vth of the driving transistor DT.

도 7 및 도 8을 참조하면, 문턱전압 센싱 기간인 제2 기간(S20) 중 제3 기간(S30)과 미 중첩되는 기간(A)에서의 제4 노드(N4)의 전압은, 제2 기간(S20) 중 제3 기간(S30)과 중첩되는 기간(B)에서의 제4 노드(N4)의 전압과 다를 수 있다. 7 and 8 , the voltage of the fourth node N4 in the period A that does not overlap the third period S30 of the second period S20 that is the threshold voltage sensing period is the second period The voltage of the fourth node N4 in the period B overlapping the third period S30 during S20 may be different.

도 7 및 도 8을 참조하면, 문턱전압 센싱 기간인 제2 기간(S20) 중 제3 기간(S30)과 미 중첩되는 기간(A)에서의 제4 노드(N4)의 전압은 VDD+(Vinit-ANY)이지만, 제2 기간(S20) 중 제3 기간(S30)과 중첩되는 기간(B)에서의 제4 노드(N4)의 전압은 데이터 전압(Vdata)일 수 있다. 7 and 8 , the voltage of the fourth node N4 in the period A that does not overlap the third period S30 of the second period S20 that is the threshold voltage sensing period is VDD+(Vinit-) ANY), the voltage of the fourth node N4 in the period B overlapping the third period S30 of the second period S20 may be the data voltage Vdata.

도 8 및 도 9를 참조하면, 데이트 쓰기 기간인 제3 기간(S30) 동안, 제1 노드(N1)와 제2 노드(N2)의 전압 차이(VDD+Vth-VDD=Vth)는 구동 트랜지스터(DT)의 문턱전압(Vth)이고, 제4 노드(N4)는 데이터 전압(Vdata)을 가질 수 있다. 8 and 9 , during the third period S30 that is the data writing period, the voltage difference (VDD+Vth-VDD=Vth) between the first node N1 and the second node N2 is the driving transistor ( DT), and the fourth node N4 may have a data voltage Vdata.

도 8 및 도 9를 참조하면, 데이트 쓰기 기간인 제3 기간(S30) 동안, 제1 노드(N1)가 플로팅 상태일 때, 제1 노드(N1)는 구동 전압(VDD)에 구동 트랜지스터(DT)의 문턱전압(Vth)이 더해진 전압(VDD+Vth)을 가질 수 있다. 8 and 9 , during a third period S30 that is a data write period, when the first node N1 is in the floating state, the first node N1 is connected to the driving voltage VDD to the driving transistor DT ) may have a voltage (VDD+Vth) to which the threshold voltage Vth is added.

도 10은 본 발명의 실시예들에 따른 표시장치(100)의 구동 기간에서, 제4 기간(S40)을 나타낸 도면이다. 10 is a diagram illustrating a fourth period S40 in the driving period of the display device 100 according to embodiments of the present invention.

도 10을 참조하면, 제4 기간(S40) 동안, (n-3)번째 스캔 신호(SCAN(n-3))는 턴-오프 레벨 전압(Voff)을 갖고, (n-1)번째 스캔 신호(SCAN(n-1))는 턴-오프 레벨 전압(Voff)을 갖고, n번째 스캔 신호(SCAN(n))는 턴-오프 레벨 전압(Voff)을 갖고, 발광 제어 신호(EMO(n))는 턴-온 레벨 전압(Von)을 가질 수 있다.Referring to FIG. 10 , during the fourth period S40 , the (n-3)-th scan signal SCAN(n-3) has a turn-off level voltage Voff, and the (n-1)-th scan signal (SCAN(n-1)) has a turn-off level voltage Voff, an n-th scan signal SCAN(n) has a turn-off level voltage Voff, and an emission control signal EMO(n) ) may have a turn-on level voltage Von.

이에 따라, 제4 기간(S40) 동안, 제1 내지 제6 트랜지스터(T1~T6) 중 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 턴-온 상태이고, 나머지 트랜지스터들(T3~T6)은 턴-오프 상태이다. 따라서, 제4 기간(S40) 동안, 구동 전류가 구동 트랜지스터(DT) 및 제2 트랜지스터(T2)를 통해 발광소자(ED)로 공급되고, 발광소자(ED)는 발광할 수 있다. Accordingly, during the fourth period S40 , among the first to sixth transistors T1 to T6 , the first transistor T1 and the second transistor T2 are turned on, and the remaining transistors T3 to T6 are turned on. ) is the turn-off state. Accordingly, during the fourth period S40 , a driving current may be supplied to the light emitting device ED through the driving transistor DT and the second transistor T2 , and the light emitting device ED may emit light.

제4 기간(S40) 동안, 제1 노드(N1)는 데이터 전압(Vdata)에 구동 트랜지스터(DT)의 문턱전압(Vth)이 더해진 전압(Vdata+Vth)일 수 있다. During the fourth period S40 , the first node N1 may be a voltage Vdata+Vth obtained by adding the threshold voltage Vth of the driving transistor DT to the data voltage Vdata.

아래에서, 발광기간인 제4 기간(S40)에 대하여 보다 상세하게 설명한다. Hereinafter, the fourth period S40, which is the light emission period, will be described in more detail.

제4 기간(S40) 동안, 발광 제어 신호(EMO(n))가 턴-온 레벨 전압(Von)d이 됨에 따라, 제1 및 제2 트랜지스터(T1, T2)가 턴-온 된다. During the fourth period S40 , as the emission control signal EMO(n) becomes the turn-on level voltage Von d, the first and second transistors T1 and T2 are turned on.

이에 따라, 제1 트랜지스터(T1)를 통해 구동 전압(VDD)이 제4 노드(N4)에 인가될 수 있다. Accordingly, the driving voltage VDD may be applied to the fourth node N4 through the first transistor T1 .

제4 기간(S40) 동안, 구동 트랜지스터(DT)의 게이트 전극에 해당하는 제1 노드(N1)는 플로팅 상태이므로, 구동 트랜지스터(DT)의 게이트 전극에 해당하는 제1 노드(N1)의 전압은 제4 노드(N4)의 전압 변동 값만큼 변화하게 된다. During the fourth period S40 , since the first node N1 corresponding to the gate electrode of the driving transistor DT is in a floating state, the voltage of the first node N1 corresponding to the gate electrode of the driving transistor DT is It changes by the voltage change value of the fourth node N4.

여기서, 제4 노드(N4)의 전압 변동 값은 제3 기간(S30)에서의 제4 노드(N4)의 전압과 제4 기간(S40)에서의 제4 노드(N4)의 전압 간의 변동 값으로서, 데이터 전압(Vdata)에서 구동 전압(VDD)을 뺀 전압 값(Vdata-VDD)일 수 있다. Here, the voltage variation value of the fourth node N4 is a variation value between the voltage of the fourth node N4 in the third period S30 and the voltage of the fourth node N4 in the fourth period S40. , a voltage value Vdata-VDD obtained by subtracting the driving voltage VDD from the data voltage Vdata.

제4 기간(S40) 동안, 구동 트랜지스터(DT)의 게이트 전극에 해당하는 제1 노드(N1)의 전압(Vn1)은, 이전 기간(C)에서의 제1 노드(N1)의 전압(VDD+Vth)에서 제4 노드(N4)의 전압 변동 값(Vdata-VDD)을 더한 전압(Vdata+Vth)일 수 있으며 아래 수학식 1과 같이 구해질 수 있다. During the fourth period S40 , the voltage Vn1 of the first node N1 corresponding to the gate electrode of the driving transistor DT is the voltage VDD+ of the first node N1 in the previous period C Vth) may be a voltage (Vdata+Vth) obtained by adding a voltage variation value (Vdata-VDD) of the fourth node N4 to the voltage (Vdata+Vth), and may be obtained as in Equation 1 below.

Figure pat00001
Figure pat00001

상기 수학식 1에서, Vn1은 구동 트랜지스터(DT)의 게이트 전극에 해당하는 제1 노드(N1)의 전압이고, Vdata는 데이터 전압이고, VDD는 구동 전압이고, Vth는 구동 트랜지스터(DT)의 문턱전압이다. In Equation 1, Vn1 is the voltage of the first node N1 corresponding to the gate electrode of the driving transistor DT, Vdata is the data voltage, VDD is the driving voltage, and Vth is the threshold of the driving transistor DT. is the voltage

따라서, 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 간의 전위차(Vgs)는 Vdata+Vth-VDD가 된다. Accordingly, the potential difference Vgs between the gate electrode and the source electrode of the driving transistor DT becomes Vdata+Vth-VDD.

따라서, 구동 트랜지스터(DT)에 흐르는 전류(Id)는 하기 수학식 2와 같다. Accordingly, the current Id flowing through the driving transistor DT is expressed by Equation 2 below.

Figure pat00002
Figure pat00002

상기 수학식 2에서, Id는 구동 트랜지스터(DT)에 흐르는 전류이고, Cox는 옥사이드 캐패시턴스이고, W는 구동 트랜지스터(DT)의 채널 폭(Channel Width)이고, L은 구동 트랜지스터(DT)의 채널 길이(Channel Length)이고, Vdata는 데이터 전압이고, VDD는 구동 전압이다. In Equation 2, Id is the current flowing through the driving transistor DT, Cox is the oxide capacitance, W is the channel width of the driving transistor DT, and L is the channel length of the driving transistor DT (Channel Length), Vdata is a data voltage, and VDD is a driving voltage.

상기 수학식 2에서, 구동 트랜지스터(DT)에 흐르는 전류(Id)는 구동 트랜지스터(DT)의 문턱전압(Vth)이 삭제되어 표현된다. 따라서, 상기 수학식 2를 참조하면, 구동 트랜지스터(DT)에 흐르는 전류(Id)는 구동 트랜지스터(DT)의 문턱전압(Vth)의 영향을 받지 않고 흐르게 된다. 이는 전술한 구동에 의해, 구동 트랜지스터들(DT) 간의 문턱전압(Vth)의 편차의 영향을 받지 않게 되고, 서브픽셀들(SP) 간의 휘도 편차가 제거되거나 줄어들 수 있다. In Equation 2, the current Id flowing through the driving transistor DT is expressed by subtracting the threshold voltage Vth of the driving transistor DT. Accordingly, referring to Equation 2, the current Id flowing through the driving transistor DT flows without being affected by the threshold voltage Vth of the driving transistor DT. This is not affected by the deviation of the threshold voltage Vth between the driving transistors DT by the above-described driving, and the luminance deviation between the sub-pixels SP may be removed or reduced.

발광기간인 제4 기간(S40) 동안, 제2 트랜지스터(T2)가 턴-온 상태이므로, 구동 트랜지스터(DT)의 드레인 전극에 해당하는 제3 노드(N3)와 발광소자(ED)의 제1 전극(E1)에 해당하는 제5 노드(N5)는 구동 트랜지스터(DT)에서 흐르는 전류(Id)에 의해 결정되는 전압(ANY)일 수 있다. During the fourth period S40 that is the light emission period, since the second transistor T2 is turned on, the third node N3 corresponding to the drain electrode of the driving transistor DT and the first of the light emitting device ED are The fifth node N5 corresponding to the electrode E1 may be a voltage ANY determined by the current Id flowing in the driving transistor DT.

전술한 바와 같이, 문턱전압 센싱 기간인 제2 기간(S20)을 통해 발광 기간인 제4 기간(S40) 동안, 구동 트랜지스터(DT)의 문턱전압(Vth)의 영향성이 제거된 상태의 전류(Id)가 발광소자(ED)에 흐름으로써, 구동 트랜지스터들(DT)의 문턱전압 편차가 제거(보상)될 수 있다. 본 발명의 실시예들에 따른 표시장치(100)는 문턱전압 센싱 및 문턱전압 편차 보상을 위하여, 별도의 센싱회로(예: 아날로그 디지털 컨버터(ADC: Analog-to-Digital Converter) 등)를 구비할 필요가 없고, 컨트롤러(140)가 문턱전압 보상 값을 산출하거나 문턱전압 보상 값에 기초하여 데이터를 변경하는 처리를 할 필요가 없다. 즉, 본 발명의 실시예들에 따른 표시장치(100)는 문턱전압 센싱 및 문턱전압 편차 보상을 내부 보상 방식으로 수행할 수 있다. 따라서, 데이터 구동 회로(120)가 별도의 센싱회로를 구비하지 않아도 되고, 컨트롤러(140)의 처리 부담도 줄일 수 있다. As described above, during the fourth period ( S40 ), which is the emission period, through the second period ( S20 ) that is the threshold voltage sensing period, the current ( As Id) flows through the light emitting device ED, the threshold voltage deviation of the driving transistors DT may be removed (compensated). The display device 100 according to embodiments of the present invention may include a separate sensing circuit (eg, an analog-to-digital converter (ADC), etc.) for threshold voltage sensing and threshold voltage deviation compensation. There is no need, and there is no need for the controller 140 to calculate a threshold voltage compensation value or to change data based on the threshold voltage compensation value. That is, the display device 100 according to embodiments of the present invention may perform threshold voltage sensing and threshold voltage deviation compensation using an internal compensation method. Accordingly, the data driving circuit 120 does not need to include a separate sensing circuit, and the processing load of the controller 140 can be reduced.

도 11은 본 발명의 실시예들에 따른 표시장치(100)의 다른 등가회로이고, 도 12는 본 발명의 실시예들에 따른 표시장치(100)의 도 11의 서브픽셀(SP(n))에 대한 구동 타이밍도이다. 11 is another equivalent circuit of the display device 100 according to embodiments of the present invention, and FIG. 12 is a sub-pixel SP(n) of FIG. 11 of the display device 100 according to embodiments of the present invention. It is a driving timing diagram for .

도 11은 표시패널(110)에 배치된 서브픽셀 라인들(SPL) 중 임의의 n번째 서브픽셀 라인(SPL(n))에 포함된 임의의 서브픽셀(SP(n))의 등가회로를 예로 든 것이다. 여기서, n은 1 이상의 자연수이고, n번째 서브픽셀 라인(SPL(n))은 표시영역(DA)에 존재하는 서브픽셀 라인이다. 11 illustrates an equivalent circuit of an arbitrary sub-pixel SP(n) included in an n-th sub-pixel line SPL(n) among the sub-pixel lines SPL disposed on the display panel 110 as an example. it's heard Here, n is a natural number equal to or greater than 1, and the n-th sub-pixel line SPL(n) is a sub-pixel line existing in the display area DA.

표시패널(110)에 배치된 다수의 서브픽셀(SP) 각각의 등가회로(구조)를 도 3에 도시된 표시패널(110)의 임의의 n번째 서브픽셀 라인(SPL(n))에 포함된 임의의 서브픽셀(SP(n))의 등가회로(구조)를 예로 들어 설명한다. The equivalent circuit (structure) of each of the plurality of sub-pixels SP disposed on the display panel 110 is included in an arbitrary n-th sub-pixel line SPL(n) of the display panel 110 shown in FIG. 3 . An equivalent circuit (structure) of an arbitrary sub-pixel SP(n) will be described as an example.

도 11을 참조하면, 표시패널(110)에 배치된 다수의 서브픽셀(SP) 중 임의의 n번째 서브픽셀 라인(SPL(n))에 포함된 임의의 서브픽셀(SP(n))은 제1 노드(N1), 제2 노드(N2), 제3 노드(N3), 제4 노드(N4) 및 제5 노드(N5) 등을 포함할 수 있다. Referring to FIG. 11 , an arbitrary sub-pixel SP(n) included in an n-th sub-pixel line SPL(n) among a plurality of sub-pixels SP disposed on the display panel 110 is It may include a first node N1 , a second node N2 , a third node N3 , a fourth node N4 , a fifth node N5 , and the like.

도 11을 참조하면, 서브픽셀(SP(n))은 발광소자(ED), 구동 트랜지스터(DT), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 스토리지 캐패시터(Cst)를 포함할 수 있다. Referring to FIG. 11 , the subpixel SP(n) includes a light emitting device ED, a driving transistor DT, a first transistor T1 , a second transistor T2 , a third transistor T3 , and a fourth transistor T3 . It may include a transistor T4 , a fifth transistor T5 , a sixth transistor T6 , and a storage capacitor Cst.

발광소자(ED)는 제1 전극(E1) 및 제2 전극(E2)과, 제1 전극(E1) 및 제2 전극(E2) 사이에 배치된 발광층(EL)을 포함할 수 있다. 제1 전극(E1)은 각 서브픽셀(SP)마다 배치되는 픽셀 전극이고, 제2 전극(E2)은 모든 서브픽셀(SP)에 공통으로 배치되는 공통 전극일 수 있다. 제1 전극(E1)은 애노드 전극(또는 캐소드 전극)이고, 제2 전극(E2)은 캐소드 전극(또는 애노드 전극)일 수 있다. 제2 전극(E2)에는 기저 전압(VSS)이 인가될 수 있다. The light emitting device ED may include a first electrode E1 and a second electrode E2 , and an emission layer EL disposed between the first electrode E1 and the second electrode E2 . The first electrode E1 may be a pixel electrode disposed in each subpixel SP, and the second electrode E2 may be a common electrode disposed in common to all subpixels SP. The first electrode E1 may be an anode electrode (or a cathode electrode), and the second electrode E2 may be a cathode electrode (or an anode electrode). A ground voltage VSS may be applied to the second electrode E2 .

구동 트랜지스터(DT)는 제1 노드(N1)와 전기적으로 연결된 게이트 전극, 구동 전압(VDD)이 인가되는 제2 노드(N2)와 전기적으로 연결된 소스 전극 또는 드레인 전극, 및 제3 노드(N3)와 전기적으로 연결된 드레인 전극 또는 소스 전극을 포함할 수 있다. The driving transistor DT includes a gate electrode electrically connected to the first node N1 , a source electrode or drain electrode electrically connected to the second node N2 to which the driving voltage VDD is applied, and a third node N3 . It may include a drain electrode or a source electrode electrically connected to.

제1 트랜지스터(T1)는 발광 제어 라인(EML)에서 공급된 발광 제어 신호(EMO(n))에 따라, 전원 노드와 제4 노드(N4) 간의 전기적인 연결을 제어할 수 있다. The first transistor T1 may control the electrical connection between the power node and the fourth node N4 according to the emission control signal EMO(n) supplied from the emission control line EML.

여기서, 전원 노드는 기준 전압이 인가되는 기준 전압(Vref)이 인가되는 기준 전압 노드일 수 있다. 여기서, 기준 전압 노드는 기준 전압 라인(RVL) 상의 한 노드이거나 기준 전압 라인(RVL)과 전기적으로 연결된 노드일 수 있다. 이 경우, 제1 트랜지스터(T1)는, 발광 제어 신호(EMO(n))에 따라, 기준 전압 노드인 기준 전압 라인(RVL)과 제4 노드(N4) 간의 전기적인 연결을 제어할 수 있다. Here, the power node may be a reference voltage node to which the reference voltage Vref to which the reference voltage is applied is applied. Here, the reference voltage node may be a node on the reference voltage line RVL or a node electrically connected to the reference voltage line RVL. In this case, the first transistor T1 may control the electrical connection between the reference voltage line RVL, which is a reference voltage node, and the fourth node N4 , according to the emission control signal EMO(n).

제1 트랜지스터(T1)의 게이트 전극은 발광 제어 라인(EML)에 연결되고, 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극은 기준 전압 노드인 기준 전압 라인(RVL)에 연결되고, 제1 트랜지스터(T1)의 드레인 전극 또는 소스 전극은 제4 노드(N2)에 연결될 수 있다. A gate electrode of the first transistor T1 is connected to the emission control line EML, a source electrode or a drain electrode of the first transistor T1 is connected to a reference voltage line RVL, which is a reference voltage node, and the first transistor The drain electrode or the source electrode of T1 may be connected to the fourth node N2 .

제1 트랜지스터(T1)는 발광 제어 신호(EMO(n))에 의해 턴-온 되면, 기준 전압 노드인 기준 전압 라인(RVL)에서 공급된 기준 전압(Vref)을 제4 노드(N4)에 인가할 수 있다. When the first transistor T1 is turned on by the emission control signal EMO(n), the reference voltage Vref supplied from the reference voltage line RVL, which is the reference voltage node, is applied to the fourth node N4 . can do.

제2 트랜지스터(T2)는 발광 제어 라인(EML)에서 공급된 발광 제어 신호(EMO(n))에 따라, 제3 노드(N3)와 제1 전극(E1)이 전기적으로 연결된 제5 노드(N5) 간의 전기적인 연결을 제어할 수 있다. The second transistor T2 is a fifth node N5 to which the third node N3 and the first electrode E1 are electrically connected according to the emission control signal EMO(n) supplied from the emission control line EML. ) to control the electrical connection between them.

제2 트랜지스터(T2)의 게이트 전극은 발광 제어 라인(EML)에 연결되고, 제2 트랜지스터(T2)의 소스 전극 또는 드레인 전극은 제3 노드(N3)에 연결되고, 제2 트랜지스터(T2)의 드레인 전극 또는 소스 전극은 제5 노드(N5)에 연결될 수 있다. The gate electrode of the second transistor T2 is connected to the emission control line EML, the source electrode or the drain electrode of the second transistor T2 is connected to the third node N3 , and the The drain electrode or the source electrode may be connected to the fifth node N5 .

제2 트랜지스터(T2)의 게이트 전극은 제1 트랜지스터(T1)의 게이트 전극과 전기적으로 연결될 수 있다. 따라서, 제2 트랜지스터(T2)와 제1 트랜지스터(T1)는 동시에 턴-온 되거나 턴-오프 될 수 있다. The gate electrode of the second transistor T2 may be electrically connected to the gate electrode of the first transistor T1 . Accordingly, the second transistor T2 and the first transistor T1 may be simultaneously turned on or turned off.

제3 트랜지스터(T3)는 n번째 스캔 라인(SCL(n))에서 공급된 n번째 스캔 신호(SCAN(n))에 따라, 제4 노드(N4)와 데이터 라인(DL) 간의 전기적인 연결을 제어할 수 있다. The third transistor T3 electrically connects the fourth node N4 and the data line DL according to the n-th scan signal SCAN(n) supplied from the n-th scan line SCL(n). can be controlled

제3 트랜지스터(T3)의 게이트 전극은 n번째 스캔 라인(SCL(n))에 연결되고, 제3 트랜지스터(T3)의 소스 전극 또는 드레인 전극은 데이터 라인(DL)에 연결되고, 제3 트랜지스터(T3)의 드레인 전극 또는 소스 전극은 제4 노드(N4)에 연결될 수 있다. The gate electrode of the third transistor T3 is connected to the n-th scan line SCL(n), the source electrode or the drain electrode of the third transistor T3 is connected to the data line DL, and the third transistor T3 The drain electrode or the source electrode of T3 may be connected to the fourth node N4 .

제3 트랜지스터(T3)는 n번째 스캔 신호(SCAN(n))에 의해 턴-온 되면, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 제4 노드(N4)에 인가할 수 있다. When the third transistor T3 is turned on by the n-th scan signal SCAN(n), the data voltage Vdata supplied from the data line DL may be applied to the fourth node N4 .

제4 트랜지스터(T4)는 (n-1)번째 스캔 라인(SCL(n-1))에서 공급된 (n-1)번째 스캔 신호(SCAN(n-1))에 따라, 제1 노드(N1)와 제3 노드(N3) 간의 전기적인 연결을 제어할 수 있다. The fourth transistor T4 is connected to the first node N1 according to the (n-1)-th scan signal SCAN(n-1) supplied from the (n-1)-th scan line SCL(n-1). ) and an electrical connection between the third node N3 may be controlled.

제4 트랜지스터(T4)의 게이트 전극은 (n-1)번째 스캔 라인(SCL(n-1))에 연결되고, 제4 트랜지스터(T4)의 소스 전극 또는 드레인 전극은 제3 노드(N3)에 연결되고, 제4 트랜지스터(T4)의 드레인 전극 또는 소스 전극은 제1 노드(N1)에 연결될 수 있다. The gate electrode of the fourth transistor T4 is connected to the (n-1)-th scan line SCL(n-1), and the source electrode or the drain electrode of the fourth transistor T4 is connected to the third node N3. connected, and a drain electrode or a source electrode of the fourth transistor T4 may be connected to the first node N1 .

제5 트랜지스터(T5)는 (n-3)번째 스캔 라인(SCL(n-3))에서 공급된 (n-3)번째 스캔 신호(SCAN(n-3))에 따라, 제1 노드(N1)와 초기화 전압 라인(IVL) 간의 전기적인 연결을 제어할 수 있다. The fifth transistor T5 is connected to the first node N1 according to the (n-3)-th scan signal SCAN(n-3) supplied from the (n-3)-th scan line SCL(n-3). ) and an electrical connection between the initialization voltage line IVL may be controlled.

제5 트랜지스터(T5)의 게이트 전극은 (n-3)번째 스캔 라인(SCL(n-3))에 연결되고, 제5 트랜지스터(T5)의 소스 전극 또는 드레인 전극은 초기화 전압 라인(IVL)에 연결되고, 제5 트랜지스터(T5)의 드레인 전극 또는 소스 전극은 제1 노드(N1)에 연결될 수 있다. The gate electrode of the fifth transistor T5 is connected to the (n-3)-th scan line SCL(n-3), and the source electrode or the drain electrode of the fifth transistor T5 is connected to the initialization voltage line IVL. connected, and a drain electrode or a source electrode of the fifth transistor T5 may be connected to the first node N1 .

제5 트랜지스터(T5)는 (n-3)번째 스캔 신호(SCAN(n-3))에 의해 턴-온 되면, 초기화 전압 라인(IVL)에서 공급된 초기화 전압(Vinit)을 제1 노드(N1)에 인가할 수 있다. When the fifth transistor T5 is turned on by the (n-3)-th scan signal SCAN(n-3), the fifth transistor T5 applies the initialization voltage Vinit supplied from the initialization voltage line IVL to the first node N1 . ) can be approved.

제6 트랜지스터(T6)는 (n-1)번째 스캔 라인(SCL(n-1))에서 공급된 (n-1)번째 스캔 신호(SCAN(n-1))에 따라, 제5 노드(N5)와 초기화 전압 라인(IVL) 간의 전기적인 연결을 제어할 수 있다. The sixth transistor T6 is connected to the fifth node N5 according to the (n-1)-th scan signal SCAN(n-1) supplied from the (n-1)-th scan line SCL(n-1). ) and an electrical connection between the initialization voltage line IVL may be controlled.

제6 트랜지스터(T6)의 게이트 전극은 (n-1)번째 스캔 라인(SCL(n-1))에 연결되고, 제6 트랜지스터(T6)의 소스 전극 또는 드레인 전극은 초기화 전압 라인(IVL)에 연결되고, 제6 트랜지스터(T6)의 드레인 전극 또는 소스 전극은 제5 노드(N5)에 연결될 수 있다. The gate electrode of the sixth transistor T6 is connected to the (n−1)th scan line SCL(n−1), and the source electrode or the drain electrode of the sixth transistor T6 is connected to the initialization voltage line IVL. connected, and a drain electrode or a source electrode of the sixth transistor T6 may be connected to the fifth node N5 .

제6 트랜지스터(T6)는 (n-1)번째 스캔 신호(SCAN(n-1))에 의해 턴-온 되면, 초기화 전압 라인(IVL)에서 공급된 초기화 전압(Vinit)을 제5 노드(N5)에 인가할 수 있다. When the sixth transistor T6 is turned on by the (n-1)-th scan signal SCAN(n-1), the sixth transistor T6 applies the initialization voltage Vinit supplied from the initialization voltage line IVL to the fifth node N5. ) can be approved.

제6 트랜지스터(T6)의 게이트 전극은 제4 트랜지스터(T4)의 게이트 전극과 전기적으로 연결될 수 있다. 따라서, 제6 트랜지스터(T6)와 제4 트랜지스터(T4)는 동시에 턴-온 되거나 턴-오프 될 수 있다. The gate electrode of the sixth transistor T6 may be electrically connected to the gate electrode of the fourth transistor T4 . Accordingly, the sixth transistor T6 and the fourth transistor T4 may be simultaneously turned on or turned off.

스토리지 캐패시터(Cst)는 제1 노드(N1)와 제4 노드(N4) 사이에 위치할 수 있다. 스토리지 캐패시터(Cst)는 트랜지스터의 내부에 존재하는 내부 캐패시터가 아니라 트랜지스터의 외부에 의도적으로 설계된 외부 캐패시터이다. The storage capacitor Cst may be positioned between the first node N1 and the fourth node N4 . The storage capacitor Cst is not an internal capacitor existing inside the transistor, but an external capacitor purposely designed outside the transistor.

n번째 스캔 라인(SCL(n))은 n번째 서브픽셀 라인(SPL(n))과 대응되는 스캔 라인(SCL)이고, (n-3)번째 스캔 라인(SCL(n-3))은 (n-3)번째 서브픽셀 라인(SPL(n-3))과 대응되는 스캔 라인(SCL)이고, (n-1)번째 스캔 라인(SCL(n-1))은 (n-1)번째 서브픽셀 라인(SPL(n-1))과 대응되는 스캔 라인(SCL)일 수 있다. The n-th scan line SCL(n) is a scan line SCL corresponding to the n-th sub-pixel line SPL(n), and the (n-3)-th scan line SCL(n-3) is ( A scan line SCL corresponding to the n-3)-th sub-pixel line SPL(n-3), and an (n-1)-th scan line SCL(n-1)) is an (n-1)-th sub-pixel line It may be a scan line SCL corresponding to the pixel line SPL(n-1).

서브픽셀(SP(n))에 포함된 7개의 트랜지스터(DT, T1, T2, T3, T4, T5, T6)는 p형 트랜지스터일 수 있다. 또는, 서브픽셀(SP(n))에 포함된 7개의 트랜지스터(DT, T1, T2, T3, T4, T5, T6)는 n형 트랜지스터일 수 있다. 또는, 서브픽셀(SP(n))에 포함된 7개의 트랜지스터(DT, T1, T2, T3, T4, T5, T6) 중 일부는 p형 트랜지스터이고 나머지는 n형 트랜지스터일 수 있다. The seven transistors DT, T1, T2, T3, T4, T5, and T6 included in the sub-pixel SP(n) may be p-type transistors. Alternatively, the seven transistors DT, T1, T2, T3, T4, T5, and T6 included in the sub-pixel SP(n) may be n-type transistors. Alternatively, some of the seven transistors DT, T1, T2, T3, T4, T5, and T6 included in the sub-pixel SP(n) may be p-type transistors and others may be n-type transistors.

도 11의 서브픽셀(SP(n))은 도 4의 서브픽셀(SP(n))의 변형 예시로서, 도 4의 서브픽셀(SP(n))의 구동 방식과 동일하게 구동될 수 있다. 따라서, 도 11의 서브픽셀(SP(n))에 대한 구동 타이밍도인 도 12는 도 4의 서브픽셀(SP(n))의 구동 타이밍도(도 5)와 동일하다. The sub-pixel SP(n) of FIG. 11 is a modified example of the sub-pixel SP(n) of FIG. 4 , and may be driven in the same manner as the driving method of the sub-pixel SP(n) of FIG. 4 . Accordingly, FIG. 12 , which is a driving timing diagram for the subpixel SP(n) of FIG. 11 , is the same as the driving timing diagram ( FIG. 5 ) of the subpixel SP(n) of FIG. 4 .

이에, 도 11의 서브픽셀(SP(n))에 대한 구동 타이밍도인 도 12에 대한 설명은 생략한다. Accordingly, the description of FIG. 12 , which is a driving timing diagram for the subpixel SP(n) of FIG. 11 , will be omitted.

도 13은 본 발명의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 또 다른 등가회로이고, 도 14는 본 발명의 실시예들에 따른 표시장치(100)의 도 13의 서브픽셀(SP(n))에 대한 구동 타이밍도이다.13 is another equivalent circuit of a sub-pixel SP of the display device 100 according to embodiments of the present invention, and FIG. 14 is a sub-pixel of FIG. 13 of the display device 100 according to embodiments of the present invention. It is a driving timing diagram for the pixel SP(n).

도 13은 표시패널(110)에 배치된 서브픽셀 라인들(SPL) 중 임의의 n번째 서브픽셀 라인(SPL(n))에 포함된 임의의 서브픽셀(SP(n))의 등가회로를 예로 든 것이다. 여기서, n은 1 이상의 자연수이고, n번째 서브픽셀 라인(SPL(n))은 표시영역(DA)에 존재하는 서브픽셀 라인이다. 13 illustrates an equivalent circuit of an arbitrary sub-pixel SP(n) included in an n-th sub-pixel line SPL(n) among the sub-pixel lines SPL disposed on the display panel 110 as an example. it's heard Here, n is a natural number equal to or greater than 1, and the n-th sub-pixel line SPL(n) is a sub-pixel line existing in the display area DA.

표시패널(110)에 배치된 다수의 서브픽셀(SP) 각각의 등가회로(구조)를 도 3에 도시된 표시패널(110)의 임의의 n번째 서브픽셀 라인(SPL(n))에 포함된 임의의 서브픽셀(SP(n))의 등가회로(구조)를 예로 들어 설명한다. The equivalent circuit (structure) of each of the plurality of sub-pixels SP disposed on the display panel 110 is included in an arbitrary n-th sub-pixel line SPL(n) of the display panel 110 shown in FIG. 3 . An equivalent circuit (structure) of an arbitrary sub-pixel SP(n) will be described as an example.

도 13을 참조하면, 표시패널(110)에 배치된 다수의 서브픽셀(SP) 중 임의의 n번째 서브픽셀 라인(SPL(n))에 포함된 임의의 서브픽셀(SP(n))은 제1 노드(N1), 제2 노드(N2), 제3 노드(N3), 제4 노드(N4) 및 제5 노드(N5) 등을 포함할 수 있다. Referring to FIG. 13 , any sub-pixel SP(n) included in an n-th sub-pixel line SPL(n) among a plurality of sub-pixels SP disposed on the display panel 110 is It may include a first node N1 , a second node N2 , a third node N3 , a fourth node N4 , a fifth node N5 , and the like.

도 13을 참조하면, 서브픽셀(SP(n))은 발광소자(ED), 구동 트랜지스터(DT), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 스토리지 캐패시터(Cst)를 포함할 수 있다. Referring to FIG. 13 , the subpixel SP(n) includes a light emitting device ED, a driving transistor DT, a first transistor T1, a second transistor T2, a third transistor T3, and a fourth It may include a transistor T4 , a fifth transistor T5 , a sixth transistor T6 , and a storage capacitor Cst.

발광소자(ED)는 제1 전극(E1) 및 제2 전극(E2)과, 제1 전극(E1) 및 제2 전극(E2) 사이에 배치된 발광층(EL)을 포함할 수 있다. 제1 전극(E1)은 각 서브픽셀(SP)마다 배치되는 픽셀 전극이고, 제2 전극(E2)은 모든 서브픽셀(SP)에 공통으로 배치되는 공통 전극일 수 있다. 제1 전극(E1)은 애노드 전극(또는 캐소드 전극)이고, 제2 전극(E2)은 캐소드 전극(또는 애노드 전극)일 수 있다. 제2 전극(E2)에는 기저 전압(VSS)이 인가될 수 있다. The light emitting device ED may include a first electrode E1 and a second electrode E2 , and an emission layer EL disposed between the first electrode E1 and the second electrode E2 . The first electrode E1 may be a pixel electrode disposed in each subpixel SP, and the second electrode E2 may be a common electrode disposed in common to all subpixels SP. The first electrode E1 may be an anode electrode (or a cathode electrode), and the second electrode E2 may be a cathode electrode (or an anode electrode). A ground voltage VSS may be applied to the second electrode E2 .

구동 트랜지스터(DT)는 제1 노드(N1)와 전기적으로 연결된 게이트 전극, 구동 전압(VDD)이 인가되는 제2 노드(N2)와 전기적으로 연결된 소스 전극 또는 드레인 전극, 및 제3 노드(N3)와 전기적으로 연결된 드레인 전극 또는 소스 전극을 포함할 수 있다. The driving transistor DT includes a gate electrode electrically connected to the first node N1 , a source electrode or drain electrode electrically connected to the second node N2 to which the driving voltage VDD is applied, and a third node N3 . It may include a drain electrode or a source electrode electrically connected to.

제1 트랜지스터(T1)는 발광 제어 라인(EML)에서 공급된 발광 제어 신호(EMO(n))에 따라, 전원 노드와 제4 노드(N4) 간의 전기적인 연결을 제어할 수 있다. The first transistor T1 may control the electrical connection between the power node and the fourth node N4 according to the emission control signal EMO(n) supplied from the emission control line EML.

여기서, 전원 노드는 초기화 전압(Vinit)이 인가되는 초기화 전압 라인(IVL)일 수 있다. 이 경우, 제1 트랜지스터(T1)는, 발광 제어 신호(EMO(n))에 따라, 초기화 전압 라인(IVL)과 제4 노드(N4) 간의 전기적인 연결을 제어할 수 있다. Here, the power node may be the initialization voltage line IVL to which the initialization voltage Vinit is applied. In this case, the first transistor T1 may control the electrical connection between the initialization voltage line IVL and the fourth node N4 according to the emission control signal EMO(n).

제1 트랜지스터(T1)의 게이트 전극은 발광 제어 라인(EML)에 연결되고, 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극은 초기화 전압 라인(IVL)에 연결되고, 제1 트랜지스터(T1)의 드레인 전극 또는 소스 전극은 제4 노드(N2)에 연결될 수 있다. The gate electrode of the first transistor T1 is connected to the emission control line EML, the source electrode or the drain electrode of the first transistor T1 is connected to the initialization voltage line IVL, and the The drain electrode or the source electrode may be connected to the fourth node N2 .

제1 트랜지스터(T1)는 발광 제어 신호(EMO(n))에 의해 턴-온 되면, 초기화 전압 라인(IVL)에서 공급된 초기화 전압(Vinit)을 제4 노드(N4)에 인가할 수 있다. When the first transistor T1 is turned on by the emission control signal EMO(n), the initialization voltage Vinit supplied from the initialization voltage line IVL may be applied to the fourth node N4 .

제2 트랜지스터(T2)는 발광 제어 라인(EML)에서 공급된 발광 제어 신호(EMO(n))에 따라, 제3 노드(N3)와 제1 전극(E1)이 전기적으로 연결된 제5 노드(N5) 간의 전기적인 연결을 제어할 수 있다. The second transistor T2 is a fifth node N5 to which the third node N3 and the first electrode E1 are electrically connected according to the emission control signal EMO(n) supplied from the emission control line EML. ) to control the electrical connection between them.

제2 트랜지스터(T2)의 게이트 전극은 발광 제어 라인(EML)에 연결되고, 제2 트랜지스터(T2)의 소스 전극 또는 드레인 전극은 제3 노드(N3)에 연결되고, 제2 트랜지스터(T2)의 드레인 전극 또는 소스 전극은 제5 노드(N5)에 연결될 수 있다. The gate electrode of the second transistor T2 is connected to the emission control line EML, the source electrode or the drain electrode of the second transistor T2 is connected to the third node N3 , and the The drain electrode or the source electrode may be connected to the fifth node N5 .

제2 트랜지스터(T2)의 게이트 전극은 제1 트랜지스터(T1)의 게이트 전극과 전기적으로 연결될 수 있다. 따라서, 제2 트랜지스터(T2)와 제1 트랜지스터(T1)는 동시에 턴-온 되거나 턴-오프 될 수 있다. The gate electrode of the second transistor T2 may be electrically connected to the gate electrode of the first transistor T1 . Accordingly, the second transistor T2 and the first transistor T1 may be simultaneously turned on or turned off.

제3 트랜지스터(T3)는 n번째 스캔 라인(SCL(n))에서 공급된 n번째 스캔 신호(SCAN(n))에 따라, 제4 노드(N4)와 데이터 라인(DL) 간의 전기적인 연결을 제어할 수 있다. The third transistor T3 electrically connects the fourth node N4 and the data line DL according to the n-th scan signal SCAN(n) supplied from the n-th scan line SCL(n). can be controlled

제3 트랜지스터(T3)의 게이트 전극은 n번째 스캔 라인(SCL(n))에 연결되고, 제3 트랜지스터(T3)의 소스 전극 또는 드레인 전극은 데이터 라인(DL)에 연결되고, 제3 트랜지스터(T3)의 드레인 전극 또는 소스 전극은 제4 노드(N4)에 연결될 수 있다. The gate electrode of the third transistor T3 is connected to the n-th scan line SCL(n), the source electrode or the drain electrode of the third transistor T3 is connected to the data line DL, and the third transistor T3 The drain electrode or the source electrode of T3 may be connected to the fourth node N4 .

제3 트랜지스터(T3)는 n번째 스캔 신호(SCAN(n))에 의해 턴-온 되면, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 제4 노드(N4)에 인가할 수 있다. When the third transistor T3 is turned on by the n-th scan signal SCAN(n), the data voltage Vdata supplied from the data line DL may be applied to the fourth node N4 .

제4 트랜지스터(T4)는 (n-1)번째 스캔 라인(SCL(n-1))에서 공급된 (n-1)번째 스캔 신호(SCAN(n-1))에 따라, 제1 노드(N1)와 제3 노드(N3) 간의 전기적인 연결을 제어할 수 있다. The fourth transistor T4 is connected to the first node N1 according to the (n-1)-th scan signal SCAN(n-1) supplied from the (n-1)-th scan line SCL(n-1). ) and an electrical connection between the third node N3 may be controlled.

제4 트랜지스터(T4)의 게이트 전극은 (n-1)번째 스캔 라인(SCL(n-1))에 연결되고, 제4 트랜지스터(T4)의 소스 전극 또는 드레인 전극은 제3 노드(N3)에 연결되고, 제4 트랜지스터(T4)의 드레인 전극 또는 소스 전극은 제1 노드(N1)에 연결될 수 있다. The gate electrode of the fourth transistor T4 is connected to the (n-1)-th scan line SCL(n-1), and the source electrode or the drain electrode of the fourth transistor T4 is connected to the third node N3. connected, and a drain electrode or a source electrode of the fourth transistor T4 may be connected to the first node N1 .

제5 트랜지스터(T5)는 (n-3)번째 스캔 라인(SCL(n-3))에서 공급된 (n-3)번째 스캔 신호(SCAN(n-3))에 따라, 제1 노드(N1)와 초기화 전압 라인(IVL) 간의 전기적인 연결을 제어할 수 있다. The fifth transistor T5 is connected to the first node N1 according to the (n-3)-th scan signal SCAN(n-3) supplied from the (n-3)-th scan line SCL(n-3). ) and an electrical connection between the initialization voltage line IVL may be controlled.

제5 트랜지스터(T5)의 게이트 전극은 (n-3)번째 스캔 라인(SCL(n-3))에 연결되고, 제5 트랜지스터(T5)의 소스 전극 또는 드레인 전극은 초기화 전압 라인(IVL)에 연결되고, 제5 트랜지스터(T5)의 드레인 전극 또는 소스 전극은 제1 노드(N1)에 연결될 수 있다. The gate electrode of the fifth transistor T5 is connected to the (n-3)-th scan line SCL(n-3), and the source electrode or the drain electrode of the fifth transistor T5 is connected to the initialization voltage line IVL. connected, and a drain electrode or a source electrode of the fifth transistor T5 may be connected to the first node N1 .

제5 트랜지스터(T5)는 (n-3)번째 스캔 신호(SCAN(n-3))에 의해 턴-온 되면, 초기화 전압 라인(IVL)에서 공급된 초기화 전압(Vinit)을 제1 노드(N1)에 인가할 수 있다. When the fifth transistor T5 is turned on by the (n-3)-th scan signal SCAN(n-3), the fifth transistor T5 applies the initialization voltage Vinit supplied from the initialization voltage line IVL to the first node N1 . ) can be approved.

제6 트랜지스터(T6)는 (n-1)번째 스캔 라인(SCL(n-1))에서 공급된 (n-1)번째 스캔 신호(SCAN(n-1))에 따라, 제5 노드(N5)와 초기화 전압 라인(IVL) 간의 전기적인 연결을 제어할 수 있다. The sixth transistor T6 is connected to the fifth node N5 according to the (n-1)-th scan signal SCAN(n-1) supplied from the (n-1)-th scan line SCL(n-1). ) and an electrical connection between the initialization voltage line IVL may be controlled.

제6 트랜지스터(T6)의 게이트 전극은 (n-1)번째 스캔 라인(SCL(n-1))에 연결되고, 제6 트랜지스터(T6)의 소스 전극 또는 드레인 전극은 초기화 전압 라인(IVL)에 연결되고, 제6 트랜지스터(T6)의 드레인 전극 또는 소스 전극은 제5 노드(N5)에 연결될 수 있다. The gate electrode of the sixth transistor T6 is connected to the (n−1)th scan line SCL(n−1), and the source electrode or the drain electrode of the sixth transistor T6 is connected to the initialization voltage line IVL. connected, and a drain electrode or a source electrode of the sixth transistor T6 may be connected to the fifth node N5 .

제6 트랜지스터(T6)는 (n-1)번째 스캔 신호(SCAN(n-1))에 의해 턴-온 되면, 초기화 전압 라인(IVL)에서 공급된 초기화 전압(Vinit)을 제5 노드(N5)에 인가할 수 있다. When the sixth transistor T6 is turned on by the (n-1)-th scan signal SCAN(n-1), the sixth transistor T6 applies the initialization voltage Vinit supplied from the initialization voltage line IVL to the fifth node N5. ) can be approved.

제6 트랜지스터(T6)의 게이트 전극은 제4 트랜지스터(T4)의 게이트 전극과 전기적으로 연결될 수 있다. 따라서, 제6 트랜지스터(T6)와 제4 트랜지스터(T4)는 동시에 턴-온 되거나 턴-오프 될 수 있다. The gate electrode of the sixth transistor T6 may be electrically connected to the gate electrode of the fourth transistor T4 . Accordingly, the sixth transistor T6 and the fourth transistor T4 may be simultaneously turned on or turned off.

스토리지 캐패시터(Cst)는 제1 노드(N1)와 제4 노드(N4) 사이에 위치할 수 있다. 스토리지 캐패시터(Cst)는 트랜지스터의 내부에 존재하는 내부 캐패시터가 아니라 트랜지스터의 외부에 의도적으로 설계된 외부 캐패시터이다. The storage capacitor Cst may be positioned between the first node N1 and the fourth node N4 . The storage capacitor Cst is not an internal capacitor existing inside the transistor, but an external capacitor purposely designed outside the transistor.

n번째 스캔 라인(SCL(n))은 n번째 서브픽셀 라인(SPL(n))과 대응되는 스캔 라인(SCL)이고, (n-3)번째 스캔 라인(SCL(n-3))은 (n-3)번째 서브픽셀 라인(SPL(n-3))과 대응되는 스캔 라인(SCL)이고, (n-1)번째 스캔 라인(SCL(n-1))은 (n-1)번째 서브픽셀 라인(SPL(n-1))과 대응되는 스캔 라인(SCL)일 수 있다. The n-th scan line SCL(n) is a scan line SCL corresponding to the n-th sub-pixel line SPL(n), and the (n-3)-th scan line SCL(n-3) is ( A scan line SCL corresponding to the n-3)-th sub-pixel line SPL(n-3), and an (n-1)-th scan line SCL(n-1)) is an (n-1)-th sub-pixel line It may be a scan line SCL corresponding to the pixel line SPL(n-1).

서브픽셀(SP(n))에 포함된 7개의 트랜지스터(DT, T1, T2, T3, T4, T5, T6)는 p형 트랜지스터일 수 있다. 또는, 서브픽셀(SP(n))에 포함된 7개의 트랜지스터(DT, T1, T2, T3, T4, T5, T6)는 n형 트랜지스터일 수 있다. 또는, 서브픽셀(SP(n))에 포함된 7개의 트랜지스터(DT, T1, T2, T3, T4, T5, T6) 중 일부는 p형 트랜지스터이고 나머지는 n형 트랜지스터일 수 있다. The seven transistors DT, T1, T2, T3, T4, T5, and T6 included in the sub-pixel SP(n) may be p-type transistors. Alternatively, the seven transistors DT, T1, T2, T3, T4, T5, and T6 included in the sub-pixel SP(n) may be n-type transistors. Alternatively, some of the seven transistors DT, T1, T2, T3, T4, T5, and T6 included in the sub-pixel SP(n) may be p-type transistors and others may be n-type transistors.

도 13의 서브픽셀(SP(n))은 도 4의 서브픽셀(SP(n))의 또 다른 변형 예시로서, 도 4의 서브픽셀(SP(n))의 구동 방식과 동일하게 구동될 수 있다. 따라서, 도 13의 서브픽셀(SP(n))에 대한 구동 타이밍도인 도 14는 도 4의 서브픽셀(SP(n))의 구동 타이밍도(도 5)와 동일하다. 이에, 도 13의 서브픽셀(SP(n))에 대한 구동 타이밍도인 도 14에 대한 설명은 생략한다. The sub-pixel SP(n) of FIG. 13 is another modified example of the sub-pixel SP(n) of FIG. 4 , and may be driven in the same manner as the driving method of the sub-pixel SP(n) of FIG. 4 . have. Accordingly, FIG. 14 , which is a driving timing diagram for the subpixel SP(n) of FIG. 13 , is the same as the driving timing diagram ( FIG. 5 ) of the subpixel SP(n) of FIG. 4 . Accordingly, the description of FIG. 14 , which is a driving timing diagram for the subpixel SP(n) of FIG. 13 , will be omitted.

이상에서 설명한 본 발명의 실시예들에 의하면, 저속 구동은 물론, 고속 구동을 수행하더라도, 충분한 스캐닝 시간을 확보하여 화상 품질을 향상시킬 수 있는 서브픽셀 구조를 갖는 표시장치(100)를 제공할 수 있다. According to the embodiments of the present invention described above, it is possible to provide the display device 100 having a sub-pixel structure capable of improving image quality by securing sufficient scanning time even when driving at a high speed as well as driving at a low speed. have.

본 발명의 실시예들에 의하면, 저속 구동은 물론, 고속 구동을 수행하더라도, 구동 트랜지스터의 문턱전압도 정확하게 센싱하여 문턱전압 편차를 보상해줄 수 있는 서브픽셀 구조를 갖는 표시장치(100)를 제공할 수 있다.According to embodiments of the present invention, it is possible to provide a display device 100 having a sub-pixel structure capable of compensating for a threshold voltage deviation by accurately sensing the threshold voltage of a driving transistor even when driving at a high speed as well as a low speed driving. can

본 발명의 실시예들에 의하면, 저속 구동은 물론, 고속 구동을 수행하더라도, 충분한 스캐닝 시간을 확보하여 화상 품질을 향상시킬 수 있고, 구동 트랜지스터의 문턱전압도 정확하게 센싱하여 문턱전압 편차를 보상해줄 수 있는 서브픽셀 구조를 갖는 표시장치(100)를 제공할 수 있다.According to the embodiments of the present invention, even when driving at low speed as well as driving at high speed, image quality can be improved by securing sufficient scanning time, and the threshold voltage deviation of the driving transistor can be accurately sensed to compensate for the threshold voltage deviation. It is possible to provide the display device 100 having a sub-pixel structure.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical spirit of the present invention, and various modifications and variations will be possible without departing from the essential characteristics of the present invention by those skilled in the art to which the present invention pertains. In addition, since the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, the scope of the technical spirit of the present invention is not limited by these embodiments. The protection scope of the present invention should be construed by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

100: 표시장치
110: 표시패널
120: 데이터 구동 회로
130: 게이트 구동 회로
140: 컨트롤러
150: 호스트100: display device
110: display panel
120: data driving circuit
130: gate driving circuit
140: controller
150: host

Claims (16)

데이터 전압들을 전달하기 위한 다수의 데이터 라인;
스캔 신호들을 전달하기 위한 다수의 스캔 라인;
발광 제어 신호들을 전달하기 위한 다수의 발광 제어 라인; 및
제1 노드, 제2 노드, 제3 노드, 제4 노드 및 제5 노드를 포함하는 다수의 서브픽셀을 포함하고,
상기 다수의 서브픽셀 중 n번째 서브픽셀 라인에 포함된 임의의 서브픽셀은,
제1 전극 및 제2 전극을 포함하는 발광소자;
상기 제1 노드와 전기적으로 연결된 게이트 전극, 구동 전압이 인가되는 상기 제2 노드와 전기적으로 연결된 소스 전극 또는 드레인 전극, 및 상기 제3 노드와 전기적으로 연결된 드레인 전극 또는 소스 전극을 포함하는 구동 트랜지스터;
상기 발광 제어 신호에 따라, 전원 노드와 상기 제4 노드 간의 전기적인 연결을 제어하는 제1 트랜지스터;
상기 발광 제어 신호에 따라, 상기 제3 노드와 상기 제1 전극이 전기적으로 연결된 상기 제5 노드 간의 전기적인 연결을 제어하는 제2 트랜지스터;
n번째 스캔 신호에 따라, 상기 제4 노드와 상기 데이터 라인 간의 전기적인 연결을 제어하는 제3 트랜지스터;
(n-1)번째 스캔 신호에 따라, 상기 제1 노드와 상기 제3 노드 간의 전기적인 연결을 제어하는 제4 트랜지스터;
(n-3)번째 스캔 신호에 따라, 상기 제1 노드와 초기화 전압 라인 간의 전기적인 연결을 제어하는 제5 트랜지스터;
상기 (n-1)번째 스캔 신호에 따라, 상기 제5 노드와 상기 초기화 전압 라인 간의 전기적인 연결을 제어하는 제6 트랜지스터; 및
상기 제1 노드와 상기 제4 노드 사이에 위치하는 스토리지 캐패시터를 포함하는 표시장치.
a plurality of data lines for carrying data voltages;
a plurality of scan lines for transferring scan signals;
a plurality of light emission control lines for transmitting light emission control signals; and
a plurality of subpixels comprising a first node, a second node, a third node, a fourth node, and a fifth node;
Any subpixel included in the nth subpixel line among the plurality of subpixels,
a light emitting device including a first electrode and a second electrode;
a driving transistor including a gate electrode electrically connected to the first node, a source electrode or drain electrode electrically connected to the second node to which a driving voltage is applied, and a drain electrode or a source electrode electrically connected to the third node;
a first transistor for controlling an electrical connection between a power node and the fourth node according to the light emission control signal;
a second transistor for controlling an electrical connection between the third node and the fifth node to which the first electrode is electrically connected according to the light emission control signal;
a third transistor for controlling an electrical connection between the fourth node and the data line according to an n-th scan signal;
a fourth transistor for controlling an electrical connection between the first node and the third node according to an (n-1)-th scan signal;
a fifth transistor for controlling an electrical connection between the first node and an initialization voltage line according to an (n-3)-th scan signal;
a sixth transistor for controlling an electrical connection between the fifth node and the initialization voltage line according to the (n-1)-th scan signal; and
and a storage capacitor positioned between the first node and the fourth node.
 제1항에 있어서,
상기 전원 노드는 상기 구동 전압이 인가되는 상기 제2 노드이고,
상기 제1 트랜지스터는, 상기 발광 제어 신호에 따라, 상기 제2 노드와 상기 제4 노드 간의 전기적인 연결을 제어하는 표시장치.
According to claim 1,
The power node is the second node to which the driving voltage is applied,
The first transistor controls an electrical connection between the second node and the fourth node according to the emission control signal.
 제1항에 있어서,
상기 전원 노드는 기준 전압이 인가되는 기준 전압 노드이고,
상기 제1 트랜지스터는, 상기 발광 제어 신호에 따라, 상기 기준 전압 노드와 상기 제4 노드 간의 전기적인 연결을 제어하는 표시장치.
According to claim 1,
The power node is a reference voltage node to which a reference voltage is applied,
The first transistor controls an electrical connection between the reference voltage node and the fourth node according to the light emission control signal.
 제1항에 있어서,
상기 전원 노드는 초기화 전압이 인가되는 상기 초기화 전압 라인이고,
상기 제1 트랜지스터는, 상기 발광 제어 신호에 따라, 상기 초기화 전압 라인과 상기 제4 노드 간의 전기적인 연결을 제어하는 표시장치.
According to claim 1,
The power node is the initialization voltage line to which the initialization voltage is applied;
The first transistor controls an electrical connection between the initialization voltage line and the fourth node according to the emission control signal.
 제1항에 있어서,
상기 (n-3)번째 스캔 신호, 상기 (n-1)번째 스캔 신호 및 상기 n번째 스캔 신호 각각의 턴-온 레벨 전압 구간은 2 수평시간 이상의 길이이고,
상기 (n-3)번째 스캔 신호의 턴-온 레벨 전압 구간은 상기 (n-1)번째 스캔 신호의 턴-온 레벨 전압 구간과 미 중첩되고,
상기 (n-1)번째 스캔 신호의 턴-온 레벨 전압 구간은 상기 n번째 스캔 신호의 턴-온 레벨 전압 구간과 일부 중첩되는 표시장치.
According to claim 1,
Each turn-on level voltage section of the (n-3)-th scan signal, the (n-1)-th scan signal, and the n-th scan signal has a length of 2 horizontal hours or more,
The turn-on level voltage section of the (n-3)-th scan signal does not overlap with the turn-on level voltage section of the (n-1)-th scan signal,
A turn-on level voltage section of the (n-1)-th scan signal partially overlaps a turn-on level voltage section of the n-th scan signal.
 제1항에 있어서,
상기 서브픽셀의 구동 기간은 제1 기간, 제2 기간, 제3 기간 및 제4 기간을 포함하고,
상기 제1 기간 동안, 상기 제1 노드가 초기화되도록, 상기 (n-3)번째 스캔 신호는 턴-온 레벨 전압을 갖고,
상기 제2 기간 동안, 상기 (n-1)번째 스캔 신호는 턴-온 레벨 전압을 갖고,
상기 제3 기간 동안, 영상 표시를 위한 상기 데이터 전압이 상기 서브픽셀로 공급되도록, 상기 n번째 스캔 신호는 턴-온 레벨 전압을 갖고,
상기 제4 기간 동안, 상기 서브픽셀이 발광하도록, 상기 발광 제어 신호는 턴-온 레벨 전압을 갖고,
상기 제2 기간과 상기 제3 기간은 일부 중첩되는 표시장치.
According to claim 1,
The driving period of the sub-pixel includes a first period, a second period, a third period, and a fourth period,
During the first period, the (n-3)-th scan signal has a turn-on level voltage such that the first node is initialized;
During the second period, the (n-1)-th scan signal has a turn-on level voltage,
During the third period, the n-th scan signal has a turn-on level voltage such that the data voltage for image display is supplied to the sub-pixel;
During the fourth period, the light emission control signal has a turn-on level voltage so that the subpixel emits light;
The second period and the third period partially overlap.
 제6항에 있어서,
상기 제1 기간 동안, 상기 (n-3)번째 스캔 신호는 턴-온 레벨 전압을 갖고, 상기 (n-1)번째 스캔 신호는 턴-오프 레벨 전압을 갖고, 상기 n번째 스캔 신호는 턴-오프 레벨 전압을 갖고, 상기 발광 제어 신호는 턴-오프 레벨 전압을 갖고,
상기 제2 기간 중 상기 제3 기간과 미 중첩되는 기간 동안, 상기 (n-3)번째 스캔 신호는 턴-오프 레벨 전압을 갖고, 상기 (n-1)번째 스캔 신호는 턴-온 레벨 전압을 갖고, 상기 n번째 스캔 신호는 턴-오프 레벨 전압을 갖고, 상기 발광 제어 신호는 턴-오프 레벨 전압을 갖고,
상기 제2 기간과 상기 제3 기간이 중첩되는 기간 동안, 상기 (n-3)번째 스캔 신호는 턴-오프 레벨 전압을 갖고, 상기 (n-1)번째 스캔 신호는 턴-온 레벨 전압을 갖고, 상기 n번째 스캔 신호는 턴-온 레벨 전압을 갖고, 상기 발광 제어 신호는 턴-오프 레벨 전압을 갖고,
상기 제3 기간 중 상기 제2 기간과 미 중첩되는 기간 동안, 상기 (n-3)번째 스캔 신호는 턴-오프 레벨 전압을 갖고, 상기 (n-1)번째 스캔 신호는 턴-온 레벨 전압을 갖다가 턴-오프 레벨 전압으로 변경되고, 상기 n번째 스캔 신호는 턴-온 레벨 전압을 갖고, 상기 발광 제어 신호는 턴-오프 레벨 전압을 갖고,
상기 제4 기간 동안, 상기 (n-3)번째 스캔 신호는 턴-오프 레벨 전압을 갖고, 상기 (n-1)번째 스캔 신호는 턴-오프 레벨 전압을 갖고, 상기 n번째 스캔 신호는 턴-오프 레벨 전압을 갖고, 상기 발광 제어 신호는 턴-온 레벨 전압을 갖는 표시장치.
7. The method of claim 6,
During the first period, the (n-3)th scan signal has a turn-on level voltage, the (n-1)th scan signal has a turn-off level voltage, and the nth scan signal has a turn-on level voltage. has an off-level voltage, the light emission control signal has a turn-off level voltage,
During a period that does not overlap with the third period of the second period, the (n-3)-th scan signal has a turn-off level voltage, and the (n-1)-th scan signal has a turn-on level voltage. wherein the n-th scan signal has a turn-off level voltage, and the emission control signal has a turn-off level voltage,
During a period in which the second period and the third period overlap, the (n-3)-th scan signal has a turn-off level voltage, the (n-1)-th scan signal has a turn-on level voltage, , the n-th scan signal has a turn-on level voltage, the light emission control signal has a turn-off level voltage,
During a period that does not overlap with the second period of the third period, the (n-3)-th scan signal has a turn-off level voltage, and the (n-1)-th scan signal has a turn-on level voltage. and is changed to a turn-off level voltage, the n-th scan signal has a turn-on level voltage, and the emission control signal has a turn-off level voltage,
During the fourth period, the (n-3)-th scan signal has a turn-off level voltage, the (n-1)-th scan signal has a turn-off level voltage, and the n-th scan signal has a turn-off level voltage. The display device has an off-level voltage, and the light emission control signal has a turn-on level voltage.
 제6항에 있어서,
상기 제2 기간은 2 수평시간이고, 상기 제3 기간은 2 수평시간이고, 상기 제2 기간의 뒷 부분과 상기 제3 기간의 앞 부분이 중첩되고, 상기 제2 기간과 상기 제3 기간의 중첩 기간은 1 수평시간인 표시장치.
7. The method of claim 6,
The second period is 2 horizontal hours, the third period is 2 horizontal times, a rear portion of the second period and a front portion of the third period overlap, and the second period and the third period overlap A display device whose period is 1 horizontal time.
 제6항에 있어서,
상기 제2 기간은 2 수평시간 이상인 표시장치.
7. The method of claim 6,
The second period is 2 horizontal hours or more.
 제6항에 있어서,
상기 제1 기간 동안, 상기 제1 노드는 초기화 전압을 갖고, 상기 구동 트랜지스터는 턴-온 상태가 되는 표시장치.
7. The method of claim 6,
During the first period, the first node has an initialization voltage, and the driving transistor is turned on.
 제10항에 있어서,
상기 초기화 전압은 상기 구동 트랜지스터의 게이트 전극에 인가되는 경우, 상기 구동 트랜지스터를 턴-온 시킬 수 있는 전압 값을 갖는 표시장치.
11. The method of claim 10,
When the initialization voltage is applied to the gate electrode of the driving transistor, the display device has a voltage value capable of turning on the driving transistor.
 제6항에 있어서,
상기 제2 기간 동안, 상기 구동 트랜지스터는 턴-오프 상태가 되고, 상기 제1 노드와 상기 제2 노드의 전압 차이는 상기 구동 트랜지스터의 문턱전압인 표시장치.
7. The method of claim 6,
During the second period, the driving transistor is turned off, and a voltage difference between the first node and the second node is a threshold voltage of the driving transistor.
 제6항에 있어서,
상기 제2 기간 중 상기 제3 기간과 미 중첩되는 기간에서의 상기 제4 노드의 전압은,
상기 제2 기간 중 상기 제3 기간과 중첩되는 기간에서의 상기 제4 노드의 전압과 다른 표시장치.
7. The method of claim 6,
The voltage of the fourth node in a period that does not overlap with the third period of the second period is,
The voltage of the fourth node is different from the voltage of the fourth node in a period overlapping the third period in the second period.
 제6항에 있어서,
상기 제3 기간 동안, 상기 제1 노드와 상기 제2 노드의 전압 차이는 상기 구동 트랜지스터의 문턱전압이고, 상기 제4 노드는 상기 데이터 전압을 갖는 표시장치.
7. The method of claim 6,
During the third period, a voltage difference between the first node and the second node is a threshold voltage of the driving transistor, and the fourth node has the data voltage.
 제14항에 있어서,
상기 제3 기간 동안, 상기 제1 노드가 플로팅 상태일 때, 상기 제1 노드는 상기 구동 전압에 상기 문턱전압이 더해진 전압을 갖는 표시장치.
15. The method of claim 14,
During the third period, when the first node is in a floating state, the first node has a voltage obtained by adding the threshold voltage to the driving voltage.
 제8항에 있어서,
상기 제4 기간 동안, 상기 제1 노드는 상기 데이터 전압에 문턱전압이 더해진 전압인 표시장치. 9. The method of claim 8,
During the fourth period, the first node is a voltage obtained by adding a threshold voltage to the data voltage.
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