KR20220092698A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

Info

Publication number
KR20220092698A
KR20220092698A KR1020200183188A KR20200183188A KR20220092698A KR 20220092698 A KR20220092698 A KR 20220092698A KR 1020200183188 A KR1020200183188 A KR 1020200183188A KR 20200183188 A KR20200183188 A KR 20200183188A KR 20220092698 A KR20220092698 A KR 20220092698A
Authority
KR
South Korea
Prior art keywords
layer
insulating layer
disposed
conductive
transistor
Prior art date
Application number
KR1020200183188A
Other languages
English (en)
Inventor
윤주원
양태훈
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200183188A priority Critical patent/KR20220092698A/ko
Priority to US17/406,236 priority patent/US20220208899A1/en
Priority to CN202111418800.1A priority patent/CN114678397A/zh
Publication of KR20220092698A publication Critical patent/KR20220092698A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H01L27/3258—
    • H01L27/3276—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H01L2227/323—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 복수의 제1 화소를 포함하는 표시 장치로서, 기판, 상기 기판 상에 배치되며, 제1 트랜지스터의 액티브층을 포함하는 제1 반도체층, 상기 제1 반도체층 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되며, 상기 제1 트랜지스터의 게이트 전극을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되는 제2 절연층, 및 상기 제2 절연층 상에 배치되며, 상기 제1 트랜지스터의 제1 전극 및 제2 전극을 포함하는 제2 도전층을 포함하되, 상기 제2 절연층은 상기 제1 화소의 상기 제1 도전층과 상기 제2 도전층이 비중첩하는 영역에서 상기 제1 도전층을 노출하는 제1 개구를 포함한다.

Description

표시 장치 및 표시 장치의 제조 방법{Display device and method of manufacturing the same}
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 수광형 표시 장치와 유기 발광 소자를 포함하는 유기 발광 표시 장치, 무기 반도체와 같은 무기 발광 소자를 포함하는 무기 발광 표시 장치, 및 초소형 발광 소자를 포함하는 초소형 발광 표시 장치 등과 같은 발광 표시 장치를 포함한다.
이러한 표시 장치 중에서 유기 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함하므로, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
본 발명이 해결하고자 하는 과제는 외부 충격의 전달을 억제 또는 방지함으로써, 신뢰성이 향상된 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 복수의 제1 화소를 포함하는 표시 장치로서, 기판, 상기 기판 상에 배치되며, 제1 트랜지스터의 액티브층을 포함하는 제1 반도체층, 상기 제1 반도체층 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되며, 상기 제1 트랜지스터의 게이트 전극을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되는 제2 절연층, 및 상기 제2 절연층 상에 배치되며, 상기 제1 트랜지스터의 제1 전극 및 제2 전극을 포함하는 제2 도전층을 포함하되, 상기 제2 절연층은 상기 제1 화소의 상기 제1 도전층과 상기 제2 도전층이 비중첩하는 영역에서 상기 제1 도전층을 노출하는 제1 개구를 포함한다.
상기 제2 절연층 상에 배치되며 제2 트랜지스터의 액티브층을 포함하는 제2 반도체층, 상기 제2 반도체층 상에 배치되는 제3 절연층, 상기 제3 절연층 상에 배치되며 상기 제2 트랜지스터의 게이트 전극을 포함하는 제3 도전층, 및 상기 제3 도전층 상에 배치되는 제4 절연층을 더 포함하되, 상기 제2 반도체층, 상기 제3 절연층, 상기 제3 도전층 및 상기 제4 절연층은 상기 제2 절연층과 상기 제2 도전층 사이에 배치될 수 있다.
상기 제4 절연층은 상기 제1 화소의 상기 제2 도전층과 상기 제3 도전층이 비중첩하는 영역에서 상기 제3 도전층을 노출하는 제2 개구를 포함할 수 있다.
상기 제1 개구는 상기 제2 개구의 전 영역과 중첩할 수 있다.
상기 제1 반도체층은 다결정 실리콘을 포함하고, 상기 제2 반도체층은 산화물 반도체를 포함할 수 있다.
상기 제1 도전층 및 상기 제2 도전층과 비중첩하는 영역에서, 상기 제1 반도체층 상에는 상기 제1 절연층 및 상기 제2 절연층 중 적어도 어느 하나가 배치될 수 있다.
상기 제1 도전층 및 상기 제2 도전층과 비중첩하는 영역에서 상기 제1 반도체층 상에 배치된 제2 절연층의 두께는 상기 제2 도전층과 중첩하는 제2 절연층의 두께보다 작을 수 있다.
상기 제1 반도체층은 전 영역에서 상기 제1 절연층, 상기 제2 절연층, 상기 제1 도전층 및 상기 제2 도전층 중 적어도 어느 하나와 중첩할 수 있다.
상기 기판과 상기 제1 반도체층 사이에 배치되는 버퍼층을 더 포함하되, 상기 제1 절연층은 상기 제1 화소의 상기 제1 반도체층, 상기 제1 도전층 및 상기 제2 도전층과 비중첩하는 영역에서 상기 버퍼층을 노출하는 제3 개구를 포함할 수 있다.
상기 제2 도전층 상에 배치되는 평탄화층을 더 포함하되, 상기 제2 절연층의 상기 제1 개구는 상기 평탄화층에 의해 채워질 수 있다.
상기 평탄화층은 상기 제1 도전층과 직접 접촉할 수 있다.
복수의 제2 화소를 더 포함하되, 상기 제2 절연층은 상기 제2 화소의 상기 제1 도전층과 상기 제2 도전층이 비중첩하는 영역에서 상기 제1 도전층을 전부 덮을 수 있다.
평면상 상기 복수의 제2 화소는 상기 복수의 제1 화소에 의해 둘러싸이는 영역 내에 배치될 수 있다.
복수의 반복 배열 단위를 더 포함하되, 상기 복수의 반복 배열 단위는 각각 적어도 하나의 상기 제2 화소를 포함하며, 상기 복수의 제1 화소에 의해 분리되어 서로 이격될 수 있다.
상기 반복 배열 단위는 평면상 제1 방향 및 상기 제1 방향에 수직하는 제2 방향을 따라 반복 배치될 수 있다.
표시 영역 및 상기 표시 영역 외측에 배치되는 비표시 영역을 더 포함하되, 상기 복수의 제1 화소는 상기 표시 영역의 테두리를 따라 배치될 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 반도체층, 상기 반도체층 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치된 복수의 제1 도전 패턴, 상기 제1 도전 패턴 상에 배치된 제2 절연층, 상기 제2 절연층 상에 배치된 제2 도전 패턴을 포함하되, 상기 제2 절연층은 상기 반도체층 및 상기 제2 도전 패턴 중 적어도 어느 하나와 중첩하는 영역에 배치되되, 상기 제1 도전 패턴과 상기 제2 도전 패턴이 비중첩하는 영역에는 배치되지 않는다.
상기 기판과 상기 반도체층 사이에 배치되는 버퍼층을 더 포함하되, 상기 반도체층, 상기 제1 도전 패턴 및 상기 제2 도전 패턴과 모두 비중첩하는 영역에서 상기 제1 절연층과 상기 제2 절연층은 상기 버퍼층을 노출할 수 있다.
상기 제2 도전 패턴 상에 배치되는 평탄화층을 더 포함하되, 상기 제1 도전 패턴이 상기 제2 도전 패턴과 비중첩하는 영역에서 제2 절연층이 배치되지 않는 영역은 상기 평탄화층이 채울 수 있다.
상기 평탄화층은 상기 제1 도전 패턴과 상기 제2 도전 패턴이 비중첩하는 영역에서 제1 도전 패턴과 직접 접촉할 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치의 제조 방법은 반도체층이 배치된 기판을 준비하는 단계, 상기 반도체층 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 제1 도전층을 형성하는 단계, 상기 제1 도전층 상에 제2 절연층을 형성하는 단계, 상기 제2 절연층 상에 제2 도전층을 형성하는 단계, 상기 반도체층과 중첩하고, 상기 제1 도전층 및 상기 제2 도전층과 비중첩하는 영역에 포토레지스트 패턴을 형성하는 단계, 및 상기 포토레지스트 패턴을 식각 마스크로 하여, 상기 제2 절연층을 식각하여, 상기 제1 도전층을 노출하는 단계를 포함한다.
상기 제2 절연층을 식각하는 단계는 건식 식각(dry etch)으로 진행될 수 있다.
상기 제2 절연층은 상기 제1 도전층과 상기 제2 도전층이 비중첩하는 영역에서 상기 제1 도전층을 노출할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치 및 표시 장치의 제조 방법에 의하면, 외부 충격의 전달이 억제 또는 방지되어, 표시 장치의 신뢰성이 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 표시 장치의 측면도이다.
도 2는 표시 장치가 두께 방향으로 벤딩된 상태의 측면 형상을 도시한다.
도 3은 일 실시예에 따른 일 화소를 상세히 보여주는 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 화소의 레이아웃도이다.
도 5는 일 실시예에 따른 화소의 반도체층의 레이아웃도이다.
도 6은 도 4의 VI-VI' 선을 따라 자른 단면도이다.
도 7 내지 도 10은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 공정별 단면도이다.
도 11은 다른 실시예에 따른 표시 장치의 단면도들이다.
도 12는 또 다른 실시예에 따른 표시 장치의 평면도이다.
도 13은 도 12의 A 영역을 확대한 확대도이다.
도 14는 또 다른 실시예에 따른 제2 화소의 예시적인 단면도이다.
도 15는 또 다른 실시예에 따른 표시 장치의 평면도이다.
도 16은 도 15의 B 영역을 확대한 확대도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 표시 장치의 측면도이다. 도 2는 표시 장치가 두께 방향으로 벤딩된 상태의 측면 형상을 도시한다.
표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 표시 장치(1)는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
일 실시예에 따른 표시 장치(1)는 평면상 실질적인 직사각형 형상으로 이루어질 수 있다. 표시 장치(1)는 평면상 모서리가 수직인 직사각형일 수 있다. 다만, 이에 제한되는 것은 아니며, 표시 장치(1)는 평면상 모서리가 둥근 직사각형 형상일 수 있다.
도면에서 제1 방향(DR1)은 평면도상 표시 장치(1)의 가로 방향을 나타내고, 제2 방향(DR2)은 평면도상 표시 장치(1)의 세로 방향을 나타낸다. 또한, 제3 방향(DR3)은 표시 장치(1)의 두께 방향을 나타낸다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직으로 교차하며, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)이 놓이는 평면에 교차하는 방향으로 제1 방향(DR1) 및 제2 방향(DR2)에 모두 수직으로 교차한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
다른 정의가 없는 한, 본 명세서에서 제3 방향(DR3)을 기준으로 표현된 “상부”, “상면”, "상측"은 표시 패널(10)을 기준으로 표시면 측을 의미하고, “하부”, “하면”, "하측"은 표시 패널(10)을 기준으로 표시면의 반대측을 의미하는 것으로 한다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 표시 패널(10)을 포함할 수 있다. 표시 패널(10)은 폴리이미드 등과 같은 가요성 고분자 물질을 포함하는 플렉서블 기판일 수 있다. 이에 따라, 표시 패널(10)은 휘어지거나, 절곡되거나, 접히거나, 말릴 수 있다.
표시 패널(10)은 유기 발광 표시 패널일 수 있다. 이하의 실시예에서는 표시 패널(10)로서 유기 발광 표시 패널이 적용된 경우를 예시하지만, 이에 제한되지 않고, 액정 디스플레이(LCD), 퀀텀닷 유기 발광 표시 패널(QD-OLED), 퀀텀닷 액정 디스플레이(QD-LCD), 퀀텀 나노 발광 표시 패널(nano NED), 마이크로 엘이디(Micro LED) 등 다른 종류의 표시 패널이 적용될 수도 있다.
표시 패널(10)은 화면을 표시하는 표시 영역(DA) 및 표시가 이루어지지 않는 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(10)은 평면도상 표시 영역(DA)과 비표시 영역(NDA)으로 구분될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 베젤을 구성할 수 있다.
표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 다만, 표시 영역(DA)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다.
표시 영역(DA)은 복수의 화소를 포함할 수 있다. 각 화소는 매트릭스 형상으로 배열될 수 있다. 각 화소는 발광층과 발광층의 발광량을 제어하는 회로층을 포함할 수 있다. 회로층은 배선, 전극 및 적어도 하나의 트랜지스터를 포함할 수 있다. 발광층은 유기 발광 물질을 포함할 수 있다. 발광층은 봉지막에 의해 밀봉될 수 있다. 화소의 구체적인 구성에 대해서는 후술하기로 한다.
비표시 영역(NDA)은 표시 영역(DA)의 모든 변을 둘러싸고, 표시 영역(DA)의 테두리를 구성할 수 있다. 다만, 이에 제한되지 않는다.
표시 패널(10)은 메인 영역(MA)과 메인 영역(MA)의 제2 방향(DR2) 일측에 연결된 벤딩 영역(BD)을 포함할 수 있다. 표시 패널(10)은 제2 방향(DR2) 일측에서 벤딩 영역(BD)과 연결되고, 두께 방향으로 벤딩되어 메인 영역(MA)과 두께 방향으로 중첩된 서브 영역(SA)을 더 포함할 수 있다.
메인 영역(MA)에는 표시 영역(DA)이 위치할 수 있다. 메인 영역(MA)의 표시 영역(DA)의 주변 에지 부분에는 비표시 영역(NDA)이 위치할 수 있다.
메인 영역(MA)은 표시 장치(1)의 평면상 외형과 유사한 형상을 가질 수 있다. 메인 영역(MA)은 일 평면에 위치한 평탄 영역일 수 있다. 그러나, 이에 제한되는 것은 아니며, 메인 영역(MA)에서 벤딩 영역(BD)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 휘어져 곡면을 이루거나 수직 방향으로 절곡될 수도 있다.
메인 영역(MA)에서 벤딩 영역(BD)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 곡면을 이루거나 절곡되어 있는 경우, 해당 에지에도 표시 영역(DA)이 배치될 수도 있다. 그러나, 이에 제한되지 않고 곡면 또는 절곡된 에지는 화면을 표시하지 않는 비표시 영역(NDA)이 배치되거나, 표시 영역(DA)과 비표시 영역(NDA)이 함께 배치될 수도 있다.
메인 영역(MA)의 비표시 영역(NDA)은 표시 영역(DA)의 외측 경계로부터 표시 패널(10)의 에지까지의 영역에 놓일 수 있다. 메인 영역(MA)의 비표시 영역(NDA)에는 표시 영역(DA)에 신호를 인가하기 위한 신호 배선이나 구동 회로들이 배치될 수 있다.
벤딩 영역(BD)은 메인 영역(MA)의 일 단변을 통해 연결될 수 있다. 벤딩 영역(BD)의 폭(제1 방향(DR1)의 폭)은 메인 영역(MA)의 폭(단변의 폭)보다 작을 수 있다. 메인 영역(MA)과 벤딩 영역(BD)의 연결부는 베젤의 폭을 줄이기 위해 L자 커팅 형상을 가질 수 있다.
벤딩 영역(BD)에서 표시 패널(10)은 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 표시 패널(10)이 벤딩 영역(BD)에서 벤딩됨에 따라 표시 패널(10)의 면이 반전될 수 있다. 즉, 상부를 향하는 표시 패널(10)의 일면이 벤딩 영역(BD)을 통해 측면 외측을 항하였다가 다시 하부를 향하도록 변경될 수 있다.
서브 영역(SA)은 벤딩 영역(BD)으로부터 연장된다. 서브 영역(SA)은 벤딩이 완료된 이후부터 시작하여 메인 영역(MA)과 평행한 방향으로 연장될 수 있다. 서브 영역(SA)은 표시 패널(10)의 두께 방향으로 메인 영역(MA)과 중첩할 수 있다. 서브 영역(SA)은 메인 영역(MA) 에지의 비표시 영역(NDA)과 중첩하고, 나아가 메인 영역(MA)의 표시 영역(DA)과 중첩할 수 있다. 서브 영역(SA)의 폭은 벤딩 영역(BD)의 폭과 동일할 수 있지만 이에 제한되는 것은 아니다.
표시 패널(10)의 서브 영역(SA) 상에는 패드부(미도시)가 배치될 수 있다. 패드부(미도시)에는 외부 장치가 실장(또는 부착)될 수 있다. 외부 장치의 예로는 구동칩(20), 연성 인쇄회로기판이나 경성 인쇄회로기판 이루어진 구동 기판(30) 등을 들 수 있고, 그 밖에 배선 연결 필름, 커넥터 등도 외부 장치로서 패드부에 실장될 수 있다. 서브 영역(SA)에 실장되는 외부 장치는 하나일 수도 있지만, 복수 개일 수도 있다. 예를 들어, 도 1 및 도 2에 예시된 것처럼, 표시 패널(10)의 서브 영역(SA)에 구동칩(20)이 배치되고, 서브 영역(SA)의 단부에 구동 기판(30)이 부착될 수 있다. 이 경우, 표시 패널(10)은 구동칩(20)과 연결되는 패드부 및 구동 기판(30)과 연결되는 패드부를 모두 포함할 수 있다. 다른 실시예로, 구동칩이 필름 상에 실장되고, 상기 필름이 표시 패널(10)의 서브 영역(SA)에 부착될 수도 있다.
구동칩(20)은 표시면과 동일한 면인 표시 패널(10)의 일면 상에 실장되고, 상술한 것처럼 벤딩 영역(BD)이 벤딩되어 반전됨에 따라 두께 방향으로 하부를 향하는 표시 패널(10)의 면에 실장되어 구동칩(20)의 상면이 하부를 향할 수 있다.
구동칩(20)은 이방성 도전 필름을 통해 표시 패널(10) 상에 부착되거나, 초음파 접합 본딩을 통해 표시 패널(10) 상에 부착될 수 있다. 구동칩(20)은 표시 패널(10)을 구동하는 집적 회로를 포함할 수 있다.
도 3은 일 실시예에 따른 일 화소를 상세히 보여주는 회로도이다.
도 3을 참조하면, 화소(PX)의 회로는, 복수의 트랜지스터(T1 내지 T7), 커패시터(Cst) 및 발광 소자(Light Emitting Element, LE) 등을 포함한다. 일 화소(PX)의 회로에는 데이터 신호(DATA), 제1 주사(또는 스캔) 신호(GW), 제2 주사 신호(GI), 제3 주사 신호(GB), 발광 제어 신호(EM), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 초기화 전압(VINT)이 인가된다.
발광 소자(LE)는 이에 제한되는 것은 아니지만, 예를 들어, 제1 전극(또는, 애노드 전극, 도 6의 ‘ANO’ 참조), 발광층(도 6의 ‘EL’ 참조), 및 제2 전극(또는, 캐소드 전극, 도 6의 ‘CAT’ 참조)을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다.
복수의 트랜지스터는 제1 내지 제7 트랜지스터(T1 내지T7)를 포함할 수 있다. 각 트랜지스터(T1 내지 T7)는 게이트 전극, 제1 전극 및 제2 전극을 포함한다. 각 트랜지스터(T1~T7)의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이 되고 다른 하나는 드레인 전극이 된다.
제1 트랜지스터(T1)는 구동 트랜지스터의 역할을 하며, 제2 내지 제7 트랜지스터(T2 내지 T7)는 스위칭 트랜지스터의 역할을 할 수 있다. 각 트랜지스터(T1 내지 T7)는 게이트 전극, 제1 전극 및 제2 전극을 포함한다. 각 트랜지스터(T1 내지 T7)의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이 되고 다른 하나는 드레인 전극이 된다.
각 트랜지스터(T1 내지 T7)는 박막 트랜지스터일 수 있다. 각 트랜지스터(T1 내지 T7)는 PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나일 수 있다. 일 실시예에서 구동 트랜지스터인 제1 트랜지스터(T1), 데이터 전달 트랜지스터인 제2 트랜지스터(T2), 보상 트랜지스터인 제3 트랜지스터(T3), 제1 초기화 트랜지스터인 제4 트랜지스터(T4), 제1 발광 제어 트랜지스터인 제5 트랜지스터(T5), 제2 발광 제어 트랜지스터인 제6 트랜지스터(T6) 및 제2 초기화 트랜지스터인 제7 트랜지스터(T7)는 모두 PMOS 트랜지스터이다.
다만, 이에 제한되는 것은 아니고, 예를 들어, 보상 트랜지스터인 제3 트랜지스터(T3) 및 제1 초기화 트랜지스터인 제4 트랜지스터(T4)은 NMOS 트랜지스터이며, 구동 트랜지스터인 제1 트랜지스터(T1), 데이터 전달 트랜지스터인 제2 트랜지스터(T2), 제1 발광 제어 트랜지스터인 제5 트랜지스터(T5), 제2 발광 제어 트랜지스터인 제6 트랜지스터(T6) 및 제2 초기화 트랜지스터인 제7 트랜지스터(T7)는 PMOS 트랜지스터일 수도 있다.
이 경우, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 액티브층과, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 액티브층은 서로 다른 물질을 포함할 수 있다. 이에 제한되는 것은 아니지만, 예를 들어, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 액티브층은 산화물 반도체를 포함하고, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 액티브층은 다결정 실리콘을 포함할 수 있다.
이하, 각 구성에 대해 상세히 설명한다.
제1 트랜지스터(T1)의 게이트 전극은 커패시터(Cst)의 제1 전극과 연결된다. 제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 단자와 연결된다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LE)의 애노드 전극과 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 발광 소자(LE)에 구동 전류를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 제1 주사 신호(GW) 단자와 연결된다. 제2 트랜지스터(T2)의 제1 전극은 데이터 신호(DATA) 단자와 연결된다. 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 단자와 연결된다. 제2 트랜지스터(T2)는 제1 주사 신호(GW)에 따라 턴온되어 데이터 신호(DATA)를 제1 트랜지스터(T1)의 제1 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)는 제1 서브 트랜지스터(T3_1)와 제2 서브 트랜지스터(T3_2)를 포함하는 듀얼 트랜지스터로 형성될 수 있다. 제1 서브 트랜지스터(T3_1)의 게이트 전극은 제1 주사 신호(GW) 단자에 연결되고, 제1 전극은 제2 서브 트랜지스터(T3_2)의 제2 전극에 연결되며, 제2 전극은 커패시터(Cst)의 제1 전극, 제3 서브 트랜지스터(T4_1)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다. 제2 서브 트랜지스터(T3_2)의 게이트 전극은 제1 주사 신호(GW) 단자에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되며, 제2 전극은 제1 서브 트랜지스터(T3_1)의 제1 전극에 연결될 수 있다.
제1 서브 트랜지스터(T3_1)와 제2 서브 트랜지스터(T3_2)는 제1 주사 신호(GW)에 의해 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다. 그에 따라 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 사이에 제1 트랜지스터(T1)의 문턱 전압만큼 전압차가 발생하고, 제1 트랜지스터(T1)의 게이트 전극에 문턱 전압이 보상된 데이터 신호(DATA)를 공급함으로써 제1 트랜지스터(T1)의 문턱 전압 편차를 보상할 수 있다.
제4 트랜지스터(T4)는 제3 서브 트랜지스터(T4_1)와 제4 서브 트랜지스터(T4_2)를 포함하는 듀얼 트랜지스터로 형성될 수 있다. 제3 서브 트랜지스터(T4_1)의 게이트 전극은 제2 주사 신호(GI) 단자에 연결되고, 제1 전극은 커패시터(Cst)의 제1 전극, 제1 서브 트랜지스터(T3_1)의 제2 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되며, 제2 전극은 제4 서브 트랜지스터(T4_2)의 제1 전극에 연결될 수 있다. 제4 서브 트랜지스터(T4_2)의 게이트 전극은 제2 주사 신호(GI) 단자에 연결되고, 제1 전극은 제3 서브 트랜지스터(T4_1)의 제2 전극에 연결되며, 제2 전극은 초기화 전압(VINT)에 연결될 수 있다. 제3 서브 트랜지스터(T4_1)와 제4 서브 트랜지스터(T4_2)는 제2 주사 신호(GI)에 의해 턴-온되어 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 동작을 수행한다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어 신호(EM) 단자에 연결되고, 제1 전극은 제1 구동 전압 라인(ELVDD)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결된다. 제5 트랜지스터(T5)는 발광 제어 신호(EM)에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극과 제1 구동 전압 라인(ELVDD)을 연결시킨다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 발광 소자(LE)의 제1 전극 사이에 연결된다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 신호(EM) 단자에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극 및 제2 서브 트랜지스터(T3_2)의 제1 전극과 연결되며, 제2 전극은 발광 소자(LE)의 제1 전극에 연결된다.
제 5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 따라 동시에 턴온되고, 그에 따라 발광 소자(LE)에 구동 전류가 흐르게 된다.
제7 트랜지스터(T7)의 게이트 전극은 제3 주사 신호(GB) 단자와 연결된다. 제7 트랜지스터(T7)의 제1 전극은 발광 소자(LE)의 애노드 전극과 연결된다. 제7 트랜지스터(T7)의 제2 전극은 초기화 전압(VINT) 단자와 연결된다. 제7 트랜지스터(T7)는 제3 주사 신호(GB)에 따라 턴온되어 유기 발광 소자(OLED)의 애노드 전극을 초기화시킨다.
본 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 제3 주사 신호(GB)를 인가받는 경우를 예시하였지만, 다른 실시예로 제7 트랜지스터(T7)의 게이트 전극이 발광 제어 신호(EM)를 인가받거나, 제2 주사 신호(GI)를 인가받도록 화소(PX)의 회로를 구성할 수도 있다.
커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 제1 구동 전압 라인(ELVDD) 사이에 형성되며, 제1 전극 및 제2 전극을 포함한다. 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 제3 트랜지스터(T3)의 제2 전극 및 제4 트랜지스터(T4)의 제1 전극에 함께 연결되고, 커패시터(Cst)의 제2 전극은 제1 구동 전압 라인(ELVDD)에 연결될 수 있다. 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
발광 소자(LE)의 캐소드 전극은 제2 전원 전압(ELVSS) 단자와 연결된다. 발광 소자(LE)는 제1 트랜지스터(T1)로부터 구동 전류를 전달받아 발광함으로써 화상을 표시한다.
이하, 상술한 화소(PX)의 평면 배치 및 단면 구조에 대해 상세히 설명한다.
도 4는 일 실시예에 따른 표시 장치의 화소의 레이아웃도이다. 도 5는 일 실시예에 따른 화소의 반도체층의 레이아웃도이다. 도 6은 도 4의 VI-VI' 선을 따라 자른 단면도이다.
도 4 내지 도 6을 참조하면, 상술한 바와 같이 각 화소(PX)는 복수의 트랜지스터(T1 내지 T7), 커패시터(도 3의 'Cst', 이하 동일) 및 발광 소자(도 3의 'LE', 이하 동일)를 포함한다.
커패시터(Cst)는 전극을 이루는 도전층들과 도전층들 사이에 배치된 절연층을 포함한다. 발광 소자(LE, 도 3 참조)는 애노드 전극(ANO)과 캐소드 전극(CAT)을 이루는 도전층 및 그 사이에 배치된 발광층(EL)을 포함한다. 각 엘리멘트들의 전기적인 연결은 도전층으로 이루어진 배선 및/또는 도전 물질로 이루어진 비아에 의해 이루어질 수 있다. 상술한 도전 물질이나 도전층, 반도체층, 절연층, 발광층 등은 기판(SUB) 상에 배치된다.
화소(PX)의 각 층들은 기판(SUB), 버퍼층(BF), 제1 반도체층(100), 제1 절연층(710), 제1 도전층(200), 제2 절연층(720), 제2 도전층(300), 제3 절연층(730), 제3 도전층(400), 제1 비아층(VIA1), 제2 애노드 연결 전극(CNTE2), 제2 비아층(VIA2), 애노드 전극(ANO), 화소 정의막(PDL), 발광층(EL), 캐소드 전극(CAT)의 순서로 배치될 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(SUB)은 그 위에 배치되는 각 층들을 지지한다. 유기발광 표시장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 유기발광 표시장치가 전면 발광형인 경우 투명한 기판 뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
기판(SUB)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 기판(SUB)은 금속 재질의 물질을 포함할 수도 있다.
기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
버퍼층(BF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 기판(SUB)의 전면 상에 배치될 수 있다. 버퍼층(BF)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(BF)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니고, 실리콘 산화물 또는 실리콘 산질화물 등을 포함할 수도 있다. 버퍼층(BF)은 기판(SUB)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
제1 반도체층(100)은 버퍼층(BF) 상에 배치될 수 있다. 제1 반도체층(100)은 제1 내지 제7 트랜지스터(T1 내지 T7) 각각의 제1 전극 및 제2 전극과 접촉하는 제1 영역, 제2 영역 및 채널(또는 채널 영역)을 이루는 액티브층이다. 상기 제1 영역 및 제2 영역 중 어느 하나는 소스 영역이 되고 다른 하나는 드레인 영역이 된다.
이하에서 평면도상 우측을 제1 방향(DR1)의 일측으로, 좌측을 제1 방향(DR1)의 타측으로 지칭하기로 하며, 평면도상 상측을 제2 방향(DR2) 일측으로, 하측을 제2 방향(DR2) 타측으로 지칭하기로 한다.
제1 반도체층(100)은 각 화소(PX)마다 서로 분리되지 않고 연결될 수 있다. 제1 반도체층(100)은 평면상 특정한 패턴을 가질 수 있다. 예를 들어, 제1 반도체층(100)은 대체로 제2 방향(DR2)으로 연장된 제1 세로부(110), 제2 세로부(120), 제3 세로부(150), 제4 세로부(160), 제5 세로부(170)와 대체로 제1 방향(DR1)으로 연장된 제1 가로부(130), 제2 가로부(140) 및 상기 복수의 세로부(110, 120, 150, 160, 170)와 복수의 가로부(130, 140) 중 일부를 연결하는 제1 내지 제3 연결부(181, 182, 183)를 포함할 수 있다. 복수의 세로부(110, 120, 150, 160, 170)와 복수의 가로부(130, 140) 및 제1 내지 제3 연결부(181, 182, 183)는 물리적으로 연결되어 있을 수 있다.
제1 세로부(110)는 일 화소(PX)의 제1 방향(DR1)의 타측에 인접하여 배치되고, 제2 세로부(120)는 화소(PX)의 제1 방향(DR1)의 일측에 인접하여 배치될 수 있다. 제1 세로부(110)와 제2 세로부(120)는 서로 이격되어 배치될 수 있다. 제1 세로부(110)는 제2 세로부(120)보다 제2 방향(DR2)의 길이가 더 길 수 있다. 제1 가로부(130)는 제1 세로부(110)와 제2 세로부(120)의 중간 부위를 연결할 수 있다. 본 명세서에서 제1 세로부(110)와 제2 세로부(120)의 "상측 부위(111, 121)"는 평면상 제1 가로부(130)와 연결된 부분보다 제2 방향(DR2)의 일측에 위치하는 부위를, "하측 부위(112, 122)"는 평면상 제1 가로부(130)와 연결된 부분보다 제2 방향(DR2)의 타측에 위치하는 부위를 각각 지칭할 수 있다. 제1 세로부(110), 제2 세로부(120) 및 제1 가로부(130)의 평면 형상은 대략 'H'자 형상과 유사할 수 있다.
제1 가로부(130)는 제1 세로부(110)와 제2 세로부(120)를 최단 거리로 연결할 수도 있지만, 도면에 도시된 바와 같이 제1 방향(DR1)의 타측의 제1 절곡부(131) 및 제1 방향(DR1)의 일측의 제2 절곡부(132)를 포함할 수 있다. 복수 회의 절곡을 통해 제1 가로부(130)의 총 길이가 증가할 수 있다.
제2 가로부(140)는 제2 세로부(120)의 상측 부위(121)의 제2 방향(DR2) 일측 끝단으로부터 제1 방향(DR1) 타측으로 연장될 수 있으며, 제1 가로부(130)보다 제2 방향(DR2) 일측에 배치될 수 있다. 제2 가로부(140)의 제1 방향(DR1) 타측 영역은 다른 영역보다 제2 방향(DR2)의 폭이 두꺼울 수 있으나, 이에 한정되는 것은 아니다.
제3 세로부(150), 제4 세로부(160) 및 제5 세로부(170)는 제2 가로부(140)의 제2 방향(DR2) 일측에 배치될 수 있다. 제3 세로부(150)는 제5 세로부(170)의 제2 방향(DR2) 타측에 배치될 수 있으며, 제3 세로부(150)와 제5 세로부(170) 사이에 제4 세로부(160)가 배치될 수 있다. 제4 세로부(160)의 제2 방향(DR2) 타측 끝단은 제4 세로부(160)와 연결되어 있으나, 제2 방향(DR2) 일측 끝단은 인접한 다른 화소(PX)의 제2 세로부(120)의 하측 부위(122)와 연결될 수 있다.
제1 연결부(181)는 제2 가로부(140)의 제1 방향(DR1) 타측 끝단과 제3 세로부(150)의 제2 방향(DR2) 타측 끝단 사이에 배치될 수 있다. 제1 연결부(181)는 상기 제2 가로부(140)와 상기 제3 세로부(150)를 연결할 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 기울어지도록 형성될 수 있다.
제2 연결부(182)는 제3 세로부(150)의 제2 방향(DR2) 일측 끝단과 제4 세로부(160)의 제2 방향(DR2) 일측 끝단 사이에 배치될 수 있다. 제2 연결부(182)는 제3 세로부(150)와 제4 세로부(160)를 연결할 수 있다.
제3 연결부(183)는 제4 세로부(160)의 제2 방향(DR2) 타측 끝단과 제5 세로부(170)의 제2 방향(DR2) 타측 끝단 사이에 배치될 수 있다. 제3 연결부(183)는 제4 세로부(160)와 제5 세로부(170)를 연결할 수 있다.
제3 세로부(150), 제4 세로부(160), 제5 세로부(170), 제2 연결부 (182) 및 제3 연결부(183)의 평면 형상은 대략 반전되어 눕혀진 'S'자 형상과 유사할 수 있다.
제1 트랜지스터(T1)의 채널은 제1 가로부(130)에 배치될 수 있다. 제2 트랜지스터(T2)의 채널은 제1 세로부 상측 부위(111)에 배치될 수 있다. 제1 서브 트랜지스터(T3_1)의 채널은 제2 가로부(140)에 배치될 수 있으며, 제2 서브 트랜지스터(T3_2)의 채널은 제2 세로부 상측 부위(121)에 배치될 수 있다. 제3 서브 트랜지스터(T4_1)의 채널은 제3 세로부(150)에 배치될 수 있으며, 제4 서브 트랜지스터(T4_2)의 채널은 제4 세로부(160)에 배치될 수 있다. 제5 트랜지스터(T5)의 채널은 제1 세로부 하측 부위(112)에 배치될 수 있다. 제6 트랜지스터(T6)의 채널은 제2 세로부 하측 부위(122)에 배치될 수 있다. 제7 트랜지스터(T7)의 채널은 제5 세로부(170)에 배치될 수 있다.
제1 반도체층(100)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 제1 반도체층(100)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함하거나, 산화물 반도체를 포함할 수도 있다.
제1 절연층(710)은 제1 반도체층(100) 상에 배치되고, 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(710)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(710)은 제1 개구(OP1)를 포함할 수 있다. 제1 개구(OP1)는 제1 절연층(710)에 의해 정의될 수 있다. 제1 개구(OP1)는 제1 절연층(710)을 두께 방향(제3 방향(DR3))으로 관통할 수 있다. 제1 개구(OP1)는 제1 비중첩 영역(NOA1)에 배치되어, 버퍼층(BF)을 노출할 수 있다. 제1 개구(OP1)는 각 화소 마다 배치될 수 있다. 제1 개구(OP1)는 애노드 전극(ANO) 및 제1 반도체층(100) 중 적어도 어느 하나와 중첩할 수 있다. 이에 대한 자세한 설명은 후술한다.
제1 절연층(710)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 무기 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 및 티타늄 산화물 등에서 선택된 적어도 어느 하나를 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 도전층(200)은 제1 절연층(710) 상에 배치된다. 제1 도전층(200)은 제1 주사 신호(도 3의 'GW', 이하 동일)를 전달하는 제1 주사 라인(210), 제1 트랜지스터(T1)의 게이트 전극(240), 발광 제어 신호(도 3의 'EM', 이하 동일)을 전달하는 발광 제어 라인(220), 및 제2 주사 신호(도 3의 'GI', 이하 동일)을 공급하는 제2 주사 라인(230)을 포함할 수 있다.
제1 주사 라인(210)은 제2 트랜지스터(T2), 제1 서브 트랜지스터(T3_1) 및 제2 서브 트랜지스터(T3_2)의 게이트 전극을 포함하고, 발광 제어 라인(220)은 제5 트랜지스터(T5)의 게이트 전극과 제6 트랜지스터(T6)의 게이트 전극을 포함할 수 있다. 또한, 제2 주사 라인(230)은 제3 서브 트랜지스터(T4_1), 제4 서브 트랜지스터(T4_2) 및 제7 트랜지스터(T7)의 게이트 전극을 포함할 수 있다.
제1 주사 라인(210), 발광 제어 라인(220), 및 제2 주사 라인(230)은 각각 제1 방향(DR1)을 따라 연장될 수 있다. 제1 주사 라인(210), 발광 제어 라인(220), 및 제2 주사 라인(230)은 각각 제1 방향(DR1)을 따라 화소(PX)의 경계를 넘어 이웃하는 화소(PX)로 연장될 수 있다.
제1 주사 라인(210)은 화소(PX)의 중심 부근에 위치하며, 제1 반도체층(100)의 제1 세로부 상측 부위(111) 및 제2 세로부 상측 부위(121)와 중첩할 수 있다.
제1 주사 라인(210)은 제1 반도체층(100)의 제1 세로부 상측 부위(111)와 중첩하는 부위에서 제2 트랜지스터(T2)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 제1 반도체층(100)의 제1 세로부(110)는 제2 트랜지스터(T2)의 제1 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 제1 반도체층(100)의 제1 세로부(110)는 제2 트랜지스터(T2)의 제2 영역이 될 수 있다.
제1 주사 라인(210)은 제1 반도체층(100)의 제2 세로부 상측 부위(121)와 중첩하는 부위에서 제2 서브 트랜지스터(T3_2)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 제1 반도체층(100)의 제2 세로부(120)는 제2 서브 트랜지스터(T3_2)의 제2 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 제1 반도체층(100)의 제2 세로부(120)는 제2 서브 트랜지스터(T3_2)의 제1 영역이 될 수 있다.
제1 주사 라인(210)은 제1 주사 라인 돌출부(211)를 더 포함할 수 있다. 제1 주사 라인 돌출부(211)는 제1 방향(DR1)으로 연장된 제1 주사 라인(210)으로부터 제2 방향(DR2) 일측을 향하여 돌출될 수 있다.
제1 주사 라인 돌출부(211)는 제1 반도체층(100)의 제2 가로부(140)와 중첩하며, 해당 중첩 부위에서 제1 서브 트랜지스터(T3_1)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제1 방향(DR1)의 일측에 위치하는 제1 반도체층(100)의 제2 가로부(140)는 제1 서브 트랜지스터(T3_1)의 제1 영역이 되고, 그보다 제1 방향(DR1)의 타측에 위치하는 제1 반도체층(100)의 제2 가로부(140)는 제1 서브 트랜지스터(T3_1)의 제2 영역이 될 수 있다.
발광 제어 라인(220)은 평면상 화소(PX)의 제2 방향(DR2)의 타측에 위치하며, 제1 반도체층(100)의 제1 세로부 하측 부위(112) 및 제2 세로부 하측 부위(122)와 중첩할 수 있다.
발광 제어 라인(220)은 제1 반도체층(100)의 제1 세로부 하측 부위(112)와 중첩하는 부위에서 제5 트랜지스터(T5)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 제1 반도체층(100)의 제1 세로부(110)는 제5 트랜지스터(T5)의 제2 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 제1 반도체층(100)의 제1 세로부(110)는 제5 트랜지스터(T5)의 제1 영역이 될 수 있다.
발광 제어 라인(220)은 제2 세로부 상측 부위(121)와 중첩하는 부위에서 제6 트랜지스터(T6)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 제1 반도체층(100)의 제2 세로부(120)는 제6 트랜지스터(T6)의 제1 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 제1 반도체층(100)의 제2 세로부(120)는 제6 트랜지스터(T6)의 제2 영역이 될 수 있다.
제2 주사 라인(230)은 평면상 화소(PX)의 제2 방향(DR2)의 일측에 위치하며, 제1 반도체층(100)의 제3 세로부(150), 제4 세로부(160) 및 제5 세로부(170)와 중첩할 수 있다.
제2 주사 라인(230)은 제1 반도체층(100)의 제3 세로부(150)와 중첩하는 부위에서 제3 서브 트랜지스터(T4_1)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 제1 반도체층(100)의 제3 세로부(150)는 제3 서브 트랜지스터(T4_1)의 제2 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 제1 반도체층(100)의 제3 세로부(150)는 제3 서브 트랜지스터(T4_1)의 제1 영역이 될 수 있다.
제2 주사 라인(230)은 제1 반도체층(100)의 제4 세로부(160)와 중첩하는 부위에서 제4 서브 트랜지스터(T4_2)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 제1 반도체층(100)의 제4 세로부(160)는 제4 서브 트랜지스터(T4_2)의 제1 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 제1 반도체층(100)의 제4 세로부(160)는 제4 서브 트랜지스터(T4_2)의 제2 영역이 될 수 있다.
제2 주사 라인(230)은 제1 반도체층(100)의 제5 세로부(170)와 중첩하는 부위에서 제7 트랜지스터(T7)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 제1 반도체층(100)의 제5 세로부(170)는 제7 트랜지스터(T7)의 제2 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 제1 반도체층(100)의 제5 세로부(170)는 제7 트랜지스터(T7)의 제1 영역이 될 수 있다.
제2 내지 제 7 트랜지스터(T2 내지 T7)의 게이트 전극은 해당 부위에서 주변 라인보다 폭이 확장되어 있을 수 있지만, 이에 제한되는 것은 아니다.
제1 트랜지스터(T1)의 게이트 전극(240)은 화소(PX)의 중앙부에 위치할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(240)은 평면상 제1 주사 라인(210)과 발광 제어 라인(220)의 사이에 위치할 수 있다. 화소(PX)별 제1 트랜지스터(T1)의 게이트 전극(240)은 분리될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(240)은 제1 반도체층(100)의 제1 가로부(130)와 중첩한다. 상기 중첩 부위를 기준으로 그보다 제1 방향(DR1) 타측에 위치하는 제1 반도체층(100)의 제1 가로부(130)는 제1 트랜지스터(T1)의 제1 영역이 되고, 그보다 제1 방향(DR1) 일측에 위치하는 제1 반도체층(100)의 제1 가로부(130)는 제1 트랜지스터(T1)의 제2 영역이 될 수 있다.
제1 도전층(200)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 절연층(720)은 제1 도전층(200)과 제2 도전층(300)을 절연시키는 역할을 한다. 제1 도전층(200) 상에 배치되고, 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(720)은 층간 절연막일 수 있다.
제2 절연층(720)은 제2 개구(OP2)를 포함할 수 있다. 제2 개구(OP2)는 제2 절연층(720)에 의해 정의될 수 있다. 제2 개구(OP2)는 제2 절연층(720)을 두께 방향(제3 방향(DR3))으로 관통할 수 있다. 제2 개구(OP2)는 제2 비중첩 영역(NOA2)에 배치되어, 제1 도전층(200)을 노출할 수 있다. 제2 개구(OP2)는 각 화소 마다 배치될 수 있다. 제2 개구(OP2)는 애노드 전극(ANO) 및 제1 반도체층(100) 중 적어도 어느 하나와 중첩할 수 있다. 이에 대한 자세한 설명은 후술한다.
제2 절연층(720)은 제1 절연층(710)과 동일한 물질을 포함하거나, 제1 절연층(710)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 도전층(300)은 제2 절연층(720) 상에 배치된다. 제2 도전층(300)은 커패시터 전극 라인(310), 및 초기화 전압(도 3의 'VINT', 이하 동일)을 공급하는 초기화 전압 라인(320)을 포함할 수 있다.
커패시터 전극 라인(310) 및 초기화 전압 라인(320)은 각각 제1 방향(DR1)을 따라 연장될 수 있다. 커패시터 전극 라인(310) 및 초기화 전압 라인(320)은 각각 제1 방향(DR1)을 따라 화소(PX)의 경계를 넘어 이웃하는 화소(PX)로 연장될 수 있다.
커패시터 전극 라인(310)은 화소(PX)의 중앙부를 가로지르며, 제2 절연층(720)을 사이에 두고 하부의 제1 트랜지스터(T1) 게이트 전극(240)과 중첩하도록 배치되어 커패시터(Cst)를 이룬다. 제1 트랜지스터(T1)의 게이트 전극(240)은 커패시터(Cst)의 제1 전극이 되고, 그에 중첩된 커패시터 전극 라인(310)의 확장된 영역은 커패시터(Cst)의 제2 전극이 되고, 이들 사이에 개재된 제2 절연층(720)은 커패시터(Cst)의 유전체가 될 수 있다.
제1 트랜지스터(T1) 게이트 전극(240)과 중첩되는 영역에서 커패시터 전극 라인(310)은 폭이 확장될 수 있다. 커패시터 전극 라인(310)은 확장된 영역에서 하부의 제1 트랜지스터(T1) 게이트 전극(240)과 중첩하는 개구를 포함할 수 있다.
초기화 전압 라인(320)은 평면상 화소(PX)의 제2 방향(DR2) 일측에 위치할 수 있다. 초기화 전압 라인(320)은 제1 반도체층(100)의 제5 세로부(170)와 중첩할 수 있다.
제2 도전층(300)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제3 절연층(730)은 제2 도전층(300)을 덮는다. 제3 절연층(730)은 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제3 절연층(730)은 층간 절연막일 수 있다.
제3 절연층(730)은 제3 개구(OP3)를 포함할 수 있다. 제3 개구(OP3)는 제3 절연층(730)에 의해 정의될 수 있다. 제3 개구(OP3)는 제3 절연층(730)을 두께 방향(제3 방향(DR3))으로 관통할 수 있다. 제3 개구(OP3)는 제2 비중첩 영역(NOA2)와 제3 비중첩 영역(NOA3)에 걸쳐 배치되거나, 제2 비중첩 영역(NOA2)와 제3 비중첩 영역(NOA3) 중 적어도 어느 하나에 배치될 수 있다. 제3 개구(OP3)는 제2 비중첩 영역(NOA2)와 제3 비중첩 영역(NOA3) 중 적어도 어느 한 영역에서 제2 도전층(300) 및 제1 도전층(200) 중 적어도 어느 하나를 노출할 수 있다.
제3 개구(OP3)는 제2 개구(OP2)의 전 영역과 중첩할 수 있다. 제3 개구(OP3)의 측벽과 제2 개구(OP2)의 측벽은 적어도 일부 영역에서 정렬될 수 있다. 제3 개구(OP3)는 각 화소 마다 배치될 수 있다. 제3 개구(OP3)는 애노드 전극(ANO) 및 제1 반도체층(100) 중 적어도 어느 하나와 중첩할 수 있다. 이에 대한 자세한 설명은 후술한다.
제3 절연층(730)은 제2 절연층(720)과 동일한 물질을 포함하거나, 제2 절연층(720)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제3 도전층(400)은 제3 절연층(730) 상에 배치된다. 제3 도전층(400)은 복수의 데이터 패턴들(410, 420), 발광 소자(EL, 도 3 참조)의 애노드 전극(ANO)과 제1 반도체층(100)의 전기적 연결을 매개하는 제1 애노드 연결 전극(430), 제1 전원 전압(도 3의 'ELVDD', 이하 동일)을 공급하는 제1 전원 전압 라인(440), 및 데이터 신호(도 3의 'DATA', 이하 동일)를 전달하는 데이터 라인(450)을 포함할 수 있다.
복수의 데이터 패턴은 제1 데이터 패턴(410) 및 제2 데이터 패턴(420)을 포함할 수 있다. 각 데이터 패턴(410, 420)은 대체로 제2 방향(DR2)으로 연장된 형상을 갖고, 각 데이터 패턴(410, 420)의 제2 방향(DR2)의 길이는 화소(PX)의 제2 방향(DR2) 길이보다 작을 수 있다. 각 데이터 패턴(410, 420)은 상호 물리적으로 이격되어 있다. 각 데이터 패턴(410, 420)은 서로 떨어진 부위를 전기적으로 연결할 수 있다.
제1 데이터 패턴(410)은 제1 트랜지스터(T1)의 게이트 전극(240)과 중첩할 수 있다. 제1 데이터 패턴(410)은 상기 중첩 영역에서 제3 절연층(730)과 제2 절연층(720)을 관통하여 제1 트랜지스터(T1) 게이트 전극(240)을 노출하는 제1 컨택홀(CNT1)을 통해 제1 트랜지스터(T1) 게이트 전극(240)과 전기적으로 연결될 수 있다. 제1 컨택홀(CNT1)은 커패시터 전극 라인(310)의 개구 내에 위치할 수 있다. 제1 컨택홀(CNT1) 내부의 제1 데이터 패턴(410)과 그에 인접한 커패시터 전극 라인(310)은 제3 절연층(730)을 통해 상호 절연될 수 있다.
또한, 제1 데이터 패턴(410)은 제1 트랜지스터(T1)의 게이트 전극(240)과의 중첩 영역으로부터 상측으로 연장되어 제1 주사 라인(210)과 절연되어 교차하고, 제1 반도체층(100)의 제2 가로부(140)의 일부와 중첩할 수 있다. 제1 데이터 패턴(410)은 상기 중첩 영역에서 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 제1 반도체층(100)의 제2 가로부(140)의 일부를 노출하는 제2 컨택홀(CNT2)을 통해 제1 반도체층(100)의 제2 가로부(140)와 전기적으로 연결될 수 있다. 상기 제2 가로부(140)의 일부는 제1 서브 트랜지스터(T3_1)의 제2 영역일 수 있으나, 이에 한정되는 것은 아니다.
다시 말해서, 제1 데이터 패턴(410)은 제1 트랜지스터(T1)의 게이트 전극(240)과 제1 반도체층(100)의 제2 가로부(140)를 전기적으로 연결할 수 있다.
제2 데이터 패턴(420)은 제1 반도체층(100)의 제3 연결부(183)와 중첩할 수 있다. 제2 데이터 패턴(420)은 상기 중첩 영역에서 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 제1 반도체층(100)의 제3 연결부(183)를 노출하는 제4 컨택홀(CNT4)을 통해 제1 반도체층(100)의 제3 연결부(183)와 전기적으로 연결될 수 있다.
또한, 제2 데이터 패턴(420)은 제1 반도체층(100)의 제3 연결부(183)와의 중첩 영역으로부터 상측으로 연장되어 제2 주사 라인(230)과 절연되어 교차하고, 초기화 전압 라인(320)과 중첩할 수 있다. 제2 데이터 패턴(420)은 상기 중첩 영역에서 제3 절연층(730)을 관통하여 초기화 전압 라인(320)을 노출하는 제5 컨택홀(CNT5)을 통해 초기화 전압 라인(320)과 전기적으로 연결될 수 있다.
다시 말해서, 제2 데이터 패턴(420)은 제1 반도체층(100)의 제3 연결부(183)와 초기화 전압 라인(320)을 전기적으로 연결할 수 있다.
제1 애노드 연결 전극(430)은 대체로 제2 방향(DR2)으로 연장된 형상을 갖되, 제1 애노드 연결 전극(430)의 제2 방향(DR2)의 길이는 화소(PX)의 제2 방향(DR2) 길이보다 작다. 제1 애노드 연결 전극(430)은 복수의 데이터 패턴(410, 420)과 상호 물리적으로 이격되어 있다. 제1 애노드 연결 전극(430)은 후술할 제2 애노드 연결 전극(CNTE2)과 함께 제1 반도체층(100)을 애노드 전극(ANO)에 연결할 수 있다.
제1 애노드 연결 전극(430)은 제1 반도체층(100)의 제2 세로부 하측 부위(122)와 중첩할 수 있다. 제1 애노드 연결 전극(430)은 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 제1 반도체층(100)의 제2 세로부 하측 부위(122)를 노출하는 제6 컨택홀(CNT6)을 통해 제1 반도체층(100)의 제2 세로부 하측 부위(122)와 전기적으로 연결될 수 있다.
제1 전원 전압 라인(440)은 제2 방향(DR2)을 따라 연장될 수 있다. 제1 전원 전압 라인(440)은 제2 방향(DR2)을 따라 화소(PX)의 경계를 넘어 이웃하는 화소(PX)로 연장될 수 있다. 제1 전원 전압 라인(440)은 대체로 화소(PX)의 좌측에 인접하되, 데이터 라인(450)의 제1 방향(DR1) 일측에 배치될 수 있지만 이에 제한되지 않는다. 제1 전원 전압 라인(440)은 제3 절연층(730)을 관통하여 커패시터 전극 라인(310)을 노출하는 제8 컨택홀(CNT8)을 통해 커패시터 전극 라인(310)과 전기적으로 연결될 수 있다.
또한, 제1 전원 전압 라인(440)은 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 제1 반도체층(100)의 제1 세로부 하측 부위(112)를 노출하는 제7 컨택홀(CNT7)을 통해 제1 반도체층(100)의 제1 세로부 하측 부위(112)와 전기적으로 연결될 수 있다.
데이터 라인(450)은 제2 방향(DR2)을 따라 연장될 수 있다. 데이터 라인(450)은 제2 방향(DR2)을 따라 화소(PX)의 경계를 넘어 이웃하는 화소(PX)로 연장될 수 있다. 데이터 라인(450)은 화소(PX)의 제1 방향(DR1)의 타측에 인접하여 배치될 수 있다. 데이터 라인(450)은 제1 반도체층(100)의 제1 세로부(110)와 중첩할 수 있다.
데이터 라인(450)은 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 제1 반도체층(100)의 제1 세로부 상측 부위(111)를 노출하는 제3 컨택홀(CNT3)을 통해 제1 반도체층(100)의 제1 세로부 상측 부위(111)와 컨택할 수 있다. 제3 컨택홀(CNT3)은 평면상 제2 주사 라인(230)의 하측에 위치할 수 있지만 이에 제한되지 않는다.
제3 도전층(400)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(400)은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(400)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
제3 도전층(400) 상에는 제1 비아층(VIA1)이 배치된다. 제1 비아층(VIA1)은 평탄화막일 수 있다. 제1 비아층(VIA1)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제1 비아층(VIA1) 상에는 제2 애노드 연결 전극(CNTE2)이 배치된다. 제2 애노드 연결 전극(CNTE2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제1 비아층(VIA1)에는 제1 비아층(VIA1)을 관통하여 제1 애노드 연결 전극(430)을 노출하는 제1 애노드 컨택홀(ACNT1)이 배치될 수 있다. 제2 애노드 연결 전극(CNTE2)은 제1 애노드 컨택홀(ACNT1)을 통해 제1 애노드 연결 전극(430)과 연결될 수 있다.
제2 애노드 연결 전극(CNTE2) 상에는 제2 비아층(VIA2)이 배치된다. 제2 비아층(VIA2)은 평탄화막일 수 있다. 제2 비아층(VIA2)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제2 비아층(VIA2) 상에는 애노드 전극(ANO)이 배치된다. 애노드 전극(ANO)은 각 화소(PX)마다 분리되어 배치될 수 있다. 애노드 전극(ANO)은 제2 비아층(VIA2)을 관통하여 제2 애노드 연결 전극(CNTE2)을 노출하는 제2 애노드 컨택홀(ACNT2)을 통해 제2 애노드 연결 전극(CNTE2)과 전기적으로 연결될 수 있다.
애노드 전극(ANO)은 이에 제한되는 것은 아니지만 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Indium Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광층(EL)에 가깝게 배치될 수 있다. 애노드 전극(ANO)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
애노드 전극(ANO) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 애노드 전극(ANO)을 부분적으로 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
화소 정의막(PDL)이 노출하는 애노드 전극(ANO) 상에는 발광층(EL)이 배치된다. 발광층(EL)은 유기 물질층을 포함할 수 있다. 발광층의 유기 물질층은 유기 발광층을 포함하며, 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다.
발광층(EL) 상에는 캐소드 전극(CAT)이 배치될 수 있다. 캐소드 전극(CAT)은 화소(PX)의 구별없이 전면적으로 배치된 공통 전극일 수 있다. 애노드 전극(ANO), 발광층(EL) 및 캐소드 전극(CAT)은 각각 유기 발광 소자를 구성할 수 있다.
캐소드 전극(CAT)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 캐소드 전극(CAT)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
애노드 전극(ANO), 발광층(EL) 및 캐소드 전극(CAT)은 발광 소자(LE, 도 3 참조)를 구성할 수 있다.
캐소드 전극(CAT) 상부에는 제1 무기 절연층(771), 제1 유기막(772) 및 제2 무기 절연층(773)을 포함하는 박막 봉지층(770)이 배치된다. 박막 봉지층(770)의 단부에서 제1 무기 절연층(771)과 제2 무기 절연층(773)은 서로 접할 수 있다. 제1 유기막(772)은 제1 무기 절연층(771)과 제2 무기 절연층(773)에 의해 밀봉될 수 있다.
제1 무기 절연층(771) 및 제2 무기 절연층(773)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 제1 유기막(772)은 유기 절연 물질을 포함할 수 있다.
화소(PX)에서 무기 절연층의 적어도 일부는 제거될 수 있다. 예를 들어, 상기 무기 절연층은 제1 내지 제3 절연층(710, 720, 730)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이에 따라, 각 화소(PX)에서 상기 무기 절연층은 제1 도전층(200), 제2 도전층(300) 및 제3 도전층(400) 중 어느 하나의 적어도 일부를 노출할 수 있다. 각 도전층(200, 300, 400)이 중첩하는 영역에서는 중첩하는 도전층 중 두께 방향(제3 방향(DR3))으로 최 상부에 배치되는 도전층이 노출될 수 있다.
각 도전층(200, 300, 400)이 중첩하는 영역에서는, 최 상부에 배치된 도전층의 하부에 위치하는 절연층이 배치될 수 있다. 예를 들어, 제1 도전층(200)과 제2 도전층(300)이 중첩하는 영역에서는 제2 절연층(720)이 배치되고, 제1 도전층(200)과 제3 도전층(400)이 중첩하는 영역에서는 제2 절연층(720) 및 제3 절연층(730)이 배치되며, 제2 도전층(300)과 제3 도전층(400)이 중첩하는 영역에서는 제3 절연층(730)이 배치될 수 있다.
제1 반도체층(100)과 중첩하는 영역에서, 각 절연층(710, 720, 730) 및 각 도전층(200, 300, 400) 중 적어도 어느 하나는 제1 반도체층(100) 상에 배치될 수 있다. 제1 반도체층(100) 및 도전층(200, 300, 400)과 비중첩하는 영역에서는 각 절연층(710, 720, 730)이 모두 제거될 수 있다.
제1 반도체층(100)은 무기 절연막 또는 도전층에 의해 노출되지 않을 수 있다. 다시 말해서, 제1 반도체층(100)은 제1 도전층(200), 제2 도전층(300), 제3 도전층(400), 제1 절연층(710), 제2 절연층(720) 및 제3 절연층(730) 중 적어도 어느 하나와 중첩하며, 제1 도전층(200), 제2 도전층(300), 제3 도전층(400), 제1 절연층(710), 제2 절연층(720) 및 제3 절연층(730) 중 적어도 어느 하나에 의해 커버될 수 있다.
다만, 제1 반도체층(100)의 전 영역이 제1 도전층(200), 제2 도전층(300), 제3 도전층(400), 제1 절연층(710), 제2 절연층(720) 및 제3 절연층(730) 중 선택된 어느 하나에 의해 커버될 필요는 없으며, 제1 반도체층(100)의 각 영역별로 제1 반도체층(100)을 커버하는 구성은 상이할 수 있다.
화소(PX)는 제1 비중첩 영역(NOA1), 제2 비중첩 영역(NOA2), 제3 비중첩 영역(NOA3) 및 제4 비중첩 영역(NOA4)을 더 포함할 수 있다.
제1 비중첩 영역(NOA1)에서 제1 반도체층(100)은 제1 내지 제3 도전층(200, 300, 400)과 비중첩할 수 있다. 제1 비중첩 영역(NOA1)에서 제1 반도체층(100) 상에는 제1 절연층(710), 제2 절연층(720) 및 제3 절연층(730) 중 적어도 어느 하나가 배치될 수 있다.
제2 비중첩 영역(NOA2)에서 제1 도전층(200)은 제2 도전층(300) 및 제3 도전층(400)과 비중첩할 수 있다. 제2 비중첩 영역(NOA2)에서 제2 절연층(720)과 제3 절연층(730)은 제2 도전층(300)을 노출할 수 있다. 제2 비중첩 영역(NOA2)에서 제2 절연층(720)과 제3 절연층(730)은 적어도 일부 영역이 제거될 수 있으며, 상기 제2 절연층(720)과 제3 절연층(730)이 제거된 영역에서 제2 도전층(300)이 노출될 수 있다. 또는, 제2 비중첩 영역(NOA2)에서 제2 절연층(720)과 제3 절연층(730)은 적어도 일부 영역이 두께 방향(제3 방향(DR3))으로 관통되며, 제2 도전층(300)을 노출할 수 있다.
제2 비중첩 영역(NOA2)에서 제2 절연층(720)과 제3 절연층(730)이 제거된 부분은 제1 비아층(VIA1)으로 채워질 수 있다. 이 경우, 제2 비중첩 영역(NOA2)에서 제2 절연층(720)과 제3 절연층(730)에 의해 노출된 제2 도전층(300)은 제1 비아층(VIA1)과 직접 접촉할 수 있으나, 이에 제한되는 것은 아니다.
제2 절연층(720)의 제2 개구(OP2) 및 제3 절연층(730)의 제3 개구(OP3)는 제2 비중첩 영역(NOA2)에 배치되며, 서로 중첩할 수 있다. 제2 절연층(720)의 제2 개구(OP2) 및 제3 절연층(730)의 제3 개구(OP3)는 제2 비중첩 영역(NOA2)에서 제1 도전층(200)을 노출할 수 있다. 제2 절연층(720)의 제2 개구(OP2) 및 제3 절연층(730)의 제3 개구(OP3)는 제2 비중첩 영역(NOA2)에서 제1 비아층(VIA1)으로 충진될 수 있다.
제3 비중첩 영역(NOA3)에서 제2 도전층(300)은 제3 도전층(400)과 비중첩할 수 있다. 제3 비중첩 영역(NOA3)에서 제3 절연층(730)은 제3 도전층(400)을 노출할 수 있다. 제3 비중첩 영역(NOA3)에서 제3 절연층(730)은 적어도 일부 영역이 제거될 수 있으며, 상기 제3 절연층(730)이 제거된 영역에서 제3 도전층(400)이 노출될 수 있다. 또는, 제3 비중첩 영역(NOA3)에서 제3 절연층(730)은 적어도 일부 영역이 두께 방향(제3 방향(DR3))으로 관통되며, 제3 도전층(400)을 노출할 수 있다.
제3 도전층(400)과 중첩하는 영역에 배치된 제3 절연층(730)의 두께는 제3 도전층(400)과 비중첩하는 영역에 배치된 제3 절연층(730)의 두께보다 클 수 있다. 여기서, 제3 절연층(730)의 두께란 상기 각 영역에서 제3 절연층(730)의 평균 두께를 의미할 수 있다. 제3 도전층(400)의 배치 여부에 따라 두께가 차이나는 것은 제3 도전층(400)을 패터닝하는 과정에서, 제3 도전층(400)에 의해 커버되지 않고 노출된 부분이 일부 식각되는 것에 기인할 수 있으나, 이에 제한되는 것은 아니다.
제3 비중첩 영역(NOA3)에서 제3 절연층(730)이 제거된 부분은 제1 비아층(VIA1)으로 채워질 수 있다. 이 경우, 제3 비중첩 영역(NOA3)에서 제3 절연층(730)에 의해 노출된 제3 도전층(400)은 제1 비아층(VIA1)과 직접 접촉할 수 있으나, 이에 제한되는 것은 아니다.
제3 절연층(730)의 제3 개구(OP3)는 제3 비중첩 영역(NOA3)에 배치될 수 있다. 제3 절연층(730)의 제3 개구(OP3)는 제3 비중첩 영역(NOA3)에서 제2 도전층(300)을 노출할 수 있다. 제3 절연층(730)의 제3 개구(OP3)는 제3 비중첩 영역(NOA3)에서 제1 비아층(VIA1)으로 충진될 수 있다.
제4 비중첩 영역(NOA4)에서 기판(SUB)은 제1 내지 제3 도전층(200, 300, 400) 및 제1 반도체층(100)과 비중첩할 수 있다.
제4 비중첩 영역(NOA4)에서 제1 내지 제3 도전층(200, 300, 400)은 적어도 일부 영역이 제거될 수 있으며, 제1 반도체층(100)은 배치되지 않을 수 있다. 상기 제1 내지 제3 도전층(200, 300, 400)이 제거되고 제1 반도체층(100)이 배치되지 않는 영역에서 버퍼층(BF)이 노출될 수 있다. 또는, 제4 비중첩 영역(NOA4)에서 제1 내지 제3 도전층(200, 300, 400)은 적어도 일부 영역이 두께 방향(제3 방향(DR3))으로 관통되며, 제1 반도체층(100)이 배치되지 않아, 버퍼층(BF)이 노출될 수 있다. 다만, 이에 제한되는 것은 아니며, 제4 비중첩 영역(NOA4)에서 버퍼층(BF)이 제거되어 기판(SUB)이 노출될 수도 있다.
제4 비중첩 영역(NOA4)에서 제1 내지 제3 도전층(200, 300, 400)이 제거된 부분은 제1 비아층(VIA1)으로 채워질 수 있다. 이 경우, 제4 비중첩 영역(NOA4)에서 제1 내지 제3 도전층(200, 300, 400) 및 제1 반도체층(100)에 의해 노출된 버퍼층(BF)은 제1 비아층(VIA1)과 직접 접촉할 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(710)의 제1 개구(OP1), 제2 절연층(720)의 제2 개구(OP2) 및 제3 절연층(730)의 제3 개구(OP3)는 제4 비중첩 영역(NOA4)에 배치될 수 있다. 제1 절연층(710)의 제1 개구(OP1), 제2 절연층(720)의 제2 개구(OP2) 및 제3 절연층(730)의 제3 개구(OP3)는 제4 비중첩 영역(NOA4)에서 버퍼층(BF)을 노출할 수 있다. 제1 절연층(730)의 제1 개구(OP1)는 제4 비중첩 영역(NOA4)에서 제1 비아층(VIA1)으로 충진될 수 있다.
이상에서 설명한 화소(PX)에 대한 내용은 표시 장치(1, 도 1 참조)의 화소(PX) 중 적어도 일부에 적용될 수 있다. 예를 들어, 표시 장치(1, 도 1 참조)의 모든 화소에 적용될 수 있으나, 이에 제한되는 것은 아니다. 즉, 표시 장치(1, 도 1 참조)의 모든 화소의 무기 절연막은 적어도 일부 영역에서 도전층을 노출할 수 있으나, 이에 제한되는 것은 아니다.
도전층(200, 300, 400)과 중첩하며, 제1 내지 제3 도전층(200, 300, 400) 상부에 위치하는 절연층(710, 720, 730)을 제거함에 따라, 무기 절연막에 의한 외부 충격의 전달을 억제 또는 방지할 수 있다. 외부 충격은 예를 들어, 표시 장치(1, 도 1 참조)를 떨어트리는 경우의 충격, 터치 입력 부재(터치 펜 또는 손가락 등) 등을 표시 장치(1, 도 1 참조)에 떨어트리는 경우(터치 펜 드랍(pen drop))의 충격, 또는 터치 입력 부재의 터치에 의한 충격 등일 수 있으나, 이에 제한되는 것은 아니다.
다시 말해서, 외부에서 가해지는 충격은 주로 무기 절연막(예를 들어, 각 절연층(710, 720, 730))을 통해 전달될 수 있다. 이 경우, 도전층(200, 300, 400)과 중첩하는 부분의 무기 절연막을 제거함에 따라, 무기 절연막이 배치되는 영역을 최소화할 수 있으며, 각 무기 절연막은 적어도 일부 영역에서 불 연속적인 부분을 포함할 수 있다.
따라서, 무기 절연막을 통해 외부 충격이 제1 반도체층(100)으로 전달되는 것을 억제 또는 방지할 수 있어, 암점 및 명점 등의 불량이 발생하는 것을 억제 또는 방지할 수 있다. 나아가, 표시 장치(1, 도 1 참조)의 신뢰성이 향상될 수 있다. 다만, 제1 반도체층(100)과 중첩하는 영역의 절연층(710, 720, 730)은 제거되지 않을 수 있다. 이에 따라, 절연층(710, 720, 730)을 제거하는 과정에서 제1 반도체층(100)에 발생할 수 있는 손상 등을 최소화할 수 있다.
아울러, 표시 장치(1, 도 1 참조)가 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 표시 장치인 경우, 무기 절연막이 배치되는 영역을 최소화함에 따라, 표시 장치(1, 도 1 참조)의 플렉시블(flexible) 특성이 향상될 수 있다.
이하에서, 도 7 내지 도 10을 참조하여, 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 7 내지 도 10은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 공정별 단면도이다.
도 7을 참조하면, 기판(SUB) 상에 버퍼층(BF), 제1 반도체층(100), 제1 절연층(710), 제1 도전층(200), 제2 절연층(720), 제2 도전층(300), 제3 절연층(730) 및 제3 도전층(400)을 순차적으로 형성한다.
구체적으로, 버퍼층(BF)은 기판(SUB)의 전 영역에 걸쳐 배치될 수 있다. 제1 반도체층(100), 제1 절연층(710), 제1 도전층(200), 제2 절연층(720), 제2 도전층(300), 제3 절연층(730) 및 제3 도전층(400)은 각 층을 형성할 수 있는 물질층을 버퍼층(BF, 또는 기판(SUB))의 전 영역에 걸쳐 배치하고, 이를 식각함으로써, 패터닝할 수 있다. 상기 각 층을 식각하는 과정 각각에서는 식각 마스크가 사용될 수 있다. 아울러, 각 도전층(200, 300, 400)을 패터닝하기 전, 컨택홀을 형성하는 과정이 수반될 수 있다.
이에 따라, 도 7에 도시된 바와 같은 기판(SUB) 상에 배치되는 버퍼층(BF), 제1 반도체층(100), 제1 절연층(710), 제1 도전층(200), 제2 절연층(720), 제2 도전층(300), 제3 절연층(730) 및 제3 도전층(400)이 형성될 수 있다.
도 7에서, 제1 절연층(710)은 제1 반도체층(100)의 전 영역과 중첩하며, 이를 커버할 수 있다. 제2 절연층(720)은 컨택홀이 형성된 영역을 제외한 제2 도전층(300)의 전 영역과 중첩하며, 이를 커버할 수 있다. 제3 절연층(730)은 컨택홀이 형성된 영역을 제외한 제3 도전층(400)의 전 영역과 중첩하며, 이를 커버할 수 있다.
아울러, 제3 도전층(400)을 패터닝하는 과정에서, 제3 도전층(400)에 의해 커버되지 않은 영역의 제3 절연층(730) 일부가 식각될 수 있다. 이에 따라, 제3 도전층(400)과 중첩하는 영역에 배치된 제3 절연층(730)의 두께는 제3 도전층(400)과 비중첩하는 영역에 배치된 제3 절연층(730)의 두께보다 클 수 있다.
이어, 도 8을 참조하면, 제1 비중첩 영역(NOA)에 포토레지스트 패턴(PR)을 배치한다. 제3 도전층(400)을 덮으며, 제3 절연층(730) 상에 포토레지스트 패턴용 물질층을 도포하고, 이를 노광 및 현상을 통해 포토레지스트 패턴(PR)을 형성할 수 있다. 포토레지스트 패턴(PR)은 제1 비중첩 영역(NOA)에 배치될 수 있다. 다만, 이에 제한되는 것은 아니고, 포토레지스트 패턴(PR)은 제3 도전층(400)의 적어도 일부와 중첩할 수도 있다.
이어, 도 9를 참조하면, 포토레지스트 패턴(PR)을 식각 마스크로 이용하여, 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 식각한다.
구체적으로, 포토레지스트 패턴(PR)을 식각 마스크로 이용하는 경우, 포토레지스트 패턴(PR)이 배치되지 않은 영역의 절연층(730, 720, 710)이 식각될 수 있다. 또한, 도전층(200, 300, 400)은 절연층(730, 720, 710)이 식각되는 공정에서 마치 식각 마스크와 같은 역할을 수행할 수 있다. 따라서, 포토레지스트 패턴(PR)이 배치되지 않은 영역의 절연층(730, 720, 710)이 식각되되, 도전층(200, 300, 400)과 중첩하며 도전층(200, 300, 400) 하부에 배치되는 절연층(730, 720, 710)은 식각되지 않을 수 있다. 이에 따라, 제1 개구(OP1), 제2 개구(OP2) 및 제3 개구(OP)가 형성될 수 있다.
예를 들어, 제3 절연층(730)은 제2 비중첩 영역(NOA2), 제3 비중첩 영역(NOA3) 및 제4 비중첩 영역(NOA4)에서 식각되고, 제1 비중첩 영역(NOA1)에서 식각되지 않을 수 있다. 또한, 제3 절연층(730)은 제3 도전층(400)과 중첩하는 영역에서 식각되지 않을 수 있다.
제2 절연층(720)은 제2 비중첩 영역(NOA2) 및 제4 비중첩 영역(NOA4)에서 식각되고, 제1 비중첩 영역(NOA1) 및 제3 비중첩 영역(NOA3)에서 식각되지 않을 수 있다. 또한, 제2 절연층(720)은 제2 도전층(300) 및 제3 도전층(400) 중 적어도 어느 하나와 중첩하는 영역에서 식각되지 않을 수 있다.
제1 절연층(710)은 제4 비중첩 영역(NOA4)에서 식각되고, 제1 비중첩 영역(NOA1), 제2 비중첩 영역(NOA2) 및 제3 비중첩 영역(NOA3)에서 식각되지 않을 수 있다. 또한, 제2 절연층(720)은 제1 도전층(200), 제2 도전층(300) 및 제3 도전층(400) 중 적어도 어느 하나와 중첩하는 영역에서 식각되지 않을 수 있다.
제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 식각하는 공정은 건식 식각(dry etch)에 의해 진행될 수 있으나, 이에 제한되는 것은 아니다.
제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 식각이 완료된 이후, 포토레지스트 패턴(PR)을 스트립 또는 애싱(Ashing) 공정을 통해 제거한다.
이어, 도 10을 참조하면, 제3 도전층(400) 상에 제1 비아층(VIA1)을 형성한다. 제1 비아층(VIA1)은 기판(SUB)의 전 영역에 걸쳐 배치될 수 있다. 제1 비아층(VIA1)은 절연층(710, 720, 730)이 식각된 부분을 충진할 수 있다.
예를 들어, 제1 비아층(VIA1)은 제2 비중첩 영역(NOA2)에서 제2 절연층(720) 및 제3 절연층(730)이 식각된 부분을 충진할 수 있다. 제1 비아층(VIA1)은 제3 비중첩 영역(NOA3)에서 제3 절연층(730)이 식각된 부분을 충진할 수 있다. 제1 비아층(VIA1)은 제4 비중첩 영역(NOA4)에서 제1 절연층(710), 제2 절연층(720) 및 제3 절연층(730)이 식각된 부분을 충진할 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명된 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.
도 11은 다른 실시예에 따른 표시 장치의 단면도들이다.
도 3 및 도 11을 참조하면, 본 실시예에 따른 표시 장치는 제2 반도체층(500_1)을 더 포함한다는 점에서 도 6의 실시예와 차이가 있다.
구체적으로 설명하면, 본 실시예에 따른 표시 장치는 제1 반도체층(100)과 상이한 물질을 포함하는 제2 반도체층(500_1)을 더 포함할 수 있다. 제1 내지 제7 트랜지스터(T1~T7) 중 적어도 어느 하나의 액티브층은 제2 반도체층(500_1)으로 이루어질 수 있다.
예를 들어, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7)의 채널을 이루는 액티브층은 제1 반도체층(100)으로 이루어지며, 제3 트랜지스터(T3) 및 제4 트랜지스터(T3)의 채널을 이루는 액티브층은 제2 반도체층(500_1)으로 이루어질 수 있다. 즉, 제1 반도체층(100)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7)의 액티브층을 포함하고, 제2 반도체층(500_1)은 제3 트랜지스터(T3) 및 제4 트랜지스터(T3)의 액티브층을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이 경우, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 PMOS 트랜지스터이다. 반면, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 NMOS 트랜지스터일 수 있다.
제2 반도체층(500_1)은 제3 절연층(730) 상에 배치될 수 있다. 제2 반도체층(500_1)은 제3 절연층(730)과 제3 도전층(400_1) 사이에 배치될 수 있다. 제2 반도체층(500_1)은 제1 반도체층(100)과 비중첩할 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(500_1)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제2 반도체층(500_1)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 제2 반도체층(500_1)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다.
표시 장치는 제2 반도체층(500_1) 상에 배치되는 제4 절연층(740_1), 제4 절연층(750_1) 상에 배치되는 제4 도전층(600_1), 및 상기 제4 도전층(600_1) 상에 배치되는 제5 절연층(750_1)을 더 포함할 수 있다. 제4 절연층(740_1), 제4 도전층(600_1), 및 제5 절연층(750_1)은 제2 반도체층(500_1)과 제3 도전층(400) 사이에 배치될 수 있다. 제4 절연층(740_1) 게이트 절연막이며, 제5 절연층(750_1)은 층간 절연막일 수 있다.
제4 절연층(740_1)은 제4 절연층(740_1)에 의해 정의되는 제4 개구(OP4)를 포함하며, 제5 절연층(750_1)은 제5 절연층(750_1)에 의해 정의되는 제5 개구(OP5)를 포함할 수 있다. 제4 개구(OP4)는 제4 절연층(740_1)을 두께 방향(제3 방향(DR3))으로 관통하며, 제5 개구(OP5)는 제5 절연층(750_1)을 두께 방향(제3 방향(DR3))으로 관통할 수 있다.
제5 개구(OP5)는 제5 비중첩 영역(NOA5_1)에 배치되며, 제1 내지 제4 개구(OP1 ~ OP4) 중 적어도 어느 하나와 중첩할 수 있다. 제5 개구(OP5)는 제5 비중첩 영역(NOA5_1)에서 제4 도전층(600_1)을 노출할 수 있다. 제4 개구(OP4)는 제1 내지 제3 개구(OP1 ~ OP3) 중 적어도 어느 하나와 중첩할 수 있다.
이 경우, 제1 비중첩 영역(NOA1)에서 제3 절연층(730) 상에는 제4 절연층(740_1) 및 제5 절연층(750_1)이 더 배치될 수 있다. 제4 절연층(740_1) 및 제5 절연층(750_1)은 제3 절연층(730)과 제3 도전층(400) 사이에 더 배치될 수 있다. 무기 절연막에 의해 제1 도전층(200) 및 제2 도전층(300) 중 적어도 어느 하나가 노출되는 영역에서 제4 절연층(740_1) 및 제5 절연층(750_1)이 더 제거될 수 있다. 아울러, 버퍼층(BF)을 노출하는 제4 비중첩 영역(NOA4)에서 제4 절연층(740_1) 및 제5 절연층(750_1)이 더 제거될 수 있다.
제4 도전층(600_1)은 적어도 일부 영역에서 제2 반도체층(500_1)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 제2 반도체층(500_1)이 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 액티브층을 포함하는 경우, 상기 중첩 영역에서 제4 도전층(600_1)은 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 게이트 전극을 포함할 수 있다.
제2 반도체층(500_1)이 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 액티브층을 포함하는 경우, 제3 도전층(400_1)은 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 제1 전극 및 제2 전극을 더 포함할 수 있다. 도 12에서는 제4 트랜지스터(T4)의 제1 전극(460_1) 및 제2 전극(470_1)만을 도시하였으나, 이에 제한되는 것은 아니다. 제1 전극(460_1) 및 제2 전극(470_1)은 제4 절연층(740_1) 및 제5 절연층(750_1)을 관통하는 컨택홀을 통해 제2 반도체층(500_1)과 컨택할 수 있다.
본 실시예에 따른 표시 장치는 제5 비중첩 영역(NOA5_1)을 더 포함할 수 있다. 제5 비중첩 영역(NOA5_1)에서 제4 도전층(600_1)은 제3 도전층(400_1)과 비중첩할 수 있다. 제5 비중첩 영역(NOA5_1)에서 제4 도전층(600_1)은 제5 절연층(750_1)에 의해 노출될 수 있다. 다시 말해서, 제5 비중첩 영역(NOA5_1)에서 제5 절연층(750_1)은 적어도 일부 영역이 제거될 수 있으며, 상기 제5 절연층(750_1)이 제거된 영역에서 제4 도전층(600_1)이 노출될 수 있다. 또는, 제5 비중첩 영역(NOA5_1)에서 제5 절연층(750_1)은 적어도 일부 영역이 두께 방향(제3 방향(DR3))으로 관통되며, 제4 도전층(600_1)을 노출할 수 있다.
제5 비중첩 영역(NOA5_1)에서 제5 절연층(750_1)이 제거된 부분은 제1 비아층(VIA1)으로 채워질 수 있다. 이 경우, 제5 비중첩 영역(NOA5_1)에서 제5 절연층(750_1)에 의해 노출된 제4 도전층(600_1)은 제1 비아층(VIA1)과 직접 접촉할 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(500_1)은 무기 절연막 또는 도전층에 의해 노출되지 않을 수 있다. 제2 반도체층(500_1)은 전 영역에 걸쳐 제4 절연층(740_1), 제5 절연층(750_1), 제3 도전층(400_1) 및 제4 도전층(600_1) 중 적어도 어느 하나와 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 제2 반도체층(500_1)은 전 영역에 걸쳐 제4 절연층(740_1), 제5 절연층(750_1), 제3 도전층(400_1) 및 제4 도전층(600_1) 중 적어도 어느 하나에 의해 커버될 수 있다.
다만, 제2 반도체층(500_1)의 전 영역이 제4 절연층(740_1), 제5 절연층(750_1), 제3 도전층(400_1) 및 제4 도전층(600_1) 중 선택된 어느 하나에 의해 커버될 필요는 없으며, 제2 반도체층(500_1)의 각 영역별로 제2 반도체층(500_1)을 커버하는 구성은 상이할 수 있다.
제2 반도체층(500_2)과 제4 도전층(600_1) 사이에는 제4 절연층(740_1)이 배치되며, 제2 반도체층(500_2)과 제3 도전층(400) 사이에는 제4 절연층(740_1) 및 제5 절연층(750_1)이 배치될 수 있다.
도 12는 또 다른 실시예에 따른 표시 장치의 평면도이다. 도 13은 도 12의 A 영역을 확대한 확대도이다. 도 14는 또 다른 실시예에 따른 제2 화소의 예시적인 단면도이다. 도 12는 제1 화소 영역(PXA1_2) 및 제2 화소 영역(PXA2_2)의 배치를 도시한다.
도 12 내지 도 14를 참조하면, 본 실시예에 따른 표시 장치(1_2)는 서로 다른 적층 구조를 갖는 제1 화소(PX1) 및 제2 화소(PX2)를 포함할 수 있다. 제1 화소(PX1)는 일 실시예에 따른 화소(PX, 도 6 참조)의 적층 구조와 실질적으로 동일한 적층 구조를 포함할 수 있다.
제2 화소(PX2)의 도전층(200, 300, 400)은 무기 절연막에 의해 노출되지 않을 수 있다. 다시 말해서, 제2 화소(PX2)의 도전층(200, 300, 400)은 제1 절연층(710), 제2 절연층(720) 및 제3 절연층(730) 중 적어도 어느 하나와 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 제2 화소(PX2)의 도전층(200, 300, 400)은 제1 절연층(710), 제2 절연층(720) 및 제3 절연층(730) 중 적어도 어느 하나에 의해 커버될 수 있다. 즉, 제2 화소(PX2)의 제1 절연층(710), 제2 절연층(720) 및 제3 절연층(730)은 도전층(200, 300, 400) 중 적어도 어느 하나를 커버할 수 있다.
제1 절연층(710)은 제1 개구(OP1)를 포함하지 않고, 제2 절연층(720)은 제2 개구(OP2)를 포함하지 않으며, 제3 절연층(730)은 제3 개구(OP3)를 포함하지 않을 수 있다.
예를 들어, 제2 화소(PX2)에서 제2 절연층(720)은 컨택홀이 형성된 영역을 제외한 제1 도전층(200)의 상면 및 측면의 전 영역을 커버할 수 있다. 즉, 제2 화소(PX2)에서 제1 도전층(200)이 제2 도전층(300) 및 제3 도전층(400)과 비중첩하는 제2 비중첩 영역(NOA2)에는 제2 절연층(720) 및 제3 절연층(730) 중 적어도 어느 하나가 배치될 수 있다. 또한, 제2 화소(PX2)에서 제3 절연층(730)은 컨택홀이 형성된 영역을 제외한 제2 도전층(300)의 상면 및 측면의 전 영역을 커버할 수 있다. 즉, 제2 화소(PX2)에서 제2 도전층(300)이 제3 도전층(400)과 비중첩하는 제3 비중첩 영역(NOA3)에는 제3 절연층(730)이 배치될 수 있다.
본 실시예에 따른 표시 장치(1_2)는 제1 화소 영역(PXA1_2) 및 제2 화소 영역(PXA2_2)을 더 포함할 수 있다. 제1 화소 영역(PXA1_2)에는 제1 화소(PX1)가 배치되며, 제2 화소 영역(PXA2_2)에는 제2 화소(PX2)가 배치될 수 있다.
제1 화소 영역(PXA1_2) 및 제2 화소 영역(PXA2_2)은 표시 영역(DA) 내에 배치되며, 제1 화소 영역(PXA1_2) 및 제2 화소 영역(PXA2_2)은 서로 비중첩 할 수 있다. 제1 화소 영역(PXA1_2)은 제2 화소 영역(PXA2_2)의 외측에 배치될 수 있다. 제1 화소 영역(PXA1_2)은 제2 화소 영역(PXA2_2)의 제1 방향(DR1) 일측 및 타측과 제2 방향(DR2) 일측 및 타측 중 적어도 어느 한 측에 배치될 수 있다. 예를 들어, 제1 화소 영역(PXA1_2)은 제2 화소 영역(PXA2_2)의 제1 방향(DR1) 일측 및 타측과 제2 방향(DR2) 일측 및 타측에 모두 배치될 수 있다. 다시 말해서, 제1 화소 영역(PXA1_2)은 표시 영역(DA)의 테두리를 따라 배치되며, 제2 화소 영역(PXA2_2)을 둘러쌀 수 있다. 이 경우, 제1 화소(PX1_2)는 표시 영역(DA)의 테두리를 따라 배치되며, 제2 화소(PX2_2)를 둘러쌀 수 있다.
제1 화소 영역(PXA1_2)이 연장되는 방향의 수직하는 방향으로 배치되는 제1 화소(PX1)의 개수는 1개 이상일 수 있다. 예를 들어, 도 13 상에서, 제1 화소 영역(PXA1_2)이 제2 방향(DR2)으로 연장되는 부분에서 제2 방향(DR2)을 따라 제1 화소(PX1)가 4개 배치되는 것으로 도시하였으나, 이에 제한되는 것은 아니며, 1개 이상 배치될 수 있다.
이 경우, 제1 화소(PX1)에서 도전층(200, 300, 400)과 중첩하는 절연층(710, 720, 730) 일부를 제거하고, 이를 제1 비아층(VIA1)으로 충진함에 따라, 무기 절연막을 따라 외부 충격이 전달되는 것을 억제 또는 방지할 수 있다. 예를 들어, 표시 장치(1_2)의 에지(edge) 부분에서 가해지는 충격은 제1 화소(PX1)에 의해 내부로 전달되지 못할 수 있다. 따라서, 표시 장치(1_2)의 명점 또는 암점 등의 불량을 억제 또는 방지하고, 표시 장치(1_2)의 신뢰성이 향상될 수 있다.
아울러, 제2 화소(PX2)에서 무기 절연막은 제거되지 않으므로 제2 화소(PX2)에서 구조적인 안정성이 향상되며, 도전층(200, 300, 400)의 봉지가 개선될 수 있다. 따라서, 표시 영역(DA)의 테두리를 따라 제1 화소(PX1)를 배치하고, 내부에 제2 화소(PX2)를 배치함에 따라, 표시 장치(1_2)의 에지(edge) 부분에서 가해지는 충격이 내부로 전달되는 것을 억제 또는 방지하며, 표시 장치(1_2)의 구조적 안정성 및 도전층(200, 300, 400)의 봉지가 개선될 수 있다.
도 15는 또 다른 실시예에 따른 표시 장치의 평면도이다. 도 16은 도 15의 B 영역을 확대한 확대도이다.
도 15 및 도 16을 참조하면, 본 실시예에 따른 표시 장치(1_3)는 제1 화소(PX1) 및 제2 화소(PX2)의 배치가 다양할 수 있다는 점에서 도 12 내지 도 14의 실시예와 차이가 있다.
구체적으로 설명하면, 본 실시예에 따른 표시 장치(1_3)의 제2 화소 영역(PXA2_3)은 제1 화소 영역(PXA1_3)에 의해 분리될 수 있다. 즉, 제1 화소 영역(PXA1_3)은 제2 화소 영역(PXA2_3) 사이를 가로지르는 격자 형상을 포함할 수 있으며, 제1 화소 영역(PXA1_3)의 격자 형상 내에 제2 화소 영역(PXA2_3)이 배치될 수 있다.
제2 화소 영역(PXA2_3)은 서로 분리되어 제1 방향(DR1) 및 제2 방향(DR2)을 따라 반복 배치되는 복수의 반복 배열 단위(UT)를 더 포함할 수 있다. 각 반복 배열 단위(UT)는 제1 화소 영역(PXA1_3)을 사이에 두고 서로 이격되어 배치될 수 있다. 각 반복 배열 단위(UT)는 제1 화소 영역(PXA1_3)에 의해 둘러싸일 수 있다.
각 반복 배열 단위(UT)는 적어도 하나의 제2 화소(PX2)를 포함할 수 있다. 예를 들어, 도 16 상, 각 반복 배열 단위(UT)는 제1 방향(DR1)을 따라 3개의 제2 화소(PX2)가 배치되고, 제2 방향(DR2)을 따라 4개의 제2 화소(PX2)가 배치되는 것으로 도시하였으나, 이에 제한되지 않는다. 또한, 각 반복 배열 단위(UT)는 평면상 직사각형 형상을 포함할 수 있으나, 이에 제한되는 것은 아니며, 각 반복 배열 단위(UT)는 평면상은 다양할 수 있으며, 각 반복 배열 단위(UT)에서 제2 화소(PX2)의 배치는 다양할 수 있다.
아울러, 각 반복 배열 단위(UT) 사이에 배치되는 제1 화소 영역(PXA1_3)에서, 제1 화소 영역(PXA1_3)의 연장 방향에 수직하는 방향으로 배치되는 제1 화소(PX1)의 개수는 1개 이상일 수 있다. 예를 들어, 도 16 상, 각 반복 배열 단위(UT) 사이에 배치되며 제1 방향(DR1)으로 연장되는 제1 화소 영역(PXA1_3)에 배치되는 제1 화소(PX1)는 제2 방향(DR2)으로 1개 배치되는 것으로 도시하였으나, 이에 제한되는 것은 아니다.
이 경우, 제1 화소(PX1)에서 도전층(200, 300, 400)과 중첩하는 절연층(710, 720, 730) 일부를 제거하고, 이를 제1 비아층(VIA1)으로 충진함에 따라, 무기 절연막을 따라 외부 충격이 전달되는 것을 억제 또는 방지할 수 있다. 제2 화소(PX2)에서 무기 절연막은 제거되지 않으므로 제2 화소(PX2)에서 구조적인 안정성이 향상되며, 도전층(200, 300, 400)의 봉지가 개선될 수 있다.
아울러, 제2 화소 영역(PXA2_3)이 복수의 반복 배열 단위(UT)를 포함하고, 각 반복 배열 단위(UT)를 제1 화소 영역(PXA1_3)이 둘러싸도록 배치됨에 따라, 표시 장치(1_3)의 에지 부근의 충격 뿐만 아니라, 표시 영역(DA) 내에 가해지는 외부 충격이 전달되는 것을 억제 또는 방지할 수 있다. 따라서, 표시 장치(1_3)의 신뢰성이 보다 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SUB: 기판 100: 반도체층
200: 제1 도전층 300: 제2 도전층
400: 제3 도전층 710: 제1 절연층
720: 제2 절연층 730: 제3 절연층
OP1: 제1 개구 OP2: 제2 개구
OP3: 제3 개구 NOA: 비중첩 영역

Claims (23)

  1. 복수의 제1 화소를 포함하는 표시 장치로서,
    기판;
    상기 기판 상에 배치되며, 제1 트랜지스터의 액티브층을 포함하는 제1 반도체층;
    상기 제1 반도체층 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되며, 상기 제1 트랜지스터의 게이트 전극을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되는 제2 절연층; 및
    상기 제2 절연층 상에 배치되며, 상기 제1 트랜지스터의 제1 전극 및 제2 전극을 포함하는 제2 도전층을 포함하되,
    상기 제2 절연층은 상기 제1 화소의 상기 제1 도전층과 상기 제2 도전층이 비중첩하는 영역에서 상기 제1 도전층을 노출하는 제1 개구를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 절연층 상에 배치되며 제2 트랜지스터의 액티브층을 포함하는 제2 반도체층, 상기 제2 반도체층 상에 배치되는 제3 절연층, 상기 제3 절연층 상에 배치되며 상기 제2 트랜지스터의 게이트 전극을 포함하는 제3 도전층, 및 상기 제3 도전층 상에 배치되는 제4 절연층을 더 포함하되,
    상기 제2 반도체층, 상기 제3 절연층, 상기 제3 도전층 및 상기 제4 절연층은 상기 제2 절연층과 상기 제2 도전층 사이에 배치되는 표시 장치.
  3. 제2 항에 있어서,
    상기 제4 절연층은 상기 제1 화소의 상기 제2 도전층과 상기 제3 도전층이 비중첩하는 영역에서 상기 제3 도전층을 노출하는 제2 개구를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 개구는 상기 제2 개구의 전 영역과 중첩하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 반도체층은 다결정 실리콘을 포함하고, 상기 제2 반도체층은 산화물 반도체를 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층과 비중첩하는 영역에서, 상기 제1 반도체층 상에는 상기 제1 절연층 및 상기 제2 절연층 중 적어도 어느 하나가 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층과 비중첩하는 영역에서 상기 제1 반도체층 상에 배치된 제2 절연층의 두께는 상기 제2 도전층과 중첩하는 제2 절연층의 두께보다 작은 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 반도체층은 전 영역에서 상기 제1 절연층, 상기 제2 절연층, 상기 제1 도전층 및 상기 제2 도전층 중 적어도 어느 하나와 중첩하는 표시 장치.
  9. 제1 항에 있어서,
    상기 기판과 상기 제1 반도체층 사이에 배치되는 버퍼층을 더 포함하되,
    상기 제1 절연층은 상기 제1 화소의 상기 제1 반도체층, 상기 제1 도전층 및 상기 제2 도전층과 비중첩하는 영역에서 상기 버퍼층을 노출하는 제3 개구를 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 도전층 상에 배치되는 평탄화층을 더 포함하되,
    상기 제2 절연층의 상기 제1 개구는 상기 평탄화층에 의해 채워지는 표시 장치.
  11. 제10 항에 있어서,
    상기 평탄화층은 상기 제1 도전층과 직접 접촉하는 표시 장치.
  12. 제1 항에 있어서,
    복수의 제2 화소를 더 포함하되,
    상기 제2 절연층은 상기 제2 화소의 상기 제1 도전층과 상기 제2 도전층이 비중첩하는 영역에서 상기 제1 도전층을 전부 덮는 표시 장치.
  13. 제12 항에 있어서,
    평면상 상기 복수의 제2 화소는 상기 복수의 제1 화소에 의해 둘러싸이는 영역 내에 배치되는 표시 장치.
  14. 제13 항에 있어서,
    복수의 반복 배열 단위를 더 포함하되,
    상기 복수의 반복 배열 단위는 각각 적어도 하나의 상기 제2 화소를 포함하며, 상기 복수의 제1 화소에 의해 분리되어 서로 이격되는 표시 장치.
  15. 제14 항에 있어서,
    상기 반복 배열 단위는 평면상 제1 방향 및 상기 제1 방향에 수직하는 제2 방향을 따라 반복 배치되는 표시 장치.
  16. 제13 항에 있어서,
    표시 영역 및 상기 표시 영역 외측에 배치되는 비표시 영역을 더 포함하되,
    상기 복수의 제1 화소는 상기 표시 영역의 테두리를 따라 배치되는 표시 장치.
  17. 기판;
    상기 기판 상에 배치된 반도체층;
    상기 반도체층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 복수의 제1 도전 패턴;
    상기 제1 도전 패턴 상에 배치된 제2 절연층;
    상기 제2 절연층 상에 배치된 제2 도전 패턴을 포함하되,
    상기 제2 절연층은 상기 반도체층 및 상기 제2 도전 패턴 중 적어도 어느 하나와 중첩하는 영역에 배치되되, 상기 제1 도전 패턴과 상기 제2 도전 패턴이 비중첩하는 영역에는 배치되지 않는 표시 장치.
  18. 제17 항에 있어서,
    상기 기판과 상기 반도체층 사이에 배치되는 버퍼층을 더 포함하되,
    상기 반도체층, 상기 제1 도전 패턴 및 상기 제2 도전 패턴과 모두 비중첩하는 영역에서 상기 제1 절연층과 상기 제2 절연층은 상기 버퍼층을 노출하는 표시 장치.
  19. 제17 항에 있어서,
    상기 제2 도전 패턴 상에 배치되는 평탄화층을 더 포함하되,
    상기 제1 도전 패턴이 상기 제2 도전 패턴과 비중첩하는 영역에서 제2 절연층이 배치되지 않는 영역은 상기 평탄화층이 채우는 표시 장치.
  20. 제19 항에 있어서,
    상기 평탄화층은 상기 제1 도전 패턴과 상기 제2 도전 패턴이 비중첩하는 영역에서 제1 도전 패턴과 직접 접촉하는 표시 장치.
  21. 반도체층이 배치된 기판을 준비하는 단계;
    상기 반도체층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 제2 도전층을 형성하는 단계;
    상기 반도체층과 중첩하고, 상기 제1 도전층 및 상기 제2 도전층과 비중첩하는 영역에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 하여, 상기 제2 절연층을 식각하여, 상기 제1 도전층을 노출하는 단계를 포함하는 표시 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 제2 절연층을 식각하는 단계는 건식 식각(dry etch)으로 진행되는 표시 장치의 제조 방법.
  23. 제21 항에 있어서,
    상기 제2 절연층은 상기 제1 도전층과 상기 제2 도전층이 비중첩하는 영역에서 상기 제1 도전층을 노출하는 표시 장치의 제조 방법.
KR1020200183188A 2020-12-24 2020-12-24 표시 장치 및 표시 장치의 제조 방법 KR20220092698A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200183188A KR20220092698A (ko) 2020-12-24 2020-12-24 표시 장치 및 표시 장치의 제조 방법
US17/406,236 US20220208899A1 (en) 2020-12-24 2021-08-19 Display device and method of manufacturing the same
CN202111418800.1A CN114678397A (zh) 2020-12-24 2021-11-26 显示装置及制造显示装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200183188A KR20220092698A (ko) 2020-12-24 2020-12-24 표시 장치 및 표시 장치의 제조 방법

Publications (1)

Publication Number Publication Date
KR20220092698A true KR20220092698A (ko) 2022-07-04

Family

ID=82070563

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200183188A KR20220092698A (ko) 2020-12-24 2020-12-24 표시 장치 및 표시 장치의 제조 방법

Country Status (3)

Country Link
US (1) US20220208899A1 (ko)
KR (1) KR20220092698A (ko)
CN (1) CN114678397A (ko)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102424108B1 (ko) * 2015-11-26 2022-07-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
US20170229554A1 (en) * 2016-02-05 2017-08-10 Applied Materials, Inc. High-k dielectric materials utilized in display devices
KR20200081945A (ko) * 2018-12-28 2020-07-08 엘지디스플레이 주식회사 스트레쳐블 표시장치

Also Published As

Publication number Publication date
CN114678397A (zh) 2022-06-28
US20220208899A1 (en) 2022-06-30

Similar Documents

Publication Publication Date Title
US11594587B2 (en) Display device
US11765947B2 (en) Display device and method for fabricating the same
US20220293640A1 (en) Display device
KR20210027688A (ko) 표시 장치
CN112397554A (zh) 显示装置及其制造方法
US20220208923A1 (en) Display device and method of providing the same
KR20210103015A (ko) 표시 장치 및 표시 장치의 제조 방법
US11844238B2 (en) Display device
US11600682B2 (en) Display device and method of fabricating the same
US20220246706A1 (en) Display device
KR20220025987A (ko) 표시 장치
KR20230007578A (ko) 표시 장치 및 표시 장치의 제조 방법
KR20220092698A (ko) 표시 장치 및 표시 장치의 제조 방법
US11942488B2 (en) Display device and method of fabricating the same
US11706954B2 (en) Display device
US20230006013A1 (en) Display device
KR20220149879A (ko) 표시 장치
KR20210118309A (ko) 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination