KR20220092575A - 감소된 결함의 증착 프로세스들 - Google Patents

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Abstract

반도체 프로세싱의 예시적인 방법들은 반도체 프로세싱 챔버의 프로세싱 구역의 노출된 표면들 상에 실리콘 옥사이드 재료를 형성하는 단계를 포함할 수 있다. 방법들은, 실리콘 옥사이드 재료 위에 놓이는 실리콘 나이트라이드 재료를 형성하는 단계를 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 반도체 기판에 대해 증착 프로세스를 수행하는 단계를 포함할 수 있다. 방법들은, 챔버 세정 프로세스를 수행하는 단계를 포함할 수 있다.

Description

감소된 결함의 증착 프로세스들
[0001] 본 출원은, 2019년 11월 1일자로 출원된 미국 특허 출원 번호 제62/929,321호를 우선권으로 주장하며, 이로써 그 내용들은 모든 목적들을 위해 그 전체가 인용에 의해 포함된다.
[0002] 본 기술은 반도체 프로세싱을 위한 방법들 및 컴포넌트들에 관한 것이다. 더 구체적으로, 본 기술은 기판 지지 조립체들 및 증착 프로세스들을 수행하는 방법들에 관한 것이다.
[0003] 집적 회로들은 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능해진다. 기판 상에 패터닝된 재료를 생성하는 것은 재료를 형성 및 제거하기 위한 제어된 방법들을 필요로 한다. 증착 프로세스들은 시스템의 많은 컴포넌트들에 부착되는 재료를 형성할 수 있다. 이 재료는 증착 프로세스들에 후속하는 결함들로서 웨이퍼들에 다시 낙하할 수 있으며, 이는 정도에 따라 디바이스 고장(failure)을 유발할 수 있다.
[0004] 따라서, 고품질 디바이스들 및 구조들을 생성하기 위해 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이들 및 다른 요구들은 본 기술에 의해 해결된다.
[0005] 반도체 프로세싱의 예시적인 방법들은 반도체 프로세싱 챔버의 프로세싱 구역의 노출된 표면들 상에 실리콘 옥사이드 재료를 형성하는 단계를 포함할 수 있다. 방법들은, 실리콘 옥사이드 재료 위에 놓이는 실리콘 나이트라이드 재료를 형성하는 단계를 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 반도체 기판에 대해 증착 프로세스를 수행하는 단계를 포함할 수 있다. 방법들은, 챔버 세정 프로세스를 수행하는 단계를 포함할 수 있다.
[0006] 일부 실시예들에서, 증착 프로세스는 탄소-함유 하드마스크 막을 포함할 수 있다. 실리콘 옥사이드 재료 및 실리콘 나이트라이드 재료는 반도체 프로세싱 챔버의 프로세싱 구역 내의 기판 지지부 상에 형성될 수 있다. 방법들은, 증착 프로세스를 수행하는 단계 전에 기판 지지부 상에 반도체 기판을 포지셔닝하는 단계를 포함할 수 있다. 반도체 기판은 기판 지지부 상에 형성된 실리콘 나이트라이드 재료 상에 포지셔닝될 수 있다. 챔버 세정 프로세스는 할로겐-함유 전구체를 이용한 플라즈마 강화 세정을 포함할 수 있다. 반도체 기판은, 실질적으로 평탄한 지지 표면을 특징으로 하는 기판 지지부 상에 배치될 수 있다. 기판 지지부는 양극성 정전 척일 수 있다. 실리콘 옥사이드 재료는 제1 두께로 형성될 수 있고, 실리콘 나이트라이드 재료는 제1 두께보다 더 두꺼운 제2 두께로 형성될 수 있다.
[0007] 본 기술의 일부 실시예들은 반도체 프로세싱 방법들을 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역에서 챔버 세정 프로세스를 수행하는 단계를 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역의 노출된 표면들 상에 실리콘 옥사이드 재료를 형성하는 단계를 포함할 수 있다. 방법들은, 실리콘 옥사이드 재료 위에 놓이는 실리콘 나이트라이드 재료를 형성하는 단계를 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역에 포지셔닝된 기판 지지부에 반도체 기판을 제공하는 단계를 포함할 수 있다. 방법들은, 반도체 기판에 대해 증착 프로세스를 수행하는 단계를 포함할 수 있다.
[0008] 일부 실시예들에서, 증착 프로세스는 텅스텐 카바이드 하드마스크 막일 수 있다. 실리콘 옥사이드 재료 및 실리콘 나이트라이드 재료는, 기판 지지부에 반도체 기판을 제공하는 단계 전에 기판 지지부 상에 형성될 수 있다. 실리콘 옥사이드 재료는 제1 두께로 형성될 수 있고, 실리콘 나이트라이드 재료는 제1 두께보다 더 두꺼운 제2 두께로 형성될 수 있다. 제1 두께는 약 20 nm 이하일 수 있고, 제2 두께는 약 50 nm 이상일 수 있다. 기판 지지부는, 반도체 기판이 포지셔닝될 수 있는 제1 표면을 특징으로 할 수 있다. 제1 표면은 제1 표면의 직경에 걸쳐 실질적으로 평탄할 수 있다. 기판 지지부는 양극성 정전 척일 수 있다.
[0009] 본 기술의 일부 실시예들은 반도체 프로세싱 방법들을 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역의 내부 표면들 상에 실리콘 옥사이드 재료를 제1 두께로 형성하는 단계를 포함할 수 있다. 방법들은, 실리콘 옥사이드 재료 위에 놓이는 실리콘 나이트라이드 재료를 형성하는 단계를 포함할 수 있다. 실리콘 나이트라이드 재료는 제1 두께보다 더 두꺼운 제2 두께로 형성될 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역에 포지셔닝된 기판 지지부에 반도체 기판을 제공하는 단계를 포함할 수 있다. 방법들은, 반도체 기판 상에 텅스텐-함유 재료를 형성하는 단계를 포함할 수 있다.
[0010] 일부 실시예들에서, 방법들은, 반도체 프로세싱 챔버로부터 반도체 기판을 제거하는 단계를 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역에서 챔버 세정 프로세스를 수행하는 단계를 포함할 수 있다. 제1 두께는 약 20 nm 이하일 수 있고, 제2 두께는 약 50 nm 이상일 수 있다. 기판 지지부는, 반도체 기판이 포지셔닝되는 제1 표면을 특징으로 할 수 있다. 제1 표면은 실질적으로 평탄할 수 있고, 기판 지지부의 제1 표면 상에 에지 링들 및 정렬 탭들이 없을 수 있다. 기판 지지부는 양극성 정전 척일 수 있다.
[0011] 그러한 기술은 종래의 시스템들 및 기법들에 비해 많은 이익들을 제공할 수 있다. 예컨대, 본 기술의 실시예들은 다수의 증착 프로세스들 동안 낙하 입자(fall-on particle)들을 감소시키는 챔버 처리들을 제공할 수 있다. 추가적으로, 본 기술은 플라즈마 프로세싱 동안 챔버 부식을 감소시킬 수 있다. 이들 및 다른 실시예들은, 이들의 많은 장점들 및 특징들과 함께, 아래의 설명 및 첨부된 도면들과 함께 더 상세히 설명된다.
[0012] 개시되는 기술의 성질 및 장점들의 추가적인 이해는 도면들 및 본 명세서의 나머지 부분들을 참조함으로써 실현될 수 있다.
[0013] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 플라즈마 시스템의 개략적인 단면도를 도시한다.
[0014] 도 2는 본 기술의 일부 실시예들에 따른 반도체 프로세싱 방법에서의 동작들을 도시한다.
[0015] 도 3은 본 기술의 일부 실시예들에 따른 예시적인 기판 프로세싱 챔버의 개략적인 부분 단면도를 도시한다.
[0016] 도면들 중 여러 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척인 것으로 구체적으로 언급되지 않는 한, 실척인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하는 것은 아닐 수 있으며, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0017] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 특징들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들은, 참조 라벨 이후에 유사한 컴포넌트들 사이를 구별하는 문자에 의해 구별될 수 있다. 제1 참조 라벨만이 본 명세서에서 사용되는 경우, 설명은 문자에 관계 없이 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 컴포넌트에 적용가능하다.
[0018] 플라즈마 강화 증착 프로세스들은 기판 상의 막 형성을 가능하게 하기 위해 하나 이상의 구성성분 전구체들을 에너자이징(energize)할 수 있다. 그러나, 형성된 재료들이 오직 기판 상에 증착되는 것은 아닐 수 있다. 예컨대, 인 시튜(in situ) 플라즈마로 형성된 재료들은 챔버 벽들, 기판 지지부들, 샤워헤드들, 또는 다른 컴포넌트들과 같은, 구역 내의 많은 표면들 상에 증착될 수 있다. 흔히, 추가적인 세정 동작들이 또한 챔버 내에서 수행될 수 있으며, 이는 또한 증착된 재료들을 표면들로부터 제거하기 위해 플라즈마-기반일 수 있다. 그러나, 세정은 챔버로부터의 기판 제거에 후속하여 발생할 수 있고, 기판이 챔버의 프로세싱 구역 내에 유지되는 동안 낙하 입자 증착이 흔히 발생할 수 있다.
[0019] 예컨대, 하드 마스크 재료에 대한 하나의 예시적인 증착 프로세스에서, 텅스텐 및 탄소 막을 생성하기 위해, 텅스텐과 같은 금속-함유 재료를 또한 포함할 수 있는 탄소-기반 재료가 증착될 수 있다. 텅스텐 및 탄소 막도 또한 다수의 챔버 컴포넌트들 상에 증착될 수 있다. 일부 챔버들에서 프로세싱 구역 내의 챔버 컴포넌트들은 알루미늄일 수 있고, 텅스텐 카바이드의 접착은 제한될 수 있다. 증착된 재료는 챔버 컴포넌트들로부터 박리되어 기판으로 낙하할 수 있다. 추가적으로, 다수의 입자들이 형성 동안 플라즈마 내에 포획될 수 있다. 일단 플라즈마가 소멸되면, 입자들은 기판으로 떨어질 수 있다.
[0020] 이를테면 텅스텐과 같은 금속 재료들을 포함할 수 있는 일부 프로세스들의 경우, 금속 전구체는, 예컨대 텅스텐 할라이드와 같은 금속 할라이드이거나 또는 이를 포함할 수 있다. 플라즈마 증착 동안, 할로겐 성분, 이를테면, 불소가 예컨대 텅스텐 또는 금속으로부터 해리되어 불소 라디칼들을 생성할 수 있다. 불소는 챔버 또는 챔버 컴포넌트들의 노출된 알루미늄 표면들과 반응하여 알루미늄 플루오라이드를 생성할 수 있다. 알루미늄 플루오라이드는 가열된 컴포넌트들로부터 탈착되거나 또는 승화되고, 프로세싱 구역 내의 더 차가운 컴포넌트들 상에서 개질(reform)될 수 있다. 개질된 재료는 더 낮은 품질일 수 있고, 증착 재료들은 훨씬 더 낮은 레벨들의 접착을 가질 수 있으며, 기판으로 낙하할 가능성이 더 클 수 있다. 유사하게, 챔버 주위의 재료 증착으로 인해, 증착에 후속하여 세정 프로세스들이 수행될 수 있다. 일 예에서, 플라즈마 세정 프로세스가 수행될 수 있으며, 이는 또한 할로겐 전구체들을 사용할 수 있다. 이들 전구체들은 또한, 위에서 설명된, 알루미늄 플루오라이드 및 수반되는 난제들을 형성할 수 있다. 결과적으로, 일부 기법들은 수천 개의 막-내(in-film) 결함들을 갖는 기판 막들을 생성할 수 있다.
[0021] 본 기술은 기판 상의 막 형성 전에 챔버의 표면들 상에 실리콘 나이트라이드 재료가 증착될 수 있는 타입의 챔버 시즈닝을 수행함으로써 이들 난제들을 극복한다. 실리콘 나이트라이드가 알루미늄 상에 쉽게 증착되지 않을 수 있기 때문에, 예컨대, 실리콘 옥사이드의 버퍼 층이 먼저 알루미늄 위에 형성될 수 있고, 실리콘 나이트라이드는 옥사이드 위에 놓이게 형성될 수 있다. 실리콘 나이트라이드는 프로세스들에서 형성된 불소 라디칼들을 포획할 수 있고, 생성된 불소 라디칼들과 챔버 내의 임의의 알루미늄 표면들 사이의 상호작용들을 제한할 수 있다. 추가적으로, 증착 동안 생성된 텅스텐 카바이드 또는 다른 재료들이 실리콘 나이트라이드에 더 잘 부착되어서, 기판으로 떨어지는 재료의 양(amount)을 감소시킬 수 있다. 기판 지지부를 포함하는 프로세싱 챔버의 양상들은 또한, 낙하 입자들을 추가로 감소시키기 위해, 본 기술의 일부 실시예들에서 조정될 수 있다. 예컨대, 일부 실시예들에서, 실질적으로 평탄한 기판 지지부가 활용될 수 있으며, 이는 팽창된 플라즈마 볼륨이 생성되도록 할 수 있다. 이는 플라즈마 내에 포획된 입자들을 기판의 경계들 외부의 구역들로 연장시킬 수 있으며, 이는 낙하 입자들을 추가로 감소시킬 수 있다.
[0022] 나머지 개시내용은 개시되는 기술을 활용하여 특정 증착 프로세스들을 통상적으로 식별할 것이지만, 설명되는 챔버들에서 발생할 수 있는 바와 같이, 시스템들 및 방법들은 다른 증착, 에칭 및 세정 챔버들 뿐만 아니라 프로세스들에 동일하게 적용가능하다는 것이 용이하게 이해될 것이다. 이에 따라서, 본 기술은 단독으로 이들 특정 증착 프로세스들 또는 챔버들에 사용되는 것에 대해 그렇게 제한되는 것으로 간주되지 않아야 한다. 본 개시내용은 본 기술의 실시예들에 따른, 기판 지지 조립체들을 포함할 수 있는 하나의 가능한 챔버를, 본 기술의 실시예들에 따라 이 시스템에 대한 추가적인 변형들 및 조정들이 설명되기 전에 논의할 것이다.
[0023] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버(100)의 단면도를 도시한다. 도면은, 본 기술의 하나 이상의 양상들을 통합하고 그리고/또는 본 기술의 실시예들에 따른 하나 이상의 동작들을 수행하도록 특정하게 구성될 수 있는 시스템의 개요를 예시할 수 있다. 챔버(100) 또는 수행되는 방법들의 추가적인 세부사항들은 아래에서 추가로 설명될 수 있다. 챔버(100)는 본 기술의 일부 실시예들에 따라 막 층들을 형성하기 위해 활용될 수 있지만, 방법들은 막 형성이 발생할 수 있는 임의의 챔버에서 유사하게 수행될 수 있다는 것이 이해되어야 한다. 프로세싱 챔버(100)는 챔버 바디(102), 챔버 바디(102) 내부에 배치된 기판 지지부(104), 및 챔버 바디(102)와 커플링되고 프로세싱 볼륨(120) 내의 기판 지지부(104)를 에워싸는 덮개 조립체(106)를 포함할 수 있다. 기판(103)은 개구(126)를 통해 프로세싱 볼륨(120)에 제공될 수 있으며, 개구(126)는 슬릿 밸브 또는 도어를 사용하여 프로세싱을 위해 통상적으로 밀봉될 수 있다. 기판(103)은 프로세싱 동안 기판 지지부의 표면(105) 상에 안착될 수 있다. 기판 지지부(104)는, 기판 지지부(104)의 샤프트(144)가 위치될 수 있는 축(147)을 따라, 화살표(145)로 표시된 바와 같이 회전가능할 수 있다. 대안적으로, 기판 지지부(104)는 증착 프로세스 동안 필요에 따라 회전하도록 들어 올려질 수 있다.
[0024] 플라즈마 프로파일 변조기(111)는 기판 지지부(104) 상에 배치된 기판(103)에 걸친 플라즈마 분포를 제어하기 위해 프로세싱 챔버(100)에 배치될 수 있다. 플라즈마 프로파일 변조기(111)는, 챔버 바디(102)에 인접하게 배치될 수 있고 덮개 조립체(106)의 다른 컴포넌트들로부터 챔버 바디(102)를 분리할 수 있는 제1 전극(108)을 포함할 수 있다. 제1 전극(108)은 덮개 조립체(106)의 일부일 수 있거나, 또는 별개의 측벽 전극일 수 있다. 제1 전극(108)은 환형 또는 링형 부재일 수 있고, 링 전극일 수 있다. 제1 전극(108)은 프로세싱 볼륨(120)을 둘러싸는 프로세싱 챔버(100)의 둘레 주위의 연속적인 루프일 수 있거나, 또는 원하는 경우, 선택된 위치들에서 불연속적일 수 있다. 제1 전극(108)은 또한 천공된 전극, 이를테면, 천공된 링 또는 메시 전극일 수 있거나, 또는 플레이트 전극, 이를테면, 예컨대, 2 차 가스 분배기일 수 있다.
[0025] 유전체 재료, 이를테면, 세라믹 또는 금속 옥사이드, 예컨대, 알루미늄 옥사이드 및/또는 알루미늄 나이트라이드일 수 있는 하나 이상의 아이솔레이터들(110a, 110b)은 제1 전극(108)과 접촉하고, 가스 분배기(112)로부터 그리고 챔버 바디(102)로부터 전기적으로 그리고 열적으로 제1 전극(108)을 분리할 수 있다. 가스 분배기(112)는 프로세싱 볼륨(120) 내로 프로세스 전구체들을 분배하기 위한 애퍼처들(118)을 정의할 수 있다. 가스 분배기(112)는 제1 전력 소스(142), 이를테면, RF 생성기, RF 전력 소스, DC 전력 소스, 펄스식 DC 전력 소스, 펄스식 RF 전력 소스, 또는 프로세싱 챔버와 커플링될 수 있는 임의의 다른 전력 소스와 커플링될 수 있다. 일부 실시예들에서, 제1 전력 소스(142)는 RF 전력 소스일 수 있다.
[0026] 가스 분배기(112)는 전도성 가스 분배기 또는 비-전도성 가스 분배기일 수 있다. 가스 분배기(112)는 또한, 전도성 및 비-전도성 컴포넌트들로 형성될 수 있다. 예컨대, 가스 분배기(112)의 바디는 전도성일 수 있는 한편, 가스 분배기(112)의 페이스 플레이트는 비-전도성일 수 있다. 가스 분배기(112)는 이를테면 도 1에 도시된 바와 같은 제1 전력 소스(142)에 의해 전력을 공급받을 수 있거나, 또는 가스 분배기(112)는 일부 실시예들에서 접지와 커플링될 수 있다.
[0027] 제1 전극(108)은 프로세싱 챔버(100)의 접지 경로를 제어할 수 있는 제1 튜닝 회로(128)와 커플링될 수 있다. 제1 튜닝 회로(128)는 제1 전자 센서(130) 및 제1 전자 제어기(134)를 포함할 수 있다. 제1 전자 제어기(134)는 가변 커패시터 또는 다른 회로 엘리먼트들이거나 또는 이를 포함할 수 있다. 제1 튜닝 회로(128)는 하나 이상의 인덕터들(132)이거나 또는 이를 포함할 수 있다. 제1 튜닝 회로(128)는 프로세싱 동안 프로세싱 볼륨(120)에 존재하는 플라즈마 조건들 하에서 가변적인 또는 제어가능한 임피던스를 가능하게 하는 임의의 회로일 수 있다. 예시된 바와 같은 일부 실시예들에서, 제1 튜닝 회로(128)는, 접지와 제1 전자 센서(130) 사이에 병렬로 커플링된, 제1 회로 레그 및 제2 회로 레그를 포함할 수 있다. 제1 회로 레그는 제1 인덕터(132A)를 포함할 수 있다. 제2 회로 레그는 제1 전자 제어기(134)와 직렬로 커플링된 제2 인덕터(132B)를 포함할 수 있다. 제2 인덕터(132B)는 제1 및 제2 회로 레그들 둘 모두를 제1 전자 센서(130)에 연결하는 노드와 제1 전자 제어기(134) 사이에 배치될 수 있다. 제1 전자 센서(130)는 전압 또는 전류 센서일 수 있고 제1 전자 제어기(134)와 커플링될 수 있으며, 이는 프로세싱 볼륨(120) 내부의 플라즈마 조건들의 어느 정도의 폐쇄-루프 제어를 제공할 수 있다.
[0028] 제2 전극(122)은 기판 지지부(104)와 커플링될 수 있다. 제2 전극(122)은 기판 지지부(104) 내에 내장되거나 또는 기판 지지부(104)의 표면과 커플링될 수 있다. 제2 전극(122)은 플레이트, 천공된 플레이트, 메시, 와이어 스크린, 또는 전도성 엘리먼트들의 임의의 다른 분산형 어레인지먼트(arrangement)일 수 있다. 제2 전극(122)은 튜닝 전극일 수 있고, 도관(146), 예컨대 기판 지지부(104)의 샤프트(144)에 배치된, 50 옴과 같은 선택된 저항을 갖는 예컨대 케이블에 의해 제2 튜닝 회로(136)와 커플링될 수 있다. 제2 튜닝 회로(136)는 제2 가변 커패시터일 수 있는 제2 전자 제어기(140) 및 제2 전자 센서(138)를 가질 수 있다. 제2 전자 센서(138)는 전압 또는 전류 센서일 수 있고, 프로세싱 볼륨(120) 내의 플라즈마 조건들에 대한 추가적인 제어를 제공하기 위해 제2 전자 제어기(140)와 커플링될 수 있다.
[0029] 바이어스 전극 및/또는 정전 척킹 전극일 수 있는 제3 전극(124)이 기판 지지부(104)와 커플링될 수 있다. 제3 전극은 임피던스 매칭 회로일 수 있는 필터(148)를 통해 제2 전력 소스(150)와 커플링될 수 있다. 제2 전력 소스(150)는 DC 전력, 펄스식 DC 전력, RF 바이어스 전력, 펄스식 RF 소스 또는 바이어스 전력, 또는 이들 또는 다른 전력 소스들의 조합일 수 있다. 일부 실시예들에서, 제2 전력 소스(150)는 RF 바이어스 전력일 수 있다.
[0030] 도 1의 덮개 조립체(106) 및 기판 지지부(104)는 플라즈마 또는 열적 프로세싱을 위한 임의의 프로세싱 챔버에 대해 사용될 수 있다. 동작 시에, 프로세싱 챔버(100)는 프로세싱 볼륨(120) 내의 플라즈마 조건들의 실시간 제어를 제공할 수 있다. 기판(103)은 기판 지지부(104) 상에 배치될 수 있고, 프로세스 가스들은 임의의 원하는 유동 계획에 따라 입구(114)를 사용하여 덮개 조립체(106)를 통해 유동될 수 있다. 가스들은 출구(152)를 통해 프로세싱 챔버(100)를 빠져 나갈 수 있다. 프로세싱 볼륨(120)에 플라즈마를 설정하기 위해 전력이 가스 분배기(112)와 커플링될 수 있다. 일부 실시예들에서, 기판은 제3 전극(124)을 사용하여 전기 바이어스를 겪을 수 있다.
[0031] 프로세싱 볼륨(120) 내의 플라즈마를 에너자이징(energizing)할 시에, 플라즈마와 제1 전극(108) 사이에 전위차가 설정될 수 있다. 플라즈마와 제2 전극(122) 사이에 전위차가 또한 설정될 수 있다. 이어서, 전자 제어기들(134, 140)은 2 개의 튜닝 회로들(128 및 136)에 의해 표현되는 접지 경로들의 유동 특성들을 조정하기 위해 사용될 수 있다. 중심으로부터 에지까지의 플라즈마 밀도 균일성 및 증착 레이트의 독립적인 제어를 제공하기 위해 세트 포인트가 제1 튜닝 회로(128) 및 제2 튜닝 회로(136)에 전달될 수 있다. 전자 제어기들 둘 모두가 가변 커패시터들일 수 있는 실시예들에서, 전자 센서들은, 독립적으로 두께 불균일성을 최소화하고 증착 레이트를 최대화하기 위해 가변 커패시터들을 조정할 수 있다.
[0032] 튜닝 회로들(128, 136) 각각은 개개의 전자 제어기들(134, 140)을 사용하여 조정될 수 있는 가변 임피던스를 가질 수 있다. 전자 제어기들(134, 140)이 가변 커패시터들인 경우, 가변 커패시터들 각각의 커패시턴스 범위, 및 제1 인덕터(132A) 및 제2 인덕터(132B)의 인덕턴스들은, 임피던스 범위를 제공하도록 선정될 수 있다. 이러한 범위는 각각의 가변 커패시터의 커패시턴스 범위에서 최소치를 가질 수 있는 플라즈마의 주파수 및 전압 특성들에 의존할 수 있다. 따라서, 제1 전자 제어기(134)의 커패시턴스가 최소치 또는 최대치일 때, 제1 튜닝 회로(128)의 임피던스가 높아서, 기판 지지부 위에 최소 에어리얼(aerial) 또는 측방향 커버리지를 갖는 플라즈마 형상이 야기될 수 있다. 제1 전자 제어기(134)의 커패시턴스가 제1 튜닝 회로(128)의 임피던스를 최소화하는 값에 접근할 때, 플라즈마의 에어리얼 커버리지가 최대치로 성장하여서, 기판 지지부(104)의 전체 작동 영역을 효과적으로 커버할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 최소 임피던스 세팅으로부터 벗어날 때, 플라즈마 형상은 챔버 벽들로부터 축소될 수 있고, 기판 지지부의 에어리얼 커버리지가 감소될 수 있다. 제2 전자 제어기(140)는, 제2 전자 제어기(140)의 커패시턴스가 변화될 수 있기 때문에, 기판 지지부 위의 플라즈마의 에어리얼 커버리지를 증가 및 감소시키는 유사한 효과를 가질 수 있다.
[0033] 전자 센서들(130, 138)은, 폐쇄 루프에서 개개의 회로들(128, 136)을 튜닝하기 위해 사용될 수 있다. 사용되는 센서의 타입에 따른, 전류 또는 전압에 대한 세트 포인트가 각각의 센서에 설치될 수 있고, 센서에는, 세트 포인트로부터의 편차를 최소화하기 위해 각각의 개개의 전자 제어기(134, 140)에 대한 조정을 결정하는 제어 소프트웨어가 제공될 수 있다. 결과적으로, 플라즈마 형상은 프로세싱 동안 선택되고 동적으로 제어될 수 있다. 전술한 논의가 가변 커패시터들일 수 있는 전자 제어기들(134, 140)에 기반하지만, 조정가능 특성을 갖는 임의의 전자 컴포넌트가 조정가능 임피던스를 갖는 튜닝 회로들(128 및 136)을 제공하기 위해 사용될 수 있다는 것이 이해되어야 한다.
[0034] 도 2는 본 기술의 일부 실시예들에 따른 프로세싱 방법(200)에서의 예시적인 동작들을 도시한다. 방법은 위에서 설명된 프로세싱 시스템(100)을 포함하는 다양한 프로세싱 챔버들에서 수행될 수 있다. 방법(200)은, 본 기술에 따른 방법들의 일부 실시예들과 특정하게 연관될 수 있거나 또는 연관되지 않을 수 있는, 다수의 선택적인 동작들을 포함할 수 있다. 예컨대, 동작들 중 많은 동작들이 더 넓은 범위의 구조 형성을 제공하기 위해서 설명되지만, 기술에 중요하지 않거나, 또는 용이하게 인식될 바와 같이 대안적인 방법론에 의해 수행될 수 있다. 방법(200)은 아래의 도 3에 개략적으로 도시된 기판 지지 조립체들로 수행되는 동작들을 설명할 수 있다. 도면은 단지 부분적인 개략도들을 예시하며, 기판 지지 조립체는 도면들에 예시된 바와 같이 다양한 특성들 및 양상들을 갖는 임의의 수의 추가적인 재료들 및 피처들을 포함할 수 있다는 것이 이해되어야 한다.
[0035] 방법(200)은 증착 동작을 수행하기 전에 기판 프로세싱 챔버 내의 표면들 상에 보호성 막을 형성할 수 있는 프로세싱 방법을 포함할 수 있다. 방법은 방법(200)의 개시 전에 선택적인 동작들을 포함할 수 있거나, 또는 방법은 추가적인 동작들을 포함할 수 있다. 예컨대, 방법(200)은 예시된 것과 상이한 순서들로 수행되는 동작들을 포함할 수 있다. 예컨대, 방법은 일부 실시예들에서 이전 챔버 세정에 후속하여 수행될 수 있다. 이전에 설명된 바와 같이, 세정 동작들은 플라즈마 강화 할로겐 또는 다른 에천트 전구체들을 활용할 수 있다. 할로겐 재료들은 위에서 논의된 바와 같이 알루미늄 챔버 컴포넌트들과 상호작용할 수 있으며, 이는 알루미늄 플루오라이드가 챔버의 프로세싱 구역 주위에 형성 및/또는 재증착되게 할 수 있다. 일부 실시예들에서, 방법(200)은 플라즈마 처리를 포함할 수 있으며, 플라즈마 처리는 플라즈마 강화 전구체를 포함할 수 있으며, 플라즈마 강화 전구체는 원격 플라즈마 유닛으로부터 보내지거나 또는 프로세싱 구역에서 인 시튜로 만들어질 수 있다. 전구체는 수소-함유 전구체, 산소-함유 전구체, 또는 임의의 다른 전구체를 포함할 수 있으며, 이는 예컨대 다시 알루미늄 또는 알루미늄 옥사이드로의 알루미늄 플루오라이드의 변환을 가능하게 하기 위해 사용될 수 있다. 추가적으로, 전구체는 챔버로부터 알루미늄 플루오라이드 재료들을 제거할 수 있다.
[0036] 이어서, 방법(200)을 이용하여 챔버 내에서 시즈닝 또는 처리 막이 만들어질 수 있다. 동작(205)에서, 프로세싱 챔버의 표면들, 예컨대, 이전에 설명된 프로세싱 볼륨(120)과 같은 프로세싱 구역 내의 구역들 위에 옥사이드 재료, 이를테면, 실리콘 옥사이드가 형성될 수 있다. 구역은 내부 플라즈마 구역일 수 있으며, 내부 플라즈마 구역은 다수의 챔버 컴포넌트들에 의해 적어도 부분적으로 정의될 수 있다. 예컨대, 챔버 측벽들, 샤워헤드 또는 페이스플레이트, 및 페데스탈은 모두 프로세싱 구역의 양상들에 포함되거나 또는 프로세싱 구역의 양상들을 적어도 부분적으로 정의할 수 있다. 프로세싱 구역 내에 플라즈마가 형성될 수 있고, 실리콘 옥사이드를 증착하기 위한 전구체들이 도입될 수 있다. 실리콘 옥사이드의 막은 챔버 표면들 위에 제1 두께로 형성될 수 있으며, 이는 표면들의 완벽한 코팅을 보장할 수 있다.
[0037] 실리콘 옥사이드 표면의 형성 후에, 방법(200)은, 동작(210)에서, 실리콘 옥사이드 위에 나이트라이드 재료, 이를테면, 실리콘 나이트라이드를 형성하는 단계를 포함할 수 있다. 실리콘 나이트라이드는 실리콘 옥사이드 위에 제2 두께로 형성될 수 있다. 이전에 설명된 바와 같이, 프로세싱 챔버 내의 컴포넌트들은 알루미늄이거나 또는 알루미늄을 포함할 수 있다. 실리콘 나이트라이드는 알루미늄 표면들 상에 쉽게 증착 또는 부착되지 않을 수 있다. 그러나, 실리콘 나이트라이드는, 일부 막 증착들이 발생할 수 있는 프로세싱 조건들 하에서 에칭에 저항할 수 있는 막을 제공할 수 있다. 예컨대, 텅스텐 및 탄소 막이 생성되는 이전에 설명된 바와 같은 하나의 예시적인 프로세스에서, 텅스텐-함유 전구체는 할로겐화(halogenated) 텅스텐 전구체를 포함할 수 있다. 인 시튜 플라즈마는 보호되지 않은 알루미늄과 반응할 수 있는 할로겐 배출물들을 형성하는 전구체를 해리시킬 수 있다. 실리콘 나이트라이드는 불소를 포획할 수 있고, 텅스텐 및 탄소 막들에 대한 더 우수한 접착 표면을 제공할 수 있으며, 이는 기판 상의 낙하 입자들을 감소시킬 수 있다. 실리콘 옥사이드는 알루미늄에 더 잘 접착될 수 있지만, 텅스텐 및 탄소 막들에 대한 충분한 접착을 제공하지 않을 수 있으며, 이는 기판으로 추가적인 낙하 입자들을 도입할 수 있다. 유사하게, 후속 플라즈마 세정은 추가로, 표면들을 불소에 노출시킬 수 있고, 실리콘 옥사이드는 플라즈마 처리를 쉽게 견디지 못할 수 있다. 결과적으로, 옥사이드의 제1 표면 층 및 나이트라이드의 제2 표면 층은 챔버 표면들에 쉽게 부착될 수 있고, 기판 상의 낙하 입자들을 감소시키거나 또는 제한하기 위해 프로세싱 동안 플라즈마 배출물들을 충분히 견딜 수 있다.
[0038] 제1 층과 제2 층이 상이한 이점들을 제공하기 때문에, 제1 실리콘 옥사이드 층은 제2 실리콘 나이트라이드 층과 상이한 두께일 수 있다. 예컨대, 일부 실시예들에서, 실리콘 옥사이드의 역할은 챔버 표면들에 걸쳐 완전한 코팅을 제공하는 것일 수 있다. 이에 따라서, 제1 두께는 챔버 표면들을 충분히 코팅하기 위해 제한될 수 있다. 그러므로, 제1 옥사이드 층은 약 50 nm 이하의 제1 두께를 특징으로 할 수 있고, 약 40 nm 이하, 약 30 nm 이하, 약 20 nm 이하, 약 10 nm 이하, 약 9 nm 이하, 약 8 nm 이하, 약 7 nm 이하, 약 6 nm 이하, 약 5 nm 이하, 약 4 nm 이하, 또는 그 미만의 제1 두께를 특징으로 할 수 있다. 제1 층은 약 1 nm 이상, 또는 그 초과의 두께를 특징으로 할 수 있으며, 이는 내부 표면들의 완벽한 커버리지를 보장할 수 있다. 커버리지 내에 갭들이 형성된다면, 실리콘 나이트라이드는 쉽게 부착되지 않을 수 있고, 알루미늄 노출이 발생할 수 있다.
[0039] 일부 실시예들에서, 실리콘 나이트라이드의 역할은 플라즈마 프로세싱 동안 내성 코팅을 제공하는 것일 수 있다. 이에 따라서, 제2 두께는 일부 실시예들에서 제1 두께보다 더 두꺼울 수 있으며, 이는 개선된 저항, 게터링(gettering), 및 플라즈마 배출물들에 대한 보호를 제공할 수 있다. 그러므로, 예컨대, 제2 나이트라이드 층은 약 50 nm 이상의 제2 두께를 특징으로 할 수 있고, 약 60 nm 이상, 약 70 nm 이상, 약 80 nm 이상, 약 90 nm 이상, 약 100 nm 이상, 약 120 nm 이상, 약 140 nm 이상, 약 160 nm 이상, 약 180 nm 이상, 약 200 nm 이상, 또는 그 초과의 두께를 특징으로 할 수 있다.
[0040] 코팅 또는 시즈닝의 형성에 후속하여, 선택적인 동작(215)에서, 기판이 프로세싱 구역 내에 배치될 수 있다. 예컨대, 기판 지지부는 방법 동안 옥사이드 및 나이트라이드로 코팅될 수 있고, 기판은 기판 지지부 상의 제1 재료 층 및 제2 재료 층 위에 놓이게 포지셔닝될 수 있다. 예컨대, 기판은 기판 지지부 위에 형성된 실리콘 나이트라이드 재료 상에 포지셔닝될 수 있다. 동작(220)에서, 증착 프로세스, 제거 프로세스, 또는 어떤 다른 반도체 프로세스가 챔버의 프로세싱 구역 내의 기판에 대해 수행될 수 있다. 본 기술에 의해 포함되는 하나의 예시적인 증착 프로세스에서, 탄소-함유 하드마스크, 이를테면, 텅스텐 및 탄소 막이 기판 상에 증착될 수 있다. 프로세싱 후에, 선택적인 동작(225)에서, 기판이 프로세싱 구역으로부터 제거될 수 있다. 프로세스로부터의 잔류 탄소 재료 또는 텅스텐 및 탄소 재료가 실리콘 나이트라이드의 표면들 상에 수집되었을 수 있다. 다른 프로세스들에서, 실리콘 나이트라이드에 의해 보호되는 표면들 상에 대안적인 전구체들이 배치될 수 있다. 이에 따라서, 일부 실시예들에서, 선택적인 동작(230)에서, 챔버 세정이 수행될 수 있다. 챔버 세정은 잔류 재료들의 제거를 가능하게 하기 위해 프로세싱 구역 내에서 플라즈마 강화될 수 있는 할로겐-함유 전구체를 활용할 수 있다. 세정 프로세스는 잔류 텅스텐 및 탄소 재료의 일부 또는 모든 양상들을 제거할 수 있고, 일부 실시예들에서 시즈닝 재료의 각각의 층의 일부 또는 전부를 제거할 수 있다.
[0041] 이어서, 프로세스는 후속 기판에 대해 반복될 수 있다. 일부 실시예들에서, 전체 방법이 반복되는 것은 아닐 수 있다. 예컨대, 일부 프로세싱 동작들에서, 실리콘 나이트라이드 재료는 프로세싱 구역에 걸쳐 완전히 제거되는 것은 아닐 수 있고, 따라서 실리콘 옥사이드 재료는 온전하게 유지될 수 있다. 결과적으로, 일부 실시예들에서, 방법은, 실리콘 나이트라이드 막을 형성 또는 개질 또는 수리하는 단계를 포함할 수 있다. 방법은, 일부 실시예들에서, 언급된 동작들 중 임의의 동작으로 개시될 수 있다. 예컨대, 일부 실시예들에서, 방법은 기판의 프로세싱에 후속하여 발생하는 선택적인 챔버 세정으로 시작할 수 있다. 일부 상황들에서, 방법은, 챔버 세정을 수행한 다음, 시즈닝 층을 형성하는 것, 또는 시즈닝 층을 처리/수리하는 단계를 포함할 수 있다. 언급된 바와 같이 시즈닝 층을 생성함으로써, 테스트는, 텅스텐-함유 탄소 막을 이용한 하드마스크 형성과 같은 일부 프로세스들 동안, 낙하 입자들이 15,000 개 초과로부터 약 1,000 개 이하까지 제거될 수 있음을 보여주었다. 추가적으로, 낙하 입자들은 약 800 개 이하, 약 500 개 이하, 약 400 개 이하, 약 300 개 이하, 약 250 개 이하, 또는 그 미만으로 감소될 수 있다.
[0042] 본 기술의 일부 실시예들에서 시즈닝이 낙하 입자들을 극적으로 감소시킬 수 있지만, 추가적인 감소들이 추구될 수 있다. 예컨대, 일단 증착이 종료되고 플라즈마가 소멸되면, 플라즈마 엔벨로프에 포획될 수 있는 입자들이 여전히 기판으로 떨어질 수 있다. 이에 따라서, 본 기술의 일부 실시예들은 낙하 입자들을 추가로 감소시키기 위해 프로세싱 챔버의 양상들을 변형(modify)시킬 수 있다. 도 3은 본 기술의 일부 실시예들에 따른 예시적인 반도체 프로세싱 챔버(300)의 개략적인 부분 단면도를 도시한다. 도 3은 도 1과 관련하여 위에서 논의된 하나 이상의 컴포넌트들을 포함할 수 있고, 그 챔버에 관한 추가적인 세부사항들을 예시할 수 있다. 챔버(300)는 이전에 설명된 바와 같은 유전체 재료들의 스택들의 증착을 포함하는 반도체 프로세싱 동작들을 수행하기 위해 사용될 수 있다. 챔버(300)는 반도체 프로세싱 시스템의 프로세싱 구역의 부분도를 도시할 수 있으며, 챔버(300)의 일부 실시예들에 통합되는 것으로 이해되는 컴포넌트들, 이를테면, 이전에 설명된 추가적인 덮개 스택 컴포넌트들 전부를 포함하지는 않을 수 있다.
[0043] 언급된 바와 같이, 도 3은 프로세싱 챔버(300)의 일부분을 예시할 수 있다. 챔버(300)는 샤워헤드(305)뿐만 아니라 기판 지지 조립체(310)를 포함할 수 있다. 챔버 측벽들(315)과 함께, 샤워헤드(305) 및 기판 지지부(310)는 플라즈마가 생성될 수 있는 기판 프로세싱 구역(320)을 정의할 수 있다. 기판 지지 조립체는 바디 내에 내장되거나 또는 배치된 하나 이상의 컴포넌트들을 포함할 수 있는 정전 척 바디(325)를 포함할 수 있다. 일부 실시예들에서, 최상부 퍽 내에 통합된 컴포넌트들은 프로세싱 재료들에 노출되지 않을 수 있으며, 척 바디(325) 내에 완전히 유지될 수 있다. 정전 척 바디(325)는 기판 지지 표면(327)을 정의할 수 있고, 척 바디의 특정 기하학적 구조에 따라 두께 및 길이 또는 직경을 특징으로 할 수 있다. 일부 실시예들에서, 척 바디는 타원형일 수 있고, 중심 축으로부터 척 바디를 통하는 하나 이상의 반경방향 치수들을 특징으로 할 수 있다. 최상부 퍽은 임의의 기하학적 구조일 수 있으며, 반경방향 치수들이 논의되는 경우, 이들은 척 바디의 중심 포지션으로부터 임의의 길이를 정의할 수 있다는 것이 이해되어야 한다.
[0044] 정전 척 바디(325)는 스템(330)과 커플링될 수 있고, 스템(330)은 척 바디를 지지할 수 있으며, 척 바디(325)의 내부 컴포넌트들과 커플링될 수 있는 전기 및/또는 유체 라인들을 전달 및 수용하기 위한 채널들을 포함할 수 있다. 척 바디(325)는 정전 척으로서 동작하기 위한 연관된 채널들 또는 컴포넌트들을 포함할 수 있지만, 일부 실시예들에서, 조립체는 진공 척 또는 임의의 다른 타입의 척킹 시스템을 위한 컴포넌트들로서 동작하거나 또는 이를 포함할 수 있다. 스템(330)은 기판 지지 표면에 대향하는, 척 바디의 제2 표면 상에서 척 바디와 커플링될 수 있다. 정전 척 바디(325)는 기판 지지 표면에 근접하게 척 바디 내에 내장된 DC 전극들일 수 있는 하나 이상의 전극들(335)을 포함할 수 있다. 전극들(335)은 아래에서 추가로 논의될 수 있다.
[0045] 동작 시에, 기판은 정전 척 바디의 기판 지지 표면과 적어도 부분적으로 접촉할 수 있으며, 이는 기판과 페데스탈의 표면 사이에 용량성 효과를 본질적으로 생성할 수 있는 접촉 갭을 생성할 수 있다. 전압이 접촉 갭에 인가될 수 있으며, 이는 척킹을 위한 정전기력을 생성할 수 있다. 전력 공급부(340)는 전극으로부터 기판 지지 표면으로 이동하는 전하 ―이 전하는 기판 지지 표면에 축적될 수 있음― 를 제공할 수 있고, 이는 기판에서 반대 전하들과 쿨롱 인력을 갖는 전하 층을 생성할 수 있으며 척 바디의 기판 지지 표면에 대해 기판을 정전기적으로 홀딩할 수 있다. 이러한 전하 이동은, 본 기술의 일부 실시예들에서 사용될 수 있는 존슨-라벡 타입 척킹을 위한 유전체 내의 유한 저항(finite resistance)에 기반하여 척 바디의 유전체 재료를 통해 흐르는 전류에 의해 발생할 수 있다.
[0046] 일부 실시예들에서, 정전 척 바디(325) 및/또는 스템(330)은 절연성 또는 유전체 재료들일 수 있다. 예컨대, 옥사이드들, 나이트라이드들, 카바이드들 및 다른 재료들이 컴포넌트들을 형성하기 위해 사용될 수 있다. 예시적인 재료들은 알루미늄 옥사이드, 알루미늄 나이트라이드, 실리콘 카바이드, 텅스텐 카바이드, 및 임의의 다른 금속 또는 전이 금속 옥사이드, 나이트라이드, 카바이드, 보라이드 또는 티타네이트뿐만 아니라 이들 재료들과 다른 절연성 또는 유전체 재료들의 조합들을 포함하는 세라믹들을 포함할 수 있다. 특정 온도 범위들에서 동작하도록 구성된 복합물들을 제공하기 위해 상이한 등급들의 세라믹 재료들이 사용될 수 있으며, 따라서, 일부 실시예들에서, 상이한 세라믹 등급들의 유사한 재료들이 최상부 퍽 및 스템에 사용될 수 있다. 일부 실시예들에서, 아래에서 추가로 설명될 바와 같이 전기적 특성들을 조정하기 위해 도펀트들이 혼입(incorporate)될 수 있다. 예시적인 도펀트 재료들은 이트륨, 마그네슘, 실리콘, 철, 칼슘, 크로뮴, 나트륨, 니켈, 구리, 아연, 또는 세라믹 또는 유전체 재료 내에 혼입되는 것으로 알려진 임의의 수의 다른 원소들을 포함할 수 있다.
[0047] 정전 척 바디(325)는 또한, 척 바디 내에 포함된 내장형 가열기(350)를 포함할 수 있다. 실시예들에서, 가열기(350)는 저항성 가열기 또는 유체 가열기를 포함할 수 있다. 일부 실시예들에서, 전극(335)은 가열기로서 동작될 수 있지만, 이들 동작들을 디커플링함으로써, 더 개별적인 제어가 제공될 수 있으며, 플라즈마 형성을 위한 구역을 제한하면서, 확장된 가열기 커버리지가 제공될 수 있다. 가열기(350)는 척 바디 재료와 본딩되거나 또는 커플링된 폴리머 가열기를 포함할 수 있지만, 전도성 엘리먼트가 정전 척 바디 내에 내장될 수 있고, AC 전류와 같은 전류를 수신하여 최상부 퍽을 가열하도록 구성될 수 있다. 전류는 위에서 논의된 DC 전력과 유사한 채널을 통해 스템(330)을 통해 전달될 수 있다. 가열기(350)는, 연관된 척 바디 및/또는 기판의 가열을 가능하게 하기 위해 저항성 가열 엘리먼트에 전류를 제공할 수 있는 전력 공급부(365)와 커플링될 수 있다. 실시예들에서, 가열기(350)는 다수의 가열기들을 포함할 수 있고, 각각의 가열기는 척 바디의 존과 연관될 수 있으며, 따라서, 예시적인 척 바디들은 가열기들과 유사한 수의 또는 가열기들보다 더 많은 수의 존들을 포함할 수 있다. 일부 실시예들에서, 척킹 메시 전극(335)은 가열기(350)와 기판 지지 표면(327) 사이에 포지셔닝될 수 있고, 일부 실시예들에서, 아래에서 추가로 설명될 바와 같이, 척 바디 내의 전극과 기판 지지 표면 사이에 거리가 유지될 수 있다.
[0048] 가열기(350)는 기판 지지 표면(327) 상에 상주하는 기판뿐만 아니라 정전 척 바디(325)에 걸쳐 온도들을 조정할 수 있을 수 있다. 가열기는 척 바디 및/또는 기판을 약 100 ℃ 이상으로 가열하기 위한 동작 온도들의 범위를 가질 수 있으며, 가열기는 약 125 ℃ 이상, 약 150 ℃ 이상, 약 175 ℃ 이상, 약 200 ℃ 이상, 약 250 ℃ 이상, 약 300 ℃ 이상, 약 350 ℃ 이상, 약 400 ℃ 이상, 약 450 ℃ 이상, 약 500 ℃ 이상, 약 550 ℃ 이상, 약 600 ℃ 이상, 약 650 ℃ 이상, 약 700 ℃ 이상, 약 750 ℃ 이상, 약 800 ℃ 이상, 약 850 ℃ 이상, 약 900 ℃ 이상, 약 950 ℃ 이상, 약 1000 ℃ 이상, 또는 그 초과로 가열하도록 구성될 수 있다. 가열기는 또한, 이들 언급된 수들 중 임의의 두 수 사이에 포함되는 임의의 범위, 또는 이들 범위들 중 임의의 범위 내에 포함되는 더 작은 범위들에서 동작하도록 구성될 수 있다.
[0049] 다수의 기판 지지부들이 본 기술에 의해 포함될 수 있다. 일부 실시예들에서, 기판 지지부는 낙하 입자들을 추가로 감소시키도록 변형될 수 있다. 위에서 설명된 바와 같이, 입자들은 형성된 플라즈마에 포획될 수 있고, 일단 플라즈마가 소멸되면, 재료들은 기판으로 떨어질 수 있다. 일부 기판 지지부들은, 형성되는 플라즈마 볼륨에 영향을 미치며 그리고 플라즈마를 구속(constrain)할 수 있는 재료들을 포함한다. 예컨대, 많은 기판 지지부들은 기판 지지부 표면 상에 리세스된 포켓을 형성할 수 있거나, 또는 기판 지지부 상에 에지 링을 포함할 수 있다. 이들 컴포넌트들은 기판의 포지셔닝을 유지할 뿐만 아니라, 기판의 반경방향 치수들 외부의 증착을 감소시키기 위해 플라즈마 볼륨을 제어할 수도 있다. 그러나, 플라즈마가 추가로 연장되는 것이 가능해지며 그리고 측벽들(315)에 더 가깝게 연장될 수 있는 경우, 입자들은 기판 위에 놓인 영역으로부터 바깥쪽으로 끌어 당겨질 수 있고, 기판으로부터 반경방향 바깥쪽 구역으로 이동될 수 있거나, 또는 이전에 설명된 바와 같이 나이트라이드 시즈닝 막 내에 포획되고 그리고/또는 나이트라이드 시즈닝 막으로 드로잉될(drawn) 수 있다.
[0050] 결과적으로, 일부 실시예들에서, 기판 지지부는, 기판 지지부의 직경에 걸쳐 완전히 연장될 수 있고 프로세싱 구역에서 만들어지는 플라즈마 볼륨의 팽창을 가능하게 할 수 있는 표면(327)과 같은 실질적으로 평탄한 지지 표면을 특징으로 할 수 있다. 결과적으로, 평탄한 것은, 리세스된 포켓 또는 제한된 리세스된 포켓이 형성되지 않을 수 있고 에지 링이 기판 지지부 상에 포함되지 않을 수 있다는 것으로 여겨질 수 있다. 추가적으로, 일부 실시예들에서, 기판의 포지셔닝 및 봉쇄(containment)를 가능하게 할 수 있는 정렬 탭들은 기판 지지부 상에 포함되지 않을 수 있다.
[0051] 그러나, 기판을 포함할 수 있는 기판 지지부의 양상들을 제거함으로써, 정렬 난제들이 제시될 수 있다. 예컨대, 정렬 탭들, 에지 링, 또는 리세스된 포켓 없이, 프로세싱 챔버 내에서 진공이 드로잉될(drawn) 때, 기판은 평탄한 기판 지지부 상에서 이동할 수 있다. 단극성 척킹은 이들 상황들에서 기판을 유지하지 못할 수 있다. 이에 따라서, 일부 실시예들에서, 기판 지지부(310)는, 평탄한 지지 표면(327)을 따르는 이동을 제한 또는 방지하기 위해 기판의 클램핑을 보장하기 위한 양극성 척을 포함할 수 있다.
[0052] 프로세싱 동안 기판이 척킹된 상태로 유지되는 것을 보장하기 위해, 임의의 수의 양극성 척 전극 구성들이 페데스탈에 포함될 수 있다. 예시된 바와 같은 하나의 포함된 예에서, 전극(335a)은 전력 소스(340a)와 전기적으로 커플링될 수 있다. 추가적으로, 전극(335b)은 전력 소스(340b)와 전기적으로 커플링될 수 있다. 전력 소스(340a) 및 전력 소스(340b)는 전극들에 전압을 전달하도록 구성될 수 있고, 하나의 소스는 포지티브 전압을 전달할 수 있는 한편, 하나의 소스는 네거티브 전압을 전달할 수 있다. 이는 위에서 언급된 바와 같은, 평탄한 기판 상의 단극성 척킹의 난제들을 극복하기 위해 기판을 제자리에 클램핑할 수 있다. 기판 위의 균일한 플라즈마 밀도를 보장하기 위해, 2 개의 전극들(335) 사이의 갭이 제한될 수 있다.
[0053] 위에서 언급된 바와 같이, 시즈닝 재료가 프로세싱 구역의 표면들 위에 형성될 수 있을 때, 기판 지지부가 또한, 재료로 코팅될 수 있다. 기판 지지부가 정전 척으로서 동작될 수 있기 때문에, 증착된 재료는 척킹 양상들에 영향을 미치거나 또는 다른 방식으로 충격을 줄 수 있다. 일부 실시예들에서, 적절한 척킹을 보장하기 위해, 시즈닝 재료는, 단락(shorting) 또는 다른 효과들에 대한 가능성을 제한하기 위해 유전체 재료들을 포함하고 유전체 재료들로 제한될 수 있다. 일부 실시예들에서, 시즈닝 층 또는 층들의 유전체 재료들은 또한, 기판 지지부를 통하는 누설 전류를 감소시키거나 또는 제한할 수 있는 재료들로 제한될 수 있다. 예컨대, 시즈닝 층들로서 효과적으로 동작할 수 있는 일부 유전체 재료들은 탄소, 붕소, 또는 다른 원소들과 같은 추가적인 성분들을 포함할 수 있다. 그러나, 이들 재료들은 형성되는 막들에 일정량의 전도율을 추가할 수 있다. 이것이 다른 챔버 컴포넌트들 상에서 수용가능할 수 있지만, 기판 지지부 상에서, 이는 전극들로부터 누설 전류를 유발할 수 있다. 결과적으로, 일부 실시예들에서, 시즈닝 재료는, 적절한 척킹을 유지하기 위해 감소된 또는 제한된 전도율을 가질 수 있는 유전체 재료들로 제한될 수 있다. 이에 따라서, 전도성 재료들 또는 엘리먼트들은 일부 실시예들에서 시즈닝 재료들로부터 제한되거나 또는 제외될 수 있다.
[0054] 전력 소스들(340)은 에너지 또는 전압을 전기 전도성 척 전극들(335)에 제공하도록 구성될 수 있다. 이는 반도체 프로세싱 챔버(300)의 프로세싱 구역(320) 내에 전구체의 플라즈마를 형성하도록 동작될 수 있지만, 다른 플라즈마 동작들이 유사하게 지속될 수 있다. 예컨대, 전극들(335)은 각각, 샤워헤드(305)와 전기적으로 커플링된 RF 소스(307)를 포함하는 용량성 플라즈마 시스템에 대한 전기 접지(ground)로서 동작하는 척킹 메시일 수 있다. 예컨대, 전극들(335)은 RF 소스(307)로부터의 RF 전력을 위한 접지 경로로서 동작하면서, 기판 지지 표면에 대한 기판의 정전 클램핑을 제공하기 위해 기판에 대한 전기 바이어스로서 또한 동작할 수 있다. 전력 소스(340)는 필터, 전력 공급부, 및 척킹 전압을 제공하도록 구성된 다수의 다른 전기 컴포넌트들을 포함할 수 있다.
[0055] 실질적으로 평탄한 표면을 특징으로 하는 기판 지지부들을 포함함으로써, 낙하 입자들이 기판 위에 놓인 영역 바깥쪽으로 적어도 부분적으로 퍼질 수 있다. 결과적으로, 테스트된 기판들 상의 낙하 입자들은 200 개 미만으로 추가로 감소되었으며, 본 기술의 실시예들에서, 약 100 개 이하, 약 50 개 이하, 약 45 개 이하, 약 40 개 이하, 약 35 개 이하, 약 30 개 이하, 약 25 개 이하, 약 20 개 이하, 약 15 개 이하, 약 10 개 이하, 또는 그 미만으로 감소될 수 있다. 따라서, 프로세싱 챔버 내에 시즈닝 층들을 형성하고 그리고/또는 실질적으로 평탄한 기판 지지부를 활용함으로써, 본 기술의 일부 실시예들에 의해 포함되는 프로세스들에 대해 낙하 입자들이 10의 몇 승 배만큼 감소될 수 있다.
[0056] 이전의 설명에서, 설명의 목적들을 위해, 본 기술의 다양한 실시예들의 이해를 제공하기 위해서 많은 세부사항들이 제시되었다. 그러나, 특정 실시예들이 이들 세부사항들 중 일부 없이 또는 추가적인 세부사항들과 함께 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0057] 여러 실시예들을 개시하였지만, 실시예들의 사상을 벗어나지 않으면서 다양한 수정들, 대안적인 구성들 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 회피하기 위해서, 다수의 잘 알려진 프로세스들 및 엘리먼트들은 설명되지 않았다. 이에 따라서, 위의 설명은 기술의 범위를 제한하는 것으로 간주되지 않아야 한다.
[0058] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한 하위 한계값의 최소 자릿수의 단 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값들 또는 그 범위에 속하는 명시되지 않은 값들과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 각각의 소범위가 포함된다. 이러한 소범위의 상위 한계값 및 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지, 둘 모두가 그러한 소범위에서 제외되는지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0059] 본원에서 그리고 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들은, 문맥이 명확하게 달리 지시하지 않는 한, 복수의 언급들을 포함한다. 따라서, 예컨대, "가열기"에 대한 언급은 복수의 그러한 가열기들을 포함하고, "돌출부"에 대한 언급은 당업자들에게 알려진 하나 이상의 돌출부들 및 이들의 등가물들에 대한 언급을 포함하는 식이다.
[0060] 또한, 본 명세서에서 그리고 다음의 청구항들에서 사용되는 경우, "포함한다(comprise)", "포함하는(comprising)", "함유한다(contain)", "함유하는(containing)", "포함한다(include)", 그리고 "포함하는(including)"이란 단어들은 진술된 특징들, 인티저(integer)들, 컴포넌트들 또는 동작들의 존재를 특정하는 것으로 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 액트들 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (15)

  1. 반도체 프로세싱 챔버의 프로세싱 구역의 노출된 표면들 상에 실리콘 옥사이드 재료를 형성하는 단계;
    상기 실리콘 옥사이드 재료 위에 놓이는 실리콘 나이트라이드 재료를 형성하는 단계;
    상기 반도체 프로세싱 챔버의 상기 프로세싱 구역 내에 배치된 반도체 기판에 대해 증착 프로세스를 수행하는 단계; 및
    챔버 세정 프로세스를 수행하는 단계
    를 포함하는,
    반도체 프로세싱 방법.
  2. 제1 항에 있어서,
    상기 증착 프로세스는 탄소-함유 하드마스크 막을 포함하는,
    반도체 프로세싱 방법.
  3. 제1 항에 있어서,
    상기 실리콘 옥사이드 재료 및 상기 실리콘 나이트라이드 재료는 상기 반도체 프로세싱 챔버의 상기 프로세싱 구역 내의 기판 지지부 상에 형성되는,
    반도체 프로세싱 방법.
  4. 제3 항에 있어서,
    상기 증착 프로세스를 수행하는 단계 전에 상기 기판 지지부 상에 반도체 기판을 포지셔닝하는 단계를 더 포함하며, 상기 반도체 기판은 상기 기판 지지부 상에 형성된 상기 실리콘 나이트라이드 재료 상에 포지셔닝되는,
    반도체 프로세싱 방법.
  5. 제1 항에 있어서,
    상기 챔버 세정 프로세스는 할로겐-함유 전구체를 이용한 플라즈마 강화 세정을 포함하는,
    반도체 프로세싱 방법.
  6. 제1 항에 있어서,
    상기 반도체 기판은 평탄한 지지 표면을 갖는 양극성 정전 척을 포함하는 기판 지지부 상에 배치되는,
    반도체 프로세싱 방법.
  7. 제1 항에 있어서,
    상기 실리콘 옥사이드 재료는 제1 두께로 형성되고, 상기 실리콘 나이트라이드 재료는 상기 제1 두께보다 더 두꺼운 제2 두께로 형성되는,
    반도체 프로세싱 방법.
  8. 반도체 프로세싱 챔버의 프로세싱 구역에서 챔버 세정 프로세스를 수행하는 단계;
    상기 반도체 프로세싱 챔버의 상기 프로세싱 구역의 노출된 표면들 상에 실리콘 옥사이드 재료를 형성하는 단계;
    상기 실리콘 옥사이드 재료 위에 놓이는 실리콘 나이트라이드 재료를 형성하는 단계;
    상기 반도체 프로세싱 챔버의 상기 프로세싱 구역에 포지셔닝된 기판 지지부에 반도체 기판을 제공하는 단계; 및
    상기 반도체 기판에 대해 증착 프로세스를 수행하는 단계
    를 포함하는,
    반도체 프로세싱 방법.
  9. 제8 항에 있어서,
    상기 증착 프로세스는 텅스텐 카바이드 하드마스크 막을 포함하는,
    반도체 프로세싱 방법.
  10. 제8 항에 있어서,
    상기 실리콘 옥사이드 재료 및 상기 실리콘 나이트라이드 재료는 상기 기판 지지부에 상기 반도체 기판을 제공하는 단계 전에 상기 기판 지지부 상에 형성되는,
    반도체 프로세싱 방법.
  11. 제8 항에 있어서,
    상기 실리콘 옥사이드 재료는 약 20 nm 이하의 제1 두께로 형성되고, 상기 실리콘 나이트라이드 재료는 약 50 nm 이상의 제2 두께로 형성되는,
    반도체 프로세싱 방법.
  12. 제8 항에 있어서,
    상기 기판 지지부는, 상기 반도체 기판이 포지셔닝되는 제1 표면을 특징으로 하는 양극성 정전 척이고, 상기 제1 표면은 상기 제1 표면의 직경에 걸쳐 실질적으로 평탄한,
    반도체 프로세싱 방법.
  13. 반도체 프로세싱 챔버의 프로세싱 구역의 내부 표면들 상에 실리콘 옥사이드 재료를 제1 두께로 형성하는 단계;
    상기 실리콘 옥사이드 재료 위에 놓이는 실리콘 나이트라이드 재료를 형성하는 단계 ―상기 실리콘 나이트라이드 재료는 상기 제1 두께보다 더 두꺼운 제2 두께로 형성됨―;
    상기 반도체 프로세싱 챔버의 상기 프로세싱 구역에 포지셔닝된 기판 지지부에 반도체 기판을 제공하는 단계; 및
    상기 반도체 기판 상에 텅스텐-함유 재료를 형성하는 단계
    를 포함하는,
    반도체 프로세싱 방법.
  14. 제13 항에 있어서,
    상기 반도체 프로세싱 챔버로부터 상기 반도체 기판을 제거하는 단계; 및
    상기 반도체 프로세싱 챔버의 상기 프로세싱 구역에서 챔버 세정 프로세스를 수행하는 단계
    를 더 포함하는,
    반도체 프로세싱 방법.
  15. 제13 항에 있어서,
    상기 기판 지지부는 상기 반도체 기판이 포지셔닝되는 제1 표면을 특징으로 하는 양극성 정전 척이고, 상기 제1 표면은 실질적으로 평탄하고 상기 기판 지지부의 상기 제1 표면 상에 에지 링들 및 정렬 탭들이 없는,
    반도체 프로세싱 방법.
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