KR20220092016A - Display Device Including Dual Data Lines - Google Patents

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KR20220092016A
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gate
data
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이부흥
정의현
심다혜
김성훈
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엘지디스플레이 주식회사
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Abstract

Provided is a display device. The display device includes: a gate wiring extended in a first direction; a left data wiring and right data wiring extended in a second direction to intersect with the gate wiring; and a plurality of sub-pixels arranged in first and second directions. A plurality of sub-pixels of a pixel column in the first direction are connected to the same gate wiring and a plurality of sub-pixels of a pixel column in the second direction are alternatively connected to the left data wiring and right data wiring.

Description

듀얼 데이터배선을 포함하는 표시장치{Display Device Including Dual Data Lines}Display Device Including Dual Data Lines

본 발명은 표시장치에 관한 것으로, 특히 좌데이터배선 및 우데이터배선을 통하여 데이터전압을 부화소에 공급하는 듀얼 데이터배선을 포함하는 표시장치에 관한 것이다. The present invention relates to a display device, and more particularly, to a display device including a dual data line for supplying a data voltage to a sub-pixel through a left data line and a right data line.

최근, 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판표시장치(flat panel display)가 널리 개발되어 다양한 분야에 적용되고 있다. Recently, a flat panel display having excellent characteristics such as reduction in thickness, weight reduction, and low power consumption has been widely developed and applied to various fields.

다양한 평판표시장치 중에서, 액정표시장치(liquid crystal display device: LCD), 유기발광다이오드 표시장치(organic light emitting diode display device: OLED), 마이크로 엘이디 표시장치(micro light emitting diode display device: μ-LED), 그리고 양자점 발광다이오드 표시장치(quantum dot light emitting diode display device: QLED) 등이 널리 개발되어 적용되고 있다. Among various flat panel display devices, liquid crystal display device (LCD), organic light emitting diode display device (OLED), micro light emitting diode display device (μ-LED) , and a quantum dot light emitting diode display device (QLED) has been widely developed and applied.

이러한 표시장치는, 데이터 구동부로부터 출력되는 데이터전압을 표시패널의 화소에 공급하여 영상을 표시하는데, 해상도 증가에 따라 화소의 개수가 증가하고, 이에 따라 각 화소에 대한 데이터전압의 인가시간이 감소하여 데이터배선에 대한 충전시간이 감소하는 문제가 있다.In such a display device, the data voltage output from the data driver is supplied to the pixels of the display panel to display an image. As the resolution increases, the number of pixels increases, and accordingly, the application time of the data voltage to each pixel decreases. There is a problem in that the charging time for the data wiring is reduced.

또한, 화소의 개수 증가에 따라 데이터 구동부의 크기 및 개수가 증가하여 표시장치의 제조비용이 증가하는 문제가 있다.In addition, as the number of pixels increases, the size and number of data drivers increase, so that there is a problem in that the manufacturing cost of the display device increases.

본 발명은, 이러한 문제점을 해결하기 위하여 제시된 것으로, 충분한 충전시간이 확보되는 듀얼 데이터배선을 포함하는 표시장치를 제공하는 것을 목적으로 한다.The present invention has been proposed to solve this problem, and an object of the present invention is to provide a display device including a dual data line in which a sufficient charging time is secured.

또한, 본 발명은, 데이터 구동부의 크기 및 개수가 증가하는 것을 방지하고 제조비용이 절감되는 듀얼 데이터배선을 포함하는 표시장치를 제공하는 것을 목적으로 한다.Another object of the present invention is to provide a display device including a dual data line that prevents an increase in the size and number of data drivers and reduces manufacturing costs.

전술한 바와 같은 과제를 달성하기 위해, 본 발명은, 제1 방향으로 연장된 게이트배선과, 제2 방향으로 연장되어 게이트배선과 교차하는 좌 데이터배선 및 우 데이터배선과, 제1 및 제2 방향으로 배열된 다수의 부화소를 포함하며, 제1 방향의 화소열의 다수의 부화소는 동일 게이트배선에 연결되고, 제2 방향의 화소열의 다수의 부화소는 좌 데이터배선과 우 데이터배선에 번갈아 연결되는 표시장치를 제공한다.In order to achieve the above object, the present invention provides a gate line extending in a first direction, left and right data lines extending in a second direction and intersecting the gate line, first and second directions and a plurality of sub-pixels arranged as A display device is provided.

게이트배선은 첫 번째 게이트배선과 두 번째 게이트배선을 포함한다.The gate wiring includes a first gate wiring and a second gate wiring.

다수의 부화소 각각은, 구동 트랜지스터와 제1 내지 제9 트랜지스터 및 발광다이오드를 포함하고, 제1 내지 제9 트랜지스터는 첫 번째 및 두 번째 게이트전압과 발광전압에 따라 스위칭되며, 구동 트랜지스터는 스토리지 커패시터의 일 전극의 전압에 따라 스위칭되고 제2 트랜지스터에 연결되며, 제1 트랜지스터는 두 번째 게이트전압에 따라 스위칭 되고 구동 트랜지스터 및 제4 트랜지스터에 연결되며, 제2 트랜지스터는 두 번째 게이트전압에 따라 스위칭 되고 데이터전압을 전달하며, 제3 트랜지스터는 발광전압에 따라 스위칭 되고 제2 트랜지스터에 연결되며, 제4 트랜지스터는 발광전압에 따라 스위칭 되고 구동 트랜지스터에 연결되며, 제5 트랜지스터는 첫 번째 게이트전압에 따라 스위칭 되고 초기화전압을 전달하며, 제6 트랜지스터는 첫 번째 게이트전압에 따라 스위칭 되고 초기화전압을 전달하며, 제7 트랜지스터는 발광전압에 따라 스위칭되고 고전위전압을 전달하며, 제8 트랜지스터는 첫 번째 게이트전압에 따라 스위칭되고 기준전압을 전달하며, 제9 트랜지스터는 두 번째 게이트전압에 따라 스위칭되고 기준전압을 전달하며, 발광다이오드는 제4 트랜지스터에 연결된다.Each of the plurality of sub-pixels includes a driving transistor, first to ninth transistors, and a light emitting diode, the first to ninth transistors are switched according to first and second gate voltages and a light emitting voltage, and the driving transistor is a storage capacitor is switched according to the voltage of one electrode and connected to the second transistor, the first transistor is switched according to the second gate voltage and is connected to the driving transistor and the fourth transistor The data voltage is transferred, the third transistor is switched according to the emission voltage and is connected to the second transistor, the fourth transistor is switched according to the emission voltage and is connected to the driving transistor, and the fifth transistor is switched according to the first gate voltage and transmits the initialization voltage, the sixth transistor is switched according to the first gate voltage and transmits the initialization voltage, the seventh transistor is switched according to the emission voltage and transmits the high potential voltage, and the eighth transistor is the first gate voltage is switched and transmits the reference voltage, the ninth transistor is switched according to the second gate voltage and transmits the reference voltage, and the light emitting diode is connected to the fourth transistor.

제5 및 제6 트랜지스터는 이중 게이트 구조를 이룬다.The fifth and sixth transistors form a double gate structure.

제5 및 제6 트랜지스터는 제2 방향의 화소열에서 이전 단의 부화소의 발광다이오드에 연결된다.The fifth and sixth transistors are connected to the light emitting diodes of the sub-pixels of the previous stage in the pixel column in the second direction.

제1 트랜지스터는 이중 게이트 구조를 가진다.The first transistor has a double gate structure.

제1 트랜지스터 및 좌 데이터배선 또는 우 데이터배선 사이에는 데이터 차단층이 구비되고, 데이터 차단층은 직류 전압에 연결된다.A data blocking layer is provided between the first transistor and the left or right data line, and the data blocking layer is connected to a DC voltage.

데이터전압을 좌 데이터배선과 우 데이터배선에 순차적으로 전달하는 제1 및 제2 먹스스위치를 더 포함하고, 제1 및 제2 먹스스위치는 데이터 구동부의 하나의 출력단자에 연결된다.It further includes first and second mux switches sequentially transferring the data voltage to the left data line and the right data line, wherein the first and second mux switches are connected to one output terminal of the data driver.

본 발명의 표시장치는 제1 방향에 평행한 단변과 제2 방향에 평행한 장변을 가진다.The display device of the present invention has a short side parallel to the first direction and a long side parallel to the second direction.

데이터 구동부는 표시장치의 단변에 위치한다.The data driver is located on the short side of the display device.

본 발명은, 좌데이터배선 및 우데이터배선으로 이루어지는 듀얼 데이터배선을 통하여 표시패널의 부화소에 데이터전압을 공급함으로써, 듀얼 데이터배선에 대한 충분한 충전시간, 즉, 샘플링 시간을 확보할 수 있다. According to the present invention, a sufficient charging time for the dual data line, that is, a sampling time, can be secured by supplying a data voltage to the sub-pixels of the display panel through the dual data line including the left data line and the right data line.

또한, 좌 데이터배선 및 우 데이터배선을 데이터 구동부의 하나의 출력단자에 연결함으로써, 데이터 구동부의 출력단자의 개수가 증가하지 않는다. 이에 따라, 데이터 구동부의 크기 및 개수가 증가하지 않는다.Also, by connecting the left data line and the right data line to one output terminal of the data driver, the number of output terminals of the data driver does not increase. Accordingly, the size and number of data drivers do not increase.

본 발명의 표시장치를 포트레이트 구조에 적용함으로써, 화소의 개수가 증가하더라도 데이터 구동부의 크기 및 개수를 최소화하거나 줄여 제조비용을 절감할 수 있다. By applying the display device of the present invention to the portrait structure, even if the number of pixels is increased, manufacturing cost can be reduced by minimizing or reducing the size and number of data drivers.

또한, 본 발명의 표시장치를 포트레이트 구조에 적용함으로써, 플렉서블 디스플레이에 적용이 용이하며, 멀티 커브를 구현할 수 있다. In addition, by applying the display device of the present invention to a portrait structure, it is easy to apply to a flexible display, and a multi-curve can be implemented.

도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 표시장치의 표시패널의 구성을 개략적으로 도시한 도면이다.
도 3은 본 발명의 실시예에 따른 표시장치의 부화소를 도시한 회로도이다.
도 4는 본 발명의 실시예에 따른 표시장치의 구동 타이밍도이다.
도 5는 본 발명의 실시예에 따른 표시장치의 개략적인 평면도이다.
도 6은 도 5에서 A1영역을 확대한 평면도이다.
도 7은 도 6의 I-I'선에 대응하는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 랜드스케이프 구조의 표시장치를 개략적으로 도시한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 포트레이트 구조의 표시장치를 개략적으로 도시한 도면이다.1 is a diagram schematically illustrating a display device according to an embodiment of the present invention.
2 is a diagram schematically illustrating a configuration of a display panel of a display device according to an exemplary embodiment of the present invention.
3 is a circuit diagram illustrating a sub-pixel of a display device according to an exemplary embodiment of the present invention.
4 is a driving timing diagram of a display device according to an exemplary embodiment of the present invention.
5 is a schematic plan view of a display device according to an embodiment of the present invention.
6 is an enlarged plan view of area A1 in FIG. 5 .
7 is a cross-sectional view corresponding to the line II' of FIG. 6 .
8 is a diagram schematically illustrating a display device having a landscape structure according to an embodiment of the present invention.
9 is a diagram schematically illustrating a display device having a portrait structure according to another embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 표시장치에 대하여 상세히 설명한다. Hereinafter, a display device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 도시한 도면으로, 일례로, 표시장치는 유기발광다이오드 표시장치일 수 있다. 1 is a diagram schematically illustrating a display device according to an embodiment of the present invention. As an example, the display device may be an organic light emitting diode display.

도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 표시장치(100)는, 표시패널(110), 타이밍 제어부(120), 데이터 구동부(130), 감마부(132), 그리고 게이트 구동부(140)를 포함한다.1 , the display device 100 according to the embodiment of the present invention includes a display panel 110 , a timing controller 120 , a data driver 130 , a gamma part 132 , and a gate driver ( 140).

타이밍 제어부(120)는, 그래픽카드 또는 TV시스템과 같은 외부 시스템(미도시)으로부터 전달되는 영상신호와 데이터인에이블신호, 수평동기신호, 수직동기신호, 및 클럭 등의 다수의 타이밍신호를 이용하여 영상데이터, 데이터제어신호 및 게이트제어신호를 생성할 수 있다. 그리고, 타이밍 제어부(120)는 생성된 영상데이터 및 데이터제어신호를 데이터 구동부(130)로 전달하고, 생성된 게이트제어신호를 게이트 구동부(140)로 전달한다.The timing controller 120 uses a plurality of timing signals, such as an image signal and a data enable signal, a horizontal synchronization signal, a vertical synchronization signal, and a clock, transmitted from an external system (not shown) such as a graphic card or a TV system. It is possible to generate image data, a data control signal, and a gate control signal. The timing controller 120 transfers the generated image data and data control signal to the data driver 130 , and transfers the generated gate control signal to the gate driver 140 .

데이터 구동부(130)는, 타이밍 제어부(120)로부터 전달되는 데이터제어신호 및 영상데이터를 이용하여 데이터신호인 데이터전압을 생성하고, 생성된 데이터전압을 표시패널(110)의 데이터배선(DLL(m), DLR(m))에 인가한다. 여기서, m은 자연수이다.The data driver 130 generates a data voltage that is a data signal by using the data control signal and image data transmitted from the timing controller 120 , and applies the generated data voltage to the data line DLL(m) of the display panel 110 . ), and DLR(m)). Here, m is a natural number.

감마부(132)는, 데이터 구동부(130)의 영상데이터에 대응되는 데이터전압을 데이터 구동부(130)로 전달한다.The gamma unit 132 transmits a data voltage corresponding to the image data of the data driver 130 to the data driver 130 .

게이트 구동부(140)는, 타이밍 제어부(120)로부터 전달되는 게이트제어신호를 이용하여 게이트신호인 게이트전압을 생성하고, 생성된 게이트전압을 표시패널(110)의 게이트배선(GL(n))에 인가한다. 여기서, n은 자연수이다.The gate driver 140 generates a gate voltage, which is a gate signal, by using the gate control signal transmitted from the timing controller 120 , and applies the generated gate voltage to the gate line GL(n) of the display panel 110 . approve Here, n is a natural number.

게이트 구동부(140)는, 게이트배선(GL(n))과 데이터배선(DLL(m), DLR(m)) 및 화소(P)가 형성되는 표시패널(110)의 기판에 함께 형성되는 게이트-인-패널(gate in panel: GIP) 타입일 수 있다.The gate driver 140 includes a gate line formed together on the substrate of the display panel 110 on which the gate line GL(n), the data lines DLL(m), DLR(m), and the pixel P are formed. It may be a gate in panel (GIP) type.

표시패널(110)은, 게이트전압 및 데이터전압을 이용하여 영상을 표시하는데, 이를 위하여 표시영역에 배치되는 다수의 화소(P), 다수의 게이트배선(GL(n)), 다수의 좌 데이터배선(DLL(m)) 및 우 데이터배선(DLR(m))을 포함한다. The display panel 110 displays an image using a gate voltage and a data voltage. For this purpose, a plurality of pixels P, a plurality of gate lines GL(n), and a plurality of left data lines are disposed in the display area. (DLL(m)) and a right data line (DLR(m)).

다수의 화소(P)의 각각은 제1, 제2, 제3 부화소(SP1, SP2, SP3)를 포함하고, 게이트배선(GL(n))과 좌 데이터배선(DLL(m)) 및 우 데이터배선(DLR(m))은 서로 교차하여 제1, 제2, 제3 부화소(SP1, SP2, SP3)를 정의한다. 일례로, 제1, 제2, 제3 부화소(SP1, SP2, SP3)는 각각 적, 녹, 청색 부화소일 수 있다.Each of the plurality of pixels P includes first, second, and third sub-pixels SP1, SP2, and SP3, and includes a gate line GL(n), a left data line DLL(m), and a right The data lines DLR(m) cross each other to define first, second, and third sub-pixels SP1, SP2, and SP3. For example, the first, second, and third sub-pixels SP1 , SP2 , and SP3 may be red, green, and blue sub-pixels, respectively.

각 부화소(SP1, SP2, SP3)의 좌측 및 우측에는 각각 좌 데이터배선(DLL(m)) 및 우 데이터배선(DLR(m))이 배치될 수 있다. 즉, 좌 데이터배선(DLL(m))과 우 데이터배선(DLR(m))의 사이에 각 부화소(SP1, SP2, SP3)가 위치한다.A left data line DLL(m) and a right data line DLR(m) may be disposed on the left and right sides of each of the sub-pixels SP1 , SP2 , and SP3 , respectively. That is, the sub-pixels SP1, SP2, and SP3 are positioned between the left data line DLL(m) and the right data line DLR(m).

제1, 제2, 제3 부화소(SP1, SP2, SP3)의 각각은 하나의 게이트배선(GL(n))과 하나의 좌 데이터배선(DLL(m)) 또는 우 데이터배선(DLR(m))에 연결된다. Each of the first, second, and third sub-pixels SP1, SP2, and SP3 includes one gate line GL(n) and one left data line DLL(m) or a right data line DLR(m). )) is connected to

여기서, 하나의 수평화소열의 제1, 제2, 제3 부화소(SP1, SP2, SP3)는 동일 게이트배선(GL(n))에 연결되고, 하나의 수직화소열의 제1, 제2, 제3 부화소(SP1, SP2, SP3)는 좌 데이터배선(DLL(m)) 및 우 데이터배선(DLR(m))에 번갈아 연결된다. 이에 따라, 일 수평화소열의 제1, 제2, 제3 부화소(SP1, SP2, SP3)는 좌 데이터배선(DLL(m))에 연결되고, 다음 수평화소열의 제1, 제2, 제3 부화소(SP1, SP2, SP3)는 우 데이터배선(DLR(m))에 연결된다.Here, the first, second, and third sub-pixels SP1, SP2, and SP3 of one horizontal pixel column are connected to the same gate line GL(n), and the first, second, and third sub-pixels of one vertical pixel column are connected to the same gate line GL(n). The three sub-pixels SP1, SP2, and SP3 are alternately connected to the left data line DLL(m) and the right data line DLR(m). Accordingly, the first, second, and third subpixels SP1 , SP2 , and SP3 of one horizontal pixel string are connected to the left data line DLL(m), and the first, second, and third subpixels of the next horizontal pixel string are connected to each other. The sub-pixels SP1, SP2, and SP3 are connected to the right data line DLR(m).

예를 들어, n이 1일 때, 제n 수평화소열인 제1 수평화소열에서, 제1 부화소(SP1)는 제1 게이트배선(GL(1)) 및 제1 좌 데이터배선(DLL(1))에 연결되고, 제2 부화소(SP2)는 제1 게이트배선(GL(1)) 및 제2 좌 데이터배선(DLL(2))에 연결되며, 제3 부화소(SP3)는 제1 게이트배선(GL(1)) 및 제3 좌 데이터배선(DLL(3))에 연결될 수 있다. For example, when n is 1, in the first horizontal pixel column that is the nth horizontal pixel column, the first sub-pixel SP1 is the first gate line GL( 1 ) and the first left data line DLL( 1)), the second subpixel SP2 is connected to the first gate line GL(1) and the second left data line DLL(2), and the third subpixel SP3 is It may be connected to the first gate line GL( 1 ) and the third left data line DLL( 3 ).

또한, n이 1일 때, 제(n+1) 수평화소열인 제2 수평화소열에서, 제1 부화소(SP1)는 제2 게이트배선(GL(2)) 및 제1 우 데이터배선(DLR(1))에 연결되고, 제2 부화소(SP2)는 제2 게이트배선(GL(2)) 및 제2 우 데이터배선(DLR(2))에 연결되며, 제3 부화소(SP3)는 제2 게이트배선(GL(2)) 및 제3 우 데이터배선(DLR(3))에 연결될 수 있다.In addition, when n is 1, in the second horizontal pixel column that is the (n+1)th horizontal pixel column, the first sub-pixel SP1 includes the second gate line GL( 2 ) and the first right data line GL( 2 ). DLR(1)), the second sub-pixel SP2 is connected to the second gate line GL(2) and the second right data line DLR(2), and the third sub-pixel SP3 may be connected to the second gate line GL( 2 ) and the third right data line DLR( 3 ).

본 발명의 표시장치(100)가 유기발광다이오드 표시장치일 때, 제1, 제2, 제3 부화소(SP1, SP2, SP3)의 각각은 스위칭 박막트랜지스터, 구동 박막트랜지스터 및 센싱 박막트랜지스터와 같은 다수의 박막트랜지스터와, 스토리지 커패시터 및 발광다이오드를 포함할 수 있으며, 이에 대해, 추후 상세히 설명한다.When the display device 100 of the present invention is an organic light emitting diode display, each of the first, second, and third sub-pixels SP1, SP2, and SP3 is a switching thin film transistor, a driving thin film transistor, and a sensing thin film transistor. It may include a plurality of thin film transistors, a storage capacitor, and a light emitting diode, which will be described later in detail.

도 2는 본 발명의 실시예에 따른 표시장치의 표시패널의 구성을 개략적으로 도시한 도면으로, 도 1을 함께 참조하여 설명한다. FIG. 2 is a diagram schematically illustrating a configuration of a display panel of a display device according to an embodiment of the present invention, which will be described with reference to FIG. 1 .

도 2에 도시한 바와 같이, 본 발명의 실시예에 따른 표시패널(110)은 다수의 제1 및 제2 먹스스위치(MT1, MT2)와 다수의 부화소(SPnm)를 포함한다. 여기서, n과 m은 자연수이다.As shown in FIG. 2 , the display panel 110 according to the embodiment of the present invention includes a plurality of first and second mux switches MT1 and MT2 and a plurality of sub-pixels SPnm. Here, n and m are natural numbers.

각 부화소(SPnm)는 하나의 게이트배선(GL(n))과 하나의 좌 데이터배선(DLL(m)) 또는 우 데이터배선(DLR(m))에 연결된다. Each subpixel SPnm is connected to one gate line GL(n) and one left data line DLL(m) or a right data line DLR(m).

각 게이트배선(GL(n))은 첫 번째 게이트배선(GL1(n))과 두 번째 게이트배선(GL2(n))을 포함할 수 있다. 그리고, 하나의 수평화소열의 부화소(SPnm)는 첫 번째 게이트배선(GL1(n)) 및 두 번째 게이트배선(GL2(n)) 모두와 연결된다.Each gate line GL(n) may include a first gate line GL1(n) and a second gate line GL2(n). In addition, the sub-pixel SPnm of one horizontal pixel column is connected to both the first gate line GL1(n) and the second gate line GL2(n).

예를 들어, 제1 수평화소열의 부화소(SP1m)는 좌 데이터배선(DLL(m))에 연결되고, 제2 수평화소열의 부화소(SP2m)는 우 데이터배선(DLR(m))에 연결되며, 제3 수평화소열의 부화소(SP3m)는 좌 데이터배선(DLL(m))에 연결되고, 제n 수평화소열의 부화소(SPnm)는 우 데이터배선(DLR(m))에 연결된다.For example, the subpixel SP1m of the first horizontal pixel column is connected to the left data line DLL(m), and the subpixel SP2m of the second horizontal pixel column is connected to the right data line DLR(m)). The subpixel SP3m of the third horizontal pixel column is connected to the left data line DLL(m), and the subpixel SPnm of the nth horizontal pixel column is connected to the right data line DLR(m).

여기서, 제n 수평화소열의 부화소(SPnm)까지만 도시하였으나, 본 발명은 이에 제한되지 않으며, 제(n+1) 수평화소열이 더 구비될 수 있다. 또한, 제m 수직화소열의 부화소(SPnm)까지만 도시하였으나, 본 발명은 이에 제한되지 않으며, 제(m+1) 수직화소열이 더 구비될 수 있다.Here, only the sub-pixels (SPnm) of the n-th horizontal pixel column are illustrated, but the present invention is not limited thereto, and an (n+1)-th horizontal pixel column may be further provided. In addition, although only the sub-pixels (SPnm) of the mth vertical pixel row are illustrated, the present invention is not limited thereto, and an (m+1)th vertical pixel row may be further provided.

한편, 다수의 제1 및 제2 먹스스위치(MT1, MT2)는 제1 및 제2 먹스신호(MUX1, MUX2)에 따라 데이터 구동부(130)의 다수의 버퍼(도시하지 않음)로부터 출력되는 다수의 데이터전압(Vdata)을 데이터배선(DLL(m), DLR(m))에 순차적으로 전달한다.On the other hand, the plurality of first and second mux switches MT1 and MT2 are a plurality of buffers (not shown) output from the plurality of buffers (not shown) of the data driver 130 according to the first and second multiplex signals MUX1 and MUX2 . The data voltage Vdata is sequentially transferred to the data lines DLL(m) and DLR(m).

여기서, 제1 먹스스위치(MT1)는 좌 데이터배선(DLL(m))에 연결되고, 제2 먹스스위치(MT2)는 우 데이터배선(DLR(m))에 연결되며, 하나의 수직화소열에 대응하는 제1 및 제2 먹스스위치(MT1, MT2)는 데이터 구동부(130)의 1개의 출력단자, 즉, 채널에 연결된다. Here, the first mux switch MT1 is connected to the left data line DLL(m), and the second mux switch MT2 is connected to the right data line DLR(m), and corresponds to one vertical pixel column. The first and second mux switches MT1 and MT2 are connected to one output terminal of the data driver 130 , that is, a channel.

다수의 제1 먹스스위치(MT1)는 제1 먹스신호(MUX1)에 따라, 좌 데이터전압(VDL)을 좌 데이터배선(DLL(m))에 순차적으로 전달할 수 있다. 그리고, 다수의 제2먹스스위치(MT2)는 제2 먹스신호(MUX2)에 따라, 우 데이터전압(VDR)을 우 데이터배선(DLR(m))에 순차적으로 전달할 수 있다.The plurality of first mux switches MT1 may sequentially transfer the left data voltage VDL to the left data line DLL(m) according to the first mux signal MUX1 . In addition, the plurality of second mux switches MT2 may sequentially transfer the right data voltage VDR to the right data line DLR(m) according to the second mux signal MUX2 .

따라서, 제1 수평화소열의 부화소(SP1m)는 좌 데이터전압인 제1 데이터전압(VDL(1))을 인가 받고, 제2 수평화소열의 부화소(SP2m)는 우 데이터전압인 제2 데이터전압(VDR(2))을 인가 받으며, 제3 수평화소열의 부화소(SP3m)는 좌 데이터전압인 제3 데이터전압(VDL(3))을 인가 받고, 제n 수평화소열의 부화소(SPnm)는 우 데이터전압인 제n 데이터전압(VDR(n))을 인가 받는다. Accordingly, the sub-pixel SP1m of the first horizontal pixel column receives the first data voltage VDL(1) which is the left data voltage, and the sub-pixel SP2m of the second horizontal pixel column receives the second data voltage that is the right data voltage. (VDR(2)) is applied, the sub-pixel SP3m of the third horizontal pixel column receives the third data voltage VDL(3), which is the left data voltage, and the sub-pixel SPnm of the n-th horizontal pixel column The n-th data voltage VDR(n), which is the right data voltage, is applied.

다수의 부화소(SPnm)는 다수의 제1 및 제2 먹스스위치(MT1, MT2)와 데이터배선(DLL(m), DLR(m))을 통하여 전달되는 다수의 데이터전압(Vdata)을 이용하여 영상을 표시한다. The plurality of sub-pixels SPnm uses a plurality of first and second mux switches MT1 and MT2 and a plurality of data voltages Vdata transmitted through data lines DLL(m) and DLR(m). Display the image.

이와 같이, 본 발명의 실시예에 따른 표시장치(100)에서는, 데이터 구동부(130)의 1개의 출력단자, 즉, 채널로부터 순차적으로 출력되는 데이터전압(Vdata)이 표시패널(110)의 다수의 제1 및 제2 먹스스위치(MT1, MT2)를 통하여 하나의 수직화소열의 인접한 두 개의 부화소(SPnm)에 순차적으로 전달된다.As described above, in the display device 100 according to the embodiment of the present invention, the data voltage Vdata sequentially output from one output terminal of the data driver 130 , that is, the channel, is output to a plurality of the display panel 110 . It is sequentially transferred to two adjacent sub-pixels SPnm of one vertical pixel column through the first and second mux switches MT1 and MT2.

이에 따라, 데이터 구동부(130)의 출력단자의 개수, 즉, 핀 수가 증가되지 않는다. Accordingly, the number of output terminals of the data driver 130 , that is, the number of pins does not increase.

또한, 하나의 수직화소열의 부화소(SPnm)가 좌 데이터배선(DLL(m)) 및 우 데이터배선(DLR(m))에 번갈아 연결됨으로써, 샘플링 시간을 증가시킬 수 있다. Also, since the sub-pixels SPnm of one vertical pixel column are alternately connected to the left data line DLL(m) and the right data line DLR(m), the sampling time may be increased.

도 3은 본 발명의 실시예에 따른 표시장치의 부화소를 도시한 회로도로, 유기발광다이오드 표시장치를 일례로 도시한다. 도 3은 하나의 수직화소열에서 제n 부화소(SP(n))와 제(n+1) 부화소(SP(n+1))를 도시하며, 도 2를 함께 참조하여 설명한다.3 is a circuit diagram illustrating a sub-pixel of a display device according to an embodiment of the present invention, and shows an organic light emitting diode display device as an example. 3 illustrates an n-th sub-pixel SP(n) and an (n+1)-th sub-pixel SP(n+1) in one vertical pixel column, which will be described with reference to FIG. 2 together.

도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 표시장치의 표시패널의 각 부화소(SP(n), SP(n+1))는 구동 트랜지스터(DT), 제1 내지 제9 트랜지스터(T1 내지 T9), 스토리지 커패시터(Cst), 그리고 발광다이오드(De)를 포함한다. 여기서, 스토리지 커패시터(Cst)의 제1 전극은 제1 노드(N1)에 연결되고, 제2 전극은 제2 노드(N2)에 연결된다. As shown in FIG. 3 , each of the sub-pixels SP(n) and SP(n+1) of the display panel of the display device according to the embodiment of the present invention includes a driving transistor DT and first to ninth transistors. (T1 to T9), a storage capacitor (Cst), and a light emitting diode (De). Here, the first electrode of the storage capacitor Cst is connected to the first node N1 , and the second electrode is connected to the second node N2 .

예를 들어, 구동 트랜지스터(DT)와 제1 내지 제9 트랜지스터(T1 내지 T9)는 P타입 일 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 구동 트랜지스터(DT)와 제1 내지 제9 트랜지스터(T1 내지 T9)는 N타입 일 수도 있다. For example, the driving transistor DT and the first to ninth transistors T1 to T9 may be P-type. However, the present invention is not limited thereto, and the driving transistor DT and the first to ninth transistors T1 to T9 may be N-type.

구동 트랜지스터(DT)는 스토리지 커패시터(Cst)의 제2 전극, 즉, 제2 노드(N2)의 전압에 따라 스위칭 되고, 제1 내지 제9 트랜지스터(T1 내지 T9)의 각각은 첫 번째 게이트전압(S1(n), S1(n+1))과 두 번째 게이트전압(S2(n), S2(n+1)) 및 발광전압(EM(n), EM(n+1)) 중 하나에 따라 스위칭된다. The driving transistor DT is switched according to the voltage of the second electrode of the storage capacitor Cst, that is, the second node N2, and each of the first to ninth transistors T1 to T9 has a first gate voltage ( S1(n), S1(n+1)), the second gate voltage S2(n), S2(n+1)), and one of the emission voltages EM(n), EM(n+1)) is switched

구체적으로, 구동 트랜지스터(DT)는 스토리지 커패시터(Cst)의 제2 전극의 전압에 따라 스위칭 될 수 있다. 구동 트랜지스터(DT)의 게이트전극은 스토리지 커패시터(Cst)의 제2 전극, 제1 트랜지스터(T1)의 드레인전극, 그리고 제5 트랜지스터(T5)의 소스전극에 연결될 수 있다. 그리고, 구동 트랜지스터(DT)의 소스전극은 제2 트랜지스터(T2)의 드레인전극과 제3 트랜지스터(T3)의 소스전극에 연결되며, 구동 트랜지스터(DT)의 드레인전극은 제1 및 제4 트랜지스터(T1, T4)의 소스전극에 연결된다.Specifically, the driving transistor DT may be switched according to the voltage of the second electrode of the storage capacitor Cst. The gate electrode of the driving transistor DT may be connected to the second electrode of the storage capacitor Cst, the drain electrode of the first transistor T1 , and the source electrode of the fifth transistor T5 . In addition, the source electrode of the driving transistor DT is connected to the drain electrode of the second transistor T2 and the source electrode of the third transistor T3 , and the drain electrode of the driving transistor DT is connected to the first and fourth transistors ( It is connected to the source electrode of T1, T4).

제1 트랜지스터(T1)는 두 번째 게이트전압(S2(n), S2(n+1))에 따라 스위칭 될 수 있다. 제1 트랜지스터(T1)의 게이트전극은 두 번째 게이트배선(GL2(n), GL2(n+1))에 연결되어 두 번째 게이트전압(S2(n), S2(n+1))을 인가 받고, 제1 트랜지스터(T1)의 소스전극은 구동 트랜지스터(DT)의 드레인전극 및 제4 트랜지스터(T4)의 소스전극에 연결될 수 있다. 그리고, 제1 트랜지스터(T1)의 드레인전극은 스토리지 커패시터(Cst)의 제2 전극, 구동 트랜지스터(DT)의 게이트 전극, 및 제5 트랜지스터(T5)의 소스전극에 연결된다. 이러한 제1 트랜지스터(T1)는 듀얼 게이트 구조를 가질 수 있다. The first transistor T1 may be switched according to the second gate voltage S2(n) and S2(n+1). The gate electrode of the first transistor T1 is connected to the second gate wiring GL2(n), GL2(n+1) to receive the second gate voltage S2(n), S2(n+1). , a source electrode of the first transistor T1 may be connected to a drain electrode of the driving transistor DT and a source electrode of the fourth transistor T4 . The drain electrode of the first transistor T1 is connected to the second electrode of the storage capacitor Cst, the gate electrode of the driving transistor DT, and the source electrode of the fifth transistor T5. The first transistor T1 may have a dual gate structure.

스위칭 트랜지스터인 제2 트랜지스터(T2)는 두 번째 게이트전압(S2(n), S2(n+1))에 따라 스위칭 되어 데이터전압(Vdata)을 전달한다. 이러한 제2 트랜지스터(T2)의 게이트전극은 두 번째 게이트배선(GL2(n), GL2(n+1))에 연결되어 두 번째 게이트전압(S2(n), S2(n+1))을 인가 받을 수 있다. 그리고, 제2 트랜지스터(T2)의 소스전극은 좌 데이터배선(DLL) 또는 우 데이터배선(DLR)에 연결되어 좌 데이터전압(VDL) 또는 우 데이터전압(VDR)을 전달하며, 제2 트랜지스터(T2)의 드레인전극은 구동 트랜지스터(DT)의 소스전극 및 제3 트랜지스터(T3)의 소스전극에 연결된다.The second transistor T2, which is a switching transistor, is switched according to the second gate voltages S2(n) and S2(n+1) to transmit the data voltage Vdata. The gate electrode of the second transistor T2 is connected to the second gate wiring GL2(n), GL2(n+1) to apply the second gate voltage S2(n), S2(n+1). can receive In addition, the source electrode of the second transistor T2 is connected to the left data line DLL or the right data line DLR to transmit the left data voltage VDL or the right data voltage VDR, and the second transistor T2 ) is connected to the source electrode of the driving transistor DT and the source electrode of the third transistor T3.

예를 들어, 제n 부화소(SP(n))의 제2 트랜지스터(T2)의 소스전극은 우 데이터배선(DLR)에 연결되어 우 데이터전압(VDR)을 전달하고, 제(n+1) 부화소(SP(n+1))의 제2 트랜지스터(T2)의 소스전극은 좌 데이터배선(DLL)에 연결되어 좌 데이터전압(VDL)을 전달할 수 있다. For example, the source electrode of the second transistor T2 of the nth subpixel SP(n) is connected to the right data line DLR to transmit the right data voltage VDR, and the (n+1)th The source electrode of the second transistor T2 of the subpixel SP(n+1) may be connected to the left data line DLL to transmit the left data voltage VDL.

제3 트랜지스터(T3)는 발광전압(EM(n), EM(n+1))에 따라 스위칭 될 수 있다. 제3 트랜지스터(T3)의 게이트전극은 발광전압(EM(n), EM(n+1))을 인가 받고, 제3 트랜지스터(T3)의 소스전극은 구동 트랜지스터(DT)의 소스전극 및 제2 트랜지스터(T2)의 드레인전극에 연결될 수 있다. 그리고, 제3 트랜지스터(T3)의 드레인전극은 제7 트랜지스터(T7)의 소스전극에 연결되고 고전위전압(VDD)을 인가 받는다.The third transistor T3 may be switched according to the emission voltages EM(n) and EM(n+1). The gate electrode of the third transistor T3 receives the emission voltages EM(n) and EM(n+1), and the source electrode of the third transistor T3 is the source electrode of the driving transistor DT and the second It may be connected to the drain electrode of the transistor T2. In addition, the drain electrode of the third transistor T3 is connected to the source electrode of the seventh transistor T7 and receives the high potential voltage VDD.

제4 트랜지스터(T4)는 발광전압(EM(n), EM(n+1))에 따라 스위칭 될 수 있다. 제4 트랜지스터(T4)의 게이트전극은 발광전압(EM(n), EM(n+1))을 인가 받고, 제4 트랜지스터(T4)의 소스전극은 구동 트랜지스터(DT)의 드레인전극 및 제1 트랜지스터(T1)의 소스전극에 연결될 수 있다. 그리고, 제4 트랜지스터(T4)의 드레인전극은 발광다이오드(De)의 애노드에 연결될 수 있다. The fourth transistor T4 may be switched according to the emission voltages EM(n) and EM(n+1). The gate electrode of the fourth transistor T4 receives the emission voltages EM(n) and EM(n+1), and the source electrode of the fourth transistor T4 has the drain electrode and the first electrode of the driving transistor DT. It may be connected to the source electrode of the transistor T1. In addition, the drain electrode of the fourth transistor T4 may be connected to the anode of the light emitting diode De.

또한, 제4 트랜지스터(T4)의 드레인전극은 다음 단, 즉, 다음 수평화소열의 제5 트랜지스터(T5)의 드레인전극 및 제6 트랜지스터(T6)의 소스전극에 연결될 수 있다. 즉, 제n 부화소(SP(n))의 제4 트랜지스터(T4)의 드레인전극은 제(n+1) 부화소(SP(n+1))의 제5 트랜지스터(T5)의 드레인전극 및 제6 트랜지스터(T6)의 소스전극에 연결된다.In addition, the drain electrode of the fourth transistor T4 may be connected to the next stage, that is, the drain electrode of the fifth transistor T5 and the source electrode of the sixth transistor T6 of the next horizontal pixel column. That is, the drain electrode of the fourth transistor T4 of the n-th sub-pixel SP(n) is the drain electrode of the fifth transistor T5 of the (n+1)-th sub-pixel SP(n+1) and It is connected to the source electrode of the sixth transistor T6.

제5 트랜지스터(T5)는 첫 번째 게이트전압(S1(n), S1(n+1))에 따라 스위칭 될 수 있다. 제5 트랜지스터(T5)의 게이트전극은 첫 번째 게이트배선(GL1(n), GL1(n+1))에 연결되어 첫 번째 게이트전압(S1(n), S1(n+1))을 인가 받을 수 있다. 그리고, 제5 트랜지스터(T5)의 소스전극은 구동 트랜지스터(DT)의 게이트전극, 스토리지 커패시터(Cst)의 제2 전극, 및 제1 트랜지스터(T1)의 드레인전극에 연결될 수 있다. 또한, 제5 트랜지스터(T5)의 드레인전극은 제6 트랜지스터(T6)의 소스전극 및 이전 단, 즉, 이전 수평화소열의 발광다이오드(De)의 애노드에 연결된다.The fifth transistor T5 may be switched according to the first gate voltages S1(n) and S1(n+1). The gate electrode of the fifth transistor T5 is connected to the first gate wiring GL1(n), GL1(n+1) to receive the first gate voltage S1(n), S1(n+1). can In addition, the source electrode of the fifth transistor T5 may be connected to the gate electrode of the driving transistor DT, the second electrode of the storage capacitor Cst, and the drain electrode of the first transistor T1 . In addition, the drain electrode of the fifth transistor T5 is connected to the source electrode of the sixth transistor T6 and the previous terminal, that is, the anode of the light emitting diode De of the previous horizontal pixel column.

제6 트랜지스터(T6)는 첫 번째 게이트전압(S1(n), S1(n+1))에 따라 스위칭 될 수 있다. 제6 트랜지스터(T6)의 게이트전극은 첫 번째 게이트배선(GL1(n), GL1(n+1))에 연결되어 첫 번째 게이트전압(S1(n), S1(n+1))을 인가 받을 수 있다. 그리고, 제6 트랜지스터(T6)의 소스전극은 제5 트랜지스터(T5)의 드레인전극 및 이전 단, 즉, 이전 수평화소열의 발광다이오드(De)의 애노드에 연결될 수 있다. 또한, 제6 트랜지스터(T6)의 드레인전극은 초기화전압(Vini)을 인가 받는다.The sixth transistor T6 may be switched according to the first gate voltages S1(n) and S1(n+1). The gate electrode of the sixth transistor T6 is connected to the first gate wiring GL1(n), GL1(n+1) to receive the first gate voltage S1(n), S1(n+1). can In addition, the source electrode of the sixth transistor T6 may be connected to the drain electrode of the fifth transistor T5 and the previous terminal, that is, the anode of the light emitting diode De of the previous horizontal pixel column. In addition, the drain electrode of the sixth transistor T6 receives the initialization voltage Vini.

여기서, 제5 및 제6 트랜지스터(T5, T6)는 듀얼 게이트 구조를 이룰 수 있다. 이에 따라, 제5 및 제6 트랜지스터(T5, T6)에 대응하는 면적을 줄여 좌 데이터배선(DLL)과 우 데이터배선(DLR)의 영역 확보에 유리한 구조를 제공할 수 있다. Here, the fifth and sixth transistors T5 and T6 may form a dual gate structure. Accordingly, by reducing the area corresponding to the fifth and sixth transistors T5 and T6 , it is possible to provide a structure advantageous for securing regions of the left data line DLL and the right data line DLR.

제7 트랜지스터(T7)는 발광전압(EM(n), EM(n+1))에 따라 스위칭 될 수 있다. 제7 트랜지스터(T7)의 게이트전극은 발광전압(EM(n), EM(n+1))을 인가 받을 수 있다. 그리고, 제7 트랜지스터(T7)의 소스전극은 제3 트랜지스터(T3)의 드레인전극에 연결되고 고전위전압(VDD)을 인가 받을 수 있다. 또한, 제7 트랜지스터(T7)의 드레인전극은 스토리지 커패시터(Cst)의 제1 전극과 제8 및 제9 트랜지스터(T8, T9)의 소스전극에 연결된다.The seventh transistor T7 may be switched according to the emission voltages EM(n) and EM(n+1). The gate electrode of the seventh transistor T7 may receive the emission voltages EM(n) and EM(n+1). In addition, the source electrode of the seventh transistor T7 may be connected to the drain electrode of the third transistor T3 and receive the high potential voltage VDD. Also, the drain electrode of the seventh transistor T7 is connected to the first electrode of the storage capacitor Cst and the source electrode of the eighth and ninth transistors T8 and T9.

제8 트랜지스터(T8)는 첫 번째 게이트전압(S1(n), S1(n+1))에 따라 스위칭 될 수 있다. 제8 트랜지스터(T8)의 게이트전극은 첫 번째 게이트배선(GL1(n), GL1(n+1))에 연결되어 첫 번째 게이트전압(S1(n), S1(n+1))을 인가 받을 수 있다. 그리고, 제8 트랜지스터(T8)의 소스전극은 스토리지 커패시터(Cst)의 제1 전극, 제7 트랜지스터(T7)의 드레인전극, 및 제9 트랜지스터(T9)의 소스전극에 연결될 수 있다. 또한, 제8 트랜지스터(T8)의 드레인전극은 제9 트랜지스터(T9)의 드레인전극에 연결되고 기준전압(Vref)을 인가 받는다.The eighth transistor T8 may be switched according to the first gate voltages S1(n) and S1(n+1). The gate electrode of the eighth transistor T8 is connected to the first gate wiring GL1(n), GL1(n+1) to receive the first gate voltage S1(n), S1(n+1). can The source electrode of the eighth transistor T8 may be connected to the first electrode of the storage capacitor Cst, the drain electrode of the seventh transistor T7, and the source electrode of the ninth transistor T9. Also, the drain electrode of the eighth transistor T8 is connected to the drain electrode of the ninth transistor T9 and receives the reference voltage Vref.

제9 트랜지스터(T9)는 두 번째 게이트전압(S2(n), S2(n+1))에 따라 스위칭 될 수 있다 .제9 트랜지스터(T9)의 게이트전극은 두 번째 게이트배선(GL2(n), GL2(n+1))에 연결되어 두 번째 게이트전압(S2(n), S2(n+1))을 인가 받을 수 있다. 그리고, 제9 트랜지스터(T9)의 소스전극은 스토리지 커패시터(Cst)의 제1전극, 제7 트랜지스터(T7)의 드레인전극, 및 제8 트랜지스터(T8)의 소스전극에 연결될 수 있다. 또한, 제9 트랜지스터(T9)의 드레인전극은 제8 트랜지스터(T9)의 드레인전극에 연결되고 기준전압(Vref)을 인가 받는다.The ninth transistor T9 may be switched according to the second gate voltage S2(n) and S2(n+1). The gate electrode of the ninth transistor T9 is the second gate wiring GL2(n). , GL2(n+1)) to receive the second gate voltages S2(n) and S2(n+1). The source electrode of the ninth transistor T9 may be connected to the first electrode of the storage capacitor Cst, the drain electrode of the seventh transistor T7, and the source electrode of the eighth transistor T8. In addition, the drain electrode of the ninth transistor T9 is connected to the drain electrode of the eighth transistor T9 and receives the reference voltage Vref.

스토리지 커패시터(Cst)는 고전위전압(VDD) 및 구동 트랜지스터(DT) 사이에 연결될 수 있다. 구체적으로, 스토리지 커패시터(Cst)의 제1 전극은 제7 트랜지스터(T7)의 드레인전극과 제8 및 제9 트랜지스터(T8, T9)의 소스전극에 연결될 수 있다. 그리고, 스토리지 커패시터(Cst)의 제2 전극은 구동 트랜지스터(DT)의 게이트전극, 제1 트랜지스터(T1)의 드레인전극, 및 제5 트랜지스터(T5)의 소스전극에 연결된다.The storage capacitor Cst may be connected between the high potential voltage VDD and the driving transistor DT. Specifically, the first electrode of the storage capacitor Cst may be connected to the drain electrode of the seventh transistor T7 and the source electrode of the eighth and ninth transistors T8 and T9 . The second electrode of the storage capacitor Cst is connected to the gate electrode of the driving transistor DT, the drain electrode of the first transistor T1, and the source electrode of the fifth transistor T5.

발광다이오드(De)는 제4 트랜지스터(T4)와 저전위전압(VSS) 사이에 연결되고, 구동 트랜지스터(DT)의 전류에 비례하는 휘도의 빛을 방출할 수 있다. 발광다이오드(De)의 애노드는 제4 트랜지스터(T4)의 드레인전극에 연결되고, 발광다이오드(De)의 캐소드는 저전위전압(VSS)을 인가 받는다. 또한, 발광다이오드(De)의 애노드는 다음 단, 즉, 다음 수평화소열의 제5 트랜지스터(T5)의 드레인전극 및 제6 트랜지스터(T6)의 소스전극에 연결된다. The light emitting diode De is connected between the fourth transistor T4 and the low potential voltage VSS, and may emit light having a luminance proportional to the current of the driving transistor DT. The anode of the light emitting diode De is connected to the drain electrode of the fourth transistor T4, and the cathode of the light emitting diode De is applied with the low potential voltage VSS. In addition, the anode of the light emitting diode De is connected to the next stage, that is, the drain electrode of the fifth transistor T5 and the source electrode of the sixth transistor T6 of the next horizontal pixel column.

이러한 표시장치의 각 부화소(SP)에서는, 제1 내지 제9 트랜지스터(T1 내지 T9)와 구동 트랜지스터(DT)가 초기화구간, 샘플링구간, 발광구간으로 구분되어 동작하는데, 이를 도 4를 참조하여 설명한다.In each sub-pixel SP of the display device, the first to ninth transistors T1 to T9 and the driving transistor DT are divided into an initialization period, a sampling period, and a light emission period. Explain.

도 4는 본 발명의 실시예에 따른 표시장치의 구동 타이밍도로, 도 3을 함께 참조하여 설명한다. 4 is a driving timing diagram of a display device according to an exemplary embodiment of the present invention, which will be described with reference to FIG. 3 .

도 4에 도시한 바와 같이, 제n 부화소(SP(n))에서, 초기화구간(TP1) 동안, 첫 번째 게이트전압(S1(n))에 의하여 제5 및 제6 트랜지스터(T5, T6)와 제8 트랜지스터(T8)가 턴-온(turn-on) 될 수 있다. 그리고, 두 번째 게이트전압(S2(n))에 의하여 제1, 제2, 제9 트랜지스터(T1, T2, T9)가 턴-오프(turn-off) 될 수 있다. 또한, 발광전압(EM(n))에 의하여 제3, 제4, 제7 트랜지스터(T3, T4, T7)가 턴-오프 될 수 있다. 따라서, 스토리지 커패시터(Cst)의 제1 전극의 전압은 기준전압(Vref)이 되고, 스토리지 커패시터(Cst)의 제2 전극의 전압은 초기화전압(Vini)이 된다. 이에 따라, 구동 트랜지스터(DT)의 게이트전극의 전압은 초기화전압(Vini)이 된다. 또한, 이전 단의 부화소의 발광다이오드(De)의 애노드의 전압은 초기화전압(Vini)이 된다. 예를 들어, 스토리지 커패시터(Cst)의 제1 노드(N1)의 전압은 기준전압(Vref)이 되고, 스토리지 커패시터(Cst)의 제2 노드(N2)의 전압은 초기화전압(Vini)이 된다. 이에 따라, 구동 트랜지스터(DT)의 게이트전극의 전압은 초기화전압(Vini)이 된다. 또한, 제(n-1) 부화소(SP(n-1))의 발광다이오드(De)의 애노드의 전압은 초기화전압(Vini)이 된다.As shown in FIG. 4 , in the n-th sub-pixel SP(n), during the initialization period TP1, the fifth and sixth transistors T5 and T6 by the first gate voltage S1(n) and the eighth transistor T8 may be turned on. Also, the first, second, and ninth transistors T1, T2, and T9 may be turned off by the second gate voltage S2(n). In addition, the third, fourth, and seventh transistors T3 , T4 , and T7 may be turned off by the emission voltage EM(n). Accordingly, the voltage of the first electrode of the storage capacitor Cst becomes the reference voltage Vref, and the voltage of the second electrode of the storage capacitor Cst becomes the initialization voltage Vini. Accordingly, the voltage of the gate electrode of the driving transistor DT becomes the initialization voltage Vini. In addition, the voltage of the anode of the light emitting diode De of the sub-pixel of the previous stage becomes the initialization voltage Vini. For example, the voltage of the first node N1 of the storage capacitor Cst becomes the reference voltage Vref, and the voltage of the second node N2 of the storage capacitor Cst becomes the initialization voltage Vini. Accordingly, the voltage of the gate electrode of the driving transistor DT becomes the initialization voltage Vini. In addition, the voltage of the anode of the light emitting diode De of the (n-1)th sub-pixel SP(n-1) becomes the initialization voltage Vini.

샘플링구간(TP2) 동안, 첫 번째 게이트전압(S1(n))에 의하여 제5 및 제6 트랜지스터(T5, T6)와 제8 트랜지스터(T8)가 턴-오프 될 수 있다. 그리고, 두 번째 게이트전압(S2(n))에 의하여 제1, 제2, 제9 트랜지스터(T1, T2, T9)가 턴-온 될 수 있다. 또한, 발광전압(EM(n))에 의하여 제3, 제4, 제7 트랜지스터(T3, T4, T7)가 턴-오프 될 수 있다. 따라서, 스토리지 커패시터(Cst)의 제1 전극 의 전압은 기준전압(Vref)으로 유지되고, 스토리지 커패시터(Cst)의 제2 전극의 전압은 우 데이터전압(VDR)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 감산한 값(VDR-Vth)이 된다. 이에 따라, 구동 트랜지스터(DT)의 게이트전극의 전압은 우 데이터전압(VDR)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 감산한 값(Vdata-Vth)이 된다. 예를 들어, 스토리지 커패시터(Cst)의 제1 노드(N1)의 전압은 기준전압(Vref)으로 유지되고, 스토리지 커패시터(Cst)의 제2 노드(N2)의 전압은 우 데이터전압(VDR)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 감산한 값(VDR-Vth)이 된다. 이에 따라, 구동 트랜지스터(DT)의 게이트전극의 전압은 우 데이터전압(VDR)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 감산한 값(Vdata-Vth)이 된다. During the sampling period TP2, the fifth and sixth transistors T5 and T6 and the eighth transistor T8 may be turned off by the first gate voltage S1(n). In addition, the first, second, and ninth transistors T1, T2, and T9 may be turned on by the second gate voltage S2(n). In addition, the third, fourth, and seventh transistors T3 , T4 , and T7 may be turned off by the emission voltage EM(n). Accordingly, the voltage of the first electrode of the storage capacitor Cst is maintained as the reference voltage Vref, and the voltage of the second electrode of the storage capacitor Cst is the right data voltage VDR to the threshold voltage of the driving transistor DT. It becomes a value (VDR-Vth) obtained by subtracting (Vth). Accordingly, the voltage of the gate electrode of the driving transistor DT becomes a value (Vdata-Vth) obtained by subtracting the threshold voltage Vth of the driving transistor DT from the right data voltage VDR. For example, the voltage of the first node N1 of the storage capacitor Cst is maintained as the reference voltage Vref, and the voltage of the second node N2 of the storage capacitor Cst is changed from the right data voltage VDR. It becomes a value VDR-Vth obtained by subtracting the threshold voltage Vth of the driving transistor DT. Accordingly, the voltage of the gate electrode of the driving transistor DT becomes a value (Vdata-Vth) obtained by subtracting the threshold voltage Vth of the driving transistor DT from the right data voltage VDR.

발광구간(TP3) 동안, 첫 번째 게이트전압(S1(n))에 의하여 제5 및 제6 트랜지스터(T5, T6)와 제8 트랜지스터(T8)가 턴-오프 될 수 있다. 그리고, 두 번째 게이트전압(S2(n))에 의하여 제1, 제2, 제9 트랜지스터(T1, T2, T9)가 턴-오프 될 수 있다. 또한, 발광전압(EM(n))에 의하여 제3, 제4, 제7 트랜지스터(T3, T4, T7)가 턴-온 뒬 수 있다. 따라서, 스토리지 커패시터(Cst)의 제1 전극의 전압은 고전위전압(VDD)이 되고, 스토리지 커패시터(Cst)의 제2 전극의 전압은 부스팅에 의하여 우 데이터전압(VDR)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 감산한 값에 제1 전극의 전압변화량(VDD-Vref)을 합산한 값((VDR-Vth)+(VDD-Vref))이 된다. 이에 따라, 구동 트랜지스터(DT)의 게이트전극의 전압은 우 데이터전압(VDR)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 감산한 값에 제1 전극의 전압변화량(VDD-Vref)을 합산한 값((VDR-Vth)+(VDD-Vref))이 된다. 예를 들어, 스토리지 커패시터(Cst)의 제1 노드(N1)의 전압은 고전위전압(VDD)이 되고, 스토리지 커패시터(Cst)의 제2 노드(N2)의 전압은 부스팅에 의하여 우 데이터전압(VDR)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 감산한 값에 제1 전극의 전압변화량(VDD-Vref)을 합산한 값((VDR-Vth)+(VDD-Vref))이 된다. 이에 따라, 구동 트랜지스터(DT)의 게이트전극의 전압은 우 데이터전압(VDR)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 감산한 값에 제1 전극의 전압변화량(VDD-Vref)을 합산한 값((VDR-Vth)+(VDD-Vref))이 된다.During the emission period TP3 , the fifth and sixth transistors T5 and T6 and the eighth transistor T8 may be turned off by the first gate voltage S1(n). In addition, the first, second, and ninth transistors T1, T2, and T9 may be turned off by the second gate voltage S2(n). In addition, the third, fourth, and seventh transistors T3 , T4 , and T7 may be turned on by the emission voltage EM(n). Accordingly, the voltage of the first electrode of the storage capacitor Cst becomes the high potential voltage VDD, and the voltage of the second electrode of the storage capacitor Cst changes from the right data voltage VDR to the driving transistor DT by boosting. A value obtained by adding the voltage change amount VDD-Vref of the first electrode to a value obtained by subtracting the threshold voltage Vth of ((VDR-Vth)+(VDD-Vref)) is obtained. Accordingly, the voltage of the gate electrode of the driving transistor DT is obtained by subtracting the threshold voltage Vth of the driving transistor DT from the right data voltage VDR by adding the voltage change amount VDD-Vref of the first electrode It becomes one value ((VDR-Vth)+(VDD-Vref)). For example, the voltage of the first node N1 of the storage capacitor Cst becomes the high potential voltage VDD, and the voltage of the second node N2 of the storage capacitor Cst becomes the right data voltage ( A value obtained by adding the voltage change amount VDD-Vref of the first electrode to a value obtained by subtracting the threshold voltage Vth of the driving transistor DT from VDR) becomes ((VDR-Vth)+(VDD-Vref)). Accordingly, the voltage of the gate electrode of the driving transistor DT is obtained by subtracting the threshold voltage Vth of the driving transistor DT from the right data voltage VDR by adding the voltage change amount VDD-Vref of the first electrode It becomes one value ((VDR-Vth)+(VDD-Vref)).

다음, 제(n+1) 부화소(SP(n+1))는 제n 부화소(SP(n))와 실질적으로 동일하게 구동한다. 다만, 제(n+1) 부화소(SP(n+1))에서는, 초기화구간(TP1) 동안, 제n 부화소(SP(n))의 발광다이오드(De)의 애노드 전극의 전압이 초기화전압(Vini)이 될 수 있다. 그리고, 샘플링구간(TP2) 동안, 스토리지 커패시터(Cst)의 제2 전극(N2)전압은 좌 데이터전압(VDL)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 감산한 값(VDL-Vth)이 될 수 있다. 또한, 발광구간(TP3) 동안, 스토리지 커패시터(Cst)의 제2 전극(N2)의 전압은 부스팅에 의하여 좌 데이터전압(VDL)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 감산한 값에 제1 전극의 전압변화량(VDD-Vref)을 합산한 값((VDL-Vth)+(VDD-Vref))이 된다. 예를 들어, 샘플링구간(TP2) 동안, 구동 트랜지스터(DT)의 게이트전극의 전압은 좌 데이터전압(VDL)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 감산한 값(VDL-Vth)이 될 수 있다. 또한, 발광구간(TP3) 동안, 구동 트랜지스터(DT)의 게이트전극의 전압은 부스팅에 의하여 좌 데이터전압(VDL)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 감산한 값에 제1 전극의 전압변화량(VDD-Vref)을 합산한 값((VDL-Vth)+(VDD-Vref))이 된다.Next, the (n+1)-th sub-pixel SP(n+1) is driven substantially the same as the n-th sub-pixel SP(n). However, in the (n+1)th subpixel SP(n+1), the voltage of the anode electrode of the light emitting diode De of the nth subpixel SP(n) is initialized during the initialization period TP1. It can be a voltage (Vini). And, during the sampling period TP2, the voltage of the second electrode N2 of the storage capacitor Cst is a value obtained by subtracting the threshold voltage Vth of the driving transistor DT from the left data voltage VDL (VDL-Vth) this can be Also, during the emission period TP3, the voltage of the second electrode N2 of the storage capacitor Cst is a value obtained by subtracting the threshold voltage Vth of the driving transistor DT from the left data voltage VDL by boosting. It becomes a value ((VDL-Vth)+(VDD-Vref)) obtained by adding up the voltage change amounts (VDD-Vref) of the first electrode. For example, during the sampling period TP2, the voltage of the gate electrode of the driving transistor DT is a value VDL-Vth obtained by subtracting the threshold voltage Vth of the driving transistor DT from the left data voltage VDL. can be In addition, during the light emission period TP3, the voltage of the gate electrode of the driving transistor DT is the value obtained by subtracting the threshold voltage Vth of the driving transistor DT from the left data voltage VDL by boosting. It becomes a value ((VDL-Vth)+(VDD-Vref)) obtained by adding up the voltage change amounts (VDD-Vref).

이러한 본 발명의 실시예에 따른 표시장치에서는, 제n 부화소(SP(n))의 샘플링구간(TP2)과 제(n+1) 부화소(SP(n+1))의 샘플링구간(TP2)을 중첩하여 구동하므로, 샘플링 시간을 증가시킬 수 있다. In the display device according to the embodiment of the present invention, the sampling period TP2 of the n-th sub-pixel SP(n) and the sampling period TP2 of the (n+1)-th sub-pixel SP(n+1) are used. ), the sampling time can be increased.

구체적으로, 본 발명의 실시예에 따른 표시장치에서는, 순차적으로 제n 부화소(SP(n))에 우 데이터전압(VDR)이 인가되고, 제(n+1) 부화소(SP(n+1))에 좌 데이터전압(VDL)이 인가된다. 이때, 제(n+1) 부화소(SP(n+1))에 좌 데이터전압(VDL)이 인가되는 동안, 제n 부화소(SP(n))의 우 데이터전압(VDR)이 유지되므로, 제n 부화소(SP(n))의 샘플링구간(TP2)에 우 데이터전압(VDR)을 활용할 수 있다. Specifically, in the display device according to the embodiment of the present invention, the right data voltage VDR is sequentially applied to the n-th sub-pixel SP(n), and the (n+1)-th sub-pixel SP(n+) 1)), the left data voltage VDL is applied. At this time, while the left data voltage VDL is applied to the (n+1)-th sub-pixel SP(n+1), the right data voltage VDR of the n-th sub-pixel SP(n) is maintained. , the right data voltage VDR may be used in the sampling period TP2 of the n-th sub-pixel SP(n).

이에 따라, 샘플링구간(TP2)이 2수평주기(2H)로 증가하게 되어, 구동 트랜지스터(DT)의 문턱전압(Vth)을 측정할 수 있는 샘플링 시간을 충분히 확보할 수 있으므로, 보다 정확한 보상이 가능하다. Accordingly, the sampling period TP2 is increased to two horizontal periods 2H, and a sampling time for measuring the threshold voltage Vth of the driving transistor DT can be sufficiently secured, so that more accurate compensation is possible. do.

한편, 본 발명에서는 하나의 수직화소열의 양측에 각각 좌 및 우 데이터배선을 구비하므로, 기생 커패시터가 발생하여 샘플링 오차가 발생할 수 있는데, 본 발명의 실시예에 따른 표시장치는 이러한 기생 커패시터를 방지하는 구조를 가진다. On the other hand, in the present invention, since left and right data lines are provided on both sides of one vertical pixel column, respectively, a sampling error may occur due to the occurrence of a parasitic capacitor. have a structure

도 5는 본 발명의 실시예에 따른 표시장치의 개략적인 평면도로, 도 3을 함께 참조하여 설명한다. 여기서, 도 5는 두 개의 수직화소열에서 제n 및 제(n+1) 부화소(SP(n), SP(n+1))를 도시한다.5 is a schematic plan view of a display device according to an exemplary embodiment of the present invention, which will be described with reference to FIG. 3 . Here, FIG. 5 shows n-th and (n+1)-th sub-pixels SP(n) and SP(n+1) in two vertical pixel columns.

도 5에 도시한 바와 같이, 제1 방향을 따라 첫 번째 게이트배선(GL1(n), GL1(n+1)), 두 번째 게이트배선(GL2(n), GL2(n+1)), 그리고 발광배선(EML(n), EML(n+1))이 연장되고, 제2 방향을 따라 좌 데이터배선(DLL(m), DLL(m+1)), 우 데이터배선(DLR(m), DLR(m+1)), 그리고 초기화배선(VLini)이 연장되며, 이들은 서로 교차하여 부화소(SP(n), SP(n+1))를 정의한다. As shown in FIG. 5 , the first gate wirings GL1(n), GL1(n+1)), the second gate wirings GL2(n), GL2(n+1)), and The light emitting wirings EML(n), EML(n+1) extend, and in the second direction, the left data lines DLL(m), DLL(m+1), the right data lines DLR(m), DLR(m+1)) and the initialization line VLini extend, which cross each other to define sub-pixels SP(n) and SP(n+1).

각 부화소(SP(n), SP(n+1))에는 구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터(T1 내지 T6) 및 스토리지 커패시터(Cst)가 구비된다. A driving transistor DT, first to sixth transistors T1 to T6 and a storage capacitor Cst are provided in each of the subpixels SP(n) and SP(n+1).

구동 트랜지스터(DT)는 스토리지 커패시터(Cst)의 일 전극 및 제2 트랜지스터(T2)에 연결된다. 제1 트랜지스터(T1)는 두 번째 게이트배선(GL2(n), GL2(n+1)과 구동 트랜지스터(DT) 및 제4 트랜지스터(T4)에 연결된다. 제2 트랜지스터(T2)는 두 번째 게이트배선(GL2(n), GL2(n+1) 및 좌 데이터배선(DLL(m), DLL(m+1)) 또는 우 데이터배선(DLR(m), DLR(m+1))에 연결된다. 제3 트랜지스터(T3)는 발광배선(EML(n), EML(n+1)) 및 제2 트랜지스터(T2)에 연결된다. 제4 트랜지스터(T4)는 발광배선(EML(n), EML(n+1)) 및 구동 트랜지스터(DT)에 연결된다. 제5 트랜지스터(T5)는 첫 번째 게이트배선(GL1(n), GL1(n+1)) 및 제6 트랜지스터(T6)에 연결된다. 제6 트랜지스터(T6)는 첫 번째 게이트배선(GL1(n), GL1(n+1)) 및 초기화배선(VLini)에 연결된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)와 제1 및 제5 트랜지스터(T1, T5)에 연결된다.The driving transistor DT is connected to one electrode of the storage capacitor Cst and the second transistor T2 . The first transistor T1 is connected to the second gate lines GL2(n) and GL2(n+1), the driving transistor DT and the fourth transistor T4. The second transistor T2 has a second gate connected to the wirings GL2(n), GL2(n+1) and the left data lines DLL(m), DLL(m+1) or the right data lines DLR(m), DLR(m+1) The third transistor T3 is connected to the light-emitting lines EML(n), EML(n+1) and the second transistor T2. The fourth transistor T4 is connected to the light-emitting lines EML(n) and EML(n+1). (n+1)) and the driving transistor DT The fifth transistor T5 is connected to the first gate lines GL1(n), GL1(n+1)) and the sixth transistor T6 The sixth transistor T6 is connected to the first gate lines GL1(n) and GL1(n+1) and the initialization line VLini. The storage capacitor Cst is connected to the driving transistor DT and the first and It is connected to the fifth transistors T1 and T5.

여기서, 제1 트랜지스터(T1)는 이중 게이트 구조를 가질 수 있으며, 제5 및 제6 트랜지스터(T5, T6)는 이중 게이트 구조를 이룰 수 있다. Here, the first transistor T1 may have a double gate structure, and the fifth and sixth transistors T5 and T6 may form a double gate structure.

한편, 앞서 언급한 바와 같이, 각 부화소(SP(n), SP(n+1))는 제7 내지 제9 트랜지스터(T7 내지 T9)를 더 포함하는데, 이러한 제7 내지 제9 트랜지스터(T7 내지 T9)는 별도로 구비되어 제1 방향을 따라 인접한 3개의 부화소가 서로 공유하며, 도면 상에서는 생략된다.Meanwhile, as mentioned above, each of the subpixels SP(n) and SP(n+1) further includes seventh to ninth transistors T7 to T9, and these seventh to ninth transistors T7 to T9) are separately provided so that three sub-pixels adjacent in the first direction share with each other, and are omitted from the drawing.

이러한 본 발명의 실시예에 따른 표시장치에서는, 제1 트랜지스터(T1)가 구동에 관여하지 않는 데이터배선과 중첩한다. 즉, 제n 부화소(SP(n))의 제1 트랜지스터(T1)는 좌 데이터배선(DLL(m+1))과 중첩하고, 제(n+1) 부화소(SP(n+1))의 제1 트랜지스터(T1)는 우 데이터배선(DLR(m+1))과 중첩한다. 이에 따라, 커플링에 의해 샘플링 오차가 발생할 수 있는데, 본 발명에서는 데이터 차단층을 더 구비하여 커플링을 방지한다. 이에 대해 도 6과 도 7을 참조하여 상세히 설명한다.In the display device according to the embodiment of the present invention, the first transistor T1 overlaps the data line not involved in driving. That is, the first transistor T1 of the nth subpixel SP(n) overlaps the left data line DLL(m+1), and the (n+1)th subpixel SP(n+1) ), the first transistor T1 overlaps the right data line DLR(m+1). Accordingly, a sampling error may occur due to coupling. In the present invention, a data blocking layer is further provided to prevent coupling. This will be described in detail with reference to FIGS. 6 and 7 .

도 6은 도 5에서 A1영역을 확대한 평면도이고, 도 7은 도 6의 I-I'선에 대응하는 단면도이다.FIG. 6 is an enlarged plan view of area A1 in FIG. 5 , and FIG. 7 is a cross-sectional view corresponding to line II′ of FIG. 6 .

도 6과 도 7에 도시한 바와 같이, 기판(SUB) 상에 버퍼층인 제1 절연층(IN1)이 형성되고, 제1 절연층(IN1) 상부에 액티브층(ACT)이 형성된다. 6 and 7 , a first insulating layer IN1 serving as a buffer layer is formed on a substrate SUB, and an active layer ACT is formed on the first insulating layer IN1.

액티브층(ACT) 상부에 게이트 절연막인 제2 절연층(IN2)이 형성되고, 제2 절연층(IN2) 상부에 게이트전극(GE)이 형성된다. A second insulating layer IN2 serving as a gate insulating layer is formed on the active layer ACT, and a gate electrode GE is formed on the second insulating layer IN2.

게이트전극(GE) 상부에 제1 층간 절연막인 제3 절연층(IN3)이 형성되고, 제3 절연층(IN3) 상부에 데이터 차단층(SHL)이 형성된다. A third insulating layer IN3 serving as a first interlayer insulating layer is formed on the gate electrode GE, and a data blocking layer SHL is formed on the third insulating layer IN3.

데이터 차단층(SHL) 상부에 제2 층간 절연막인 제4 절연층(IN4)이 형성된다. 제4 절연층(IN4)은 액티브층(ACT)을 노출하는 제1 컨택홀(CH1) 및 데이터 차단층(SHL)을 노출하는 제2 컨택홀(CH2)을 가지며, 제1 컨택홀(CH1)은 제2 및 제3 절연층(IN2, IN3) 내에도 형성된다. 또한, 제1 컨택홀(CH1)은 액티브층(ACT) 내에도 형성될 수 있으며, 이 경우, 액티브층(ACT)의 측면을 노출한다. A fourth insulating layer IN4 serving as a second interlayer insulating layer is formed on the data blocking layer SHL. The fourth insulating layer IN4 has a first contact hole CH1 exposing the active layer ACT and a second contact hole CH2 exposing the data blocking layer SHL, and the first contact hole CH1 Silver is also formed in the second and third insulating layers IN2 and IN3. Also, the first contact hole CH1 may be formed in the active layer ACT, and in this case, a side surface of the active layer ACT is exposed.

제4 절연층(IN4) 상부에는 드레인전극(DE)과 좌 데이터배선(DLL(m+1)) 및 초기화배선(VLini)이 형성된다. 드레인전극(DE)은 제1 컨택홀(CH1)을 통해 액티브층(ACT)과 접촉하고, 초기화배선(VLini)은 제2 컨택홀(CH2)을 통해 데이터 차단층(SHL)과 접촉한다. 여기서, 드레인전극(DE)은 액티브층(ACT)의 측면과 접촉할 수 있다. A drain electrode DE, a left data line DLL(m+1), and an initialization line VLini are formed on the fourth insulating layer IN4 . The drain electrode DE contacts the active layer ACT through the first contact hole CH1 , and the initialization line VLini contacts the data blocking layer SHL through the second contact hole CH2 . Here, the drain electrode DE may contact the side surface of the active layer ACT.

드레인전극(DE)과 좌 데이터배선(DLL(m+1)) 및 초기화배선(VLini) 상부에는 패시베이션층인 제5 절연층(IN5)과 오버코트층인 제6 절연층(IN6)이 순차적으로 형성된다. 제6 절연층(IN6)은 평탄한 상면을 가진다.A fifth insulating layer IN5 serving as a passivation layer and a sixth insulating layer IN6 serving as an overcoat layer are sequentially formed on the drain electrode DE, the left data line DLL(m+1), and the initialization line VLini. do. The sixth insulating layer IN6 has a flat top surface.

한편, 제6 절연층(IN6) 상부에는 발광다이오드의 애노드(도시하지 않음)가 형성된다.Meanwhile, an anode (not shown) of a light emitting diode is formed on the sixth insulating layer IN6 .

이러한 본 발명의 실시예에 따른 표시장치에서, 좌 데이터배선(DLL(m+1))은 제1 트랜지스터(T1)의 액티브층(ACT)과 중첩한다. 앞서 언급한 바와 같이, 샘플링구간(TP2) 동안 제1 트랜지스터(T1)가 턴-온 되어 구동 트랜지스터(DT)의 문턱전압(Vth)을 측정하게 되는데, 매 프레임마다 다른 데이터전압이 인가되는 좌 데이터배선(DLL(m+1))이 액티브층(ACT)과 중첩함으로써 커플링에 의해 샘플링 오차가 발생할 수 있다. 그런데, 본 발명에서는 좌 데이터배선(DLL(m+1))과 액태브층(ACT) 사이에 데이터 차단층(SHL)을 형성하고, 데이터 차단층(SHL)을 고정된 직류 전압에 연결한다. 일례로, 데이터 차단층(SHL)을 초기화전압(Vini)이 인가되는 초기화배선(VLini)과 연결한다. 따라서, 좌 데이터배선(DLL(m+1))에 의한 커플링을 차단하여 샘플링 오차를 방지할 수 있다. In the display device according to the exemplary embodiment of the present invention, the left data line DLL(m+1) overlaps the active layer ACT of the first transistor T1. As mentioned above, the first transistor T1 is turned on during the sampling period TP2 to measure the threshold voltage Vth of the driving transistor DT. Left data to which a different data voltage is applied every frame Since the wiring DLL(m+1) overlaps the active layer ACT, a sampling error may occur due to coupling. However, in the present invention, the data blocking layer SHL is formed between the left data line DLL(m+1) and the active layer ACT, and the data blocking layer SHL is connected to a fixed DC voltage. For example, the data blocking layer SHL is connected to the initialization line VLini to which the initialization voltage Vini is applied. Accordingly, a sampling error can be prevented by blocking the coupling by the left data line DLL(m+1).

본 발명에서는 데이터 차단층(SHL)이 초기화배선(VLini)에 연결되는 것을 일례로 하였으나, 이에 제한되지 않는다. 이와 달리, 데이터 차단층(SHL)은 기준전압(Vref)이나 고전위전압(VDD) 또는 저전위전압(VSS)에 연결될 수도 있으며, 다른 직류 전압에 연결될 수도 있다. In the present invention, the data blocking layer SHL is connected to the initialization line VLini as an example, but the present invention is not limited thereto. Alternatively, the data blocking layer SHL may be connected to the reference voltage Vref, the high potential voltage VDD, or the low potential voltage VSS, or may be connected to another DC voltage.

본 발명의 데이터 차단층(SHL)은 스토리지 커패시터(Cst)의 일 전극과 동일 층에 동일 물질로 형성된다. 이에 따라, 데이터 차단층(SHL)을 형성하는 공정이 추가되지 않는다. 한편, 스토리지 커패시터(Cst)의 다른 전극은 게이트전극(GE)과 동일 층에 동일 물질로 형성된다. 여기서, 스토리지 커패시터(Cst)의 다른 전극과 게이트전극(GE)은 일체로 이루어질 수 있다. The data blocking layer SHL of the present invention is formed of the same material on the same layer as the one electrode of the storage capacitor Cst. Accordingly, the process of forming the data blocking layer SHL is not added. Meanwhile, the other electrode of the storage capacitor Cst is formed on the same layer as the gate electrode GE and made of the same material. Here, the other electrode of the storage capacitor Cst and the gate electrode GE may be integrally formed.

그러나, 본 발명은 이에 제한되지 않는다. 데이터 차단층(SHL)은 게이트전극(GE)과 동일 층에 동일 물질로 형성될 수도 있다. However, the present invention is not limited thereto. The data blocking layer SHL may be formed on the same layer as the gate electrode GE and made of the same material.

이러한 본 발명의 표시장치는 랜드스케이프(landscape) 구조를 가질 수 있다. The display device of the present invention may have a landscape structure.

도 8은 본 발명의 일 실시예에 따른 랜드스케이프 구조의 표시장치를 개략적으로 도시한 도면이다. 8 is a diagram schematically illustrating a display device having a landscape structure according to an embodiment of the present invention.

도 8에 도시한 바와 같이, 본 발명의 실시예에 따른 표시장치(200)는 X 방향에 평행한 장변을 가지고, Y 방향에 평행한 단변을 가지는 표시패널(210)을 포함한다. 표시패널(210)은 영상을 표시하는 표시영역(DA)과 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다. As shown in FIG. 8 , the display device 200 according to an embodiment of the present invention includes a display panel 210 having a long side parallel to the X direction and a short side parallel to the Y direction. The display panel 210 includes a display area DA displaying an image and a non-display area NDA surrounding the display area DA.

도시하지 않았지만, 표시영역(DA)에는 X 방향을 따라 연장된 다수의 게이트배선과 Y 방향을 따라 연장된 다수의 좌 데이터배선 및 우 데이터배선이 위치한다. Although not shown, a plurality of gate lines extending along the X direction and a plurality of left and right data lines extending along the Y direction are positioned in the display area DA.

표시패널(210)의 장변에 대응하는 비표시영역(NDA)에는 인쇄회로기판(printed circuit board: PCB)(220)이 연결된다. 인쇄회로기판(220)은 연성인쇄회로(flexible printed circuit: FPC)나 테이프(tape) 또는 필름(film)등의 매개수단(235)을 통해 표시패널(210)과 전기적으로 연결되며, 매개수단(235) 상에는 구동집적회로(driver integrated circuit: D-IC)(230)가 부착된다. 인쇄회로기판(220)은 타이밍 제어부 등을 포함하며, 영상데이터 및 제어신호를 공급한다. 구동집적회로(230)는 데이터 구동부에 해당하는 것으로, 데이터전압을 생성하여 표시패널(210)에 공급한다. A printed circuit board (PCB) 220 is connected to the non-display area NDA corresponding to the long side of the display panel 210 . The printed circuit board 220 is electrically connected to the display panel 210 through a medium 235 such as a flexible printed circuit (FPC) or a tape or a film, and the intermediate means ( A driver integrated circuit (D-IC) 230 is attached on the 235 . The printed circuit board 220 includes a timing controller and the like, and supplies image data and control signals. The driving integrated circuit 230 corresponds to a data driver, and generates a data voltage and supplies it to the display panel 210 .

이러한 랜드스케이프 구조를 가지는 본 발명의 표시장치(200)에서는, 하나의 수직화소열의 부화소가 좌 데이터배선 및 우 데이터배선에 번갈아 연결되어 데이터전압을 공급 받음으로써, 샘플링 시간을 증가시킬 수 있으며, 데이터 구동부의 하나의 출력단자에 좌 데이터배선 및 우 데이터배선이 연결됨으로써, 데이터 구동부의 출력단자의 개수가 증가하지 않는다. 이에 따라, 구동집적회로(230)의 개수가 증가하지 않는다.In the display device 200 of the present invention having such a landscape structure, the sub-pixels of one vertical pixel column are alternately connected to the left data line and the right data line to receive the data voltage, so that the sampling time can be increased, Since the left data line and the right data line are connected to one output terminal of the data driver, the number of output terminals of the data driver does not increase. Accordingly, the number of driving integrated circuits 230 does not increase.

또한, 본 발명의 표시장치는 포트레이트(portrait) 구조에 적용될 수도 있다.Also, the display device of the present invention may be applied to a portrait structure.

도 9는 본 발명의 다른 실시예에 따른 포트레이트 구조의 표시장치를 개략적으로 도시한 도면이다.9 is a diagram schematically illustrating a display device having a portrait structure according to another embodiment of the present invention.

도 9에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 표시장치(300)는 X 방향에 평행한 장변을 가지고, Y 방향에 평행한 단변을 가지는 표시패널(310)을 포함한다. 표시패널(310)은 영상을 표시하는 표시영역(DA)과 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다. As shown in FIG. 9 , a display device 300 according to another exemplary embodiment includes a display panel 310 having a long side parallel to the X direction and a short side parallel to the Y direction. The display panel 310 includes a display area DA displaying an image and a non-display area NDA surrounding the display area DA.

도시하지 않았지만, 표시영역(DA)에는 X 방향을 따라 연장된 다수의 좌 데이터배선 및 우 데이터배선과 Y 방향을 따라 연장된 다수의 게이트배선이 위치한다. 여기서, 수평화소열의 부화소가 동일 게이트배선에 연결되고, 수직화소열의 부화소가 좌 데이터배선 및 우 데이터배선에 번갈아 연결된다. Although not shown, a plurality of left and right data lines extending along the X direction and a plurality of gate lines extending along the Y direction are positioned in the display area DA. Here, the sub-pixels of the horizontal pixel column are connected to the same gate line, and the sub-pixels of the vertical pixel column are alternately connected to the left data line and the right data line.

표시패널(310)의 단변에 대응하는 비표시영역(NDA)에는 인쇄회로기판(320)이 연결된다. 인쇄회로기판(320)은 연성인쇄회로(FPC)나 테이프 또는 필름 등의 매개수단(335)을 통해 표시패널(310)과 전기적으로 연결되며, 매개수단(335) 상에는 구동집적회로(D-IC)(330)가 부착된다. 인쇄회로기판(320)은 타이밍 제어부 등을 포함하며, 영상데이터 및 제어신호를 공급한다. 구동집적회로(330)는 데이터 구동부에 해당하는 것으로, 데이터전압을 생성하여 표시패널(310)에 공급한다. The printed circuit board 320 is connected to the non-display area NDA corresponding to the short side of the display panel 310 . The printed circuit board 320 is electrically connected to the display panel 310 through a medium 335 such as a flexible printed circuit (FPC) or a tape or film, and a driving integrated circuit (D-IC) on the intermediate means 335 . ) (330) is attached. The printed circuit board 320 includes a timing controller and the like, and supplies image data and control signals. The driving integrated circuit 330 corresponds to a data driver, and generates a data voltage and supplies it to the display panel 310 .

이러한 포트레이트 구조를 가지는 본 발명의 표시장치(300)에서는, 하나의 수직화소열의 부화소가 좌 데이터배선 및 우 데이터배선에 번갈아 연결되어 데이터전압을 공급 받음으로써, 샘플링 시간을 증가시킬 수 있으며, 데이터 구동부의 하나의 출력단자에 좌 데이터배선 및 우 데이터배선이 연결됨으로써, 데이터 구동부의 출력단자의 개수가 증가하지 않는다. 이에 따라, 구동집적회로(330)의 개수가 증가하지 않는다.In the display device 300 of the present invention having such a portrait structure, the sub-pixels of one vertical pixel column are alternately connected to the left data line and the right data line to receive the data voltage, so that the sampling time can be increased, and the data Since the left data line and the right data line are connected to one output terminal of the driver, the number of output terminals of the data driver does not increase. Accordingly, the number of driving integrated circuits 330 does not increase.

또한, 포트레이트 구조의 표시장치(300)에서는, 단변에 대응하는 화소의 개수가 장변에 대응하는 화소의 개수보다 작기 때문에, 도 8의 랜드스케이프 구조의 표시장치(200)에 비해 데이터 구동부의 개수를 줄일 수 있다. 이에 따라, 구동집적회로(330)의 개수를 감소시킬 수 있다.In addition, in the display device 300 having a portrait structure, since the number of pixels corresponding to the short side is smaller than the number of pixels corresponding to the long side, the number of data drivers is lower than that of the display device 200 having the landscape structure of FIG. 8 . can be reduced Accordingly, the number of driving integrated circuits 330 may be reduced.

최근 고해상도 및 대형화에 따라, 표시장치의 단변에 비해 장변의 길이가 크게 증가하게 되는데, 이러한 포트레이트 구조의 표시장치(300)에서는, 구동집적회로(330)가 단변에 대응하여 배치되므로, 표시장치(300)의 해상도 및 크기가 증가하더라도 구동집적회로(330)의 비용 증가가 없거나 최소화된다. The length of the long side of the display device is greatly increased compared to the short side of the display device according to the recent high resolution and large size. Even if the resolution and size of the 300 are increased, there is no increase in the cost of the driving integrated circuit 330 or is minimized.

이와 같이, 본 발명의 다른 실시예에 따른 포트레이트 구조의 표시장치(300)는, 화소의 개수가 증가하더라도 데이터 구동부의 크기 및 개수를 최소화하거나 줄여 제조비용을 절감할 수 있다.As described above, in the display device 300 having a portrait structure according to another embodiment of the present invention, even if the number of pixels is increased, manufacturing costs can be reduced by minimizing or reducing the size and number of data drivers.

또한, 이러한 포트레이트 구조의 표시장치(300)는 장변에 데이터 구동부가 구비되지 않으므로, 플렉서블 디스플레이에 적용이 용이하며, 멀티 커브를 구현할 수 있다. In addition, since the display device 300 having such a portrait structure does not have a data driver on its long side, it is easy to apply to a flexible display and implements a multi-curve.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to the preferred embodiment of the present invention, those skilled in the art can variously modify and change the present invention within the scope without departing from the spirit and scope of the present invention described in the claims below You will understand that it can be done.

100, 200, 300: 표시장치 110, 120, 130: 표시패널
120: 타이밍 제어부 130: 데이터구동부
132: 감마부 140: 게이트구동부
220, 320: 인쇄회로기판 230, 330: 구동집적회로
235, 335: 매개수단100, 200, 300: display device 110, 120, 130: display panel
120: timing control unit 130: data driving unit
132: gamma unit 140: gate driving unit
220, 320: printed circuit board 230, 330: driving integrated circuit
235, 335: medium

Claims (10)

제1 방향으로 연장된 게이트배선과;
제2 방향으로 연장되어 상기 게이트배선과 교차하는 좌 데이터배선 및 우 데이터배선과;
상기 제1 및 제2 방향으로 배열된 다수의 부화소
를 포함하며,
상기 제1 방향의 화소열의 상기 다수의 부화소는 동일 게이트배선에 연결되고, 상기 제2 방향의 화소열의 상기 다수의 부화소는 상기 좌 데이터배선과 상기 우 데이터배선에 번갈아 연결되는 표시장치.
a gate wiring extending in a first direction;
a left data line and a right data line extending in a second direction and crossing the gate line;
a plurality of sub-pixels arranged in the first and second directions
includes,
The plurality of subpixels in the pixel column in the first direction are connected to the same gate line, and the plurality of subpixels in the pixel column in the second direction are alternately connected to the left data line and the right data line.
 제 1 항에 있어서,
상기 게이트배선은 첫 번째 게이트배선과 두 번째 게이트배선을 포함하는 표시장치.
The method of claim 1,
and the gate line includes a first gate line and a second gate line.
 제 1 항에 있어서,
상기 다수의 부화소 각각은, 구동 트랜지스터와 제1 내지 제9 트랜지스터 및 발광다이오드를 포함하고,
상기 제1 내지 제9 트랜지스터는 첫 번째 및 두 번째 게이트전압과 발광전압에 따라 스위칭되며,
상기 구동 트랜지스터는 스토리지 커패시터의 일 전극의 전압에 따라 스위칭되고 상기 제2 트랜지스터에 연결되며,
상기 제1 트랜지스터는 상기 두 번째 게이트전압에 따라 스위칭 되고 상기 구동 트랜지스터 및 상기 제4 트랜지스터에 연결되며,
상기 제2 트랜지스터는 상기 두 번째 게이트전압에 따라 스위칭 되고 데이터전압을 전달하며,
상기 제3 트랜지스터는 상기 발광전압에 따라 스위칭 되고 상기 제2 트랜지스터에 연결되며,
상기 제4 트랜지스터는 상기 발광전압에 따라 스위칭 되고 상기 구동 트랜지스터에 연결되며,
상기 제5 트랜지스터는 상기 첫 번째 게이트전압에 따라 스위칭 되고 초기화전압을 전달하며,
상기 제6 트랜지스터는 상기 첫 번째 게이트전압에 따라 스위칭 되고 초기화전압을 전달하며,
상기 제7 트랜지스터는 상기 발광전압에 따라 스위칭되고 고전위전압을 전달하며,
상기 제8 트랜지스터는 상기 첫 번째 게이트전압에 따라 스위칭되고 기준전압을 전달하며,
상기 제9 트랜지스터는 상기 두 번째 게이트전압에 따라 스위칭되고 상기 기준전압을 전달하며,
상기 발광다이오드는 상기 제4 트랜지스터에 연결되는 표시장치.
The method of claim 1,
Each of the plurality of sub-pixels includes a driving transistor, first to ninth transistors, and a light emitting diode,
The first to ninth transistors are switched according to first and second gate voltages and light emission voltages,
the driving transistor is switched according to a voltage of one electrode of the storage capacitor and is connected to the second transistor;
the first transistor is switched according to the second gate voltage and is connected to the driving transistor and the fourth transistor,
the second transistor is switched according to the second gate voltage and transmits a data voltage;
The third transistor is switched according to the emission voltage and is connected to the second transistor,
the fourth transistor is switched according to the emission voltage and is connected to the driving transistor;
The fifth transistor is switched according to the first gate voltage and transmits an initialization voltage,
The sixth transistor is switched according to the first gate voltage and transmits an initialization voltage,
The seventh transistor is switched according to the light emission voltage and transmits a high potential voltage,
The eighth transistor is switched according to the first gate voltage and transmits a reference voltage,
the ninth transistor is switched according to the second gate voltage and transmits the reference voltage;
The light emitting diode is connected to the fourth transistor.
 제 3 항에 있어서,
상기 제5 및 제6 트랜지스터는 이중 게이트 구조를 이루는 표시장치.
4. The method of claim 3,
The fifth and sixth transistors form a double gate structure.
 제 4 항에 있어서,
상기 제5 및 제6 트랜지스터는 상기 제2 방향의 화소열에서 이전 단의 부화소의 발광다이오드에 연결되는 표시장치.
5. The method of claim 4,
The fifth and sixth transistors are connected to a light emitting diode of a sub-pixel of a previous stage in the pixel column in the second direction.
 제 3 항에 있어서,
상기 제1 트랜지스터는 이중 게이트 구조를 가지는 표시장치.
4. The method of claim 3,
The first transistor has a double gate structure.
 제 3 항에 있어서,
상기 제1 트랜지스터 및 상기 좌 데이터배선 또는 상기 우 데이터배선 사이에는 데이터 차단층이 구비되고, 상기 데이터 차단층은 직류 전압에 연결되는 표시장치.
4. The method of claim 3,
A data blocking layer is provided between the first transistor and the left or right data line, and the data blocking layer is connected to a DC voltage.
 제 1 항에 있어서,
데이터전압을 상기 좌 데이터배선과 상기 우 데이터배선에 순차적으로 전달하는 제1 및 제2 먹스스위치를 더 포함하고,
상기 제1 및 제2 먹스스위치는 데이터 구동부의 하나의 출력단자에 연결되는 표시장치.
The method of claim 1,
Further comprising first and second mux switches sequentially transmitting a data voltage to the left data line and the right data line,
The first and second mux switches are connected to one output terminal of the data driver.
 제 1 항에 있어서,
상기 제1 방향에 평행한 단변과 상기 제2 방향에 평행한 장변을 가지는 표시장치.
The method of claim 1,
A display device having a short side parallel to the first direction and a long side parallel to the second direction.
 제 9 항에 있어서,
데이터 구동부는 상기 단변에 위치하는 표시장치.10. The method of claim 9,
The data driver is located on the short side of the display device.
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