KR20220091805A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20220091805A
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 제1 영역 및 제2 영역을 포함하는 기판, 기판의 제1 영역에 배치된 제1 하부 패턴, 기판의 제2 영역에 배치된 제2 하부 패턴, 제1 하부 패턴 상에, 제1 하부 패턴과 이격된 복수의 제1 시트 패턴, 제2 하부 패턴 상에, 제2 하부 패턴과 이격된 복수의 제2 시트 패턴, 제1 시트 패턴의 둘레를 감싸는 제1 게이트 절연막, 제2 시트 패턴의 둘레를 감싸는 제2 게이트 절연막, 제1 게이트 절연막 상에, 제1 시트 패턴과 교차하는 제1 게이트 전극, 및 제2 게이트 절연막 상에, 제2 시트 패턴과 교차하는 제2 게이트 전극을 포함하고, 제1 하부 패턴의 높이는 제2 하부 패턴보다 크다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and Manufacturing method of semiconductor device}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 좀 더 구체적으로, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역 및 제2 영역을 포함하는 기판, 기판의 제1 영역에 배치된 제1 하부 패턴, 기판의 제2 영역에 배치된 제2 하부 패턴, 제1 하부 패턴 상에, 제1 하부 패턴과 이격된 복수의 제1 시트 패턴, 제2 하부 패턴 상에, 제2 하부 패턴과 이격된 복수의 제2 시트 패턴, 제1 시트 패턴의 둘레를 감싸는 제1 게이트 절연막, 제2 시트 패턴의 둘레를 감싸는 제2 게이트 절연막, 제1 게이트 절연막 상에, 제1 시트 패턴과 교차하는 제1 게이트 전극, 및 제2 게이트 절연막 상에, 제2 시트 패턴과 교차하는 제2 게이트 전극을 포함하고, 제1 하부 패턴의 높이는 제2 하부 패턴보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 영역 및 제2 영역을 포함하는 기판을 제공하고, 제2 영역의 기판의 일부를 식각하고, 식각된 제2 영역의 기판의 상면은 제1 영역의 기판의 상면보다 낮고, 제1 영역의 기판 상에, 제1 두께의 제1 희생층을 형성하고, 제2 영역의 식각된 기판의 상면 상에, 제1 두께보다 큰 제2 두께의 제2 희생층을 형성하고, 제1 희생층 및 제2 희생층 상에, 시트막을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2 및 3은 도 1의 A-A를 따라 절단한 예시적인 단면도들이다.
도 4은 도 1의 B-B를 따라 절단한 단면도이다.
도 5는 도 1의 C-C를 따라 절단한 단면도이다.
도 6는 도 1의 D-D를 따라 절단한 단면도이다.
도 7a 내지 도 7g는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 예시적인 중간 단계 도면들이다.
도 8a 내지 도 8e는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 예시적인 중간 단계 도면들이다.
도 9a 내지 도 9e는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 예시적인 중간 단계 도면들이다.
도 10a 내지 도 10f는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 예시적인 중간 단계 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 3차원(3D) 트랜지스터 또는 2차원 물질을 기반으로 하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)를 포함할 수 있다. 또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 6를 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2 및 도 3은 도 1의 A-A를 따라 절단한 예시적인 단면도들이다. 도 4은 도 1의 B-B를 따라 절단한 단면도이다. 도 5는 도 1의 C-C를 따라 절단한 단면도이다. 도 6는 도 1의 D-D를 따라 절단한 단면도이다.
도 1 내지 도 6을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)과, 복수의 제1 게이트 구조체(GS1)와, 복수의 제2 게이트 구조체(GS2)와, 제1 에피택셜 패턴(150_1) 및 제2 에피택셜 패턴(150_2)을 포함할 수 있다.
기판(100)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(I)은 예를 들어, 저전압 동작 영역일 수 있다. 좀 더 구체적으로, 제1 영역(Ⅰ)은 예를 들어, 로직 영역 또는 SRAM 영역일 수 있지만, 이에 제한되는 것은 아니다. 제2 영역(II)은 예를 들어, 고전압 동작 영역일 수 있다. 좀 더 구체적으로, 제2 영역(II)은 예를 들어, I/O 영역일 수 있지만, 이에 제한되는 것은 아니다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(AP1)은 제1 영역(I)의 기판(100) 상에 배치될 수 있다. 제1 활성 패턴(AP1)은 제1 방향(X)으로 길게 연장될 수 있다.
일 예로, 제1 활성 패턴(AP1)은 PMOS가 형성되는 영역일 수 있다. 다른 예로, 제1 활성 패턴(AP1)은 NMOS가 형성되는 영역일 수 있다.
제1 활성 패턴(AP1)은 제1 하부 패턴(110_1)과, 복수의 제1 시트 패턴(NS1)을 포함할 수 있다.
제1 하부 패턴(110_1)은 제1 영역(I)에 형성될 수 있다. 복수의 제1 하부 패턴(110_1)은 제2 방향(Y)으로 이격될 수 있다. 제1 하부 패턴(110_1)은 기판(100)의 상면으로부터 돌출되어 있을 수 있다.
제1 하부 패턴(110_1)은 제1 방향(X)으로 연장되는 핀 트렌치(FT)에 의해 분리될 수 있다. 제1 하부 패턴(110_1)은 서로 간에 대향되는 측벽들을 포함할 수 있다. 제1 하부 패턴(110_1)의 측벽들은 제1 방향(X)으로 연장될 수 있다. 제1 하부 패턴(110_1)의 측벽들은 각각 핀 트렌치(FT)에 의해 정의될 수 있다.
제1 시트 패턴(NS1)은 제1 영역(I)의 기판(100) 상에 배치될 수 있다. 제1 시트 패턴(NS1)은 기판(100)과 이격되어 배치될 수 있다.
복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(110_1) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(110_1)과 제1 방향(X) 및 제2 방향(Y)과 교차하는 제3 방향(Z)으로 이격될 수 있다. 복수의 제1 시트 패턴(NS1)은 서로 제3 방향(Z)으로 이격될 수 있다. 서로 간에 이격된 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(110_1)의 상면을 따라 제1 방향(X)으로 배열될 수 있다.
제2 활성 패턴(AP2)은 제2 영역(II)의 기판(100) 상에 배치될 수 있다. 제2 활성 패턴(AP2)은 제1 방향(X)으로 길게 연장될 수 있다.
일 예로, 제2 활성 패턴(AP2)은 PMOS가 형성되는 영역일 수 있다. 다른 예로, 제2 활성 패턴(AP2)은 NMOS가 형성되는 영역일 수 있다.
제2 활성 패턴(AP2)은 제2 하부 패턴(110_2)과, 복수의 제2 시트 패턴(NS2)을 포함할 수 있다. 복수의 제2 하부 패턴(110_2)은 제2 영역(II)에 형성될 수 있다. 복수의 제2 하부 패턴(110_2)은 제2 방향(Y)으로 이격될 수 있다. 제2 하부 패턴(110_2)은 기판(100)의 상면으로부터 돌출되어 있을 수 있다.
제2 하부 패턴(110_2)은 제1 방향(X)으로 연장되는 핀 트렌치(FT)에 의해 분리될 수 있다. 제2 하부 패턴(110_2)은 서로 간에 대향되는 측벽들을 포함할 수 있다. 제2 하부 패턴(110_2)의 측벽들은 제1 방향(X)으로 연장될 수 있다. 제2 하부 패턴(110_2)의 측벽들은 각각 핀 트렌치(FT)에 의해 정의될 수 있다.
제2 시트 패턴(NS2)은 제2 영역(II)의 기판(100) 상에 배치될 수 있다. 제2 시트 패턴(NS2)은 기판(100)과 이격되어 배치될 수 있다.
복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(110_2) 상에 배치될 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(110_2)과 제3 방향(Z)으로 이격될 수 있다. 복수의 제2 시트 패턴(NS2)은 서로 제3 방향(Z)으로 이격될 수 있다. 서로 간에 이격된 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(110_2)의 상면을 따라 제1 방향(X)으로 배열될 수 있다.
인접하는 제1 시트 패턴(NS1) 사이의 이격 거리는 제1 거리(D1)일 수 있다. 인접하는 제2 시트 패턴(NS2) 사이의 이격 거리는 제2 거리(D2)일 수 있다. 제1 시트 패턴(NS1)의 두께 및 제2 시트 패턴(NS2)의 두께는 각각 일정할 수 있다. 제1 거리(D1)는 제2 거리(D2)보다 작을 수 있다.
도면에서 나타난 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)의 간격은 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 핀 트렌치(FT)의 적어도 일부를 채울 수 있다.
필드 절연막(105)은 제1 하부 패턴(110_1) 및 제2 하부 패턴(110_2)의 측벽의 적어도 일부를 감쌀 수 있다. 제1 하부 패턴(110_1) 및 제2 하부 패턴(110_2)은 필드 절연막(105)에 의해 정의될 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
복수의 제1 게이트 구조체(GS1)는 기판(100) 상에 배치될 수 있다. 각각의 제1 게이트 구조체(GS1)는 제2 방향(Y)으로 연장될 수 있다. 인접하는 제1 게이트 구조체(GS1)는 제1 방향(X)으로 이격될 수 있다.
제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1)과 교차할 수 있다. 제1 게이트 구조체(GS1)는 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다.
제1 게이트 구조체(GS1)는 예를 들어, 제1 게이트 전극(120_1), 제1 게이트 절연막(130_1), 제1 외측 스페이서(140_1), 내측 스페이서(141) 및 제1 게이트 캡핑 패턴(145_1)을 포함할 수 있다.
복수의 제1 게이트 전극(120_1)은 제1 영역(Ⅰ)의 기판(100) 상에 배치될 수 있다. 제1 게이트 전극(120_1)은 제1 하부 패턴(110_1) 상에 배치될 수 있다.
각각의 제1 게이트 전극(120_1)은 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장될 수 있다. 각각의 제1 게이트 전극(120_1)은 제1 방향(X)으로 이격되어 배치될 수 있다.
제1 게이트 전극(120_1)은 후술되는 제1 게이트 절연막(130_1) 상에 배치될 수 있다. 각각의 제1 게이트 전극(120_1)은 제1 활성 패턴(AP1)과 교차할 수 있다. 각각의 제1 게이트 전극(120_1)은 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다.
제1 게이트 전극(120_1)은 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120_1) 및 제2 게이트 전극(120_2)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120_1)의 개수는 2개로 도시되었으나, 이는 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 게이트 전극(120_1)은 각각 2개보다 많을 수도 있고, 적을 수도 있다.
제1 게이트 절연막(130_1)은 제1 시트 패턴(NS1)의 둘레를 감쌀 수 있다. 제1 게이트 절연막(130_1)은 제1 고유전율 절연막(131_1) 및 제1 계면 절연막(132_1)을 포함할 수 있다.
제1 고유전율 절연막(131_1)은 제1 영역(Ⅰ)의 기판(100) 상에 배치될 수 있다. 제1 고유전율 절연막(131_1)은 제1 계면 절연막(132_1) 상에 배치될 수 있다. 제1 고유전율 절연막(131_1)은 제1 영역(Ⅰ)의 제1 하부 패턴(110_1)의 상면을 따라 연장될 수 있다.
제1 고유전율 절연막(131_1)은 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 고유전율 절연막(131_1)과 각각의 제1 시트 패턴(NS1) 사이에, 제1 계면 절연막(132_1)이 배치될 수 있다. 제1 고유전율 절연막(131_1)은 제1 게이트 전극(120_1)을 감쌀 수 있다. 제1 고유전율 절연막(131_1)은 제1 계면 절연막(132_1)의 둘레를 따라 배치될 수 있다.
제1 고유전율 절연막(131_1)은 고유전율 물질을 포함할 수 있고, 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 계면 절연막(132_1)은 제1 영역(Ⅰ)의 기판(100) 상에 배치될 수 있다. 제1 계면 절연막(132_1)은 제1 하부 패턴(110_1)의 상면을 따라 연장될 수 있다. 제1 계면 절연막(132_1)은 각각의 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다.
도 2 및 도 3에 도시된 바와 같이, 제1 영역(Ⅰ)에서, 제1 계면 절연막(132_1)은 최상단에 위치한 제1 시트 패턴(NS1)의 상면을 따라 배치될 수 있다.
단, 제1 계면 절연막(132_1)의 배치는 예시일 뿐, 형성방법에 따라 달라질 수 있고, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 제1 계면 절연막(132_1)은 최상단에 위치한 제1 시트 패턴(NS1)의 상면 및 제1 외측 스페이서(140_1)의 내측벽을 따라 배치될 수 있다.
제1 계면 절연막(132_1)은 절연 물질을 포함할 수 있고, 예를 들어, 실리콘 산화물을 포함할 수 있다.
제1 외측 스페이서(140_1)는 제1 게이트 전극(120_1)의 측벽 상에 배치될 수 있다.
제1 외측 스페이서(140_1)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
내측 스페이서(141)는 제3 방향(Z)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 도 2에 도시된 바와 같이, 몇몇 실시예에 따른 반도체 장치는 내측 스페이서(141)를 포함하지 않을 수 있다. 이와는 달리, 도 3에 도시된 바와 같이, 몇몇 실시예에 따른 반도체 장치는 내측 스페이서(141)를 포함할 수 있다.
내측 스페이서(141)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 캡핑 패턴(145_1)은 제1 게이트 전극(120_1), 제1 고유전율 절연막(131_1) 및 제1 외측 스페이서(140_1) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145_1)의 상면은 제1 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다.
제1 게이트 캡핑 패턴(145_1)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
복수의 제2 게이트 구조체(GS2)는 기판(100) 상에 배치될 수 있다. 각각의 제2 게이트 구조체(GS2)는 제2 방향(Y)으로 연장될 수 있다. 인접하는 제2 게이트 구조체(GS2)는 제1 방향(X)으로 이격될 수 있다.
제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다.
제2 게이트 구조체(GS2)는 예를 들어, 제2 게이트 전극(120_2), 제2 게이트 절연막(130_2), 제2 외측 스페이서(140_2) 및 제2 게이트 캡핑 패턴(145_2)을 포함할 수 있다.
복수의 제2 게이트 전극(120_2)은 제2 영역(Ⅱ)의 기판(100) 상에 배치될 수 있다. 제2 게이트 전극(120_2)은 제2 하부 패턴(110_2) 상에 배치될 수 있다.
각각의 제2 게이트 전극(120_2)은 제2 방향(Y)으로 연장될 수 있다. 각각의 제2 게이트 전극(120_2)은 제1 방향(X)으로 이격되어 배치될 수 있다.
제2 게이트 전극(120_2)은 후술되는 제2 게이트 절연막(130_2) 상에 배치될 수 있다. 각각의 제2 게이트 전극(120_2)은 제2 활성 패턴(AP2)과 교차할 수 있다. 각각의 제2 게이트 전극(120_2)은 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다.
제2 게이트 전극(120_2)은 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120_1) 및 제2 게이트 전극(120_2)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 게이트 전극(120_2)의 개수는 2개로 도시되었으나, 이는 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제2 게이트 전극(120_2)은 각각 2개보다 많을 수도 있고, 적을 수도 있다.
제2 게이트 절연막(130_2)은 제2 고유전율 절연막(131_2) 및 제2 계면 절연막(132_2)을 포함할 수 있다. 제2 게이트 절연막(130_2)은 제2 시트 패턴(NS2)의 둘레를 감쌀 수 있다.
제2 고유전율 절연막(131_2)은 제2 영역(Ⅱ)의 기판(100) 상에 배치될 수 있다. 제2 고유전율 절연막(131_2)은 제2 계면 절연막(132_2) 상에 배치될 수 있다. 제2 고유전율 절연막(131_2)은 제2 영역(Ⅱ)의 제2 하부 패턴(110_2)의 상면을 따라 연장될 수 있다.
제2 고유전율 절연막(131_2)은 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다. 제2 고유전율 절연막(131_2)과 각각의 제2 시트 패턴(NS2) 사이에, 제2 계면 절연막(132_2)이 배치될 수 있다. 제2 고유전율 절연막(131_2)은 제2 게이트 전극(120_2)을 감쌀 수 있다. 제2 고유전율 절연막(131_2)은 제2 계면 절연막(132_2)의 둘레를 따라 배치될 수 있다.
제2 고유전율 절연막(131_2)은 고유전율 물질을 포함할 수 있고, 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제2 계면 절연막(132_2)은 제2 영역(Ⅱ)의 기판(100) 상에 배치될 수 있다. 제2 계면 절연막(132_2)은 제2 하부 패턴(110_2)의 상면 및 제2 영역(Ⅱ)의 필드 절연막(105)의 상면을 따라 연장될 수 있다. 제2 계면 절연막(132_2)은 각각의 제2 시트 패턴(NS2)의 둘레를 따라 배치될 수 있다.
도 5에 도시된 바와 같이, 제2 영역(Ⅱ)에서, 제2 계면 절연막(132_2)은 최상단에 위치한 제2 시트 패턴(NS2)의 상면 및 제2 외측 스페이서(140_2)의 내측면을 따라 배치될 수 있다.
제2 계면 절연막(132_2)은 절연 물질을 포함할 수 있고, 예를 들어 실리콘 산화물을 포함할 수 있다.
제2 외측 스페이서(140_2)는 제2 게이트 전극(120_2)의 측벽 상에 배치될 수 있다.
제2 외측 스페이서(140_2)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 게이트 캡핑 패턴(145_2)은 제2 게이트 전극(120_2), 제2 게이트 절연막(130_2) 및 제2 외측 스페이서(140_2) 상에 배치될 수 있다. 제2 게이트 캡핑 패턴(145_2)의 상면은 제1 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다.
제2 게이트 캡핑 패턴(145_2)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
복수의 제1 에피택셜 패턴(150_1)은 제1 시트 패턴(NS1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
복수의 제1 에피택셜 패턴(150_1)은 제1 영역(Ⅰ)의 제1 하부 패턴(110_1) 상에 배치될 수 있다. 복수의 제1 에피택셜 패턴(150_1)은 제1 방향(X)으로 인접하는 제1 게이트 전극(120_1) 사이에 배치될 수 있다. 각각의 제1 에피택셜 패턴(150_1)은 제1 방향(X)으로 인접하는 제1 시트 패턴(NS1)과 연결될 수 있다.
도시되지 않았지만, 복수의 제1 에피택셜 패턴(150_1) 상에, 소오스/드레인 컨택이 배치될 수 있다. 또한, 소오스/드레인 컨택과 에피택셜 패턴(150_1) 사이에, 금속 실리사이드막이 더 배치될 수 있다.
복수의 제2 에피택셜 패턴(150_2)은 제2 시트 패턴(NS2)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
복수의 제2 에피택셜 패턴(150_2)은 제2 영역(Ⅱ)의 제2 하부 패턴(110_2) 상에 배치될 수 있다. 복수의 제2 에피택셜 패턴(150_2)은 제1 방향(X)으로 인접하는 제2 게이트 전극(120_2) 사이에 배치될 수 있다. 각각의 제2 에피택셜 패턴(150_2)은 제1 방향(X)으로 인접하는 제2 시트 패턴(NS2)과 연결될 수 있다.
도시되지 않았지만, 복수의 제2 에피택셜 패턴(150_2) 상에, 소오스/드레인 컨택이 배치될 수 있다. 또한, 소오스/드레인 컨택과 에피택셜 패턴(150_2) 사이에, 금속 실리사이드막이 더 배치될 수 있다.
제1 층간 절연막(191)은 제1 외측 스페이서(140_1) 및 제2 외측 스페이서(140_2)의 측벽을 덮을 수 있다. 제1 층간 절연막(191)은 제1 게이트 캡핑 패턴(145_1) 및 제2 게이트 캡핑 패턴(145_2)의 측벽을 덮을 수 있다. 제1 층간 절연막(191)은 제1 에피택셜 패턴(150_1) 및 제2 에피택셜 패턴(150_2) 상에 배치될 수 있다.
제2 층간 절연막(192)은 제1 층간 절연막(191), 제1 게이트 캡핑 패턴(145_1) 및 제2 게이트 캡핑 패턴(145_2) 상에 배치될 수 있다.
제1 층간 절연막(191) 및 제2 층간 절연막(192)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 4 및 도 6을 참고하면, 제2 하부 패턴(110_2)의 상면은 제1 하부 패턴(110_1)의 상면보다 낮을 수 있다.
구체적으로, 제1 하부 패턴(110_1)의 높이는 제1 높이(H1)일 수 있다. 제1 높이(H1)는 핀 트렌치(FT)의 바닥면으로부터 제1 하부 패턴(110_1)의 상면까지의 거리일 수 있다. 제2 하부 패턴(110_2)의 높이는 제2 높이(H2)일 수 있다. 제2 높이(H2)는 핀 트렌치(FT)의 바닥면으로부터 제2 하부 패턴(110_2)의 상면까지의 거리일 수 있다. 제1 높이(H1)는 제2 높이(H2)보다 클 수 있다.
도 2, 도 3 및 도 5를 참고하면, 제3 높이(H3)는 제1 계면 절연막(132_1)의 최하면으로부터 제1 에피택셜 패턴(150_1)의 상면까지의 거리일 수 있다. 제4 높이(H4)는 제2 계면 절연막(132_2)의 최하면으로부터 제2 에피택셜 패턴(150_2)의 상면까지의 거리일 수 있다. 제3 높이(H3)는 제4 높이(H4)보다 작을 수 있다.
제1 계면 절연막(132_1)의 두께는 제1 두께(W1)일 수 있다. 제2 계면 절연막(132_2)의 두께는 제2 두께(W2)일 수 있다. 제1 두께(W1)는 제2 두께(W2)보다 작을 수 있다.
제1 게이트 절연막(130_1)의 두께는 제3 두께(W3)일 수 있다. 제2 게이트 절연막(130_2)의 두께는 제4 두께(W4)일 수 있다. 제3 두께(W3)는 제4 두께(W4)보다 작을 수 있다.
도 7a 내지 도 7f는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 예시적인 중간 단계 도면들이다.
도 7a를 참고하면, 기판(100)이 제공될 수 있다. 기판(100)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다.
도 7b를 참고하면, 제2 영역(Ⅱ)의 기판(100)의 일부는 식각될 수 있다.
이에 따라, 제1 영역(Ⅰ)의 기판(100)의 상면은 제2 영역(Ⅱ)의 식각된 기판(100_1)의 상면보다 높을 수 있다.
도 7c를 참고하면, 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에, 제2 희생층(SL2)이 형성될 수 있다.
구체적으로, 제1 영역(Ⅰ)의 기판(100) 상에 제1 마스크층(ML1)이 형성될 수 있다. 그 다음, 제1 마스크층(ML1)에 의해 노출된 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에, 제2 두께(L2)의 제2 희생층(SL2)이 형성될 수 있다. 마지막으로, 제1 마스크층(ML1)이 제거될 수 있다.
도 7d를 참고하면, 제1 영역(Ⅰ)의 기판(100) 상에, 제1 희생층(SL1)이 형성될 수 있다.
구체적으로, 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에 제2 마스크층(ML2)이 형성될 수 있다. 그 다음, 제2 마스크층(ML2)에 의해 노출된 제1 영역(Ⅰ)의 기판(100) 상에, 제1 두께(L1)의 제1 희생층(SL1)이 형성될 수 있다. 마지막으로, 제2 마스크층(ML2)이 제거될 수 있다. 제1 두께(L1)는 제2 두께(L2)보다 작을 수 있다.
도 7e를 참고하면, 제1 희생층(SL1) 및 제2 희생층(SL2) 상에 시트막(NSF)이 형성될 수 있다.
제1 영역(Ⅰ)의 제1 희생층(SL1) 및 제2 영역(Ⅱ)의 제2 희생층(SL2) 상에, 시트막(NSF)은 동일한 두께로 형성될 수 있다.
도 7f를 참고하면, 제1 희생층(SL1) 및 시트막(NSF)은 제1 영역(Ⅰ)의 기판(100) 상에 교대로 적층될 수 있고, 제2 희생층(SL2) 및 시트막(NSF)은 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에 교대로 적층될 수 있다.
예를 들어, 도 7c 내지 도 7e의 과정이 반복 수행될 수 있다. 도면에서는 시트막(NSF)이 3개의 층을 형성하는 것으로 도시되었으나, 이는 예시일 뿐, 시트막(NSF)의 층 수는 본 발명의 기술적 사상을 한정하지 않는다.
제1 영역(Ⅰ)의 기판(100)의 상면으로부터 최상단에 배치된 시트막(NSF)의 상면까지의 높이는 제4 두께(L4)일 수 있다. 제2 영역(Ⅱ)의 식각된 기판(100_1)의 상면으로부터 최상단에 배치된 시트막(NSF)의 상면까지의 높이는 제5 두께(L5)일 수 있다. 제4 두께(L4)는 제5 두께(L5)보다 작을 수 있다.
도 7g를 참고하면, 몇몇 실시예에 따른 반도체 장치 제조 방법은 시트막(NSF)을 패터닝하여, 제1 영역(Ⅰ)에 제1 시트 패턴(NS1)과, 제2 영역(Ⅱ)에 제2 시트 패턴(NS2)을 형성하는 것을 더 포함할 수 있다.
도 7a 내지 도 7g를 참고하면, 제2 희생층(SL2)이 형성된 다음, 제1 희생층(SL1)이 형성되는 것으로 설명되었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 제1 영역(Ⅰ)의 기판(100) 상에, 제1 희생층(SL1)이 형성된 다음, 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에, 제2 희생층(SL2)이 형성될 수 있다.
도 8a 내지 도 8e는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 예시적인 중간 단계 도면들이다. 도 7a 내지 도 7g를 이용하여 설명한 것과는 다른 점을 중심으로 설명한다.
도 8a 및 도 8b를 참고하면, 제1 영역(Ⅰ)의 기판(100) 및 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에, 제1 희생층(SL1)이 형성될 수 있다.
제1 희생층(SL1)은 제1 영역(Ⅰ)의 기판(100) 및 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에 배치될 수 있다. 제1 희생층(SL1)은 제1 두께(L1)를 가질 수 있다.
도 8c를 참고하면, 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에, 추가 희생층(SL3)이 형성될 수 있다.
구체적으로, 제1 영역(Ⅰ)의 제1 희생층(SL1) 상에 제1 마스크층(ML1)이 형성될 수 있다. 그 다음, 제1 마스크층(ML1)에 의해 노출된 제2 영역(Ⅱ)의 제1 희생층(SL1) 상에, 제3 두께(L3)의 추가 희생층(SL3)이 형성될 수 있다. 마지막으로, 제1 마스크층(ML1)이 제거될 수 있다.
제2 희생층(SL2)은 제1 희생층(SL1) 및 추가 희생층(SL3)을 포함할 수 있다. 예를 들어, 제1 두께(L1)와 제3 두께(L3)의 합은 제2 두께(L2)일 수 있다.
도 8d 및 도 8e를 참고하면, 제1 희생층(SL1) 및 제2 희생층(SL2) 상에 시트막(NSF)이 형성될 수 있다. 제1 희생층(SL1) 및 시트막(NSF)은 제1 영역(Ⅰ)의 기판(100) 상에 교대로 적층될 수 있고, 제2 희생층(SL2) 및 시트막(NSF)은 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에 교대로 적층될 수 있다.
예를 들어, 도 8b 내지 도 8d의 과정이 반복 수행될 수 있다. 도면에서는 시트막(NSF)이 3개의 층을 형성하는 것으로 도시되었으나, 이는 예시일 뿐, 시트막(NSF)의 층 수는 본 발명의 기술적 사상을 한정하지 않는다.
도 9a 내지 도 9e는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 예시적인 중간 단계 도면들이다. 도 7a 내지 도 7g를 이용하여 설명한 것과는 다른 점을 중심으로 설명한다.
도 9a 및 도 9b를 참고하면, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함하는 기판(100)이 형성될 수 있다. 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에, 바닥 희생층(SL4)이 형성될 수 있다.
구체적으로, 제1 영역(Ⅰ)의 기판(100) 상에 제1 마스크층(ML1)이 형성될 수 있다. 그 다음, 제1 마스크층(ML1)에 의해 노출된 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에, 제3 두께(L3)의 바닥 희생층(SL4)이 형성될 수 있다. 바닥 희생층(SL4)이 형성된 후, 제1 마스크층(ML1)이 제거될 수 있다.
도 9c를 참고하면, 제1 영역(Ⅰ)의 기판(100) 및 제2 영역(Ⅱ)의 바닥 희생층(SL4) 상에, 제1 희생층(SL1)이 형성될 수 있다.
제1 희생층(SL1)은 제1 영역(Ⅰ)의 기판(100) 및 제2 영역(Ⅱ)의 바닥 희생층(SL4) 상에 배치될 수 있다. 제1 희생층(SL1)은 제1 두께(L1)를 가질 수 있다.
제2 희생층(SL2)은 제1 희생층(SL1) 및 바닥 희생층(SL4)을 포함할 수 있다. 예를 들어, 제1 두께(L1)와 제3 두께(L3)의 합은 제2 두께(L2)일 수 있다.
도 9d 및 도 9e를 참고하면, 제1 희생층(SL1) 및 제2 희생층(SL2) 상에 시트막(NSF)이 형성될 수 있다. 제1 희생층(SL1) 및 시트막(NSF)은 제1 영역(Ⅰ)의 기판(100) 상에 교대로 적층될 수 있고, 제2 희생층(SL2) 및 시트막(NSF)은 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에 교대로 적층될 수 있다.
예를 들어, 도 9b 내지 도 9d의 과정이 반복 수행될 수 있다. 도면에서는 시트막(NSF)이 3개의 층을 형성하는 것으로 도시되었으나, 이는 예시일 뿐, 시트막(NSF)의 층 수는 본 발명의 기술적 사상을 한정하지 않는다.
도 10a 내지 도 10f는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 예시적인 중간 단계 도면들이다.
도 10a 및 도 10b를 참고하면, 제1 영역(Ⅰ)의 기판(100) 및 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에, 제2 희생층(SL2)이 형성될 수 있다.
제2 희생층(SL2)은 제1 영역(Ⅰ)의 기판(100) 및 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에 배치될 수 있다. 제2 희생층(SL2)은 제2 두께(L2)를 가질 수 있다.
도 10c 및 도 10d를 참고하면, 제1 영역(Ⅰ)의 기판(100) 상에 제2 희생층(SL2)이 제거될 수 있다. 그 다음, 제1 영역(Ⅰ)의 기판(100) 상에 제1 희생층(SL1)이 형성될 수 있다.
구체적으로, 제2 영역(Ⅱ)의 제2 희생층(SL2) 상에, 제2 마스크층(ML2)이 형성될 수 있다. 그 다음, 제2 마스크층(ML2)에 의해 노출된 제1 영역(Ⅰ)의 기판(100) 상에서, 제2 희생층(SL2)이 제거될 수 있다.
그 다음, 제2 마스크층(ML2)에 의해 노출된 제1 영역(Ⅰ)의 기판(100) 상에, 제1 두께(L1)의 제1 희생층(SL1)이 형성될 수 있다. 마지막으로, 제1 희생층(SL1)을 형성한 후, 제2 마스크층(ML2)이 제거될 수 있다.
도 10e 및 도 10f를 참고하면, 제1 희생층(SL1) 및 제2 희생층(SL2) 상에 시트막(NSF)이 형성될 수 있다. 제1 희생층(SL1) 및 시트막(NSF)은 제1 영역(Ⅰ)의 기판(100) 상에 교대로 적층될 수 있고, 제2 희생층(SL2) 및 시트막(NSF)은 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에 교대로 적층될 수 있다.
도 10a 내지 도 10f를 참고하면, 제2 희생층(SL2)이 형성된 다음, 제1 희생층(SL1)이 형성되는 것으로 설명되었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 제1 영역(Ⅰ)의 기판(100) 상에, 제1 희생층(SL1)이 형성된 다음, 제2 영역(Ⅱ)의 식각된 기판(100_1) 상에, 제2 희생층(SL2)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Ⅰ: 제1 영역 Ⅱ: 제2 영역
100: 기판 100_1: 식각된 기판
120_1, 120_2: 게이트 전극 130_1, 130_2: 게이트 절연막
131_1, 131_2: 고유전율 절연막 132_1, 132_2: 계면 절연막
NS1, NS2: 시트 패턴 NSF: 시트막
SL1, SL2, SL3, SL4: 희생층 ML1, ML2: 마스크층

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 제1 영역에 배치된 제1 하부 패턴;
    상기 기판의 제2 영역에 배치된 제2 하부 패턴;
    상기 제1 하부 패턴 상에, 상기 제1 하부 패턴과 이격된 복수의 제1 시트 패턴;
    상기 제2 하부 패턴 상에, 상기 제2 하부 패턴과 이격된 복수의 제2 시트 패턴;
    상기 제1 시트 패턴의 둘레를 감싸는 제1 게이트 절연막;
    상기 제2 시트 패턴의 둘레를 감싸는 제2 게이트 절연막;
    상기 제1 게이트 절연막 상에, 상기 제1 시트 패턴과 교차하는 제1 게이트 전극; 및
    상기 제2 게이트 절연막 상에, 상기 제2 시트 패턴과 교차하는 제2 게이트 전극을 포함하고,
    상기 제1 하부 패턴의 높이는 상기 제2 하부 패턴보다 큰 반도체 장치.
  2. 제 1항에 있어서,
    인접하는 상기 제1 시트 패턴 사이의 이격 거리는 인접하는 상기 제2 시트 패턴 사이의 이격 거리보다 작은 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 작은 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 게이트 절연막은 제1 계면 절연막과, 상기 제1 계면 절연막 상의 제1 고유전율 절연막을 포함하고,
    상기 제2 게이트 절연막은 제2 계면 절연막과, 상기 제2 계면 절연막 상의 제2 고유전율 절연막을 포함하고,
    상기 제1 계면 절연막의 두께는 상기 제2 계면 절연막의 두께보다 작은 반도체 장치.
  5. 제1 영역 및 제2 영역을 포함하는 기판을 제공하고,
    상기 제2 영역의 상기 기판의 일부를 식각하고, 식각된 상기 제2 영역의 상기 기판의 상면은 상기 제1 영역의 상기 기판의 상면보다 낮고,
    상기 제1 영역의 상기 기판 상에, 제1 두께의 제1 희생층을 형성하고,
    상기 제2 영역의 식각된 상기 기판의 상면 상에, 상기 제1 두께보다 큰 제2 두께의 제2 희생층을 형성하고,
    상기 제1 희생층 및 제2 희생층 상에, 시트막을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  6. 제 5항에 있어서,
    상기 제1 희생층 및 상기 제2 희생층을 형성하는 것은,
    상기 제1 영역의 상기 기판 상에 제1 마스크층을 형성하고,
    상기 제2 영역의 식각된 상기 기판 상에 상기 제2 희생층을 형성하고,
    상기 제2 희생층을 형성한 후, 상기 제1 마스크층을 제거하고,
    상기 제2 영역의 식각된 상기 기판 상에 제2 마스크층을 형성하고,
    상기 제1 영역의 상기 기판 상에 제1 희생층을 형성하고,
    상기 제1 희생층을 형성한 후, 상기 제2 마스크층을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  7. 제 5항에 있어서,
    상기 제1 희생층 및 상기 제2 희생층을 형성하는 것은,
    상기 제1 영역의 상기 기판과, 상기 제2 영역의 식각된 상기 기판 상에, 제1 희생층을 형성하고,
    상기 제1 영역의 상기 제1 희생층 상에, 제1 마스크층을 형성하고,
    상기 제1 마스크층에 의해 노출된 상기 제2 영역의 상기 제1 희생층 상에, 제3 두께의 추가 희생층을 형성하고,
    상기 추가 희생층을 형성한 후, 상기 제1 마스크층을 제거하는 것을 포함하고,
    상기 제2 희생층은 상기 제1 희생층 및 상기 추가 희생층을 포함하는 반도체 장치 제조 방법.
  8. 제 5항에 있어서,
    상기 제1 희생층 및 상기 제2 희생층을 형성하는 것은,
    상기 제1 영역의 상기 기판 상에, 제1 마스크층을 형성하고,
    상기 제1 마스크층에 의해 노출된 상기 제2 영역의 식각된 상기 기판 상에, 제3 두께의 바닥 희생층을 형성하고,
    상기 바닥 희생층을 형성한 후, 상기 제1 마스크층을 제거하고,
    상기 제1 영역의 상기 기판과, 상기 제2 영역의 상기 바닥 희생층 상에, 제1 희생층을 형성하는 것을 포함하고,
    상기 제2 희생층은 상기 바닥 희생층 및 상기 제1 희생층을 포함하는 반도체 장치 제조 방법.
  9. 제 5항에 있어서,
    상기 제1 희생층 및 상기 제2 희생층을 형성하는 것은,
    상기 제1 영역의 상기 기판과, 상기 제2 영역의 식각된 상기 기판 상에, 상기 제2 희생층을 형성하고,
    상기 제2 영역의 상기 제2 희생층 상에, 제2 마스크층을 형성하고,
    상기 제2 마스크층에 의해 노출된 상기 제1 영역의 상기 제2 희생층을 제거하고,
    상기 제2 희생층을 제거한 후, 상기 제2 마스크층에 의해 노출된 상기 제1 영역의 상기 기판 상에, 제1 희생층을 형성하고,
    상기 제1 희생층을 형성한 후, 상기 제2 마스크층을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  10. 제 5항에 있어서,
    상기 시트막을 패터닝하여, 상기 제1 영역에 제1 시트 패턴과, 상기 제2 영역에 제2 시트 패턴을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
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