KR20220088472A - Bonded memory device and method of manufacturing same - Google Patents
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Abstract
메모리 셀의 적어도 일부는 제1 기판 위에 형성되고, 메모리 셀의 조향 요소 또는 워드 라인이나 비트 라인의 적어도 일부는 제2 기판 위에 형성된다. 메모리 셀의 적어도 일부는 조향 요소 또는 워드 라인이나 비트 라인의 적어도 일부에 접합된다. 제1 또는 제2 기판 중 적어도 하나는 접합 후에 제거될 수 있다.At least a portion of the memory cell is formed over a first substrate, and at least a portion of a steering element or word line or bit line of the memory cell is formed over a second substrate. At least a portion of the memory cell is bonded to a steering element or at least a portion of a word line or bit line. At least one of the first or second substrate may be removed after bonding.
Description
관련 출원Related applications
본 출원은 2020년 6월 26일자로 출원된 미국 정규 특허 출원 제16/913,717호 및 2020년 6월 26일자로 출원된 미국 정규 특허 출원 제16/913,766호에 대한 우선권의 이익을 주장하며, 그 전체 내용은 모든 목적들을 위해 본 명세서에 참고로 포함된다.This application claims the benefit of priority to U.S. Regular Patent Application No. 16/913,717, filed on June 26, 2020, and U.S. Regular Patent Application No. 16/913,766, filed on June 26, 2020; The entire content is incorporated herein by reference for all purposes.
기술분야technical field
본 개시내용은 일반적으로 메모리 디바이스들의 분야, 특히 접합된 메모리 디바이스 및 그 제조 방법에 관한 것이다.BACKGROUND The present disclosure relates generally to the field of memory devices, and more particularly to bonded memory devices and methods of making the same.
강유전성 재료는 인가된 전기장의 부재 시에 전기 전하들의 자발적 분극을 보여주는 재료를 지칭한다. 강유전성 재료 내의 전기 전하들의 순 분극(net polarization)(P)은 최소 에너지 상태에서 0이 아니다. 따라서, 재료의 자발적 강유전성 분극이 발생하고, 강유전성 재료는 2개의 대향하는 표면들 상에 반대 극성 유형들의 표면 전하들을 축적한다. 그들 양단에 인가된 전압(V)의 함수로서 강유전성 재료의 분극(P)은 히스테리시스(hysteresis)를 보여준다. 강유전성 재료의 보자력 장(coercive field) 및 잔류 분극(remanent polarization)의 곱은 강유전성 재료의 유효성을 특징짓기 위한 척도이다. 강유전성 메모리 디바이스는 정보를 저장하는 데 사용되는 강유전성 재료를 포함하는 메모리 디바이스이다. 강유전성 재료는 메모리 디바이스의 메모리 재료로서 작용한다. 강유전성 재료의 쌍극자 모멘트(dipole moment)는, 강유전성 재료에 정보를 저장하기 위해 강유전성 재료에 인가된 전기장의 극성에 따라 2개의 상이한 배향들(예컨대, 결정 격자에서, 산소 및/또는 금속 원자 포지션들과 같은 원자 포지션들에 기초한 "업(up)" 또는 "다운(down)" 분극 포지션들)에서 프로그래밍된다. 강유전성 재료의 쌍극자 모멘트의 상이한 배향들은 강유전성 재료의 쌍극자 모멘트에 의해 생성된 전기장에 의해 검출될 수 있다.A ferroelectric material refers to a material that exhibits spontaneous polarization of electrical charges in the absence of an applied electric field. The net polarization (P) of the electrical charges in the ferroelectric material is non-zero in the minimum energy state. Thus, spontaneous ferroelectric polarization of the material occurs, and the ferroelectric material accumulates surface charges of opposite polarity types on two opposing surfaces. The polarization (P) of the ferroelectric material as a function of the voltage (V) applied across them shows hysteresis. The product of the coercive field and the remanent polarization of a ferroelectric material is a measure for characterizing the effectiveness of a ferroelectric material. A ferroelectric memory device is a memory device comprising a ferroelectric material used to store information. The ferroelectric material acts as the memory material of the memory device. The dipole moment of a ferroelectric material is determined in two different orientations (e.g., in a crystal lattice, with oxygen and/or metal atom positions and It is programmed in "up" or "down" polarization positions) based on the same atomic positions. The different orientations of the dipole moment of the ferroelectric material can be detected by the electric field generated by the dipole moment of the ferroelectric material.
본 개시내용의 양태에 따르면, 메모리 디바이스는 제1 수평 방향을 따라 횡방향으로 연장되는 제1 전기 전도성 라인, 제1 전기 전도성 라인 위에 놓이고 접촉하는 메모리 필라 구조물을 포함한다. 여기서 메모리 필라 구조물은 강유전성 재료 전체가 단결정인 강유전성 재료 플레이트를 포함하며 제2 수평 방향을 따라 횡방향으로 연장되어 메모리 필라 구조물 위에 겹쳐지고 그와 접촉하는 제2 전기 전도성 라인을 포함한다.According to an aspect of the present disclosure, a memory device includes a first electrically conductive line extending transversely along a first horizontal direction, a memory pillar structure overlying and in contact with the first electrically conductive line. Here, the memory pillar structure includes a ferroelectric material plate in which the entire ferroelectric material is single-crystal, and includes a second electrically conductive line extending transversely along a second horizontal direction to overlap the memory pillar structure and contact the memory pillar structure.
본 개시내용의 다른 양태에 따르면, 메모리 디바이스를 형성하는 방법은 내부 또는 그 위에 단결정 반도체가 있는 제1 기판을 제공, 단결정 반도체 층 위에 단결정 강유전성 재료 층을 에피택셜적으로 성장, 단결정 강유전성 재료 층 상에 제1 금속 재료 층을 형성하여 적어도 단결정 강유전성 재료 층 및 제1 금속 재료 층을 포함하는 제1 적층체를 형성, 선택기 재료 층 및 제2 금속 재료 층을 포함하는 제2 적층체를 제2 기판 위에 형성, 제2 적층체를 제1 적층체에 접합을 포함한다.According to another aspect of the present disclosure, a method of forming a memory device includes providing a first substrate having a single crystal semiconductor therein or thereon, epitaxially growing a single crystal ferroelectric material layer over the single crystal semiconductor layer, on the single crystal ferroelectric material layer. forming a first metal material layer on the second substrate to form a first laminate including at least a single crystal ferroelectric material layer and a first metal material layer; a second laminate including a selector material layer and a second metal material layer; forming over, and bonding the second laminate to the first laminate.
다른 실시예에 따르면, 메모리 디바이스를 형성하는 방법은 워드 라인 또는 비트 라인을 포함하는 제1 전기 전도성 라인이 있는 제1 기판을 포함하는 제1 어셈블리를 제공, 제1 전기 전도성 라인 위에 메모리 셀의 적어도 일부를 형성, 워드 라인 또는 비트 라인의 다른 것을 포함하는 전기 전도성 라인을 가진 두 번째 기판을 포함하는 두 번째 어셈블리 제공, 메모리 셀이 제1 전기 전도성 라인과 제2 전기 전도성 라인 사이에 위치하도록 제1 어셈블리를 제2 어셈블리에 접합을 포함한다. 제1 전기 전도성 라인 중 하나는 메모리 셀의 워드 라인 또는 비트 라인을 포함하며, 제2 전기 전도성 라인 중 하나는 메모리 셀의 워드 라인 또는 비트 라인 중 다른 하나를 포함한다.According to another embodiment, a method of forming a memory device provides a first assembly comprising a first substrate having a first electrically conductive line comprising a word line or a bit line, wherein the at least one of the memory cells over the first electrically conductive line is provided. providing a second assembly comprising a second substrate having an electrically conductive line forming a portion, the second electrically conductive line comprising another of a word line or a bit line, a first memory cell positioned between the first electrically conductive line and the second electrically conductive line and bonding the assembly to the second assembly. One of the first electrically conductive lines includes the word line or bit line of the memory cell, and one of the second electrically conductive lines includes the other of the word line or bit line of the memory cell.
다른 실시예에 따르면, 메모리 디바이스를 형성하는 방법은 제1 기판 위에 위치된 메모리 셀의 적어도 일부를 포함하는 제1 어셈블리를 제공, 제2 기판 위에 위치된 선택기 소자의 적어도 일부를 포함하는 제2 어셈블리를 제공, 메모리 셀이 그 각자의 선택기 소자에 접합되도록 제2 어셈블리에 제1 어셈블리 접합을 포함한다.According to another embodiment, a method of forming a memory device provides a first assembly comprising at least a portion of a memory cell positioned over a first substrate, a second assembly comprising at least a portion of a selector element positioned over a second substrate providing a first assembly bonding to the second assembly such that the memory cell is bonded to its respective selector element.
도 1a는 본 개시내용의 제1 실시예에 따른 단결정 반도체 층을 형성한 후의 제1 기판의 수직 단면도이다.
도 1b는 본 개시내용의 제1 실시예에 따른, 반도체 산화물 층을 형성한 후 제1 기판을 포함하는 어셈블리의 수직 단면도이다.
도 1c는 본 개시내용의 제1 실시예에 따른 수소 주입 층 형성 및 반도체 산화물 층 제거 후 제1 기판을 포함하는 어셈블리의 수직 단면도이다.
도 1d는 본 개시내용의 제1 실시예에 따른 단결정 강유전성 재료 층 및 제1 금속 재료 층을 형성한 후 제1 기판을 포함하는 어셈블리의 수직 단면도이다.
도 2a는 본 개시내용의 제1 실시예에 따른 제1 유전체 레일에 의해 횡방향으로 이격된 제1 전기 전도성 라인이 형성된 후 제2 기판의 도 2b의 평면 A - A'에 따른 수직 단면도이다.
도 2b는 도 2a의 구조물 평면도이다.
도 3은 본 개시내용의 제1 실시예에 따른 하부 전극 층, 선택기 재료 층, 상부 전극 층 및 제2 금속 재료 층을 형성한 후 제2 기판을 포함하는 어셈블리의 수직 단면도이다.
도 4는 본 개시내용의 제1 실시예에 따른 제2 금속 재료 층과 제1 금속 재료 층을 접합한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 5는 본 개시내용의 제1 실시예에 따른 수소 주입 층에서 단결정 반도체 층을 절단함으로써 제1 기판과 근위 단결정 반도체 층의 어셈블리를 제거한 후의 제1 예시적인 구조물의 수직 단면도이다.
도 6은 본 개시내용의 제1 실시예에 따른, 금속 캡 층 형성 이후의 제1 예시적인 구조물의 수직 단면도이다.
도 7은 본 개시내용의 제1 실시예에 따른 메모리 필라 구조물 어레이 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 8a는 본 개시내용의 제1 실시예에 따른 유전체 격리 구조물 형성 후, 제1 예시적인 구조물인 도 8b의 평면 A - A'를 따른 수직 단면도이다.
도 8b는 도 8a의 제1 예시적인 구조물의 평면도이다.
도 9a는 본 개시내용의 제1 실시예에 따른 제2 유전체 레일들에 의해 횡방향으로 이격된 제2 전기 전도성 라인 형성 후 제1 예시적인 구조물 도 9b의 평면 A - A'를 따른 수직 단면도이다.
도 9b는 도 9a의 제1 예시적인 구조물의 평면도이다.
도 10a는 본 개시내용의 제1 실시예에 따른 제2 유전체 레일들에 의해 횡방향으로 이격된 제2 전기 전도성 라인이 형성된 후 제1 예시적인 구조물의 대안적인 구성의 도 10b의 평면 A - A'를 따른 수직 단면도이다.
도 10b는 도 10a의 제1 예시적인 구조물의 평면도이다.
도 11a는 본 개시내용의 제2 실시예에 따른 단결정 반도체 층을 형성한 후의 제1 기판의 수직 단면도이다.
도 11b는 본 개시내용의 제2 실시예에 따른 단결정 강유전성 재료 층 및 제1 금속 재료 층을 형성한 후 제1 기판을 포함하는 어셈블리의 수직 단면도이다.
도 12는 본 개시내용의 제2 실시예에 따른 제2 기판 어셈블리, 제1 유전체 레일에 의해 횡방향으로 이격된 제1 전기 전도성 라인, 하부 전극 층, 선택기 재료 층, 상부 전극 층, 제2 금속 재료 층을 부착한 후의 제2 예시적인 구조물의 수직 단면도이다.
도 13은 본 개시내용의 제2 실시예에 따른 제1 기판의 박형화 후의 제2 예시적인 구조물의 수직 단면도이다.
도 14는 본 개시내용의 제2 실시예에 따른 박형화된 제1 기판의 제거 후의 제2 예시적인 구조물의 수직 단면도이다.
도 15는 본 개시내용의 제2 실시예에 따른, 금속 캡 층 형성 이후의 제2 예시적인 구조물의 수직 단면도이다.
도 16은 본 개시내용의 제2 실시예에 따른 메모리 필라 구조물 어레이 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 17a는 본 개시내용의 제2 실시예에 따른 유전체 격리 구조물 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 17b는 도 17a의 제2 예시적인 구조물의 평면도이다.
도 18a는 본 개시내용의 제2 실시예에 따른 제2 유전체 레일들에 의해 횡방향으로 이격된 제2 전기 전도성 라인이 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 18b는 도 18a의 제2 예시적인 구조물의 평면도이다.
도 19는 본 개시내용의 제2 실시예에 따른 단결정 반도체 층 제거 후의 제2 예시적인 구조물의 대안적인 구성의 수직 단면도이다.
도 20a는 본 개시내용의 제2 실시예에 따른 제2 유전체 레일들에 의해 횡방향으로 이격된 제2 전기 전도성 라인이 형성 후의 제2 예시적인 구조물의 대안적인 구성의 수직 단면도이다.
도 20b는 도 20a의 제2 예시적인 구조물의 평면도이다.
도 21a 및 도 21b는 본 개시내용의 제1 및 제2 실시예의 강유전성 터널 접합 디바이스의 정전기 전위 에너지 대역 프로파일의 개략도이다.
도 22a, 도 23, 도 24, 도 25a, 도 26 및 도 27은 본 개시내용의 제3 실시예에 따른 제3 예시적인 구조물을 형성하는 방법에서의 단계들의 수직 단면도이다.
도 22b 및 도 25b는 각각 도 22a 및 도 25a의 제3 예시적인 구조물의 평면도이다.
도 28a, 도 29, 도 30, 도 31a, 도 32 및 도 33은 본 개시내용의 제4 실시예에 따른 제4 예시적인 구조물을 형성하는 방법에서의 단계들의 수직 단면도이다.
도 28b 및 도 31b는 각각 도 28a 및 도 31a의 제4 예시적인 구조물의 평면도이다.
도 34, 도 35, 도 36, 도 37, 도 38 및 도 39는 본 개시내용의 제4 실시예의 대안적인 측면에 따른 제4 예시적인 구조물의 대안적인 구성을 형성하는 방법에서의 단계들의 수직 단면도이다.
도 40, 도 41, 도 42, 도 43 및 도 44는 본 개시내용의 제4 실시예의 다른 대안적인 측면에 따른 제4 예시적인 구조물의 대안적인 구성을 형성하는 방법에서의 단계들의 수직 단면도이다.1A is a vertical cross-sectional view of a first substrate after forming a single crystal semiconductor layer according to a first embodiment of the present disclosure;
1B is a vertical cross-sectional view of an assembly including a first substrate after forming a semiconductor oxide layer, according to a first embodiment of the present disclosure;
1C is a vertical cross-sectional view of an assembly including a first substrate after hydrogen injection layer formation and semiconductor oxide layer removal in accordance with a first embodiment of the present disclosure;
1D is a vertical cross-sectional view of an assembly including a first substrate after forming a single crystal ferroelectric material layer and a first metallic material layer according to a first embodiment of the present disclosure;
FIG. 2A is a vertical cross-sectional view along plane A-A′ of FIG. 2B of a second substrate after a first electrically conductive line laterally spaced apart is formed by a first dielectric rail according to a first embodiment of the present disclosure; FIG.
Fig. 2B is a plan view of the structure of Fig. 2A;
3 is a vertical cross-sectional view of an assembly including a second substrate after forming a bottom electrode layer, a selector material layer, a top electrode layer and a second metal material layer according to a first embodiment of the present disclosure;
4 is a vertical cross-sectional view of a first exemplary structure after bonding a second metal material layer and a first metal material layer according to a first embodiment of the present disclosure;
5 is a vertical cross-sectional view of the first exemplary structure after removing the assembly of the first substrate and the proximal single crystal semiconductor layer by cutting the single crystal semiconductor layer in the hydrogen implantation layer in accordance with a first embodiment of the present disclosure.
6 is a vertical cross-sectional view of a first exemplary structure after formation of a metal cap layer, in accordance with a first embodiment of the present disclosure.
7 is a vertical cross-sectional view of a first exemplary structure after formation of an array of memory pillar structures in accordance with a first embodiment of the present disclosure;
8A is a vertical cross-sectional view taken along plane A-A′ of FIG. 8B , a first exemplary structure, after formation of a dielectric isolation structure according to a first embodiment of the present disclosure;
FIG. 8B is a top view of the first exemplary structure of FIG. 8A .
9A is a vertical cross-sectional view along plane A-A′ of the first exemplary structure FIG. 9B after formation of a second electrically conductive line laterally spaced apart by second dielectric rails according to a first embodiment of the present disclosure; FIG. .
9B is a top view of the first exemplary structure of FIG. 9A .
10A is a plane A-A of FIG. 10B of an alternative configuration of a first exemplary structure after a second electrically conductive line laterally spaced apart is formed by second dielectric rails in accordance with a first embodiment of the present disclosure; It is a vertical cross-sectional view along '.
FIG. 10B is a top view of the first exemplary structure of FIG. 10A .
11A is a vertical cross-sectional view of a first substrate after forming a single crystal semiconductor layer according to a second embodiment of the present disclosure;
11B is a vertical cross-sectional view of an assembly including a first substrate after forming a single crystal ferroelectric material layer and a first metallic material layer according to a second embodiment of the present disclosure;
12 is a second substrate assembly, a first electrically conductive line laterally spaced apart by a first dielectric rail, a lower electrode layer, a selector material layer, an upper electrode layer, a second metal according to a second embodiment of the present disclosure; A vertical cross-sectional view of the second exemplary structure after depositing the material layer.
13 is a vertical cross-sectional view of a second exemplary structure after thinning of a first substrate according to a second embodiment of the present disclosure;
14 is a vertical cross-sectional view of a second exemplary structure after removal of a first thinned substrate according to a second embodiment of the present disclosure;
15 is a vertical cross-sectional view of a second exemplary structure after formation of a metal cap layer, in accordance with a second embodiment of the present disclosure.
16 is a vertical cross-sectional view of a second exemplary structure after formation of an array of memory pillar structures in accordance with a second embodiment of the present disclosure.
17A is a vertical cross-sectional view of a second exemplary structure after formation of a dielectric isolation structure in accordance with a second embodiment of the present disclosure;
17B is a top view of the second exemplary structure of FIG. 17A .
18A is a vertical cross-sectional view of a second exemplary structure after formation of a second electrically conductive line laterally spaced apart by second dielectric rails in accordance with a second embodiment of the present disclosure;
18B is a top view of the second exemplary structure of FIG. 18A .
19 is a vertical cross-sectional view of an alternative configuration of a second exemplary structure after removal of a single crystal semiconductor layer in accordance with a second embodiment of the present disclosure.
20A is a vertical cross-sectional view of an alternative configuration of a second exemplary structure after formation of a second electrically conductive line laterally spaced apart by second dielectric rails in accordance with a second embodiment of the present disclosure;
FIG. 20B is a top view of the second exemplary structure of FIG. 20A .
21A and 21B are schematic diagrams of electrostatic potential energy band profiles of ferroelectric tunnel junction devices of first and second embodiments of the present disclosure;
22A , 23 , 24 , 25A , 26 and 27 are vertical cross-sectional views of steps in a method of forming a third exemplary structure according to a third embodiment of the present disclosure.
22B and 25B are top views of the third exemplary structure of FIGS. 22A and 25A , respectively.
28A , 29 , 30 , 31A , 32 and 33 are vertical cross-sectional views of steps in a method of forming a fourth exemplary structure according to a fourth embodiment of the present disclosure.
28B and 31B are top views of the fourth exemplary structure of FIGS. 28A and 31A , respectively.
34, 35, 36, 37, 38 and 39 are vertical cross-sectional views of steps in a method of forming an alternative configuration of a fourth exemplary structure according to an alternative aspect of a fourth embodiment of the present disclosure; to be.
40 , 41 , 42 , 43 and 44 are vertical cross-sectional views of steps in a method of forming an alternative configuration of a fourth exemplary structure according to another alternative aspect of a fourth embodiment of the present disclosure;
본 개시내용의 실시예들은 동일한 메모리 셀의 상이한 부분들을 서로 접합함으로써 접합된 메모리 디바이스들과 그 제조 방법을 제공한다. 제1 및 제2 실시예에서 강유전성 터널 접합 디바이스들은 웨이퍼 접합에 의해 형성되어 템플릿 층 상에서 에피택셜하게 성장된 고품질 결정 강유전성 터널 유전체 층을 획득하고, 이어서 강유전성 터널 유전체 층을 별도의 기판 상에 형성된 선택기 소자에 접합한다. 제3 및 제4 실시예들에서, 자기저항 랜덤 액세스 메모리 (MRAM) 및 위상 변화 메모리(PCM) 메모리 디바이스들은 워드 라인 또는 비트 라인 중 하나 및/또는 별도의 기판에 형성된 선택기 소자에 결합되어 워드 라인 또는 비트 라인의 반응성 이온 에칭 시 MRAM 및 PCM 층이 손상되지 않도록 한다.Embodiments of the present disclosure provide bonded memory devices and methods of manufacturing the same by bonding different portions of the same memory cell to each other. The ferroelectric tunnel junction devices in the first and second embodiments are formed by wafer bonding to obtain a high-quality crystalline ferroelectric tunnel dielectric layer epitaxially grown on the template layer, and then the ferroelectric tunnel dielectric layer is formed on a separate substrate by a selector. bonded to the device. In third and fourth embodiments, magnetoresistive random access memory (MRAM) and phase change memory (PCM) memory devices are coupled to one of a word line or a bit line and/or a selector element formed in a separate substrate to the word line Alternatively, ensure that the MRAM and PCM layers are not damaged during reactive ion etching of the bit line.
도면들은 일정한 축척으로 작성된 것은 아니다. 요소들의 중복의 부존재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2" 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해 채용되며, 상이한 서수들이 본 개시의 명세서 및 청구범위에 걸쳐 채용될 수 있다. 용어 "적어도 하나의" 요소는 단일 요소의 가능성 및 다수의 요소들의 가능성을 포함하는 모든 가능성을 지칭한다.The drawings are not drawn to scale. Multiple instances of an element may be duplicated when a single instance of an element is illustrated, unless the absence of duplication of elements is explicitly stated or clearly indicated otherwise. Ordinal numbers such as “first,” “second,” and “third” are employed merely to identify similar elements, and different ordinals may be employed throughout the specification and claims of this disclosure. The term “at least one” element refers to all possibilities, including the possibility of a single element and the possibility of multiple elements.
동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호들을 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 2개 이상의 요소가 서로와 또는 서로 사이에 직접 접촉하지 않으면, 이들 2개의 요소는 서로로부터 또는 서로 사이에 "결합 해제"된다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치한 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이의 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치한다. 본 명세서에 사용되는 바와 같이, 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 구성된 전도성 경로가 존재하는 경우, 제1 요소는 제2 요소에 "전기적으로 연결된다". 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.Like reference numbers refer to like elements or like elements. Unless otherwise indicated, elements having the same reference numerals are assumed to have the same composition and the same function. Unless otherwise indicated, “contact” between elements refers to direct contact between elements that provides an edge or surface shared by the elements. If two or more elements are not in direct contact with each other or between each other, then these two elements are “uncoupled” from or between each other. As used herein, a first element positioned “on” a second element may be positioned on the outer surface of the surface of the second element or on the inner face of the second element. As used herein, a first element is “directly on” a second element when there is physical contact between the surface of the first element and the surface of the second element. As used herein, a first element is "electrically connected" to a second element when there is a conductive pathway comprised of at least one conductive material between the first element and the second element. As used herein, a “prototype” structure or “in-process” structure refers to a temporary structure in which the shape or composition of at least one component therein is subsequently modified.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인 또는 위에 놓인 구조의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 갖는 균질한 또는 비균질한 연속적인 구조의 영역일 수 있다. 예를 들어, 층은 연속적인 구조의 상부 표면과 저부 표면에 있는 또는 이들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.As used herein, “layer” refers to a portion of a material comprising a region having a thickness. A layer may extend over the entirety of the underlying or overlying structure, or may have an extent that is less than the extent of the underlying or overlying structure. Also, the layer may be a region of a homogeneous or non-homogeneous continuous structure having a thickness less than the thickness of the continuous structure. For example, the layer may be positioned between any pair of horizontal planes at or between the top and bottom surfaces of the continuous structure. The layer may extend horizontally, vertically, and/or along a tapered surface. The substrate may be one layer, may include one or more layers therein, or may have one or more layers thereon, above, and/or below.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 아래에 놓이고 제1 표면과 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직인 평면이 존재하는 경우, 제1 표면과 제2 표면은 서로 "수직으로 일치"한다. 실질적으로 수직인 평면은 수직 방향으로부터 5 도 미만의 각도만큼 벗어나는 방향을 따라 직선으로 연장되는 평면이다. 수직 평면 또는 실질적으로 수직인 평면은 수직 방향 또는 실질적으로 수직인 방향을 따라 직선이고, 수직 방향 또는 실질적으로 수직 방향에 직각인 방향을 따른 만곡을 포함할 수 있거나, 포함하지 않을 수 있다.As used herein, a first surface and a second surface when a second surface overlies or underlies the first surface and there is a vertical or substantially perpendicular plane comprising the first surface and the second surface. The 2 surfaces are “perpendicular” to each other. A substantially vertical plane is a plane extending straight along a direction deviating from the vertical direction by an angle of less than 5 degrees. A vertical or substantially perpendicular plane is a straight line along a vertical or substantially perpendicular direction, and may or may not include a curvature along a direction perpendicular to the vertical or substantially perpendicular direction.
본 명세서에 사용되는 바와 같이, "메모리 레벨" 또는 "메모리 어레이 레벨"은 메모리 요소들의 어레이의 최상부 표면들을 포함하는 제1 수평 평면(즉, 기판의 상단 표면에 평행한 평면)과 메모리 요소들의 어레이의 최하부 표면들을 포함하는 제2 수평 평면 사이의 일반적 영역에 대응하는 레벨을 지칭한다. 본 명세서에 사용되는 바와 같이, "관통 스택" 요소는 메모리 레벨을 통해 수직으로 연장되는 요소를 지칭한다.As used herein, “memory level” or “memory array level” refers to an array of memory elements and a first horizontal plane that includes the top surfaces of the array of memory elements (ie, a plane parallel to the top surface of the substrate). refers to the level corresponding to the general area between the second horizontal planes including the lowermost surfaces of As used herein, a “through stack” element refers to an element that extends vertically through a memory level.
강유전성 재료의 강유전성 특성은 강유전성 재료의 특정 결정질 상을 안정화시키는 것에 의존한다. 예를 들어, 하프늄 산화물 기반 층은 사방정계 상에서만 강유전성을 나타낸다(예: 비중심대칭 사방정계 상). 본 개시내용의 제1 및 제2 실시예는 결정질 강유전성 메모리 소자를 포함하는 메모리 디바이스 및 그 제조 방법에 관한 것이며, 아래에서 그 다양한 양태를 설명된다. 메모리 디바이스의 결정 층들은 강유전성 재료의 강유전성의 결정상을 안정화시켜 고성능 강유전성 디바이스를 제공한다. 하나의 실시예에서, 결정질 강유전성 재료는 사방정계 상에 비교적 얇은 에피택셜 하프늄 산화물 기반 층을 포함한다. 하프늄 산화물 기반 층은 게르마늄 기반 버퍼 층 상에서 에피택셜하게 성장된다. 성장 후, 에피택셜 하프늄 산화물 기반 층은 웨이퍼 접합 및 층 이동 방법에 의해 다른 기판으로 이동된다.The ferroelectric properties of ferroelectric materials depend on stabilizing a specific crystalline phase of the ferroelectric material. For example, hafnium oxide-based layers exhibit ferroelectricity only in the orthorhombic phase (eg non-centrosymmetric orthorhombic phase). First and second embodiments of the present disclosure relate to a memory device including a crystalline ferroelectric memory element and a method of manufacturing the same, and various aspects thereof are described below. The crystalline layers of the memory device stabilize the ferroelectric crystalline phase of the ferroelectric material to provide a high performance ferroelectric device. In one embodiment, the crystalline ferroelectric material comprises a relatively thin epitaxial hafnium oxide based layer in an orthorhombic phase. A hafnium oxide based layer is epitaxially grown on the germanium based buffer layer. After growth, the epitaxial hafnium oxide based layer is transferred to another substrate by wafer bonding and layer transfer methods.
도 1a를 참조하면, 본 개시내용의 제1 실시예에 따른 제1 예시적인 구조물은 제1 기판(10L)을 포함한다. 단결정 반도체 재료가 후속적으로 성장될 수 있는 단결정 기판일 수 있는 제1 기판(10L)이다. 예를 들어, 제1 기판(10L)은 시판되는 단결정 실리콘 웨이퍼일 수 있다. 단결정 반도체 층(20L)이 에피택셜 반도체 증착 공정에 의해 제1 기판(10L)의 상면에 형성될 수 있다. 단결정 반도체 층(20L)은 게르마늄을 함유하는 단결정 반도체 재료를 포함할 수 있다. 예를 들어, 단결정 반도체 층(20L)은 게르마늄 또는 실리콘-게르마늄 합금을 포함할 수 있다. 하나의 실시예에서, 단결정 반도체 층(20L)은 50% 내지 100% 범위의 원자 백분율로 게르마늄을 포함할 수 있다. 단결정 반도체 층(20L)은 에피택셜 반도체 증착 공정을 수행함으로써 형성될 수 있다. 하나의 실시예에서, 단결정 반도체 층(20L)의 하부는 제1 기판(10L)의 상부 표면으로부터의 거리에 따라 게르마늄의 원자 농도가 증가하도록 수직으로 등급화된 재료 조성을 가질 수 있다. 하나의 실시예에서, 단결정 반도체 층(20L)의 상부는 50% 내지 100% 범위의 원자 백분율(예: 80% 내지 90%)로 게르마늄을 포함할 수 있다. 하나의 실시예에서, 단결정 반도체 층(20L)의 상부는 100%의 원자 백분율로 게르마늄을 포함할 수 있다. 단결정 반도체 층(20L)의 두께는 50 nm 내지 600 nm 범위 내(예: 100 nm 내지 300 nm)이지만, 더 작거나 더 큰 두께들도 사용될 수 있다.Referring to FIG. 1A , a first exemplary structure according to a first embodiment of the present disclosure includes a
도 1b를 참조할 때, 단결정 반도체층(20L)의 상면에 선택적 반도체 산화물 층(25)이 형성될 수 있다. 하나의 실시예에서, 반도체 산화물 층(25)이 단결정 반도체 층(20L)의 표면 부분의 산화에 의해 형성될 수 있다. 하나의 실시예에서, 반도체 산화물 층(25)은 게르마늄 산화물, 실리콘 산화물 또는 실리콘-게르마늄 산화물을 포함할 수 있다. 반도체 산화물 층(25)의 두께는 5 nm 내지 50 nm의 범위(예: 10 nm 내지 30 nm)일 수 있지만, 더 작거나 더 큰 두께들도 사용될 수 있다.Referring to FIG. 1B , a selective
도 1c를 참조하면, 반도체 산화물 층(25)을 통해 단결정 반도체 층(20L)에 수소 또는 중수소 원자를 주입하여 주입 층(즉, 수소 또는 중수소 주입 영역)(23)을 형성할 수 있다. 단결정 반도체 층(20L)은 근위 단결정 반도체 층(22L) 및 원위 단결정 반도체 층(24L)으로 분할된다. 근위 단결정 반도체 층(22L)의 두께는 25 nm 내지 300 nm 범위 내(예: 50 nm 내지 150 nm)이지만, 더 작거나 더 큰 두께들도 사용될 수 있다. 원위 단결정 반도체 층(24L)의 두께는 25 nm 내지 300 nm 범위 내(예: 50 nm 내지 150 nm)이지만, 더 작거나 더 큰 두께들도 사용될 수 있다. 하나의 실시예에서, 원위 단결정 반도체 층(24L)은 50% 내지 100% 범위의 원자 백분율로 게르마늄 또는 게르마늄을 포함하는 실리콘-게르마늄 합금을 포함하거나 기본적으로 구성할 수 있다. 반도체 산화물 층(25)은 예를 들어 선택적 습식 에칭 공정에 의해 제거될 수 있다. 원위 단결정 반도체 층(24L)의 물리적으로 노출된 상면에서 적절한 표면 클린 공정을 수행할 수 있다.Referring to FIG. 1C , an implantation layer (ie, a hydrogen or deuterium implantation region) 23 may be formed by implanting hydrogen or deuterium atoms into the single
도 1d를 참조하면, 단결정 강유전성 재료 층(30L) 과 같은 메모리 재료 층은 원위 단결정 반도체 층(24L)의 상단 표면 상에서 에피택셜하게 성장될 수 있다. 단결정 강유전성 재료 층(30L)은 원위 단결정 반도체 층(24L)의 단결정 반도체 재료에 에피택셜하게 정렬되는 단결정 강유전성 재료를 포함한다.Referring to FIG. 1D , a memory material layer, such as single crystal
하나의 실시예에서, 단결정 강유전성 재료 층(30L)은 전이 금속 산화 재료를 포함할 수 있다. 하나의 실시예에서, 전이 금속 산화 재료는 하프늄 산화물계 재료를 포함하며, 이는 도핑 또는 도핑되지 않은 하프늄 산화물을 포함한다. 일례로, 단결정 강유전성 층(30L)은 지르코늄(하프늄-지르코늄 산화물이라고도 함), 실리콘, 스트론튬, 알루미늄, 이트륨, 게르마늄 및/또는 가돌리늄이 도핑된 단결정 하프늄 산화물을 포함할 수 있다.In one embodiment, the single crystal
다른 실시예의 경우, 전이 금속 산화물 재료는 바륨 티타네이트 (예: BaTiO3; BT), 유로퓸 바륨 티타네이트, 납 스칸듐 탄탈레이트(예: Pb(ScxTa1-x)O3), 납 티타네이트(예: PbTiO3; PT), 납 지르코네이트 티타네이트(예: Pb (Zr,Ti) O3; PZT), 리튬 니오베이트(예: LiNbO3; LN), (LaAlO3)), 포타슘 니오베이트(예: KNbO3), 나트륨 비스무트 티타네이트(예: Na0.5Bi0.5TiO3), 리튬 탄탈레이트(예: LiTaO3(LT)), 납 란타늄 티타네이트(예: (Pb,La)TiO3 (PLT)), 또는 납 란타늄 지르코네이트 티타네이트(예: (Pb,La)(Zr,Ti)O3(PLZT))와 같은 페로브스카이트 재료를 포함한다. 페로브스카이트 재료의 경우, 스트론튬 티타네이트(SrTiO3) 또는 스트론튬 루테네이트(SrRuO3) 층이 원위 결정 층(24L)으로 사용될 수 있다.In another embodiment, the transition metal oxide material is barium titanate (eg BaTiO 3 ; BT), europium barium titanate, lead scandium tantalate (eg Pb(Sc x Ta 1-x )O 3 ), lead titanate (eg PbTiO 3 ; PT), lead zirconate titanate (eg Pb (Zr,Ti) O 3 ; PZT), lithium niobate (eg LiNbO 3 ; LN), (LaAlO 3 )), potassium niobate Baits (eg KNbO 3 ), sodium bismuth titanate (eg Na 0.5 Bi 0.5 TiO 3 ), lithium tantalate (eg LiTaO 3 (LT)), lead lanthanum titanate (eg (Pb,La)TiO 3 ) (PLT)), or perovskite materials such as lead lanthanum zirconate titanate (eg (Pb,La)(Zr,Ti)O 3 (PLZT)). In the case of a perovskite material, a strontium titanate (SrTiO 3 ) or strontium ruthenate (SrRuO 3 ) layer may be used as the
단결정 강유전성 재료 층(30L)은 원자 층 증착 또는 다른 적합한 방법에 의해 에피택셜하게 성장될 수 있다. 도펀트는 in-situ 또는 ex-situ(예를 들어, 이온 주입에 의해) 도입될 수 있다. 단결정 강유전성 재료 층(30L)의 두께는 2 nm 내지 30 nm 범위 내(예: 5 nm 내지 15 nm, 약 10 nm)이지만, 더 작거나 더 큰 두께들도 사용될 수 있다. 단결정 강유전성 재료 층(30L)의 재료 결정성을 개선하고 단결정 강유전성 재료 층(30L)의 강유전성 재료의 강유전성 특성(예: 전기적 분극의 크기)을 향상시키기 위해 열 어닐링이 수행될 수 있다. 예를 들어, 층(30L)은 어닐링 후 강유전성 비중심대칭 사방정계 상을 갖는 하프늄 산화물계 강유전성 층일 수 있다.Single crystal
제1 금속 재료 층(40L)은 단결정 강유전성 재료 층(30L)의 상면에 제1 금속 재료를 증착하여 형성할 수 있다. 제1 금속 재료 층(40L)은 W, Mo 또는 Ru와 같은 원소 금속 및/또는 MoN, TiN, TaN 또는 WN과 같은 전도성 금속 화합물 재료를 포함할 수 있다. 제1 금속 재료 층(40L)은 화학적 기상 증착 또는 물리적 기상 증착에 의해 형성될 수 있다. 제1 금속 재료 층(40L)은 5 nm 내지 50 nm 범위 내(예: 10 nm 내지 25 nm)이지만, 더 작거나 더 큰 두께들도 사용될 수 있다.The first
도 2a를 참조하면, 제2 기판(110L)이 제공될 수 있다. 제2 기판(110L)은 최상 부위에 절연 재료 층을 포함할 수 있다. 하나의 실시예에서, 제2 기판(110L)은 실리콘 웨이퍼와 같은 반도체 기판 및 반도체 기판 상에 형성된 전계 효과 트랜지스터와 같은 반도체 디바이스(명시적으로 도시되지 않음)를 포함할 수 있다. 금속 상호연결 구조물(명시적으로 도시되지 않음)을 내장하는 유전체 재료 층(명시적으로 도시되지 않음)이 반도체 디바이스 위에 형성될 수 있다. 금속 상호접속 구조물은 반도체 디바이스의 다양한 노드 사이에서 전기적 상호접속을 제공할 수 있다.Referring to FIG. 2A , a
유전체 재료 층이 제2 기판(110L) 위에 증착될 수 있다. 유전체 재료 층은 실리콘 산화물과 같은 유전체 재료를 포함하며, 화학적 기상 증착에 의해 형성될 수 있다. 유전체 재료 층의 두께는 50 nm 내지 500 nm의 범위 내이지만, 더 작거나 더 큰 두께들도 사용될 수 있다. 포토레지스트 층(도시되지 않음)이 유전체 재료 층 위에 도포될 수 있고, 라인 및 공간 패턴을 형성하도록 리소그래피 방식으로 패턴화될 수 있다. 제1 수평 방향(hd1)을 따라 횡방향으로 연장되고 제2 수평 방향(hd2)을 따라 서로 이격된 기다란 개구들이 포토레지스트 층에 형성될 수 있다. 제2 수평 방향(hd2)을 따른 각 개구부의 폭은 10 nm 내지 50 nm의 범위 내(예: 15 nm 내지 25 nm)이지만, 더 작거나 더 큰 폭들도 사용될 수 있다. 라인 및 공간 패턴의 피치는 20 nm 내지 100 nm 범위 내(예: 30 nm 내지 50 nm)이지만, 더 작거나 더 큰 피치들도 사용될 수 있다. 포토레지스트 층의 패턴은 이방성 에칭 공정에 의해 유전체 재료 층을 통해 전사될 수 있다. 포토레지스트 층은 이방성 에칭 공정 동안 에칭 마스크로서 사용될 수 있다. 제1 라인 트렌치들은 유전체 재료 층을 통해 형성될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다. 유전체 재료 층의 나머지 부분들은 제1 유전체 레일들(122)을 구성한다.A layer of dielectric material may be deposited over the
금속 배리어 재료를 포함하는 선택적 금속 라이너 층이 제1 라인 트렌치들 내에 그리고 제1 유전체 레일들(122)에 증착될 수 있다. 금속 라이너 층은 전도성 금속성 질화 재료(예: TiN, TaN 및/또는 WN) 및/또는 전도성 금속성 탄화 재료(예: TiC, TaC 및/또는 WC)과 같은 전도성 금속 배리어 재료를 포함할 수 있다. 금속 라이너 층은 화학적 기상 증착 또는 물리적 기상 증착에 의해 증착될 수 있다. 금속 충전 재료 층이 금속 라이너 층 위에 증착될 수 있다. 금속 충전 재료 층은 높은 전기 저항률을 갖는 금속 재료를 포함한다. 예를 들어, 금속 충전 재료 층은 구리, 텅스텐, 티타늄, 탄탈륨, 몰리브덴, 루테늄, 코발트, 또는 이들의 조합을 포함할 수 있다.An optional metal liner layer comprising a metal barrier material may be deposited in the first line trenches and on the first dielectric rails 122 . The metal liner layer may include a conductive metal barrier material such as a conductive metallic nitride material (eg TiN, TaN and/or WN) and/or a conductive metallic carbide material (eg TiC, TaC and/or WC). The metal liner layer may be deposited by chemical vapor deposition or physical vapor deposition. A metal fill material layer may be deposited over the metal liner layer. The metal filling material layer includes a metal material having a high electrical resistivity. For example, the metal filler material layer may include copper, tungsten, titanium, tantalum, molybdenum, ruthenium, cobalt, or combinations thereof.
금속 충전 재료 층 및 금속 라이너 층의 잉여 부분들은 제1 유전체 레일의 상단 표면을 포함하는 수평면 위에서 제거될 수 있다. 금속 충전 재료 층의 각 나머지 부분은 제1 금속 충전 재료 부분을 포함한다. 금속 라이너 층의 각 나머지 부분은 제1 금속 라이너를 포함한다. 제1 금속 라이너와 제1 금속 충전 재료 부분의 인접한 각 조합은 제1 전기 전도성 라인(120)을 구성한다. 제1 전기 전도 라인(120)은 제1 수평 방향(hd1)을 따라 횡방향으로 연장되고 제2 수평 방향(hd2)을 따라 횡방향으로 이격된다. 일반적으로, 제1 유전체 레일(122)에 의해 횡방향으로 이격된 제1 전기 전도성 라인(120)은 제2 기판(110L) 위에 형성된다.Excess portions of the metal fill material layer and metal liner layer may be removed over a horizontal plane comprising a top surface of the first dielectric rail. Each remaining portion of the metal-filling material layer includes a first metal-filling material portion. Each remaining portion of the metal liner layer includes a first metal liner. Each adjacent combination of the first metal liner and the first metal fill material portion constitutes a first electrically
대안적으로, 제1 전기 전도성 라인(120)은 제2 기판(110L) 위에 하나 이상의 전기 전도성 층을 증착함으로써 먼저 형성될 수 있고, 이어서 반응성 이온 에칭(RIE)에 의해 하나 이상의 전기 전도성 층을 패턴화하여 라인(120)을 형성할 수 있다. 그런 다음, 제1 전기 전도성 라인(120) 사이에 유전체 재료 층을 증착하고 유전체 재료 층을 평탄화함으로써 제1 전기 전도성 라인(120) 사이에 제1 유전체 레일(122)이 형성된다.Alternatively, the first electrically
도 3에 도시된 바와 같이, 선택기 재료 층(134L) 및 제2 금속 재료 층(140L)을 포함하는 적층체가 제1 전기 전도성 라인(120) 위에 형성될 수 있다. 하나의 실시예에서, 적층체는 아래에서 위로, 하부 전극 층(132L), 선택기 재료 층(134L), 상부 전극 층(136L) 및 제2 금속 재료 층(140L)을 포함할 수 있다. 하부 전극 층(132L), 선택기 재료 층(134L) 및 상부 전극 층(136L)의 조합은 여기에서 선택기-레벨 층(130L)으로 지칭된다.3 , a laminate including a
하부 전극 층(132L) 및 상부 전극 층(136L) 각각은 적어도 하나의 전기 전도성 재료를 포함한다. 적어도 하나의 전기 전도성 재료가 비금속 전도성 재료를 포함할 수 있다. 하부 전극 층(132L) 및 상부 전극 층(136L)에 사용될 수 있는 예시적인 비금속 전도성 재료는 비정질 탄소, 비정질 붕소 도핑 탄소, 비정질 질소 도핑 탄소, 비정질 실리콘, 비정질 게르마늄, 이들의 합금 또는 혼합물 및 이들의 적층체를 포함한다. 하부 전극 층(132L) 및 상부 전극 층(136L) 각각은 전이 금속 요소가 없을 수 있다. 하부 전극 층(132L) 및 상부 전극 층(136L) 각각은 화학적 기상 증착, 물리적 기상 증착, 또는 원자 층 증착에 의해 증착될 수 있다. 하부 전극 층(132L) 및 상부 전극 층(136L) 각각은 0.5 nm 내지 10 nm 범위 내(예: 1 nm 내지 5 nm)의 각자의 두께를 가질 수 있지만, 더 작거나 더 큰 두께들도 사용될 수 있다.Each of the
선택기 재료 층(134L)은 전압 의존적 스위치로서 기능할 수 있는 재료를 포함한다. 일반적으로 선택기 재료 층(134L)은 오보닉 임계 스위치(ovonic threshold switch, OTS) 재료 또는 다이오드 임계 스위치 재료(예컨대, p-n 반도체 다이오드, p-i-n 반도체 다이오드, 쇼트키(Schottky) 다이오드 또는 금속-절연체-금속성 다이오드를 위한 재료들)과 같은, 비선형 전기적 거동을 나타내는 임의의 적합한 임계 스위치 재료를 포함할 수 있다. 하나의 실시예에서, 선택기 재료 층(134L)은 오보닉 임계 스위치 재료를 포함한다.
본 명세서에 사용되는 바와 같이, 오보닉 임계 스위치(OTS)는, 임계 전압 초과의 전압 하의 저-저항 상태에서 결정화되지 않고, OTS 재료 층에 걸쳐 임계 전압 초과의 전압을 받지 않을 때 고-저항 상태로 다시 되돌아가는 디바이스이다. 본 명세서에 사용되는 바와 같이, "오보닉 임계 스위치 재료"는, 인가된 외부 바이어스 전압의 크기에 따라 재료의 저항률이 감소하도록 하는 인가된 외부 바이어스 전압 하의 비선형 저항률 곡선을 보여주는 재료를 지칭한다. 다시 말하면, 오보닉 임계 스위치 재료는 비-오믹이고, 더 낮은 외부 바이어스 전압 하에서보다 더 높은 외부 바이어스 전압 하에서 전도성이 더 커진다.As used herein, an ovonic threshold switch (OTS) is in a high-resistance state when it does not crystallize in a low-resistance state under a voltage above a threshold voltage and is not subjected to a voltage above a threshold voltage across the OTS material layer. It is a device that returns back to As used herein, “ovonic threshold switch material” refers to a material that exhibits a nonlinear resistivity curve under an applied external bias voltage that causes the resistivity of the material to decrease with the magnitude of the applied external bias voltage. In other words, the ovonic threshold switch material is non-ohmic and becomes more conductive under a higher external bias voltage than under a lower external bias voltage.
오보닉 임계 스위치 재료(OTS 재료)는, OTS 재료에 걸친 그의 임계 전압 초과의 전압의 인가 동안, 고저항 상태에서는 비결정질(예를 들어, 비정질)일 수 있고, 저저항 상태에서는 비결정질로 남아 있을 수(예를 들어, 비정질로 남아 있을 수) 있다. OTS 재료는 그의 임계 전압 초과의 고전압이 제거될 때 고-저항 상태로 다시 되돌아갈 수 있다. 저항 상태 변화 전체에 걸쳐, 오보닉 임계 스위치 재료는 비결정질(예컨대, 비정질)로 남아 있을 수 있다. 하나의 실시예에서, 오보닉 임계 스위치 재료는 기록 및 판독 상태들 둘 모두에서 히스테리시스를 나타내는 칼코게나이드 재료의 층을 포함할 수 있다. 칼코게나이드 재료는 As, N, 및 C로부터 선택된 도펀트로 도핑된 Ge-Se 화합물 또는 GeTe 화합물, 예컨대 Ge-Se-As 화합물 반도체 재료일 수 있다. 오보닉 임계 스위치 재료 층은 임의의 오보닉 임계 스위치 재료를 포함하는 선택자 재료 층(134L)을 포함할 수 있다. 하나의 실시예에서, 선택기 재료 층(134L)은 GeSeAs 합금, GeSe 합금, SeAs 합금, GeTe 합금 또는 SiTe 합금을 포함할 수 있고/있거나 본질적으로 그것들로 이루어질 수 있다.An ovonic threshold switch material (OTS material) may be amorphous (eg, amorphous) in a high resistance state and remain amorphous in a low resistance state during application of a voltage above its threshold voltage across the OTS material. (eg, may remain amorphous). An OTS material can revert back to a high-resistance state when the high voltage above its threshold voltage is removed. Throughout the resistance state change, the ovonic threshold switch material may remain amorphous (eg, amorphous). In one embodiment, the ovonic threshold switch material may include a layer of chalcogenide material that exhibits hysteresis in both write and read states. The chalcogenide material may be a Ge-Se compound or a GeTe compound doped with a dopant selected from As, N, and C, such as a Ge-Se-As compound semiconductor material. The ovonic threshold switch material layer may include a
하나의 실시예에서, 선택기 재료 층(134L)의 재료는, 임계 바이어스 전압 크기(임계 전압이라고도 지칭됨)를 초과하는 외부 바이어스 전압의 인가 시에 선택기 재료 층(134L)의 저항률이 적어도 두 자릿수만큼(즉, 100배 초과만큼) 감소하도록 선택될 수 있다. 하나의 실시예에서, 선택기 재료 층(134L)의 조성 및 두께는 임계 바이어스 전압 크기가 1 V 내지 4 V의 범위에 있을 수 있도록 선택될 수 있지만, 임계 바이어스 전압 크기에 대해 더 작거나 더 큰 전압도 사용될 수 있다. 선택기 재료 층(134L)의 두께는, 예를 들어, 5 nm 내지 40 nm의 범위 내(예: 10 nm 내지 20 nm)이지만, 더 작거나 더 큰 두께들도 사용될 수 있다.In one embodiment, the material of the
제2 금속 재료 층(140L)은 선택기-레벨 층(130L)의 상단 표면 상에 제2 금속 재료를 증착함으로써 형성될 수 있다. 제2 금속 재료 층(140L)은 원소 금속(예: W 또는 Ru) 및/또는 전도성 금속 화합물 재료(예: TiN, TaN, or WN)를 포함할 수 있다. 제2 금속 재료 층(140L)은 화학적 기상 증착 또는 물리적 기상 증착에 의해 형성될 수 있다. 제2 금속 재료 층(140L)은 5 nm 내지 50 nm 범위 내(예: 10 nm 내지 25 nm)이지만, 더 작거나 더 큰 두께들도 사용될 수 있다. 일반적으로, 제1 금속 재료 층(40L) 및 제2 금속 재료 층(140L)의 재료들은 제1 금속 재료 층(40L) 및 제2 금속 재료 층(140L) 이 후속적으로 서로 접합될 수 있도록 선택될 수 있다. 제2 금속 재료 층(140L)의 재료는 제1 금속 재료 층(40L)의 재료와 동일하거나 상이할 수 있다.Second
도 4를 참조하면. 도 3의 구조 및 도 1d의 구조는 제2 금속 재료 층(140L)이 제1 금속 재료 층(40L)과 접촉하도록 위치시킬 수 있다. 제2 금속 재료 층(140L)을 제1 금속 재료 층(40L)에 접합하기 위해 제1 열 어닐링 공정이 수행된다. 제1 열 어닐링 공정의 온도는 섭씨 200도 내지 500도(예: 섭씨 250도 내지 섭씨 400도) 범위일 수 있다. 제1 열 어닐링 공정의 온도는 단결정 강유전성 재료 층(30L)의 강유전성 재료의 열 안정성 및 주입된 층(23)의 열 안정성에 의해 제한될 수 있다. 또는, 제2 금속 재료 층(140L)을 생략하고 금속-하이브리드 접합이 대신 사용될 수 있다.Referring to Figure 4. The structure of FIG. 3 and the structure of FIG. 1D may position the second
도 5를 참조하면, 단결정 반도체 층(20L) (즉, 22L, 24L)은 수소 또는 중수소 주입 층(23)에서 절단(즉, 분리)될 수 있다. 제2 열 어닐링 공정은 수소 주입 층(23)의 수소 또는 중수소 원자의 버블링을 유도하도록 수행될 수 있다. 예를 들어, 제2 열 어닐링 공정의 온도는 섭씨 500도 내지 섭씨 700도의 범위일 수 있다. 제1 기판(10L)과 근위 단결정 반도체 층(22L)의 어셈블리는 제2 기판(110L), 제1 전기 전도성 라인(120) 및 제1 유전체 레일(122), 선택기-레벨 층(130L), 제2 금속 재료 층 (140L), 제1 금속 재료 층 (40L), 단결정 강유전성 재료 층(30L), 및 원위 단결정 반도체 층(24L) (이하, 단결정 반도체 층(24L)으로 지칭됨)을 포함하는 어셈블리로부터 분리될 수 있다.Referring to FIG. 5 , the single
원하는 경우, 단결정 반도체 층(24L)은 단결정 강유전성 재료 층(30L)을 노출시키기 위해 선택적 에칭에 의해 제거될 수 있다. 또는, 단결정 반도체 층(24L)은 강유전성 터널 접합 메모리 디바이스의 전극의 일부로서 부분적으로 또는 완전히 유지될 수 있다. 도 6을 참조하면, 금속 캡 층(50L)은 단결정 반도체 층(24L)의 상부 표면 상에 선택적으로 증착될 수 있다(층 24L가 유지되는 경우). 층 24L가 제거된 경우, 금속 캡 층(50L)은 단결정 강유전성 재료 층(30L)의 상부 표면 상에 선택적으로 증착될 수 있으므로, 도 10a 및 도 10b에 도시된 디바이스는 도 7 내지 도 8b에 도시되고 아래에서 설명되는 단계 이후에 형성된다.If desired, single
금속 캡 층(50L)은 원소 금속, 금속 간 합금, 전도성 금속 질화 재료, 전도성 금속 탄화 재료 및 전도성 탄소계 재료로부터 선택된 재료를 포함하거나 본질적으로 이로 구성된다. 금속 캡 층(50L)에 사용될 수 있는 예시적인 원소 금속은 전이 금속을 포함한다. 예시적인 전도성 금속 질화 재료에는 TiN, TaN, MoN 및 WN이 포함된다. 예시적인 전도성 금속 탄화 재료에는 TiC, TaC 및 WC가 포함된다. 전도성 탄소계 재료로는 전기 전도성을 증가시키기 위해 질소와 같은 적절한 도펀트 원자가 도핑된 비정질 탄소 또는 다이아몬드형 탄소 등이 있다. 예를 들어, 금속 캡 층(50L)은 W, TiN, TaN, MoN 또는 WN으로 본질적으로 구성될 수 있다. 금속 캡 층(50L)은 물리적 기상 증착 또는 화학적 기상 증착에 의해 형성될 수 있다. 금속 캡 층(50L)의 두께는 10 nm 내지 80 nm 범위 내(예: 20 nm 내지 50 nm 및/또는 30 nm 내지 40 nm)이지만, 더 작거나 더 큰 두께들도 사용될 수 있다.
도 7을 참조하면, 포토레지스트 및 하드 마스크 층이 금속 캡 층(50L) 위에 도포될 수 있고, 리소그래피 방식으로 패턴화되어 이산 포토레지스트 재료 부분(57) 2차원 어레이를 형성할 수 있다. 하나의 실시예에서, 이산 포토레지스트 및 하드 마스크 재료 부분(57)의 2차원 어레이는 2차원 주기적 직사각형 어레이로서 형성될 수 있다. 하나의 실시예에서, 이산 포토레지스트 및 하드 마스크 재료 부분(57)의 2차원 어레이는 제2 수평 방향을 따라 제1 전기 전도성 라인(120)의 피치와 동일한 제2 수평 방향(hd2)을 따라 피치를 가질 수 있고, 후속적으로 형성될 제2 전기 전도성 라인의 제1 수평 방향(hd1)을 따른 피치와 동일한 제1 수평 방향(hd1)을 따라 피치를 가질 수 있다.Referring to FIG. 7 , a photoresist and hard mask layer may be applied over the
이방성 에칭 공정을 수행하여 금속 캡 층 (50L), 원위 단결정 반도체 층(24L) (존재하는 경우), 단결정 강유전성 재료 층(30L), 제1 금속 재료 층(40L), 제2 금속 재료 층(140L) 및 선택기-레벨 층(130L)을 포함하는 적층체를 통해 이산 포토레지스트 재료 부분(57)의 2차원 어레이에서 패턴을 전달할 수 있다. 금속 캡 층(50L)의 적층체, 원위 단결정 반도체 층(24L), 단결정 강유전성 재료 층(30L), 제1 금속 재료 층(40L), 제2 금속 재료 층(140L) 및 선택기-레벨 층(130L)의 각 패턴화된 부분은 메모리 필라 구조물(130, 140, 40, 30, 24, 50)을 포함한다. 일반적으로, 적어도 하나의 메모리 필라 구조물(130, 140, 40, 30, 24, 50)이 금속 캡 층(50L), 원위 단결정 반도체 층(24L), 단결정 강유전성 재료 층(30L), 제1 금속 재료 층(40L), 제2 금속 재료 층(140L) 및 선택기-레벨 층(130L)을 포함하는 적층체를 패턴화함으로써 형성될 수 있다. 하나의 실시예에서, 메모리 필라 구조물(130, 140, 40, 30, 24, 50)의 2차원 주기적 직사각형 어레이가 형성될 수 있다.Perform an anisotropic etching process to form a
각 메모리 필라 구조물(130, 140, 40, 30, 24, 50)은 아래에서 위로, 선택기 소자(130), 제2 금속 재료 플레이트(140), 제1 금속 재료 플레이트(40), 단결정 강유전성 재료 플레이트(30), 선택적 단결정 반도체 플레이트(24) 및 금속 캡 플레이트(50)를 포함할 수 있다. 각 선택기 소자(130)는 선택기-레벨 층(130L)의 패턴화된 부분이다. 각 선택기 소자(130)는 아래에서 위로, 하부 전극 플레이트(132), 선택기 재료 플레이트(134) 및 상부 전극 플레이트(136)를 포함할 수 있다. 각 제2 금속 재료 플레이트(140)는 제2 금속 재료 층(140L)의 패턴화된 부분이다. 각 제1 금속 재료 플레이트(40)는 제1 금속 재료 층(40L)의 패턴화된 부분이다. 각 단결정 강유전성 재료 플레이트(30)는 단결정 강유전성 재료 층(30L)의 패턴화된 부분이다. 각 단결정 반도체 플레이트(24) (존재하는 경우)는 단결정 반도체 층(24L)의 패턴화된 부분이다. 각 금속 캡 플레이트(50)는 금속 캡 층(50L)의 패턴화된 부분이다.Each
각 메모리 필라 구조물(130, 140, 40, 30, 24, 50)은 각자의 메모리 필라 구조물(130, 140, 40, 30, 24, 50)의 상단 표면으로부터 메모리 필라 구조물(130, 140, 40, 30, 24, 50)의 하부 표면까지 연장되는 적어도 하나의 측벽을 가질 수 있다. 각 측벽은 수직이거나, 거의 수직이거나, 1도 내지 15도 범위의 테이퍼 각도를 가질 수 있다. 이산 포토레지스트 및 하드 마스크 재료 부분(57)은 예를 들어 애싱에 의해 후속적으로 제거될 수 있다. 메모리 필라 구조물(130, 140, 40, 30, 24, 50)은 직사각형, 둥근 직사각형, 원, 타원 또는 임의의 일반적인 곡선형 2차원 폐쇄 형상의 수평 단면 형상을 가질 수 있다.Each
도 8a 및 도 8b를 참조하면, 선택적 유전체 확산 배리어 라이너(도시되지 않음)가 메모리 필라 구조물(130, 140, 40, 30, 24, 50)의 물리적으로 노출된 표면들 상에 선택적으로 형성될 수 있다. 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리 또는 유기실리케이트 유리와 같은 유전체 충전 재료. 화학적 기계적 평탄화 공정과 같은 평탄화 공정에 의해, 메모리 필라 구조물(130, 140, 40, 30, 24, 50)의 상단 표면들을 포함하는 수평면 위에 놓이는 유전체 충전 재료 및 유전체 확산 배리어 라이너의 부분들. 금속 캡 플레이트(50)의 상부 표면은 평탄화 공정을 위한 정지 표면으로 사용될 수 있다. 유전체 충전 재료 및 유전체 확산 배리어 라이너의 나머지 부분은 유전체 격리 구조물(60)을 구성한다. 유전체 격리 구조물(60)은 메모리 필라 구조물(130, 140, 40, 30, 24, 50)의 2차원 어레이를 횡방향으로 둘러쌀 수 있다.8A and 8B , an optional dielectric diffusion barrier liner (not shown) may be selectively formed on the physically exposed surfaces of the
도 9a 및 도 9b를 참조하면, 유전체 재료 층은 메모리 필라 구조물(130, 140, 40, 30, 24, 50)의 2차원 어레이 위에 증착될 수 있다. 유전체 재료 층은 실리콘 산화물과 같은 유전체 재료를 포함하며, 화학적 기상 증착에 의해 형성될 수 있다. 유전체 재료 층의 두께는 50 nm 내지 500 nm의 범위 내이지만, 더 작거나 더 큰 두께들도 사용될 수 있다. 포토레지스트 층(도시되지 않음)이 유전체 재료 층 위에 도포될 수 있고, 라인 및 공간 패턴을 형성하도록 리소그래피 방식으로 패턴화될 수 있다. 제2 수평 방향(hd2)을 따라 횡방향으로 연장되고 제1 수평 방향(hd1)을 따라 서로 이격된 기다란 개구들이 포토레지스트 층에 형성될 수 있다. 제1 수평 방향(hd1)을 따른 각 개구부의 폭은 10 nm 내지 50 nm 범위 내(예: 15 nm 내지 25 nm)이지만, 더 작거나 더 큰 폭들도 사용될 수 있다. 라인 및 공간 패턴의 피치는 20 nm 내지 100 nm 범위 내(예: 30 nm 내지 50 nm)이지만, 더 작거나 더 큰 피치들도 사용될 수 있다. 라인 및 공간 패턴의 피치는 제1 수평 방향(hd1)을 따른 2차원 어레이의 메모리 필라 구조물(130, 140, 40, 30, 24, 50)의 피치와 동일할 수 있다. 포토레지스트 층의 패턴은 이방성 에칭 공정에 의해 유전체 재료 층을 통해 전사될 수 있다. 포토레지스트 층은 이방성 에칭 공정 동안 에칭 마스크로서 사용될 수 있다. 선택적으로, 라인 및 공간 패턴을 정의하기 위해 포토레지스트 층과 함께 추가적인 하드 마스크 층(도시되지 않음)이 사용될 수 있다. 제2 라인 트렌치들은 유전체 재료 층을 통해 형성될 수 있다. 포토레지스트 층 및 하드 마스크 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다. 유전체 재료 층의 나머지 부분들은 제2 유전체 레일들(90)을 구성한다.9A and 9B , a layer of dielectric material may be deposited over the two-dimensional array of
금속 배리어 재료를 포함하는 금속 라이너 층이 제2 라인 트렌치들 내에 그리고 제2 유전체 레일들(90)에 증착될 수 있다. 금속 라이너 층은 전도성 금속성 질화 재료(예: TiN, TaN, MoN 및/또는 WN) 및/또는 전도성 금속성 탄화 재료(예: TiC, TaC 및/또는 WC)과 같은 전도성 금속 배리어 재료를 포함할 수 있다. 금속 라이너 층은 화학적 기상 증착 또는 물리적 기상 증착에 의해 증착될 수 있다. 금속 충전 재료 층이 금속 라이너 층 위에 증착될 수 있다. 금속 충전 재료 층은 높은 전기 저항률을 갖는 금속 재료를 포함한다. 예를 들어, 금속 충전 재료 층은 구리, 텅스텐, 티타늄, 탄탈륨, 몰리브덴, 루테늄, 코발트, 또는 이들의 조합을 포함할 수 있다.A metal liner layer comprising a metal barrier material may be deposited in the second line trenches and on the second dielectric rails 90 . The metal liner layer may comprise a conductive metal barrier material such as a conductive metallic nitride material (eg TiN, TaN, MoN and/or WN) and/or a conductive metallic carbide material (eg TiC, TaC and/or WC). . The metal liner layer may be deposited by chemical vapor deposition or physical vapor deposition. A metal fill material layer may be deposited over the metal liner layer. The metal filling material layer includes a metal material having a high electrical resistivity. For example, the metal filler material layer may include copper, tungsten, titanium, tantalum, molybdenum, ruthenium, cobalt, or combinations thereof.
금속 충전 재료 층 및 금속 라이너 층의 잉여 부분들은 제2 유전체 레일들(90)의 상단 표면을 포함하는 수평면 위에서 제거될 수 있다. 금속 충전 재료 층의 각 나머지 부분은 제2 금속 충전 재료 부분을 포함한다. 금속 라이너 층의 각 나머지 부분은 제2 금속 라이너를 포함한다. 제2 금속 라이너와 제2 금속 충전 재료 부분의 인접한 각 조합은 제2 전기 전도성 라인(80)을 구성한다. 제2 전기 전도 라인(80)은 제2 수평 방향(hd2)을 따라 횡방향으로 연장되고 제1 수평 방향(hd1)을 따라 횡방향으로 이격된다.Excess portions of the metal fill material layer and metal liner layer may be removed over a horizontal plane comprising the top surface of the second dielectric rails 90 . Each remaining portion of the metal-filling material layer includes a second metal-filling material portion. Each remaining portion of the metal liner layer includes a second metal liner. Each adjacent combination of the second metal liner and the second metal fill material portion constitutes a second electrically
대안적으로, 제2 전기 전도성 라인(80)은 하나 이상의 전기 전도성 층을 증착함으로써 먼저 형성될 수 있고, 이어서 반응성 이온 에칭(RIE)에 의해 하나 이상의 전기 전도성 층을 패턴화하여 라인(80)을 형성할 수 있다. 그런 다음, 제2 전기 전도성 라인(80) 사이에 유전체 재료 층을 증착하고 유전체 재료 층을 평탄화함으로써 제2 전기 전도성 라인(80) 사이에 제2 유전체 레일(90)이 형성된다.Alternatively, the second electrically
도 10a 및 도 10b를 참조하면, 도 6의 처리 단계에서 금속 캡 층 (50L) 을 증착하기 전에 도 5의 처리 단계 이후에 원위 단결정 반도체 층(24L)을 제거함으로써, 제1 예시적인 구조물의 대안적인 구성이 도 9a 및 도 9b의 제1 예시적인 구조물로부터 도출될 수 있다. 이 경우, 금속 캡 층(50L)은 단결정 강유전성 재료 층(30L)의 상단 표면 상에 직접 형성될 수 있다. 따라서, 각 메모리 필라 구조물(130, 140, 40, 30, 24, 50)은 선택기 소자(130), 제2 금속 재료 플레이트(140), 제1 금속 재료 플레이트(40), 단결정 강유전성 재료 플레이트(30) 및 금속 캡 플레이트(50)를 포함할 수 있다.10A and 10B , by removing the distal single
본 개시내용의 제2 실시예에서, 주입된 층(23)을 따라 절단하는 대신 화학적 또는 기계적 기판 제거가 사용된다. 도 11a를 참조하면, 본 개시내용의 제2 실시예에 따른 예시적인 구조물은 도 1a의 제1 기판(10L)과 동일할 수 있는 제1 기판(10L)을 포함한다. 단결정 반도체 층(20L)이 에피택셜 반도체 증착 공정에 의해 제1 기판(10L)의 상면에 형성될 수 있다. 단결정 반도체 층(20L)은 게르마늄을 함유하는 단결정 반도체 재료를 포함할 수 있다. 예를 들어, 단결정 반도체 층(20L)은 게르마늄 또는 실리콘-게르마늄 합금을 포함할 수 있다. 하나의 실시예에서, 단결정 반도체 층(20L)은 50% 내지 100% 범위의 원자 백분율로 게르마늄을 포함할 수 있다. 단결정 반도체 층(20L)은 에피택셜 반도체 증착 공정을 수행함으로써 형성될 수 있다. 하나의 실시예에서, 단결정 반도체 층(20L)의 하부는 제1 기판(10L)의 상부 표면으로부터의 거리에 따라 게르마늄의 원자 농도가 증가하도록 수직으로 등급화된 재료 조성을 가질 수 있다. 하나의 실시예에서, 단결정 반도체 층(20L)의 상부는 50% 내지 100% 범위의 원자 백분율(예: 80% 내지 90%)로 게르마늄을 포함할 수 있다. 하나의 실시예에서, 단결정 반도체 층(20L)의 상부는 100%의 원자 백분율로 게르마늄을 포함할 수 있다. 단결정 반도체 층(20L)의 두께는 25 nm 내지 300 nm 범위 내(예: 50 nm 내지 150 nm)이지만, 더 작거나 더 큰 두께들도 사용될 수 있다.In a second embodiment of the present disclosure, chemical or mechanical substrate removal is used instead of cutting along the implanted
도 11b를 참조하면, 단결정 강유전성 재료 층(30L)은 단결정 반도체 층(20L)의 상단 표면 상에서 에피택셜하게 성장될 수 있다. 단결정 강유전성 재료 층(30L)은 단결정 반도체 층(20L)의 단결정 반도체 재료에 에피택셜하게 정렬되는 단결정 강유전성 재료를 포함한다. 하나의 실시예에서, 단결정 강유전성 재료 층(30L)은 제1 실시예에 관련하여 설명된 바와 같이 전이 금속 산화 재료를 포함할 수 있다. 단결정 강유전성 재료 층(30L)의 재료 결정성을 개선하고 단결정 강유전성 재료 층(30L)의 강유전성 재료의 강유전성 특성(예: 전기적 분극의 크기)을 향상시키기 위해 열 어닐링이 수행될 수 있다.Referring to FIG. 11B , the single crystal
제1 금속 재료 층(40L)은 단결정 강유전성 재료 층(30L)의 상면에 제1 금속 재료를 증착하여 형성할 수 있다. 제1 금속 재료 층(40L)은 W, Mo 또는 Ru와 같은 원소 금속 및/또는 TiN, TaN 또는 WN과 같은 전도성 금속 화합물 재료를 포함할 수 있다. 제1 금속 재료 층(40L)은 화학적 기상 증착 또는 물리적 기상 증착에 의해 형성될 수 있다. 제1 금속 재료 층(40L)은 5 nm 내지 50 nm 범위 내(예: 10 nm 내지 25 nm)이지만, 더 작거나 더 큰 두께들도 사용될 수 있다.The first
도 12를 참조하면, 도 3의 구조물이 제공되고 제2 금속 재료 층(140L)은 열 어닐링 공정을 수행함으로써 제1 금속 재료 층(40L)에 접합된다.Referring to FIG. 12 , the structure of FIG. 3 is provided and the second
도 13을 참조하면, 제1 기판(10L)은 박형화 공정을 수행함으로써 후면으로부터 박형화될 수 있다. 박형화 공정은 연삭 공정, 습식 에칭 공정, 건식 에칭 공정 및/또는 연마 공정을 포함할 수 있다. 박형화 후의 제1 기판(10L)의 두께는 100 nm 내지 5,000 nm의 범위일 수 있다.Referring to FIG. 13 , the
도 14를 참조하면, 제1 기판(10L)의 나머지 부분은 화학 기계적 연마 공정을 포함할 수 있는 추가적인 박형화 공정에 의해 단결정 반도체 층(20L)에 대해 선택적으로 제거될 수 있다. 단결정 반도체 층(20L)의 상부 표면은 물리적으로 노출될 수 있다.Referring to FIG. 14 , the remaining portion of the
도 15를 참조하면, 도 6의 공정 단계들이 수행됨으로써 금속 캡 층(50L)을 형성할 수 있다.Referring to FIG. 15 , the process steps of FIG. 6 may be performed to form a
도 16을 참조하면, 도 7의 처리 단계들이 수행됨으로써 메모리 필라 구조물(130, 140, 40, 30, 24, 50)의 2차원 어레이를 형성할 수 있다.Referring to FIG. 16 , a two-dimensional array of
도 17a 및 도 17b를 참조하면, 도 8a 및 도 8b의 공정 단계들이 수행됨으로써 유전체 격리 구조물(60)을 형성할 수 있다.17A and 17B , the
도 18a 및 도 18b를 참조하면, 도 9a 및 도 9b의 처리 단계들이 수행됨으로써 제2 전기 전도성 라인(80) 및 제2 유전체 레일(90)을 형성할 수 있다.18A and 18B , the processing steps of FIGS. 9A and 9B may be performed to form the second electrically
도 19를 참조하면, 제2 예시적인 구조의 대안적인 구성은 단결정 강유전성 재료 층(30L)의 재료에 대해 선택적인 단결정 반도체 층(20L)을 제거함으로써 도 14의 제2 예시적인 구조물로부터 유도될 수 있다. 금속 캡 층(50L)은 단결정 강유전성 재료 층(30L)의 상단 표면 상에 직접 증착될 수 있다.Referring to FIG. 19 , an alternative configuration of the second exemplary structure may be derived from the second exemplary structure of FIG. 14 by removing the single
도 20a 및 도 20b를 참조하면, 도 16, 도 17a 및 도 17b, 도 18a 및 도 18b의 처리 단계가 수행됨으로써 제2 예시적인 구조물의 대안적인 구성을 제공할 수 있다.20A and 20B , the processing steps of FIGS. 16 , 17A and 17B , 18A and 18B may be performed to provide an alternative configuration of the second exemplary structure.
도 9a, 도 10a, 도 18a 및 도 20a에 도시된 바와 같이, 제1 및 제2 실시예들에 따른 강유전성 터널 접합 메모리 디바이스의 메모리 셀이 각 메모리 필라 구조물에 형성된다. 강유전성 터널 접합 메모리 디바이스의 메모리 셀은 각각 제1 금속 재료 플레이트(40) 및 금속 캡 플레이트(50)를 포함하는 하부 전극과 상부 전극 사이에 위치한 단결정 강유전성 재료 플레이트(30)를 포함하는 강유전성 터널링 유전체 층을 포함한다. 단결정 반도체 플레이트(24) (존재하는 경우, 도 9a에 도시된 바와 같이)는 상부 전극의 일부를 포함할 수 있다. 강유전성 터널 접합 메모리 디바이스의 메모리 셀은 또한 선택기 소자(예를 들어, 조향 요소) (130)를 포함할 수 있다. 각 선택기 소자(130)는 아래에서 위로, 하부 전극 플레이트(132)를 포함하는 하부 전극, 상부 전극 플레이트(136)를 포함하는 상부 전극, 하부 전극(132)과 상부 전극(136) 사이에 있는 선택기 소자 플레이트(134)를 포함하는 선택기 재료(예: OTS 또는 다이오드)를 포함할 수 있다. 전도성 라인(120, 80)은 메모리 셀의 각자의 비트 라인과 워드 라인을 포함할 수 있다.9A, 10A, 18A, and 20A , a memory cell of the ferroelectric tunnel junction memory device according to the first and second embodiments is formed in each memory pillar structure. The memory cells of the ferroelectric tunnel junction memory device each have a ferroelectric tunneling dielectric layer comprising a single crystal
메모리 셀은 강유전성 터널링 유전체 층(30)의 전기 쌍극자 모멘트의 분극 방향에 따라 터널링 전기 저항의 변조를 표시한다. 강유전성 터널링 유전체 층(30) 부분 내의 전기 쌍극자 모멘트의 분극 방향은 강유전성 터널링 메모리 소자에 프로그래밍 전압을 인가함으로써 프로그래밍될 수 있다. 프로그래밍 전압의 크기는 선택기 소자(130)가 프로그래밍 전압의 크기를 갖는 외부 바이어스 전압 하에서 켜지고 프로그래밍 전압의 크기(예를 들어, 프로그래밍 전압의 절반 크기) 미만의 외부 바이어스 전압 하에서 켜지지 않도록 선택될 수 있다. 워드 라인에 대해 비트 라인에 인가되는 프로그래밍 전압은 선택기 소자(130)를 켜기에 충분한 크기를 가질 수 있으며, 강유전성 터널링 유전체 층(30)의 프로그래밍된 부분에서 전기 쌍극자 모멘트의 목표 분극 방향에 따라 양 또는 음일 수 있다.The memory cell exhibits modulation of the tunneling electrical resistance according to the polarization direction of the electrical dipole moment of the ferroelectric
선택된 비트 라인과 선택된 워드 라인 사이의 강유전성 터널링 유전체 층(30) 부분에서의 전기 쌍극자 모멘트의 방향은 선택된 비트 라인과 선택된 워드 라인 사이에 감지 전압을 인가함으로써 감지할 수 있다. 감지 전압의 크기는 선택기 소자(130)가 감지 전압의 크기를 갖는 외부 바이어스 전압 하에서 켜지고 프로그래밍 전압의 크기(예를 들어, 감지 전압의 절반 크기) 미만의 외부 바이어스 전압 하에서 켜지지 않도록 선택될 수 있다. 또한, 감지 전압의 크기는 프로그래밍 전압의 크기보다 작으며, 강유전성 터널링 유전체 층(30)의 부분을 프로그래밍하기에 불충분하다. 하나의 실시예에서, 감지 전압의 크기는 선택기 소자(130)의 켜기 전압보다 50 ㎷ 내지 200 ㎷ 높다. 강유전성 터널링 유전체 층(30)의 선택된 부분은 전기 쌍극자 모멘트의 분극 방향에 따라 전기 저항의 변조를 제공한다. 따라서, 어레이 내의 선택된 비트 라인과 선택된 워드 라인 사이의 강유전성 터널링 유전체 층(30)의 선택된 부분은 선택되지 않은 메모리 셀들을 방해하지 않고 감지될 수 있다.The direction of the electric dipole moment in the portion of the ferroelectric
도 21a 및 도 21b를 참조하면, 정전기 전위 에너지 대역 프로파일들이 제1 및 제2 실시예의 강유전성 터널 접합 디바이스들에 대해 예시된다. 디바이스들은 터널링 강유전성 유전체의 두 상이한 분극 방향에 대한 제1 전도체, 터널링 강유전성 유전체 및 제2 전도체를 포함한다. 제1 전도체 및 제2 전도체는 상이할 수 있고, 강유전성 터널링 유전체의 쌍극자 모멘트(P) 로 인한 전도 대역에서의 왜곡의 크기 및 횡방향 범위는 비대칭일 수 있다. 강유전성 터널 접합에서 유도된 비대칭 대역 변조들은 강유전성 터널링 유전체에서의 전기 쌍극자 모멘트의 방향에 따라 강유전성 터널 접합의 터널링 전기 저항을 변경할 수 있다. 일반적으로, 강유전성 터널 접합의 분극 역전은 2개의 상이한 평균 배리어 높이에 의해 유도된 터널 전송 계수를 변조할 수 있다. 따라서, 강유전성 터널링 유전체의 두 상이한 분극 상태에 대한 정전기적 전위 에너지 대역 프로파일은 두 상이한 전기 저항 상태를 제공하며, 이는 데이터 비트를 프로그래밍하고 저장하는 데 사용될 수 있다. 낮은 전기 저항 상태에서의 전도도 대 고저항 상태의 전도도의 비율은 10 내지 1,000 범위(예: 30 내지 300)이며 더 작거나 더 큰 비율도 사용될 수 있다. 강유전성 터널링 유전체의 분극 상태는 제1 전도체 및 제2 전도체를 가로지르는 외부 전압 바이어스의 함수로서 히스테리시스 곡선을 나타내며, 데이터 비트를 저장할 수 있다. 강유전성 터널 접합의 프로그래밍 가능한 저항 상태들은 본 개시내용의 제1 및 제2 실시예의 다양한 강유전성 메모리 디바이스에서 사용된다.21A and 21B , electrostatic potential energy band profiles are illustrated for the ferroelectric tunnel junction devices of the first and second embodiments. The devices include a first conductor, a tunneling ferroelectric dielectric and a second conductor for two different polarization directions of the tunneling ferroelectric dielectric. The first conductor and the second conductor may be different, and the magnitude and lateral extent of the distortion in the conduction band due to the dipole moment P of the ferroelectric tunneling dielectric may be asymmetric. The asymmetric band modulations induced in the ferroelectric tunnel junction can change the tunneling electrical resistance of the ferroelectric tunnel junction depending on the direction of the electric dipole moment in the ferroelectric tunneling dielectric. In general, the polarization reversal of a ferroelectric tunnel junction can modulate the tunnel transmission coefficient induced by two different average barrier heights. Thus, the electrostatic potential energy band profiles for two different polarization states of a ferroelectric tunneling dielectric provide two different electrical resistance states, which can be used to program and store data bits. The ratio of the conductivity in the low electrical resistance state to the conductivity in the high resistance state ranges from 10 to 1,000 (eg, 30 to 300), although smaller or larger ratios may be used. The polarization state of the ferroelectric tunneling dielectric exhibits a hysteresis curve as a function of an external voltage bias across the first and second conductors, and can store bits of data. The programmable resistance states of the ferroelectric tunnel junction are used in the various ferroelectric memory devices of the first and second embodiments of the present disclosure.
모든 도면을 참조하고 본 개시내용의 제1 실시예 및 제2 실시예에 따르면, 메모리 디바이스는 제1 수평 방향(hd1)을 따라 횡방향으로 연장되는 제1 전기 전도성 라인(120), 제1 전기 전도성 라인(120) 위에 놓이고 접촉하는 메모리 필라 구조물(130, 140, 40, 30, 선택적으로 24, 50)을 포함한다. 여기서 메모리 필라 구조물은 강유전성 재료 전체가 단결정인 강유전성 재료 플레이트(30)를 포함하며 제2 수평 방향(hd2)을 따라 횡방향으로 연장되어 메모리 필라 구조물 위에 겹쳐지고 그와 접촉하는 제2 전기 전도성 라인(80)을 포함한다.With reference to all the drawings and according to the first and second embodiments of the present disclosure, the memory device comprises a first electrically
하나의 실시예에서, 메모리 필라 구조물(130, 140, 40, 30, 선택적으로 24, 50)은 단결정 강유전성 재료 플레이트(30)의 하단면과 접촉하는 제1 금속 재료 플레이트(40)를 포함한다. 하나의 실시예에서, 메모리 필라 구조물(130, 140, 40, 30, 선택적으로 24, 50)은 제1 금속 재료 플레이트(40)의 아래에 선택기 재료 플레이트(134)를 추가로 포함한다. 접합 인터페이스는 선택기 재료 플레이트(134)와 단결정 강유전성 재료 플레이트(30) 사이에 있다. 접합 인터페이스는 제1 금속 재료 플레이트(40) 및 제2 금속 재료 층(140) 사이에 있을 수 있다.In one embodiment, the
하나의 실시예에서, 메모리 디바이스는 선택기 재료 플레이트(134)의 하단면과 접촉하고 제1 비금속 전도성 재료를 포함하는 하부 전극 플레이트(132) 및 선택기 재료 플레이트(134)의 상부 표면과 접촉하고 제2 비금속 전도성 재료를 포함하는 상부 전극 플레이트(136)를 포함한다. 하나의 실시예에서, 선택기 플레이트는 오보닉 임계 스위치 재료를 포함한다. 하나의 실시예에서, 제1 비금속 전도성 재료 및 제2 비금속 전도성 재료 각각은 비정질 탄소, 비정질 붕소-도핑된 탄소, 비정질 질소-도핑된 탄소, 비정질 실리콘, 비정질 게르마늄, 이들의 합금, 또는 이들의 적층체로부터 선택된다.In one embodiment, the memory device is in contact with a bottom surface of the
하나의 실시예에서, 메모리 필라 구조물(130, 140, 40, 30, 선택적으로 24, 50)은 제1 금속 재료 플레이트(40) 하단면과 접촉하고 제1 금속 재료 플레이트(40)에 접합되는 제2 금속 재료 플레이트(140)를 포함한다. 하나의 실시예에서, 단결정 강유전성 재료 플레이트(30)의 강유전성 재료는 사방정계 상을 갖는 도핑되거나 도핑되지 않은 하프늄 산화물을 포함한다.In one embodiment, the
하나의 실시예에서, 메모리 필라 구조물(130, 140, 40, 30, 선택적으로 24, 50)은 단결정 강유전성 재료 플레이트(30)의 상단면과 접촉하는 반도체 플레이트(단결정 반도체 플레이트24와 같은)를 포함한다. 하나의 실시예에서, 반도체 플레이트는 단결정 반도체 재료를 포함한다. 하나의 실시예에서, 반도체 플레이트의 단결정 반도체 재료는 단결정 강유전성 재료 플레이트(30)의 강유전성 재료에 에피택셜하게 정렬된다. 하나의 실시예에서, 반도체 플레이트는 단결정 게르마늄 또는 실리콘 게르마늄을 포함한다.In one embodiment,
하나의 실시예에서, 메모리 필라 구조물(130, 140, 40, 30, 선택적으로 24, 50)은 단결정 강유전성 재료 플레이트(30) 위에 놓이고 제2 전기 전도성 라인(80)과 접촉하는 금속 캡 플레이트(50)를 포함한다. 하나의 실시예에서, 메모리 디바이스는 강유전성 터널 접합 메모리 디바이스를 포함한다.In one embodiment, the
본 개시내용의 제1 및 제2 실시예들은 단결정 구조로 인해 우수한 강유전성 특성들을 제공하는 강유전성 터널 접합 (FTJ) 메모리 디바이스의 단결정 강유전성 터널링 유전체 층을 제공한다. 또한, 증착이 더 어려운 페로브스카이트 템플릿 층 대신 증착하기 쉬운 단결정 반도체 층을 하프늄 산화물 기반 단결정 강유전성 터널링 유전 층의 에피택셜 템플릿으로 사용할 수 있다.The first and second embodiments of the present disclosure provide a single crystal ferroelectric tunneling dielectric layer of a ferroelectric tunnel junction (FTJ) memory device that provides excellent ferroelectric properties due to the single crystal structure. In addition, an easy-to-deposit single-crystal semiconductor layer can be used as an epitaxial template for a hafnium oxide-based single-crystal ferroelectric tunneling dielectric layer instead of a more difficult-to-deposit perovskite template layer.
본 개시내용의 제3 실시예에서, 메모리 재료 층은 강유전성 터널링 유전체 층보다는 상 변화 메모리 재료 층을 포함하며, 메모리 디바이스는 FTJ 메모리 디바이스보다는 상 변화 랜덤 액세스 메모리("PCRAM" 또는 "PRAM") 디바이스와 같은 상 변화 메모리(PCM) 디바이스를 포함한다. 상 변화 메모리 재료 층은 워드 라인 또는 비트 라인을 덮는 두꺼운 패턴을 형성하는 데 사용되는 반응성 이온 에칭(RIE)에 의해 손상될 수 있다. 따라서, 제3 실시예에서, 상 변화 메모리 재료 층은 제1 기판 위에 위치한 패턴화된 라인들의 제1 세트(예: 워드 라인 또는 비트 라인) 위에 형성된다. 패턴화된 라인의 제1 세트는 상 변화 메모리 재료 층의 증착 전에 RIE에 의해 패턴화된다. 패턴화된 라인의 제2 세트(예: 워드 라인 또는 비트 라인 중 다른 하나)가 제2 기판 위에 형성되고 이어서 상 변화 메모리 재료 층을 포함하는 적층체에 패턴화된 라인의 제2 세트가 접합된다. 제3 실시예에서, 상 변화 메모리 재료 층은 두꺼운 전도성 라인들을 에칭하는 연장된 반응성 에칭 공정에 노출되지 않는다. 이는 상 변화 메모리 재료 층의 손상을 감소시키거나 방지한다.In a third embodiment of the present disclosure, the memory material layer comprises a phase change memory material layer rather than a ferroelectric tunneling dielectric layer, and the memory device is a phase change random access memory (“PCRAM” or “PRAM”) device rather than an FTJ memory device. phase change memory (PCM) devices such as The phase change memory material layer can be damaged by reactive ion etching (RIE), which is used to form a thick pattern overlying word lines or bit lines. Accordingly, in a third embodiment, a layer of phase change memory material is formed over a first set of patterned lines (eg, word lines or bit lines) located over a first substrate. A first set of patterned lines is patterned by RIE prior to deposition of the phase change memory material layer. A second set of patterned lines (eg, the other of word lines or bit lines) is formed over a second substrate and then bonded to a stack comprising a layer of phase change memory material. . In a third embodiment, the phase change memory material layer is not exposed to an extended reactive etch process that etches thick conductive lines. This reduces or prevents damage to the phase change memory material layer.
도 22a 및 도 22b를 참조하면, 제2 전기 전도성 라인(80) 및 제2 유전체 재료 레일(90)이 제1 기판(10L) 위에 형성된다. 제2 전기 전도성 라인(80)은 앞의 실시예에서 설명한 하나 이상의 전기 전도성 층을 증착함으로써 형성될 수 있고, 이어서 반응성 이온 에칭(RIE)에 의해 하나 이상의 전기 전도성 층을 패턴화하여 라인(80)을 형성할 수 있다. 그런 다음, 제2 전기 전도성 라인(80) 사이에 유전체 재료 층을 증착하고 유전체 재료 층을 평탄화함으로써 제2 전기 전도성 라인(80) 사이에 제2 유전체 레일(90)이 형성된다.22A and 22B , a second electrically
도 23을 참조하면, 제1 기판(10L) 위에 있는 제2 전기 전도성 라인(80) 및 제2 유전체 재료 레일(90) 위에 적층체가 형성된다. 적층체는 비금속 전도성 재료 층(326L)을 포함한다. 층(326L)에 사용될 수 있는 예시적인 비금속 전도성 재료는 비정질 탄소, 비정질 붕소-도핑된 탄소 또는 비정질 질소-도핑된 탄소를 포함한다. 비금속 전도성 재료 층(326L)은 10 nm 내지 50 nm 범위 내(예: 20 nm 내지 30 nm)이지만, 더 작거나 더 큰 두께들도 사용될 수 있다.Referring to FIG. 23 , a laminate is formed over the second electrically
상대적으로 얇은 제2 금속 재료 층(342L)은 비금속 전도성 재료 층(326L)의 상단 표면 상에 제2 금속 재료를 증착함으로써 형성될 수 있다. 제2 금속 재료 층(342L)은 원소 금속(예: W 또는 Ru) 및/또는 전도성 금속 화합물 재료(예: TiN, TaN, or WN)를 포함할 수 있다. 제2 금속 재료 층(342L)은 화학적 기상 증착 또는 물리적 기상 증착에 의해 형성될 수 있다. 제2 금속 물질 층(342L)은 1 nm 내지 5 nm(예: 2 nm 내지 3 nm) 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께들도 사용될 수 있다.The relatively thin second metallic material layer 342L may be formed by depositing a second metallic material on the top surface of the non-metallic
상 변화 메모리 재료 층(330L)을 포함하는 메모리 재료 층이 제2 금속 재료 층(342)에 형성된다. 본 명세서에 사용되는 바와 같이, "상변화 메모리 재료"는 상이한 저항률을 제공하는 적어도 2개의 상이한 상들을 갖는 재료를 지칭한다. 적어도 2개의 상이한 상들은, 예를 들어, 더 높은 저항률을 갖는 비정질 상태 및 더 낮은 저항률을 갖는 다결정 상태를 제공하기 위해 가열된 상태로부터의 냉각 속도를 제어함으로써 제공될 수 있다. 이 경우에, 상 변화 메모리 재료의 더 높은 저항률 상태는 비정질 상태로의 가열 후의 상 변화 메모리 재료의 더 빠른 급랭에 의해 달성될 수 있고, 상 변화 메모리 재료의 더 낮은 저항률 상태는 비정질 상태로의 가열 후의 상 변화 메모리 재료의 더 느린 냉각에 의해 달성될 수 있다.A memory material layer including phase change
예시적 상변화 메모리 재료들은 게르마늄 안티몬 텔루라이드 화합물들, 예컨대 Ge2Sb2Te5 (GST), 게르마늄 안티몬 화합물들, 인듐 게르마늄 텔루라이드 화합물들, 알루미늄 셀레늄 텔루라이드 화합물들, 인듐 셀레늄 텔루라이드 화합물들, 및 알루미늄 인듐 셀레늄 텔루라이드 화합물들을 포함하지만, 이들로 제한되지 않는다. 이들 화합물들(예컨대, 화합물 반도체 재료)은 도핑될 수 있거나(예컨대, 질소 도핑된 GST) 또는 도핑되지 않을 수 있다. 따라서, 저항 메모리 재료 층은, 게르마늄 안티몬 텔루라이드 화합물, 게르마늄 안티몬 화합물, 인듐 게르마늄 텔루라이드 화합물, 알루미늄 셀레늄 텔루라이드 화합물, 인듐 셀레늄 텔루라이드 화합물, 또는 알루미늄 인듐 셀레늄 텔루라이드 화합물로부터 선택된 재료를 포함할 수 있고/있거나 본질적으로 그것들로 이루어질 수 있다. 이 경우, 적어도 하나의 메모리 재료 층(15L)의 두께는 10 nm 내지 60 nm 범위 내(예: 20 nm 내지 50 nm 및/또는 25 nm 내지 35 nm)이지만, 더 작거나 더 큰 두께들도 사용될 수 있다.Exemplary phase change memory materials include germanium antimony telluride compounds, such as Ge 2 Sb 2 Te 5 (GST), germanium antimony compounds, indium germanium telluride compounds, aluminum selenium telluride compounds, indium selenium telluride compounds , and aluminum indium selenium telluride compounds. These compounds (eg compound semiconductor material) may be doped (eg nitrogen doped GST) or undoped. Accordingly, the resistive memory material layer may include a material selected from a germanium antimony telluride compound, a germanium antimony compound, an indium germanium telluride compound, an aluminum selenium telluride compound, an indium selenium telluride compound, or an aluminum indium selenium telluride compound. and/or may consist essentially of them. In this case, the thickness of the at least one memory material layer 15L is in the range of 10 nm to 60 nm (eg, 20 nm to 50 nm and/or 25 nm to 35 nm), although smaller or larger thicknesses may also be used. can
상대적으로 얇은 제1 금속 재료 층(340L)은 상 변화 메모리 재료 층(330L)의 상단 표면 상에 제1 금속 재료를 증착함으로써 형성될 수 있다. 제1 금속 재료 층(340L)은 W 또는 Ru와 같은 원소 금속 및/또는 TiN, TaN 또는 WN과 같은 전도성 금속 화합물 재료를 포함할 수 있다. 제1 금속 재료 층(340L)은 화학적 기상 증착 또는 물리적 기상 증착에 의해 형성될 수 있다. 제1 금속 재료 층(340L)은 1 nm 내지 5 nm(예: 2 nm 내지 3 nm) 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께들도 사용될 수 있다.The relatively thin first
선택기-레벨 적층체(130L)는 제1 금속 재료 층(340L) 위에 형성된다. 선택기-레벨 층(130L)은 제1 실시예에서와 동일한 층(즉, 하부 전극 층(132L), 선택기 재료 층(134L) 및 상부 전극 층(136L)을 제1 및 제2 실시예들과 비교하여 아래로 적층)을 포함하며 이 제3 실시예에 대해서는 더 자세히 설명되지 않는다.A selector-
도 24를 참조하면, 전술한 층(326L, 342L, 330L, 340L 및 130L)은 이어서 각자의 PRAM 메모리 셀(330, 340, 342)을 포함하는 메모리 필라 구조물(326, 342, 330, 340 및 130)로 패턴화된다. 제1 및 제2 실시예와 관련하여 전술한 바와 같이, 포토리소그래피 및 에칭과 같은 임의의 적절한 패턴화 방법이 메모리 필라 구조물을 형성하는 데 사용될 수 있다. 메모리 필라 구조물을 에칭하는 데 사용되는 에칭 공정은 상 변화 메모리 재료 층(130L)을 크게 손상시키지 않도록 선택될 수 있다. 그런 다음, 유전체 격리 구조물(60)은 메모리 필라 구조물(326, 342, 330, 340 및 130)의 2차원 어레이를 횡방향으로 둘러싸도록 형성된다.24 , the
각 메모리 필라 구조물(326, 342, 330, 340 및 130)은 PRAM 메모리 셀(330, 340, 342)의 제1 및 제2 전극 플레이트(340, 342) 사이에 위치한 상 변화 메모리 재료 플레이트(330)를 포함한다. 비금속 전도성 재료 플레이트(326)는 제2 전극(342) 및 제2 전기 전도성 라인(80) (즉, 워드 라인 또는 비트 라인) 사이에 위치한다. 선택기 소자(130)는 제1 전극 플레이트(340) 위에 있다. 선택기 소자는 선택기 소자(130)의 제1 전극 플레이트와 제2 전극 플레이트(132, 136) 사이에 있는 선택기 재료 플레이트(134)를 포함한다.Each of the
도 25a 및 도 25b를 참조하면, 대안적으로, 제1 전기 전도성 라인(120)은 제2 기판(110L) 위에 하나 이상의 전기 전도성 층을 증착함으로써 형성될 수 있고, 이어서 반응성 이온 에칭(RIE)에 의해 하나 이상의 전기 전도성 층을 패턴화하여 라인(120)을 형성할 수 있다. 그런 다음, 제1 전기 전도성 라인(120) 사이에 유전체 재료 층을 증착하고 유전체 재료 층을 평탄화함으로써 제1 전기 전도성 라인(120) 사이에 제1 유전체 레일(122)이 형성된다.25A and 25B , alternatively, the first electrically
도 26을 참조하면, 제1 전기 전도성 라인(120) 및 제2 기판(110L) 위에 있는 제1 유전체 레일(122)은 유전체 격리 구조물(60) 및 제1 기판(10L) 위에 있는 메모리 필라 구조물(326, 342, 330, 340 및 130)의 어레이에 접합된다. 금속 대 금속 접합, 유전체 대 유전체 접합, 또는 이들의 조합(즉, 하이브리드 접합)과 같은 임의의 적합한 접합이 사용될 수 있다.Referring to FIG. 26 , the first
도 27을 참조하면, 제1 기판(10L)은 제2 전기 전도성 라인(80)으로부터 선택적으로 제거되고 추가 메모리 디바이스를 형성하는 데 재사용될 수 있다. 제1 기판은 임의의 적합한 방법에 의해 제거될 수 있다. 예를 들어, 제1 실시예에 설명된 방법과 유사하게, 제1 기판(10L)은 제1 기판의 하단에 수소 또는 중수소를 주입한 다음 제1 기판이 주입된 층을 따라 절단되도록 제1 기판을 어닐링하여 제거될 수 있다. 대안적으로, 제1 기판(10L)은 제2 실시예에 기술된 바와 같이 연삭 및 연마에 의해 제거될 수 있다. 대안적으로, 이형층(예: 실리콘 산화물 또는 실리콘 질화물 층)이 제1 기판(10L)과 제2 전기 전도성 라인(80) 사이에 형성된 다음 이형층을 선택적으로 에칭하여 제1 기판(10L)을 제거할 수도 있다.Referring to FIG. 27 , the
본 개시내용의 제4 실시예에서, 메모리 디바이스는 FTJ 메모리 디바이스보다는 자기저항 랜덤 액세스 메모리("MRAM") 디바이스를 포함한다. MRAM 디바이스의 각 메모리 셀은 자기 터널 접합(MTJ)을 포함할 수 있다. 하나의 실시예에서, MRAM 디바이스는 스핀 전달 토크(STT) 유형 MRAM 디바이스를 포함할 수 있다.In a fourth embodiment of the present disclosure, the memory device comprises a magnetoresistive random access memory (“MRAM”) device rather than an FTJ memory device. Each memory cell of the MRAM device may include a magnetic tunnel junction (MTJ). In one embodiment, the MRAM device may include a spin transfer torque (STT) type MRAM device.
MTJ는 워드 라인 또는 비트 라인을 덮는 두꺼운 패턴을 형성하는 데 사용되는 반응성 이온 에칭(RIE)에 의해 손상될 수 있다. 따라서, 제4 실시예에서, MTJ는 제1 기판 위에 위치한 패턴화된 라인들의 제1 세트(예: 워드 라인 또는 비트 라인) 위에 형성된다. 패턴화된 라인의 제1 세트는 MTJ의 증착 전에 RIE에 의해 패턴화된다. 패턴화된 라인의 제2 세트(예: 워드 라인 또는 비트 라인 중 다른 하나)가 제2 기판 위에 형성되고 이어서 MTJ를 포함하는 적층체에 패턴화된 라인의 제2 세트가 접합된다. 제4 실시예에서, MTJ는 두꺼운 전도성 라인들을 에칭하는 연장된 반응성 에칭 공정에 노출되지 않는다. 이는 MTJ의 손상을 감소시키거나 방지한다.The MTJ can be damaged by reactive ion etching (RIE), which is used to form a thick pattern overlying the word line or bit line. Thus, in a fourth embodiment, the MTJ is formed over a first set of patterned lines (eg, word lines or bit lines) positioned over a first substrate. A first set of patterned lines is patterned by RIE prior to deposition of the MTJ. A second set of patterned lines (eg, the other of word lines or bit lines) is formed over the second substrate and the second set of patterned lines is then bonded to a stack comprising the MTJ. In a fourth embodiment, the MTJ is not exposed to an extended reactive etch process that etches thick conductive lines. This reduces or prevents damage to the MTJ.
도 28a 및 도 28b를 참조하면, 제2 전기 전도성 라인(80) 및 제2 유전체 재료 레일(90)이 제1 기판(10L) 위에 형성된다. 제2 전기 전도성 라인(80)은 앞의 실시예에서 설명한 하나 이상의 전기 전도성 층을 증착함으로써 형성될 수 있고, 이어서 반응성 이온 에칭(RIE)에 의해 하나 이상의 전기 전도성 층을 패턴화하여 라인(80)을 형성할 수 있다. 그런 다음, 제2 전기 전도성 라인(80) 사이에 유전체 재료 층을 증착하고 유전체 재료 층을 평탄화함으로써 제2 전기 전도성 라인(80) 사이에 제2 유전체 레일(90)이 형성된다.28A and 28B , a second electrically
도 29를 참조하면, 선택적 금속 캡 층(158L) 및 MTJ 적층(150L)을 포함하는 적층체가 제1 기판(10L) 위에 있는 제2 전기 전도성 라인(80) 및 제2 유전체 재료 레일(90) 위에 형성된다. 적층은 아래에서 위로 또는 위에서 아래로, 금속 캡 층(158L), 기준 층(152L) (자기 핀 층이라고도 함), 터널 배리어 층(154L) 및 자유 층(156L)을 포함하며, 이는 함께 STT MRAM 메모리 셀의 MTJ 적층(150L)을 형성한다. MTJ의 두께는 10 nm 내지 40 nm 범위 내(예: 20 nm 내지 30 nm)에 있을 수 있다.Referring to FIG. 29 , a laminate comprising an optional
금속 캡 층(158L)은 적어도 하나의 비자기 전이 금속 또는 비자기 전이 금속 합금과 같은 비자기 금속 재료를 포함한다. 예를 들어, 금속 캡 층(158L)은 Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, 이들의 합금, 또는 전도성 금속 질화물(예: TaN) 또는 이의 전도성 금속 카바이드를 포함하거나 본질적으로 이로 이루어질 수 있다. 금속 캡 층(158L)은 물리적 기상 증착 또는 화학적 기상 증착에 의해 증착될 수 있다. 금속 캡 층(158L)의 두께는 1 nm 내지 20 nm 범위 내(예: 2 nm 내지10 nm)에 있을 수 있지만, 더 작거나 더 큰 두께들도 사용될 수 있다.
기준 층(152L)은 수평 방향 또는 수직 방향일 수 있는 고정된 자화 방향을 가질 수 있다. 기준 층(152L)은 전체에 걸쳐 동일한 자화 방향을 제공하기 위해 서로 자기적으로 결합되는 단일 강자성 재료 층 또는 다수의 강자성 재료 층들로 형성될 수 있다. 기준 층(152L)은 Co/Ni 다층 구조 또는 Co/Pt 다층 구조를 포함할 수 있다. 하나의 실시예에서, 기준 층(152L)은 0.2 nm 내지 0.5 nm의 두께 범위를 갖는 탄탈륨 또는 텅스텐으로 구성된 얇은 비자기 층 및 얇은 CoFeB 층(0.5 nm 내지 3 nm의 범위의 두께를 가짐)을 더 포함할 수 있다. 기준 층(152L)의 두께는 2 nm 내지 5 nm의 범위일 수 있다.The
선택적으로, 기준 층(152L)은 하드 자화 층(명시적으로 도시되지 않음), 반강자성 결합 층(예: 명시적으로 도시되지 않은 Ru 층) 및 기준 층(152L)을 포함하는 합성 반강자성(SAF) 구조물에 제공될 수 있다. 기준 층(152L)이 SAF 구조의 구성 요소로 제공되는 경우, 하드 자화 층의 자화 및 자기 핀 층의 자화는 반강자성 결합 층을 통해 반자성적으로 결합될 수 있다.Optionally,
터널 배리어 층(154L)은 산화 마그네슘 또는 산화 알루미늄과 같은 터널 배리어 유전체 재료를 포함할 수 있다. 터널 배리어 층(154L)의 두께는 0.6 nm 내지 2 nm 범위 내(예: 0.8 nm 내지 1.2 nm)에 있을 수 있다. 터널 배리어 층(154L 은 기준 층(152L)과 접촉하고, 기준 층(152L) 과 자유 층(156L) 사이에 전기 전류의 스핀-민감성 터널링을 제공한다. 즉, 터널 배리어 층(154L)을 통과하는 전류의 양은 기준 층(152L)과 자유 층(156L) 사이 자화의 상대적 정렬 즉, 자화 방향이 서로 평행한지 평행하지 않은지에 따라 달라진다.
자유 층(156L)은 전체에 걸쳐 동일한 자화 방향을 제공하기 위해 서로 자기적으로 결합되는 단일 강자성 재료 층 또는 다수의 강자성 재료 층들로 형성될 수 있다. 자유 층(156L)의 두께는 2 nm 미만, 바람직하게는 1.5 nm 미만(예: 0.8 nm 내지 1.5 nm)이다. 예를 들어, 자유 층(156L)은 CoFeB 층 및/또는 CoFe 층을 포함할 수 있다. 자유 층(156L)은 위 또는 아래쪽으로 수직 방향을 따라 전류를 유동시킴으로써 프로그래밍될 수 있다. 추가 층(도시되지 않음)은 MTJ 150에 포함될 수 있다.
선택기-레벨 적층(130L)은 MTJ 적층(150L) 위에 형성된다. 선택기-레벨 층(130L)은 제1 실시예에서와 동일한 층(즉, 하부 전극 층(132L), 선택기 재료 층(134L) 및 상부 전극 층(136L)을 제1 및 제2 실시예들과 비교하여 아래로 적층)을 포함하며 이 제4 실시예에 대해서는 더 자세히 설명되지 않는다. 금속 캡 층(158L)과 선택기-레벨 층(130L)의 증착 순서는 금속 캡 층(158L)이 MTJ 적층(150L) 위에 형성되는 반면, 선택기-레벨 층(130L)의 적층은 MTJ 적층(150L)과 제1 기판(10L) 사이에 형성되도록 반전될 수 있다.Selector-
도 30을 참조하면, 전술한 층(158L, 152L, 154L, 156L 및 130L)은 이어서 메모리 필라 구조물(158, 152, 154, 156 및 130)로 패턴화된다. 임의의 적합한 패턴화 방법이 사용될 수 있다. 예를 들어, 포토리소그래피 및 에칭은 선택기-레벨 층(130L)의 적층을 패턴화하는 데 사용될 수 있는 반면, 이온 빔 밀링은 MTJ 적층(150L) 및 금속 캡 층(158L)을 패턴화하여 MTJ(150) 및 금속 캡 플레이트(158)를 패턴화하는 데 사용될 수 있다. 그런 다음, 유전체 격리 구조물(60)은 메모리 필라 구조물(158, 152, 154, 156 및 130)의 2차원 어레이를 횡방향으로 둘러싸도록 형성된다.Referring to FIG. 30 , the
각 메모리 필라 구조물(158, 152, 154, 156, 130)은 기준 층 플레이트(152)와 자유 층 플레이트(156) 사이에 있는 터널 배리어 플레이트(154)에 MTJ(150)를 포함하는 MRAM 메모리 셀을 포함한다. 금속 캡 플레이트(158)는 MTJ(150)의 측면에 있다. 선택기 소자(130)는 MTJ(150) 위 또는 아래에 있다. 선택기 소자는 선택기 소자(130)의 제1 전극 플레이트와 제2 전극 플레이트(132, 136) 사이에 있는 선택기 재료 플레이트(134)를 포함한다.Each
도 31a 및 도 31b를 참조하면, 대안적으로, 제1 전기 전도성 라인(120)은 제2 기판(110L) 위에 하나 이상의 전기 전도성 층을 증착함으로써 형성될 수 있고, 이어서 반응성 이온 에칭(RIE)에 의해 하나 이상의 전기 전도성 층을 패턴화하여 라인(120)을 형성할 수 있다. 그런 다음, 제1 전기 전도성 라인(120) 사이에 유전체 재료 층을 증착하고 유전체 재료 층을 평탄화함으로써 제1 전기 전도성 라인(120) 사이에 제1 유전체 레일(122)이 형성된다.31A and 31B , alternatively, first electrically
도 32를 참조하면, 제1 전기 전도성 라인(120) 및 제2 기판(110L) 위에 있는 제1 유전체 레일(122)은 유전체 격리 구조물(60) 및 제1 기판(10L) 위에 있는 메모리 필라 구조물(158, 152, 154, 156 및 130)의 어레이에 접합된다. 금속 대 금속 접합, 유전체 대 유전체 접합, 또는 이들의 조합(즉, 하이브리드 접합)과 같은 임의의 적합한 접합이 사용될 수 있다.Referring to FIG. 32 , the first
도 33을 참조하면, 제1 기판(10L)은 제2 전기 전도성 라인(80)으로부터 선택적으로 제거되고 추가 메모리 디바이스를 형성하는 데 재사용될 수 있다. 제1 기판은 임의의 적합한 방법에 의해 제거될 수 있다. 예를 들어, 제1 실시예에 설명된 방법과 유사하게, 제1 기판(10L)은 제1 기판의 하단에 수소 또는 중수소를 주입한 다음 제1 기판이 주입된 층을 따라 절단되도록 제1 기판을 어닐링하여 제거될 수 있다. 대안적으로, 제1 기판(10L)은 제2 실시예에 기술된 바와 같이 연삭 및 연마에 의해 제거될 수 있다. 대안적으로, 이형층(예: 실리콘 산화물 또는 실리콘 질화물 층)이 제1 기판(10L)과 제2 전기 전도성 라인(80) 사이에 형성된 다음 이형층을 선택적으로 에칭하여 제1 기판(10L)을 제거할 수도 있다.Referring to FIG. 33 , the
도 34에 도시된 제4 실시예의 제1 대안적인 측면에서, 선택기-레벨 층(130L)의 적층은 제1 기판(10L) 위에 있는 MTJ 적층(150L) 위에 형성되는 대신에 제2 기판(110L) 위에 있는 제1 전기 전도성 라인(120) 위에 형성된다. 원하는 경우, 선택기-레벨 층(130L)의 적층은 도 35에 도시된 바와 같이 제2 기판(100L) 위에 있는 동안 선택기 소자(130)로 패턴화(예: 포토리소그래피 및 에칭에 의해)될 수 있다. 그 다음에, 선택기 소자(130)를 둘러싸도록 유전체 격리 구조물(160)이 형성된다.In a first alternative aspect of the fourth embodiment shown in FIG. 34 , the stack of selector-
이러한 대안적인 측면에서, MTJ 적층(150L) 및 선택적 금속 캡 층(158L)은 도 36에 도시된 바와 같이 제1 기판 (10L) 위에 있는 제2 전기 전도성 라인(80) 위에 형성된다. MTJ 적층(150L) 및 금속 캡 층(158L)은 도 37에 도시되고 도 24에 관련하여 설명된 바와 같이 제1 기판(10L) 위에 있는 동안(예: 이온 빔 밀링에 의해) 패턴화된다. 그 다음에, MTJ(150) 필라를 둘러싸도록 유전체 격리 구조물(60)이 형성된다.In this alternative aspect, the
그런 다음, 도 38에 도시된 바와 같이 선택기-레벨 층(130L), 제1 전기 전도성 라인(120) 및 제2 기판(110L)의 적층을 포함하는 제2 어셈블리는 제2 전기 전도성 라인(80), 즉 메모리 셀(예: MTJ(150)) 및 제1 기판(10L)의 적어도 일부분을 포함하는 제1 어셈블리에 접합된다. MTJ(150) 접합 후에 워드 라인과 비트 라인 사이에 위치한다.Then, as shown in FIG. 38 , a second assembly comprising the lamination of the selector-
마지막으로, 도 39에 도시된 바와 같이 제1 기판(10L)이 제거된다. 각각 각자의 MTJ(150)은 각자의 선택기 소자(130)와 동일한 메모리 필라 구조물(130, 150, 158)에 있는 메모리 셀을 형성한다.Finally, as shown in FIG. 39 , the
제4 실시예의 다른 대안적인 측면에서, 선택기-레벨 층(130L)의 적층은 접합 단계 후에 선택기 소자(130)로 패턴화(예: 포토리소그래피 및 에칭에 의해)될 수 있다. 제4 실시예의 이러한 다른 대안적인 측면에서, MTJ 적층(150L)은 접합 단계 전 또는 후에 MTJ(150)으로 패턴화될 수 있다. 따라서, MTJ(150)은 선택기-레벨 층(130L) 적층의 고온 증착 동안 손상되지 않으며 그 반대도 마찬가지이다. 또한, MTJ 적층(150L)이 선택기-레벨 층(130L)의 적층을 지지하는 기판으로부터 상이한 기판 위에 패턴화되는 경우, 선택기 소자(130)는 MTJ 적층(150L)의 이온 빔 밀링 동안 손상되지 않는다.In another alternative aspect of the fourth embodiment, the stack of selector-
예를 들어, MTJ 적층(150L)은 도 37에 도시된 바와 같이, 접합 단계 전에 MTJ(150)로 패턴화될 수 있다. 패턴화되지 않은 선택기-레벨 층(130L)은 도 40에 도시된 바와 같이 제2 기판(110L) 위에 제공된다. 이 대안적인 측면에서, 제1 전기 전도성 라인(120)은 제2 기판(110L)으로부터 생략될 수 있다. 그런 다음 도 41에 도시된 바와 같이, 선택기-레벨 층(130L)의 패턴화되지 않은 적층은 제1 기판(10L) 위에 있는 MTJ(150)에 접합된다. 제2 기판(110L)은 접합된 어셈블리에서 제거될 수 있으며 선택기-레벨 층(130L)의 적층은 접합 단계 후에 선택기 소자(130)로 패턴화(예: 포토리소그래피 및 에칭에 의해)된다. 도 42에 도시된 바와 같이, 그 다음에 선택기 소자(130)를 둘러싸도록 유전체 격리 구조물(160)이 형성된다. 그 다음, 전술한 바와 같이, 제1 전기 전도성 라인(120)이 선택기 소자(130) 위에 형성된다.For example, the
또는, 도 43에 도시된 바와 같이 제1 기판(10L) 위에 있는 MTJ 적층(150L)은 제1 기판(10L) 위에 제1 전기 전도성 라인(120) 위에 있는 선택기-레벨 층(130L)의 패턴화되지 않은 적층에 접합된다. 이 실시예에서, 제2 전기 전도성 라인(80)은 제1 기판(10L) 위에서부터 생략될 수 있다. 도 44에 도시된 바와 같이, 제1 기판(10L)은 접합된 어셈블리에서 제거될 수 있다. MTJ 적층(150L)은 MTJ(150)로 패턴화(예: 이온 빔 밀링에 의해)될 수 있으며 선택기-레벨 층(130L)의 적층은 접합 단계 후에 선택기 소자(130)로 패턴화(예: 포토리소그래피 및 에칭에 의해)된다. MTJ 적층(150L)이 접합 단계 후에 MTJ(150)로 패턴화되면, 선택기-레벨 층(130L)의 적층 및 MTJ 적층(150L)의 패턴화가 각 층 세트에 대한 상이한 에칭 또는 밀링 단계들을 사용하여 공통 패턴화 단계 동안 연속적으로 수행될 수 있다. 그런 다음, 전술한 바와 같이 제2 전기 전도성 라인(80)이 MTJ(150) 위에 형성되어 도 33에 도시된 구조를 형성한다.Alternatively, as shown in FIG. 43 , the
제3 실시예 및 제4 실시예는 PCM 또는 MRAM 디바이스와 같은 메모리 디바이스를 형성하는 방법을 제공한다. 이는 워드 라인 또는 비트 라인(예를 들어, 120 또는 80)이 있는 제1 전기 전도성 라인이 포함된 제1 기판(10L)을 포함하는 제1 어셈블리 제공, 제1 전기 전도성 라인 위에 메모리 셀(330, 150)의 적어도 일부분을 형성, 워드 라인 또는 비트 라인(예: 80 또는 120) 중 하나로 구성된 제2 전기 전도성 라인이 있는 제2 기판(110L)을 포함하는 제2 어셈블리 제공 및 메모리 셀이 제1 전기 전도성 라인과 제2 전기 전도성 라인 사이에 위치되도록 제1 어셈블리를 제2 어셈블리에 접합하는 단계를 포함한다. 제1 전기 전도성 라인 중 하나는 메모리 셀의 워드 라인 또는 비트 라인을 포함하며, 제2 전기 전도성 라인 중 하나는 메모리 셀의 워드 라인 또는 비트 라인 중 다른 하나를 포함한다.The third and fourth embodiments provide a method of forming a memory device, such as a PCM or MRAM device. This provides a first assembly comprising a
메모리 셀은 메모리 필라 구조물에 위치할 수 있으며, 이는 메모리 필라 구조물에 있는 메모리 셀(330, 150)의 선택기 소자(130)도 포함할 수 있다. 선택기 소자(130)는 오보닉 임계 스위치 플레이트를 포함할 수 있다.The memory cell may be located in a memory pillar structure, which may also include the
도 22 내지 도 27에 도시된 제3 실시예에서, 메모리 디바이스는 상 변화 메모리(PCM) 디바이스를 포함하며, 메모리 셀은 상 변화 메모리 재료 플레이트(330)를 포함하는 상 변화 메모리 셀을 포함한다. 전술한 바와 같이, 제3 실시예의 방법은 전기 전도성 라인(80) 및 제1 기판(10L) 위에 있는 상 변화 재료 층(330L) 위에 선택기-레벨 층(130L)을 형성, 선택기-레벨 층(130L)을 패턴화하여 선택기 소자(130) 형성, 제1 어셈블리를 선택기 소자(130)가 전기 전도성 라인(120)과 상 변화 재료 플레이트(330) 사이에 있는 제2 어셈블리에 접합하기 전에 상 변화 재료 층(30L)을 패턴화하여 상 변화 재료 플레이트(330) 형성을 포함한다.22-27 , the memory device comprises a phase change memory (PCM) device, wherein the memory cell comprises a phase change memory cell comprising a phase change
제4 실시예에서, 메모리 디바이스는 자기저항 랜덤 액세스 메모리(MRAM) 디바이스를 포함하며, 메모리 셀은 강자성 기준 플레이트(152)와 강자성 자유 플레이트(156) 사이에 있는 터널 배리어 플레이트(154)를 포함하는 자기 터널 접합(MTJ)(150)이 있는 MRAM 메모리 셀을 포함한다. 위에서 논의된 바와 같이, 도 28a 내지 도 33에 도시된 제4 실시예의 방법은 강자성 기준 층(152L)과 전기 전도성 라인(90) 및 제1 기판(10) 위에 있는 강자성 자유 층(156L) 사이의 터널 배리어 층(154L)을 포함하는 MTJ 적층(150L) 형성, MTJ 적층(150L) 위에 선택기-레벨 층(130L) 형성, 선택기-레벨 층과 MTJ 적층을 패턴화하여 선택기 소자(130) 및 MTJ(150) 형성을 포함한다. 제1 어셈블리를 제2 어셈블리에 접합하는 단계는 선택기 소자 및 MTJ를 형성한 후에 발생한다.In a fourth embodiment, the memory device comprises a magnetoresistive random access memory (MRAM) device, wherein the memory cell comprises a
위에서 논의된 바와 같이, 도 34 내지 도 39에 도시된 제4 실시예의 대안적인 방법은 강자성 기준 층(152L)과 전기 전도성 라인(80) 및 제1 기판(10L) 위에 있는 강자성 자유 층(156L) 사이의 터널 배리어 층(154L)을 포함하는 MTJ 적층(150L) 형성, MTJ 적층을 패턴화하여 MTJ(150)를 형성, 제2 기판(110L) 위에 있는 전기 전도성 라인(120) 위에 선택기-레벨 층(130L) 형성, 선택기-레벨 층을 패턴화하여 선택기 소자(130) 형성을 포함한다. 제1 어셈블리를 제2 어셈블리에 접합하는 단계는 선택기 소자(130)를 형성하고 선택기 소자가 MTJ에 접합되도록 MTJ(150)를 형성한 후에 발생한다.As discussed above, an alternative method of the fourth embodiment shown in FIGS. 34-39 is a
제1, 제2 및 제4 실시예에 따르면, FTJ 또는 MRAM 디바이스와 같은 메모리 디바이스를 형성하는 방법은 제1 기판(10L) 위에 위치된 메모리 셀(30, 150)의 적어도 일부를 포함하는 제1 어셈블리를 제공, 제2 기판(110L) 위에 위치된 선택기 소자(130)의 적어도 일부를 포함하는 제2 어셈블리를 제공, 메모리 셀이 그 각자의 선택기 소자에 접합되도록 제2 어셈블리에 제1 어셈블리 접합을 포함한다.According to the first, second and fourth embodiments, a method of forming a memory device, such as an FTJ or MRAM device, includes a first comprising at least a portion of a
메모리 셀 및 선택기 소자는 메모리 필라 구조물에 위치할 수 있고, 선택기 소자는 전술한 바와 같이 오보닉 임계 스위치 플레이트를 포함할 수 있다. 방법은 제2 적층을 제1 적층에 접합시키는 단계 이후에 제1 기판(10L) 또는 제2 기판(110L) 중 적어도 하나를 제거하는 것도 포함할 수 있다.The memory cell and selector element may be located in the memory pillar structure, and the selector element may include an ovonic threshold switch plate as described above. The method may also include removing at least one of the
도 1a 및 도 21b에 도시된 제1 및 제2 실시예에서, 메모리 디바이스는 강유전성 터널 접합(FTJ) 메모리 디바이스를 포함하며, 메모리 셀은 제1 전극과 제2 전극(40, 50) 사이에 있는 강유전성 재료 층(30)을 포함한다.1A and 21B, the memory device comprises a ferroelectric tunnel junction (FTJ) memory device, wherein the memory cell is between the first and
제4 실시예에서, 메모리 디바이스는 자기저항 랜덤 액세스 메모리(MRAM) 디바이스를 포함하며, 메모리 셀은 강자성 기준 플레이트(152)와 강자성 자유 플레이트(156) 사이에 있는 터널 배리어 플레이트(154)를 포함하는 자기 터널 접합(MTJ)(150)이 있는 MRAM 메모리 셀을 포함한다.In a fourth embodiment, the memory device comprises a magnetoresistive random access memory (MRAM) device, wherein the memory cell comprises a
도 34 내지 도 39에 도시된 제4 실시예의 하나의 대안적인 측면의 방법은 강자성 기준 층(152L)과 제1 기판(10L) 위에 있는 강자성 자유 층(156L) 사이에 위치한 터널 배리어 층(154L)을 포함하는 MTJ 적층(150L) 형성, MTJ 적층(150L)을 패턴화하여 제1 기판(10L) 위에 MTJ(150) 형성, 제2 기판(110L) 위에 선택기-레벨 층(130L) 형성, 선택기-레벨 층(130L)을 패턴화하여 제2 기판(110L) 위에 선택기 소자(130) 형성을 포함한다. 제1 어셈블리를 제2 어셈블리에 접합하는 단계는 선택기 소자(130)를 형성하고 선택기 소자가 MTJ에 접합되도록 MTJ(150)를 형성한 후에 발생한다.One alternative aspect method of the fourth embodiment shown in FIGS. 34-39 is a
도 40 내지 도 42에 도시된 제4 실시예의 다른 대안적인 측면의 방법은 강자성 기준 층(152L)과 제1 기판(10L) 위에 있는 강자성 자유 층(156L) 사이에 위치한 터널 배리어 층(154L)을 포함하는 MTJ 적층(150L) 형성, MTJ 적층(150L)을 패턴화하여 MTJ(150) 형성, 제2 기판(110L) 위에 선택기-레벨 층(130L) 형성, 제2 기판(110L) 제거, 제2 기판(110L)을 제거한 후 선택기-레벨 층(130L)을 패턴화하여 선택기 소자(130) 형성을 포함한다. 제1 어셈블리를 제2 어셈블리에 접합하는 단계는 MTJ(150L)를 형성한 후 그리고 선택기-레벨 층(130L)이 MTJ(150)에 접합되도록 선택기-레벨 층(130L)을 패턴화하기 전에 발생한다.Another alternative aspect method of the fourth embodiment shown in FIGS. 40-42 includes a
도 43 및 도 44에 도시된 제4 실시예의 다른 대안적인 측면의 방법은 강자성 기준 층(152L)과 제1 기판(10L) 위에 있는 강자성 자유 층(156L) 사이에 위치한 터널 배리어 층(154L)을 포함하는 MTJ 적층(150L) 형성, 제1 기판(10L) 제거, 제2 기판(110L) 위에 선택기-레벨 층(130L)을 형성, MTJ 적층(150L)을 패턴화하여 MTJ(150)를 형성, 제1 기판(10L)을 제거한 후에 선택기-레벨 층(130L)을 패턴화하여 선택기 소자(130) 형성을 포함한다. 제1 어셈블리를 제2 어셈블리에 접합하는 단계는 MTJ 적층(150L)을 패턴화하기 전에 그리고 선택기-레벨 층(130L)이 MTJ 적층(150L)에 접합되도록 선택기-레벨 층(130L)을 패턴화하기 전에 발생한다.Another alternative aspect method of the fourth embodiment shown in FIGS. 43 and 44 is a
본 개시내용의 임의의 실시예의 적층 및 접합된 메모리 디바이스는 수직 방향으로 여러 번 반복되어 다중 워드 라인 레벨과 비트 라인 레벨 사이에 다중 메모리 셀 레벨을 갖는 적층 메모리 장치를 얻을 수 있다. 예를 들어, 제2 메모리 셀 레벨(130, 140, 40, 30, 24, 50)은 제2 라인(80) 위에 접합되고 이어서 제2 메모리 셀 레벨 위에 추가적인 제1 라인(120)을 제공하여 형성될 수 있다. 접합 프로세스를 계속하여 3개 이상의 메모리 레벨이 형성될 수도 있다.The stacked and bonded memory device of any embodiment of the present disclosure may be repeated several times in the vertical direction to obtain a stacked memory device having multiple memory cell levels between multiple word line levels and bit line levels. For example, a second
전술한 내용이 특정한 바람직한 실시예들을 언급하지만, 본 개시는 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시의 범위 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 특정한 구조 및/또는 구성을 채용하는 실시예가 본 개시에 예시되는 경우, 본 개시는 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있다 - 그러한 대체가 명백히 금지되거나 달리 당업자에게 불가능한 것으로 알려져 있지 않다면 - 는 것이 이해된다. 본 명세서에서 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.Although the foregoing refers to certain preferred embodiments, it will be understood that the present disclosure is not so limited. It will occur to those skilled in the art that various modifications may be made to the disclosed embodiments and that such modifications are intended to be within the scope of the present disclosure. Where an embodiment employing a particular structure and/or configuration is illustrated in the present disclosure, the present disclosure may be practiced with any other compatible structures and/or configurations that are functionally equivalent - such substitution is expressly prohibited or otherwise prohibited. It is understood that - unless it is known to a person skilled in the art that this is not possible. All publications, patent applications and patents cited herein are incorporated herein by reference in their entirety.
Claims (40)
제1 수평 방향을 따라 횡방향으로 연장되는 제1 전기 전도성 라인;
제1 전기 전도성 라인 위에 있고 제1 전기 전도성 라인과 접촉하며, 강유전성 재료 전체가 단일 결정체인 단결정 강유전성 재료 플레이트를 포함하는 메모리 필라 구조물; 및
제2 수평 방향을 따라 횡방향으로 연장되고 메모리 필라 구조물 위에 놓이며 이와 접촉하는 제2 전기 전도성 라인을 포함하는, 메모리 디바이스.A memory device comprising:
a first electrically conductive line extending in a transverse direction along a first horizontal direction;
a memory pillar structure over and in contact with the first electrically conductive line, the memory pillar structure comprising a single crystal ferroelectric material plate in which the entire ferroelectric material is a single crystal; and
and a second electrically conductive line extending transversely along a second horizontal direction and overlying and in contact with the memory pillar structure.
메모리 필라 구조물은 제1 금속 재료 플레이트 아래에 있는 선택기 재료 플레이트를 더 포함하고,
접합 인터페이스는 선택기 재료 플레이트와 단결정 강유전성 재료 플레이트 사이에 위치하는, 메모리 디바이스.3. The method of claim 2,
The memory pillar structure further comprises a selector material plate below the first metal material plate;
wherein the junction interface is located between the selector material plate and the single crystal ferroelectric material plate.
선택기 재료 플레이트의 하부 표면과 접촉하고 제1 비금속 전도성 재료를 포함하는 하부 전극 플레이트; 및
선택기 재료 플레이트의 상부 표면과 접촉하고 제2 비금속 전도성 재료를 포함하는 상부 전극 플레이트를 더 포함하는, 메모리 디바이스.4. The method of claim 3,
a lower electrode plate in contact with a lower surface of the selector material plate and comprising a first non-metallic conductive material; and
and an upper electrode plate in contact with an upper surface of the selector material plate and comprising a second non-metallic conductive material.
선택기 플레이트는 오보닉 임계 스위치 재료를 포함하며,
제1 비금속 전도성 재료 및 제2 비금속 전도성 재료 각각은 비정질 탄소, 비정질 붕소-도핑된 탄소, 비정질 질소-도핑된 탄소, 비정질 실리콘, 비정질 게르마늄, 이들의 합금, 또는 이들의 적층체로부터 선택되는, 메모리 디바이스.5. The method of claim 4,
the selector plate comprises an ovonic threshold switch material;
each of the first non-metal conductive material and the second non-metal conductive material is selected from amorphous carbon, amorphous boron-doped carbon, amorphous nitrogen-doped carbon, amorphous silicon, amorphous germanium, an alloy thereof, or a laminate thereof. device.
반도체 플레이트는 단결정 반도체 재료를 포함하며,
반도체 플레이트의 단결정 반도체 재료는 단결정 강유전성 재료 플레이트의 강유전성 재료에 에피택셜하게 정렬되는, 메모리 디바이스.9. The method of claim 8,
The semiconductor plate comprises a single crystal semiconductor material,
wherein the single crystal semiconductor material of the semiconductor plate is epitaxially aligned with the ferroelectric material of the single crystal ferroelectric material plate.
안이나 위에 단결정 반도체 층을 갖는 제1 기판을 제공하는 단계;
단결정 반도체 층 상에 단결정 강유전성 재료 층을 에피택셜하게 성장시키는 단계;
단결정 강유전성 재료 층 상에 제1 금속 재료 층을 형성하여 적어도 단결정 강유전성 재료 층 및 제1 금속 재료 층을 포함하는 제1 적층체를 형성하는 단계;
선택기 재료 층 및 제2 기판 위에 제2 금속 재료 층을 포함하는 제2 적층체를 형성하는 단계; 및
제2 적층체를 제1 적층체에 접합하는 단계를 포함하는, 방법.A method of forming a memory device, comprising:
providing a first substrate having a single crystal semiconductor layer therein or thereon;
epitaxially growing a single crystal ferroelectric material layer on the single crystal semiconductor layer;
forming a first metal material layer on the single crystal ferroelectric material layer to form a first laminate comprising at least the single crystal ferroelectric material layer and the first metal material layer;
forming a second laminate comprising a layer of selector material and a second layer of metallic material over the second substrate; and
bonding the second laminate to the first laminate.
적어도 하나의 메모리 필라 구조물은 선택기 재료 층 및 제2 금속 재료 층을 포함하는 제2 적층체를 추가로 패턴화함으로써 형성되고,
제2 적층체를 제1 적층체에 접합하는 단계는 제2 금속 재료 층을 제1 금속 재료 층에 접합시키는 단계를 포함하는, 방법.17. The method of claim 16,
the at least one memory pillar structure is formed by further patterning a second stack comprising a layer of a selector material and a layer of a second metal material;
wherein bonding the second laminate to the first laminate comprises bonding the second metal material layer to the first metal material layer.
워드 라인들 또는 비트 라인들을 포함하는 제1 전기 전도성 라인들이 있는 제1 기판을 포함하는 제1 어셈블리를 제공하는 단계;
제1 전기 전도성 라인들 위에 메모리 셀의 적어도 일부를 형성하는 단계;
워드 라인들 또는 비트 라인들 중 다른 것들을 포함하는 제2 전기 전도성 라인들이 있는 제2 기판을 포함하는 제2 어셈블리를 제공하는 단계; 및
메모리 셀이 제1 전기 전도성 라인들과 제2 전기 전도성 라인들 사이에 위치하도록 제1 어셈블리를 제2 어셈블리에 접합하는 단계를 포함하고, 제1 전기 전도성 라인들 중 하나가 메모리 셀의 워드 라인 또는 비트 라인을 포함하고, 제2 전기 전도성 라인들 중 하나가 메모리 셀의 워드 라인 또는 비트 라인 중 다른 하나를 포함하는, 방법.A method of forming a memory device, comprising:
providing a first assembly comprising a first substrate having first electrically conductive lines comprising word lines or bit lines;
forming at least a portion of the memory cell over the first electrically conductive lines;
providing a second assembly comprising a second substrate having second electrically conductive lines comprising other of word lines or bit lines; and
bonding the first assembly to a second assembly such that the memory cell is positioned between the first electrically conductive lines and the second electrically conductive lines, wherein one of the first electrically conductive lines is a word line of the memory cell or A method comprising a bit line, wherein one of the second electrically conductive lines comprises the other of a word line or a bit line of a memory cell.
제1 전기 전도성 라인들과 제1 기판 위에 위치한 상 변화 재료 층 위에 선택기-레벨 층을 형성하는 단계; 및
제1 어셈블리를, 선택기 소자가 제2 전기 전도성 라인들과 상 변화 재료 플레이트 사이에 위치한 제2 어셈블리에 접합하기 전에 선택기-레벨 층을 패턴화하여 선택기 소자를 형성하고 상 변화 재료 층을 패턴화하여 상 변화 재료 플레이트를 형성하는 단계를 더 포함하는, 방법.26. The method of claim 25,
forming a selector-level layer over the first electrically conductive lines and the phase change material layer located over the first substrate; and
patterning the selector-level layer to form the selector element and patterning the phase change material layer by patterning the selector-level layer prior to bonding the first assembly to the second assembly where the selector element is positioned between the second electrically conductive lines and the phase change material plate. The method further comprising the step of forming a phase change material plate.
강자성 기준 층과 제1 전기 전도성 라인들 및 제1 기판 위에 위치한 강자성 자유 층 사이에 위치한 터널 배리어 층을 포함하는 MTJ 적층을 형성하는 단계:
MTJ 적층 위에 선택기-레벨 층을 형성하는 단계; 및
선택기-레벨 층과 MTJ 적층을 패턴화하여 선택기 소자와 MTJ를 형성하는 단계를 더 포함하며, 제1 어셈블리를 제2 어셈블리에 접합하는 단계는 선택기 소자와 MTJ를 형성한 후에 발생하는, 방법.28. The method of claim 27,
forming an MTJ stack comprising a ferromagnetic reference layer and a tunnel barrier layer positioned between first electrically conductive lines and a ferromagnetic free layer positioned over the first substrate:
forming a selector-level layer over the MTJ stack; and
patterning the selector-level layer and the MTJ stack to form the selector element and the MTJ, wherein bonding the first assembly to the second assembly occurs after forming the selector element and the MTJ.
강자성 기준 층과 제1 전기 전도성 라인들 및 제1 기판 위에 위치한 강자성 자유 층 사이에 위치한 터널 배리어 층을 포함하는 MTJ 적층을 형성하는 단계:
MTJ 적층을 패턴화하여 MTJ 적층을 형성하는 단계;
제2 기판 위에 위치한 제2 전기 전도성 라인들 위에 선택기-레벨 층을 형성하는 단계; 및
선택기-레벨 층을 패턴화하여 선택기 소자를 형성하는 단계를 더 포함하며, 제1 어셈블리를 제2 어셈블리에 접합하는 단계는 선택기 소자를 형성하고 선택기 소자가 MTJ에 접합되도록 MTJ를 형성한 후에 발생하는, 방법.28. The method of claim 27,
forming an MTJ stack comprising a ferromagnetic reference layer and a tunnel barrier layer positioned between first electrically conductive lines and a ferromagnetic free layer positioned over the first substrate:
patterning the MTJ stack to form an MTJ stack;
forming a selector-level layer over second electrically conductive lines located over a second substrate; and
patterning the selector-level layer to form the selector element, wherein bonding the first assembly to the second assembly occurs after forming the selector element and forming the MTJ such that the selector element is bonded to the MTJ. , Way.
제1 기판 위에 위치한 메모리 셀의 적어도 일부를 포함하는 제1 어셈블리를 제공하는 단계;
제2 기판 위에 위치한 선택기 소자의 적어도 일부를 포함하는 제2 어셈블리를 제공하는 단계; 및
메모리 셀이 각자의 선택기 소자에 접합되도록 제1 어셈블리를 제2 어셈블리에 접합하는 단계를 포함하는, 방법.A method of forming a memory device, comprising:
providing a first assembly comprising at least a portion of a memory cell positioned over a first substrate;
providing a second assembly comprising at least a portion of a selector element positioned over a second substrate; and
bonding the first assembly to the second assembly such that the memory cells are bonded to respective selector elements.
제1 기판 위에 강유전성 재료 층을 에피택셜하게 성장시키는 단계;
강유전성 재료 층 상에 제1 금속 재료 층을 형성하여 적어도 강유전성 재료 층 및 제1 금속 재료 층을 포함하는 제1 적층체를 형성하는 단계; 및
제2 기판 위에 선택기 재료 층과 제2 금속 재료 층을 포함하는 제2 적층체를 형성하는 단계를 더 포함하며, 제1 어셈블리를 제2 어셈블리에 접합하는 단계는 제2 적층체를 제1 적층체에 접합하는 단계를 포함하는, 방법.34. The method of claim 33,
epitaxially growing a layer of ferroelectric material over the first substrate;
forming a first metal material layer on the ferroelectric material layer to form a first laminate comprising at least the ferroelectric material layer and the first metal material layer; and
The method further comprises forming a second stack comprising a layer of selector material and a second metal material over the second substrate, wherein bonding the first assembly to the second assembly comprises bonding the second stack to the first stack. A method comprising the step of conjugating to
강자성 기준 층과 제1 기판 위에 위치한 강자성 자유 층 사이에 위치한 터널 배리어 층을 포함하는 MTJ 적층을 형성하는 단계;
MTJ 적층을 패턴화하여 제1 기판 위에 MTJ를 형성하는 단계;
제2 기판 위에 선택기-레벨 층을 형성하는 단계; 및
선택기-레벨 층을 패턴화하여 제2 기판 위에 선택기 소자를 형성하는 단계를 더 포함하며, 제1 어셈블리를 제2 어셈블리에 접합하는 단계는 선택기 소자를 형성하고 선택기 소자가 MTJ에 접합되도록 MTJ를 형성한 후에 발생하는, 방법.37. The method of claim 36,
forming an MTJ stack comprising a tunnel barrier layer positioned between a ferromagnetic reference layer and a ferromagnetic free layer positioned over a first substrate;
patterning the MTJ stack to form an MTJ over the first substrate;
forming a selector-level layer over the second substrate; and
patterning the selector-level layer to form a selector element over the second substrate, wherein bonding the first assembly to the second assembly forms the selector element and forms the MTJ such that the selector element is bonded to the MTJ After that, how.
강자성 기준 층과 제1 기판 위에 위치한 강자성 자유 층 사이에 위치한 터널 배리어 층을 포함하는 MTJ 적층을 형성하는 단계;
MTJ 적층을 패턴화하여 MTJ 적층을 형성하는 단계;
제2 기판 위에 선택기-레벨 층을 형성하는 단계;
제2 기판을 제거하는 단계; 및
선택기-레벨 층을 패턴화하여 제2 기판 제거 후에 선택기 소자를 형성하는 단계를 더 포함하며, 제1 어셈블리를 제2 어셈블리에 접합하는 단계는 MTJ를 형성한 후 및 선택기-레벨 층이 MTJ에 결합되도록 선택기-레벨 층을 패턴화하기 전에 발생하는, 방법.38. The method of claim 37,
forming an MTJ stack comprising a tunnel barrier layer positioned between a ferromagnetic reference layer and a ferromagnetic free layer positioned over a first substrate;
patterning the MTJ stack to form an MTJ stack;
forming a selector-level layer over the second substrate;
removing the second substrate; and
patterning the selector-level layer to form the selector element after removal of the second substrate, wherein bonding the first assembly to the second assembly comprises: after forming the MTJ and bonding the selector-level layer to the MTJ preferably occurring prior to patterning the selector-level layer.
강자성 기준 층과 제1 기판 위에 위치한 강자성 자유 층 사이에 위치한 터널 배리어 층을 포함하는 MTJ 적층을 형성하는 단계;
제1 기판을 제거하는 단계;
제2 기판 위에 선택기-레벨 층을 형성하는 단계;
MTJ 적층을 패턴화하여 MTJ 형성하고 선택기-레벨 층을 패턴화하여 제1 기판 제거 후에 선택기 소자를 형성하는 단계를 더 포함하며, 제1 어셈블리를 제2 어셈블리에 접합하는 단계는 MTJ 적층을 패턴화하기 전 및 선택기-레벨 층이 MTJ 적층에 결합되도록 선택기-레벨 층을 패턴화하기 전에 발생하는, 방법.38. The method of claim 37,
forming an MTJ stack comprising a tunnel barrier layer positioned between a ferromagnetic reference layer and a ferromagnetic free layer positioned over a first substrate;
removing the first substrate;
forming a selector-level layer over the second substrate;
patterning the MTJ stack to form the MTJ and patterning the selector-level layer to form the selector element after removal of the first substrate, wherein bonding the first assembly to the second assembly comprises patterning the MTJ stack. and prior to patterning the selector-level layer such that the selector-level layer is coupled to the MTJ stack.
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