KR20220088305A - 브리지를 포함하는 마이크로전자 구조체 - Google Patents

브리지를 포함하는 마이크로전자 구조체 Download PDF

Info

Publication number
KR20220088305A
KR20220088305A KR1020210158519A KR20210158519A KR20220088305A KR 20220088305 A KR20220088305 A KR 20220088305A KR 1020210158519 A KR1020210158519 A KR 1020210158519A KR 20210158519 A KR20210158519 A KR 20210158519A KR 20220088305 A KR20220088305 A KR 20220088305A
Authority
KR
South Korea
Prior art keywords
conductive contact
microelectronic
component
conductive
solder
Prior art date
Application number
KR1020210158519A
Other languages
English (en)
Inventor
옴카르 지 카르하드
니틴 에이 데쉬판드
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20220088305A publication Critical patent/KR20220088305A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4924—Bases or plates or solder therefor characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0901—Structure
    • H01L2224/0903—Bonding areas having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/8181—Soldering or alloying involving forming an intermetallic compound at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Abstract

브리지를 포함하는 마이크로전자 구조체뿐만 아니라 관련된 조립체 및 방법이 본 명세서에 개시된다. 몇몇 실시예에서, 마이크로전자 구조체는 기판 및 브리지를 포함할 수 있다.

Description

브리지를 포함하는 마이크로전자 구조체{MICROELECTRONIC STRUCTURES INCLUDING BRIDGES}
종래의 마이크로전자 패키지에서, 다이는 솔더에 의해 유기 패키지 기판에 부착될 수 있다. 그러한 패키지는 예를 들어, 패키지 기판과 다이 사이의 달성가능한 상호연결 밀도, 달성가능한 신호 전송 속도 및 달성가능한 소형화에서 제한될 수 있다.
첨부 도면과 함께 이하의 상세한 설명에 의해 실시예가 쉽게 이해될 것이다. 이 설명을 용이하게 하기 위해, 동일한 참조 번호는 동일한 구조 요소를 가리킨다. 첨부된 도면의 그림에서, 한정으로서가 아니라 예로서 실시예가 보여진다.
도 1은 다양한 실시예에 따른 예시적인 마이크로전자 구조체의 측단면도이다.
도 2는 다양한 실시예에 따라, 도 1의 마이크로전자 구조체를 포함하는 예시적인 마이크로전자 조립체의 측단면도이다.
도 3 내지 도 10은 다양한 실시예에 따라, 도 2의 마이크로전자 조립체의 제조를 위한 예시적인 공정에서 다양한 단계의 측단면도이다.
도 11은 다양한 실시예에 따른 예시적인 마이크로전자 구조체의 측단면도이다.
도 12는 다양한 실시예에 따른 예시적인 마이크로전자 조립체의 측단면 분해도이다.
도 13 및 도 14는 다양한 실시예에 따른 예시적인 마이크로전자 조립체의 측단면도이다.
도 15 내지 도 23은 다양한 실시예에 따라, 도 13의 마이크로전자 조립체의 제조를 위한 예시적인 공정에서 다양한 단계의 측단면도이다.
도 24 및 도 25는 다양한 실시예에 따른 예시적인 마이크로전자 조립체의 측단면도이다.
도 26 내지 도 33은 다양한 실시예에 따라, 도 25의 마이크로전자 조립체의 제조를 위한 예시적인 공정에서 다양한 단계의 측단면도이다.
도 34 및 도 35는 다양한 실시예에 따른 예시적인 마이크로전자 조립체의 측단면도이다.
도 36은 다양한 실시예에 따른 연삭된 표면을 가진 솔더의 그라인더 마크(grinder mark)의 평면도이다.
도 37 내지 도 41은 다양한 실시예에 따라, 도 35의 마이크로전자 조립체의 제조를 위한 예시적인 공정에서 다양한 단계의 측단면도이다.
도 42 내지 도 44는 다양한 실시예에 따른 예시적인 마이크로전자 조립체의 측단면도이다.
도 45 내지 도 52는 다양한 실시예에 따라, 도 44의 마이크로전자 조립체의 제조를 위한 예시적인 공정에서 다양한 단계의 측단면도이다.
도 53은 다양한 실시예에 따른 예시적인 마이크로전자 조립체의 측단면 분해도이다.
도 54는 본 명세서에서 개시된 실시예 중 임의의 것에 따라 마이크로전자 구조체 또는 마이크로전자 조립체에 포함될 수 있는 웨이퍼 및 다이의 평면도이다.
도 55는 본 명세서에서 개시된 실시예 중 임의의 것에 따라 마이크로전자 구조체 또는 마이크로전자 조립체에 포함될 수 있는 집적 회로(IC) 디바이스의 측단면도이다.
도 56은 본 명세서에서 개시된 실시예 중 임의의 것에 따라 마이크로전자 구조체 또는 마이크로전자 조립체를 포함할 수 있는 IC 디바이스 조립체의 측단면도이다.
도 57은 본 명세서에서 개시된 실시예 중 임의의 것에 따라 마이크로전자 구조체 또는 마이크로전자 조립체를 포함할 수 있는 예시적인 전기 디바이스의 블록도이다.
브리지를 포함하는 마이크로전자 구조체뿐만 아니라 관련된 조립체 및 방법이 본 명세서에 개시된다. 몇몇 실시예에서, 마이크로전자 구조체는 기판 및 기판의 캐비티 내의 브리지를 포함할 수 있다. 마이크로전자 컴포넌트는 기판과 브리지 모두에 결합될 수 있다.
마이크로전자 패키지에서 높은 상호연결 밀도를 달성하기 위해, 몇몇 종래의 방안은 패널 스케일로 수행된, 내장형 브리지 위의 기판 층에서 미세 피치 비아 형성 및 제1 레벨 상호연결 도금과 같은 값비싼 제조 작업을 필요로 한다. 본 명세서에 개시된 마이크로전자 구조체 및 조립체는 값비싼 종래의 제조 작업의 비용 없이 종래의 방안만큼 높거나 그보다 더 높은 상호연결 밀도를 달성할 수 있다. 또한, 본 명세서에 개시된 마이크로전자 구조체 및 조립체는 전자 설계자 및 제조업체에게 새로운 유연성을 제공하여 과도한 비용이나 제조 복잡성 없이 디바이스 목표를 달성하는 아키텍처를 선택할 수 있게 한다.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부된 도면에 대한 참조가 행해지는데 도처에서 동일한 번호가 동일한 부분을 가리키며, 예시로서, 실시될 수 있는 실시예가 도시된다. 본 개시의 범위를 벗어나지 않고서, 다른 실시예가 활용될 수 있고, 구조적 또는 논리적 변화가 행해질 수 있음이 이해될 것이다. 따라서, 다음의 상세한 설명을 한정적인 의미로 이해해서는 안 된다.
다양한 동작이, 청구된 출원 대상을 이해하는 데에 가장 도움이 되는 방식으로, 차례로 여러 별개의 액션 또는 동작으로서 기술될 수 있다. 다만, 설명의 순서는 이들 동작이 반드시 순서 의존적인 것임을 암시하는 것으로 해석되어서는 안 된다. 특히, 이들 동작은 제시의 순서로 수행되지 않을 수 있다. 기술된 동작은 기술된 실시예와는 상이한 순서로 수행될 수 있다. 다양한 추가적인 동작이 수행될 수 있고/거나, 기술된 동작은 추가적인 실시예에서 생략될 수 있다.
본 개시의 목적으로, 문구 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시의 목적으로, 문구 "A, B 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다. 문구 "A 또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 도면은 반드시 축척에 따르지는 않는다. 도면 중 다수가 평평한 벽 및 직각 모서리를 가진 직선 구조를 보여주지만, 이것은 단지 예시의 용이함을 위한 것이며, 이들 기법을 사용하여 제조되는 실제의 디바이스는 라운딩된(rounded) 모서리, 표면 거칠기, 및 다른 특징을 드러낼 것이다.
설명은 문구 "일 실시예에서" 또는 "실시예에서"를 사용하는데, 이는 각각 동일한 또는 상이한 실시예 중 하나 이상을 지칭할 수 있다. 나아가, 본 개시의 실시예에 관해서 사용되는 바와 같은 용어 "포함하는", "포괄하는", "갖는" 등은 동의어이다. 규모의 범위를 기술하는 데에 사용되는 경우에, 문구 "X와 Y 사이"는 X 및 Y를 포함하는 범위를 나타낸다.
도 1은 예시적인 마이크로전자 구조체(100)의 측단면도이다. 마이크로전자 구조체(100)는 기판(102) 및 기판(102)의 "상부" 면에서 캐비티(120) 내의 브리지 컴포넌트(110)를 포함할 수 있다. 기판(102)은 유전체 재료(112) 및 전도성 재료(108)를 포함할 수 있으며, 전도성 재료(108)는 유전체 재료(112) 내에 (예를 들어, 도시된 바와 같이, 라인으로 및 비아로) 배열되어 기판(102)을 통해 전도성 경로를 제공한다. 몇몇 실시예에서, 유전체 재료(112)는 유기 빌드업 필름과 같은 유기 재료를 포함할 수 있다. 몇몇 실시예에서, 유전체 재료(112)는 예를 들어, 세라믹, 내부에 필러 입자(filler particle)를 갖는 에폭시 필름, 유리, 무기 재료, 또는 유기 및 무기 재료의 조합을 포함할 수 있다. 몇몇 실시예에서, 전도성 재료(108)는 금속(예를 들어, 구리)을 포함할 수 있다. 몇몇 실시예에서, 기판(102)은 유전체 재료(112)/전도성 재료(108)의 층들을 포함할 수 있는데, 한 층의 전도성 재료(108) 라인은 전도성 재료(108)의 비아에 의해 인접한 층의 전도성 재료(108) 라인에 전기적으로 결합된다. 그러한 층을 포함하는 기판(102)은 예를 들어, 인쇄 회로 보드(PCB) 제조 기법을 사용하여 형성될 수 있다. 기판(102)은 N개의 이러한 층을 포함할 수 있으며, N은 1 이상의 정수이고, 첨부 도면에서, 층들은 캐비티(120)에 가장 가까운 기판(102)의 면으로부터 내림차순으로 라벨링(예를 들어, 층(N), 층(N-1), 층(N-2) 등)된다. 유전체 재료(112)/전도성 재료(108)의 특정 개수 및 배열의 층의 이 첨부 도면의 다양한 도면에 도시되어 있지만, 이러한 특정 개수 및 배열은 그저 예시적일 뿐이며, 유전체 재료(112)/전도성 재료(108)의 임의의 원하는 수 및 배열이 사용될 수 있다. 예를 들어, 도 1 및 첨부 도면의 다른 것들은 브리지 컴포넌트(110) 아래의 층(N-1)에 전도성 재료(108)를 도시하지 않지만, 전도성 재료(108)는 브리지 컴포넌트(110) 아래의 층(N-1)에 존재할 수 있다. 또한, 특정 개수의 층(예를 들어, 5개의 층)이 기판(102) 내에 도시되지만, 이들 층은 기판(102)의 일부만을 나타낼 수 있고 추가 층(예를 들어, 층(N-5), (N-6) 등)이 존재할 수 있다.
전술한 바와 같이, 마이크로전자 구조체(100)는 기판(102)의 "상부" 면에 캐비티(120)를 포함할 수 있다. 도 1의 실시예에서, 캐비티(120)는 "상부" 면에서 표면 절연 재료(104)를 통해 연장되고, 캐비티의 하부는 "최상부" 유전체 재료(112)에 의해 제공된다. 표면 절연 재료(104)는 솔더 레지스트 및/또는 표면 전기 절연을 제공할 수 있고 적절한 경우 솔더 기반 또는 비솔더 기반 상호연결부와 호환될 수 있는 다른 유전체 재료를 포함할 수 있다. 다른 실시예에서, 기판(102) 내의 캐비티(120)는 아래에서 더 논의되는 바와 같이 유전체 재료(112) 내로 연장될 수 있다. 캐비티(120)는 도 1에 도시된 바와 같이 캐비티(120)의 하부를 향해 좁아지는 테이퍼드 형상(tapered shape)을 가질 수 있다. 기판(102)은 유전체 재료(112)를 통해 전도성 재료(108)에 의해 형성된 전도성 경로에 결합되는 전도성 콘택트(114)를 "상부" 면에 포함할 수 있으며, 이는 전도성 콘택트(114)에 전기적으로 결합된 컴포넌트(도 1에는 도시되지 않았지만, 도 2를 참조하여 아래에서 논의됨)가 기판(102) 내의 회로 및/또는 기판(102)에 전기적으로 결합된 다른 컴포넌트에 결합되게 한다. 전도성 콘택트(114)는 전도성 콘택트의 기저 재료(underlying material)를 부식으로부터 보호할 수 있는 표면 마감재(116)를 포함할 수 있다. 몇몇 실시예에서, 표면 마감재(116)는 니켈, 팔라듐, 금, 또는 이들의 조합을 포함할 수 있다. 전도성 콘택트(114)는 "상부" 면에 및 캐비티(120) 외부에 위치될 수 있고, 도시된 바와 같이, 표면 절연 재료(104)는 전도성 콘택트(114)의 표면 마감재(116)가 노출되는 하부에 개구를 포함할 수 있다. 본 명세서에 개시된 전도성 콘택트 중 임의의 것은 그러한 표면 마감재(116)가 명시적으로 예시되었는지 여부에 관계없이 표면 마감재(116)를 포함할 수 있다. 도 1에서, 솔더(106)(예를 들어, 솔더 볼)가 개구에 배치될 수 있고, 전도성 콘택트(114)와 전도성 접촉할 수 있다. 도 1 및 첨부 도면 중 다른 도면에 도시된 바와 같이, 표면 절연 재료(104) 내의 이들 개구는 점점 가늘어질 수 있는데 전도성 콘택트(114)를 향해 좁아진다. 몇몇 실시예에서, 전도성 콘택트(114) 상의 솔더(106)는 제1 레벨 상호연결부일 수 있는 반면, 다른 실시예에서는 비솔더 제1 레벨 상호연결부가 전도성 콘택트(114)를 다른 컴포넌트에 전기적으로 결합하는 데 사용될 수 있다. 본 명세서에 사용된 바와 같이, "전도성 콘택트"는 상이한 컴포넌트들 사이의 계면의 일부로서 작용하는 전도성 재료(예를 들어, 하나 이상의 금속)의 일부를 지칭할 수 있고, 본 명세서에서 논의된 전도성 콘택트의 일부는 첨부 도면의 다양한 도면에서 특정 방식으로 예시되어 있지만, 임의의 전도성 콘택트는 컴포넌트의 표면에 오목하거나, 이와 같은 높이이거나, 또는 이로부터 멀어지게 연장될 수 있으며, 임의의 적합한 형태(예컨대, 전도성 패드 또는 소켓)를 취할 수 있다.
브리지 컴포넌트(110)는 캐비티(120) 내에 배치될 수 있고, 기판(102)에 결합될 수 있다. 이 결합은 전기적 상호연결부를 포함할 수 있거나 전기적 상호연결부를 포함하지 않을 수 있고; 도 1의 실시예에서, 브리지 컴포넌트(110)는 브리지 컴포넌트(110)의 "하부" 면과 기판(102) 사이의 접착제(122)(예를 들어, 다이 부착 필름(DAF))에 의해 기판(102)의 유전체 재료(112)에 기계적으로 결합되는 한편, 다른 유형의 결합은 본 명세서의 다른 곳에서 설명된다. 브리지 컴포넌트(110)는 "상부" 면에 전도성 콘택트(118)를 포함할 수 있고; 도 2를 참조하여 아래에서 논의되는 바와 같이, 이들 전도성 콘택트(118)는 브리지 컴포넌트(110)를 하나 이상의 다른 마이크로전자 컴포넌트에 전기적으로 결합하는 데 사용될 수 있다. 브리지 컴포넌트(110)는 전도성 콘택트(118)(및/또는 아래에서 논의되는 바와 같이 브리지 컴포넌트(110)에 포함된 다른 회로 및/또는 브리지 컴포넌트(110)의 다른 전도성 콘택트)에 대한 전도성 경로(예를 들어, 도 55를 참조하여 아래에서 논의되는 바와 같이 라인 및 비아를 포함함)를 포함할 수 있다. 몇몇 실시예에서, 브리지 컴포넌트(110)는 반도체 재료(예를 들어, 실리콘)를 포함할 수 있고; 예를 들어, 브리지 컴포넌트(110)는 도 54를 참조하여 아래에서 논의되는 바와 같이 다이(1502)일 수 있고, 도 55를 참조하여 아래에서 논의되는 바와 같이, 집적 회로(IC) 디바이스(1600)를 포함할 수 있다. 몇몇 실시예에서, 브리지 컴포넌트(110)는 하나 이상의 능동 디바이스(예컨대, 트랜지스터)를 포함할 수 있다는 점에서 "능동" 컴포넌트일 수 있지만, 다른 실시예에서, 브리지 컴포넌트(110)는 하나 이상의 능동 디바이스를 포함하지 않는다는 점에서 "수동" 컴포넌트일 수 있다. 브리지 컴포넌트(110)는 기판(102)보다 더 큰 상호연결 밀도를 허용하도록 제조될 수 있다. 결과적으로, 브리지 컴포넌트(110)의 전도성 콘택트(118)의 피치(202)는 기판(102)의 전도성 콘택트(114)의 피치(198)보다 작을 수 있다. 복수의 마이크로전자 컴포넌트가 브리지 컴포넌트(110)에 결합될 때(예를 들어, 도 2를 참조하여 아래에 논의됨), 이러한 마이크로전자 컴포넌트는 브리지 컴포넌트(110)를 통한 전기 경로를 사용 (및 존재하는 경우, 브리지 컴포넌트(110) 내의 다른 회로를 사용)하여 기판(102)의 전도성 콘택트(114)를 통해 만들어진 상호연결부와 비교하여 이들 사이에 더 높은 밀도의 상호연결부를 달성할 수 있다.
마이크로전자 구조체(100)의 요소들의 치수는 임의의 적합한 값을 취할 수 있다. 예를 들어, 몇몇 실시예에서, 전도성 콘택트(114)의 금속 라인의 두께(138)는 5 미크론과 25 미크론 사이일 수 있다. 몇몇 실시예에서, 표면 마감재(116)의 두께(128)는 5 미크론과 10 미크론 사이(예를 들어, 7 미크론의 니켈 및 100 나노미터 미만의 팔라듐과 금 각각)일 수 있다. 몇몇 실시예에서, 접착제(122)의 두께(142)는 2 미크론과 10 미크론 사이일 수 있다. 몇몇 실시예에서, 브리지 컴포넌트(110)의 전도성 콘택트(118)의 피치(202)는 70 미크론 미만(예를 들어, 25 미크론과 70 미크론 사이, 25 미크론과 65 미크론 사이, 40 미크론과 70 미크론 사이 또는 65 미크론 미만)일 수 있다. 몇몇 실시예에서, 전도성 콘택트(114)의 피치(198)는 70 미크론보다 클 수 있다(예를 들어, 90 미크론과 150 미크론 사이). 몇몇 실시예에서, 표면 절연 재료(104)의 두께(126)는 25 미크론과 50 미크론 사이일 수 있다. 몇몇 실시예에서, 표면 절연 재료(104) 위의 솔더(106)의 높이(124)는 25 미크론과 50 미크론 사이일 수 있다. 몇몇 실시예에서, 브리지 컴포넌트(110)의 두께(140)는 30 미크론과 200 미크론 사이일 수 있다. 몇몇 실시예에서, 마이크로전자 구조체(100)는 100 제곱 밀리미터 미만(예를 들어, 4 제곱 밀리미터와 80 제곱 밀리미터 사이)인 풋프린트(footprint)를 가질 수 있다.
도 1 및 첨부 도면 중 다른 도면의 것과 같은 마이크로전자 구조체(100)는 더 큰 마이크로전자 조립체에 포함될 수 있다. 도 2는 (예를 들어, 솔더(106) 또는 다른 상호연결 구조체에 의해) 브리지 컴포넌트(110)의 전도성 콘택트(118)에 결합된 전도성 콘택트(134) 및 (예를 들어, 위에서 논의된 바와 같이, 솔더(106) 또는 다른 상호연결 구조체에 의해) 기판(102)의 전도성 콘택트(114)에 결합된 전도성 콘택트(132)를 갖는 하나 이상의 마이크로전자 컴포넌트(130)를 포함할 수 있는 그러한 마이크로전자 조립체(150)의 예를 도시한다. 도 2는 2개의 마이크로전자 컴포넌트(130)(마이크로전자 컴포넌트(130-1 및 130-2))를 도시하지만, 마이크로전자 조립체(150)는 더 많거나 더 적은 마이크로전자 컴포넌트(130)를 포함할 수 있다. 도 2는 마이크로전자 구조체(100)의 근접 표면을 실질적으로 "덮는" 것으로서 마이크로전자 컴포넌트(130-1/130-2)를 도시하지만, 이는 단순히 예시일 뿐이며, 그럴 필요는 없다. 또한, 도 1 및 도 2(및 첨부 도면 중 다른 것)는 기판(102)에 단일 브리지 컴포넌트(110)를 포함하는 마이크로전자 구조체(100)/마이크로전자 조립체(150)를 도시하지만, 이는 단순히 예시를 용이하게 하기 위한 것이며, 마이크로전자 구조체(100)/마이크로전자 조립체(150)는 기판(102)에 복수의 브리지 컴포넌트(110)를 포함할 수 있다.
마이크로전자 컴포넌트(130)는 전도성 콘택트(132/134)(및/또는 마이크로전자 컴포넌트(130)에 포함된 다른 회로 및/또는 마이크로전자 컴포넌트(130)의 다른 전도성 콘택트(도시되지 않음)에 대한 전도성 경로(예컨대, 도 55에 관하여 아래에서 논의되는 바와 같이, 라인 및 비아를 포함함)를 포함할 수 있다. 몇몇 실시예에서, 마이크로전자 컴포넌트(130)는 반도체 재료(예를 들어, 실리콘)를 포함할 수 있고; 예를 들어, 마이크로전자 컴포넌트(130)는 도 54에 관하여 아래에서 논의되는 바와 같이 다이(1502)일 수 있으며, 도 55에 관하여 아래에서 논의되는 바와 같이 IC 디바이스(1600)를 포함할 수 있다. 몇몇 실시예에서, 마이크로전자 컴포넌트(130)는 하나 이상의 능동 디바이스(예를 들어, 트랜지스터)를 포함할 수 있다는 점에서 "능동" 컴포넌트일 수 있는 반면, 다른 실시예에서, 마이크로전자 컴포넌트(130)는 하나 이상의 능동 디바이스를 포함하지 않는다는 점에서 "수동" 컴포넌트일 수 있다. 몇몇 실시예에서, 예를 들어, 마이크로전자 컴포넌트(130)는 로직 다이일 수 있다. 보다 일반적으로, 마이크로전자 컴포넌트(130)는 임의의 원하는 기능을 수행하기 위한 회로를 포함할 수 있다. 예를 들어, 마이크로전자 컴포넌트(130) 중 하나 이상은 로직 다이(예를 들어, 실리콘 기반 다이)일 수 있고, 마이크로전자 컴포넌트(130) 중 하나 이상은 메모리 다이(예를 들어, 고대역폭 메모리)일 수 있다. 도 1에 관하여 위에서 논의된 바와 같이, 복수의 마이크로전자 컴포넌트(130)가 (예를 들어, 도 2에 도시된 바와 같이) 브리지 컴포넌트(110)에 결합될 때, 이들 마이크로전자 컴포넌트(130)는 브리지 컴포넌트(110)를 통한 전기적 경로를 사용(및 존재하는 경우 브리지 컴포넌트(110) 내의 다른 회로를 사용)하여 이들 사이에 기판(102)의 전도성 콘택트(114)를 통해 만들어진 상호연결부에 비해 더 높은 밀도의 상호연결부를 달성할 수 있다.
본 명세서에 사용된 바와 같이, "전도성 콘택트"는 상이한 컴포넌트들 사이의 계면으로서 역할을 하는 전도성 재료(예를 들어, 금속)의 일부를 지칭할 수 있고; 전도성 콘택트는 컴포넌트의 표면에 오목하거나, 이와 같은 높이이거나, 또는 이로부터 멀어지게 연장될 수 있으며, 임의의 적합한 형태(예컨대, 전도성 패드 또는 소켓)를 취할 수 있다.
몇몇 실시예에서, 몰드 재료(144)는 마이크로전자 구조체(100)와 마이크로전자 컴포넌트(130) 사이에 배치될 수 있고, 또한 마이크로전자 컴포넌트(130) 사이에 및 마이크로전자 컴포넌트(130) 위에 배치(도시되지 않음)될 수 있다. 몇몇 실시예에서, 몰드 재료(144)는 마이크로전자 컴포넌트(130)와 마이크로전자 구조체(100) 사이의 언더필 재료, 및 마이크로전자 컴포넌트(130)의 측면 위 및 측면에 배치된 상이한 재료를 포함하는 복수의 상이한 유형의 몰드 재료를 포함할 수 있다. 몰드 재료(144)에 사용될 수 있는 예시적인 재료는 적합하게는 에폭시 재료를 포함할 수 있다.
마이크로전자 조립체(150)는 기판(102)의 "하부" 면("상부" 면의 반대쪽)에 있는 표면 절연 재료(104)를 또한 도시하며, 전도성 콘택트(206)가 배치되는 하부에서 표면 절연 재료(104) 내에 점점 가늘어지는 개구가 있다. 솔더(106)는 전도성 콘택트(206)와 전도성 접촉하여 이들 개구 내에 배치될 수 있다. 전도성 콘택트(206)는 또한 표면 마감재(미도시)를 포함할 수 있다. 몇몇 실시예에서, 전도성 콘택트(206) 상의 솔더(106)는 제2 레벨 상호연결부(예를 들어, 볼 그리드 어레이 배열을 위한 솔더 볼)일 수 있는 반면, 다른 실시예에서, 비솔더 제2 레벨 상호연결부(예를 들어, 핀 그리드 어레이 배열 또는 랜드 그리드 어레이 배열)는 다른 컴포넌트에 전도성 콘택트(206)를 전기적으로 결합하는 데 사용될 수 있다. 전도성 콘택트(206)/솔더(106)(또는 다른 제2 레벨 상호연결부)는, 당해 기술에 공지되고 도 56에 관하여 아래에서 논의되는 바와 같이, 기판(102)을 회로 보드(예를 들어, 마더보드), 인터포저, 또는 다른 IC 패키지와 같은 다른 컴포넌트에 결합하는 데 사용될 수 있다. 마이크로전자 조립체(150)가 복수의 마이크로전자 컴포넌트(130)를 포함하는 실시예에서, 마이크로전자 조립체(150)는 멀티-칩 패키지(MCP)로서 지칭될 수 있다. 마이크로전자 조립체(150)는 수동 컴포넌트(예를 들어, 기판(102)의 "상부" 면 또는 "하부" 면에 배치된 표면 실장 저항기, 커패시터 및 인덕터), 능동 컴포넌트 또는 기타 컴포넌트와 같은 추가 컴포넌트를 포함할 수 있다.
도 3 내지 도 10은 다양한 실시예에 따라, 도 2의 마이크로전자 조립체(150)의 제조를 위한 예시적인 공정에서 다양한 단계의 측단면도이다. 도 3 내지 도 10의 공정 (및 아래에서 논의되는 첨부 도면 중 다른 것의 공정)의 동작은 본 명세서에 개시된 마이크로전자 구조체(100)/마이크로전자 조립체(150)의 특정 실시예를 참조하여 예시될 수 있지만, 방법은 임의의 적합한 마이크로전자 구조체(100)/마이크로전자 조립체(150)를 형성하는 데 사용될 수 있다. 동작은 도 3 내지 도 10에서 (및 본 명세서에 개시된 제조 공정 중 다른 것을 나타내는 도면에서) 각각 한 번씩 및 특정 순서로 도시되지만, 동작은 원하는 대로 재정렬 및/또는 반복될 수 있다(예를 들어, 복수의 마이크로전자 구조체(100)/마이크로전자 조립체(150)를 제조할 때 상이한 동작이 병렬로 수행됨).
도 3은 유전체 재료(112) 및 패터닝된 전도성 재료(108)를 포함하는 예비 기판(102)을 포함하는 조립체를 도시한다. 도 3의 조립체는 종래의 패키지 기판 제조 기법(예를 들어, 유전체 재료(112)의 층의 적층 등)을 사용하여 제조될 수 있고, N-1까지의 층을 포함할 수 있다.
도 4는 도 4의 예비 기판(102)을 위한 추가적인 제N 층을 제조한 후의 조립체를 도시한다. 도 4의 조립체는 전도성 콘택트(114)의 기저 금속을 포함한다. 도 4의 조립체는 종래의 패키지 기판 제조 기법을 사용하여 제조될 수 있다.
도 5는 도 4의 조립체 상에 표면 절연 재료(104)의 층을 형성한 후의 조립체를 도시한다.
도 6은 도 5의 조립체의 표면 절연 재료(104) 내에 개구를 패터닝하여 전도성 콘택트(114)의 기저 금속을 노출시키고, 전도성 콘택트(114)의 표면 마감재(116)를 형성하며, 캐비티(120)를 형성한 후의 조립체를 도시한다. 몇몇 실시예에서, 표면 절연 재료(104) 내의 개구(캐비티(120)를 포함함)가 기계적 패터닝, 레이저 패터닝, 건식 에칭 패터닝 또는 리소그래피 패터닝 기법에 의해 형성될 수 있다.
도 7은 도 6의 조립체에 대해 세정 동작을 수행하고 전도성 콘택트(114) 상에 솔더(106)(예를 들어, 마이크로볼)를 형성한 후의 조립체를 도시한다.
도 8은 접착제를 사용하여 도 7의 조립체의 캐비티(120)의 노출된 유전체 재료(112)에 브리지 컴포넌트(110)를 부착한 후의 조립체를 도시한다. 몇몇 실시예에서, 접착제(122)는 DAF일 수 있고, 브리지 컴포넌트(110)를 부착하는 것은 필름 경화 동작을 수행하는 것을 포함할 수 있다. 도 8의 조립체는 도 1의 마이크로전자 구조체(100)의 형태를 취할 수 있다.
도 9는 도 8의 조립체에 마이크로전자 컴포넌트(130)를 부착한 후의 조립체를 도시한다. 몇몇 실시예에서, 이 부착은 열압착(TCB) 동작을 포함할 수 있다. 몇몇 실시예에서, TCB 동작 전에 전도성 콘택트(118), 전도성 콘택트(132) 및/또는 전전성 콘택트(134) 상에 추가적인 솔더가 제공될 수 있다.
도 10은 도 9의 조립체에 몰드 재료(144)를 제공한 후의 조립체를 도시한다. 위에서 언급한 바와 같이, 몇몇 실시예에서, 도 10의 몰드 재료(144)는 도 10은 복수의 상이한 재료(예를 들어, 마이크로전자 컴포넌트(130)와 마이크로전자 구조체(100) 사이의 모세관 언더필 재료 및 마이크로전자 컴포넌트(130) 위의 상이한 재료)를 포함할 수 있다. 도 10의 조립체는 도 2의 마이크로전자 조립체(150)의 형태를 취할 수 있다. 위에서 논의된 바와 같이, 몰드 재료(144)는 언더필 재료(예를 들어, 모세관 언더필 재료)를 포함할 수 있다.
도 3 내지 도 53 중 다양한 것들은 다양한 특징부를 갖는 예시적인 마이크로전자 구조체(100)/마이크로전자 조립체(150)를 도시한다. 이들 마이크로전자 구조체(100)/마이크로전자 조립체(150)의 특징부는 본 명세서에 개시된 임의의 다른 특징부와 적절하게 결합되어 마이크로전자 구조체(100)/마이크로전자 조립체(150)를 형성할 수 있다. 예를 들어, 본 명세서에 개시된 임의의 마이크로전자 구조체(100)는 (예를 들어, 도 2 내지 도 10에 관하여 위에서 논의된 바와 같이) 하나 이상의 마이크로전자 컴포넌트(130)에 결합되어 마이크로전자 조립체(150)를 형성할 수 있고, 본 명세서에 개시된 임의의 마이크로전자 조립체(150)는 그들의 구성 마이크로전자 구조체(100)와 별도로 제조될 수 있다. 도 1 및 도 2의 다수의 요소는 도 3 내지 도 53과 공유되며; 용이한 논의를 위해, 이들 요소에 대한 설명은 반복되지 않고, 이들 요소는 본 명세서에 개시된 임의의 실시예의 형태를 취할 수 있다.
마이크로전자 구조체(100)는 (예를 들어, 도 1에 관하여 위에서 논의된 바와 같이) 기판(102)의 "상부" 면에서 표면 절연 재료(104)를 통해 연장되는 캐비티(120)를 포함할 수 있다. 몇몇 실시예에서, 기판(102)의 유전체 재료(112)가 (예를 들어, 도 1에 관하여 위에서 논의된 바와 같이) 캐비티(120)의 하부를 제공할 수 있는 반면, 다른 실시예에서는, 다른 재료가 캐비티(120)의 하부를 제공할 수 있다.
본 명세서의 도면 중 다양한 도면이 기판(102)을 코어리스 기판(예를 들어, 모두 동일한 방향으로 점점 가늘어지는 비아를 가짐)으로서 도시하지만, 본 명세서에 개시된 기판(102) 중 임의의 것은 코어형 기판(102)일 수 있다. 예컨대, 도 11은 도 1의 마이크로전자 구조체와 유사한 특징부를 갖지만 코어(178)(이를 통해 전도성 경로(미도시)가 연장될 수 있음)를 갖는 기판(102)을 가진 마이크로전자 구조체(100)를 도시한다. 도 11에 도시된 바와 같이, 코어형 기판(102)은 코어(178)를 향해 점점 가늘어지는(따라서 코어(178)의 반대 측에서 반대 방향으로 점점 가늘어지는) 비아를 포함할 수 있다.
위에서 언급한 바와 같이, 몇몇 실시예에서, 브리지 컴포넌트(110)는 "상부" 면에 전도성 콘택트(118) 이외의 다른 전도성 콘택트를 포함할 수 있고; 예를 들어, 브리지 컴포넌트(110)는 다수의 첨부 도면에 도시된 바와 같이 "하부" 면에 전도성 콘택트(182)를 포함할 수 있다. 예를 들어, 도 12는 도 1의 것과 유사한 마이크로전자 구조체(100)의 실시예를 도시하지만, 도면에서 브리지 컴포넌트(110)의 전도성 콘택트(182)는 솔더(106)에 의해 기판(102)의 전도성 콘택트(180)에 결합된다. 마이크로전자 구조체(11)에서, 브리지 컴포넌트(110)의 전도성 콘택트(182)는 기판(102)의 캐비티(120)의 하부에서 (예를 들어, 솔더(106) 또는 다른 유형의 상호연결부에 의해) 전도성 콘택트(180)에 전도성 결합될 수 있다. 몇몇 실시예에서, 전도성 콘택트(180)는 도시된 바와 같이 유전체 재료(112)의 대응하는 캐비티의 하부에 있을 수 있다. 전도성 콘택트(180)는 도시된 바와 같이 노출된 표면에서 표면 마감재(116)를 포함할 수 있다. 기판(102)과 브리지 컴포넌트(110) 사이의 직접적인 전기적 연결(즉, 마이크로전자 컴포넌트(130)를 통하지 않는 전기적 연결)은 기판(102)과 브리지 컴포넌트(110) 사이의 직접적인 전력 및/또는 입출력(I/O) 경로를 가능하게 할 수 있으며, 이는 전력 전달 이점 및/또는 신호 대기 이점을 초래할 수 있다. 몇몇 실시예에서, 전도성 콘택트(182)의 피치는 40 미크론과 1 밀리미터 사이(예를 들어, 40 미크론과 50 미크론 사이 또는 100 미크론과 1 밀리미터 사이)일 수 있다. 브리지 컴포넌트(110)가 기판(102)의 캐비티(120)의 하부에서 전도성 콘택트(180)에 결합하기 위해 그 "하부" 면에 전도성 콘택트(182)를 포함하는 실시예에서, 유전체 재료(예를 들어, 모세관 언더필 재료)가 이들 연결을 지원할 수 있으며; 이러한 재료는 예시의 명확성을 위해 첨부 도면 중 다양한 도면에 도시되지 않는다.
몇몇 실시예에서, 복수의 마이크로전자 컴포넌트(130)는 복합체로 함께 조립될 수 있으며, 이는 그 다음에 라우팅 영역(171)을 통해 브리지 컴포넌트(110) 및 기판(102)에 결합된다. 예컨대, 도 13 및 도 14는 다양한 실시예에 따라, 라우팅 영역(171)을 포함하는 예시적인 마이크로전자 조립체(150)의 측단면도이다. 도 13의 실시예에서, 브리지 컴포넌트(110)는 기판(102)의 캐비티(120)에 배치될 수 있지만, 그 "하부" 면에 전도성 콘택트(182)를 포함하지 않을 수 있고, 기판(102)의 유전체 재료(112)와 접촉할 수도 접촉하지 않을 수도 있으며; 대신, 도시된 바와 같이, 언더필 재료(147)가 브리지 컴포넌트(110)를 기판(102)에 기계적으로 고정할 수 있다. 몇몇 실시예에서, 언더필 재료(147)는 브리지 컴포넌트(110)와 기판(102)의 유전체 재료(112) 사이에서 연장될 수 있고, 브리지 컴포넌트(110)의 측면들 주위를 둘러쌀 수 있으며, 브리지 컴포넌트(110)와 라우팅 영역(171) 사이에서 연장될 수 있고/있거나 기판(102)과 라우팅 영역(171) 사이에서 연장될 수 있다. 도 13의 실시예에서, 몰드 재료(145)는 브리지 컴포넌트(110)의 "하부" 면에 존재할 수 있고; 몰드 재료(145)는 언더필 재료(147)와 동일한 재료 조성 또는 상이한 재료 조성을 가질 수 있다. 몰드 재료(145)는 조립 동작 동안 브리지 컴포넌트(110)에 기계적 지지를 제공하는 역할을 할 수 있으며, 본 명세서에 개시된 브리지 컴포넌트(110) 중 임의의 적합한 것은 그러한 몰드 재료를 포함할 수 있다. 몇몇 실시예에서, 몰드 재료(145)는 15 미크론과 50 미크론 사이의 두께를 가질 수 있다.
도 13의 라우팅 영역(171)은 마이크로전자 컴포넌트(130)의 측면 및 "하부" 면과 접촉하는 몰드 재료(144), 및 솔더(106)에 의해 전도성 콘택트(132 및 134)에 각각 결합되는 전도성 콘택트(133 및 135)를 포함할 수 있다. 도시된 바와 같이, 전도성 콘택트(133 및 135)뿐만 아니라 전도성 콘택트(133 및 135)를 전도성 콘택트(132 및 134)에 각각 결합하는 솔더(106)도 몰드 재료(144)에 내장될 수 있다. 라우팅 영역(171) 외부에서, 전도성 콘택트(133)는 개재 솔더(106)에 의해 기판(102)의 전도성 콘택트(114)에 결합될 수 있고, 전도성 콘택트(135)는 개재 솔더(106)에 의해 브리지 컴포넌트(110)의 전도성 콘택트(118)에 결합될 수 있다. 도시된 바와 같이, 전도성 콘택트(114)와 전도성 콘택트(133) 사이의 솔더(106) 및 전도성 콘택트(118)와 전도성 콘택트(135) 사이의 솔더(106)는 몰드 재료(144) 외부에 있을 수 있고, 도시된 바와 같이, 언더필 재료(147)에 의해 적어도 부분적으로 둘러싸일 수 있다. 몇몇 실시예에서, 라우팅 영역(171)의 몰드 재료(144)의 두께(141)는 5 미크론과 20 미크론 사이(예를 들어, 8 미크론과 15 미크론 사이)일 수 있다.
도 14의 실시예는 도 13의 실시예와 공통으로 다수의 특징부를 갖지만, 도 14의 브리지 컴포넌트(110)는 "하부" 면에 전도성 콘택트(182)를 포함할 수 있고, 이들 전도성 콘택트(182)는 개재 솔더(106)에 의해 기판(102)의 전도성 콘택트(180)에 결합될 수 있다. 브리지 컴포넌트(110)의 전도성 콘택트(182) 중 하나 이상은 브리지 컴포넌트(110)(예를 들어, 하나 이상의 실리콘 관통 비아(TSV)를 포함함)를 통한 전도성 경로에 의해 브리지 컴포넌트(110)의 하나 이상의 전도성 콘택트(118)에 결합될 수 있고/있거나 브리지 컴포넌트(110)의 전도성 콘택트(182)는 존재하는 경우 브리지 컴포넌트(110) 내의 전기 요소(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터, 인덕터 등)에 결합될 수 있다. 도 14에 도시된 바와 같이, 언더필 재료(147)는 전도성 콘택트(180)와 전도성 콘택트(182) 사이에서 솔더(106)를 적어도 부분적으로 둘러쌀 수 있다. 도 13 및 도 14의 마이크로전자 조립체(150)는 값비싼 평탄화 동작 없이(예를 들어, 화학적 기계적 평탄화(CMP) 없이) 관련 특징부의 양호한 동일평면성을 달성할 수 있으며, 정확하고 저렴하게 수행하기 어려울 수 있는 높은 필라(pillar)의 도금을 방지할 수 있다.
도 13 및 도 14에 도시된 것과 같은 마이크로전자 조립체(150)는 임의의 적합한 기법을 사용하여 제조될 수 있다. 예를 들어, 도 15 내지 도 23은 다양한 실시예에 따라, 도 13의 마이크로전자 조립체(150)의 제조를 위한 예시적인 공정에서 다양한 단계의 측단면도이다.
도 15는 전도성 콘택트(133, 135)가 상부에 인쇄되고 전도성 콘택트(133/135) 상에 솔더(106)를 갖는 캐리어(131)를 포함하는 조립체를 도시한다. 몇몇 실시예에서, 캐리어(131)는 웨이퍼일 수 있고, 캐리어(131)와 캐리어(131) 상의 재료 사이의 계면에 하나 이상의 이형 층(release layer)(미도시)을 가질 수 있다. 몇몇 실시예에서, 전도성 콘택트(133/135)는 전기도금 동작에 의해 캐리어(131) 상에 형성되고, 전도성 콘택트(133/135)는 마이크로전자 컴포넌트(130) 및 브리지 컴포넌트(110)를 원하는 위치에 위치시키도록 배치될 수 있다.
도 16은 솔더(106)를 통해 도 15의 조립체의 전도성 콘택트(133/135)에 마이크로전자 컴포넌트(130)를 결합한 후의 조립체를 도시한다. 특히, 마이크로전자 컴포넌트(130)의 전도성 콘택트(132)는 전도성 콘택트(133)에 결합될 수 있고, 마이크로전자 컴포넌트(130)의 전도성 콘택트(134)는 전도성 콘택트(135)에 결합될 수 있다. 몇몇 실시예에서, 마이크로전자 컴포넌트(130) 자체는 전도성 콘택트(132 및 134) 상의 솔더(106)를 포함할 수 있고, 이는 도 15의 조립체의 전도성 콘택트(133/135) 상에 존재하는 솔더(106)와 결합될 수 있다. 도 16의 조립체를 형성하는 데 임의의 적합한 솔더 본딩 기법이 사용될 수 있다. 마이크로전자 컴포넌트(130)의 원하는 정렬을 달성하기 위해 전도성 콘택트(133/135)가 증착됨에 따라, 마이크로전자 컴포넌트(130)의 전도성 콘택트(132/134)는 전도성 콘택트(133/135)에 자기 정렬될 수 있다. 또한, 캐리어(131)가 마이크로전자 컴포넌트(130)와 유사한 열팽창 계수(CTE)를 갖는(예를 들어, 캐리어(131)와 마이크로전자 컴포넌트(130) 모두 실리콘 기반임) 실시예에서, 본딩 동안 마이크로전자 컴포넌트(130)와 캐리어(131) 사이에 CTE 불일치가 거의 없을 수 있으며, 이는 또한 전도성 콘택트(132/134)와 전도성 콘택트(133/135) 사이의 양호한 정렬에 각각 기여한다. 마이크로전자 컴포넌트(130-1)는 마이크로전자 컴포넌트(130-2)와 동일한 두께를 가질 필요가 없음에 유의한다.
도 17은 (라우팅 영역(171)을 형성하기 위해) 마이크로전자 컴포넌트(130)와 캐리어(131) 사이뿐만 아니라 마이크로전자 컴포넌트(130)의 측면 주위에 및 아마도 마이크로전자 컴포넌트(130)의 "상부" 위에 몰드 재료(144)를 제공한 후 과잉 몰드 재료(144)를 제거하기 위해 이 몰드 재료(144)를 평탄화하여 평평한 "상부" 표면을 달성한 후의 조립체를 도시한다.
도 18은 도 17의 조립체로부터 캐리어(131)를 제거하고, 그 결과를 "뒤집기"한 다음, 라우팅 영역(171)을 노출시키기 위해 마이크로전자 컴포넌트(130)의 "뒷"면에 근접한 평탄화된 표면에 다른 캐리어(131)를 부착한 후의 조립체를 도시한다. 단순히 논의의 편의를 위해, 본 명세서에서 논의된 캐리어 중 복수의 캐리어를 지칭하는 데 단일 참조 번호 "131"가 사용되지만, 캐리어(131) 중 상이한 캐리어들은 원하는 대로 상이한 조성 및 구조를 가질 수 있다. 몇몇 실시예에서, (예를 들어, 도 17의 조립체가 캐리어(131) 없이도 추가 처리를 견디기에 적절한 기계적 안정성을 가질 때) 다른 캐리어(131)는 후속 동작 전에 평탄화된 표면에 결합될 필요가 없다.
도 19는 도 18의 조립체의 노출된 전도성 콘택트(133/135) 상에 솔더(106)를 제공한 후의 조립체를 도시한다. 몇몇 실시예에서, 솔더(106)는 솔더 범프로서 제공될 수 있다.
도 20은 브리지 컴포넌트(110)의 전도성 콘택트(118)를 개재 솔더(106)를 통해 전도성 콘택트(135)에 본딩함으로써 도 19의 조립체에 브리지 컴포넌트(110)(그 위에 몰드 재료(145)를 가짐)를 본딩한 후의 조립체를 도시한다. 전도성 콘택트(135)가 브리지 컴포넌트(110)의 원하는 정렬을 달성하기 위해 증착됨에 따라, 브리지 컴포넌트(110)의 전도성 콘택트(118)는 전도성 콘택트(135)에 자기 정렬될 수 있다.
도 21은 도 1의 캐리어(131)를 제거하고, 그 결과를 "뒤집기"한 후의 조립체를 도시한다. 도 13의 마이크로전자 조립체(150) 중 복수의 것이 동시에 제조되고 있는 실시예에서, 상이한 마이크로전자 조립체(150)는 도 21의 동작의 일부로서 싱귤레이션될 수 있다.
도 22는 도 21의 조립체를 기판(102)에 결합한 후의 조립체를 도시한다. 특히, 전도성 콘택트(133)는 개재 솔더(106)에 의해 전도성 콘택트(114)에 본딩될 수 있다. 몇몇 실시예에서, 이 본딩은 대량 리플로우 동작을 포함할 수 있고, 솔더(106)와 전도성 콘택트(118 및 135) 사이의 힘은 대량 리플로우 동안 브리지 컴포넌트(110)를 제자리에 유지하기에 적절할 수 있다.
도 23은 기판(102), 브리지 컴포넌트(110) 및 라우팅 영역(171) 사이에 언더필 재료(147)를 제공한 후의 조립체를 도시한다. 몇몇 실시예에서, 브리지 컴포넌트(110)와 기판(102)의 근접 재료 사이의 간격은 언더필 재료(147)가 이들 공간에 도달할 수 있도록 적어도 10 미크론일 수 있다. 유사하게, 몇몇 실시예에서, 브리지 컴포넌트(110)와 라우팅 영역(171) 사이의 간격은 언더필 재료(147)가 이들 공간에 도달할 수 있도록 적어도 10 미크론일 수 있다. 도 23의 조립체는 도 13의 마이크로전자 조립체(150)의 형태를 취할 수 있다. 도 14의 마이크로전자 조립체(150)는 도 15 내지 도 23에 도시된 것과 유사한 공정을 이용하여 제조될 수 있지만, 도면에서 도 22에 관하여 위에서 논의된 본딩 동작(예를 들어, 대량 리플로우)은 개재 솔더(106)에 의해 기판(102)의 전도성 콘택트(180)에 브리지 컴포넌트(110)의 전도성 콘택트(182)를 본딩하는 것을 또한 포함할 수 있다. 또한, 몇몇 실시예에서, 도 20의 유사한 조립체는 후속 동작 전에 전도성 콘택트(182) 상의 솔더(106)가 금속간 화합물(intermetallic compound: IMC)을 형성하게 하도록 경화될 수 있다.
도 13 내지 도 14를 참조하여 위에서 논의된 바와 같이, 몇몇 실시예에서, 복수의 마이크로전자 컴포넌트(130)는 복합체로 함께 조립될 수 있으며, 이는 그 후 라우팅 영역(171)을 통해 브리지 컴포넌트(110) 및 기판(102)에 결합된다. 다른 실시예에서, 복수의 마이크로전자 컴포넌트 및 브리지 컴포넌트(110)는 복합체로 함께 조립될 수 있으며, 이는 그 후 라우팅 영역(173)을 통해 기판(102)에 결합된다. 도 24 내지 도 25는 다양한 실시예에 따라, 라우팅 영역(173)을 포함하는 예시적인 마이크로전자 조립체(150)의 측단면도이다.
도 24 및 도 25의 라우팅 영역(173)은 마이크로전자 컴포넌트(130)의 측면 및 "하부" 면뿐만 아니라 유전체 재료(149)와도 접촉하는 몰드 재료(144)를 포함할 수 있다. 유전 재료(149)는 솔더 레지스트 또는 포토레지스트와 같은 임의의 적합한 재료를 포함할 수 있다. 브리지 컴포넌트(110)는 (도 13 및 도 14에 관하여 위에서 논의된 바와 같이) 기판(102)의 캐비티(120)에 배치되지 않을 수 있지만, 대신 라우팅 영역(173)의 유전체 재료(149)의 개구(193)에 부분적으로 배치될 수 있고, 브리지 컴포넌트(110)의 전도성 콘택트(118)는 몰드 재료(144)에 내장된 솔더(106)에 의해 마이크로전자 컴포넌트(130)의 전도성 콘택트(134)에 결합될 수 있다. 라우팅 영역(173)은 유전체 재료(149)에 내장되고 솔더(106)에 의해 마이크로전자 컴포넌트(130)의 전도성 콘택트(132)에 전도성 결합된 전도성 콘택트(151)를 포함할 수 있고, 이 솔더(106)는 유전체 재료(149)에 의해 부분적으로 둘러싸일 수 있고 몰드 재료(144)에 의해 부분적으로 둘러싸일 수 있다. 도 24 및 도 25에 도시된 바와 같이, 전도성 콘택트(151)의 "하부" 표면은 브리지 컴포넌트(110) 아래에서 유전체 재료(149)의 "하부" 표면 및 몰드 재료(144)의 "하부" 표면과 동일 평면에 있을 수 있다. 라우팅 영역(173) 외부에서, 전도성 콘택트(151)는 개재 솔더(106)에 의해 기판(102)의 전도성 콘택트(114)에 결합될 수 있고, 이 솔더는 표면 절연 재료(104)에 의해 부분적으로 둘러싸이고 언더필 재료(147)에 의해 부분적으로 둘러싸일 수 있다. 도시된 바와 같이, 전도성 콘택트(114)와 전도성 콘택트(151) 사이의 솔더(106)는 몰드 재료(144)의 외부 및 유전체 재료(149)의 외부에 있을 수 있다.
도 24의 실시예에서, 브리지 컴포넌트(110)는 "하부" 면에 전도성 콘택트(182)를 포함하지 않을 수 있고, 몰드 재료(145)는 (예를 들어, 도 13에 관하여 위에서 논의된 바와 같이) 브리지 컴포넌트(110)의 "하부" 면에 존재할 수 있다. 도 25의 실시예는 도 24의 실시예와 공통인 다수의 특징부를 갖지만, 도 25의 브리지 컴포넌트(110)는 "하부" 면에 전도성 콘택트(182)를 포함할 수 있고, 이들 전도성 콘택트(182)는 몰드 재료(144)에 내장되고 유전체 재료(149)의 개구(193)에 위치된 개재 솔더(106)에 의해 라우팅 영역(170)의 전도성 콘택트(153)에 결합될 수 있다. 전도성 콘택트(153)의 "하부" 표면은 전도성 콘택트(151)의 "하부" 표면과 동일 평면에 있을 수 있고, 전도성 콘택트(153)는 개재 솔더(106)에 의해 기판(102)의 전도성 콘택트(180)에 결합될 수 있다. 라우팅 영역(173)의 외부에서, 전도성 콘택트(153)를 전도성 콘택트(180)에 결합하는 솔더(106)는 표면 절연 재료(104)에 의해 부분적으로 둘러싸이고 언더필 재료(147)에 의해 부분적으로 둘러싸일 수 있으며; 도시된 바와 같이, 전도성 콘택트(153)와 전도성 콘택트(180) 사이의 솔더(106)는 몰드 재료(144)의 외부 및 유전체 재료(149)의 외부에 있을 수 있다. 도 13 및 도 14의 마이크로전자 조립체(150)와 같이, 도 24 및 도 25의 마이크로전자 조립체(150)는 값비싼 평탄화 동작 없이 관련 특징부의 양호한 동일평면성을 달성할 수 있고, 높은 필라의 도금을 또한 방지할 수 있다.
도 24 및 도 25에 도시된 것과 같은 마이크로전자 조립체(150)는 임의의 적합한 기법을 사용하여 제조될 수 있다. 예를 들어, 도 26 내지 도 33은 다양한 실시예에 따라, 도 25의 마이크로전자 조립체(150)의 제조를 위한 예시적인 공정에서 다양한 단계의 측단면도이다.
도 26은 전도성 콘택트(151 및 153)가 상부에 인쇄된 캐리어(131)를 포함하는 조립체를 도시한다. 몇몇 실시예에서, 캐리어(131)는 웨이퍼일 수 있고, 캐리어(131)와 캐리어(131) 상의 재료 사이의 계면에서 하나 이상의 이형 층(미도시)을 가질 수 있다. 몇몇 실시예에서, 도 26의 조립체의 캐리어(131)는 유리를 포함할 수 있다. 몇몇 실시예에서, 전도성 콘택트(151/153)는 전기도금 동작에 의해 캐리어(131) 상에 형성될 수 있고, 전도성 콘택트(151/153)는 마이크로전자 컴포넌트(130) 및 브리지 컴포넌트(110)를 원하는 위치에 위치시키도록 배치될 수 있다.
도 27은 도 26의 조립체 상에 유전체 재료(149)를 증착하고 패터닝하여 전도성 콘택트(153) 주위에 개구(193)를 형성하고 전도성 콘택트(151)의 표면을 노출시키는 점점 가늘어지는 개구를 형성한 후의 조립체를 도시한다. 몇몇 실시예에서, 개구(193)는 전도성 콘택트(151)를 노출시키는 개구의 점점 가늘어짐에 반대인 점점 가늘어짐을 가질 수 있다(즉, 개구(193)의 점점 가늘어짐은 캐리어(131)를 향하여 넓어질 수 있음). 전술한 바와 같이, 몇몇 실시예에서, 유전체 재료(149)는 솔더 레지스트 재료 또는 포토레지스트 재료일 수 있고, 임의의 적합한 공지된 기법을 사용하여 증착되고 패터닝될 수 있다(예를 들어, 적층에 의해 증착됨).
도 28은 도 27의 조립체의 전도성 콘택트(151)의 노출된 표면 상에 솔더(106)를 제공한 후의 조립체를 도시한다. 몇몇 실시예에서, 솔더(106)는 전도성 콘택트(151)의 노출된 표면에 솔더 볼을 증착한 후 리플로우 동작을 수행함으로써 제공될 수 있다.
도 29는 개재 솔더(106)를 통해 전도성 콘택트(153)에 브리지 컴포넌트(110)의 전도성 콘택트(182)를 본딩함으로써 도 28의 조립체에 브리지 컴포넌트(110)를 본딩한 후의 조립체를 도시한다. 전도성 콘택트(153)가 브리지 컴포넌트(110)의 원하는 정렬을 달성하기 위해 증착됨에 따라, 브리지 컴포넌트(110)의 전도성 콘택트(182)는 전도성 콘택트(153)에 자기 정렬될 수 있다. 몇몇 실시예에서, 캐리어(131)의 표면에 대한 브리지 컴포넌트(110)의 높이는 유전체 재료(149)의 상부 표면 및/또는 전도성 콘택트(151) 상의 솔더(106)의 상부 표면을 참조함으로써 제어될 수 있다.
도 30은 솔더(106)를 통해 도 29의 조립체의 전도성 콘택트(153 및 118)에 마이크로전자 컴포넌트(130)를 결합한 후의 조립체를 도시한다. 특히, 마이크로전자 컴포넌트(130)의 전도성 콘택트(132)는 전도성 콘택트(153)에 결합될 수 있고, 마이크로전자 컴포넌트(130)의 전도성 콘택트(134)는 전도성 콘택트(118)에 결합될 수 있다. 몇몇 실시예에서, 마이크로전자 컴포넌트(130) 자체는 전도성 콘택트(132) 상의 솔더(106)를 포함할 수 있으며, 이는 도 29의 조립체의 전도성 콘택트(153) 상에 존재하는 솔더(106)와 결합될 수 있다. 도 30의 조립체를 형성하는 데 임의의 적합한 솔더 본딩 기법이 사용될 수 있다. 마이크로전자 컴포넌트(130)와 브리지 컴포넌트(110)의 원하는 정렬을 달성하기 위해 전도성 콘택트(151/153)가 증착됨에 따라, 마이크로전자 컴포넌트(130)의 전도성 콘택트(132/134)는 각각 전도성 콘택트(151/118)에 자기 정렬될 수 있다. 또한, 캐리어(131)가 마이크로전자 컴포넌트(130)와 유사한 CTE를 갖는 실시예에서, 본딩 동안 마이크로전자 컴포넌트(130)와 캐리어(131) 사이에 CTE 불일치가 거의 없을 수 있고, 이는 또한 전도성 콘택트(132/134)와 전도성 콘택트(151/118) 사이의 양호한 정렬에 각각 기여한다. 첨부 도면 중 다양한 도면은 전도성 콘택트의 노출된 표면의 일부에만(예를 들어, 도 30의 전도성 콘택트(132)의 노출된 표면의 일부에만) 접촉하는 솔더(106)를 도시하지만, 이는 단순히 도시의 편의를 위한 것이며, 전도성 콘택트와 접촉하는 솔더(106)는 전도성 콘택트의 전체 노출된 표면을 적실 수 있다.
도 31은 (라우팅 영역(173)을 형성하기 위해) 마이크로전자 컴포넌트(130)와 캐리어(131) 사이뿐만 아니라 마이크로전자 컴포넌트(130)의 측면 주위에 및 아마도 마이크로전자 컴포넌트(130)의 "상부" 위에 몰드 재료(144)를 제공한 후 과잉 몰드 재료(144)를 제거하기 위해 이 몰드 재료(144)를 평탄화하여 평평한 "상부" 표면을 달성하고, 캐리어(131)를 제거한 후의 조립체를 도시한다.
도 32는 도 31의 조립체를 기판(102)에 결합한 후의 조립체를 도시한다. 특히, 전도성 콘택트(151)는 개재 솔더(106)에 의해 전도성 콘택트(114)에 본딩될 수 있고, 전도성 콘택트(153)는 개재 솔더(106)에 의해 전도성 콘택트(180)에 본딩될 수 있다. 몇몇 실시예에서, 이 본딩은 대량 리플로우 동작을 포함할 수 있다.
도 33은 기판(102)과 라우팅 영역(173) 사이에 언더필 재료(147)를 제공한 후의 조립체어를 도시한다. 몇몇 실시예에서, 기판(102)과 라우팅 영역(173) 사이의 간격은 언더필 재료(147)가 이 공간에 도달할 수 있도록 적어도 10 미크론일 수 있다. 도 33의 조립체는 도 25의 마이크로전자 조립체(150)의 형태를 취할 수 있다. 도 24의 마이크로전자 조립체(150)는 도 15 내지 도 23에 도시된 것과 유사한 공정을 이용하여 제조될 수 있지만, 도면에서 전도성 콘택트(182/153/180)와 관련된 동작은 생략될 수 있다.
몇몇 실시예에서, 기판(102), 브리지 컴포넌트(110) 및 마이크로전자 컴포넌트(130) 사이의 거리는 전도성 콘택트(132)를 전도성 콘택트(114)에 결합하는 솔더(106)의 엔지니어링에 의해 제어될 수 있다. 실시예에서, 예를 들어, 전도성 콘택트(114)를 전도성 콘택트(132)에 결합하는 솔더(106)는 후속하는 솔더 본딩 동작 전에 IMC를 형성하도록 처리되었고 평탄화되었던 적어도 하나의 부분을 포함할 수 있으며, 평탄화된 IMC는 브리지 컴포넌트(110) 및 마이크로전자 컴포넌트(130)를 부착하기 위한 기준 표면을 형성한다. 예컨대, 도 34 및 도 35는 다양한 실시예에 따라, 이러한 솔더 부분을 포함하는 예시적인 마이크로전자 조립체(150)의 측단면도이다. 특히, 도 34 및 도 35에서, 전도성 콘택트(114)를 전도성 콘택트(132)에 결합하는 솔더(106)는 솔더의 제1 부분(106A) 및 솔더의 제2 부분(106B)을 포함할 수 있으며, 솔더의 제1 부분(106A)은 솔더의 제2 부분(106B)과 전도성 콘택트(114) 사이에 있다. 솔더의 제1 부분(106A)은 솔더의 제1 부분(106A)과 솔더의 제2 부분(106B) 사이의 계면에서, 솔더의 제1 부분(106A)이 제조 동안 IMC를 형성하도록 허용된 후에 연삭 또는 연마 동작으로 인한 그라인더 마크를 갖는 상부 표면을 가질 수 있다. 도 36은 다양한 실시예에 따라, 솔더(106)의 기계적으로 연삭된 표면에 있는 예시적인 그라인더 마크의 평면도이다. 솔더의 기계적으로 연삭된 제1 부분(106A)이 솔더의 제2 부분(106B)에 본딩된 후(예를 들어, 리플로우 동작 동안)에도, 솔더의 제1 부분(106A)의 기계적으로 연삭된 표면은 뚜렷하게 남아있을 수 있다. 도 34에 도시된 특정 실시예는 "하부" 전도성 콘택트(182)가 없는 브리지 컴포넌트(110)를 포함하고; 브리지 컴포넌트(110)의 "하부" 면은 접착제(122)에 의해 기판(102)에 결합될 수 있다. 도 34에 도시된 특정 실시예는 이전 실시예에 관하여 논의된 바와 같이 기판(102)의 전도성 콘택트(180)에 결합된 "하부" 전도성 콘택트(182)를 갖는 브리지 컴포넌트(110)를 포함한다.
도 34 및 도 35에 도시된 것과 같은 마이크로전자 조립체(150)는 임의의 적합한 기법을 사용하여 제조될 수 있다. 예를 들어, 도 37 내지 도 41은 다양한 실시예에 따라, 도 35의 마이크로전자 조립체(150)의 제조를 위한 예시적인 공정에서 다양한 단계의 측단면도이다.
도 37은 솔더(106)가 분사된 기판(102)을 포함하는 조립체를 도시한다. 솔더(106)는 전도성 콘택트(114)와 전기적으로 접촉할 수 있고, 솔더(106)가 IMC를 형성할 수 있게 하도록 처리될 수 있다. 몇몇 실시예에서, 도 37의 솔더(106)는 소결성 페이스트(sinterable paste)를 포함할 수 있다. 소결성 페이스트 솔더(106)는 솔더 입자를 포함하는 액상을 가질 수 있고, 예를 들어, 핀 디핑(pin dipping) 또는 스텐실 인쇄에 의해 분사될 수 있다. 분사 후, 소결성 페이스트 솔더(106)는 소결성 페이스트를 IMC로 변환할 수 있는 리플로우 동작을 겪을 수 있다. IMC는 초기 소결성 페이스트보다 기계적으로 훨씬 더 단단할 수 있으므로, 스미어링(smearing)(솔더(106)가 도금된 솔더 또는 구리와 같은 더 부드러운 재료로 대체된 경우 발생함)없이 거칠고 저렴한 연삭 기술로 기계적으로 연삭될 수 있다. 몇몇 실시예에서, 도 7의 조립체의 솔더(106)는 솔더의 제1 부분(106A)의 원하는 높이보다 높은 높이까지 분사될 수 있고; 예를 들어, 몇몇 실시예에서, 도 7의 조립체의 솔더(106)는 30 미크론과 40 미크론 사이의 높이까지 분사될 수 있다.
도 38은 도 37의 조립체의 솔더(106)를 기계적으로 연삭하여 동일 평면상의 상부 표면을 갖는 솔더의 제1 부분(106A)을 형성한 후의 조립체를 도시한다. 솔더의 제1 부분(106A)의 상부 표면은 도 36에 도시된 것과 같은 연삭 마크를 포함할 수 있다. 솔더(106)의 경질 IMC는 스미어링 없이 이 연삭을 용이하게 할 수 있고, 브리지 컴포넌트(110)를 부착할 때 기준 평면으로서 솔더(106)의 상부 표면의 사용을 가능하게 할 수 있다. 몇몇 실시예에서, 연삭 동작은 10 미크론과 20 미크론 사이의 솔더(106)를 제거하여, 20 미크론과 50 미크론 사이(예를 들어, 20 미크론과 40 미크론 사이 또는 30 미크론과 40 미크론 사이)의 높이를 갖는 솔더의 제1 부분(106A)을 남길 수 있다.
도 39는 전도성 콘택트(182)와 전도성 콘택트(180) 사이의 솔더를 리플로우하기 전에 본딩 노즐(157)을 사용하여 브리지 컴포넌트(110)를 제자리로 가져옴으로써 도 38의 조립체에 브리지 컴포넌트(110)를 결합한 후의 조립체를 도시한다. 도시된 바와 같이, 본딩 노즐(157)은 기판(102)에 대한 브리지 컴포넌트(110)의 정렬을 위한 기준 평면을 제공하는, 솔더의 제1 부분(106A)의 기계적으로 연삭된 상부 표면 상에 놓여 있을 수 있다. 도 39에 도시된 바와 같이, 몇몇 실시예에서, 브리지 컴포넌트(110)의 상부 표면은 솔더의 제1 부분(106A)의 기계적으로 연삭된 상부 표면과 동일 평면에 있을 수 있지만, 그럴 필요는 없으며, (예를 들어, 도 40에 도시된 바와 같이) 브리지 컴포넌트(110)의 상부 표면이 솔더의 제1 부분(106A)의 기계적으로 연삭된 상부 표면의 평면 위에 있는 것이 바람직할 때 또는 (예를 들어, 도 41에 도시된 바와 같이) 브리지 컴포넌트(110)의 상부 표면이 솔더의 제1 부분(106A)의 기계적으로 연삭된 상부 표면의 평면 아래에 있는 것이 바람직할 때 본딩 노즐(157)은 솔더의 제1 부분(106A)의 기계적으로 연삭된 상부 표면을 기준으로서 사용할 수 있다. 브리지 컴포넌트(110)를 기판(102)에 부착하여 도 39 내지 도 41 중 임의의 것의 조립체를 형성한 후, 마이크로전자 컴포넌트(130)는 솔더의 제2 부분(106B)을 사용하여 조립체에 본딩되어 도 35의 마이크로전자 조립체(150)가 될 수 있다. 도 34의 마이크로전자 조립체(150)는 도 36 내지 도 41에 도시된 것과 유사한 공정을 사용하여 제조될 수 있지만, 도면에서 브리지 컴포넌트(110)와 기판(102) 사이의 접착제(122)의 높이는 기준 평면으로서 솔더의 제1 부분(106A)의 기계적으로 연삭된 상부 표면을 사용하여 제어된다.
몇몇 실시예에서, 솔더의 제2 부분(106B)은 주석 및 은 및 구리, 순수 주석, 주석 및 구리, 또는 다른 적합한 혼합물을 포함하는 저온 솔더일 수 있다. 솔더의 제1 부분(106A)이 솔더의 제2 부분(106B)의 리플로우 전에 IMC를 형성했기 때문에, 솔더의 제1 부분(106A)은 솔더의 제2 부분(106B)의 리플로우 동안 그 형태를 유지할 수 있다. 몇몇 대안적인 실시예에서, 브리지 컴포넌트(110)는 솔더(106)가 전도성 콘택트(114) 상에 초기에 증착되기 전에 캐비티(120)에 배치될 수 있고, 솔더(106)는 전도성 콘택트(114) 상에 및 브리지 컴포넌트(110)의 전도성 콘택트(118) 상에 초기에 증착될 수 있고; 이 솔더(106)는 IMC를 형성하도록 허용될 수 있으며, 그 다음 마이크로전자 컴포넌트(130)를 부착하기 전에 솔더(106)를 평탄화하기 위해 기계적으로 연삭될 수 있다. 그러한 실시예에서, 브리지 컴포넌트(110)의 전도성 콘택트(118)와 마이크로전자 컴포넌트(130)의 전도성 콘택트(134) 사이의 솔더(106)는 기계적으로 연삭된 상부 표면을 갖는 솔더(106A)의 제1 부분 및 솔더(106B)의 제2 부분을 또한 포함할 수 있다.
몇몇 실시예에서, 전도성 콘택트(180 및 182)의 기하학적 구조 및/또는 전도성 콘택트(118 및 134)의 기하학적 구조는 마이크로전자 조립체(150) 내의 기판(102), 브리지 컴포넌트(110) 및 마이크로전자 컴포넌트(130) 사이의 정렬을 개선하도록 선택될 수 있다. 예를 들어, "브리지 아래" 전도성 콘택트(180 및 182), 및 이들을 결합하는 솔더(106)는 더 큰 솔더 체적 및 더 작은 전도성 콘택트 직경으로 구성될 수 있어서 솔더(106)로부터의 힘이 브리지 컴포넌트(110)를 "위"로 밀 수 있지만, 브리지 컴포넌트(110)에 상당한 횡방향 힘을 가하지 않으며(예를 들어, 브리지 컴포넌트(110)는 횡방향으로 "슬라이드"할 수 있음); 그러한 배열은 마이크로전자 컴포넌트(130)에 의해 가해지는 브리지 컴포넌트(110)에 대한 "하향" 힘에 대항하는 것을 도울 수 있다. "브리지 위" 전도성 콘택트(118 및 134)는 전도성 콘택트(134)가 전도성 콘택트(118) 상에서 더 작은 직경을 갖도록 구성될 수 있고, 전도성 콘택트(118)와 전도성 콘택트(134)를 결합하는 솔더(106)는 전도성 콘택트(134)의 측면 위로 연장되도록 적절한 체적을 가질 수 있고; 이러한 배열은 브리지 컴포넌트(110)에 상당한 하향력을 가하지 않고도 전도성 콘택트(134)와 전도성 콘택트(118) 사이의 자기 정렬을 달성하기 위해 브리지 컴포넌트(110)가 횡방향으로 "부동"하게 할 수 있다. 그러한 배열은 제조 공차 및 마이크로전자 조립체(150)의 상이한 요소를 형성하는 상이한 패터닝 동작으로 인해 제조 동안 일반적으로 발생하는 오정렬을 극복하는 데 도움이 될 수 있다.
도 42는 전도성 콘택트(180/182) 및 전도성 콘택트(118/134)의 그러한 배열을 포함하는 마이크로전자 조립체(150)를 도시한다. 도 42에 도시된 바와 같이, 전도성 콘택트(134)의 직경(159)은 전도성 콘택트(118)의 직경(191)보다 작을 수 있다. 몇몇 실시예에서, 직경(159)은 직경(191)의 60% 미만(예를 들어, 직경(191)의 50% 미만)일 수 있다. 몇몇 실시예에서, 전도성 콘택트(134)의 직경(159)은 20 미크론과 35 미크론 사이일 수 있고, 전도성 콘택트(118)의 직경(191)은 40 미크론과 75 미크론 사이일 수 있다. 전도성 콘택트(134)와 전도성 콘택트(118) 사이의 솔더(106)의 체적은 도시된 바와 같이 솔더(106)가 전도성 콘택트(134)의 측면 위로 연장될 수 있게 하도록 충분히 크게 선택될 수 있다. 몇몇 실시예에서, 전도성 콘택트(134) 및 전도성 콘택트(118)의 상대 직경은 반대가 될 수 있고; 특히, 전도성 콘택트(134)의 직경(159)은 전도성 콘택트(118)의 직경(191)보다 클 수 있다. 몇몇 실시예에서, 직경(191)은 직경(159)의 60% 미만(예를 들어, 직경(159)의 50% 미만)일 수 있다. 몇몇 실시예에서, 전도성 콘택트(118)의 직경(191)은 20 미크론과 35 미크론 사이일 수 있고, 전도성 콘택트(134)의 직경(159)은 40 미크론과 75 미크론 사이일 수 있다. 몇몇 실시예에서, 직경(159)은 직경(191)과 대략 동일할 수 있다. 몇몇 실시예에서, 전도성 콘택트(118) 및 전도성 콘택트(134)의 상대 직경에 관계없이, 전도성 콘택트(134) 중 하나 이상은 연관된 전도성 콘택트(118)와 직접 접촉할 수 있고; 이것이 발생할 때, 접촉하는 전도성 콘택트(118/134)의 쌍과 연관된 솔더(106)는 임의의 인접하는 전도성 콘택트(118/134)의 쌍과 연관된 솔더(106)와 접촉하지 않을 수 있다.
도 42에 또한 도시된 바와 같이, 전도성 콘택트(182)를 전도성 콘택트(180)에 결합하는 솔더(106)의 체적은 솔더(106)의 직경이 전도성 콘택트(182/180)의 직경보다 더 크도록 할 수 있다. 특히, 솔더(106)는 전도성 콘택트(182/180)의 측면 상으로 연장될 수 있다. 이러한 큰 체적의 솔더를 수용하기 위해, 몇몇 실시예에서 전도성 콘택트(182/180)의 피치는 전도성 콘택트(134/118)의 피치보다 클 수 있다. 몇몇 특정 실시예에서, 전도성 콘택트(182/180)의 직경은 10 미크론과 40 미크론 사이(예를 들어, 15 미크론과 25 미크론 사이)일 수 있다. 몇몇 실시예에서, 표면 마감재(116)는 전도성 콘택트(180)(미도시)의 측면 상으로 연장될 수 있다. 도 42에 관하여 본 명세서에서 논의된 전도성 콘택트(182/180)(및 그들 사이의 솔더(106)) 및/또는 전도성 콘택트(134/118)(및 그들 사이의 솔더(106))의 임의의 배열은 본 명세서에 개시된 마이크로전자 조립체(150) 중 임의의 적절한 것들에서 이용될 수 있다.
몇몇 실시예에서, 브리지 컴포넌트(110)는 기판(102)의 일부가 아닐 수 있지만, 그 대신 기판(102)과 마이크로전자 컴포넌트(130) 사이의 패치 구조체에 포함될 수 있다. 예컨대, 도 43 및 도 44는 다양한 실시예에 따른 패치 구조체(161)를 포함하는 예시적인 마이크로전자 조립체(150)의 측단면도이다. 패치 구조체(161)는 "상부" 면 및/또는 "하부" 면에 몰드 재료(165)를 가질 수 있는 브리지 컴포넌트(110)를 포함할 수 있고, 아래에서 더 논의되는 바와 같이, 패치 구조체(161)의 "상부" 면 및 "하부" 면에 전도성 결합될 수 있다. 패치 구조체(161)는 브리지 컴포넌트(110)의 전도성 콘택트(118)가 (개재 솔더(106) 및 아래에서 논의되는 다른 구조체를 통해) 마이크로전자 컴포넌트(130)의 전도성 콘택트(134)에 전도성 결합될 수 있고 브리지 컴포넌트(110)의 전도성 콘택트(182)는 (개재 솔더(106) 및 아래에서 논의되는 다른 구조체를 통해) 기판(102)의 전도성 콘택트(180)에 전도성 결합될 수 있도록 패치 구조체(161)의 "상부" 면과 "하부" 면 사이에 전도성 경로를 제공할 수 있는 전도성 필라(175)의 스택을 또한 포함할 수 있다. 특히, 전도성 필라(175)의 스택은 패치 구조체(161)의 "상부" 면에서 개재 솔더(106)를 통해 마이크로전자 컴포넌트(130)의 전도성 콘택트(132)에 결합될 수 있고, 패치 구조체(161)의 "하부" 면에서 개재 솔더(106)를 통해 기판(102)의 전도성 콘택트(114)에 결합될 수 있다. 언더필 재료(147)는 기판(102)과 패치 구조체(161) 사이뿐만 아니라 패치 구조체(161)와 마이크로전자 컴포넌트(130) 사이에도 배치될 수 있다. 패치 구조체(161)의 전도성 필라 중 다양한 것들은 몰드 재료(183)를 통해 연장될 수 있고, 전도성 필라는 임의의 적합한 재료(예를 들어, 구리)를 포함할 수 있다.
도 43의 실시예에서, 전도성 필라(175)는 기판(102)으로부터 마이크로전자 컴포넌트(130)로의 방향으로 직경이 감소하도록 배열될 수 있다. 브리지 컴포넌트(110)의 전도성 콘택트(182)는 솔더(106)에 의해 패치 컴포넌트(161)의 "하부" 면에서 전도성 필라(179)에 결합될 수 있고, 브리지 컴포넌트(110)의 전도성 콘택트(118)는 패치 컴포넌트(161)의 "상부" 면에서 전도성 필라(177)와 접촉할 수 있다. 도 44의 실시예에서, 전도성 필라(175)는 기판(102)으로부터 마이크로전자 컴포넌트(130)로의 방향으로 직경이 증가하도록 배열될 수 있고; 다양한 실시예에서, 전도성 필라(175)의 스택은 하나의 전도성 필라(175) 또는 2개보다 많은 전도성 필라(175)를 포함할 수 있다. 브리지 컴포넌트(110)의 전도성 콘택트(182)는 패치 컴포넌트(161)의 "하부" 면에서 전도성 필라(179)와 접촉할 수 있고, 브리지 컴포넌트(110)의 전도성 콘택트(118)는 전도성 필라(181)와 접촉할 수 있으며, 전도성 필라(181)는 개재 솔더(106)에 의해 패치 컴포넌트(161)의 "상부" 면에서 전도성 필라(177)에 결합될 수 있다. 도 43 및 도 44에 도시된 바와 같이, 패치 구조체(161)의 전도성 필라(179)는 개재 솔더(106)에 의해 기판(102)의 전도성 콘택트(114)에 결합될 수 있고, 패치 구조체(161)의 전도성 필라(177)는 개재 솔더(106)에 의해 마이크로전자 컴포넌트(130)의 전도성 콘택트(134)에 결합될 수 있다.
도 43 및 도 44의 마이크로전자 조립체(150)는 기판(102)과 브리지 컴포넌트(110) 사이의 분리를 나타낼 수 있다. 도 44의 마이크로전자 조립체(150)는 제조 동안 더 조밀한 피치 전도성 필라(177)에 대한 브리지 컴포넌트(110)의 자기 정렬을 더 가능하게 할 수 있고, 이는 잠재적으로 수율을 개선한다.
도 45 내지 도 52는 다양한 실시예에 따라, 도 44의 마이크로전자 조립체(150)의 제조를 위한 예시적인 공정에서 다양한 단계의 측단면도이다.
도 45는 캐리어(131) 상에 전도성 필라(175 및 177)를 포함하는 조립체를 도시한다. 몇몇 실시예에서, 캐리어(131)는 유리를 포함할 수 있다. 몇몇 실시예에서, 전도성 필라(175 및 177)는 캐리어(131) 상에 도금될 수 있으며, 도금 동작의 횟수는 스택 내의 필라의 수에 의존한다(예를 들어, 도 45의 조립체의 전도성 필라(175)를 형성하기 위한 3개의 동작). 도 45에 도시된 바와 같이, 후속 도금 동작에서 형성되는 전도성 필라(175)의 직경은 이전 도금 동작에 비해 감소될 수 있다.
도 46은 도 45의 조립체에 브리지 컴포넌트(110)를 결합한 후의 조립체를 도시한다. 브리지 컴포넌트(110)는 전도성 콘택트(182)와 접촉하고 몰드 재료(165)를 통해 연장되는 전도성 필라(179)뿐만 아니라 전도성 콘택트(118)와 접촉하고 몰드 재료(165)를 통해 연장되는 전도성 필라(181)로 이전에 보강되었을 수 있고; 도 46에 도시된 바와 같이, 전도성 필라(181)는 개재 솔더(106)에 의해 전도성 필라(177)에 결합될 수 있다. 전도성 필라(181)와 전도성 필라(177) 사이의 결합은 패치 구조체(161)에 만들어질 가장 조밀한 피치의 상호연결부일 수 있고, 제조시 이 단계에서 이들을 형성하는 것은 전도성 필라(181) 및 전도성 필라(177)가 자기정렬될 수 있게 하거나 최소 오정렬을 달성하게 할 수 있다.
도 47은 캐리어(131) 상에 그리고 도 46의 조립체의 구조체 주위에 몰드 재료(183)를 제공한 후의 조립체를 도시한다.
도 48은 도 47의 조립체의 몰드 재료(183)의 과적 부분을 다시 연삭하여 전도성 필라(175) 및 전도성 필라(179)를 노출시킨 후의 조립체를 도시한다.
도 49는 도 48의 조립체부터 캐리어(131)를 제거하고, 그 결과를 "뒤집어서" 이를 다른 캐리어(131)에 부착하여 전도성 필라(177)를 노출시킨 후의 조립체를 도시한다. 몇몇 실시예에서, 도 49의 조립체의 캐리어(131)는 유리를 포함할 수 있다.
도 50은 도 49의 조립체의 노출된 전도성 필라(175 및 177) 상에 솔더(106)를 제공한 후의 조립체를 도시한다. 몇몇 실시예에서, 솔더(106)는 도 49의 조립체 상에 도금될 수 있다.
도 51은 도시된 바와 같이, 개재 솔더(106)를 통해 도 49의 조립체의 전도성 필라(175 및 177)에 마이크로전자 컴포넌트(130)를 본딩하고, 몰드 재료(144)(예컨대, 오버 몰드 재료) 및 언더필 재료(147)를 제공한 후의 조립체를 도시한다.
도 52는 도 51의 조립체부터 캐리어(131)를 제거하고, 솔더(106)를 통해 기판(102)에 그 결과를 본딩하며, 패치 구조체(161)와 기판(102) 사이에 언더필 재료(147)를 제공한 후의 조립체를 도시한다. 도 52의 조립체는 도 44의 마이크로전자 조립체(150)의 형태를 취할 수 있다.
브리지 컴포넌트(110)의 "상부" 면에 있는 전도성 콘택트(118)가 마이크로전자 구조체(100)에서 노출되는 실시예(즉, "개방 캐비티" 배열)에 대해 본 명세서에 개시된 실시예 중 다양한 실시예가 도시되었지만, 본 명세서에 개시된 실시예 중 임의의 적절한 실시예는 기판(102)의 추가 층이 브리지 컴포넌트(110) 위에 구축되어 브리지 컴포넌트(110)를 둘러싸는 실시예(즉, "내장형" 배열)에서 이용될 수 있다. 예를 들어, 도 53은 본 명세서에 개시된 실시예 중 다양한 실시예와 공통되는 다수의 특징부를 갖는 마이크로전자 조립체(150)를 도시하지만, 도면에서 추가 유전체 재료(112) 및 금속 층이 브리지 컴포넌트(110) "위"에 배치된다. 도 53에 도시된 바와 같이, 이 "추가" 재료를 통한 전도성 패드 및 비아는 마이크로전자 컴포넌트(130)가 기판(102)의 개재 재료를 통해 전도성 콘택트(118)에 전도성 결합되도록 하는 데 사용될 수 있다. 유사하게, 본 명세서에 개시된 실시예 중 임의의 적합한 실시예가 그러한 내장형 배열에서 이용될 수 있다.
본 명세서에 개시된 마이크로전자 구조체(100) 및 마이크로전자 조립체(150)는 임의의 적절한 전자 컴포넌트에 포함될 수 있다. 도 54 내지 도 57은 본 명세서에 개시된 마이크로전자 구조체(100) 및 마이크로전자 조립체(150) 중 임의의 것을 포함할 수 있거나 또는 적절한 경우, 본 명세서에 개시된 마이크로전자 구조체(100) 및 마이크로전자 조립체(150)에 포함될 수 있는 장치의 다양한 예를 도시한다.
도 54는 본 명세서에 개시된 마이크로전자 구조체(100) 및 마이크로전자 조립체(150) 중 임의의 것 내에 포함될 수 있는 웨이퍼(1500) 및 다이(1502)의 평면도이다. 예를 들어, 다이(1502)는 브리지 컴포넌트(110) 및/또는 마이크로전자 컴포넌트(130)로서 (또는 그 일부로서) 마이크로전자 구조체(100)/마이크로전자 조립체(150)에 포함될 수 있다. 웨이퍼(1500)는 반도체 재료로 구성될 수 있고 웨이퍼(1500)의 표면 상에 형성된 IC 구조체를 갖는 하나 이상의 다이(1502)를 포함할 수 있다. 다이(1502) 각각은 임의의 적합한 IC를 포함하는 반도체 제품의 반복 단위일 수 있다. 반도체 제품의 제조가 완료된 후에, 웨이퍼(1500)는 다이(1502)가 서로 분리되어 반도체 제품의 개별 "칩"을 제공하는 싱귤레이션 공정을 겪을 수 있다. 다이(1502)는 하나 이상의 트랜지스터(가령, 아래에서 논의되는, 도 55의 트랜지스터(1640) 중 일부), 하나 이상의 다이 및/또는 전기 신호를 트랜지스터로 라우팅하는(route) 지원 회로부를, 또 임의의 다른 IC 컴포넌트도 포함할 수 있다. 몇몇 실시예에서, 다이(1502)는 능동 컴포넌트(예를 들어, 트랜지스터)를 포함하지 않는다는 점에서 "수동" 다이일 수 있는 반면, 다른 실시예에서, 다이(1502)는 능동 컴포넌트를 포함한다는 점에서 "능동" 다이일 수 있다. 몇몇 실시예에서, 웨이퍼(1500) 또는 다이(1502)는 메모리 디바이스(가령, 랜덤 액세스 메모리(Random Access Memory: RAM) 디바이스, 예를 들면 정적 RAM(Static RAM: SRAM) 디바이스, 자기 RAM(Magnetic RAM: MRAM) 디바이스, 저항성 RAM(Resistive RAM: RRAM) 디바이스), 전도성 브리징 RAM(Conductive-Bridging RAM: CBRAM) 디바이스 등), 로직 디바이스(가령, AND, OR, NAND, 또는 NOR 게이트), 또는 임의의 다른 적합한 회로 요소를 포함할 수 있다. 이들 디바이스 중 여러 디바이스가 단일 다이(1502) 상에 조합될 수 있다. 예를 들어, 여러 메모리 디바이스에 의해 형성된 메모리 어레이가 동일한 다이(1502) 상에 처리 디바이스(가령, 도 57의 처리 디바이스(1802)) 또는 메모리 디바이스 내의 정보를 저장하거나 메모리 어레이 내에 저장된 명령어를 실행하도록 구성된 다른 로직으로서 형성될 수 있다.
도 55는 마이크로전자 구조체(100) 및/또는 마이크로전자 조립체(150)에 포함될 수 있는 IC 디바이스(1600)의 측단면도이다. 예를 들어, IC 디바이스(1600)는 브리지 컴포넌트(110) (또는 그 일부)로서 마이크로전자 구조체(100)/마이크로전자 조립체(150)에 포함될 수 있다. IC 디바이스(1600)는 (예를 들어, 도 54를 참조하여 위에서 논의된 바와 같이) 다이(1502)의 일부일 수 있다. IC 디바이스(1600) 중 하나 이상이 하나 이상의 다이(1502)(도 54) 내에 포함될 수 있다. IC 디바이스(1600)는 기판(1602)(가령, 도 54의 웨이퍼(1500)) 상에 형성될 수 있고 다이(가령, 도 54의 다이(1502)) 내에 포함될 수 있다. 기판(1602)은, 예를 들어, n 타입 또는 p 타입 재료 시스템(또는 양자 모두의 조합)을 포함하는 반도체 재료 시스템으로 구성된 반도체 기판일 수 있다. 기판(1602)은, 예를 들어, 벌크 실리콘(bulk silicon) 또는 실리콘 온 인슐레이터(Silicon-On-Insulator: SOI) 하부구조(substructure)를 사용하여 형성된 결정질(crystalline) 기판을 포함할 수 있다. 몇몇 실시예에서, 기판(1602)은, 게르마늄(germanium), 안티몬화 인듐(indium antimonide), 텔루르화 납(lead telluride), 비화 인듐(indium arsenide), 인화 인듐(indium phosphide), 비화 갈륨(gallium arsenide), 또는 안티몬화 갈륨(gallium antimonide)을 포함하나 이에 한정되지 않는, 실리콘과 조합될 수 있거나 그렇지 않을 수 있는 대안적인 재료를 사용하여 형성될 수 있다. II족 내지 VI족, III족 내지 V족, 또는 IV족으로 분류된 추가의 재료가 기판(1602)을 형성하는 데에 또한 사용될 수 있다. 재료(이로부터 기판(1602)이 형성될 수 있음)의 몇 가지 예가 여기에 기술되지만, IC 디바이스(1600)를 위한 토대로서의 역할을 할 수 있는 임의의 재료가 사용될 수 있다. 기판(1602)은 싱귤레이션된 다이(가령, 도 54의 다이(1502)) 또는 웨이퍼(가령, 도 54의 웨이퍼(1500))의 일부일 수 있다.
IC 디바이스(1600)는 기판(1602) 상에 배치된 하나 이상의 디바이스 층(1604)을 포함할 수 있다. 디바이스 층(1604)은 기판(1602) 상에 형성된 하나 이상의 트랜지스터(1640)(가령, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field-effect transistor: MOSFET))의 특징을 포함할 수 있다. 디바이스 층(1604)은, 예를 들어, 하나 이상의 소스 및/또는 드레인(source and/or drain: S/D) 영역(1620), S/D 영역(1620) 간의 트랜지스터(1640) 내의 전류 흐름을 제어하는 게이트(1622), 그리고 S/D 영역(1620)으로/으로부터 전기 신호를 라우팅하는 하나 이상의 S/D 콘택트(1624)를 포함할 수 있다. 트랜지스터(1640)는 명확함을 위해서 도시되지 않은 추가적인 특징, 예를 들면 디바이스 고립 구역, 게이트 콘택트 및 유사한 것을 포함할 수 있다. 트랜지스터(1640)는 도 55에 도시된 타입 및 구성에 한정되지 않으며, 예를 들어, 평면 트랜지스터, 비평면 트랜지스터, 또는 양자 모두의 조합과 같은 매우 다양한 다른 타입 및 구성을 포함할 수 있다. 평면 트랜지스터는 양극성 접합 트랜지스터(bipolar junction transistor: BJT), 헤테로접합 양극성 트랜지스터(heterojunction bipolar transistor: HBT), 또는 고전자 이동도 트랜지스터(high-electron-mobility transistor: HEMT)를 포함할 수 있다. 비평면 트랜지스터는 FinFET 트랜지스터, 예를 들면 더블 게이트 트랜지스터(double-gate transistor) 또는 트라이 게이트 트랜지스터(tri-gate transistor), 그리고 랩어라운드(wrap-around) 또는 올어라운드(all-around) 게이트 트랜지스터, 예를 들면 나노리본(nanoribbon) 및 나노와이어(nanowire) 트랜지스터를 포함할 수 있다.
각각의 트랜지스터(1640)는 적어도 2개의 층인 게이트 유전체(gate dielectric) 및 게이트 전극(gate electrode)으로 형성된 게이트(1622)를 포함할 수 있다. 게이트 유전체는 하나의 층 또는 층의 스택을 포함할 수 있다. 하나 이상의 층은 실리콘 산화물(silicon oxide), 실리콘 이산화물(silicon dioxide), 실리콘 탄화물(silicon carbide) 및/또는 고-k 유전체 재료(high-k dielectric material)를 포함할 수 있다. 고-k 유전체 재료는 하프늄(hafnium), 실리콘, 산소, 티타늄(titanium), 탄탈룸(tantalum), 란탄(lanthanum), 알루미늄, 지르코늄(zirconium), 바륨(barium), 스트론튬(strontium), 이트륨(yttrium), 납(lead), 스칸듐(scandium), 니오븀(niobium) 및 아연과 같은 요소를 포함할 수 있다. 게이트 유전체에서 사용될 수 있는 고-k 재료의 예는 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈룸 산화물, 티타늄 산화물, 바륨 스트론튬 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈룸 산화물 및 납 아연 니오브산염(lead zinc niobate)을 포함하나, 이에 한정되지 않는다. 몇몇 실시예에서, 고-k 재료가 사용되는 경우에 게이트 유전체의 품질을 개선하기 위해 게이트 유전체에 대해 어닐링 공정(annealing process)이 수행될 수 있다.
게이트 전극은 게이트 유전체 상에 형성될 수 있고, 트랜지스터(1640)가 p 타입 금속 산화물 반도체(PMOS) 또는 n 타입 금속 산화물 반도체(NMOS) 트랜지스터일 것인지에 따라서, 적어도 하나의 p 타입 일함수(work function) 금속 또는 n 타입 일함수 금속을 포함할 수 있다. 몇몇 구현에서, 게이트 전극은 2개 이상의 금속층의 스택으로 이루어질 수 있는데, 하나 이상의 금속층이 일함수 금속층이고 적어도 하나의 금속층이 충진 금속층이다. 장벽층과 같이, 다른 목적으로 추가의 금속층이 포함될 수 있다. PMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel), 전도성 금속 산화물(가령, 루테늄 산화물), 그리고 (가령, 일함수 조율을 위해) NMOS 트랜지스터를 참조하여 아래에서 논의되는 금속 중 임의의 것을 포함하나, 이에 한정되지 않는다. NMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은, 하프늄, 지르코늄, 티타늄, 탄탈룸, 알루미늄, 이들 금속의 합금, 이들 금속의 탄화물(가령, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈룸 탄화물 및 알루미늄 탄화물), 그리고 (가령, 일함수 조율을 위해) PMOS 트랜지스터를 참조하여 위에서 논의되는 금속 중 임의의 것을 포함하나, 이에 한정되지 않는다.
몇몇 실시예에서, 소스-채널-드레인 방향을 따라서 트랜지스터(1640)의 횡단면으로서 보는 경우에, 게이트 전극은 기판의 표면에 실질적으로 평행인 하부 부분을 포함하는 U 형상 구조(U-shaped structure) 및 기판의 상부 표면에 실질적으로 직각인 2개의 측벽 부분으로 이루어질 수 있다. 다른 실시예에서, 게이트 전극을 형성하는 금속층 중 적어도 하나는 단순히 기판의 상부 표면에 실질적으로 직각인 측벽 부분을 포함하지 않고 기판의 상부 표면에 실질적으로 평행인 평면층일 수 있다. 다른 실시예에서, 게이트 전극은 U 형상 구조 및 평면의 비 U 형상 구조의 조합으로 이루어질 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면의 비 U 형상 층 정상에 형성된 하나 이상의 U 형상 금속층으로 이루어질 수 있다.
몇몇 실시예에서, 게이트 스택을 일괄하기(bracket) 위해 게이트 스택의 대향하는 측에 측벽 스페이서 쌍이 형성될 수 있다. 측벽 스페이서는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로써 도핑된 실리콘 질화물 및 실리콘 산질화물과 같은 재료로 형성될 수 있다. 측벽 스페이서를 형성하기 위한 공정은 업계에서 잘 알려져 있고 일반적으로 증착 및 에칭 공정 단계를 포함한다. 몇몇 실시예에서, 복수의 스페이서 쌍이 사용될 수 있는데; 예컨대, 측벽 스페이서의 2개의 쌍, 3개의 쌍, 또는 4개의 쌍이 게이트 스택의 대향하는 측에 형성될 수 있다.
S/D 영역(1620)은 각각의 트랜지스터(1640)의 게이트(1622)에 인접하여 기판(1602) 내에 형성될 수 있다. S/D 영역(1620)은, 예를 들어, 주입/확산 공정 또는 에칭/증착 공정을 사용하여 형성될 수 있다. 전자의 공정에서, 보론, 알루미늄, 안티몬, 인, 또는 비소와 같은 도펀트가 기판(1602) 내에 이온 주입되어 S/D 영역(1620)을 형성할 수 있다. 도펀트를 활성화하고 그것이 기판(1602) 내에 더 멀리 확산하게 하는 어닐링 공정이 이온 주입 공정을 뒤따를 수 있다. 후자의 공정에서, 기판(1602)은 우선 에칭되어 S/D 영역(1620)의 위치에 오목부를 형성할 수 있다. 이후 에피택셜(epitaxial) 증착 공정이 수행되어 S/D 영역(1620)을 제조하는 데에 사용되는 재료로써 오목부를 채울 수 있다. 몇몇 구현에서, S/D 영역(1620)은 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금을 사용하여 제조될 수 있다. 몇몇 실시예에서, 에피택셜식으로 증착된 실리콘 합금은 보론, 비소 또는 인과 같은 도펀트로써 원위치에서(in situ) 도핑될 수 있다. 몇몇 실시예에서, S/D 영역(1620)은 게르마늄 또는 III족 내지 V족 재료 또는 합금과 같은 하나 이상의 대체(alternate) 반도체 재료를 사용하여 형성될 수 있다. 추가의 실시예에서, S/D 영역(1620)을 형성하는 데에 금속 및/또는 금속 합금의 하나 이상의 층이 사용될 수 있다.
전기 신호, 예를 들면 전력 및/또는 I/O 신호가 디바이스 층(1604)의 디바이스(가령, 트랜지스터(1640))로 및/또는 이로부터 (도 55에서 상호연결층(1606 내지 1610)으로서 예시된) 디바이스 층(1604) 상에 배치된 하나 이상의 상호연결층을 통해서 라우팅될 수 있다. 예를 들어, 디바이스 층(1604)의 전기적 전도성 특징부(가령, 게이트(1622) 및 S/D 콘택트(1624))는 상호연결층(1606 내지 1610)의 상호연결 구조체(1628)와 전기적으로 결합 수 있다. 하나 이상의 상호연결층(1606 내지 1610)은 IC 디바이스(1600)의 금속화 스택(또한 "ILD 스택"으로 지칭됨)(1619)을 형성할 수 있다. 몇몇 실시예에서, IC 디바이스(1600)는 능동 컴포넌트(예를 들어, 트랜지스터)를 포함하지 않는다는 점에서 "수동" 디바이스일 수 있는 반면, 다른 실시예에서, 다이(1502)는 능동 컴포넌트를 포함한다는 점에서 "능동" 다이일 수 있다.
상호연결 구조체(1628)는 매우 다양한 설계에 따라 전기 신호를 라우팅하도록 상호연결층(1606 내지 1610) 내에 배열될 수 있다(특히, 배열은 도 55에 도시된 상호연결 구조체(1628)의 특정한 구성에 한정되지 않음). 특정한 수의 상호연결층(1606 내지 1610)이 도 55에 도시되지만, 본 개시의 실시예는 도시된 것보다 더 많거나 더 적은 상호연결층을 갖는 IC 디바이스를 포함한다.
몇몇 실시예에서, 상호연결 구조체(1628)는 금속과 같은 전기적 전도성 재료로써 채워진 라인(1628a) 및/또는 비아(1628b)를 포함할 수 있다. 라인(1628a)은 디바이스 층(1604)이 위에 형성된 기판(1602)의 표면과 실질적으로 평행인 평면의 방향으로 전기 신호를 라우팅하도록 배열될 수 있다. 예를 들어, 라인(1628a)은 도 55의 관점에서 페이지의 안과 밖으로의 방향으로 전기 신호를 라우팅할 수 있다. 비아(1628b)는 디바이스 층(1604)이 위에 형성된 기판(1602)의 표면과 실질적으로 직각인 평면의 방향으로 전기 신호를 라우팅하도록 배열될 수 있다. 몇몇 실시예에서, 비아(1628b)는 상이한 상호연결층(1606 내지 1610)의 라인(1628a)을 함께 전기적으로 결합할 수 있다.
상호연결층(1606 내지 1610)은 도 55에 도시된 바와 같이, 상호연결 구조체(1628) 간에 배치된 유전체 재료(1626)를 포함할 수 있다. 몇몇 실시예에서, 상호연결층(1606 내지 1610) 중 상이한 것에서 상호연결 구조체(1628) 간에 배치된 유전체 재료(1626)는 상이한 조성을 가질 수 있는데; 다른 실시예에서, 상이한 상호연결층(1606 내지 1610) 간의 유전체 재료(1626)의 조성은 동일할 수 있다.
제1 상호연결층(1606)은 디바이스 층(1604) 위에 형성될 수 있다. 몇몇 실시예에서, 제1 상호연결층(1606)은, 도시된 바와 같이, 라인(1628a) 및/또는 비아(1628b)를 포함할 수 있다. 제1 상호연결층(1606)의 라인(1628a)은 디바이스 층(1604)의 콘택트(가령, S/D 콘택트(1624))와 결합될 수 있다.
제2 상호연결층(1608)은 제1 상호연결층(1606) 위에 형성될 수 있다. 몇몇 실시예에서, 제2 상호연결층(1608)은 제2 상호연결층(1608)의 라인(1628a)을 제1 상호연결층(1606)의 라인(1628a)과 결합하는 비아(1628b)를 포함할 수 있다. 라인(1628a) 및 비아(1628b)는 명확함을 위해 구조적으로 각각의 상호연결층 내의 (가령, 제2 상호연결층(1608) 내의) 라인으로써 그려지나, 라인(1628a) 및 비아(1628b)는 몇몇 실시예에서는 구조적으로 그리고/또는 재료적으로 연속적(가령, 이중 다마신 공정(dual-damascene process) 동안에 동시에 채워짐)일 수 있다.
제2 상호연결층(1608) 또는 제1 상호연결층(1606)과 관련되어 기술된 유사한 기법 및 구성에 따라 제2 상호연결층(1608) 상에 연이어 제3 상호연결층(1610)(그리고 원한다면, 추가적인 상호연결층)이 형성될 수 있다. 몇몇 실시예에서, IC 디바이스(1600) 내의 금속화 스택(1619) 내에서 "더 위"(higher up)에 있는(즉, 디바이스 층(1604)으로부터 더 멀리 떨어진) 상호연결층은 더 두꺼울 수 있다.
IC 디바이스(1600)는 상호연결층(1606 내지 1610) 상에 형성된 하나 이상의 전도성 콘택트(1636) 및 솔더 레지스트 재료(1634)(가령, 폴리이미드(polyimide) 또는 유사한 재료)를 포함할 수 있다. 도 55에서, 전도성 콘택트(1636)는 본드 패드의 형태를 취하는 것으로 도시된다. 전도성 콘택트(1636)는 상호연결 구조체(1628)와 전기적으로 결합되고 트랜지스터(들)(1640)의 전기 신호를 다른 외부 디바이스로 라우팅하도록 구성될 수 있다. 예를 들어, 솔더 본드가 하나 이상의 전도성 콘택트(1636) 상에 형성되어 IC 디바이스(1600)를 포함하는 칩을 다른 컴포넌트(가령, 회로 보드)와 기계적으로 및/또는 전기적으로 결합할 수 있다. IC 디바이스(1600)는 상호연결층(1606 내지 1610)으로부터 전기 신호를 라우팅하는 추가 또는 대체 구조체를 포함할 수 있는데; 예를 들어, 전도성 콘택트(1636)는 전기 신호를 외부 컴포넌트에 라우팅하는 다른 비슷한 특징부(가령, 기둥(post))을 포함할 수 있다.
도 56은 본 명세서에서 개시된 실시예 중 임의의 것에 따라 하나 이상의 마이크로전자 구조체(100) 또는 마이크로전자 조립체(150)를 포함할 수 있는 IC 디바이스 조립체(1700)의 측단면도이다. IC 디바이스 조립체(1700)는 (가령, 마더보드일 수 있는) 회로 보드(1702) 상에 배치된 다수의 컴포넌트를 포함한다. IC 디바이스 조립체(1700)는 회로 보드(1702)의 제1 면(1740) 및 회로 보드(1702)의 제2 면(1742) 상에 배치된 컴포넌트를 포함하는데; 일반적으로, 컴포넌트가 하나 또는 두 면(1740 및 1742) 모두 상에 배치될 수 있다. IC 디바이스 조립체(1700)를 참조하여 아래에서 논의되는 IC 패키지 중 임의의 것은 본 명세서에서 논의된 마이크로전자 조립체(150)의 실시예 중 임의의 것의 형태를 취할 수 있거나 또는 이와 달리 본 명세서에 개시된 마이크로전자 구조체(100) 중 임의의 것을 포함할 수 있다.
몇몇 실시예에서, 회로 보드(1702)는 유전체 재료의 층에 의해 서로 분리되고 전기적 전도성 비아에 의해 상호연결된 여러 금속층을 포함하는 PCB일 수 있다. 금속층 중 임의의 하나 이상은 원하는 회로 패턴으로 형성되어 회로 보드(1702)에 결합된 컴포넌트 간에 (선택적으로 다른 금속층과 함께) 전기 신호를 라우팅할 수 있다. 다른 실시예에서, 회로 보드(1702)는 비 PCB 기판일 수 있다.
도 56에 도시된 IC 디바이스 조립체(1700)는 결합 컴포넌트(1716)에 의해 회로 보드(1702)의 제1 면(1740)에 결합된 패키지 온 인터포저(package-on-interposer) 구조체(1736)를 포함한다. 결합 컴포넌트(1716)는 패키지 온 인터포저 구조체(1736)를 회로 보드(1702)에 전기적으로 그리고 기계적으로 결합할 수 있고, (도 56에 도시된 바와 같은) 솔더 볼, 소켓의 암수 부분, 접착제, 언더필 재료, 및/또는 임의의 다른 적합한 전기적 및/또는 기계적 결합 구조체를 포함할 수 있다.
패키지 온 인터포저 구조체(1736)는 결합 컴포넌트(1718)에 의해 패키지 인터포저(1704)에 결합된 IC 디바이스 패키지(1720)를 포함할 수 있다. 결합 컴포넌트(1718)는 애플리케이션을 위한 임의의 적합한 형태, 예를 들면 결합 컴포넌트(1716)를 참조하여 위에서 논의된 형태를 취할 수 있다. 단일 IC 패키지(1720)가 도 56에 도시되지만, 여러 IC 패키지가 패키지 인터포저(1704)에 결합될 수 있는데; 실제로, 추가적인 인터포저가 패키지 인터포저(1704)에 결합될 수 있다. 패키지 인터포저(1704)는 회로 보드(1702) 및 IC 패키지(1720)를 브리지하는(bridge) 데에 사용되는 개재 기판을 제공할 수 있다. IC 패키지(1720)는, 예를 들어, 다이(도 54의 다이(1502)), IC 디바이스(가령, 도 55의 IC 디바이스(1600)), 또는 임의의 다른 적합한 컴포넌트이거나 이를 포함할 수 있다. 일반적으로, 패키지 인터포저(1704)는 연결을 더 넓은 피치로 펼치거나 연결을 상이한 연결에 재라우팅할 수 있다. 예를 들어, 패키지 인터포저(1704)는 회로 보드(1702)에의 결합을 위한 결합 컴포넌트(1716)의 볼 그리드 어레이(BGA) 전도성 콘택트 세트에 IC 패키지(1720)(가령, 다이)를 결합할 수 있다. 도 56에 도시된 실시예에서, IC 패키지(1720) 및 회로 보드(1702)는 패키지 인터포저(1704)의 대향하는 측에 부착되는데; 다른 실시예에서, IC 패키지(1720) 및 회로 보드(1702)는 패키지 인터포저(1704)의 동일 측에 부착될 수 있다. 몇몇 실시예에서, 3개 이상의 컴포넌트가 패키지 인터포저(1704)에 의해서 상호연결될 수 있다.
몇몇 실시예에서, 패키지 인터포저(1704)는 유전체 재료의 층에 의해 서로 분리되고 전기적 전도성 비아에 의해 상호연결된 여러 금속층을 포함하는 PCB로서 형성될 수 있다. 몇몇 실시예에서, 패키지 인터포저(1704)는 에폭시 수지(epoxy resin), 섬유유리 강화 에폭시 수지(fiberglass-reinforced epoxy resin), 무기 필러(inorganic filler)를 가진 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 중합체 재료로 형성될 수 있다. 몇몇 실시예에서, 패키지 인터포저(1704)는 실리콘, 게르마늄 및 다른 III족 내지 V족 및 IV족 재료와 같은, 반도체 기판에서의 사용을 위해 위에서 기술된 동일한 재료를 포함할 수 있는 대체 강성(rigid) 또는 가요성(flexible) 재료로 형성될 수 있다. 패키지 인터포저(1704)는 실리콘 관통 비아(TSV)(1706)를 포함하나 이에 한정되지 않는 비아(1708) 및 금속 라인(1710)을 포함할 수 있다. 패키지 인터포저(1704)는 수동 및 능동 디바이스 양자 모두를 포함하는 내장형 디바이스(1714)를 더 포함할 수 있다. 그러한 디바이스는 커패시터, 디커플링 커패시터, 저항기, 인덕터, 퓨즈, 다이오드, 트랜스포머(transformer), 센서, 정전 방전(ElectroStatic Discharge: ESD) 디바이스 및 메모리 디바이스를 포함할 수 있으나, 이에 한정되지 않는다. 무선 주파수 디바이스, 전력 증폭기, 전력 관리 디바이스, 안테나, 어레이, 센서 및 마이크로전자기계적 시스템(MEMS) 디바이스와 같은 더 복잡한 디바이스가 또한 패키지 인터포저(1704) 상에 형성될 수 있다. 패키지 온 인터포저 구조체(1736)는 업계에 알려진 패키지 온 인터포저 구조체 중 임의의 것의 형태를 취할 수 있다. 몇몇 실시예에서, 패키지 인터포저(1704)는 하나 이상의 마이크로전자 구조체(100) 및/또는 마이크로전자 조립체(150)를 포함할 수 있다.
IC 조립체(1700)는 결합 컴포넌트(1722)에 의해 회로 보드(1702)의 제1 면(1740)에 결합된 IC 패키지(1724)를 포함할 수 있다. 결합 컴포넌트(1722)는 결합 컴포넌트(1716)를 참조하여 위에서 논의된 실시예 중 임의의 것의 형태를 취할 수 있고, IC 패키지(1724)는 IC 패키지(1720)를 참조하여 위에서 논의된 실시예 중 임의의 것의 형태를 취할 수 있다.
도 56에 도시된 마이크로전자 조립체(1700)는 결합 컴포넌트(1728)에 의해 회로 보드(1702)의 제2 면(1742)에 결합된 패키지 온 패키지(package-on-package) 구조체(1734)를 포함한다. 패키지 온 패키지 구조체(1734)는 IC 패키지(1726)가 회로 보드(1702)와 IC 패키지(1732) 간에 배치되도록 결합 컴포넌트(1730)에 의해 함께 결합된 IC 패키지(1726) 및 IC 패키지(1732)를 포함할 수 있다. 결합 컴포넌트(1728 및 1730)는 위에서 논의된 결합 컴포넌트(1716)의 실시예 중 임의의 것의 형태를 취할 수 있고, IC 패키지(1726 및 1732)는 위에서 논의된 IC 패키지(1720)의 실시예 중 임의의 것의 형태를 취할 수 있다. 패키지 온 패키지 구조체(1734)는 업계에 알려진 패키지 온 패키지 구조체 중 임의의 것에 따라 구성될 수 있다.
도 57은 본 명세서에서 개시된 실시예 중 임의의 것에 따라, 하나 이상의 마이크로전자 구조체(100) 및/또는 마이크로전자 조립체(150)를 포함할 수 있는 예시적인 전기 디바이스(1800)의 블록도이다. 예를 들어, 전기 디바이스(180)의 컴포넌트 중 임의의 적합한 것은 본 명세서에 개시된 마이크로전자 구조체(100), 마이크로전자 조립체(150), IC 디바이스 조립체(1700), IC 디바이스(1600) 또는 다이(1502) 중 하나 이상을 포함할 수 있다. 다수의 컴포넌트가 전기 디바이스(1800) 내에 포함된 것으로 도 57에 도시되지만, 애플리케이션에 적합한 대로, 이들 컴포넌트 중 임의의 하나 이상은 생략되거나 중복될 수 있다. 몇몇 실시예에서, 전기 디바이스(1800) 내에 포함된 컴포넌트 중 일부 또는 전부는 하나 이상의 마더보드에 부착될 수 있다. 몇몇 실시예에서, 이들 컴포넌트 중 일부 또는 전부는 단일의 시스템 온 칩(System-on-a-Chip: SoC) 다이 상에 제조된다.
추가적으로, 다양한 실시예에서, 전기 디바이스(1800)는 도 57에 도시된 컴포넌트 중 하나 이상을 포함하지 않을 수 있으나, 전기 디바이스(1800)는 그 하나 이상의 컴포넌트로의 결합을 위한 인터페이스 회로부를 포함할 수 있다. 예를 들어, 전기 디바이스(1800)는 디스플레이 디바이스(1806)를 포함하지 않을 수 있으나, 디스플레이 디바이스(1806)가 결합될 수 있는 디스플레이 디바이스 인터페이스 회로부(가령, 커넥터 및 드라이버 회로부)를 포함할 수 있다. 다른 세트의 예에서, 전기 디바이스(1800)는 오디오 입력 디바이스(1824) 또는 오디오 출력 디바이스(1808)를 포함하지 않을 수 있으나, 오디오 입력 디바이스(1824) 또는 오디오 출력 디바이스(18008)가 결합될 수 있는 오디오 입력 또는 출력 디바이스 인터페이스 회로부(가령, 커넥터 및 지원 회로부)를 포함할 수 있다.
전기 디바이스(1800)는 처리 디바이스(1802)(가령, 하나 이상의 처리 디바이스)를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 "처리 디바이스” 또는 "프로세서"는 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다. 처리 디바이스(1802)는 하나 이상의 디지털 신호 프로세서(DSP), 애플리케이션 특정 집적 회로(ASIC), 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 크립토프로세서(cryptoprocessor)(하드웨어 내에서 암호학적 알고리즘을 실행하는 특수화된 프로세서), 서버 프로세서, 또는 임의의 다른 적합한 처리 디바이스를 포함할 수 있다. 전기 디바이스(1800)는 메모리(1804)를 포함할 수 있는데, 이는 그 자체로 하나 이상의 메모리 디바이스, 예를 들면 휘발성 메모리(가령, 동적 랜덤 액세스 메모리(DRAM)), 비휘발성 메모리(가령, 판독 전용 메모리(ROM)), 플래시 메모리, 고체 상태 메모리(solid state memory) 및/또는 하드 드라이브를 포함할 수 있다. 몇몇 실시예에서, 메모리(1804)는 다이를 처리 디바이스(1802)와 공유하는 메모리를 포함할 수 있다. 이 메모리는 캐시 메모리로서 사용될 수 있고 내장형 동적 랜덤 액세스 메모리(eDRAM) 또는 스핀 전달 토크 자기 랜덤 액세스 메모리(STT-MRAM)를 포함할 수 있다.
몇몇 실시예에서, 전기 디바이스(1800)는 통신 칩(1812)(가령, 하나 이상의 통신 칩)을 포함할 수 있다. 예를 들어, 통신 칩(1812)은 전기 디바이스(1800)로의 그리고 이로부터의 데이터의 전송을 위한 무선 통신을 관리하기 위해 구성될 수 있다. 용어 "무선" 및 그것의 파생어는 비고체 매체(nonsolid medium)를 통한 변조된 전자기 방사의 사용을 통해서 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기법, 통신 채널 등을 기술하는 데에 사용될 수 있다. 그 용어는 연관된 디바이스가 어떤 배선도 포함하지 않음을 암시하지 않는데, 다만 몇몇 실시예에서 그것은 그렇지 않을 수는 있다.
통신 칩(1812)은 전기 전자 엔지니어 협회(Institute for Electrical and Electronic Engineers: IEEE) 표준(Wi-Fi(IEEE 802.11 계열), IEEE 802.16 표준(가령, IEEE 802.16-2005 개정)을 포함함), 롱텀 에볼루션(Long-Term Evolution: LTE) 프로젝트(임의의 개정, 업데이트 및 수정(가령, 어드밴스트 LTE(advanced LTE) 프로젝트, 울트라 모바일 광대역(UMB) 프로젝트("3GPP2"로도 지칭됨) 등)도 함께)를 포함하나 이에 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환가능 광대역 무선 액세스(BWA) 네트워크는 일반적으로, 마이크로파 액세스를 위한 전세계 상호운영가능성(Worldwide Interoperability for Microwave Access)을 나타내는 두문자어인 WiMAX 네트워크로 지칭되는데, 이는 IEEE 802.16 표준을 위한 준수성 및 상호운영가능성 테스트를 통과하는 제품을 위한 인증 표장이다. 통신 칩(1812)은 GSM(Global System for Mobile Communication), 일반 패킷 무선 서비스(General Packet Radio Service: GPRS), 범용 모바일 전기통신 시스템(Universal Mobile Telecommunications System: UMTS), 고속 패킷 액세스(High Speed Packet Access: HSPA), 진화된 HSPA(Evolved HSPA: E-HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(1812)은 EDGE(Enhanced Data for GSM Evolution), GSM EDGE 무선 액세스 네트워크(GSM EDGE Radio Access Network: GERAN), 범용 지상 무선 액세스 네트워크(Universal Terrestrial Radio Access Network: UTRAN), 또는 진화된 UTRAN(Evolved UTRAN: E-UTRAN)에 따라 동작할 수 있다. 통신 칩(1812)은 코드 분할 다중 액세스(Code Division Multiple Access: CDMA), 시분할 다중 액세스(Time Division Multiple Access: TDMA), 디지털 향상된 무코드 전기통신(Digital Enhanced Cordless Telecommunications: DECT), 진화-데이터 최적화(Evolution-Data Optimized: EV-DO) 및 이의 파생어뿐만 아니라 3G,　4G,　5G 이상으로 표기되는 임의의 다른 무선 프로토콜에 따라 동작할 수 있다. 통신 칩(1812)은 다른 실시예에서 다른 무선 프로토콜에 따라 동작할 수 있다. 전기 디바이스(1800)는 무선 통신을 가능하게 하고/하거나 (AM 또는 FM 무선 송신과 같은) 다른 무선 통신을 수신하는 안테나(1822)를 포함할 수 있다.
몇몇 실시예에서, 통신 칩(1812)은 유선 통신, 예를 들면 전기, 광학, 또는 임의의 다른 적합한 통신 프로토콜(가령, 이더넷(Ethernet))을 관리할 수 있다. 위에서 지적된 바와 같이, 통신 칩(1812)은 여러 통신 칩을 포함할 수 있다. 예컨대, 제1 통신 칩(1812)은 Wi-Fi 또는 블루투스(Bluetooth)와 같은 더 단거리의 무선 통신에 전용일 수 있고, 제2 통신 칩(1812)은 글로벌 포지셔닝 시스템(global positioning system: GPS), EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO, 또는 다른 것과 같은 더 장거리의 무선 통신에 전용일 수 있다. 몇몇 실시예에서, 제1 통신 칩(1812)은 무선 통신에 전용일 수 있고, 제2 통신 칩(1812)은 유선 통신에 전용일 수 있다.
전기 디바이스(1800)는 배터리/전력 회로부(1814)를 포함할 수 있다. 배터리/전력 회로부(1814)는 하나 이상의 에너지 저장 디바이스(가령, 배터리 또는 커패시터) 및/또는 전기 디바이스(1800)의 컴포넌트를 전기 디바이스(1800)와 별개인 에너지 소스(가령, AC 라인 전력)에 결합하기 위한 회로부를 포함할 수 있다.
전기 디바이스(1800)는 디스플레이 디바이스(1806)(또는 위에서 논의된 바와 같이, 대응하는 인터페이스 회로부)를 포함할 수 있다. 디스플레이 디바이스(1806)는 임의의 시각적 표시기, 예를 들면 상방 디스플레이(heads-up display), 컴퓨터 모니터, 프로젝터, 터치스크린 디스플레이, 액정 디스플레이(LCD), 발광 다이오드 디스플레이 또는 평판 디스플레이를 포함할 수 있다.
전기 디바이스(1800)는 오디오 출력 디바이스(1808)(또는 위에서 논의된 바와 같이, 대응하는 인터페이스 회로부)를 포함할 수 있다. 오디오 출력 디바이스(1808)는 가청 표시기를 생성하는 임의의 디바이스, 예를 들면 스피커, 헤드셋 또는 이어버드(earbud)를 포함할 수 있다.
전기 디바이스(1800)는 오디오 입력 디바이스(1824)(또는 위에서 논의된 바와 같이, 대응하는 인터페이스 회로부)를 포함할 수 있다. 오디오 입력 디바이스(1824)는 소리를 나타내는 신호를 생성하는 임의의 디바이스, 예를 들면 마이크, 마이크 어레이 또는 디지털 악기(가령, 미디(Musical Instrument Digital Interface: MIDI) 출력을 갖는 악기)를 포함할 수 있다.
전기 디바이스(1800)는 GPS 디바이스(1818)(또는 위에서 논의된 바와 같이, 대응하는 인터페이스 회로부)를 포함할 수 있다. 업계에 알려진 바와 같이, GPS 디바이스(1818)는 위성 기반 시스템과 통신할 수 있고 전기 디바이스(1800)의 위치를 수신할 수 있다.
전기 디바이스(1800)는 다른 출력 디바이스(1810)(또는 위에서 논의된 바와 같이, 대응하는 인터페이스 회로부)를 포함할 수 있다. 다른 출력 디바이스(1810)의 예는 오디오 코덱, 비디오 코덱, 프린터, 다른 디바이스에 정보를 제공하기 위한 유선 또는 무선 송신기, 또는 추가적인 저장 디바이스를 포함할 수 있다.
전기 디바이스(1800)는 다른 입력 디바이스(1820)(또는 위에서 논의된 바와 같이, 대응하는 인터페이스 회로부)를 포함할 수 있다. 다른 입력 디바이스(1820)의 예는 가속도계, 자이로스코프, 나침반, 이미지 포착 디바이스, 키보드, 커서 제어 디바이스, 예를 들면 마우스, 스타일러스, 터치패드, 바코드 판독기, 퀵 리스폰스(Quick Response: QR) 코드 판독기, 임의의 센서, 또는 무선 주파수 식별(radio frequency identification: RFID) 판독기를 포함할 수 있다.
전기 디바이스(1800)는 임의의 원하는 폼 팩터(form factor), 예를 들면 핸드헬드 또는 모바일 전기 디바이스(가령, 휴대폰, 스마트 폰, 모바일 인터넷 디바이스, 음악 플레이어, 태블릿 컴퓨터, 랩톱 컴퓨터, 넷북 컴퓨터, 울트라북, 개인용 디지털 보조기기(PDA), 울트라 모바일 개인용 컴퓨터 등), 데스크톱 전기 디바이스, 서버 디바이스 또는 다른 네트워킹된 컴퓨팅 컴포넌트, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 차량 제어 유닛, 디지털 카메라, 디지털 비디오 레코더, 또는 웨어러블 전기 디바이스를 가질 수 있다. 몇몇 실시예에서, 전기 디바이스(1800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
다음의 단락은 본 문서에 개시된 실시예의 다양한 예를 제공한다.
예 A1은 마이크로전자 조립체로서, 제1 전도성 콘택트를 가진 마이크로전자 컴포넌트와, 제1 솔더에 의해 제1 전도성 콘택트에 결합된 제2 전도성 콘택트 - 제1 솔더는 몰드 재료에 내장되고, 몰드 재료는 마이크로전자 컴포넌트의 측면 주위를 둘러쌈 - 와, 제2 솔더에 의해 제2 전도성 콘택트에 결합된 제3 전도성 콘택트 - 제2 솔더 및 제3 전도성 콘택트는 몰드 재료 외부에 있음 - 를 포함한다.
예 A2는 예 A1의 청구 대상을 포함하고, 제1 전도성 콘택트가 복수의 제1 전도성 콘택트 중 하나이고, 제2 전도성 콘택트는 복수의 제2 전도성 콘택트 중 하나이며, 제1 솔더는 복수의 제1 솔더 중 하나이고, 제2 전도성 콘택트 중 개별적인 것은 제1 솔더 중 개별적인 것에 의해 제1 전도성 콘택트 중 개별적인 것에 결합되고, 제1 솔더는 몰드 재료에 내장되고, 제3 전도성 콘택트는 복수의 제3 전도성 콘택트 중 하나이고, 제2 솔더는 복수의 제2 솔더 중 하나이고, 제3 전도성 콘택트 중 개별적인 것은 제2 솔더 중 개별적인 것에 의해 제2 전도성 콘택트 중 개별적인 것에 결합되고, 제2 솔더 및 제3 전도성 콘택트는 몰드 재료 외부에 있는 것을 더 명시한다.
예 A3은 예 A2의 청구 대상을 포함하고, 제1 전도성 콘택트가 50 미크론보다 큰 피치를 갖는 것을 더 명시한다.
예 A4는 예 A2 및 예 A3 중 임의의 것의 청구 대상을 포함하고, 마이크로전자 컴포넌트는 제1 전도성 콘택트와 동일한 마이크로전자 컴포넌트의 면에 복수의 제4 전도성 콘택트를 갖고, 복수의 제5 전도성 콘택트 중 개별적인 것이 복수의 제3 솔더 중 개별적인 것에 의해 제4 전도성 콘택트 중 개별적인 것에 결합되고, 제3 솔더는 몰드 재료에 내장되고, 복수의 제6 전도성 콘택트 중 개별적인 것이 복수의 제4 솔더 중 개별적인 것에 의해 제5 전도성 콘택트 중 개별적인 것에 결합되고, 제4 솔더 및 제6 전도성 콘택트는 몰드 재료 외부에 있고, 제4 전도성 콘택트는 제1 전도성 콘택트의 피치보다 작은 피치를 갖는 것을 더 명시한다.
예 A5는 예 A4의 청구 대상을 포함하고, 제4 전도성 콘택트가 30 미크론 미만인 피치를 갖는 것을 더 명시한다.
예 A6은 예 A4 및 예 A5 중 임의의 것의 청구 대상을 포함하고, 제6 전도성 콘택트가 브리지 컴포넌트의 전도성 콘택트인 것을 더 명시한다.
예 A7은 예 A6의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하는 것을 더 명시한다.
예 A8은 예 A6의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않는 것을 더 명시한다.
예 A9는 예 A6 및 예 A7 중 임의의 것의 청구 대상을 포함하고, 마이크로전자 컴포넌트가 제1 마이크로전자 컴포넌트이고, 마이크로전자 조립체는 복수의 제7 전도성 콘택트를 갖는 제2 마이크로전자 컴포넌트, 복수의 제5 솔더 중 개별적인 것에 의해 제7 전도성 콘택트 중 개별적인 것에 결합되는 복수의 제8 전도성 콘택트 중 개별적인 것 - 제5 솔더는 몰드 재료에 내장되고, 몰드 재료는 제2 마이크로전자 컴포넌트의 측면 주위를 둘러쌈 - , 복수의 제6 솔더 중 개별적인 것에 의해 제8 전도성 콘택트 중 개별적인 것에 결합되는 복수의 제9 전도성 콘택트 중 개별적인 것 - 제6 솔더 및 제9 전도성 콘택트는 몰드 재료의 외부에 있음 - 을 더 포함하고, 제6 전도성 콘택트는 브리지 컴포넌트의 면에 위치되고, 제9 전도성 콘택트는 브리지 컴포넌트의 전도성 콘택트이며, 브리지 컴포넌트의 면에 위치되는 것을 더 명시한다.
예 A10은 예 A9의 청구 대상을 포함하고, 제1 마이크로전자 컴포넌트 및 제2 마이크로전자 컴포넌트가 상이한 두께를 갖는 것을 더 명시한다.
예 A11은 예 A9 및 예 A10 중 임의의 것의 청구 대상을 포함하고, 제7 전도성 콘택트가 30 미크론 미만인 피치를 갖는 것을 더 명시한다.
예 A12는 예 A9 내지 예 A11 중 임의의 것의 청구 대상을 포함하고, 제2 마이크로전자 컴포넌트는 제7 전도성 콘택트와 동일한 마이크로전자 컴포넌트의 면에 복수의 제10 전도성 콘택트를 갖고, 복수의 제11 전도성 콘택트 중 개별적인 것이 복수의 제7 솔더 중 개별적인 것에 의해 제10 전도성 콘택트 중 개별적인 것에 결합되며, 제7 솔더는 몰드 재료에 내장되고, 복수의 제12 전도성 콘택트 중 개별적인 것은 복수의 제8 솔더 중 개별적인 것에 의해 제11 전도성 콘택트 중 개별적인 것에 결합되고, 제8 솔더 및 제12 전도성 콘택트가 몰드 재료 외부에 있고, 제10 전도성 콘택트는 제7 전도성 콘택트의 피치보다 큰 피치를 갖는 것을 더 명시한다.
예 A13은 예 A12의 청구 대상을 포함하고, 제12 전도성 콘택트 및 제3 전도성 컨택트가 기판의 면에 있는 것을 더 명시한다.
예 A14는 예 A13의 청구 대상을 포함하고, 브리지 컴포넌트가 기판의 캐비티 내로 연장되는 것을 더 명시한다.
예 A15는 예 A14의 청구 대상을 포함하고, 캐비티가 기판의 표면 절연 재료내의 캐비티인 것을 더 명시한다.
예 A16은 예 A12 내지 예 A15 중 임의의 것의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 A17은 예 A12 내지 예 A16 중 임의의 것의 청구 대상을 포함하고, 제6 전도성 콘택트가 브리지 컴포넌트의 제1 면에 위치되고, 브리지 컴포넌트가 제1 면의 반대쪽에 있는 제2 면을 갖고, 복수의 제13 전도성 콘택트가 브리지 컴포넌트의 제2 면에 위치되고, 제13 전도성 콘택트 중 개별적인 것이 기판의 복수의 제15 전도성 콘택트 중 개별적인 것에 결합되는 것을 더 명시한다.
예 A18은 예 A12 내지 예 A16 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 제6 전도성 콘택트가 위치되는 브리지 컴포넌트의 면의 반대쪽에 있는 브리지 컴포넌트의 면에 몰드 재료를 포함하는 것을 더 명시한다.
예 A19는 예 A12 내지 예 A18 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트 주위의 언더필 재료를 더 포함한다.
예 A20은 예 A6 내지 예 A19 중 임의의 것의 청구 대상을 포함하고, 제3 전도성 콘택트가 기판의 면에 있는 것을 더 명시한다.
예 A21은 예 A20의 청구 대상을 포함하고, 브리지 컴포넌트가 기판의 캐비티 내로 연장되는 것을 더 명시한다.
예 A22는 예 A21의 청구 대상을 포함하고, 캐비티가 기판의 표면 절연 재료 내의 캐비티인 것을 더 명시한다.
예 A23은 예 A20 내지 예 A22 중 임의의 것의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 A24는 예 A20 내지 예 A23 중 임의의 것의 청구 대상을 포함하고, 제6 전도성 콘택트가 브리지 컴포넌트의 제1 면에 위치되고, 브리지 컴포넌트가 제1 면의 반대쪽에 있는 제2 면을 갖고, 복수의 제13 전도성 콘택트가 브리지 컴포넌트의 제2 면에 위치되고, 제13 전도성 콘택트 중 개별적인 것이 기판의 복수의 제15 전도성 콘택트 중 개별적인 것에 결합되는 것을 더 명시한다.
예 A25는 예 A6 내지 예 A23 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 제6 전도성 콘택트가 위치되는 브리지 컴포넌트의 면의 반대쪽에 있는 브리지 컴포넌트의 면에 몰드 재료를 포함하는 것을 더 명시한다.
예 A26은 예 A6 내지 예 A25 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트 주위의 언더필 재료를 더 포함하는 것을 더 명시한다.
예 A27은 예 A1 내지 예 A26 중 임의의 것의 청구 대상을 포함하고, 제3 전도성 콘택트가 기판의 면에 있다는 것을 더 명시한다.
예 A28은 예 A27의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 A29는 예 A27 및 예 A28 중 임의의 것의 청구 대상을 포함하고, 기판과 몰드 재료 사이의 언더필 재료를 더 포함한다.
예 A30은 마이크로전자 조립체로서, 제1 전도성 콘택트를 가진 마이크로전자 컴포넌트와, 제1 솔더에 의해 제1 전도성 콘택트에 결합된 제2 전도성 콘택트 - 제1 솔더는 몰드 재료에 내장됨 - 와, 제2 솔더에 의해 제2 전도성 콘택트에 결합된 제3 전도성 콘택트 - 제2 솔더는 몰드 재료 외부에 있음 - 를 포함한다.
예 A31은 예 A30의 청구 대상을 포함하고, 제1 전도성 콘택트가 복수의 제1 전도성 콘택트 중 하나이고, 제2 전도성 콘택트는 복수의 제2 전도성 콘택트 중 하나이며, 제1 솔더는 복수의 제1 솔더 중 하나이고, 제2 전도성 콘택트 중 개별적인 것은 제1 솔더 중 개별적인 것에 의해 제1 전도성 콘택트 중 개별적인 것에 결합되고, 제1 솔더는 몰드 재료에 내장되고, 제3 전도성 콘택트는 복수의 제3 전도성 콘택트 중 하나이고, 제2 솔더는 복수의 제2 솔더 중 하나이고, 제3 전도성 콘택트 중 개별적인 것은 제2 솔더 중 개별적인 것에 의해 제2 전도성 콘택트 중 개별적인 것에 결합되고, 제2 솔더 및 제3 전도성 콘택트는 몰드 재료 외부에 있는 것을 더 명시한다.
예 A32는 예 A31의 청구 대상을 포함하고, 제1 전도성 콘택트가 50 미크론보다 큰 피치를 갖는 것을 더 명시한다.
예 A33은 예 A31 및 예 A32 중 임의의 것의 청구 대상을 포함하고, 마이크로전자 컴포넌트는 제1 전도성 콘택트와 동일한 마이크로전자 컴포넌트의 면에 복수의 제4 전도성 콘택트를 갖고, 복수의 제5 전도성 콘택트 중 개별적인 것이 복수의 제3 솔더 중 개별적인 것에 의해 제4 전도성 콘택트 중 개별적인 것에 결합되고, 제3 솔더는 몰드 재료에 내장되고, 복수의 제6 전도성 콘택트 중 개별적인 것이 복수의 제4 솔더 중 개별적인 것에 의해 제5 전도성 콘택트 중 개별적인 것에 결합되고, 제4 솔더 및 제6 전도성 콘택트는 몰드 재료 외부에 있고, 제4 전도성 콘택트는 제1 전도성 콘택트의 피치보다 작은 피치를 갖는 것을 더 명시한다.
예 A34는 예 A33의 청구 대상을 포함하고, 제4 전도성 콘택트가 30 미크론 미만인 피치를 갖는 것을 더 명시한다.
예 A35는 예 A33 및 예 A34 중 임의의 것의 청구 대상을 포함하고, 제6 전도성 콘택트가 브리지 컴포넌트의 전도성 콘택트인 것을 더 명시한다.
예 A36은 예 A35의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하는 것을 더 명시한다.
예 A37은 예 A35의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않는 것을 더 명시한다.
예 A38은 예 A35 및 예 A36 중 임의의 것의 청구 대상을 포함하고, 마이크로전자 컴포넌트가 제1 마이크로전자 컴포넌트이고, 마이크로전자 조립체는 복수의 제7 전도성 콘택트를 갖는 제2 마이크로전자 컴포넌트, 복수의 제5 솔더 중 개별적인 것에 의해 제7 전도성 콘택트 중 개별적인 것에 결합되는 복수의 제8 전도성 콘택트 중 개별적인 것 - 제5 솔더는 몰드 재료에 내장되고, 몰드 재료는 제2 마이크로전자 컴포넌트의 측면 주위를 둘러쌈 - , 복수의 제6 솔더 중 개별적인 것에 의해 제8 전도성 콘택트 중 개별적인 것에 결합되는 복수의 제9 전도성 콘택트 중 개별적인 것 - 제6 솔더 및 제9 전도성 콘택트는 몰드 재료의 외부에 있음 - 을 더 포함하고, 제6 전도성 콘택트는 브리지 컴포넌트의 면에 위치되고, 제9 전도성 콘택트는 브리지 컴포넌트의 전도성 콘택트이며, 브리지 컴포넌트의 면에 위치되는 것을 더 명시한다.
예 A39는 예 A38의 청구 대상을 포함하고, 제1 마이크로전자 컴포넌트 및 제2 마이크로전자 컴포넌트가 상이한 두께를 갖는 것을 더 명시한다.
예 A40은 예 A38 및 예 A39 중 임의의 것의 청구 대상을 포함하고, 제7 전도성 콘택트가 30 미크론 미만인 피치를 갖는 것을 더 명시한다.
예 A41은 예 A38 내지 예 A40 중 임의의 것의 청구 대상을 포함하고, 제2 마이크로전자 컴포넌트는 제7 전도성 콘택트와 동일한 마이크로전자 컴포넌트의 면에 복수의 제10 전도성 콘택트를 갖고, 복수의 제11 전도성 콘택트 중 개별적인 것이 복수의 제7 솔더 중 개별적인 것에 의해 제10 전도성 콘택트 중 개별적인 것에 결합되며, 제7 솔더는 몰드 재료에 내장되고, 복수의 제12 전도성 콘택트 중 개별적인 것은 복수의 제8 솔더 중 개별적인 것에 의해 제11 전도성 콘택트 중 개별적인 것에 결합되고, 제8 솔더 및 제12 전도성 콘택트가 몰드 재료 외부에 있고, 제10 전도성 콘택트는 제7 전도성 콘택트의 피치보다 큰 피치를 갖는 것을 더 명시한다.
예 A42는 예 A41의 청구 대상을 포함하고, 제12 전도성 콘택트 및 제3 전도성 컨택트가 기판의 면에 있는 것을 더 명시한다.
예 A43은 예 A42의 청구 대상을 포함하고, 브리지 컴포넌트가 기판의 캐비티 내로 연장되는 것을 더 명시한다.
예 A44는 예 A43의 청구 대상을 포함하고, 캐비티가 기판의 표면 절연 재료내의 캐비티인 것을 더 명시한다.
예 A45는 예 A41 내지 예 A44 중 임의의 것의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 A46은 예 A41 내지 예 A45 중 임의의 것의 청구 대상을 포함하고, 제6 전도성 콘택트가 브리지 컴포넌트의 제1 면에 위치되고, 브리지 컴포넌트가 제1 면의 반대쪽에 있는 제2 면을 갖고, 복수의 제13 전도성 콘택트가 브리지 컴포넌트의 제2 면에 위치되고, 제13 전도성 콘택트 중 개별적인 것이 기판의 복수의 제15 전도성 콘택트 중 개별적인 것에 결합되는 것을 더 명시한다.
예 A47은 예 A41 내지 예 A45 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 제6 전도성 콘택트가 위치되는 브리지 컴포넌트의 면의 반대쪽에 있는 브리지 컴포넌트의 면에 몰드 재료를 포함하는 것을 더 명시한다.
예 A48은 예 A41 내지 예 A47 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트 주위의 언더필 재료를 더 포함한다.
예 A49는 예 A35 내지 예 A48 중 임의의 것의 청구 대상을 포함하고, 제3 전도성 콘택트가 기판의 면에 있는 것을 더 명시한다.
예 A50은 예 A49의 청구 대상을 포함하고, 브리지 컴포넌트가 기판의 캐비티 내로 연장되는 것을 더 명시한다.
예 A51은 예 A50의 청구 대상을 포함하고, 캐비티가 기판의 표면 절연 재료 내의 캐비티인 것을 더 명시한다.
예 A52는 예 A49 내지 예 A51 중 임의의 것의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 A53은 예 A49 내지 예 A52 중 임의의 것의 청구 대상을 포함하고, 제6 전도성 콘택트가 브리지 컴포넌트의 제1 면에 위치되고, 브리지 컴포넌트가 제1 면의 반대쪽에 있는 제2 면을 갖고, 복수의 제13 전도성 콘택트가 브리지 컴포넌트의 제2 면에 위치되고, 제13 전도성 콘택트 중 개별적인 것이 기판의 복수의 제15 전도성 콘택트 중 개별적인 것에 결합되는 것을 더 명시한다.
예 A54는 예 A35 내지 예 A52 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 제6 전도성 콘택트가 위치되는 브리지 컴포넌트의 면의 반대쪽에 있는 브리지 컴포넌트의 면에 몰드 재료를 포함하는 것을 더 명시한다.
예 A55는 예 A35 내지 예 A54 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트 주위의 언더필 재료를 더 포함하는 것을 더 명시한다.
예 A56은 예 A30 내지 예 A55 중 임의의 것의 청구 대상을 포함하고, 제3 전도성 콘택트가 기판의 면에 있다는 것을 더 명시한다.
예 A57은 예 A56의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 A58은 예 A56 및 예 A57 중 임의의 것의 청구 대상을 포함하고, 기판과 몰드 재료 사이의 언더필 재료를 더 포함한다.
예 A59는 마이크로전자 조립체로서, 복수의 제1 전도성 콘택트를 갖는 마이크로전자 컴포넌트, 복수의 제1 솔더 중 개별적인 것에 의해 제1 전도성 콘택트 중 개별적인 것에 결합된 복수의 제2 전도성 콘택트 중 개별적인 것 - 제1 솔더는 몰드 재료에 내장됨 -, 복수의 제2 솔더 중 개별적인 것에 의해 제2 전도성 콘택트 중 개별적인 것에 결합된 복수의 제3 전도성 콘택트 중 개별적인 것, 제1 전도성 콘택트와 동일한 마이크로전자 컴포넌트의 면에 있는 복수의 제4 전도성 콘택트, 복수의 제3 솔더 중 개별적인 것에 의해 제4 전도성 콘택트 중 개별적인 것에 결합된 복수의 제5 전도성 콘택트 중 개별적인 것 - 제3 솔더는 몰드 재료에 내장됨 -, 및 복수의 제4 솔더 중 개별적인 것에 의해 제5 전도성 콘택트 중 개별적인 것에 결합된 복수의 제6 전도성 콘택트 중 개별적인 것 - 제6 전도성 콘택트는 브리지 컴포넌트의 전도성 콘택트임 - 을 포함한다.
예 A60은 예 A59의 청구 대상을 포함하고, 제4 전도성 콘택트가 제1 전도성 콘택트의 피치보다 작은 피치를 갖는 것을 더 명시한다.
예 A61은 예 A59 및 예 A60 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하는 것을 더 명시한다.
예 A62는 예 A59 및 예 A60 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않는 것을 더 명시한다.
예 A63은 예 A59 내지 예 A62 중 임의의 것의 청구 대상을 포함하고, 제1 전도성 콘택트가 50 미크론보다 큰 피치를 갖는 것을 더 명시한다.
예 A64는 예 A59 내지 예 A63 중 임의의 것의 청구 대상을 포함하고, 마이크로전자 컴포넌트는 제1 전도성 콘택트와 동일한 마이크로전자 컴포넌트의 면에 복수의 제4 전도성 콘택트를 갖고, 복수의 제5 전도성 콘택트 중 개별적인 것은 복수의 제3 솔더 중 개별적인 것에 의해 제4 전도성 콘택트 중 개별적인 것에 결합되고, 제3 솔더는 몰드 재료에 내장되고, 복수의 제6 전도성 콘택트 중 개별적인 것은 복수의 제4 솔더 중 개별적인 것에 의해 제5 전도성 콘택트 중 개별적인 것에 결합되고, 제4 솔더 및 제6 전도성 콘택트는 몰드 재료 외부에 있고, 제4 전도성 콘택트는 제1 전도성 콘택트의 피치보다 작은 피치를 갖는 것을 더 명시한다.
예 A65는 예 A64의 청구 대상을 포함하고, 제4 전도성 콘택트가 30 미크론 미만인 피치를 갖는 것을 더 명시한다.
예 A66은 예 A64 및 예 A65 중 임의의 것의 청구 대상을 포함하고, 마이크로전자 컴포넌트는 제1 마이크로전자 컴포넌트이고, 마이크로전자 조립체는 복수의 제7 전도성 콘택트를 갖는 제2 마이크로전자 컴포넌트, 복수의 제5 솔더 중 개별적인 것에 의해 제7 전도성 콘택트 중 개별적인 것에 결합된 복수의 제8 전도성 콘택트 중 개별적인 것 - 제5 솔더는 몰드 재료에 내장되고, 몰드 재료는 제2 마이크로전자 컴포넌트의 측면 주위에 둘러싸임 -, 및 복수의 제6 솔더 중 개별적인 것에 의해 제8 전도성 콘택트 중 개별적인 것에 결합된 복수의 제9 전도성 콘택트 중 개별적인 것 - 제6 솔더 및 제9 전도성 콘택트는 몰드 재료의 외부에 있음 - 을 더 포함하되, 제6 전도성 콘택트는 브리지 컴포넌트의 면에 위치되고, 제9 전도성 콘택트는 브리지 컴포넌트의 전도성 콘택트이며, 브리지 컴포넌트의 면에 위치된다는 것을 더 명시한다.
예 A67은 예 A66의 청구 대상을 포함하고, 제1 마이크로전자 컴포넌트 및 제2 마이크로전자 컴포넌트가 상이한 두께를 갖는다는 것을 더 명시한다.
예 A68은 예 A66 및 예 A67 중 임의의 것의 청구 대상을 포함하고, 제7 전도성 콘택트가 30 미크론 미만인 피치를 갖는 것을 더 명시한다.
예 A69는 예 A66 내지 예 A68 중 임의의 것의 청구 대상을 포함하고, 제2 마이크로전자 컴포넌트는 제7 전도성 콘택트와 동일한 마이크로전자 컴포넌트의 면에 복수의 제10 전도성 콘택트를 갖고, 복수의 제11 전도성 콘택트 중 개별적인 것이 복수의 제7 솔더 중 개별적인 것에 의해 제10 전도성 콘택트 중 개별적인 것에 결합되며, 제7 솔더는 몰드 재료에 내장되고, 복수의 제12 전도성 콘택트 중 개별적인 것이 복수의 제8 솔더 중 개별적인 것에 의해 제11 전도성 콘택트 중 개별적인 것에 결합되고, 제8 솔더 및 제12 전도성 콘택트가 몰드 재료 외부에 있고, 제10 전도성 콘택트는 제7 전도성 콘택트의 피치보다 큰 피치를 갖는 것을 더 명시한다.
예 A70은 예 A69의 청구 대상을 포함하고, 제12 전도성 콘택트 및 제3 전도성 콘택트가 기판의 면에 있음을 더 명시한다.
예 A71은 예 A70의 청구 대상을 포함하고, 브리지 컴포넌트가 기판의 캐비티 내로 연장되는 것을 더 명시한다.
예 A72는 예 A71의 청구 대상을 포함하고, 캐비티가 기판의 표면 절연 재료 내의 캐비티인 것을 더 명시한다.
예 A73은 예 A69 내지 예 A72 중 임의의 것의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 A74는 예 A69 내지 예 A73 중 임의의 것의 청구 대상을 포함하고, 제6 전도성 콘택트가 브리지 컴포넌트의 제1 면에 위치되고, 브리지 컴포넌트가 제1 면의 반대쪽에 있는 제2 면을 갖고, 복수의 제13 전도성 콘택트가 브리지 컴포넌트의 제2 면에 위치되고, 제13 전도성 콘택트 중 개별적인 것이 기판의 복수의 제15 전도성 콘택트 중 개별적인 것에 결합되는 것을 더 명시한다.
예 A75는 예 A69 내지 예 A73 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 제6 전도성 콘택트가 위치되는 브리지 컴포넌트의 면의 반대쪽에 있는 브리지 컴포넌트의 면에 몰드 재료를 포함하는 것을 더 명시한다.
예 A76은 예 A69 내지 예 A75 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트 주위의 언더필 재료를 더 포함한다.
예 A77은 예 A64 내지 예 A76 중 임의의 것의 청구 대상을 포함하고, 제3 전도성 콘택트가 기판의 면에 있음을 더 명시한다.
예 A78은 예 A77의 청구 대상을 포함하고, 브리지 컴포넌트가 기판의 캐비티 내로 연장되는 것을 더 명시한다.
예 A79는 예 A78의 청구 대상을 포함하고, 캐비티가 기판의 표면 절연 재료 내의 캐비티임을 더 명시한다.
예 A80은 예 A77 내지 예 A79 중 임의의 것의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 A81은 예 A77 내지 예 A80 중 임의의 것의 청구 대상을 포함하고, 제6 전도성 콘택트가 브리지 컴포넌트의 제1 면에 위치되고, 브리지 컴포넌트가 제1 면의 반대쪽에 있는 제2 면을 갖고, 복수의 제13 전도성 콘택트가 브리지 컴포넌트의 제2 면에 위치되고, 제13 전도성 콘택트 중 개별적인 것이 기판의 복수의 제15 전도성 콘택트 중 개별적인 것에 결합되는 것을 더 명시한다.
예 A82는 예 A64 내지 예 A81 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 제6 전도성 콘택트가 위치되는 브리지 컴포넌트의 면의 반대쪽에 있는 브리지 컴포넌트의 면에 몰드 재료를 포함하는 것을 더 명시한다.
예 A83은 예 A59 내지 예 A82 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트 주위의 언더필 재료를 더 포함한다.
예 A84는 예 A59 내지 예 A83 중 임의의 것의 청구 대상을 포함하고, 제3 전도성 콘택트가 기판의 면에 있음을 더 명시한다.
예 A85는 예 A84의 청구대상을 포함하고, 기판이 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 A86은 예 A84 및 예 A85 중 임의의 것의 청구 대상을 포함하고, 기판과 몰드 재료 사이의 언더필 재료를 더 포함한다.
예 A87은 전자 디바이스로서, 회로 보드 및 회로 보드에 전도성 결합된 마이크로전자 조립체를 포함하며, 마이크로전자 조립체는 예 A1 내지 예 A86 중 임의의 것의 마이크로전자 조립체 중 임의의 것을 포함한다.
예 A88은 예 A87의 청구 대상을 포함하고, 전자 디바이스가 핸드헬드 컴퓨팅 디바이스, 랩톱 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스, 또는 서버 컴퓨팅 디바이스임을 더 명시한다.
예 A89는 예 A87 및 예 A88 중 임의의 것의 청구 대상을 포함하고, 회로 보드가 마더보드임을 더 명시한다.
예 A90은 예 A87 내지 예 A89 중 임의의 것의 청구 대상을 포함하고, 회로 보드에 통신 가능하게 결합된 디스플레이를 더 포함한다.
예 A91은 예 A90의 청구 대상을 포함하고, 디스플레이가 터치스크린 디스플레이를 포함함을 더 명시한다.
예 A92는 예 A87 내지 예 A91 중 임의의 것의 청구 대상을 포함하고, 회로 보드 및 마이크로전자 조립체 주위의 하우징을 더 포함한다.
예 B1은 마이크로전자 조립체로서, 제1 마이크로전자 컴포넌트, 제2 마이크로전자 컴포넌트, 브리지 컴포넌트 - 제1 마이크로전자 컴포넌트는 브리지 컴포넌트의 제1 면에 결합되고 제2 마이크로전자 컴포넌트는 브리지 컴포넌트의 제1 면에 결합되고, 브리지 컴포넌트는 제1 면의 반대쪽에 있는 제2 면을 가지며, 브리지 컴포넌트는 제2 면에 제1 전도성 콘택트를 포함함 -, 및 제3 전도성 콘택트를 갖는 기판을 포함하고, 브리지 컴포넌트는 적어도 부분적으로 제1 마이크로전자 컴포넌트와 기판 사이에 있고, 브리지 컴포넌트는 적어도 부분적으로 제2 마이크로전자 컴포넌트와 기판 사이에 있고, 제1 전도성 콘택트는 제1 솔더에 의해 제2 전도성 콘택트에 결합되고, 제2 전도성 콘택트는 제2 솔더에 의해 제3 전도성 콘택트에 결합되고, 제2 전도성 콘택트는 제1 전도성 콘택트와 제3 전도성 콘택트 사이에 있다.
예 B2는 예 B1의 청구 대상을 포함하고, 제2 전도성 콘택트가 제2 전도성 콘택트가 내장된 절연 재료의 표면과 동일 평면에 있는 표면을 갖는 것을 더 명시한다.
예 B3은 예 B2의 청구 대상을 포함하고, 제1 마이크로전자 컴포넌트의 제4 전도성 콘택트가 제3 솔더에 의해 제5 전도성 콘택트에 결합되고, 제5 전도성 콘택트는 제4 솔더에 의해 제6 전도성 콘택트에 결합되고, 제6 전도성 콘택트는 기판의 전도성 콘택트이고, 제5 전도성 콘택트는 제4 전도성 콘택트와 제6 전도성 콘택트 사이에 있고, 제6 전도성 콘택트는 브리지 컴포넌트의 풋프린트 외부에 있다는 것을 더 명시한다.
예 B4는 예 B3의 청구 대상을 포함하고, 제5 전도성 콘택트가 절연 재료의 표면과 동일 평면에 있는 표면을 갖는 것을 더 명시한다.
예 B5는 예 B3 및 예 B4 중 임의의 것의 청구 대상을 포함하고, 절연 재료가 제1 절연 재료이고, 마이크로전자 조립체가 제1 절연 재료와 제1 마이크로전자 컴포넌트 사이에 제1 절연 재료와 상이한 제2 절연 재료를 더 포함하는 것을 더 명시한다.
예 B6은 예 B5의 청구 대상을 포함하고, 제1 절연 재료가 레지스트 재료이고, 제2 절연 재료가 몰드 재료임을 더 명시한다.
예 B7은 예 B5 및 예 B6 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 적어도 부분적으로 제1 절연 재료의 개구에 있음을 더 명시한다.
예 B8은 예 B3 내지 예 B7 중 임의의 것의 청구 대상을 포함하고, 제4 전도성 콘택트의 피치가 제1 마이크로전자 컴포넌트를 브리지 컴포넌트에 결합하는 전도성 콘택트의 피치보다 큰 것을 더 명시한다.
예 B9는 예 B8의 청구 대상을 포함하고, 제4 전도성 콘택트의 피치가 50 미크론보다 크다는 것을 더 명시한다.
예 B10은 예 B8 및 예 B9 중 임의의 것의 청구 대상을 포함하고, 제1 마이크로전자 컴포넌트를 브리지 컴포넌트에 결합하는 전도성 콘택트의 피치가 30 미크론 미만임을 더 명시한다.
예 B11은 예 B1 내지 예 B10 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하는 것을 더 명시한다.
예 B12는 예 B1 내지 예 B10 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않는다는 것을 더 명시한다.
예 B13은 예 B1 내지 예 B12 중 임의의 것의 청구 대상을 포함하고, 제3 전도성 콘택트가 절연 재료와 상이한 표면 절연 재료와 접촉하는 것을 더 명시한다.
예 B14는 예 B1 내지 예 B13 중 임의의 것의 청구 대상을 포함하고, 기판과 제1 마이크로전자 컴포넌트 사이의 언더필 재료를 더 포함하고, 언더필 재료는 절연 재료와 상이하다.
예 B15는 예 B1 내지 예 B14 중 임의의 것의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함함을 더 명시한다.
예 B16은 마이크로전자 조립체로서, 제1 전도성 콘택트 및 제2 전도성 콘택트를 포함하는 마이크로전자 컴포넌트, 브리지 컴포넌트 - 브리지 컴포넌트는 브리지 컴포넌트의 면에 제3 전도성 콘택트를 포함하고, 제1 전도성 콘택트는 제1 솔더에 의해 제3 전도성 콘택트에 결합됨 -, 및 제5 전도성 콘택트를 갖는 기판을 포함하고, 브리지 컴포넌트는 적어도 부분적으로 마이크로전자 컴포넌트와 기판 사이에 있고, 제2 전도성 콘택트는 제2 솔더에 의해 제4 전도성 콘택트에 결합되고, 제4 전도성 콘택트는 제3 솔더에 의해 제5 전도성 콘택트에 결합되고, 제4 전도성 콘택트는 제2 전도성 콘택트와 제5 전도성 콘택트 사이에 있다.
예 B17은 예 B16의 청구 대상을 포함하고, 제4 전도성 콘택트가 제4 전도성 콘택트가 내장된 절연 재료의 표면과 동일 평면에 있는 표면을 갖는 것을 더 명시한다.
예 B18은 예 B16 및 예 B17 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트의 면이 제1 면이고, 브리지 컴포넌트가 제1 면의 반대쪽에 있는 제2 면을 포함하고, 제6 전도성 콘택트는 브리지 컴포넌트의 제2 면에 있고, 제7 전도성 콘택트는 기판의 면에 있고, 제6 전도성 콘택트는 제4 솔더에 의해 제7 전도성 콘택트에 결합되는 것을 더 명시한다.
예 B19는 예 B16 내지 예 B18 중 임의의 것의 청구 대상을 포함하고, 제7 전도성 콘택트가 제5 전도성 콘택트와 동일 평면에 있음을 더 명시한다.
예 B20은 예 B16 내지 예 B19 중 임의의 것의 청구 대상을 포함하고, 절연 재료가 제1 절연 재료이고, 마이크로전자 조립체가 제1 절연 재료와 마이크로전자 컴포넌트 사이에 제1 절연 재료와 상이한 제2 절연 재료를 더 포함함을 더 명시한다.
예 B21은 예 B20의 청구 대상을 포함하고, 제1 절연 재료는 저항 재료이고, 제2 절연 재료는 몰드 재료임을 더 명시한다.
예 B22는 예 B20 및 예 B21 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 적어도 부분적으로 제1 절연 재료의 개구에 있음을 더 명시한다.
예 B23은 예 B16 내지 예 B22 중 임의의 것의 청구 대상을 포함하고, 제2 전도성 콘택트의 피치가 제1 전도성 콘택트의 피치보다 큰 것을 더 명시한다.
예 B24는 예 B23의 청구 대상을 포함하고, 제2 전도성 콘택트의 피치가 50 미크론보다 큰 것을 더 명시한다.
예 B25는 예 B23 및 예 B24 중 임의의 것의 청구 대상을 포함하고, 제1 전도성 콘택트의 피치가 30 미크론 미만임을 더 명시한다.
예 B26은 예 B16 내지 예 B25 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함함을 더 명시한다.
예 B27은 예 B16 내지 예 B25 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않음을 더 명시한다.
예 B28은 예 B16 내지 예 B27 중 임의의 것의 청구 대상을 포함하고, 제5 전도성 콘택트가 절연 재료와 상이한 표면 절연 재료와 접촉하는 것을 더 명시한다.
예 B29는 예 B16 내지 예 B28 중 임의의 것의 청구 대상을 포함하고, 기판과 마이크로전자 컴포넌트 사이의 언더필 재료를 더 포함하고, 언더필 재료는 절연 재료와 상이하다.
예 B30은 예 B16 내지 예 B29 중 임의의 것의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함함을 더 명시한다.
예 B31은 마이크로전자 조립체로서, 제1 전도성 콘택트를 포함하는 마이크로전자 컴포넌트, 제2 전도성 콘택트를 포함하는 브리지 컴포넌트, 및 기판을 포함하되, 브리지 컴포넌트는 마이크로전자 컴포넌트와 기판 사이에 결합되고, 제1 전도성 콘택트는 개재 전도성 콘택트에 의해 분리된 2개의 솔더 층에 의해 기판에 결합되고, 제2 전도성 콘택트는 개재 전도성 콘택트에 의해 분리된 2개의 솔더 층에 의해 기판에 결합된다.
예 B32는 예 B31의 청구 대상을 포함하고, 상부 마이크로전자 컴포넌트가 브리지 컴포넌트의 제4 전도성 콘택트에 결합된 제3 전도성 콘택트를 포함하고, 제3 전도성 콘택트가 제1 전도성 콘택트의 피치보다 작은 피치를 갖는 것을 더 명시한다.
예 B33은 예 B32의 청구 대상을 포함하고, 제3 전도성 콘택트가 30 미크론 미만인 피치를 갖는 것을 더 명시한다.
예 B34는 예 B32 및 예 B33 중 임의의 것의 청구 대상을 포함하고, 제1 전도성 콘택트가 50 미크론보다 큰 피치를 갖는 것을 더 명시한다.
예 B35는 예 B31 내지 예 B34 중 임의의 것의 청구 대상을 포함하고, 마이크로전자 조립체가 마이크로전자 컴포넌트와 기판 사이에 절연 재료를 포함하고, 절연 재료가 브리지 컴포넌트와 기판 사이에 있지 않음을 더 명시한다.
예 B36은 예 B35의 청구 대상을 포함하고, 절연 재료가 브리지 컴포넌트와 마이크로전자 컴포넌트 사이에 있지 않음을 더 명시한다.
예 B37은 예 B31 내지 예 B36 중 임의의 것의 청구 대상을 포함하고, 개재 전도성 콘택트가 동일 평면에 있음을 더 명시한다.
예 B38은 예 B31 내지 예 B37 중 임의의 것의 청구 대상을 포함하고, 기판의 전도성 콘택트가 동일 평면에 있음을 더 명시한다.
예 B39는 예 B31 내지 예 B38 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하는 것을 더 명시한다.
예 B40은 예 B31 내지 예 B38 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않는다는 것을 더 명시한다.
예 B41은 예 B31 내지 예 B40 중 임의의 것의 청구 대상을 포함하고, 제3 전도성 콘택트가 절연 재료와 상이한 표면 절연 재료와 접촉하는 것을 더 명시한다.
예 B42는 예 B31 내지 예 B41 중 임의의 것의 청구 대상을 포함하고, 기판과 마이크로전자 컴포넌트 사이의 언더필 재료를 더 포함하고, 언더필 재료는 절연 재료와 상이하다.
예 B43은 예 B31 내지 예 B42 중 임의의 것의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함함을 더 명시한다.
예 B44는 전자 디바이스로서, 회로 보드 및 회로 보드에 전도성 결합된 마이크로전자 조립체를 포함하며, 마이크로전자 조립체는 예 B1 내지 예 B43 중 임의의 것의 마이크로전자 조립체 중 임의의 것을 포함한다.
예 B45는 예 B44의 청구 대상을 포함하고, 전자 디바이스가 핸드헬드 컴퓨팅 디바이스, 랩톱 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스, 또는 서버 컴퓨팅 디바이스임을 더 명시한다.
예 B46은 예 B44 및 예 B45 중 임의의 것의 청구 대상을 포함하고, 회로 보드가 마더보드임을 더 명시한다.
예 B47은 예 B44 내지 예 B46 중 임의의 것의 청구 대상을 포함하고, 회로 보드에 통신가능하게 결합된 디스플레이를 더 포함한다.
예 B48은 예 B47의 청구 대상을 포함하고, 디스플레이가 터치스크린 디스플레이를 포함하는 것을 더 명시한다.
예 B49는 예 B44 내지 예 B48 중 임의의 것의 청구 대상을 포함하고, 회로 보드 및 마이크로전자 조립체 주위의 하우징을 더 포함한다.
예 C1은 마이크로전자 조립체로서, 기판 및 솔더 상호연결부에 의해 기판에 결합된 마이크로전자 컴포넌트를 포함하고, 솔더 상호연결부는 제1 부분 및 제2 부분을 포함하며, 제1 부분은 제2 부분과 기판 사이에 있고, 제1 부분은 연삭된 상부 표면을 갖는다.
예 C2는 예 C1의 청구 대상을 포함하고, 제1 부분이 20 미크론과 50 미크론 사이의 높이를 갖는 것을 더 명시한다.
예 C3은 예 C1 및 예 C2 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트를 더 포함하되, 마이크로전자 컴포넌트는 솔더에 의해 브리지 컴포넌트에 결합되고, 브리지 컴포넌트는 솔더에 의해 기판에 결합되고, 브리지 컴포넌트는 적어도 부분적으로 기판과 마이크로전자 컴포넌트 사이에 있다.
예 C4는 예 C3의 청구 대상을 포함하고, 마이크로전자 컴포넌트는 제1 마이크로전자 컴포넌트이고, 솔더 상호연결부가 제1 솔더 상호연결부이고, 마이크로전자 조립체는 제2 솔더 상호연결부에 의해 기판에 결합된 제2 마이크로전자 컴포넌트를 더 포함하며, 제2 솔더 상호연결부는 제1 부분 및 제2 부분을 포함하고, 제2 솔더 상호연결부의 제1 부분은 제2 솔더 상호연결부의 제2 부분과 기판 사이에 있고, 제2 솔더 상호연결부의 제1 부분은 연삭된 상부 표면을 갖고, 제2 마이크로전자 컴포넌트는 솔더에 의해 브리지 컴포넌트에 결합되고, 브리지 컴포넌트는 적어도 부분적으로 기판과 제2 마이크로전자 컴포넌트 사이에 있음을 더 명시한다.
예 C5는 예 C4의 청구 대상을 포함하고, 제2 솔더 상호연결부의 제1 부분이 20 미크론과 50 미크론 사이의 높이를 갖는 것을 더 명시한다.
예 C6은 예 C3 내지 예 C5 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하는 것을 더 명시한다.
예 C7은 예 C3 내지 예 C5 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않는다는 것을 더 명시한다.
예 C8은 예 C3 내지 예 C7 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 적어도 부분적으로 기판의 캐비티 내에 있음을 더 명시한다.
예 C9는 예 C3 내지 예 C8 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트의 상부 표면이 솔더 상호연결부의 제1 부분의 연삭된 상부 표면과 동일 평면에 있음을 더 명시한다.
예 C10은 예 C3 내지 예 C8 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트의 상부 표면이 솔더 상호연결부의 제1 부분의 연삭된 상부 표면과 동일 평면에 있지 않음을 더 명시한다.
예 C11은 예 C1 내지 예 C10 중 임의의 것의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 C12는 마이크로전자 조립체로서, 기판 및 솔더 상호연결부에 의해 기판에 결합된 마이크로전자 컴포넌트를 포함하고, 개별 솔더 상호연결부는 제1 부분 및 제2 부분을 포함하고, 제1 부분과 제2 부분 사이의 계면은 솔더 상호연결부를 가로질러 동일 평면에 있다.
예 C13은 예 C12의 청구 대상을 포함하고, 제1 부분이 20 미크론과 50 미크론 사이의 높이를 갖는 것을 더 명시한다.
예 C14는 예 C12 및 예 C13 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트를 더 포함하되, 마이크로전자 컴포넌트는 솔더에 의해 브리지 컴포넌트에 결합되고, 브리지 컴포넌트는 솔더에 의해 기판에 결합되고, 브리지 컴포넌트는 적어도 부분적으로 기판과 마이크로전자 컴포넌트 사이에 있다.
예 C15는 예 C14의 청구 대상을 포함하고, 마이크로전자 컴포넌트는 제1 마이크로전자 컴포넌트이고, 솔더 상호연결부가 제1 솔더 상호연결부이고, 마이크로전자 조립체는 제2 솔더 상호연결부에 의해 기판에 결합된 제2 마이크로전자 컴포넌트를 더 포함하며, 제2 솔더 상호연결부는 제1 부분 및 제2 부분을 포함하고, 제2 솔더 상호연결부의 제1 부분은 제2 솔더 상호연결부의 제2 부분과 기판 사이에 있고, 제2 솔더 상호연결부의 제1 부분은 연삭된 상부 표면을 갖고, 제2 마이크로전자 컴포넌트는 솔더에 의해 브리지 컴포넌트에 결합되고, 브리지 컴포넌트는 적어도 부분적으로 기판과 제2 마이크로전자 컴포넌트 사이에 있음을 더 명시한다.
예 C16은 예 C15의 청구 대상을 포함하고, 제2 솔더 상호연결부의 제1 부분이 20 미크론과 50 미크론 사이의 높이를 갖는 것을 더 명시한다.
예 C17은 예 C14 내지 예 C16 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하는 것을 더 명시한다.
예 C18은 예 C14 내지 예 C16 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않는다는 것을 더 명시한다.
예 C19는 예 C14 내지 예 C18 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 적어도 부분적으로 기판의 캐비티 내에 있음을 더 명시한다.
예 C20은 예 C14 내지 예 C19 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트의 상부 표면이 제1 부분과 제2 부분 사이의 계면과 동일 평면에 있음을 더 명시한다.
예 C21은 예 C14 내지 예 C19 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트의 상부 표면이 제1 부분과 제2 부분 사이의 계면과 동일 평면에 있지 않음을 더 명시한다.
예 C22는 예 C12 내지 예 C21 중 임의의 것의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 C23은 마이크로전자 조립체로서, 기판 및 상호연결부에 의해 기판에 결합된 마이크로전자 컴포넌트를 포함하고, 상호연결부는 제1 부분 및 제2 부분을 포함하고, 제1 부분은 솔더를 포함하고, 제1 부분은 제2 부분과 기판 사이에 있고, 제1 부분은 연삭된 상부 표면을 갖는다.
예 C24는 예 C23의 청구 대상을 포함하고, 제1 부분이 20 미크론과 50 미크론 사이의 높이를 갖는 것을 더 명시한다.
예 C25는 예 C23 및 예 C24 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트를 더 포함하되, 마이크로전자 컴포넌트는 솔더에 의해 브리지 컴포넌트에 결합되고, 브리지 컴포넌트는 솔더에 의해 기판에 결합되고, 브리지 컴포넌트는 적어도 부분적으로 기판과 마이크로전자 컴포넌트 사이에 있다.
예 C26은 예 C25의 청구 대상을 포함하고, 마이크로전자 컴포넌트는 제1 마이크로전자 컴포넌트이고, 상호연결부가 제1 상호연결부이고, 마이크로전자 조립체는 제2 상호연결부에 의해 기판에 결합된 제2 마이크로전자 컴포넌트를 더 포함하며, 제2 상호연결부는 제1 부분 및 제2 부분을 포함하고, 제2 상호연결부의 제1 부분은 제2 상호연결부의 제2 부분과 기판 사이에 있고, 제2 상호연결부의 제1 부분은 연삭된 상부 표면을 갖고, 제2 마이크로전자 컴포넌트는 솔더에 의해 브리지 컴포넌트에 결합되고, 브리지 컴포넌트는 적어도 부분적으로 기판과 제2 마이크로전자 컴포넌트 사이에 있음을 더 명시한다.
예 C27은 예 C26의 청구 대상을 포함하고, 제2 상호연결부의 제1 부분이 20 미크론과 50 미크론 사이의 높이를 갖는 것을 더 명시한다.
예 C28은 예 C25 내지 예 C27 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하는 것을 더 명시한다.
예 C29는 예 C25 내지 예 C27 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않는다는 것을 더 명시한다.
예 C30은 예 C25 내지 예 C29 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 적어도 부분적으로 기판의 캐비티 내에 있음을 더 명시한다.
예 C31은 예 C25 내지 예 C30 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트의 상부 표면이 상호연결부의 제1 부분의 연삭된 상부 표면과 동일 평면에 있음을 더 명시한다.
예 C32는 예 C25 내지 예 C30중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트의 상부 표면이 상호연결부의 제1 부분의 연삭된 상부 표면과 동일 평면에 있지 않음을 더 명시한다.
예 C33은 예 C23 내지 예 C32 중 임의의 것의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 C34는 전자 디바이스로서, 회로 보드 및 회로 보드에 전도성 결합된 마이크로전자 조립체를 포함하며, 마이크로전자 조립체는 예 C1 내지 예 C33 중 임의의 것의 마이크로전자 조립체 중 임의의 것을 포함한다.
예 C35는 예 C34의 청구 대상을 포함하고, 전자 디바이스가 핸드헬드 컴퓨팅 디바이스, 랩톱 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스, 또는 서버 컴퓨팅 디바이스임을 더 명시한다.
예 C36은 예 C34 및 예 C35 중 임의의 것의 청구 대상을 포함하고, 회로 보드가 마더보드임을 더 명시한다.
예 C37은 예 C34 내지 예 C36 중 임의의 것의 청구 대상을 포함하고, 회로 보드에 통신가능하게 결합된 디스플레이를 더 포함한다.
예 C38은 예 C37의 청구 대상을 포함하고, 디스플레이가 터치스크린 디스플레이를 포함하는 것을 더 명시한다.
예 C39는 예 C34 내지 예 C38 중 임의의 것의 청구 대상을 포함하고, 회로 보드 및 마이크로전자 조립체 주위의 하우징을 더 포함한다.
예 D1은 마이크로전자 조립체로서, 제1 전도성 콘택트를 갖는 기판, 브리지 컴포넌트의 제1 면 상의 제2 전도성 콘택트 및 상기 브리지 컴포넌트의 반대쪽에 있는 제2 면 상의 제3 전도성 콘택트를 갖는 브리지 컴포넌트 - 제1 전도성 콘택트는 제1 솔더에 의해 제2 전도성 콘택트에 결합되고, 제1 솔더는 제1 전도성 콘택트 및 제2 전도성 콘택트의 측면들과 접촉함 -, 제4 전도성 콘택트를 갖는 마이크로전자 컴포넌트 - 제3 전도성 콘택트는 제2 솔더에 의해 제4 전도성 콘택트에 결합되고, 제3 전도성 콘택트는 제4 전도성 콘택트와 접촉함 - 를 포함한다.
예 D2는 예 D1의 청구 대상을 포함하고, 제2 솔더는 브리지 컴포넌트의 제2 면에서의 다른 전도성 콘택트를 마이크로전자 컴포넌트의 다른 전도성 콘택트에 결합하는 솔더와 접촉하지 않는 것을 더 명시한다.
예 D3은 예 D1 및 예 D2 중 임의의 것의 청구 대상을 포함하고, 제4 전도성 콘택트의 직경은 제3 전도성 콘택트의 직경과 상이한 것을 더 명시한다.
예 D4는 예 D3의 청구 대상을 포함하고, 제3 전도성 콘택트와 제4 전도성 콘택트 중 하나의 직경은 제3 전도성 콘택트와 제4 전도성 콘택트 중 다른 하나의 직경의 60% 미만인 것을 더 명시한다.
예 D5는 예 D3 및 예 D4 중 임의의 것의 청구 대상을 포함하고, 제3 전도성 콘택트와 제4 전도성 콘택트 중 하나의 직경은 제3 전도성 콘택트와 제4 전도성 콘택트 중 다른 하나의 직경의 50% 미만인 것을 더 명시한다.
예 D6은 예 D1 내지 예 D5 중 임의의 것의 청구 대상을 포함하고, 제3 전도성 콘택트의 직경 또는 제4 전도성 콘택트의 직경이 30 미크론 미만임을 더 명시한다.
예 D7은 예 D1 내지 예 D6 중 임의의 것의 청구 대상을 포함하고, 제2 솔더는 제4 전도성 콘택트의 측면들과 접촉하는 것을 더 명시한다.
예 D8은 예 D1 내지 예 D7 중 임의의 것의 청구 대상을 포함하고, 제4 전도성 콘택트가 50 미크론 미만인 피치를 갖는 복수의 제4 전도성 콘택트 중 하나임을 더 명시한다.
예 D9는 예 D1 내지 예 D8 중 임의의 것의 청구 대상을 포함하고, 제4 전도성 콘택트가 30 미크론 미만인 피치를 갖는 복수의 제4 전도성 콘택트 중 하나임을 더 명시한다.
예 D10은 예 D1 내지 예 D9 중 임의의 것의 청구 대상을 포함하고, 제1 전도성 콘택트의 중심은 제2 전도성 콘택트의 중심과 정렬되지 않는 것을 더 명시한다.
예 D11은 예 D1 내지 예 D10 중 임의의 것의 청구 대상을 포함하고, 제1 전도성 콘택트가 50 미크론보다 큰 피치를 갖는 복수의 제1 전도성 콘택트 중 하나임을 더 명시한다.
예 D12는 예 D1 내지 예 D11 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하는 것을 더 명시한다.
예 D13은 예 D1 내지 예 D11 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않는 것을 더 명시한다.
예 D14는 예 D1 내지 예 D13 중 임의의 것의 청구 대상을 포함하고, 기판은 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 D15는 예 D1 내지 예 D14 중 임의의 것의 청구 대상을 포함하고, 마이크로전자 컴포넌트는 제1 마이크로전자 컴포넌트이고, 마이크로전자 조립체는 제2 마이크로전자 컴포넌트를 더 포함하고, 브리지 컴포넌트는 적어도 부분적으로 제2 마이크로전자 컴포넌트와 기판 사이에 있는 것을 더 명시한다.
예 D16은 마이크로전자 조립체로서, 제1 전도성 콘택트를 갖는 기판, 브리지 컴포넌트의 제1 면 상의 제2 전도성 콘택트 및 브리지 컴포넌트의 반대쪽에 있는 제2 면 상의 제3 전도성 콘택트를 갖는 브리지 컴포넌트 - 제1 전도성 콘택트는 제1 솔더에 의해 제2 전도성 콘택트에 결합되고, 제1 솔더는 제1 전도성 콘택트 및 제2 전도성 콘택트의 측면들과 접촉함 - , 및 제4 전도성 콘택트를 갖는 마이크로전자 컴포넌트 - 제3 전도성 콘택트는 제2 솔더에 의해 제4 전도성 콘택트에 결합됨 - 를 포함한다.
예 D17은 예 D16의 청구 대상을 포함하고, 제4 전도성 콘택트의 직경은 제3 전도성 콘택트의 직경보다 작은 것을 더 명시한다.
예 D18은 예 D17의 청구 대상을 포함하고, 제4 전도성 콘택트의 직경은 제3 전도성 콘택트의 직경의 60% 미만인 것을 더 명시한다.
예 D19는 예 D17 및 예 D18 중 임의의 것의 청구 대상을 포함하고, 제4 전도성 콘택트의 직경은 제3 전도성 콘택트의 직경의 50% 미만인 것을 더 명시한다.
예 D20은 예 D17 내지 예 D19 중 임의의 것의 청구 대상을 포함하고, 제4 전도성 콘택트의 직경이 30 미크론 미만임을 더 명시한다.
예 D21은 예 D16 내지 예 D20 중 임의의 것의 청구 대상을 포함하고, 제2 솔더는 제4 전도성 콘택트의 측면들과 접촉하는 것을 더 명시한다.
예 D22는 예 D16 내지 예 D21 중 임의의 것의 청구 대상을 포함하고, 제4 전도성 콘택트가 50 미크론 미만인 피치를 갖는 복수의 제4 전도성 콘택트 중 하나임을 더 명시한다.
예 D23은 예 D16 내지 예 D22 중 임의의 것의 청구 대상을 포함하고, 제4 전도성 콘택트가 30 미크론 미만인 피치를 갖는 복수의 제4 전도성 콘택트 중 하나임을 더 명시한다.
예 D24는 예 D16 내지 예 D23 중 임의의 것의 청구 대상을 포함하고, 제1 전도성 콘택트의 중심은 제2 전도성 콘택트의 중심과 정렬되지 않는 것을 더 명시한다.
예 D25는 예 D16 내지 예 D24 중 임의의 것의 청구 대상을 포함하고, 제1 전도성 콘택트가 50 미크론보다 큰 피치를 갖는 복수의 제1 전도성 콘택트 중 하나임을 더 명시한다.
예 D26은 예 D16 내지 예 D25 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하는 것을 더 명시한다.
예 D27은 예 D16 내지 예 D25 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않는 것을 더 명시한다.
예 D28은 예 D16 내지 예 D27 중 임의의 것의 청구 대상을 포함하고, 기판은 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 D29는 예 D16 내지 예 D28 중 임의의 것의 청구 대상을 포함하고, 마이크로전자 컴포넌트는 제1 마이크로전자 컴포넌트이고, 마이크로전자 조립체는 제2 마이크로전자 컴포넌트를 더 포함하고, 브리지 컴포넌트는 적어도 부분적으로 제2 마이크로전자 컴포넌트와 기판 사이에 있는 것을 더 명시한다.
예 D30은 마이크로전자 조립체로서, 제1 전도성 콘택트를 갖는 기판, 브리지 컴포넌트의 제1 면 상의 제2 전도성 콘택트 및 브리지 컴포넌트의 반대쪽에 있는 제2 면 상의 제3 전도성 콘택트를 갖는 브리지 컴포넌트 - 제1 전도성 콘택트는 제1 솔더에 의해 제2 전도성 콘택트에 결합됨 - , 제4 전도성 콘택트를 갖는 마이크로전자 컴포넌트 - 제3 전도성 콘택트는 제2 솔더에 의해 제4 전도성 콘택트에 결합되고, 제4 전도성 콘택트의 직경은 제3 전도성 콘택의 직경과 상이함 - 를 포함한다.
예 D31은 예 D30의 청구 대상을 포함하고, 제3 전도성 콘택트와 제4 전도성 콘택트 중 하나의 직경은 제3 전도성 콘택트와 제4 전도성 콘택트 중 다른 하나의 직경의 60% 미만인 것을 더 명시한다.
예 D32는 예 D30 및 예 D31 중 임의의 것의 청구 대상을 포함하고, 제3 전도성 콘택트와 제4 전도성 콘택트 중 하나의 직경은 제3 전도성 콘택트와 제4 전도성 콘택트 중 다른 하나의 직경의 50% 미만인 것을 더 명시한다.
예 D33은 예 D30 내지 예 D32 중 임의의 것의 청구 대상을 포함하고, 제3 전도성 콘택트의 직경 또는 제4 전도성 콘택트의 직경이 30 미크론 미만임을 더 명시한다.
예 D34는 예 D30 내지 예 D33 중 임의의 것의 청구 대상을 포함하고, 제2 솔더는 제4 전도성 콘택트의 측면들과 접촉하는 것을 더 명시한다.
예 D35는 예 D30 내지 예 D34 중 임의의 것의 청구 대상을 포함하고, 제4 전도성 콘택트가 50 미크론 미만인 피치를 갖는 복수의 제4 전도성 콘택트 중 하나임을 더 명시한다.
예 D36은 예 D30 내지 예 D35 중 임의의 것의 청구 대상을 포함하고, 제4 전도성 콘택트가 30 미크론 미만인 피치를 갖는 복수의 제4 전도성 콘택트 중 하나임을 더 명시한다.
예 D37은 예 D30 내지 예 D36 중 임의의 것의 청구 대상을 포함하고, 제1 솔더가 제1 전도성 콘택트 및 제2 전도성 콘택트의 측면들과 접촉하는 것을 더 명시한다.
예 D38은 예 D30 내지 예 D37 중 임의의 것의 청구 대상을 포함하고, 제1 전도성 콘택트의 중심은 제2 전도성 콘택트의 중심과 정렬되지 않는 것을 더 명시한다.
예 D39는 예 D30 내지 예 D38 중 임의의 것의 청구 대상을 포함하고, 제1 전도성 콘택트가 50 미크론보다 큰 피치를 갖는 복수의 제1 전도성 콘택트 중 하나임을 더 명시한다.
예 D40은 예 D30 내지 예 D39 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하는 것을 더 명시한다.
예 D41은 예 D30 내지 예 D39 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않는 것을 더 명시한다.
예 D42는 예 D30 내지 예 D41 중 임의의 것의 청구 대상을 포함하고, 기판은 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 D43은 예 D30 내지 예 D42 중 임의의 것의 청구 대상을 포함하고, 마이크로전자 컴포넌트는 제1 마이크로전자 컴포넌트이고, 마이크로전자 조립체는 제2 마이크로전자 컴포넌트를 더 포함하고, 브리지 컴포넌트는 적어도 부분적으로 제2 마이크로전자 컴포넌트와 기판 사이에 있는 것을 더 명시한다.
예 D44는 마이크로전자 조립체로서, 제1 전도성 콘택트를 갖는 기판, 브리지 컴포넌트의 제1 면 상의 제2 전도성 콘택트 및 브리지 컴포넌트의 반대쪽에 있는 제2 면 상의 제3 전도성 콘택트를 갖는 브리지 컴포넌트 - 제1 전도성 콘택트는 제1 솔더에 의해 제2 전도성 콘택트에 결합됨 - , 제4 전도성 콘택트를 갖는 마이크로전자 컴포넌트 - 제3 전도성 콘택트는 제2 솔더에 의해 제4 전도성 콘택트에 결합되고, 제3 전도성 콘택트는 제4 전도성 콘택트와 접촉하며, 제2 솔더는 브리지 컴포넌트의 제2 면에서의 다른 전도성 콘택트를 마이크로전자 컴포넌트의 다른 전도성 콘택트에 결합하는 솔더와 접촉하지 않음 - 를 포함한다.
예 D45는 예 D44의 청구 대상을 포함하고, 제2 솔더는 제4 전도성 콘택트의 측면들과 접촉하는 것을 더 명시한다.
예 D46은 예 D44 및 예 D45 중 임의의 것의 청구 대상을 포함하고, 제4 전도성 콘택트가 50 미크론 미만인 피치를 갖는 복수의 제4 전도성 콘택트 중 하나임을 더 명시한다.
예 D47은 예 D44 내지 예 D46 중 임의의 것의 청구 대상을 포함하고, 제4 전도성 콘택트가 30 미크론 미만인 피치를 갖는 복수의 제4 전도성 콘택트 중 하나임을 더 명시한다.
예 D48은 예 D44 내지 예 D47 중 임의의 것의 청구 대상을 포함하고, 제1 솔더가 제1 전도성 콘택트 및 제2 전도성 콘택트의 측면들과 접촉하는 것을 더 명시한다.
예 D49는 예 D44 내지 예 D48 중 임의의 것의 청구 대상을 포함하고, 제1 전도성 콘택트의 중심은 제2 전도성 콘택트의 중심과 정렬되지 않는 것을 더 명시한다.
예 D50은 예 D44 내지 예 D49 중 임의의 것의 청구 대상을 포함하고, 제1 전도성 콘택트가 50 미크론보다 큰 피치를 갖는 복수의 제1 전도성 콘택트 중 하나임을 더 명시한다.
예 D51은 예 D44 내지 예 D50 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하는 것을 더 명시한다.
예 D52는 예 D44 내지 예 D50 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않는 것을 더 명시한다.
예 D53은 예 D44 내지 예 D52 중 임의의 것의 청구 대상을 포함하고, 기판은 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 D54는 예 D44 내지 예 D53 중 임의의 것의 청구 대상을 포함하고, 마이크로전자 컴포넌트는 제1 마이크로전자 컴포넌트이고, 마이크로전자 조립체는 제2 마이크로전자 컴포넌트를 더 포함하고, 브리지 컴포넌트는 적어도 부분적으로 제2 마이크로전자 컴포넌트와 기판 사이에 있는 것을 더 명시한다.
예 D55는 전자 디바이스로서, 회로 보드 및 회로 보드에 전도성 결합된 마이크로전자 조립체를 포함하며, 마이크로전자 조립체는 예 D1 내지 예 D54 중 임의의 것의 마이크로전자 조립체 중 임의의 것을 포함한다.
예 D56은 예 D55의 청구 대상을 포함하고, 전자 디바이스가 핸드헬드 컴퓨팅 디바이스, 랩톱 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스, 또는 서버 컴퓨팅 디바이스임을 더 명시한다.
예 D57은 예 D55 및 예 D56 중 임의의 것의 청구 대상을 포함하고, 회로 보드가 마더보드임을 더 명시한다.
예 D58은 예 D55 내지 예 D57 중 임의의 것의 청구 대상을 포함하고, 회로 보드에 통신가능하게 결합된 디스플레이를 더 포함한다.
예 D59는 예 D58의 청구 대상을 포함하고, 디스플레이가 터치스크린 디스플레이를 포함하는 것을 더 명시한다.
예 D60은 예 D55 내지 예 D59 중 임의의 것의 청구 대상을 포함하고, 회로 보드 및 마이크로전자 조립체 주위의 하우징을 더 포함한다.
예 E1은 마이크로전자 조립체로서, 마이크로전자 컴포넌트, 기판 및 패치 구조체를 포함하되, 패치 구조체는 마이크로전자 컴포넌트와 기판 사이에 결합되고, 패치 구조체는 내장형 브리지 컴포넌트를 포함하고, 패치 구조체는 전도성 필라의 스택을 포함하고, 전도성 필라의 직경은 기판으로부터 마이크로전자 컴포넌트로의 방향으로 증가한다.
예 E2는 예 E1의 청구 대상을 포함하고, 패치 구조체가 제1 피치를 갖는 제1 상호연결부 및 제2 피치를 갖는 제2 상호연결부에 의해 마이크로전자 컴포넌트에 결합되고, 제1 피치가 제2 피치보다 작은 것을 더 명시한다.
예 E3은 예 E2의 청구 대상을 포함하고, 제1 상호연결부가 브리지 컴포넌트와 마이크로전자 컴포넌트 사이의 체적 내에 있음을 더 명시한다.
예 E4는 예 E1 내지 예 E3 중 임의의 것의 청구 대상을 포함하고, 패치 구조체가 제1 면 및 반대쪽에 있는 제2 면을 갖고, 제2 면이 제1 면과 마이크로전자 컴포넌트 사이에 있고, 패치 구조체는 브리지 컴포넌트와 제2 면 사이에 솔더를 포함하는 것을 더 명시한다.
예 E5는 예 E1 내지 예 E4 중 임의의 것의 청구 대상을 포함하고, 마이크로전자 컴포넌트가 제1 마이크로전자 컴포넌트이고, 마이크로전자 조립체가 제2 마이크로전자 컴포넌트를 포함하고, 패치 구조체가 제2 마이크로전자 컴포넌트와 기판 사이에 결합된다는 것을 더 명시한다.
예 E6은 예 E5의 청구 대상을 포함하고, 패치 구조체가 제1 피치를 갖는 제1 상호연결부 및 제2 피치를 갖는 제2 상호연결부에 의해 제2 마이크로전자 컴포넌트에 결합되고, 제1 피치가 제2 피치보다 작은 것을 더 명시한다.
예 E7은 예 E6의 청구 대상을 포함하고, 제1 상호연결부가 브리지 컴포넌트와 제2 마이크로전자 컴포넌트 사이의 체적 내에 있다는 것을 더 명시한다.
예 E8은 예 E1 내지 예 E7 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하는 것을 더 명시한다.
예 E9는 예 E1 내지 예 E7 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않는 것을 더 명시한다.
예 E10은 예 E1 내지 예 E9 중 임의의 것의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 E11은 마이크로전자 조립체로서, 마이크로전자 컴포넌트, 기판, 및 패치 구조체를 포함하되, 패치 구조체는 마이크로전자 컴포넌트와 기판 사이에 결합되고, 패치 구조체는 내장형 브리지 컴포넌트를 포함하고, 패치 구조체는 제1 면 및 반대쪽에 있는 제2 면을 갖고, 제2 면은 제1 면과 마이크로전자 컴포넌트 사이에 있고, 패치 구조체는 브리지 컴포넌트와 제2 면 사이에 솔더를 포함한다.
예 E12는 예 E11의 청구 대상을 포함하고, 패치 구조체가 제1 피치를 갖는 제1 상호연결부 및 제2 피치를 갖는 제2 상호연결부에 의해 마이크로전자 컴포넌트에 결합되고, 제1 피치가 제2 피치보다 작은 것을 더 명시한다.
예 E13은 예 E12의 청구 대상을 포함하고, 제1 상호연결부가 브리지 컴포넌트와 마이크로전자 컴포넌트 사이의 체적 내에 있음을 더 명시한다.
예 E14는 예 E11 내지 예 E13 중 임의의 것의 청구 대상을 포함하고, 패치 구조체는 전도성 필라의 스택을 포함하고, 전도성 필라의 직경은 기판으로부터 마이크로전자 컴포넌트로의 방향으로 증가하는 것을 더 명시한다.
예 E15는 예 E11 내지 예 E14 중 임의의 것의 청구 대상을 포함하고, 마이크로전자 컴포넌트가 제1 마이크로전자 컴포넌트이고, 마이크로전자 조립체가 제2 마이크로전자 컴포넌트를 포함하고, 패치 구조체가 제2 마이크로전자 컴포넌트와 기판 사이에 결합된다는 것을 더 명시한다.
예 E16은 예 E15의 청구 대상을 포함하고, 패치 구조체가 제1 피치를 갖는 제1 상호연결부 및 제2 피치를 갖는 제2 상호연결부에 의해 제2 마이크로전자 컴포넌트에 결합되고, 제1 피치가 제2 피치보다 작은 것을 더 명시한다.
예 E17은 예 E16의 청구 대상을 포함하고, 제1 상호연결부가 브리지 컴포넌트와 제2 마이크로전자 컴포넌트 사이의 체적 내에 있다는 것을 더 명시한다.
예 E18은 예 E11 내지 예 E17 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하는 것을 더 명시한다.
예 E19는 예 E11 내지 예 E17 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않는 것을 더 명시한다.
예 E20은 예 E11 내지 예 E19 중 임의의 것의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 E21은 마이크로전자 조립체로서, 마이크로전자 컴포넌트, 기판, 및 패치 구조체를 포함하되, 패치 구조체는 마이크로전자 컴포넌트와 기판 사이에 결합되고, 패치 구조체는 제1 면 및 대향하는 제2 면을 갖고, 제2 면은 제1 면과 마이크로전자 컴포넌트 사이에 있고, 패치 구조체는 내장형 브리지 컴포넌트를 포함하고, 패치 구조체는 전도성 필라를 포함하고, 전도성 필라의 직경은 제2 면에 근접한 전도성 필라의 직경보다 작다.
예 E22는 예 E21의 청구 대상을 포함하고, 패치 구조체가 제1 피치를 갖는 제1 상호연결부 및 제2 피치를 갖는 제2 상호연결부에 의해 마이크로전자 컴포넌트에 결합되고, 제1 피치가 제2 피치보다 작은 것을 더 명시한다.
예 E23은 예 E22의 청구 대상을 포함하고, 제1 상호연결부가 브리지 컴포넌트와 마이크로전자 컴포넌트 사이의 체적 내에 있음을 더 명시한다.
예 E24는 예 E21 내지 예 E23 중 임의의 것의 청구 대상을 포함하고, 패치 구조체가 브리지 컴포넌트와 제2 면 사이에 솔더를 포함하는 것을 더 명시한다.
예 E25는 예 E21 내지 예 E24 중 임의의 것의 청구 대상을 포함하고, 마이크로전자 컴포넌트가 제1 마이크로전자 컴포넌트이고, 마이크로전자 조립체가 제2 마이크로전자 컴포넌트를 포함하고, 패치 구조체가 제2 마이크로전자 컴포넌트와 기판 사이에 결합된다는 것을 더 명시한다.
예 E26은 예 E25의 청구 대상을 포함하고, 패치 구조체가 제1 피치를 갖는 제1 상호연결부 및 제2 피치를 갖는 제2 상호연결부에 의해 제2 마이크로전자 컴포넌트에 결합되고, 제1 피치가 제2 피치보다 작은 것을 더 명시한다.
예 E27은 예 E26의 청구 대상을 포함하고, 제1 상호연결부가 브리지 컴포넌트와 제2 마이크로전자 컴포넌트 사이의 체적 내에 있다는 것을 더 명시한다.
예 E28은 예 E21 내지 예 E27 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하는 것을 더 명시한다.
예 E29는 예 E21 내지 예 E27 중 임의의 것의 청구 대상을 포함하고, 브리지 컴포넌트가 트랜지스터를 포함하지 않는 것을 더 명시한다.
예 E30은 예 E21 내지 예 E29 중 임의의 것의 청구 대상을 포함하고, 기판이 유기 유전체 재료를 포함하는 것을 더 명시한다.
예 E31은 전자 디바이스로서, 회로 보드 및 회로 보드에 전도성 결합된 마이크로전자 조립체를 포함하며, 마이크로전자 조립체는 예 E1 내지 예 E30 중 임의의 것의 마이크로전자 조립체 중 임의의 것을 포함한다.
예 E32는 예 E31의 청구 대상을 포함하고, 전자 디바이스가 핸드헬드 컴퓨팅 디바이스, 랩톱 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스, 또는 서버 컴퓨팅 디바이스임을 더 명시한다.
예 E33은 예 E31 및 예 E32 중 임의의 것의 청구 대상을 포함하고, 회로 보드가 마더보드임을 더 명시한다.
예 E34는 예 E31 내지 예 E33 중 임의의 것의 청구 대상을 포함하고, 회로 보드에 통신가능하게 결합된 디스플레이를 더 포함한다.
예 E35는 예 E34의 청구 대상을 포함하고, 디스플레이가 터치스크린 디스플레이를 포함하는 것을 더 명시한다.
예 E36은 예 E31 내지 예 E35 중 임의의 것의 청구 대상을 포함하고, 회로 보드 및 마이크로전자 조립체 주위의 하우징을 더 포함한다.
예 F1은 본 명세서에 개시된 방법 중 임의의 것을 포함하는 마이크로전자 구조체를 제조하는 방법이다.
예 F2는 본 명세서에 개시된 방법 중 임의의 것을 포함하는 마이크로전자 조립체를 제조하는 방법이다.

Claims (20)

  1. 마이크로전자 조립체로서,
    제1 마이크로전자 컴포넌트와,
    제2 마이크로전자 컴포넌트와,
    브리지 컴포넌트- 상기 제1 마이크로전자 컴포넌트는 상기 브리지 컴포넌트의 제1 면에 결합되고 상기 제2 마이크로전자 컴포넌트는 상기 브리지 컴포넌트의 제1 면에 결합되고, 상기 브리지 컴포넌트는 상기 제1 면의 반대쪽에 있는 제2 면을 가지며, 상기 브리지 컴포넌트는 상기 제2 면에 제1 전도성 콘택트를 포함함 -와,
    제3 전도성 콘택트를 갖는 기판- 상기 브리지 컴포넌트는 적어도 부분적으로 상기 제1 마이크로전자 컴포넌트와 상기 기판 사이에 있고, 상기 브리지 컴포넌트는 적어도 부분적으로 상기 제2 마이크로전자 컴포넌트와 상기 기판 사이에 있고, 상기 제1 전도성 콘택트는 제1 솔더에 의해 제2 전도성 콘택트에 결합되고, 상기 제2 전도성 콘택트는 제2 솔더에 의해 상기 제3 전도성 콘택트에 결합되고, 상기 제2 전도성 콘택트는 상기 제1 전도성 콘택트와 상기 제3 전도성 콘택트 사이에 있는
    마이크로전자 조립체.
  2. 제1항에 있어서,
    상기 제2 전도성 콘택트는 상기 제2 전도성 콘택트가 내장된 절연 재료의 표면과 동일 평면에 있는 표면을 갖는
    마이크로전자 조립체.
  3. 제2항에 있어서,
    상기 제1 마이크로전자 컴포넌트의 제4 전도성 콘택트가 제3 솔더에 의해 제5 전도성 콘택트에 결합되고, 상기 제5 전도성 콘택트는 제4 솔더에 의해 제6 전도성 콘택트에 결합되고, 상기 제6 전도성 콘택트는 상기 기판의 전도성 콘택트이고, 상기 제5 전도성 콘택트는 상기 제4 전도성 콘택트와 상기 제6 전도성 콘택트 사이에 있고, 상기 제6 전도성 콘택트는 상기 브리지 컴포넌트의 풋프린트 외부에 있는
    마이크로전자 조립체.
  4. 제3항에 있어서,
    상기 제5 전도성 콘택트는 상기 절연 재료의 표면과 동일 평면에 있는 표면을 갖는
    마이크로전자 조립체.
  5. 제3항에 있어서,
    상기 절연 재료는 제1 절연 재료이고, 상기 마이크로전자 조립체는 상기 제1 절연 재료와 상기 제1 마이크로전자 컴포넌트 사이에 상기 제1 절연 재료와 상이한 제2 절연 재료를 더 포함하는
    마이크로전자 조립체.
  6. 제5항에 있어서,
    상기 제1 절연 재료는 레지스트 재료이고, 상기 제2 절연 재료는 몰드 재료인
    마이크로전자 조립체.
  7. 제5항에 있어서,
    상기 브리지 컴포넌트는 적어도 부분적으로 상기 제1 절연 재료의 개구에 있는
    마이크로전자 조립체.
  8. 제3항에 있어서,
    상기 제4 전도성 콘택트의 피치가 상기 제1 마이크로전자 컴포넌트를 상기 브리지 컴포넌트에 결합하는 상기 전도성 콘택트의 피치보다 큰
    마이크로전자 조립체.
  9. 마이크로전자 조립체로서,
    제1 전도성 콘택트 및 제2 전도성 콘택트를 포함하는 마이크로전자 컴포넌트와,
    브리지 컴포넌트- 상기 브리지 컴포넌트는 상기 브리지 컴포넌트의 면에 제3 전도성 콘택트를 포함하고, 상기 제1 전도성 콘택트는 제1 솔더에 의해 제3 전도성 콘택트에 결합됨 -와,
    제5 전도성 콘택트를 갖는 기판- 상기 브리지 컴포넌트는 적어도 부분적으로 상기 마이크로전자 컴포넌트와 상기 기판 사이에 있고, 상기 제2 전도성 콘택트는 제2 솔더에 의해 제4 전도성 콘택트에 결합되고, 상기 제4 전도성 콘택트는 제3 솔더에 의해 상기 제5 전도성 콘택트에 결합되고, 상기 제4 전도성 콘택트는 상기 제2 전도성 콘택트와 상기 제5 전도성 콘택트 사이에 있는
    마이크로전자 조립체.
  10. 제9항에 있어서,
    상기 제4 전도성 콘택트는 상기 제4 전도성 콘택트가 내장된 절연 재료의 표면과 동일 평면에 있는 표면을 갖는
    마이크로전자 조립체.
  11. 제10항에 있어서,
    상기 절연 재료는 제1 절연 재료이고, 상기 마이크로전자 조립체는 상기 제1 절연 재료와 상기 마이크로전자 컴포넌트 사이에 상기 제1 절연 재료와 상이한 제2 절연 재료를 더 포함하는
    마이크로전자 조립체.
  12. 제9항에 있어서,
    상기 브리지 컴포넌트의 면이 제1 면이고, 상기 브리지 컴포넌트는 상기 제1 면의 반대쪽에 있는 제2 면을 포함하고, 제6 전도성 콘택트가 상기 브리지 컴포넌트의 제2 면에 있고, 제7 전도성 콘택트가 상기 기판의 면에 있고, 상기 제6 전도성 콘택트가 제4 솔더에 의해 상기 제7 전도성 콘택트에 결합되는
    마이크로전자 조립체.
  13. 제12항에 있어서,
    상기 제7 전도성 콘택트는 상기 제5 전도성 콘택트와 동일 평면에 있는
    마이크로전자 조립체.
  14. 마이크로전자 조립체로서,
    제1 전도성 콘택트를 포함하는 마이크로전자 컴포넌트와,
    제2 전도성 콘택트를 포함하는 브리지 컴포넌트와,
    기판을 포함하되,
    상기 브리지 컴포넌트는 상기 마이크로전자 컴포넌트와 상기 기판 사이에 결합되고, 상기 제1 전도성 콘택트는 개재 전도성 콘택트(intervening conductive contacts)에 의해 분리된 2개의 솔더 층에 의해 상기 기판에 결합되고, 상기 제2 전도성 콘택트는 개재 전도성 콘택트에 의해 분리된 2개의 솔더 층에 의해 상기 기판에 결합된
    마이크로전자 조립체.
  15. 제14항에 있어서,
    상기 마이크로전자 컴포넌트는 상기 브리지 컴포넌트의 제4 전도성 콘택트에 결합된 제3 전도성 콘택트를 포함하고, 상기 제3 전도성 콘택트는 상기 제1 전도성 콘택트의 피치보다 작은 피치를 갖는
    마이크로전자 조립체.
  16. 제15항에 있어서,
    상기 제3 전도성 콘택트는 상기 제1 절연 재료와 상이한 표면 절연 재료와 접촉하는
    마이크로전자 조립체.
  17. 제14항에 있어서,
    상기 마이크로전자 조립체는 상기 마이크로전자 컴포넌트와 상기 기판 사이에 절연 재료를 포함하고, 상기 절연 재료는 상기 브리지 컴포넌트와 상기 기판 사이에 있지 않는
    마이크로전자 조립체.
  18. 제17항에 있어서,
    상기 절연 재료는 상기 브리지 컴포넌트와 상기 마이크로전자 컴포넌트 사이에 있지 않는
    마이크로전자 조립체.
  19. 제14항 내지 제18항 중 어느 한 항에 있어서,
    상기 개재 전도성 콘택트는 동일 평면에 있는
    마이크로전자 조립체.
  20. 제14항 내지 제18항 중 어느 한 항에 있어서,
    상기 기판의 전도성 콘택트는 동일 평면에 있는
    마이크로전자 조립체.
KR1020210158519A 2020-12-18 2021-11-17 브리지를 포함하는 마이크로전자 구조체 KR20220088305A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/126,629 2020-12-18
US17/126,629 US20220199535A1 (en) 2020-12-18 2020-12-18 Microelectronic structures including bridges

Publications (1)

Publication Number Publication Date
KR20220088305A true KR20220088305A (ko) 2022-06-27

Family

ID=78008093

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210158519A KR20220088305A (ko) 2020-12-18 2021-11-17 브리지를 포함하는 마이크로전자 구조체

Country Status (4)

Country Link
US (1) US20220199535A1 (ko)
EP (1) EP4016593A1 (ko)
KR (1) KR20220088305A (ko)
CN (1) CN114725050A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11682465B2 (en) * 2021-09-30 2023-06-20 Ati Technologies Ulc Reliable through-silicon vias

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8884431B2 (en) * 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
JP2013110264A (ja) * 2011-11-21 2013-06-06 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
TWI701782B (zh) * 2016-01-27 2020-08-11 美商艾馬克科技公司 半導體封裝以及其製造方法

Also Published As

Publication number Publication date
EP4016593A1 (en) 2022-06-22
US20220199535A1 (en) 2022-06-23
CN114725050A (zh) 2022-07-08

Similar Documents

Publication Publication Date Title
US20210134731A1 (en) Embedded die on interposer packages
US20200395300A1 (en) Substrateless double-sided embedded multi-die interconnect bridge
US20230238368A1 (en) Microelectronic assemblies having an integrated capacitor
EP4016619A2 (en) Microelectronic structures including bridges
EP4016592A1 (en) Microelectronic structures including bridges
NL2029640B1 (en) Microelectronic structures including glass cores
KR20210119868A (ko) 집적 회로 패키지 지지체의 자기 구조물
KR20220088305A (ko) 브리지를 포함하는 마이크로전자 구조체
NL2029703B1 (en) Microelectronic structures including bridges
US20220270976A1 (en) Microelectronic assemblies including bridges
US11817369B2 (en) Lids for integrated circuit packages with solder thermal interface materials
KR20220088304A (ko) 브리지를 포함하는 마이크로전자 구조체
KR20220088303A (ko) 브리지를 포함하는 마이크로전자 구조체
US20240136292A1 (en) Microelectronic structures including bridges
WO2022178814A1 (en) Integrated circuit supports with microstrips
WO2022178822A1 (en) Integrated circuit supports with microstrips