KR20220085301A - 표시장치 및 그 구동방법 - Google Patents

표시장치 및 그 구동방법 Download PDF

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Abstract

본 발명의 실시예들은, 구동 트랜지스터의 드레인 노드 및 소스 노드 중 하나와 제2게이트 노드 사이 제2스토리지 캐패시터를 활용하여 다이오드 연결 방식의 구동 회로에서 구동 트랜지스터의 문턱전압을 안정적으로 포지티브 값으로 이동시켜 보상성능을 향상시킬 수 있다.

Description

표시장치 및 그 구동방법{DISPLAY DEVICE AND DRIVING METHOD TRHEROF}
본 발명의 실시예들은 영상을 표시하는 표시장치 및 그 구동방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하는 표시장치에 대한 다양한 요구가 증가하고 있으며, 액정 표시장치(Liquid Crystal Display Device), 플라즈마 표시장치(Plasma Display Device), 유기발광 표시장치(Organic Light Emitting Display Device) 등과 같은 다양한 유형의 표시장치가 활용되고 있다.
표시장치는 구동 트랜지스터를 포함하는 구동회로를 포함하고 있다. 구동 트랜지스터의 채널층의 상부 또는 하부에 하나의 게이트전극을 이용하여 데이터 전압을 인가하여 구동 트랜지스터를 구동하고 있다.
또한, 표시장치는 구동 트랜지스터의 소스와 드레인 중 하나와 게이트 사이 하나의 스토리지 캐패시터만을 배치하여 데이터 전압을 한 프레임동안 저장 및 유지하고 있다.
본 발명의 실시예들의 목적은, 구동 트랜지스터의 문턱전압의 보상성능을 향상시키는 표시장치 및 그 구동방법을 제공하는 데 있다.
본 발명의 실시예들의 목적은, 리셋 전압의 편차를 없애고 구동시 잔상을 생기지 않게 하는 표시장치 및 그 구동방법을 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들은, 하나의 스토리지 캐패시터에 형성된 샘플링 전압에 의해 구동 트랜지스터가 동작하는 패스트 모드를 사용하여 샘플링 전압을 센싱하는 샘플링을 수행하고, 다른 스토리지 캐패시터에 형성된 데이터 전압에 의해 구동 트랜지스터가 동작하는 슬로우 모드를 사용하여 데이터 쓰기를 수행할 수 있다.
일 측면에서, 본 발명의 실시예들은, 유기발광다이오드, 데이터 전압을 공급하는 제1트랜지스터, 유기발광다이오드의 전극들 중 하나와 구동전압을 공급하는 구동전압 공급 라인 사이에 전기적으로 연결되고 제1게이트 노드와 제2게이트 노드를 포함하고 소스 노드 및 드레인 노드 중 하나가 제1트랜지스터와 전기적으로 연결된 제2트랜지스터, 제2트랜지스터의 소스 노드 및 드레인 노드 중 다른 하나와 제1게이트 노드 사이에 전기적으로 연결된 제3트랜지스터, 제2트랜지스터의 소스 노드 및 드레인 노드 중 다른 하나와 전기적으로 연결되어 구동전압을 인가하는 제4트랜지스터, 제2트랜지스터와 유기발광다이오드 사이를 전기적으로 연결하는 제5트랜지스터, 제5트랜지스터의 소스 노드 및 드레인 드레인 노드 중 하나와 유기발광다이오드의 전극들 중 하나에 제1초기화 전압을 공급하는 제6트랜지스터, 제2트랜지스터의 상기 제1게이트 노드와 유기발광다이오드의 전극들 중 하나 사이에 전기적으로 연결된 제1스토리지 캐패시터, 제2트랜지스터의 상기 제2게이트 노드와 전기적으로 연결된 제7트랜지스터, 및 제2트랜지스터의 제2게이트 노드와 제2트랜지스터의 소스 노드 및 드레인 노드 중 다른 하나 사이에 전기적으로 연결된 제2스토리지 캐패시터를 포함하는 표시장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, 유기발광다이오드와, 데이터 전압을 공급하는 제1트랜지스터, 유기발광다이오드의 전극들 중 하나와 구동전압을 공급하는 구동전압 공급 라인 사이에 전기적으로 연결되고 제1게이트 노드와 제2게이트 노드를 포함하고 소스 노드 및 드레인 노드 중 하나가 제1트랜지스터와 전기적으로 연결된 제2트랜지스터, 제2트랜지스터의 소스 노드 및 드레인 노드 중 다른 하나와 제1게이트 노드 사이에 전기적으로 연결된 제3트랜지스터, 제2트랜지스터의 소스 노드 및 드레인 노드 중 다른 하나와 전기적으로 연결되어 구동전압을 인가하는 제4트랜지스터, 제2트랜지스터와 유기발광다이오드 사이를 전기적으로 연결하는 제5트랜지스터, 제5트랜지스터의 소스 노드 및 드레인 드레인 노드 중 하나와 유기발광다이오드의 전극들 중 하나에 초기화 전압을 공급하는 제6트랜지스터, 제2트랜지스터의 제1게이트 노드와 유기발광다이오드의 전극들 중 하나 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하는 구동회로를 포함하는 표시장치를 제공한다.
또 다른 측면에서, 본 발명의 실시예들은, 제2트랜지스터의 소스 노드 및 드레인 노드 중 하나와 제1게이트 노드가 다이오드 연결되고 제2트랜지스터의 소스 노드 및 드레인 노드 중 하나와 제1게이트 노드가 구동전압으로 초기화되는 단계, 제6트랜지스터와 제5트랜지스터가 턴-온되어 제1초기화 전압이 제2트랜지스터의 소스 노드 및 드레인 노드 중 다른 하나에 인가되어 제2트랜지스터의 소스 노드 및 드레인 노드 중 다른 하나가 초기화 전압으로 리셋되는 세팅 단계, 제3트랜지스터가 턴-온되어 제2트랜지스터의 소스 노드 및 드레인 노드 중 하나와 제1게이트 노드가 다이오드 연결된 상태에서, 제1트랜지스터가 턴-온되어 데이터 전압이 제2트랜지스터의 소스 노드 및 드레인 노드 중 다른 하나에 인가되는 단계, 및 데이터 전압에 대응하는 제2트랜지스터의 구동 전류에 의해 유기발광다이오드가 발광하는 단계를 포함하는, 표시장치의 구동방법을 제공한다.
본 발명의 실시예들에 따른 표시장치 및 그 구동방법에 의하면, 구동 트랜지스터의 소스 노드 및 드레인 노드 중 하나와 제2게이트 노드 사이 제2스토리지 캐패시터를 활용하여 다이오드 연결 방식의 구동 회로에서 구동 트랜지스터의 문턱전압을 안정적으로 포지티브 값으로 이동시켜 보상성능을 향상시킬 수 있다.
본 발명의 실시예들에 따른 표시장치 및 그 구동방법에 의하면, 그레이와 무관하게 리셋 전압을 유지하여 리셋 전압의 편차를 없애고 구동시 잔상을 생기지 않게 할 수 있다.
도 1은 본 발명의 실시예들에 따른 표시장치의 개략적인 구성을 나타낸 도면이다.
도 2는 일 실시예에 따른 서브픽셀의 회로도이다.
도 3은 도 2의 제2트랜지스터와 제7트랜지스터의 부분 단면도이다.
도 4는 도 2의 서브픽셀(SP)을 구동하는 타이밍도이다.
도 5 내지 도 7은 도 4의 초기화 단계 및 샘플링 및 데이터 쓰기 단계, 발광 단계에서 도 2의 서브픽셀의 회로도들이다.
도 8은 다른 실시예에 따른 서브픽셀의 회로도이다.
도 9은 도 8의 서브픽셀(SP1)을 구동하는 타이밍도이다.
도 10은 도 9의 세팅 단계에서 초기화 전압으로 제2트랜지스터의 소스 노드 및 드레인 노드 중 하나를 리셋하는 회로도이다.
도 11은, 다른 예로, 도 2의 서브픽셀(SP)을 구동하는 타이밍도이다.
도 12은 도 11의 세팅 단계에서 초기화 전압으로 제2트랜지스터의 소스 노드 및 드레인 노드 중 하나를 리셋하는 회로도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 표시장치(100)의 개략적인 구성을 나타낸 것이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는, 발광 소자를 포함하는 다수의 서브픽셀(SP)이 배열된 표시패널(110)과, 표시패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
표시패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치된다. 이러한 서브픽셀(SP)은 각각 발광 소자를 포함할 수 있으며, 둘 이상의 서브픽셀(SP)이 하나의 픽셀을 구성할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 표시패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC, Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 표시패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC, Source Driver Integrated Circuit)를 포함할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블 신호(DE, Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예, 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP, Gate Start Pulse), 게이트 시프트 클럭(GSC, Gate Shift Clock), 게이트 출력 인에이블 신호(GOE, Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP, Source Start Pulse), 소스 샘플링 클럭(SSC, Source Sampling Clock), 소스 출력 인에이블 신호(SOE, Source Output Enable) 등을 포함하는 각종 데이터 제어 신호를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 표시장치(100)는, 표시패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
표시패널(110)에는, 게이트 라인(GL)과 데이터 라인(DL) 이외에 각종 신호나 전압이 공급되는 전압 라인이 배치될 수 있으며, 각각의 서브픽셀(SP)에는 발광 소자와 이를 구동하기 위한 트랜지스터 등이 배치될 수 있다.
이하, 실시예들에 따른 표시장치(100)의 표시패널(110)에 배열된 서브픽셀들(SP, SP1)의 회로 구조들을 예시적으로 설명한다.
도 2는 일 실시예에 따른 서브픽셀의 회로도이다.
도 2를 참조하면, 일 실시예에 따른 서브픽셀(SP)은, 유기발광다이오드(OLED)를 포함하고, 제1 내지 제7 트랜지스터들(T1-T7) 및 제1 스토리지 캐패시터(Cst) 및 제2스토리지 캐패시터(Cb) 등을 포함하는 구동회로를 포함한다. 즉, 구동회로는 7개의 트랜지스터들과 2개의 캐패시터들을 포함하는 7T2C 구조일 수 있다.
구동전압(EVDD)와 기저전압(VSS) 사이에 제1인에이블 트랜지스터인 제4트랜지스터(T4)와 구동 트랜지스터인 제2트랜지스터(T2), 제2인에이블 트랜지스터인 제5트랜지스터(T5), 유기발광다이오드(OLED)가 순차적으로 배치된다.
제2트랜지스터(T2)는 유기발광다이오드(OLED)의 전극들 중 하나와 구동전압(VDD)을 공급하는 구동전압 공급 라인 사이에 전기적으로 연결된다. 제2트랜지스터(T2)의 제1노드(N1)과, 제2노드(N2), 제3노드(N3), 제4노드(N5)는 각각 제2트랜지스터(T2)의 드레인 노드와 제1게이트 노드, 소스 노드, 제2게이트노드일 수 있으나, 이에 제한되지 않는다. 제2트랜지스터(T2)는 두개의 게이트노드들(N2, N5)을 포함하는 4단자의 트랜지스터(driving transistor)이다.
제2트랜지스터(T2)의 제1노드(N1)와 제3노드(N3)는 드레인 노드와 소스 노드인 것으로 설명하나, 제2트랜지스터의 타입에 따라 소스 노드와 드레인 노드일 수도 있다.
제1트랜지스터(T1)는 제2스캔신호(SC2)에 따라 데이터(Vdata)를 제2트랜지스터(T2)의 제3노드(N3)에 인가한다. 제1트랜지스터(T1)는 제2트랜지스터(T2)의 제3노드(N3), 즉 드레인 노드 및 소스 노드 중 하나와 전기적으로 연결된다. 제1트랜지스터(T1)는, 게이트 라인(GL)으로 인가되는 제1스캔신호(SC1)에 의해 턴-온, 턴-오프 되고, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2트랜지스터(T2)의 제3노드(N2)에 인가되도록 제어한다. 이러한 제1트랜지스터(T1)는 스위칭 트랜지스터라고도 한다.
제3트랜지스터(T3)는 제2트랜지스터(T2)의 소스 노드 및 드레인 노드 중 다른 하나와 제1게이트 노드 사이에 전기적으로 연결된다. 예를 들어, 제3트랜지스터(T3)는 제2트랜지스터(T2)의 제1노드(N1)과 제2노드(N2) 사이에 전기적으로 연결된다. 제3트랜지스터(T3)는 제1스캔신호(SC1)에 따라 제2트랜지스터(T2)의 제1노드(N1)와 제2노드(N2)를 다이오드 연결한다. 제3트랜지스터(T3)가 제1스캔신호(SC1)에 의해 턴-온된 경우, 제2트랜지스터(T2)의 소스 노드 및 드레인 노드 중 다른 하나와 제1게이트 노드는 다이오드 연결된다.
제4트랜지스터(T4)는, 제2트랜지스터(T2)의 소스 노드 및 드레인 노드 중 다른 하나와 전기적으로 연결되어 제2트랜지스터(T2)의 소스 노드 및 드레인 노드 중 다른 하나에 구동전압을 인가한다. 예를 들어, 제4트랜지스터(T4)는, 제1인에이블 신호(EM1)에 따라 턴-온되어 제2트랜지스터(T2)의 제1노드(N1)에 구동전압(EVDD)을 공급한다.
제5트랜지스터(T5)는 제2트랜지스터(T2)와 유기발광다이오드(OLED) 사이를 전기적으로 연결한다. 제5트랜지스터(T5)는, 제2인에이블 신호(EM2)에 따라 턴-온되어 제2트랜지스터(T2)와 유기발광다이오드(OLED)를 전기적으로 연결하여 제2트랜지스터(T2)의 구동 전류를 유기발광다이오드(OLED)에 공급한다.
제6트랜지스터(T6)은 제5트랜지스터(T5)의 소스 노드 및 드레인 드레인 노드 중 하나와 유기발광다이오드(OLED)의 전극들 중 하나에 제1초기화 전압(Vini)을 공급한다. 예를 들어, 제6트랜지스터(T6)은 제5트랜지스터(T5)의 제3노드(N3)와 유기발광다이오드(OLED)의 전극들 중 하나인 제4노드(N4)에 제1초기화 전압(Vini)을 공급한다. 제6트랜지스터(T6)은 제3스캔신호(SC3)에 따라 턴-온되어 제5트랜지스터(T5)의 제3노드(N3)와 유기발광다이오드(OLED)의 전극들 중 하나인 제4노드(N4)에 제1초기화 전압(Vini)를 공급한다.
제1스토리지 캐패시터(Cst)는 제2트랜지스터(T2)의 제1게이트 노드와 유기발광다이오드(OLED)의 전극들 중 하나 사이에 전기적으로 연결된다. 예를 들어 제1스토리지 캐패시터(Cst)는, 제2트랜지스터(T2)의 제2 노드(N2)와 제4노드(N4) 사이에 전기적으로 연결된다. 이러한 제1스토리지 캐패시터(Cst)는, 제2트랜지스터(DRT)의 제3노드(N3)에 인가된 데이터 전압(Vdata)을 한 프레임 동안 유지시켜줄 수 있다.
유기발광다이오드(OLED)는, 제2트랜지스터(T2)에 의해 제1 전극으로 인가되는 전압과 기저 전압(VSS)의 차이에 따른 밝기를 나타내며, 각각의 서브픽셀(SP)이 이미지를 표시할 수 있도록 한다.
제7트랜지스터(T7)는 제2트랜지스터(T2)의 제2게이트 노드와 전기적으로 연결된다. 제7트랜지스터(T7)는 제2트랜지스터(T2)의 제5노드(N5)과 전기적으로 연결된다. 제7트랜지스터(T7)는 제3스캔신호(SC3)에 따라 턴-온되어 제2초기화 전압(Vini2)를 제2게이트 노드인 제5노드(N5)에 공급한다.
제2스토리지 캐패시터(Cb)는 제2트랜지스터(T2)의 제2게이트 노드와 제2트랜지스터(T2)의 소스 노드 및 드레인 노드 중 다른 하나 사이에 전기적으로 연결된다. 제2스토리지 캐패시터(Cb)는 제2트랜지스터(T2)의 제5노드(N5)와 제3노드(N3) 사이에 전기적으로 연결된다. 제2스토리지 캐패시터(Cb)는 제2트랜지스터(T2)에 내장되거나 외부에 별도로 구성할 수도 있다.
스위칭 트랜지스터들인 제1트랜지스터(T1)와 제3트랜지스터(T3), 제6트랜지스터(T6), 제7트랜지스터(T7)의 게이트들 중 적어도 두개는 전기적으로 연결되거나 일체로 형성될 수 있다. 예를 들어, 도 2에 도시한 바와 같이, 제6트랜지스터(T6)과 제7트랜지스터(T7)의 게이트들은 전기적으로 연결되거나 일체로 형성될 수 있다. 따라서, 제6트랜지스터(T6)과 제7트랜지스터(T7)는 동일한 스캔신호에 따라 턴-온되거나 턴-오프될 수 있다.
또한, 제1트랜지스터(T1)와 제3트랜지스터(T3), 제6트랜지스터(T6), 제7트랜지스터(T7)의 게이트들 중 적어도 하나와 인에이블 트랜지스터들인 제4트랜지스터(T4)와 제5트랜지스터(T5)의 게이트들 중 적어도 하나도 전기적으로 연결되거나 일체로 형성될 수 있다.
이하에서 도 2의 제2트랜지스터(2T)와 제7트랜지스터(T7)의 부분 단면도를 참조하여 4단자 옥사이드 트랜지스터(Oxide transistor)를 사용한 제2트랜지스터(T2)의 단면 구조와, 제2트랜지스터(T2)와 제7트랜지스터(T7)의 연결 관계를 설명한다.
도 3은 도 2의 제2트랜지스터와 제7트랜지스터의 부분 단면도이다.
도 3을 참조하면, 기판(210) 상에 제1절연층(212)가 배치되고 제1절연층(212) 상에 제2트랜지스터(T2)에 해당하는 위치에 제2게이트 전극(214)이 패터닝된다. 제2게이트 전극(214)은 도 2의 제2게이트 노드인 제5노드(N5)에 대응된다.
제2게이트 전극(214)이 패터닝된 제1절연층(212) 상에 제2절연층(216)이 배치되고 제2절연층(216) 상에 제2트랜지스터(T2)와 제7트랜지스터(T7)에 해당하는 위치에 산화물 반도체층들(218, 220)이 패터닝된다. 산화물 반도체층들(218, 220)은 제2트랜지스터(T2)와 제7트랜지스터(T7)의 채널층을 구성한다. 채널층으로 산화물 반도체층(218, 220)을 예시적으로 설명하나, 다른 종류의 반도체층일 수도 있다.
산화물 반도체층들(218, 220)이 패터닝된 제2절연층(216) 상에 게이트 절연층(222)이 배치되고, 게이트 절연층(222) 상에 제2트랜지스터(T2)와 제7트랜지스터(T7)에 해당하는 위치에 제2트랜지스터의 제1게이트 전극(224)과 제7트랜지스터(T7)의 게이트 전극(226)이 패터닝된다. 제1게이트 전극(224)는 도 2의 제1게이트 노드(N1)에 대응된다.
제2트랜지스터(T2)의 제1게이트 전극(224)과 제7트랜지스터(T7)의 게이트 전극(226)이 패터닝된 게이트 절연층(222) 상에 층간 절연층(228)이 배치된다. 층간 절연층(228) 상에 제2트랜지스터(T2)의 소스/드레인 전극들(230, 232)과 제7트랜지스터(T7)의 소스/드레인 전극들(234, 236)이 배치된다.
제2트랜지스터(T2)의 소스/드레인 전극들(230, 232)은 층간 절연층(228)과 게이트 절연층(222)를 관통하는 제1콘택홀(238)과 제2콘택홀(240)을 통해 산화물 반도체층(218)의 소스영역과 드레인 영역과 컨택한다.
제7트랜지스터(T7)의 소스/드레인 전극들(234, 236) 중 하나(234)는 층간 절연층(228)과 게이트 절연층(222), 제2절연층(216)를 관통하는 제3콘택홀(242)을 통해 제2게이트 전극(224)과 컨택한다. 결과적으로 제2게이트 노드(N4)는 제3컨택홀(242)을 통해 제7트랜지스터(T7)와 전기적으로 연결된다.
제7트랜지스터(T7)의 소스/드레인 전극들(234, 236)은 층간 절연층(228)과 게이트 절연층(222)를 관통하는 제4콘택홀(244)과 제5콘택홀(246)을 통해 산화물 반도체층(220)의 소스영역과 드레인 영역과 컨택한다.
층간 절연층(228) 상에 평탄화층(248)이 배치된다. 평탄화층(248) 상에는 미도시한 유기발광다이오드(OLED)를 형성하는 층들에 배치된다.
도 3에 도시한 바와 같이 제7트랜지스터(T7)는 산화물 반도체층(218) 상에 게이트 전극(226)만 배치된다. 반면에, 제2트랜지스터(T2)는 산화물 반도체층(218)의 상하에 제1게이트 전극(224)와 제2게이트 전극(214)이 배치된다. 아울러, 제2트랜지스터(T2)의 제2게이트 전극(214)은 제7트랜지스터(T7)의 소스/드레인 전극들(234, 236) 중 하나(234)와 제3콘택홀(242)을 통해 전기적으로 연결되어 있다.
제2트랜지스터(T2)에서 산화물 반도체층(218)과 제2게이트 전극(214) 사이 제2절연층(216)의 캐패시턴스가 산화물 반도체층(218)과 제1게이트 전극(224) 사이 게이트 절연층(222)의 캐패시턴스보다 작을 수 있다. 캐패시턴스는 유전체의 유전율에 비례하고 두께에 반비례한다.
일 예로, 제2트랜지스터(T2)에서 산화물 반도체층(218)과 제2게이트 전극(214) 사이 제2절연층(216)의 두께가 산화물 반도체층(218)과 제1게이트 전극(224) 사이 게이트 절연층(222)의 두께를 보다 얇을 수 있다.
다른 예로, 제2트랜지스터(T2)에서 산화물 반도체층(218)과 제2게이트 전극(214) 사이 제2절연층(216)의 유전율이 산화물 반도체층(218)과 제1게이트 전극(224) 사이 게이트 절연층(222)의 유전율보다 작을 수 있다. 즉 제2절연층(216)로 사용하는 재료의 유전율이 게이트 절연층(222)으로 사용하는 재료의 유전율보다 작을 수 있다.
도 3을 참조하여 설명한 바와 같이, 제2트랜지스터(T2)의 채널층인 산화물 반도체층(218)의 상부에 제1게이트 노드인 제1게이트 전극(224)가 위치하고, 제2트랜지스터(T2)의 채널층인 산화물 반도체층(218)의 하부에 제2게이트 노드인 제2게이트 전극(214)가 위치하고, 제2게이트 노드인 제2게이트 전극(214)는 제3콘택홀(242)을 통해 제4트랜지스터(T4)의 제2노드와 전기적으로 연결되는 것으로 설명하였다.
다른 예로, 제2트랜지스터(T2)의 채널층인 산화물 반도체층(218)의 하부에 제1 게이트 노드인 제1게이트 전극(224)가 위치하고, 제2트랜지스터의 채널층인 산화물 반도체층(218)의 상부에 제2게이트 노드인 제2게이트 전극(214)가 위치할 수도 있다.
이 경우에 제2트랜지스터(T2)에서 산화물 반도체층(218)과 제2게이트 전극(214) 사이 게이트 절연층(222)이 위치하고, 산화물 반도체층(218)과 제1게이트 전극(224) 사이 제2절연층(216)이 위치하게 된다. 따라서, 산화물 반도체층(218)과 제2게이트 전극(214) 사이 게이트 절연층(222)의 캐패시턴스가 산화물 반도체층(218)과 제1게이트 전극(224) 사이 제2절연층(216)의 캐패시턴스보다 작을 수 있다. 캐패시턴스는 유전체의 유전율에 비례하고 두께에 반비례한다.
일 예로, 제2트랜지스터(T2)에서 산화물 반도체층(218)과 제2게이트 전극(214) 사이 게이트 절연층(222) 의 두께가 산화물 반도체층(218)과 제1게이트 전극(224) 사이 제2절연층(216)의 두께를 보다 얇을 수 있다.
다른 예로, 제2트랜지스터(T2)에서 산화물 반도체층(218)과 제2게이트 전극(214) 사이 게이트 절연층(222)의 유전율이 산화물 반도체층(218)과 제1게이트 전극(224) 사이 제2절연층(216) 의 유전율보다 작을 수 있다. 즉 게이트 절연층(222)로 사용하는 재료의 유전율이 제2절연층(216)으로 사용하는 재료의 유전율보다 작을 수 있다.
일반적으로 제2트랜지스터(T2)는 제2게이트 전극(214)없이 산화물 반도체층(218) 상부 또는 하부에 제1게이트 전극(224)만 배치된다면, S-팩트(S-factor)가 작아 그레이 영역을 표시하는 데이터 전압 마진이 작다.
또한, 일반적으로 제2트랜지스터(T2)는 제2게이트 전극(214)없이 산화물 반도체층(218) 상부 또는 하부에 제1게이트 전극(224)만 배치된 경우, 다이오드 연결 방식의 제2트랜지스터(T2)는 문턱전압(Vth)이 0V보다 작은 네거티브 극성이면 동작하지 않을 수 있다.
전술한 실시예에 따른 제2트랜지스터(T2)는 산화물 반도체층(218)과 제1게이트 전극(224)과 산화물 반도체층(218)과 제2게이트 전극(214)을 포함하는 4단자 옥사이드 트랜지스터의 장점을 활용하여 S-팩트를 향상시키고, 다이오드 연결 방식의 제2트랜지스터(T2)의 문턱전압(Vth)을 포지티브로 이동시켜 보상 성능을 향상시킬 수 있다. S-팩터(S-factor) 또는 S-계수(또는 Sub-threshold swing)는 문턱전압(Vth)보다 낮은 전업을 인가해서 누설전류가 발생하는 특성을 표현한 것으로, 채널 길이와 함께 트랜지스터의 소자 성능(예: 이동도, 온-커런트 특성 등)에 영향을 준다.
도 2의 서브픽셀(SP)을 구동하는 구동 방식은 다양할 수 있다. 이하, 도 2의 서브픽셀(SP)을 구동하는 구동 방식의 일예를 도 4 내지 도 7을 참조하여 설명한다.
도 4는 도 2의 서브픽셀(SP)을 구동하는 타이밍도이다. 도 5 내지 도 7은 도 4의 초기화 단계 및 샘플링 및 데이터 쓰기 단계, 발광 단계에서 도 2의 서브픽셀의 회로도들이다.
도 4를 참조하면, 도 2의 서브픽셀(SP)을 구동하는 구동 방법은 제2트랜지스터의 노드들(N1, N2, N5)를 초기화하는 초기화 단계(initialization step, S110)와 제2트랜지스터(T2)의 특성치(예: 문턱전압) 또는 특성치와 관련된 샘플링 전압을 센싱하고 데이터를 입력하는 샘플링 및 데이터 쓰기 단계(sampling & data writing step, S120), 입력된 데이터에 따라 유기발광다이오드(OLED)를 발광하는 발광 단계(emission step, S130)로 나눈다.
도 4 및 도 5를 참조하면, 초기화 단계(S110)에서, 제1인에이블 신호(EM1)에 따라 제4트랜지스터(T4)가 턴-온되어 제2트랜지스터(T2)의 제1노드(N2)에 구동전압(EVDD)이 인가된다.
제1스캔신호(SC1)에 따라 제3트랜지스터(T3)가 턴-온되어 제2트랜지스터(T2)의 제1노드(N1)와 제2노드(N2)가 다이오드 연결된다.
제3스캔신호(SC3)에 따라 제7트랜지스터(T7)가 턴-온되어 제2트랜지스터(T2)의 제5노드(N5)에 제2초기화 전압(Vini)이 인가된다. 따라서, 제2트랜지스터(T2)의 제3노드(N3)와 제5노드(N5) 사이의 제2스토리지 캐패시터(Cb)에 제2초기화 전압(Vini)과 관련된 일정 전압이 형성된다.
제3스캔신호(SC3)에 따라 제5트랜지스터(T5)가 턴-온되어 제4노드(N4)에 제1초기화 전압(Vini)가 인가된다. 이에 따라 제2트랜지스터(T2)의 게이트-소스 전압(Vgs=EVDD-Vini)를 제1스토리지 캐패시터(Cst)에 충전한다.
도 4 및 도 6을 참조하면, 샘플링 및 데이터 쓰기 단계(S120)에서, 제1스캔신호(SC1)에 따라 제3트랜지스터(T3)가 턴-온되어 제2트랜지스터(T2)의 제1노드(N1)와 제2노드(N2)가 다이오드 연결된 상태에서, 제2스캔신호(SC2)에 따라 제1트랜지스터(T1)가 턴-온되어 데이터 전압(Vdata)이 제3노드(N3)에 인가된다.
이 경우 제2트랜지스터(T2)의 제1노드(N1)와 제2노드(N2)가 다이오드 연결된 상태에서, 제2트랜지스터(T2)의 제3노드(N3)에 데이터 전압(Vdata)이 인가되므로 제2스토리지 캐패시터(Cb)에 충전된 일정 전압을 유지하도록 데이터 전압(Vdata)만큼 제5노드(N5)의 전압도 변동된다.
즉, 제2스토리지 캐패시터(Cb)에 충전된 일정 전압을 유지하는 것을 활용하여 제3노드(N3)에 인가된 그레이별 제2트랜지스터(T2)의 문턱전압이 일정하게 포지티브 값으로 이동시킬 수 있다.
도 4 및 도 7을 참조하면, 발광 단계(S130)에서, 제1,2인에이블신호들(EM1, EM2)에 따라 제4트랜지트스터(T4)와 제5트랜지스터(T5)가 턴-온되므로 제2트랜지스터(T2)에 제1스토리지 캐패시터(Cst)에 충전된 그레이 표시신호 전압에 대응하는 구동 전류가 흘러 그레이 밝기로 유기발광다이오드(OLED)가 발광한다.
전술한 실시예에 따른 제2트랜지스터(T2)는 제2스토리지 캐패시터(Cb)를 활용하여 다이오드 연결 방식의 구동 회로에서 제2트랜지스터(T2)의 문턱전압을 안정적으로 포지티브 값으로 이동시켜 보상성능을 향상시킬 수 있다.
도 8은 다른 실시예에 따른 서브픽셀의 회로도이다.
도 8을 참조하면, 다른 실시예에 따른 서브픽셀(SP1)은, 유기발광다이오드(OLED)를 포함하고, 제1 내지 제6 트랜지스터들(T1-T6) 및 제1 스토리지 캐패시터(Cst) 등을 포함하는 구동회로를 포함한다. 즉, 구동회로는 6개의 트랜지스터들과 1개의 캐패시터를 포함하는 6T1C 구조일 수 있다.
다른 실시예에 따른 서브픽셀(SP1)의 제1 내지 제6 트랜지스터들(T1-T6) 및 제1 스토리지 캐패시터(Cst) 는 도 2를 참조하여 설명한 일 실시예에 따른 서브픽셀(SP)의 제1 내지 제6 트랜지스터들(T1-T6) 및 제1 스토리지 캐패시터(Cst)와 회로적인 측면에서 동일하다. 다만, [80] 다른 실시예에 따른 서브픽셀(SP1)은 도 2를 참조하여 설명한 일 실시예에 따른 서브픽셀(SP)의 제7트랜지스터(T7)과 제2스토리지 캐패시터(Cb)를 포함하지 않는다.
구체적으로, 구동전압(EVDD)와 기저전압(VSS) 사이에 제4트랜지스터(T4)와 구동 트랜지스터인 제2트랜지스터(T2), 제5트랜지스터(T5), 유기발광다이오드(OLED)가 순차적으로 배치된다. 제2트랜지스터(T2)는 두개의 게이트노드들(N2, N5)을 포함하는 4단자의 트랜지스터(driving transistor)이다.
제1트랜지스터(T1)는, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2트랜지스터(T2)의 제3노드(N2)에 인가되도록 제어한다. 제3트랜지스터(T3)가 제1스캔신호(SC1)에 의해 턴-온된 경우, 제2트랜지스터(T2)는 다이오드 연결되어 다이오드와 같이 동작한다. 제4트랜지스터(T4)는, 제1인에이블 신호(EM1)에 따라 턴-온되어 제2트랜지스터(T2)의 제1노드(N1)에 구동전압(EVDD)을 공급한다. 제5트랜지스터(T5)는, 제2인에이블 신호(EM2)에 따라 턴-온되어 제2트랜지스터(T2)와 유기발광다이오드(OLED)를 연결하여 제2트랜지스터(T2)의 구동 전류를 유기발광다이오드(OLED)에 공급한다.
제6트랜지스터(T6)은 제3스캔신호(SC3)에 따라 턴-온되어 제5트랜지스터(T5)의 소스/드레인 중 하나와 유기발광다이오드(OLED)의 전극들 중 하나인 제4노드(N4)에 초기화 전압(Vini)를 공급한다.
제1스토리지 캐패시터(Cst)는, 제2트랜지스터(DRT)의 제3노드(N3)에 인가된 데이터 전압(Vdata)을 한 프레임 동안 유지시켜줄 수 있다.
스위칭 트랜지스터들인 제1트랜지스터(T1)와 제3트랜지스터(T3), 제6트랜지스터(T6)의 게이트들 중 적어도 두개는 전기적으로 연결되거나 일체로 형성될 수 있다.
또한, 제1트랜지스터(T1)와 제3트랜지스터(T3), 제6트랜지스터(T6), 제7트랜지스터(T7)의 게이트들 중 적어도 하나와 인에이블 트랜지스터들인 제4트랜지스터(T4)와 제5트랜지스터(T5)의 게이트들 중 적어도 하나도 전기적으로 연결되거나 일체로 형성될 수 있다.
도 9의 서브픽셀(SP1)을 구동하는 구동 방식은 다양할 수 있다. 이하, 도 2의 서브픽셀(SP)을 구동하는 구동 방식의 일예를 도 9를 참조하여 설명한다.
도 9은 도 8의 서브픽셀(SP1)을 구동하는 타이밍도이다. 도 10은 도 9의 세팅 단계에서 초기화 전압으로 제2트랜지스터의 소스 노드 및 드레인 노드 중 하나를 리셋하는 회로도이다.
도 9를 참조하면, 도 8의 서브픽셀(SP1)을 구동하는 구동 방법은 제2트랜지스터(T2)의 제1,2노드들(N1, N2)를 초기화하는 초기화 단계(S210)와 제2트랜지스터(T2)의 제3노드(N3)를 리셋하는 세팅 단계(S215), 제2트랜지스터(T2)의 특성치 및 특성치와 관련된 샘플링 전압을 센싱하고 데이터를 입력하는 샘플링 및 데이터 쓰기 단계(S220), 유기발광다이오드(OLED)를 발광하는 발광 단계(S230)로 나눈다.
도 9를 참조하면, 초기화 단계(S210)에서, 제1인에이블 신호(EM1)에 따라 제4트랜지스터(T4)가 턴-온되어 제2트랜지스터(T2)의 제1노드(N2)에 구동전압(EVDD)이 인가된다.
제1스캔신호(SC1)에 따라 제3트랜지스터(T3)가 턴-온되어 제2트랜지스터(T2)의 제1노드(N1)와 제2노드(N2)가 다이오드 연결된다. 이를 통해 제2트랜지스터(T2)의 제1,2노드들(N1, N2)이 구동전압(EVDD)으로 초기화된다.
도 9 및 도 10을 참조하면, 세팅 단계(S215)에서, 제6트랜지스터(T6)와 제5트랜지스터(T5)가 턴-온되어 초기화 전압(Vini)이 제2트랜지스터(T2)의 소스 노드 및 드레인 노드 중 다른 하나에 인가되어 제2트랜지스터(T3)의 소스 노드 및 드레인 노드 중 다른 하나가 초기화 전압으로 리셋된다. 한편, 초기화 전압(Vini)으로 리셋되는 제2트랜지스터(T3)의 소스 노드 및 드레인 노드 중 다른 하나는 제2트랜지스터(T2)의 제2게이트 노드와 동일한 노드이다.
예를 들어, 제3스캔신호(SC3)에 따라 제5트랜지스터(T5)가 턴-온되어 제4노드(N4)에 초기화 전압(Vini)가 인가된다. 제2인에이블 신호(EM2)에 따라 제5트랜지스터(T5)가 턴-온된다. 따라서, 제2트랜지스터(T3)의 제3노드(N3)가 초기화 전압(Vini)으로 리셋된다.
샘플링 및 데이터 쓰기 단계(S220)에서, 제1스캔신호(SC1)에 따라 제3트랜지스터(T3)가 턴-온되어 제2트랜지스터(T2)의 제1노드(N1)와 제2노드(N2)가 다이오드 연결된다.
제2스캔신호(SC2)에 따라 제1트랜지스터(T1)가 턴-온되어 데이터 전압(Vdata)가 제3노드(N3)에 인가된다.
이후에 제2인에이블신호(EM2)에 따라 제5트랜지스터(T5)가 턴온되어 스토리지 캐패시터(Cst)에 데이터 전압(Vdata)인 그레이 표시신호 전압이 한프레임 동안 유지된다.
발광 단계(S230)에서, 제1,2인에이블신호(EM1, EM2)에 따라 제4트랜지트스터(T4)와 제5트랜지스터(T5)가 턴-온되므로 제2트랜지스터(T2)에 제1스토리지 캐패시터(Cst)에 충전된 그레이 표시신호 전압에 대응하는 구동 전류가 흘러 그레이 밝기로 유기발광다이오드(OLED)가 발광한다.
전술한 실시예에 따른 제2트랜지스터(T2)는 세팅 단계(S215)에서, 제3스캔신호(SC3)에 따라 제5트랜지스터(T5)가 턴-온되어 제2트랜지스터(T3)의 제3노드(N3)가 초기화 전압(Vini)로 리셋되므로, 블랙 데이터나 화이트 데이터와 같은 그레이와 무관하게 리셋 전압을 유지하여 리셋 전압의 편차를 없애고 구동시 잔상을 생기지 않게 할 수 있다.
예를 들어, 초기화 전압(Vini)으로 데이터 전압(Vdata)을 이용하여 제2트랜지스터(T2)의 제3노드를 리셋할 경우, 데이터가 화이트 데이터인 경우 높은 전압(예: 5V)으로 제2트랜지스터(T2)의 제3노드(N3)를 리셋한다. 이때 데이터가 블랙 데이터인 경우 블랙 데이터에 대응하는 데이터전압과 같거나 데이터 전압보다 낮은 전압(0.5V)으로 제2트랜지스터(T2)의 제3노드를 리셋하게 된다. 즉, 인가되는 데이터 전압의 차이 때문에 리셋 전압의 편차가 발생하고, 이에 따라 1Hz 구동에서 잔상으로 연결될 수 있다.
그러나, 전술한 실시예에 따른 제2트랜지스터(T2)는 데이터 전압 대신에 블랙 데이터 수준의 낮은 초기화 전압을 활용하여 리셋을 진행하므로 리셋 전압의 편차를 없애고 1Hz 구동에서 잔상을 개선할 수 있다.
도 9의 서브픽셀(SP1)을 구동하는 구동 방식에서 초기화 전압(Vini)으로 제2트랜지스터(T2)의 제3노드를 리셋할 수 있지만, 다른 다양한 서브픽셀들에도 동일하게 초기화 전압(Vini)으로 제2트랜지스터(T2)에 해당하는 구동 트랜지스터의 소스 노드 및 드레인 노드 중 하나를 리셋할 수 있다. 이하에서, 도 2의 서브픽셀(SP)에 대해 제1초기화 전압(Vini)으로 제2트랜지스터(T2)에 해당하는 구동 트랜지스터의 소스 노드 및 드레인 노드 중 하나를 리셋하는 것을 설명한다.
도 11은, 다른 예로, 도 2의 서브픽셀(SP)을 구동하는 타이밍도이다. 도 12은 도 11의 세팅 단계에서 초기화 전압으로 제2트랜지스터의 소스 노드 및 드레인 노드 중 하나를 리셋하는 회로도이다.
도 11은 참조하면, 도 2의 서브픽셀(SP)을 구동하는 구동 방법은 제2트랜지스터(T2)의 제1,2노드들(N1, N2)를 초기화하는 초기화 단계(S310)와 제2트랜지스터(T2)의 제3노드(N3)를 리셋하는 세팅 단계(S350), 제2트랜지스터(T2)의 특성치나 특성치와 관련된 샘플링 전압을 센싱하고 데이터를 입력하는 샘플링 및 데이터 쓰기 단계(S320), 유기발광다이오드(OLED)를 발광하는 발광 단계(S330)로 나눈다.
초기화 단계(310)와 샘플링 및 데이터 쓰기 단계(S320), 발광 단계(S330)는 도 4 내지 도 7을 참조하여 설명한 초기화 단계(110)와 샘플링 및 데이터 쓰기 단계(S120), 발광 단계(S130)와 동일할 수 있다.
도 11 및 도 12을 참조하면, 세팅 단계(S315)에서, 제6트랜지스터(T6)와 제5트랜지스터(T5)가 턴-온되어 제1초기화 전압(Vini)이 제2트랜지스터(T2)의 소스 노드 및 드레인 노드 중 다른 하나에 인가되어 제2트랜지스터(T2)의 소스 노드 및 드레인 노드 중 다른 하나가 제1초기화 전압(Vini)으로 리셋된다. 초기화 전압(Vini)으로 리셋되는 제2트랜지스터(T2)의 소스 노드 및 드레인 노드 중 다른 하나는 제2스토리지 캐패시터(Cb)의 노드 중 하나와 동일한 노드일 수 있다.
예를 들어, 제3스캔신호(SC3)에 따라 제5트랜지스터(T5)가 턴-온되어 제4노드(N4)에 초기화 전압(Vini)가 인가된다. 제2인에이블 신호(EM2)에 따라 제5트랜지스터(T5)가 턴-온된다. 따라서, 제2트랜지스터(T3)의 제3노드(N3)가 제1초기화 전압(Vini)로 리셋된다.
도 2를 참조하여 설명한 실시예에 따른 서브픽셀(SP)에서, 세팅 단계(S315)에서, 제3스캔신호(SC3)에 따라 제5트랜지스터(T5)가 턴-온되어 제2트랜지스터(T3)의 제3노드(N3)가 제1초기화 전압(Vini)로 리셋되므로, 블랙 데이터나 화이트 데이터와 같은 그레이와 무관하게 리셋 전압을 유지하여 리셋 전압의 편차를 없애고 구동시 잔상을 생기지 않게 할 수 있다.
즉, 도 2를 참조하여 설명한 실시예에 따른 서브픽셀(SP)도 데이터 전압 대신에 블랙 데이터 수준의 낮은 초기화 전압을 활용하여 리셋을 진행하므로 리셋 전압의 편차를 없애고 1Hz 구동에서 잔상을 개선할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 유기발광다이오드;
    데이터 전압을 공급하는 제1트랜지스터;
    상기 유기발광다이오드의 전극들 중 하나와 구동전압 공급 라인 사이에 전기적으로 연결되고, 제1게이트 노드와 제2게이트 노드를 포함하고, 드레인 노드 및 소스 노드 중 하나가 상기 제1트랜지스터와 전기적으로 연결된 제2트랜지스터;
    상기 제2트랜지스터의 소스 노드 및 드레인 노드 중 다른 하나와 상기 제1게이트 노드 사이에 전기적으로 연결된 제3트랜지스터;
    상기 제2트랜지스터의 소스 노드 및 드레인 노드 중 다른 하나와 전기적으로 연결되어 구동전압을 인가하는 제4트랜지스터;
    상기 제2트랜지스터와 상기 유기발광다이오드 사이를 전기적으로 연결하는 제5트랜지스터;
    상기 제5트랜지스터의 소스 노드 및 드레인 드레인 노드 중 하나와 상기 유기발광다이오드의 전극들 중 하나에 제1초기화 전압을 공급하는 제6트랜지스터;
    상기 제2트랜지스터의 상기 제1게이트 노드와 상기 유기발광다이오드의 전극들 중 하나 사이에 전기적으로 연결된 제1스토리지 캐패시터;
    상기 제2트랜지스터의 상기 제2게이트 노드와 전기적으로 연결된 제7트랜지스터; 및
    상기 제2트랜지스터의 상기 제2게이트 노드와 상기 제2트랜지스터의 소스 노드 및 드레인 노드 중 다른 하나 사이에 전기적으로 연결된 제2스토리지 캐패시터를 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 제2트랜지스터의 채널층의 상부 또는 하부 중 하나에 상기 제1 게이트 노드가 위치하고, 상기 제1게이트 노드가 상기 제2트랜지스터의 채널층의 상부에 위치한 경우 상기 제2트랜지스터의 채널층의 하부에 상기 제2 게이트 노드가 위치하고 상기 제1게이트 노드가 상기 채널층의 하부에 위치한 경우 상기 제2 트랜지스터의 채널층의 상부에 상기 제2 게이트 노드가 위치하는 표시장치.
  3. 제2항에 있어서,
    상기 제2트랜지스터의 상기 제2게이트 노드는 콘택홀을 통해 상기 제7트랜지스터와 전기적으로 연결된 표시장치.
  4. 제1항에 있어서,
    상기 제6트랜지스터과 상기 제7트랜지스터의 게이트들은 전기적으로 연결되거나 일체로 형성되어, 상기 제6트랜지스터과 상기 제7트랜지스터는 동일한 스캔신호에 따라 턴-온되거나 턴-오프되는 표시장치.
  5. 제1항에 있어서,
    상기 제7트랜지스터가 턴-온되어 상기 제2트랜지스터(T2)의 상기 제2게이트 노드에 상기 제2초기화 전압이 인가되고, 상기 제2스토리지 캐패시터에 상기 제2초기화 전압과 관련된 일정 전압이 형성되고,
    상기 제3트랜지스터가 턴-온되어 상기 제2트랜지스터의 제1게이트노드와 상기 소스 노드 및 상기 드레인 노드 중 다른 하나가 다이오드 연결된 상태에서,
    상기 제1트랜지스터가 턴-온되어 데이터 전압이 상기 제2트랜지스터의 상기 상기 소스 노드 및 상기 드레인 노드 중 다른 하나에 인가되는 표시장치.
  6. 제5항에 있어서,
    상기 제1트랜지스터가 턴-온되어 데이터 전압이 상기 제2트랜지스터의 상기 상기 소스 노드 및 상기 드레인 노드 중 다른 하나에 인가되기 전에,
    상기 제6트랜지스터와 상기 제5트랜지스터가 턴-온되어 상기 제1초기화 전압이 상기 제2트랜지스터의 상기 소스 노드 및 상기 드레인 노드 중 다른 하나에 인가되는 표시장치.
  7. 유기발광다이오드와, 데이터 전압을 공급하는 제1트랜지스터, 상기 유기발광다이오드의 전극들 중 하나와 구동전압 공급 라인 사이에 전기적으로 연결되고 제1게이트 노드와 제2게이트 노드를 포함하고 소스 노드 및 드레인 노드 중 하나가 상기 제1트랜지스터와 전기적으로 연결된 제2트랜지스터, 상기 제2트랜지스터의 소스 노드 및 드레인 노드 중 다른 하나와 상기 제1게이트 노드 사이에 전기적으로 연결된 제3트랜지스터, 상기 제2트랜지스터의 소스 노드 및 드레인 노드 중 다른 하나와 전기적으로 연결되어 구동전압을 인가하는 제4트랜지스터, 상기 제2트랜지스터와 상기 유기발광다이오드 사이를 전기적으로 연결하는 제5트랜지스터, 상기 제5트랜지스터의 소스 노드 및 드레인 드레인 노드 중 하나와 상기 유기발광다이오드의 전극들 중 하나에 초기화 전압을 공급하는 제6트랜지스터, 상기 제2트랜지스터의 상기 제1게이트 노드와 상기 유기발광다이오드의 전극들 중 하나 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하는 구동회로를 구동하는 구동방법으로,
    상기 제2트랜지스터의 소스 노드 및 드레인 노드 중 하나와 상기 제1게이트 노드가 다이오드 연결되고, 상기 제2트랜지스터의 소스 노드 및 드레인 노드 중 하나와 상기 제1게이트 노드가 구동전압으로 초기화되는 단계;
    상기 제6트랜지스터와 상기 제5트랜지스터가 턴-온되어 상기 제1초기화 전압이 상기 제2트랜지스터의 상기 소스 노드 및 상기 드레인 노드 중 다른 하나에 인가되어 상기 제2트랜지스터의 상기 소스 노드 및 상기 드레인 노드 중 다른 하나가 초기화 전압으로 리셋되는 세팅 단계;
    상기 제3트랜지스터가 턴-온되어 상기 제2트랜지스터의 소스 노드 및 드레인 노드 중 하나와 상기 제1게이트 노드가 다이오드 연결된 상태에서, 상기 제1트랜지스터가 턴-온되어 데이터 전압이 상기 제2트랜지스터의 상기 소스 노드 및 상기 드레인 노드 중 다른 하나에 인가되는 단계; 및
    상기 데이터 전압에 대응하는 상기 제2트랜지스터의 구동 전류에 의해 상기 유기발광다이오드가 발광하는 단계를 포함하는, 표시장치의 구동방법.
  8. 제7항에 있어서,
    상기 초기화되는 단계에서,
    상기 제4트랜지스터가 턴-온되어 상기 제2트랜지스터의 소스 노드 및 드레인 노드 중 하나와 상기 제1게이트 노드에 구동전압이 인가되고,
    제3트랜지스터(T3)가 턴-온되어 상기 제2트랜지스터의 소스 노드 및 드레인 노드 중 하나와 상기 제1게이트 노드가 다이오드 연결되는, 표시장치의 구동방법.
  9. 제7항에 있어서,
    상기 초기화 전압은 블랙 데이터에 대응하는 데이터전압과 같거나 상기 데이터 전압보다 낮은, 표시장치의 구동방법.
  10. 제7항에 있어서,
    상기 초기화 전압으로 리셋되는 제2트랜지스터(T3)의 소스 노드 및 드레인 노드 중 다른 하나는 상기 제2트랜지스터의 제2게이트 노드와 동일한 노드인, 표시장치의 구동방법.
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