KR20220083820A - 뉴럴 네트워크 프로세서에서의 3차원 콘볼루션 - Google Patents

뉴럴 네트워크 프로세서에서의 3차원 콘볼루션 Download PDF

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KR20220083820A
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크리스토퍼 엘. 밀스
성 희 박
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애플 인크.
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Abstract

본 발명의 실시예들은 다수의 승산-가산 회로들 및 승산-가산 회로들에 결합된 누산기 회로를 갖는 뉴럴 프로세서 회로의 뉴럴 엔진에 관한 것이다. 승산-가산 회로들은 프로세싱 사이클에서 출력 데이터의 적어도 일부를 생성하기 위해, 커널을 사용하여 입력 데이터의 작업 유닛에 대해 3차원 콘볼루션의 승산-가산 동작들을 수행한다. 누산기 회로는 누산기들의 다수의 배치들을 포함한다. 누산기들의 각각의 배치는, 프로세싱 사이클 후, 다수의 출력 깊이 평면들의 각각의 출력 깊이 평면에 대한 출력 데이터의 일부를 수신 및 저장한다. 누산기들의 대응하는 배치는, 프로세싱 사이클 후, 출력 채널들의 서브세트에 대한 그리고 각각의 출력 깊이 평면에 대한 출력 데이터의 일부를 저장한다.

Description

뉴럴 네트워크 프로세서에서의 3차원 콘볼루션
본 발명은 뉴럴 네트워크(neural network)들과 관련된 동작들을 수행하기 위한 회로에 관한 것으로, 더 구체적으로 3차원 콘볼루션(convolution) 동작들을 수행하는 뉴럴 네트워크 프로세서의 뉴럴 엔진(neural engine, NE) 회로에 관한 것이다.
인공 뉴럴 네트워크(artificial neural network, ANN)는 입력 데이터를 프로세싱하기 위해, 연결된 노드들의 집합을 사용하는 컴퓨팅 시스템 또는 모델이다. ANN은 전형적으로, 상이한 계층들이 이들의 입력에 대해 상이한 타입의 변환을 수행하는 계층들로 구성된다. ANN의 확장들 또는 변형들, 이를테면, 콘볼루션 뉴럴 네트워크(convolution neural network, CNN), 순환 뉴럴 네트워크(recurrent neural network, RNN)들, 및 심층 신뢰 네트워크(deep belief network, DBN)들이 많은 관심을 받게 되었다. 이러한 컴퓨팅 시스템들 또는 모델들은 종종, 승산 및 누산을 포함하는 광범위한 컴퓨팅 동작들을 수반한다. 예컨대, CNN은, 승산 및 누산 동작들로 분해될 수 있는, 입력 데이터와 커널 데이터 사이의 콘볼루션을 주로 사용하는 기계 학습 기법의 하나의 종류이다.
수행될 입력 데이터 및 동작들의 타입들에 따라, 이들 기계 학습 시스템들 또는 모델들은 상이하게 구성될 수 있다. 그러한 다양한 구성은, 예컨대, 사전-프로세싱 동작들, 입력 데이터 내의 채널들의 수, 사용될 커널 데이터, 콘볼루션 결과에 적용될 비-선형 함수, 및 다양한 사후-프로세싱 동작들의 적용을 포함할 것이다. 다양한 구성의 기계 학습 시스템들 또는 모델들을 인스턴스화 및 실행하기 위해 중앙 프로세싱 유닛(central processing unit, CPU) 및 이의 메인 메모리를 사용하는 것은 비교적 용이한데, 이는 그러한 시스템들 또는 모델들이 코드에 대한 단순한 업데이트들로 인스턴스화될 수 있기 때문이다. 그러나, 이들 기계 학습 시스템들 또는 모델들의 다양한 동작들에 대해 단지 CPU에만 의존하는 것은 중앙 프로세싱 유닛(CPU)의 상당한 대역폭을 소비할 뿐만 아니라 전체 전력 소비를 증가시킬 것이다.
실시예들은 입력 데이터에 대해 3차원(3D) 콘볼루션의 동작들을 수행하는 뉴럴 프로세서 회로의 뉴럴 엔진 회로에 관한 것이다. 뉴럴 엔진 회로는 다수의 승산-가산 회로들 및 승산-가산 회로들의 출력부들에 결합된 다수의 누산기들을 갖는 누산기 회로를 포함한다. 승산-가산 회로들은 뉴럴 엔진 회로의 프로세싱 사이클에서 출력 데이터의 적어도 일부를 생성하기 위해, 커널을 사용하여 입력 데이터의 작업 유닛에 대해 3D 콘볼루션의 승산-가산 동작들을 수행한다. 누산기 회로는 누산기들의 다수의 배치들로 분할된다. 누산기들의 각각의 배치는, 프로세싱 사이클 후, 다수의 출력 깊이 평면들의 각각의 출력 깊이 평면 및 다수의 출력 채널(output channel, OC)들의 대응하는 출력 채널에 대한 출력 데이터의 일부를 수신 및 저장한다. 출력 데이터의 각각의 출력 깊이 평면은 출력 폭 및 출력 높이를 갖는 출력 채널에 대한 출력 데이터의 일부를 포함한다.
도 1은 일 실시예에 따른 전자 디바이스의 고레벨 도면이다.
도 2는 일 실시예에 따른 전자 디바이스 내의 컴포넌트(component)들을 예시하는 블록도이다.
도 3은 일 실시예에 따른 뉴럴 프로세서 회로를 예시하는 블록도이다.
도 4a는 일 실시예에 따른 뉴럴 프로세서 회로에서의 뉴럴 엔진의 블록도이다.
도 4b는 일 실시예에 따른, 누산기 회로가 누산기들의 다수의 배치들로 분할된 도 4a의 뉴럴 엔진의 블록도이다.
도 5는 일 실시예에 따른 뉴럴 프로세서 회로에서의 평면 엔진(planar engine, PE)의 블록도이다.
도 6은 일 실시예에 따른, 뉴럴 프로세서 회로에서 입력 데이터를 프로세싱하기 위한 루프들을 예시하는 개념도이다.
도 7은 일 실시예에 따른, 뉴럴 엔진에서 입력 데이터에 대해 3차원 콘볼루션을 수행하는 방법을 예시하는 흐름도이다.
도면들은 오로지 예시의 목적을 위해 다양한 비제한적 실시예들을 도시하고 발명을 실시하기 위한 구체적인 내용은 오로지 예시의 목적을 위해 다양한 비제한적 실시예들을 설명한다.
이제, 실시예들이 상세하게 참조될 것이며, 그 실시예들의 예들이 첨부 도면들에 예시된다. 하기의 상세한 설명에서, 많은 구체적인 상세사항들이 다양하게 설명된 실시예들의 완전한 이해를 제공하기 위해 기재된다. 그러나, 설명된 실시예들은 이러한 구체적인 세부사항들 없이 실시될 수 있다. 다른 예시들에서, 잘 알려진 방법들, 절차들, 컴포넌트들, 회로들, 및 네트워크들은 실시예들의 양태들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않았다.
본 발명의 실시예들은 입력 데이터에 대해 3차원(3D) 콘볼루션의 동작들을 수행하도록 구성된 뉴럴 프로세서 회로의 뉴럴 엔진 회로에 관한 것이다. 뉴럴 엔진 회로는 다수의 누산기들에 결합된 다수의 승산-가산 회로들을 포함한다. 뉴럴 엔진 회로의 프로세싱 사이클 동안, 승산-가산 회로들은 각각의 출력 채널에 대한 3D 공간 서포트(spatial support)를 갖는 출력 데이터의 일부를 생성하기 위해, 커널 데이터 및 입력 데이터의 작업 유닛에 대해 3D 콘볼루션의 동작들을 수행한다. 3D 콘볼루션 동안의 출력 데이터를 저장하는 누산기들은 누산기들의 다수의 배치들로 분할된다. 누산기들의 각각의 배치는, 프로세싱 사이클의 종료 시에, 대응하는 깊이 평면 및 출력 채널들의 적어도 서브세트에 대한 출력 데이터의 일부들을 수신 및 저장한다.
본 명세서에 설명된 3D 콘볼루션은 3차원 입력 데이터에 대해 수행되는 콘볼루션이다. 3D 콘볼루션은 하나의 추가적인 차원(예를 들어, 깊이 치수)을 갖는 2D 콘볼루션의 확장이다. 입력 데이터의 3D 콘볼루션은 각각의 입력 채널에 대한 3D 공간 서포트(예를 들어, 폭, 높이 및 깊이 치수들) 및 3D 공간 서포트를 갖는 커널 데이터를 수반한다. 3D 콘볼루션은 체적 데이터(예를 들어, 폭 치수, 높이 치수 및 깊이 치수를 갖는 입력 데이터) 또는 시간적 비디오 데이터(예를 들어, 폭 치수, 높이 치수 및 시간 치수를 갖는 입력 데이터)를 프로세싱하는 데 사용될 수 있다.
예시적인 전자 디바이스
전자 디바이스들, 그러한 디바이스들에 대한 사용자 인터페이스들, 및 그러한 디바이스들을 사용하기 위한 연관된 프로세스들의 실시예들이 설명된다. 일부 실시예들에서, 디바이스는 PDA(personal digital assistant) 및/또는 음악 재생기 기능들과 같은 다른 기능들을 또한 포함하는 휴대용 통신 디바이스, 예컨대 모바일 전화기이다. 휴대용 다기능 디바이스들의 예시적인 실시예들은 미국 캘리포니아주 쿠퍼티노 소재의 Apple Inc.로부터의 iPhone®, iPod Touch®, Apple Watch®, 및 iPad® 디바이스들을 제한 없이 포함한다. 웨어러블(wearable)들, 랩톱들 또는 태블릿 컴퓨터들과 같은 다른 휴대용 전자 디바이스들이 선택적으로 사용된다. 일부 실시예들에서, 디바이스는 휴대용 통신 디바이스가 아니라, 휴대용 용도를 위해 설계되지 않은 데스크톱 컴퓨터 또는 다른 컴퓨팅 디바이스이다. 일부 실시예들에서, 개시되는 전자 디바이스는 터치 감응형 표면(예컨대, 터치 스크린 디스플레이 및/또는 터치패드)을 포함할 수 있다. 도 1과 관련하여 아래에서 설명되는 예시적인 전자 디바이스(예컨대, 디바이스(100))는 사용자 입력을 수신하기 위한 터치 감응형 표면을 포함할 수 있다. 전자 디바이스는 또한 물리적 키보드, 마우스 및/또는 조이스틱과 같은 하나 이상의 다른 물리적 사용자 인터페이스 디바이스들을 포함할 수 있다.
도 1은 일 실시예에 따른 전자 디바이스(100)의 고레벨 도면이다. 디바이스(100)는 "홈" 또는 메뉴 버튼(104)과 같은 하나 이상의 물리적 버튼들을 포함할 수 있다. 메뉴 버튼(104)은, 예를 들어, 디바이스(100) 상에서 실행되는 애플리케이션들의 세트 내의 임의의 애플리케이션으로 내비게이팅하는 데 사용된다. 일부 실시예들에서, 메뉴 버튼(104)은 메뉴 버튼(104) 상의 지문을 식별하는 지문 센서를 포함한다. 지문 센서는 메뉴 버튼(104) 상의 손가락이 디바이스(100)를 잠금해제하기 위해 저장된 지문과 매칭하는 지문을 갖는지의 여부를 결정하는 데 사용될 수 있다. 대안적으로, 일부 실시예들에서, 메뉴 버튼(104)은 터치 스크린 상에 디스플레이된 그래픽 사용자 인터페이스(GUI)에서 소프트 키로서 구현된다.
일부 실시예들에서, 디바이스(100)는 터치 스크린(150), 메뉴 버튼(104), 디바이스의 전원을 온/오프하고 디바이스를 잠그기 위한 푸시 버튼(106), 음량 조절 버튼들(108), 가입자 식별 모듈(SIM) 카드 슬롯(110), 헤드셋 잭(112), 및 도킹/충전 외부 포트(124)를 포함한다. 푸시 버튼(106)은, 버튼을 누르고 미리 정의된 시간 간격 동안 버튼을 누른 상태로 유지함으로써 디바이스 상에서 전원을 턴 온/오프시키고; 버튼을 누르고 미리 정의된 시간 간격이 경과하기 전에 버튼을 누름해제함으로써 디바이스를 잠그고; 그리고/또는 디바이스를 잠금해제하거나 잠금해제 프로세스를 개시하는 데 사용될 수 있다. 대안적인 실시예에서, 디바이스(100)는 또한 마이크로폰(113)을 통해 일부 기능들의 활성화 또는 비활성화를 위한 구두 입력을 수용한다. 디바이스(100)는, 메모리(이는 하나 이상의 컴퓨터 판독가능 저장 매체들을 포함할 수 있음), 메모리 제어기, 하나 이상의 중앙 프로세싱 유닛(CPU)들, 주변기기 인터페이스, RF 회로부, 오디오 회로부, 스피커(111), 마이크로폰(113), 입출력(I/O) 서브시스템, 및 다른 입력 또는 제어 디바이스들을 포함하지만 이들로 제한되지 않는 다양한 컴포넌트들을 포함한다. 디바이스(100)는 하나 이상의 이미지 센서들(164), 하나 이상의 근접 센서들(166), 및 하나 이상의 가속도계들(168)을 포함할 수 있다. 디바이스(100)는 하나 초과의 타입의 이미지 센서들(164)을 포함할 수 있다. 각각의 타입은 하나 초과의 이미지 센서(164)를 포함할 수 있다. 예를 들어, 하나의 타입의 이미지 센서들(164)은 카메라들일 수 있고, 다른 타입의 이미지 센서들(164)은 디바이스(100)에 저장된 하나 이상의 기계 학습 모델들에 의해 수행되는 얼굴 인식을 위한 적외선 센서들일 수 있다. 디바이스(100)는 주변 광 센서, 도트 프로젝터(dot projector) 및 얼굴 인식을 지원할 플러드 조명기(flood illuminator)와 같은 도 1에 도시되지 않은 컴포넌트들을 포함할 수 있다.
디바이스(100)는 전자 디바이스의 일례일 뿐이고, 디바이스(100)는 위에 열거된 것보다 더 많거나 더 적은 컴포넌트들을 가질 수 있으며, 이들 중 일부는 컴포넌트로 조합되거나 상이한 구성 또는 배열을 가질 수 있다. 위에 열거된 디바이스(100)의 다양한 컴포넌트들은, 하나 이상의 신호 프로세싱 및/또는 주문형 집적 회로(application specific integrated circuit, ASIC)들을 비롯한, 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합으로 구현된다.
도 2는 일 실시예에 따른, 디바이스(100) 내의 컴포넌트들을 예시하는 블록도이다. 디바이스(100)는 하나 이상의 기계 학습 모델들을 구현하는 것을 포함하는 다양한 동작들을 수행할 수 있다. 이러한 목적 및 다른 목적들을 위해, 디바이스(100)는, 다른 컴포넌트들 중에서도, 이미지 센서들(202), SOC(system-on-a chip) 컴포넌트(204), 시스템 메모리(230), 영구적 저장소(예컨대, 플래시 메모리)(228), 모션 센서(234), 및 디스플레이(216)를 포함할 수 있다. 도 2에 예시된 바와 같은 컴포넌트들은 단지 예시적인 것이다. 예를 들어, 디바이스(100)는 도 2에 예시되지 않은 다른 컴포넌트들(예컨대, 스피커 또는 마이크로폰)을 포함할 수 있다. 또한, 일부 컴포넌트들(예컨대, 모션 센서(234))은 디바이스(100)로부터 생략될 수 있다.
이미지 센서(202)는 이미지 데이터를 캡처하기 위한 컴포넌트이고, 예컨대, CMOS(complementary metal-oxide-semiconductor) 능동 픽셀 센서, 카메라, 비디오 카메라, 또는 다른 디바이스들로서 구체화될 수 있다. 이미지 센서(202)는 추가 프로세싱을 위해 SOC 컴포넌트(204)로 전송되는 미처리 이미지 데이터를 생성한다. 일부 실시예들에서, SOC 컴포넌트(204)에 의해 프로세싱된 이미지 데이터는 디스플레이(216) 상에 디스플레이되거나, 시스템 메모리(230) 및 영구적 저장소(228)에 저장되거나, 네트워크 연결을 통해 원격 컴퓨팅 디바이스로 전송된다. 이미지 센서(202)에 의해 생성된 미처리 이미지 데이터는 베이어(Bayer) 컬러 커널 어레이(color kernel array, CFA) 패턴으로 있을 수 있다.
모션 센서(234)는 디바이스(100)의 모션을 센싱하기 위한 컴포넌트 또는 컴포넌트들의 세트이다. 모션 센서(234)는 디바이스(100)의 배향 및/또는 가속도를 나타내는 센서 신호들을 생성할 수 있다. 센서 신호들은 디바이스(100)를 턴온시키는 것 또는 디스플레이(216) 상에 디스플레이된 이미지들을 회전시키는 것과 같은 다양한 동작들을 위해 SOC 컴포넌트(204)로 전송된다.
디스플레이(216)는 SOC 컴포넌트(204)에 의해 생성된 바와 같은 이미지들을 디스플레이하기 위한 컴포넌트이다. 디스플레이(216)는, 예를 들어, 액정 디스플레이(liquid crystal display, LCD) 디바이스 또는 유기 발광 다이오드(organic light-emitting diode, OLED) 디바이스를 포함할 수 있다. SOC 컴포넌트(204)로부터 수신된 데이터에 기초하여, 디스플레이(116)는 메뉴들, 선택된 동작 파라미터들, 이미지 센서(202)에 의해 캡처되고 SOC 컴포넌트(204)에 의해 프로세싱된 이미지들, 및/또는 디바이스(100)의 사용자 인터페이스로부터 수신된 다른 정보(도시되지 않음)와 같은 다양한 이미지들을 디스플레이할 수 있다.
시스템 메모리(230)는 SOC 컴포넌트(204)에 의한 실행을 위한 명령어들을 저장하기 위한 그리고 SOC 컴포넌트(204)에 의해 프로세싱되는 데이터를 저장하기 위한 컴포넌트이다. 시스템 메모리(230)는, 예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM), 동기식 DRAM(synchronous DRAM, SDRAM), 이중 데이터 레이트(double data rate)(DDR, DDR2, DDR3 등), 램버스 DRAM(RAMBUS DRAM, RDRAM), 정적 RAM(static RAM, SRAM), 또는 이들의 조합을 포함하는 임의의 타입의 메모리로서 구체화될 수 있다.
영구적 저장소(228)는 데이터를 비휘발성 방식으로 저장하기 위한 컴포넌트이다. 영구적 저장소(228)는 전력이 이용가능하지 않을 때에도 데이터를 유지한다. 영구적 저장소(228)는 판독 전용 메모리(ROM), 플래시 메모리 또는 다른 비휘발성 랜덤 액세스 메모리 디바이스들로서 구체화될 수 있다. 영구적 저장소(228)는 디바이스(100)의 운영 체제 및 다양한 소프트웨어 애플리케이션들을 저장한다. 영구적 저장소(228)는 또한 회귀 모델들, 랜덤 포레스트 모델(random forest model)들과 같은 하나 이상의 기계 학습 모델들, 커널 SVM(support vector machine)들과 같은 SVM들, 및 콘볼루션 뉴럴 네트워크(CNN)들, 순환 뉴럴 네트워크(RNN)들과 같은 인공 뉴럴 네트워크(ANN)들, 자동인코더, 및 장단기 메모리(long short term memory, LSTM)를 저장할 수 있다. 기계 학습 모델은 뉴럴 프로세서 회로(218) 및 디바이스(100)의 다양한 소프트웨어 애플리케이션들 또는 센서들과 함께 작동하는 독립적인 모델일 수 있다. 기계 학습 모델은 또한 소프트웨어 애플리케이션의 일부일 수 있다. 기계 학습 모델들은 얼굴 인식, 이미지 분류, 객체, 개념, 및 정보 분류, 스피치 인식, 기계 변환, 음성 인식, 음성 명령 인식, 텍스트 인식, 텍스트 및 컨텍스트 분석, 다른 자연 언어 프로세싱, 예측, 및 추천과 같은 다양한 태스크(task)들을 수행할 수 있다.
디바이스(100)에 저장된 다양한 기계 학습 모델들은 완전히 훈련되거나, 훈련되지 않거나, 또는 부분적으로 훈련되어, 디바이스(100)가 사용됨에 따라, 디바이스(100)가 기계 학습 모델들을 보강하거나 계속 훈련하는 것을 허용할 수 있다. 기계 학습 모델들의 동작들은 모델들을 훈련시키고 모델들을 사용하여 런타임 내에 결과를 결정하는 데 사용되는 다양한 계산을 포함한다. 예를 들어, 하나의 사례에서, 디바이스(100)는 사용자의 얼굴 이미지들을 캡처하고 이미지들을 사용하여 디바이스(100)를 잠금 또는 잠금해제하는 데 사용되는 기계 학습 모델을 계속해서 개선한다.
SOC 컴포넌트(204)는 하나 이상의 집적 회로(IC) 칩으로서 구체화되고, 다양한 데이터 프로세싱 프로세스들을 수행한다. SOC 컴포넌트(204)는, 다른 서브컴포넌트들 중에서도, 이미지 신호 프로세서(image signal processor, ISP)(206), 중앙 프로세서 유닛(CPU)(208), 네트워크 인터페이스(210), 센서 인터페이스(212), 디스플레이 제어기(214), 뉴럴 프로세서 회로(218), 그래픽 프로세서(graphics processor, GPU)(220), 메모리 제어기(222), 비디오 인코더(224), 저장소 제어기(226), 및 이러한 서브컴포넌트들을 연결시키는 버스(232)를 포함할 수 있다. SOC 컴포넌트(204)는 도 2에 도시된 것들보다 더 많거나 더 적은 서브컴포넌트들을 포함할 수 있다.
ISP(206)는 이미지 프로세싱 파이프라인의 다양한 스테이지들을 수행하는 회로이다. 일부 실시예들에서, ISP(206)는 이미지 센서(202)로부터 미처리 이미지 데이터를 수신할 수 있고, 미처리 이미지 데이터를, 디바이스(100)의 컴포넌트들 또는 SOC 컴포넌트(204)의 다른 서브컴포넌트들에 의해 사용가능한 형태로 프로세싱할 수 있다. ISP(206)는 이미지 변환 동작들, 수평 및 수직 스케일링, 색상 공간 변환 및/또는 이미지 안정화 변환들과 같은 다양한 이미지 조작 동작들을 수행할 수 있다.
CPU(208)는 임의의 적합한 명령어 세트 아키텍처(instruction set architecture, ISA)를 사용하여 구체화될 수 있고, 그 명령어 세트 아키텍처 내에 정의된 명령어들을 실행시키도록 구성될 수 있다. CPU(208)는 다양한 명령어 세트 아키텍처(ISA)들 중 임의의 것, 예컨대 x86, PowerPC, SPARC, RISC, ARM 또는 MIPS ISA들, 또는 임의의 다른 적합한 ISA를 사용하는 범용 또는 임베디드 프로세서(embedded processor)들일 수 있다. 도 2에 단일 CPU가 도시되어 있지만, SOC 컴포넌트(204)는 다수의 CPU들을 포함할 수 있다. 다중프로세서 시스템들에서, CPU들 각각은 보편적으로는 동일한 ISA를 구현할 수 있지만 반드시 그러한 것은 아니다.
그래픽 프로세싱 유닛(GPU)(220)은 그래픽 데이터를 수행하기 위한 그래픽 프로세싱 회로부이다. 예를 들어, GPU(220)는 프레임 버퍼(예컨대, 전체 프레임에 대한 픽셀 데이터를 포함하는 것) 내에 디스플레이될 객체들을 렌더링(rendering)할 수 있다. GPU(220)는 그래픽 동작의 일부 또는 전부, 또는 소정 그래픽 동작들의 하드웨어 가속을 수행하도록 그래픽 소프트웨어를 실행시킬 수 있는 하나 이상의 그래픽 프로세서들을 포함할 수 있다.
뉴럴 프로세서 회로(218)는 승산, 가산, 및 누산을 포함하는 계산에 기초하여 다양한 기계 학습 동작들을 수행하는 회로이다. 이러한 계산은 예를 들어, 입력 데이터와 커널 데이터의 텐서 곱(tensor product) 및 콘볼루션과 같은 다양한 타입들의 텐서 승산들을 수행하도록 배열될 수 있다. 뉴럴 프로세서 회로(218)는 CPU(208)로부터 뉴럴 네트워크 동작들과 연관된 자원-집약적 동작들을 완화시키면서 고속 및 전력-효율적인 방식으로 이들 동작들을 수행하는 구성가능 회로이다. 뉴럴 프로세서 회로(218)는 센서 인터페이스(212), 이미지 신호 프로세서(206), 영구적 저장소(228), 시스템 메모리(230), 또는 다른 소스들, 이를테면 네트워크 인터페이스(210) 또는 GPU(220)로부터 입력 데이터를 수신할 수 있다. 뉴럴 프로세서 회로(218)의 출력은, 다양한 동작들을 위해, 디바이스(100)의 다양한 컴포넌트들, 이를테면, 이미지 신호 프로세서(206), 시스템 메모리(230), 또는 CPU(208)에 제공될 수 있다. 뉴럴 프로세서 회로(218)의 구조 및 동작은 도 3을 참조하여 아래에서 상세히 설명된다.
네트워크 인터페이스(210)는 하나 이상의 네트워크들(예컨대, 캐리어 또는 에이전트 디바이스들)을 통해 데이터가 디바이스들(100)과 다른 디바이스들 사이에서 교환될 수 있게 하는 서브컴포넌트이다. 예를 들어, 비디오 또는 다른 이미지 데이터는 네트워크 인터페이스(210)를 통해 다른 디바이스들로부터 수신될 수 있고, (예컨대, 이미지 신호 프로세서(206)에 대한 백엔드 인터페이스를 통한) 후속 프로세싱 및 디스플레이를 위해 시스템 메모리(230)에 저장될 수 있다. 네트워크들은 근거리 통신망(Local Area Network, LAN)들(예컨대, 이더넷(Ethernet) 또는 기업 네트워크(corporate network)) 및 광역 통신망(WAN)들을 포함할 수 있지만, 이들로 제한되지 않는다. 네트워크 인터페이스(210)를 통해 수신된 이미지 데이터는 ISP(206)에 의해 이미지 프로세싱 프로세스들을 겪을 수 있다.
센서 인터페이스(212)는 모션 센서(234)와 인터페이싱(interfacing)하기 위한 회로부이다. 센서 인터페이스(212)는 모션 센서(234)로부터 센서 정보를 수신하고, 센서 정보를 프로세싱하여 디바이스(100)의 배향 또는 이동을 결정한다.
디스플레이 제어기(214)는 디스플레이(216) 상에 디스플레이될 이미지 데이터를 전송하기 위한 회로부이다. 디스플레이 제어기(214)는 ISP(206), CPU(208), 그래픽 프로세서 또는 시스템 메모리(230)로부터 이미지 데이터를 수신하고, 이미지 데이터를 디스플레이(216) 상에 디스플레이하기에 적합한 포맷으로 프로세싱한다.
메모리 제어기(222)는 시스템 메모리(230)와 통신하기 위한 회로부이다. 메모리 제어기(222)는 ISP(206), CPU(208), GPU(220) 또는 SOC 컴포넌트(204)의 다른 서브컴포넌트들에 의한 프로세싱을 위해 시스템 메모리(230)로부터 데이터를 판독할 수 있다. 메모리 제어기(222)는, 또한, SOC 컴포넌트(204)의 다양한 서브컴포넌트들로부터 수신된 데이터를 시스템 메모리(230)에 기록할 수 있다.
비디오 인코더(224)는, 영구적 저장소(128)에 저장하기에 적합한 포맷으로 비디오 데이터를 인코딩하기 위한, 또는 네트워크를 통한 다른 디바이스로의 송신을 위해 데이터를 네트워크 인터페이스(w10)에 전달하기 위한 하드웨어, 소프트웨어, 펌웨어 또는 이들의 조합이다.
일부 실시예들에서, SOC 컴포넌트(204)의 하나 이상의 서브컴포넌트들 또는 이러한 서브컴포넌트들의 일부 기능은 뉴럴 프로세서 회로(218), ISP(206), CPU(208) 또는 GPU(220) 상에서 실행되는 소프트웨어 컴포넌트들에 의해 수행될 수 있다. 그러한 소프트웨어 컴포넌트들은 시스템 메모리(230), 영구적 저장소(228), 또는 네트워크 인터페이스(210)를 통해 디바이스(100)와 통신하는 다른 디바이스에 저장될 수 있다.
예시적인 뉴럴 프로세서 회로
뉴럴 프로세서 회로(218)는 뉴럴 프로세서 회로(218)의 입력 데이터에 대해 기계 학습 동작들을 수행하는 프로그래밍가능 회로이다. 기계 학습 동작들은 기계 학습 모델의 훈련을 위한 그리고 훈련된 기계 학습 모델에 기초하여 추론 또는 예측을 수행하기 위한 상이한 계산들을 포함할 수 있다.
기계 학습 모델로서 CNN의 예를 취하면, CNN의 훈련은 순방향 전파 및 역전파를 포함할 수 있다. 뉴럴 네트워크는 입력 계층, 출력 계층, 및 은닉 계층들로 지칭될 수 있는 하나 이상의 중간 계층들을 포함할 수 있다. 각각의 계층은 인접한 계층들 내의 다른 노드들에 완전히 또는 부분적으로 연결될 수 있는 하나 이상의 노드들을 포함할 수 있다. 순방향 전파에서, 뉴럴 네트워크는 선행 계층의 출력들에 기초하여 순방향으로 계산을 수행한다. 노드의 동작은 하나 이상의 함수들에 의해 정의될 수 있다. 노드의 동작을 정의하는 함수들은 하나 이상의 커널들과 데이터의 콘볼루션, 계층들의 풀링(pooling), 텐서 승산 등과 같은 다양한 계산 동작을 포함할 수 있다. 함수들은 또한 노드의 출력의 가중치(weight)를 조정하는 활성화 함수를 포함할 수 있다. 상이한 계층들의 노드들은 상이한 함수들과 연관될 수 있다. 예를 들어, CNN은 풀링 계층들과 혼합되고 하나 이상의 완전히 연결된 계층들이 뒤따르는 하나 이상의 콘볼루션 계층들을 포함할 수 있다.
기계 학습 모델에서, 커널들을 포함하는 함수들 각각은 훈련 동안 조정가능한 상이한 계수들과 연관될 수 있다. 또한, 뉴럴 네트워크의 노드들 중 일부는 각각 또한, 순방향 전파에서 노드의 출력의 가중치를 결정하는 활성화 함수와 연관될 수 있다. 일반적인 활성화 함수들은 스텝 함수들, 선형 함수들, 시그모이드 함수들, 쌍곡 탄젠트 함수들(tanh), 및 정류된 선형 유닛 함수들(ReLU)을 포함할 수 있다. 순방향 전파에서 트레이닝 샘플들의 데이터의 배치가 뉴럴 네트워크를 통과한 후, 결과들이 트레이닝 샘플들의 트레이닝 라벨들과 비교되어 네트워크의 성능을 나타내는 네트워크의 손실 함수를 계산할 수 있다. 이어서, 뉴럴 네트워크는 손실 함수의 값을 개선하기 위해 확률적 좌표 하강(stochastic coordinate descent, SGD)과 같은 좌표 하강을 사용함으로써 역전파를 수행하여 다양한 함수들에서 계수들을 조정한다.
훈련에서, 디바이스(100)는 순방향 전파 및 역전파에서 동작들 중 전부 또는 일부를 수행하기 위해 뉴럴 프로세서 회로(218)를 사용할 수 있다. 순방향 전파 및 역전파의 다수의 라운드들은 뉴럴 프로세서 회로(218)에 의해 단독으로, 또는 CPU(208), GPU(220), 및 ISP(206)와 같은 다른 프로세서들과 협력하여 수행될 수 있다. 훈련은 손실 함수가 더 이상 개선되지 않을 때(예컨대, 기계 학습 모델이 수렴되었음) 또는 훈련 샘플들의 특정 세트에 대한 미리 결정된 수의 라운드들 후에 완료될 수 있다. 디바이스(100)가 사용됨에 따라, 디바이스(100)는 뉴럴 네트워크에 대한 추가적인 훈련 샘플들을 계속 수집할 수 있다.
예측 또는 추론을 위해, 디바이스(100)는 하나 이상의 입력 샘플들을 수신할 수 있다. 뉴럴 프로세서 회로(218)는 하나 이상의 결과들을 결정하기 위해 입력 샘플들을 취하여 순방향 전파를 수행할 수 있다. 입력 샘플들은 이미지들, 스피치들, 텍스트 파일들, 센서 데이터, 또는 다른 데이터일 수 있다.
기계 학습에서의 데이터 및 함수들(예를 들어, 입력 데이터, 커널들, 함수들, 계층 출력들, 기울기 데이터)은 하나 이상의 텐서들에 의해 저장되고 표현될 수 있다. 기계 학습 모델의 훈련 및 런타임과 관련된 일반적인 동작들은 텐서 곱, 텐서 전치(transpose), 텐서 요소별 동작, 콘볼루션, 활성화 함수의 적용, 기울기를 결정하기 위한 자동 미분, 텐서들의 값들의 통계 및 집계(예컨대, 평균, 분산, 표준 편차), 텐서 랭크 및 크기 조작 등을 포함할 수 있다.
뉴럴 네트워크의 훈련 및 런타임이 예로서 논의되지만, 뉴럴 프로세서 회로(218)는 또한, 커널 SVM과 같은 다른 타입의 기계 학습 모델들의 동작들에 사용될 수 있다.
도 3을 참조로, 뉴럴 프로세서 회로(218)는, 다른 컴포넌트들 중에서도, 뉴럴 태스크 관리자(310), 복수의 뉴럴 엔진들(314A 내지 314N)(이하에서 "뉴럴 엔진(314)"으로 일괄적으로 지칭되고, 또한 "뉴럴 엔진(314)"으로 개별적으로 지칭됨), 커널 다이렉트 메모리 액세스(direct memory access, DMA)(324), 데이터 프로세서 회로(318), 데이터 프로세서 DMA(320) 및 평면 엔진(340)을 포함할 수 있다. 뉴럴 프로세서 회로(218)는 도 3에 예시되지 않은 더 적거나 추가적인 컴포넌트들을 포함할 수 있다.
뉴럴 엔진들(314) 각각은 기계 학습을 위한 컴퓨팅 동작들을 병렬로 수행한다. 동작의 부하에 따라, 뉴럴 엔진들(314)의 전체 세트가 동작하고 있을 수 있거나, 또는 나머지 뉴럴 엔진들(314)이 전력을 보존하기 위해 전력 절약 모드로 배치되면서, 뉴럴 엔진들(314)의 서브세트만이 동작하고 있을 수 있다. 뉴럴 엔진들(314) 각각은, 도 4를 참조하여 아래에서 상세히 설명되는 바와 같이, 하나 이상의 커널들을 저장하기 위한 컴포넌트, 승산-누산 동작들을 수행하기 위한 컴포넌트, 및 출력 데이터(328)를 생성하기 위한 사후-프로세싱을 위한 컴포넌트를 포함한다. 뉴럴 엔진들(314)은 콘볼루션 동작들 및 텐서 곱 동작들과 같은 계산이 많은 동작들을 수행하는 데 특화될 수 있다. 콘볼루션 동작들은 크로스-채널 콘볼루션들(상이한 채널들로부터의 값들을 누산하는 콘볼루션), 채널별 콘볼루션들, 및 전치 콘볼루션들과 같은 상이한 종류들의 콘볼루션들을 포함할 수 있다.
평면 엔진(340)은, 속도가 평면 엔진(340) 내의 계산 속도 대신에 데이터 송신의 입력 및 출력(I/O) 속도에 주로 의존할 수 있는, 더 단순한 컴퓨팅 동작들을 수행하는 데 특화될 수 있다. 이러한 컴퓨팅 동작들은 I/O 바운드 계산들로 지칭될 수 있다. 대조적으로, 뉴럴 엔진들(314)은 그의 속도가 주로 각각의 뉴럴 엔진(314) 내의 계산 속도에 의존할 수 있는 복잡한 계산에 초점을 맞출 수 있다. 예를 들어, 평면 엔진(340)은 단일 채널 내에서 동작들을 수행하는 데 효율적인 반면, 뉴럴 엔진들(314)은 데이터의 많은 누산을 수반할 수 있는 다수의 채널들에 걸친 동작들을 수행하는 데 효율적이다. I/O 바운드 계산들을 계산하기 위한 뉴럴 엔진(314)의 사용은 속도 및 전력 소비 둘 모두에 관하여 효율적이지 않을 수 있다. 일 실시예에서, 입력 데이터는 랭크가 3 보다 큰 텐서(예컨대, 3 이상의 차원들을 가짐)일 수 있다. 텐서에서 차원들(2 이상)의 세트는 평면으로 지칭될 수 있는 반면, 다른 차원은 채널로 지칭될 수 있다. 뉴럴 엔진들(314)은 텐서 내의 평면의 데이터를 커널과 콘볼루션하고 상이한 채널들에 걸쳐 상이한 평면들의 콘볼루션의 결과들을 누산할 수 있다. 한편, 평면 엔진(340)은 평면 내의 동작들에 특화될 수 있다.
평면 엔진(340)의 회로부는 풀링 모드, 요소별 모드, 및 감소 모드를 포함하는 다수의 모드들 중 하나에서의 동작을 위해 프로그래밍될 수 있다. 풀링 모드에서, 평면 엔진(340)은 입력 데이터의 공간 크기를 감소시킨다. 요소별 모드에서, 평면 엔진(340)은 하나 이상의 입력들의 요소별 동작들로부터 도출되는 출력을 생성한다. 감소 모드에서, 평면 엔진(340)은 텐서의 랭크를 감소시킨다. 예를 들어, 랭크 5 텐서는 랭크 2 텐서로 감소될 수 있거나, 또는 랭크 3 텐서가 랭크 0 텐서(예컨대, 스칼라)로 감소될 수 있다. 평면 엔진(340)의 동작들은 도 5에 관하여 아래에서 더 상세히 논의될 것이다.
뉴럴 태스크 관리자(310)는 뉴럴 프로세서 회로(218)의 전체 동작을 관리한다. 뉴럴 태스크 관리자(310)는 CPU(208)에 의해 실행되는 컴파일러로부터 태스크 리스트를 수신하고, 이의 태스크 큐들에 태스크들을 저장하고, 수행할 태스크를 선택하고, 선택된 태스크를 수행하기 위해 태스크 커맨드(task command)들을 뉴럴 프로세서 회로(218)의 다른 컴포넌트들에 전송할 수 있다. 데이터는 데이터에 대해 수행될 동작들의 타입들을 나타내는 태스크 커맨드와 연관될 수 있다. 뉴럴 프로세서 회로(218)의 데이터는 시스템 메모리(230)와 같은 다른 소스로부터 송신되는 입력 데이터, 및 이전 동작 사이클에서 뉴럴 프로세서 회로(218)에 의해 생성된 데이터를 포함한다. 각각의 데이터세트는 데이터에 대해 수행될 동작들의 타입을 특정하는 태스크 커맨드와 연관될 수 있다. 뉴럴 태스크 관리자(310)는 또한, CPU(208)로부터 명령어들을 수신하는 것과 같은 이벤트들의 검출 시에 태스크들의 스위칭을 수행할 수 있다. 하나 이상의 실시예들에서, 뉴럴 태스크 관리자(310)는, 컴포넌트들 각각이 입력 데이터 및 커널 데이터의 적절한 세그먼트들을 추적, 검색, 또는 프로세싱할 수 있게 하기 위해, 뉴럴 프로세서 회로(218)의 컴포넌트들에 래스터라이저(rasterizer) 정보를 전송한다. 예를 들어, 뉴럴 태스크 관리자(310)는 뉴럴 프로세서 회로(218)에 의한 프로세싱을 위한 데이터세트의 크기 및 랭크에 관한 정보를 저장하는 레지스터들을 포함할 수 있다. 뉴럴 태스크 관리자(310)가 뉴럴 프로세서 회로(218)의 일부로서 도 3에 예시되어 있지만, 뉴럴 태스크 관리자(310)는 뉴럴 프로세서 회로(218) 외부의 컴포넌트일 수 있다.
커널 DMA(324)는 소스(예컨대, 시스템 메모리(230))로부터 커널 데이터를 페치(fetch)하고, 커널 데이터(326A 내지 326N)를 뉴럴 엔진들(314) 각각에 전송하는 판독 회로이다. 커널 데이터는 커널 요소들이 추출될 수 있는 정보를 나타낸다. 일 실시예에서, 커널 데이터는 뉴럴 엔진들(314) 각각에서 압축해제되는 압축된 포맷일 수 있다. 뉴럴 엔진들(314) 각각에 제공되는 커널 데이터가 일부 경우들에서 동일할 수 있지만, 뉴럴 엔진들(314) 각각에 제공되는 커널 데이터는 대부분의 경우들에서 상이하다. 일 실시예에서, 커널 DMA(324)의 직접 메모리 액세스 특성은 커널 DMA(324)가 CPU(208)의 개입 없이 소스로부터 직접 데이터를 페치 및 기록하는 것을 허용할 수 있다.
데이터 프로세서 회로(318)는 뉴럴 프로세서 회로(218)의 데이터 트래픽 및 태스크 성능을 관리한다. 데이터 프로세서 회로(318)는 흐름 제어 회로(332) 및 버퍼(334)를 포함할 수 있다. 버퍼(334)는 뉴럴 프로세서 회로(218) 및 평면 엔진(340)의 동작들과 연관된 데이터, 이를테면 시스템 메모리(230)로부터 송신되는 입력 데이터(예컨대, 기계 학습 모델로부터의 데이터) 및 뉴럴 프로세서 회로(218) 또는 평면 엔진(340) 내에서 생성되는 다른 데이터를 저장하기 위한 임시 저장소이다. 데이터 프로세서 회로(318)에 저장된 데이터는 뉴럴 엔진들(314) 및 평면 엔진(340)과 같은 다양한 다운스트림 컴포넌트들로 전송되는 상이한 서브세트들을 포함할 수 있다.
일 실시예에서, 버퍼(334)는 뉴럴 엔진들(314) 및 평면 엔진(340)에 의해 액세스될 수 있는 비일시적 메모리로서 구현된다. 버퍼(334)는 대응하는 뉴럴 엔진들(314A 내지 314N) 또는 평면 엔진(340)에 공급하기 위한 입력 데이터(322A 내지 322N)뿐만 아니라 하나 이상의 뉴럴 엔진들(314) 또는 평면 엔진(340)으로 피드백하기 위한, 또는 타깃 회로(예컨대, 시스템 메모리(230))에 전송하기 위한 각각의 뉴럴 엔진들(314A 내지 314N) 또는 평면 엔진(340)으로부터의 출력 데이터(328A 내지 328N)를 저장할 수 있다. 버퍼(334)는 또한 평면 엔진(340)의 입력 데이터(342) 및 출력 데이터(344)를 저장할 수 있고, 뉴럴 엔진(314)과 평면 엔진(340) 사이에서 데이터의 교환을 허용할 수 있다. 예를 들어, 뉴럴 엔진들(314)의 하나 이상의 출력 데이터(328A 내지 328N)는 평면 엔진(340)에 대한 입력(342)으로서 사용된다. 마찬가지로, 평면 엔진(340)의 출력(344)은 뉴럴 엔진들(314)의 입력 데이터(322A 내지 322N)로서 사용될 수 있다. 뉴럴 엔진들(314) 또는 평면 엔진(340)의 입력들은 버퍼(334)에 저장된 임의의 데이터일 수 있다. 예를 들어, 다양한 동작 사이클들에서, 엔진들 중 하나가 입력들로서 페치되는 소스 데이터세트들은 상이할 수 있다. 엔진의 입력은 이전 사이클들에서 동일한 엔진의 출력, 상이한 엔진들의 출력들, 또는 버퍼(334)에 저장된 임의의 다른 적합한 소스 데이터세트들일 수 있다. 또한, 버퍼(334) 내의 데이터세트는 분할되어 다음 동작 사이클에서 상이한 동작들을 위해 상이한 엔진들로 전송될 수 있다. 버퍼(334) 내의 2개의 데이터세트들이 또한 다음 동작을 위해 조인(join)될 수 있다.
데이터 프로세서 회로(318)의 유동 제어 회로(332)는 뉴럴 엔진들(314)과 평면 엔진(340) 사이의 데이터의 교환을 제어할 수 있다. 데이터 프로세서 회로(318) 및 뉴럴 프로세서 회로(218)의 다른 컴포넌트들의 동작들은, 데이터 프로세서 회로(318)에 저장된 입력 데이터 및 중간 데이터가 뉴럴 엔진들(314) 및 평면 엔진(340)에서 다수의 동작들에 걸쳐 재사용될 수 있도록 조정되며, 그에 의해 시스템 메모리(230)로의 그리고 그로부터의 데이터 전송을 감소시킨다. 유동 제어 회로(332)는 다음의 동작들 중 하나 이상을 수행할 수 있다: (i) 뉴럴 엔진들(314) 및 평면 엔진(340)에 의해 프로세싱되고 있는 데이터(예컨대, 데이터는 하나 이상의 텐서들일 수 있음)의 크기 및 랭크를 모니터링하고, (ii) 데이터의 상이한 서브세트들과 연관된 태스크 커맨드들에 기초하여 데이터의 어떤 서브세트들이 뉴럴 엔진들(314) 또는 평면 엔진(340)으로 송신되는지를 결정하고, (iii) 데이터가 뉴럴 엔진들(314) 및 평면 엔진(340)으로 송신되는 방식을 결정하고(예컨대, 데이터 프로세서 회로(318)는, 다수의 또는 모든 뉴럴 엔진들(314)이 동일한 데이터를 수신하도록 동일한 데이터가 뉴럴 엔진들(314)의 다수의 입력 채널들로 공급되는 브로드캐스트 모드, 또는 상이한 뉴럴 엔진들(314)이 상이한 데이터를 수신하는 유니캐스트 모드에서 동작할 수 있다), (iv) 평면 엔진(340)으로 하여금 다수의 동작 모드들 중 하나에서 동작하도록 스스로 프로그래밍하도록 지시하기 위해 평면 엔진(340)에 구성 커맨드를 송신한다.
버퍼(334)에 저장된 뉴럴 프로세서 회로(218)의 데이터는, 특히, 이미지 데이터, 기울기 방향성 히스토그램(histogram of oriented gradients, HOG) 데이터, 오디오 데이터, 메타 데이터, 뉴럴 엔진(314)의 이전 사이클의 출력 데이터(328), 및 SOC 컴포넌트(204)의 다른 컴포넌트들로부터 수신된 다른 프로세싱된 데이터의 일부일 수 있다.
데이터 프로세서 DMA(320)는 버퍼(334)에 저장하기 위한 소스(예를 들어, 시스템 메모리(230))로부터의 입력 데이터의 세그먼트를 수신하는 판독 회로, 및 버퍼(334)로부터 타깃 컴포넌트(예컨대, 시스템 메모리)로 데이터를 포워딩(forwarding)하는 기록 회로를 포함한다. 일 실시예에서, 데이터 프로세서 DMA(320)의 직접 메모리 액세스 특성은 데이터 프로세서 DMA(320)가 CPU(208)의 개입 없이 소스(예컨대, 시스템 메모리(230))로부터 직접 데이터를 페치 및 기록하는 것을 허용할 수 있다. 버퍼(334)는 CPU(208)의 개입 없이 디바이스(100)의 기계 학습 모델의 데이터를 저장하는 직접 메모리 액세스 버퍼일 수 있다.
예시적인 뉴럴 엔진 아키텍처
도 4a는 일 실시예에 따른 뉴럴 엔진(314)의 블록도이다. 뉴럴 엔진(314)은 기계 학습을 용이하게 하기 위해 콘볼루션, 텐서 곱과 같은 다양한 동작들을 수행하고, 다른 동작들은 많은 계산을 수반할 수 있다. 이를 위하여, 뉴럴 엔진(314)은 입력 데이터(322)를 수신하고, 저장된 커널 데이터에 기초하여 입력 데이터(322)에 대해 승산-누산 동작들(예컨대, 콘볼루션 동작들)을 수행하고, 승산-누산 동작들의 결과에 대해 추가적인 사후-프로세싱 동작들을 수행하고, 출력 데이터(328)를 생성한다. 뉴럴 엔진(314)의 입력 데이터(322) 및/또는 출력 데이터(328)는 단일 채널로 이루어지거나 다수의 채널들에 걸쳐 확장될 수 있다.
뉴럴 엔진(314)은, 다른 컴포넌트들 중에서도, 입력 버퍼 회로(402), 계산 코어(416), 뉴럴 엔진(NE) 제어부(418), 커널 추출 회로(432), 누산기 회로(414), 및 출력 회로(424)를 포함할 수 있다. 뉴럴 엔진(314)은 도 4a에 예시된 것보다 더 적은 컴포넌트들을 포함할 수 있거나 도 4a에 예시되지 않은 추가적인 컴포넌트들을 포함할 수 있다.
입력 버퍼 회로(402)는 데이터의 서브세트가 소스로부터 수신됨에 따라 뉴럴 프로세서 회로(218)의 데이터의 서브세트를 저장하는 회로이다. 소스는 데이터 프로세서 회로(318), 평면 엔진(340), 또는 다른 적합한 컴포넌트일 수 있다. 입력 버퍼 회로(402)는 현재 태스크 또는 프로세스 루프에 대한 데이터의 적절한 세그먼트(408)를 프로세싱을 위해 계산 코어(416)로 전송한다. 입력 버퍼 회로(402)는 계산 코어(416)로 전송된 데이터의 세그먼트(408)를 변경하기 위해 입력 버퍼 회로(402)의 판독 위치들을 시프팅(shifting)하는 시프터(shifter)(410)를 포함할 수 있다. 시프팅을 통해 계산 코어(416)에 제공된 입력 데이터의 세그먼트들을 변경함으로써, 뉴럴 엔진(314)은 더 적은 수의 판독 동작들에 기초하여 입력 데이터의 상이한 세그먼트들에 대해 승산-누산을 수행할 수 있다. 하나 이상의 실시예들에서, 뉴럴 프로세서 회로의 데이터(218)는 상이한 콘볼루션 그룹들 및/또는 입력 채널들의 데이터를 포함한다.
커널 추출 회로(432)는, 커널 DMA(324)로부터 커널 데이터(326)를 수신하고, 커널 계수들(422)을 추출하는 회로이다. 일 실시예에서, 커널 추출 회로(432)는 룩업 테이블(lookup table, LUT)을 참조하고, LUT에 기초한 압축된 커널 데이터(326)로부터 커널을 재구성하기 위해 마스크를 사용한다. 마스크는 제로(zero)로 패딩될 재구성된 커널 내의 위치들 및 숫자들로 채워질 나머지 위치들을 나타낸다. 재구성된 커널의 커널 계수들(422)은 계산 코어(416)의 승산-가산(MAD) 회로들에서의 레지스터를 채우기 위해 계산 코어(416)로 전송된다. 다른 실시예들에서, 커널 추출 회로(432)는 비압축 포맷으로 커널 데이터를 수신하고, 커널 계수들은 LUT를 참조하거나 또는 마스크를 사용하지 않으면서 결정된다.
계산 코어(416)는 계산 동작들을 수행하는 프로그래밍가능 회로이다. 이러한 목적을 위해, 계산 코어(416)는 MAD 회로들(MAD0 내지 MADN) 및 사후-프로세서(428)를 포함할 수 있다. MAD 회로들(MAD0 내지 MADN) 각각은 입력 데이터의 세그먼트(408)에서의 입력 값, 및 커널 계수들(422)에서의 대응하는 커널 계수를 저장할 수 있다. 입력 값과 대응하는 커널 계수는 프로세싱된 값(412)을 생성하기 위해, 각각의 MAD 회로들에서 승산된다.
누산기 회로(414)는 MAD 회로들로부터 프로세싱된 값들(412)을 수신 및 저장하는 다수의 누산기들을 포함하는 메모리 회로이다. 하나 이상의 실시예들에서, 누산기 회로(414)는 누산기들의 다수의 세트들을 포함하고, 누산기들의 각각의 세트는 상이한 MAD 회로(MAD0 내지 MADN)에 결합된다. 일 실시예에서, 누산기 회로(414) 내의 누산기들의 각각의 세트는 동일한 수의 누산기들을 포함하는데, 예를 들어, 세트 내의 누산기들의 수는 프로세싱된 값들(412)의 출력 채널들의 수와 동일하다. 대안적으로, 누산기 회로(414) 내의 누산기들의 세트들은 상이한 수들의 누산기들을 포함할 수 있다. 누산기 회로(414)에 저장된 프로세싱된 값들은 MAD 회로들에서의 추가적인 승산 및 가산 동작들을 위한 피드백 정보(419)로서 다시 전송될 수 있거나, 또는 사후-프로세싱을 위해 사후-프로세서(428)로 전송될 수 있다. 누산기 회로(414)는 MAD 회로들과 조합하여, 승산-누산기(multiply-accumulator, MAC)(404)를 형성한다. 하나 이상의 실시예들에서, 누산기 회로(414)는 서브유닛들(또는 배치들)을 가질 수 있으며, 여기서, 각각의 서브유닛은 뉴럴 엔진(314)의 상이한 컴포넌트들로 데이터를 전송한다. 예컨대, 프로세싱 사이클 동안, 누산기 회로(414)의 제1 서브유닛에 저장된 데이터는 MAC 회로로 전송되는 한편, 누산기 회로(414)의 제2 서브유닛에 저장된 데이터는 사후-프로세서(428)로 전송된다.
사후-프로세서(428)는 누산기 회로(414)로부터 수신된 값들(412)의 추가적인 프로세싱을 수행하는 회로이다. 사후-프로세서(428)는, 선형 함수들(예컨대, 정류된 선형 유닛(ReLU))을 적용하는 것, 정규화된 교차-상관(normalized cross-correlation, NCC), 8-비트 데이터에 대해 뉴럴 동작들을 수행한 결과들을 16-비트 데이터로 병합하는 것, 및 로컬 응답 정규화(local response normalization, LRN)를 포함하는(그러나 이에 제한되지는 않음) 동작들을 수행할 수 있다. 그러한 동작들의 결과는 사후-프로세서(428)로부터 프로세싱된 값들(417)로서 출력 회로(424)로 출력된다. 일부 실시예들에서, 사후-프로세서(428)에서의 프로세싱이 우회된다. 예를 들어, 누산기 회로(414) 내의 데이터는 뉴럴 프로세서 회로(218)의 다른 컴포넌트들에 의한 액세스를 위해 출력 회로(424)로 직접 전송될 수 있다.
NE 제어부(418)는 뉴럴 프로세서 회로(218)의 동작 모드들 및 파라미터들에 기초하여 뉴럴 엔진(314)의 다른 컴포넌트들의 동작들을 제어한다. 상이한 동작 모드들(예컨대, 그룹 콘볼루션 모드 또는 비-그룹 콘볼루션 모드) 또는 파라미터들(예컨대, 입력 채널들의 수 및 출력 채널들의 수)에 따라, 뉴럴 엔진(314)은 상이한 시퀀스들로 상이한 입력 데이터에 대해 동작하고, 누산기 회로(414)로부터의 상이한 값들을 MAD 회로들로 반환하고, 사후-프로세서(428)에서 상이한 타입들의 사후-프로세싱 동작들을 수행할 수 있다. 뉴럴 엔진(314)의 컴포넌트들을 원하는 방식으로 동작하도록 구성하기 위해, NE 제어부(418)는 정보(419)에 포함될 수 있는 태스크 커맨드들을 뉴럴 엔진(314)의 컴포넌트들로 전송한다. NE 제어부(418)는, 도 6을 참조하여 아래에서 상세히 설명되는 바와 같이, 뉴럴 엔진(314)에서 프로세싱되고 있는 현재 태스크 또는 프로세스 루프를 추적하는 래스터라이저(430)를 포함할 수 있다.
입력 데이터는 전형적으로, 다수의 뉴럴 엔진들(314) 또는 뉴럴 엔진들(314) 및 평면 엔진(340)에서의 병렬 프로세싱을 위해 더 작은 데이터 조각들로 분할된다. 콘볼루션 동작에 사용되는 데이터의 세트는 다수의 더 작은 유닛들로 분할될 수 있는 콘볼루션 그룹으로 지칭될 수 있다. 더 작은 유닛들(세그먼트들)의 계층구조는 콘볼루션 그룹들, 슬라이스들, 타일들, 작업 유닛들, 출력 채널 그룹(output channel group, OCG)들, 입력 채널들(Cin), 입력 스트라이드(input stride)를 위한 서브-Cin들, 등일 수 있다. 예를 들어, 콘볼루션 그룹은 여러 슬라이스들로 분할될 수 있고; 슬라이스는 여러 타일들로 분할될 수 있고; 타일은 여러 작업 유닛들로 분할될 수 있고; 기타 등등이다. 뉴럴 엔진(314)의 맥락에서, 작업 유닛은, 계산 코어(416)의 단일 사이클 동안 뉴럴 엔진(314)의 누산기(414)에 맞는 출력 값들을 생성하는 크기를 갖는, 평면 엔진들(340)에 의해 프로세싱된 데이터 또는 뉴럴 엔진들(314)의 이전 사이클에 프로세싱된 데이터와 같은, 입력 데이터의 세그먼트일 수 있다. 하나의 사례에서, 각각의 작업 유닛의 크기는 256 바이트이다. 그러한 실시예들에서, 예를 들어, 작업 유닛들은 16 x 16, 32 x 8, 64 x 4, 128 x 2, 또는 256 x 1 데이터세트들 중 하나로 형상화될 수 있다. 평면 엔진(340)의 맥락에서, 작업 유닛은 (i) 입력 데이터의 세그먼트, (ii) 뉴럴 엔진(314)으로부터의 데이터, 또는 (iii) 평면 엔진(340)에서 동시에 프로세싱될 수 있는 평면 엔진(340)의 이전 사이클로부터의 데이터일 수 있다.
래스터라이저(430)는 입력 데이터를 더 작은 유닛들(세그먼트들)로 분할하는 것과 연관된 동작들을 수행하고, MAC들(404) 및 누산기(414)를 통한 더 작은 유닛들의 프로세싱을 조절할 수 있다. 래스터라이저(430)는, 입/출력 데이터의 세그먼트들(예컨대, 그룹들, 작업 유닛들, 입력 채널들, 출력 채널들)의 크기들 및 랭크들을 추적하고, 입력 데이터의 세그먼트들의 적절한 핸들링을 위해 뉴럴 프로세서 회로(218)의 컴포넌트들에 명령한다. 예를 들어, 래스터라이저(430)는 입력 버퍼 회로들(402) 내의 시프터들(410)을 동작시켜 입력 데이터의 정확한 세그먼트들(408)을 MAC(404)으로 포워딩하고, 완성된 출력 데이터(328)를 데이터 버퍼(334)로 전송한다. 뉴럴 프로세서 회로(218)의 다른 컴포넌트들(예컨대, 커널 DMA(324), 버퍼 DMA(320), 버퍼(334), 평면 엔진(340))은 또한, 상이한 컴포넌트들에서 입력 데이터의 분할 및 입력 데이터의 다양한 세그먼트들의 병렬 계산을 모니터링하기 위해 그들의 대응하는 래스터라이저들을 가질 수 있다.
출력 회로(424)는 사후-프로세서(428)로부터 프로세싱된 값들(417)을 수신하고, 데이터 프로세서 회로(318)와 인터페이싱하여 프로세싱된 값들(417)을 데이터 프로세서 회로(318)에 저장한다. 이러한 목적을 위해, 출력 회로(424)는 프로세싱된 값들(417)이 사후-프로세서(428)에서 프로세싱되는 시퀀스 또는 포맷과 상이한 시퀀스 또는 포맷으로 출력 데이터(328)로서 전송할 수 있다.
뉴럴 엔진(314) 내의 컴포넌트들은 NE 제어부(418) 및 뉴럴 태스크 관리자(310)에 의해 구성 기간 동안 구성될 수 있다. 이러한 목적을 위해, 뉴럴 태스크 관리자(310)는 구성 기간 동안 구성 정보를 뉴럴 엔진(314)에 전송한다. 구성가능 파라미터들 및 모드들은, 입력 데이터 요소들과 커널 요소들 사이의 맵핑, 입력 채널들의 수, 출력 채널들의 수, 출력 스트라이드들의 수행, 및 사후-프로세서(428)에서의 사후-프로세싱 동작들의 인에이블링(enabling)/선택을 포함할 수 있지만, 이에 제한되지는 않는다.
뉴럴 엔진에서의 3차원 콘볼루션 동작
도 4b는 일 실시예에 따른, 누산기 회로(414)가 누산기들의 다수의 배치들로 분할된 뉴럴 엔진(314)의 블록도이다. MAC(404)의 MAD 회로들(MAD0 내지 MADN)은, 계산 코어(416)의 각각의 프로세싱 사이클에서, 출력 채널들의 적어도 서브세트에 대한 프로세싱된 값들(412)을 생성하기 위해, 커널 계수들(422)을 사용하여 입력 데이터(408)의 작업 유닛에 대해 3차원(3D) 콘볼루션의 승산-가산 동작들을 수행한다. 3D 콘볼루션은 체적 데이터(예를 들어, 폭 치수, 높이 치수 및 깊이 치수를 갖는 입력 데이터(408)) 또는 시간적 비디오 데이터(예를 들어, 폭 치수, 높이 치수 및 시간 치수를 갖는 입력 데이터(408))를 프로세싱하는 데 사용될 수 있다. 2차원(2D) 콘볼루션과 비교하여, 3D 콘볼루션의 동작들은 본 명세서에서 깊이 치수로 지칭되는 추가적인 차원을 수반한다. 스트라이딩된 콘볼루션(strided convolution), 전치 콘볼루션, 희소 및 팔레트화된(palettized) 커널들을 사용하는 콘볼루션을 포함하지만 이에 제한되지 않는 2D 콘볼루션의 모든 동작들은 3D 콘볼루션의 동작들의 깊이 치수에 적용될 수 있다.
입력 버퍼 회로(402)에 저장된 입력 데이터(408)는 다수의 입력 깊이 평면들(Din)을 포함하며, 각각의 깊이 평면은 다수의 입력 채널들(Cin)의 각각의 입력 채널에 대한 입력 폭(Win) 및 입력 높이(Hin)를 갖는다. 따라서, 입력 데이터(408)의 공간 서포트는 Win x Hin x Din x Cin이다. 커널 추출 회로(432)로부터의 커널 계수들(422)은 다수의 커널 깊이 평면들(Kd)로 표현될 수 있으며, 각각의 커널 깊이 평면은 커널 폭(Kw) 및 커널 높이(Kh)를 갖는다. 따라서, 커널 계수들(422)(또는 커널)의 공간 서포트는 Kw x Kh x Kd이다. 프로세싱된 값들(412)(또는 출력 값들) 및 출력 데이터(328)의 공간 서포트는 Wout x Hout x Dout x Cout이며, 여기서 Dout는 출력 깊이 평면들의 수이고, 각각의 출력 깊이 평면은 Wout의 폭 및 Hout의 높이를 갖고, Cout는 출력 채널들의 수이다.
MAD 회로들(MAD0 내지 MADN)은, 계산 코어(416)의 프로세싱 사이클 동안, 프로세싱된 값들(412)을 생성하기 위해, 3D 콘볼루션의 일부로서 커널 계수들(422)을 사용하여 입력 데이터(408)의 작업 유닛에 대해 승산-가산 동작들을 수행한다. 프로세싱된 값들(412)은 다수의 출력 깊이 평면들(예를 들어, Dout개의 깊이 평면들)을 포함하고, 각각의 깊이 평면은, Cout개의 출력 채널들의 서브세트의 각각의 출력 채널에 대한 출력 폭(Wout) 및 출력 높이(Hout)를 갖는다. 프로세싱 사이클의 종료 시에, 프로세싱된 값들(412)은 저장 및 누산을 위해 누산기 회로(414) 내의 누산기들의 대응하는 배치들로 전달된다. 누산된 프로세싱된 값들(412)은 3D 콘볼루션의 일부로서 계산 코어(416)의 다음 프로세싱 사이클 동안의 승산-가산 동작들을 위한 피드백 정보(419)로서 MAD 회로들(MAD0 내지 MADN)로 피드백된다.
누산기 회로(414)는 MAD 회로들(MAD0 내지 MADN)에 결합된다. 하나 이상의 실시예들에서, 누산기 회로(414)는 누산기들의 N+1개의 세트들을 포함하고, 누산기 회로(414) 내의 누산기들의 각각의 세트는 대응하는 MAD 회로(MAD0 내지 MADN)에 결합된다. 누산기 회로(414) 내의 누산기들의 각각의 세트는 Cout개의 누산기들을 포함할 수 있다. Cout개의 누산기들의 N+1개의 세트들을 갖는 누산기 회로(414)는 프로세싱된 값들(412)의 대응하는 출력 채널들을 저장하기 위해, 누산기들의 다수의 배치들, 즉, 배치들(414A, 414B 내지 414K)로 분할된다.
누산기 회로(414)는, 프로세싱 사이클 후, 누산기들의 대응하는 배치(414A, 414B 내지 414K)에, 각각의 출력 깊이 평면에 대한 그리고 출력 채널들(Cout)의 서브세트에 대한 프로세싱된 값들(412)을 수신 및 저장한다. 누산기들의 배치들(414A, 414B 내지 414K)의 수는 커널 깊이 평면들의 수(Kd)와 동일할 수 있다. 대안적으로, 누산기들의 배치들(414A, 414B 내지 414K)의 수는 커널 깊이 평면들의 수(Kd)를 초과한다. 누산기들의 각각의 배치(414A, 414B 내지 414K)는 동일한 수의 누산기들을 포함할 수 있다. 대안적으로, 상이한 배치들은 상이한 수의 누산기들을 포함할 수 있다.
하나 이상의 실시예들에서, 누산기 회로(414)는 누산기들의 N+1개의 세트들을 포함하고, 누산기들의 각각의 세트는 대응하는 MAD 회로(MAD0 내지 MADN)에 결합되고, 프로세싱된 값들(412)의 8개의 출력 채널들을 (예를 들어, 다수의 프로세싱 사이클들에 걸쳐) 수신 및 저장하기 위한 Cout = 8개의 누산기들을 포함한다. 일 실시예에서, 커널 계수들(422)에 대한 공간 서포트는 2개의 커널 깊이 평면들을 포함한다(예를 들어, Kd = 2). 그러한 경우에, 누산기 회로(414)는 2개의 배치들, 예를 들어, 배치들(414A 및 414B)로 분할되고, 8개의 누산기들의 원래의 N+1개의 세트들 각각이 4개의 누산기들의 2개의 그룹들(Kd = 2)로 분할되므로, 각각의 배치는 4개의 누산기들의 N+1개의 세트들을 갖는다. 계산 코어(416)의 프로세싱 사이클 동안, MAC(404)는 4개의 출력 채널들, 예를 들어, 출력 채널들 1 내지 Cout/2(예를 들어, Cout = 8일 때)에 대한 프로세싱된 값들(412)을 생성하기 위해, 커널 계수들(422)을 사용하여 입력 데이터(408)의 작업 유닛에 대해 3D 콘볼루션 동작을 수행한다. 누산기들의 제1 배치(414A)는 4개의 출력 채널들 1 내지 Cout/2에 대한 프로세싱된 값들(412) 및 제1 깊이 평면을 저장하고, 누산기들의 제2 배치(414B)는 동일한 4개의 출력 채널들 1 내지 Cout/2에 대한 프로세싱된 값들(412) 및 제2 깊이 평면을 저장한다. 계산 코어(416)의 제2 프로세싱 사이클 동안, MAC(404)는 나머지 4개의 출력 채널들, 예를 들어, 출력 채널들 Cout/2 + 1 내지 Cout에 대한 프로세싱된 값들(412)을 생성하기 위해, 커널 계수들(422)을 사용하여 입력 데이터(408)의 다른 작업 유닛에 대해 3D 콘볼루션 동작을 수행한다. 누산기들의 제1 배치(414A)는 4개의 나머지 출력 채널들 Cout/2 + 1 내지 Cout에 대한 프로세싱된 값들(412) 및 제1 깊이 평면을 저장한다. 누산기들의 제2 배치(414B)는 동일한 4개의 나머지 출력 채널들 Cout/2 + 1 내지 Cout에 대한 프로세싱된 값들(412) 및 제2 깊이 평면을 저장한다.
다른 실시예에서, 커널 계수들(422)에 대한 공간 서포트는 4개의 커널 깊이 평면들을 포함한다(예를 들어, Kd = 4). 그러한 경우에, 누산기 회로(414)는 4개의 배치들, 예를 들어, 배치들(414A, 414B, 414C, 414D)로 분할되고, 8개의 누산기들의 원래의 N+1개의 세트들 각각이 2개의 누산기들의 4개의 그룹들(Kd = 4)로 분할되므로, 각각의 배치는 2개의 누산기들의 N+1개의 세트들을 갖는다. 계산 코어(416)의 프로세싱 사이클 동안, MAC(404)는 2개의 출력 채널들, 예를 들어, 출력 채널들 1 내지 Cout/4(예를 들어, Cout = 8일 때)에 대한 프로세싱된 값들(412)을 생성하기 위해, 커널 계수들(422)을 사용하여 입력 데이터(408)의 제1 작업 유닛에 대해 3D 콘볼루션 동작을 수행한다. 누산기들의 제1 배치(414A)는 2개의 출력 채널들 1 내지 Cout/4에 대한 프로세싱된 값들(412) 및 제1 깊이 평면을 저장한다. 누산기들의 제2 배치(414B)는 동일한 2개의 출력 채널들 1 내지 Cout/4에 대한 프로세싱된 값들(412) 및 제2 깊이 평면을 저장한다. 누산기들의 제3 배치(414C)는 동일한 2개의 출력 채널들 1 내지 Cout/4에 대한 프로세싱된 값들(412) 및 제3 깊이 평면을 저장한다. 누산기들의 제4 배치(414D)는 동일한 2개의 출력 채널들 1 내지 Cout/4에 대한 프로세싱된 값들(412) 및 제4 깊이 평면을 저장한다. 계산 코어(416)의 제2 프로세싱 사이클 동안, MAC(404)는 다음 2개의 출력 채널들, 예를 들어, 출력 채널들 Cout/4 + 1 내지 Cout/2에 대한 프로세싱된 값들(412)을 생성하기 위해, 커널 계수들(422)을 사용하여 입력 데이터(408)의 제2 작업 유닛에 대해 3D 콘볼루션 동작을 수행한다. 누산기들의 제1, 제2, 제3 및 제4 배치(414A, 414B, 414C, 414D)는 2개의 출력 채널들 Cout/4 + 1 내지 Cout/2에 대한 프로세싱된 값들(412) 및 각자의 제1, 제2, 제3 및 제4 깊이 평면을 저장한다. 계산 코어(416)의 제3 프로세싱 사이클 동안, MAC(404)는 다음 2개의 출력 채널들, 예를 들어, 출력 채널들 Cout/2 + 1 내지 3*Cout/4에 대한 프로세싱된 값들(412)을 생성하기 위해, 커널 계수들(422)을 사용하여 입력 데이터(408)의 제3 작업 유닛에 대해 3D 콘볼루션 동작을 수행한다. 누산기들의 제1, 제2, 제3 및 제4 배치(414A, 414B, 414C, 414D)는 2개의 출력 채널들 Cout/2 + 1 내지 3*Cout/4에 대한 프로세싱된 값들(412) 및 각자의 제1, 제2, 제3 및 제4 깊이 평면을 저장한다. 계산 코어(416)의 제4 프로세싱 사이클 동안, MAC(404)는 나머지 2개의 출력 채널들, 예를 들어, 출력 채널들 3*Cout/4 + 1 내지 Cout에 대한 프로세싱된 값들(412)을 생성하기 위해, 커널 계수들(422)을 사용하여 입력 데이터(408)의 제4 작업 유닛에 대해 3D 콘볼루션 동작을 수행한다. 누산기들의 제1, 제2, 제3 및 제4 배치(414A, 414B, 414C, 414D)는 2개의 출력 채널들 3*Cout/4 + 1 내지 Cout에 대한 프로세싱된 값들(412) 및 각자의 제1, 제2, 제3 및 제4 깊이 평면을 저장한다.
입력 버퍼 회로(402)는, 예를 들어, 데이터 프로세서 회로(318)의 클록 사이클 동안 데이터 프로세서 회로(318)로부터, 각각의 입력 채널에 대한 입력 데이터(322)의 깊이 슬라이스(즉, 모든 입력 깊이 평면들 z = 0, 1, …, Din-1)를 수신한다. 데이터 프로세서 회로(318)는 시스템 메모리(230)로부터 입력 데이터(322)의 타일들을 수신 및 저장한다. 입력 버퍼 회로(402)는, 계산 코어(416)의 각각의 프로세싱 사이클에서, 입력 데이터(322)의 깊이 슬라이스의 상이한 부분을 입력 데이터(408)의 대응하는 작업 유닛으로서 MAC(404)로 전달한다. MAC(404)의 MAD 회로들(MAD0 내지 MADN)은, 누산기들의 배치들(414A 내지 414K)에 저장되는 최종 프로세싱된 값들(412)을 생성하기 위해, 누산기들의 배치들(414A 내지 414K)에 저장되고 피드백 정보(419)로서 MAD 회로들(MAD0 내지 MADN)에 피드백되는 부분적인 출력 합산들(412)을 생성하기 위해, 3D 콘볼루션 동작의 일부로서 부분적인 누산들로 커널 계수들(422) 및 입력 데이터(408)의 대응하는 작업 유닛에 대해 승산-누산 동작들을 수행한다. 계산 코어(416)의 프로세싱 사이클 동안 누산기들의 배치들(414A 내지 414K)에 저장되는 부분적인 출력 합산들(412)은 모든 출력 깊이 평면들(Dout) 및 출력 채널들의 적어도 일부와 연관된다.
사후-프로세서(428)는 프로세싱된 값들(417)을 생성하기 위해, 미리결정된 스케일 인자에 의해, 각각의 출력 깊이 평면에 대한 프로세싱된 값들(412)을 스케일링한다. 각각의 출력 깊이 평면에 대해 고유한 스케일 인자가 미리결정될 수 있다. 대안적으로, 스케일 인자는 2개 이상의 깊이 평면들에 대해 공통일 수 있다. 출력 회로(424)는 사후-프로세서(428)로부터 프로세싱된 값들(417)을 수신하고, 데이터 프로세서 회로(318)와 인터페이싱하여 프로세싱된 값들(417)을 데이터 프로세서 회로(318)에 저장한다. 이러한 목적을 위해, 출력 회로(424)는 프로세싱된 값들(417)이 사후-프로세서(428)에서 프로세싱되는 시퀀스 또는 포맷과는 상이한 시퀀스 또는 포맷으로 출력 데이터(328)를 전송할 수 있다. 출력 데이터(328)에 대한 공간 서포트는 프로세싱된 값들(412)에 대한 것과 동일할 수 있다(즉, Wout x Hout x Dout x Cout).
예시적인 평면 엔진
도 5는 일 실시예에 따른 평면 엔진(340)의 블록도이다. 평면 엔진(340)은 복수의 뉴럴 엔진들(314)로부터 분리되고 상이한 동작들의 모드들에서 수행하도록 프로그래밍될 수 있는 회로이다. 예를 들어, 평면 엔진(340)은 데이터의 공간 크기를 감소시키는 풀링 모드에서, 텐서의 랭크를 감소시키는 감소 모드에서, 스케일 인자에 의한 바이어스 및 스케일링의 단일 패스 가산을 제공하는 이득-바이어스(gain-and-bias) 모드에서, 그리고 요소별 동작들을 포함하는 요소별 모드에서 동작할 수 있다. 이를 위해, 평면 엔진(340)은, 다른 컴포넌트들 중에서도, 제1 포맷 변환기(502), 제1 필터(506)(본 명세서에서 "다중 모드 수평 필터(506)로도 지칭됨), 라인 버퍼(510), 제2 필터(514)(본 명세서에서 "다중 모드 수직 필터(514)"로도 지칭됨), 사후-프로세서(518), 제2 포맷 변환기(522), 및 평면 엔진(PE) 제어부(530)(래스터라이저(540)를 포함함)를 포함할 수 있다. 평면 엔진(340)은 더 적은 컴포넌트들 또는 도 5에 예시되지 않은 추가적인 컴포넌트들을 포함할 수 있다. 평면 엔진(340) 내의 각각의 컴포넌트는 회로, 또는 펌웨어 또는 소프트웨어와 조합한 회로로서 구현될 수 있다.
평면 엔진(340)의 입력 데이터(342)는 데이터 프로세서 회로(318)에 저장된 하나 이상의 소스 데이터세트들로부터 페치될 수 있다. 평면 엔진(340)에 의해 프로세싱될 데이터세트가 평면 엔진(340)에 의해 동시에 프로세싱될 수 있는 데이터의 작업 유닛보다 더 크면, 이러한 데이터세트는 평면 엔진(340)에 대한 입력 데이터(342)로서 판독하기 위해 다수의 작업 유닛들로 분할될 수 있다. 평면 엔진(340)의 모드에 따라, 입력 데이터(342)는 하나 이상의 소스 데이터세트들로부터의 데이터를 포함할 수 있다. 본 명세서에 설명된 소스 데이터세트는 프로세싱을 위해 뉴럴 프로세서 회로(218)에 저장된 상이한 데이터를 지칭한다. 뉴럴 프로세서 회로(218)의 상이한 컴포넌트들은 데이터 프로세서 회로(318)에 저장되는 데이터를 생성 또는 송신할 수 있다. 예를 들어, 뉴럴 엔진들(314), 평면 엔진(340)(이전 동작 사이클에서 데이터를 생성함), 및 시스템 메모리(230)는 데이터 프로세서 회로(318)의 상이한 메모리 위치들에 저장되는 상이한 데이터세트들을 생성 또는 송신할 수 있다. 다양한 소스 데이터세트들은 상이한 텐서들을 나타낼 수 있다. 평면 엔진(340)의 동작 사이클에서, 상이한 소스 데이터세트들이 입력 데이터(342)로서 함께 페치될 수 있다. 예를 들어, 결과적인 텐서를 도출하기 위해 2개의 상이한 텐서들의 가산을 수반하는 요소별 모드에서, 입력 데이터(342)는 각각 별개의 텐서를 제공하는 2개의 상이한 소스 데이터세트들로부터의 데이터를 포함할 수 있다. 다른 모드들에서, 단일 소스 데이터세트는 입력 데이터(342)를 제공할 수 있다. 예를 들어, 풀링 모드에서, 입력 데이터(342)는 단일 소스 데이터세트로부터 페치될 수 있다.
제1 포맷 변환기(502)는 평면 엔진(340)의 후속 컴포넌트들에서의 프로세싱을 위해 하나의 포맷(예를 들어, 버퍼(334)에 저장하기 위해 사용되는 포맷)의 입력 데이터(342)에 대해 다른 포맷으로의 하나 이상의 포맷 변환들을 수행하는 회로이다. 이러한 포맷 변환들은, 특히, 다음을 포함할 수 있다: 입력 데이터(342)의 하나 이상의 값들에 ReLU 함수를 적용하는 것, 입력 데이터(342)의 하나 이상의 값들을 그들의 절대 값들로 변환하는 것, 소스들에 포함된 텐서를 전치시키는 것, 입력 데이터(342)의 하나 이상의 값들에 이득을 적용하는 것, 입력 데이터(342)의 하나 이상의 값들을 바이어싱하는 것, 입력 데이터(342)의 하나 이상의 값들을 정규화 또는 비정규화하는 것, 부동 소수점 수들을 부호있는 또는 부호없는 수들로 변환하는 것(또는 그 반대), 수들을 정량화하는 것, 및 텐서의 랭크를 확대하기 위해 하나 이상의 차원들의 텐서의 값을 브로드캐스트함으로써와 같이 텐서의 크기를 변경하는 것. 평면 엔진(340)에 대한 변환된 입력 데이터(342) 및 변환되지 않은 입력 데이터(342)는 본 명세서에서 "입력 데이터의 버전"으로 총칭된다.
제1 필터(506)는 한 방향으로 필터링 동작을 수행하는 회로이다. 이를 위해, 제1 필터(506)는, 다른 컴포넌트들 중에서도, 가산기들, 비교기들, 및 승산기들을 포함할 수 있다. 제1 필터(506)에 의해 수행되는 필터링은, 예를 들어, 평균화, 최대값 선택 또는 최소값 선택일 수 있다. 평균화할 때, 입력 데이터(342)의 값들을 합산하기 위해 가산기들이 사용되고, 결과값들로서 평균을 얻기 위해 승산기를 사용하여 합계에 가중 인자가 적용될 수 있다. 최대값 및 최소값을 선택할 때, 값들을 선택하기 위해 비교기들이 가산기들 및 승산기들 대신에 사용될 수 있다.
라인 버퍼(510)는 제1 필터(506) 또는 제2 필터(514)로부터 획득된 하나 이상의 중간 데이터와 같은 결과를 저장하기 위한 메모리 회로이다. 라인 버퍼(510)는 상이한 라인들의 값들을 저장할 수 있고, 추가적인 프로세싱을 위한 중간 데이터를 페치하기 위해 제2 필터(514) 또는 다른 다운스트림 컴포넌트들로부터의 액세스를 허용할 수 있다. 일부 모드들에서, 라인 버퍼(510)가 우회된다. 라인 버퍼(510)는 또한 단지 중간 데이터를 저장하는 것 이외의 추가 동작들을 수행하기 위해 로직 회로들을 포함할 수 있다. 예를 들어, 라인 버퍼(510)는 가산기 회로들(512)을 포함하며, 이는 메모리 컴포넌트와 조합되어, 감소되지 않을 차원의 집계된 데이터를 개별적으로 저장하기 위해 라인 버퍼(510)가 제1 필터(506) 또는 제2 필터(514)의 결과들로부터 생성된 데이터를 집계하는 누산기로서 기능할 수 있게 한다.
제1 필터(506)와 유사하게, 제2 필터(514)는 필터링 동작들을 수행하지만 제1 필터(506)와 상이한 방향으로 수행한다. 이러한 목적을 위해, 제2 필터(514)는, 다른 컴포넌트들 중에서도, 가산기들, 비교기들, 및 승산기들을 포함할 수 있다. 풀링 모드에서, 제1 필터(506)는 제1 차원에서 필터링 동작을 수행하는 반면, 제2 필터(514)는 제2 차원에서 필터링 동작을 수행한다. 다른 모드들에서, 제1 필터(506) 및 제2 필터(514)는 상이하게 동작할 수 있다. 감소 모드에서, 예를 들어, 제1 필터(506)는 요소별 동작들을 수행하는 반면, 제2 필터(514)는 데이터의 값들을 집계하기 위한 감소 트리(reduction tree)로서 기능한다.
사후-프로세서(518)는 다른 업스트림 컴포넌트들로부터 페치된 값들의 추가적인 프로세싱을 수행하는 회로이다. 사후-프로세서(518)는 일반적인 계산 회로를 사용하여 수행하기에 비효율적일 수 있는 특정 타입들의 수학적 계산들을 수행하는 데 효율적인 특화된 회로들을 포함할 수 있다. 사후-프로세서(518)에 의해 수행되는 동작들은, 특히, 감소 모드에서 제곱근 동작들 및 값들의 역(inverse)을 수행하는 것을 포함할 수 있다. 사후-프로세서(518)는 다른 동작 모드들에서 우회될 수 있다.
제2 포맷 변환기(522)는 평면 엔진(340)에서 선행 컴포넌트들의 결과들을 하나의 포맷으로부터 출력 데이터(344)를 위한 다른 포맷으로 변환하는 회로이다. 이러한 포맷 변환들은, 특히, 다음을 포함할 수 있다: 결과들에 ReLU 함수를 적용하는 것, 결과적인 텐서를 전치시키는 것, 결과들의 하나 이상의 값들을 정규화 또는 비정규화하는 것, 및 다른 수 포맷 변환들. 출력 데이터(344)는 뉴럴 프로세서 회로(218)의 출력 또는 뉴럴 프로세서 회로(218)의 다른 컴포넌트들(예컨대, 뉴럴 엔진(314))에 대한 입력들로서 데이터 프로세서 회로(318)에 저장될 수 있다.
PE 제어부(530)는 평면 엔진(340)의 동작 모드에 기초하여 평면 엔진(340) 내의 다른 컴포넌트들의 동작들을 제어하는 회로이다. 상이한 동작 모드들에 따라, PE 제어부(530)는 프로그래밍된 컴포넌트들이 특정 방식으로 동작하도록 평면 엔진(340) 내의 상이한 컴포넌트들과 연관된 레지스터를 프로그래밍한다. 평면 엔진(340) 내의 컴포넌트들의 파이프라인 또는 컴포넌트들 사이의 연결들은 또한 재구성될 수 있다. 풀링 모드에서, 예를 들어, 제1 필터(506)에 의해 프로세싱된 데이터는 라인 버퍼(510)에 저장된 다음 추가적인 필터링을 위해 제2 필터(514)에 의해 판독될 수 있다. 그러나, 감소 모드에서, 데이터는 제1 필터(506)에 의해 프로세싱되고, 이어서 제2 필터(514)에서 프로세싱되고, 이어서 누산기로서 프로그래밍되는 라인 버퍼(510)에 누산된다. 요소별 모드에서, 라인 버퍼(510)가 우회될 수 있다.
PE 제어부(530)는 또한, 평면 엔진(340)에서 프로세싱되고 있는 현재 태스크 또는 프로세스 루프를 추적하는 래스터라이저(540)를 포함한다. 래스터라이저(540)는 입력 데이터의 유닛들 또는 세그먼트들 및/또는 평면 엔진(340)에서 입력 데이터를 프로세싱하기 위한 루프들을 추적하는 회로이다. 래스터라이저(540)는 각각의 동작 사이클에서 평면 엔진(340)에 대한 세그먼트들의 페치를 제어할 수 있고, 평면 엔진(340)에 의해 프로세싱되고 있는 각각의 세그먼트의 크기 및 랭크를 모니터링할 수 있다. 예를 들어, 데이터세트의 더 작은 세그먼트들은 소스 데이터세트의 모든 세그먼트들이 프로세싱될 때까지 평면 엔진(340)에서 프로세싱하기 위한 래스터 순서로 입력 데이터(342)로서 페치될 수 있다. 세그먼트들을 페치하는 데 있어서, 래스터라이저(540)는 데이터세트에서 세그먼트의 좌표를 모니터링한다. 데이터세트가 평면 엔진(340)에서 프로세싱하기 위해 입력 데이터(342)로 분할되는 방식은 데이터세트가 뉴럴 엔진들(314)에서의 프로세싱을 위해 입력 데이터(328)로 분할되는 방법과 비교하여 상이할 수 있다.
평면 엔진(340)에서 프로세싱하기 위한 데이터세트는 단일 동작 사이클에서 프로세싱될 수 있는 평면 엔진(340)의 용량보다 더 클 수 있다. 이러한 경우, 평면 엔진(340)은 다수의 동작 사이클들에서 입력 데이터(342)로서 데이터세트의 상이한 세그먼트들을 페치한다. 페치된 세그먼트는 이전에 페치된 세그먼트 및/또는 페치될 다음 세그먼트와 부분적으로 중첩될 수 있다. 일 실시예에서, 중첩 데이터의 일부는 데이터를 페치하는 데 있어서 평면 엔진(340)의 시간 및 전력 소비 비용을 감소시키기 위해 단지 한 번 페치되고 재사용된다.
뉴럴 프로세서 회로에서의 프로세싱을 위한 데이터의 세그먼트화 동작
도 6은 일 실시예에 따른, 뉴럴 프로세서 회로(218)에서 입력 데이터를 프로세싱하기 위한 루프들을 예시하는 개념도이다. 최외측 루프는, 다수의 콘볼루션 그룹을 수반하는 그룹 콘볼루션이 사용되는 경우, 콘볼루션 그룹에 대한 프로세싱을 나타낸다. 그룹 콘볼루션들은, 각각의 그룹에서의 입력 채널들의 입력 데이터가 각각의 그룹의 출력 채널들의 출력 데이터를 생성하기 위해서만 사용되나 다른 그룹들의 출력 채널들에 대한 출력 데이터를 생성하기 위해서는 사용되지 않는 콘볼루션들이다. 따라서, 그룹 콘볼루션의 각각의 그룹은 별개의 콘볼루션 동작으로서 처리될 수 있다.
각각의 콘볼루션 그룹에 대한 루프는 입력 데이터의 슬라이스에 대한 프로세싱 루프이다. 콘볼루션 동작(예를 들어, 3D 콘볼루션 동작)에 대한 전체 입력 데이터는 중첩하는 방식으로 슬라이스들의 다수의 스트립들로 세그먼트화된다. 중첩 부분들은 대응하는 커널에 대한 공간 서포트를 제공하기 위해 2개의 인접한 슬라이스들에서 오버페치(overfetch)되는 입력 데이터의 부분들이다. 제2 최외측 루프는 입력 데이터에서의 각각의 슬라이스에 대해 콘볼루션 동작(예를 들어, 3D 콘볼루션 동작)을 수행한다. 슬라이스를 위한 루프 내에는 슬라이스의 타일을 위한 프로세싱 루프가 있다. 각각의 타일은 복수의 작업 유닛들로 세그먼트화된다. 중첩 부분들은 대응하는 커널에 대한 공간 서포트를 제공하기 위해 2개의 인접한 타일들에서 오버페치되는 슬라이스 내의 입력 데이터의 부분들이다. 최우측 타일은 전형적으로, 슬라이스의 다른 타일들보다 더 작은 폭을 가질 것이다. 일 실시예에서, 각각의 타일에 대한 입력 데이터는 판독 사이클에서 데이터 버퍼(318) 상에 로드되고, 타일을 위한 프로세싱 루프들에서의 동작들을 위해 재사용된다. 타일을 위한 프로세싱 루프는 작업 유닛을 위한 프로세싱 루프이다. 각각의 타일은 다수의 작업 유닛들로 세그먼트화된다. 작업 유닛은, 계산 코어(416)의 단일 사이클 동안, 뉴럴 엔진(314)의 누산기 회로(414) 내에 피팅(fitting)되는 출력 값들을 생성하는 크기를 갖는 입력 데이터의 일부이다. 각각의 작업 유닛의 형상은 수평 스트립일 수 있다. 그러나, 작업 유닛의 형상은 타일의 형상 및 크기에 따라 상이할 수 있다. 작업 유닛들은 또한, 대응하는 커널에 대한 서포트를 제공하기 위해 오버페치된 데이터를 나타내는 중첩 부분들을 갖는다. 특히, 슬라이스의 마지막 타일에 대한 작업 유닛들은 타일이 높은 경우 수직 스트립의 형상을 가질 수 있다. 하나 이상의 실시예들에서, 논의된 바와 같이, 각각의 작업 유닛의 크기는 256 바이트이다. 그러한 실시예들에서, 예를 들어, 작업 유닛들은 16 x 16, 32 x 8, 64 x 4, 128 x 2, 또는 256 x 1 치수들 중 하나로 형상화될 수 있다.
각각의 작업 유닛에 대해, 출력 채널 그룹(OCG)을 위해 내부 프로세싱 루프가 제공될 수 있다. 계산 코어(416)의 단일 사이클에 의해 주어진 작업 유닛에 대해 생성된 출력 채널들의 수는 OCG로 지칭된다. 동작 모드들에 따라, 각각의 뉴럴 엔진(314)은 이의 입력 버퍼 회로(402) 내로의 입력 데이터의 단일 로드를 위해 상이한 수의 출력 채널들(예컨대, 8개의 채널들, 32개의 채널들)의 출력 데이터를 프로세싱할 수 있다.
각각의 출력 채널 그룹에 대해, 내부 프로세싱 루프가 입력 깊이(Din)를 위해 제공될 수 있다. 각각의 입력 깊이 평면에 대해, 내부 프로세싱 루프가 입력 채널(Cin)을 위해 제공될 수 있다. 입력 스트라이드가 특정 입력 데이터를 스킵(skip)하도록 구현되는 경우, 서브-입력 채널들(Sub-Cin)을 위한 루프들이 입력 채널(Cin)을 위한 프로세싱 루프 내에 제공될 수 있다.
각각의 입력 채널 또는 각각의 서브-입력 채널에 대해, 커널에 대한 수직 공간 서포트, 각각의 수직 공간 서포트 내의 수평 공간 서포트, 및 각각의 수평 공간 서포트 내의 깊이 공간 서포트를 프로세싱하기 위한 내부 루프들이 제공된다. 공간 서포트는 커널과의 3D 콘볼루션을 위한 입력 데이터를 지칭하고, 입력 데이터의 에지들에서 3D 콘볼루션을 수행하기 위한 오버페치된 입력 데이터를 포함한다.
오버페치는, 커널과의 3D 콘볼루션을 위해 입력 데이터의 적절한 치수가 제공될 수 있도록, 현재 슬라이스, 타일, 또는 작업 유닛에서 추가적인 입력 데이터를 페치하는 것을 지칭한다. 하나 이상의 실시예들에서, 오버페치는 입력 데이터의 추가적인 행(row)들을 획득하기 위해 슬라이스들 사이에서 수직으로 수행되고, 입력 데이터의 추가적인 열(column)들을 획득하기 위해 타일들 사이에서 수평으로 수행되고, 입력 데이터의 추가적인 행들을 획득하기 위해 타일 내의 작업 유닛들 사이에서 수직으로 수행된다.
커널에 대한 각각의 공간 서포트에 대해, 각각의 출력 채널(Cout)에 대한 출력 데이터를 생성하기 위해, 출력 채널(OC)을 위한 내부 프로세싱 루프가 제공된다. 출력 스트라이드가 공간 업샘플링을 구현하는 경우들에서, 각각의 서브-출력 채널을 프로세싱하기 위한 부가적인 내부 루프가 제공된다. 출력 채널(OC) 또는 서브-출력 채널에 대한 출력 데이터를 생성하기 위해, 출력 스트라이드가 구현되는 경우, 출력 채널(OC) 또는 서브-출력 채널을 위한 루프 내에서 MAC 동작들 및 커널 계수들의 로드가 수행된다.
도 6의 내포된(nested) 루프 구조는 단지 예시적인 것일 뿐이다. 루프들은 다양한 인자들에 따라 생략, 부가, 또는 상이하게 구조화될 수 있다. 예컨대, 단일 콘볼루션 그룹만이 사용되는 경우, 최외측 루프가 제거될 수 있다. 게다가, 수평 공간 서포트, 수직 공간 서포트, 및 깊이 공간 서포트를 위한 루프 구조는 순서가 상이할 수 있다.
뉴럴 엔진 아키텍처에서의 예시적인 프로세스
도 7은 일 실시예에 따른, 뉴럴 엔진(314)에서 입력 데이터에 대해 3차원(3D) 콘볼루션 동작을 수행하는 방법을 예시하는 흐름도이다. 뉴럴 엔진(314)은, 뉴럴 엔진(314)의 프로세싱 사이클에서 출력 데이터(예를 들어, 프로세싱된 값들(412))의 적어도 일부를 생성하기 위해, 커널(예를 들어, 커널 계수들(422))을 사용하여 입력 데이터(예를 들어, 입력 데이터(408))의 작업 유닛에 대해 3D 콘볼루션 동작의 승산-가산 동작들을 (예를 들어, MAC(404)의 MAD 회로들(MAD0 내지 MADN)을 사용하여) 수행한다(702).
프로세싱 사이클 후, 뉴럴 엔진(314)은 누산기들의 다수의 배치들 각각에, 예를 들어, 414A 내지 414K의 배치들에, 다수의 출력 깊이 평면들의 각각의 출력 깊이 평면에 대한 출력 데이터(예를 들어, 프로세싱된 값들(412))의 일부를 저장한다(704). 출력 깊이 평면은 출력 폭 및 출력 높이를 갖는 출력 채널에 대한 출력 데이터의 일부를 포함한다. 뉴럴 엔진(314)은, 프로세싱 사이클 후, 누산기들의 대응하는 배치에, 출력 채널들의 서브세트에 대한 그리고 각각의 출력 깊이 평면에 대한 출력 데이터(예를 들어, 프로세싱된 값들(412))의 일부를 저장한다.
도 7을 참조하여 위에서 설명된 바와 같은 프로세스의 실시예들은 단지 예시적인 것일 뿐이다. 더욱이, 프로세스의 시퀀스는 수정 또는 생략될 수 있다.
특정 실시예들 및 애플리케이션들이 예시 및 설명되었지만, 본 발명은 본 명세서에서 개시되는 정확한 구성 및 컴포넌트로 제한되지 않으며, 당업자에게 자명하게 될 다양한 수정들, 변경들, 및 변화들이, 본 개시내용의 사상 및 범주로부터 벗어나지 않으면서, 본 명세서에서 개시되는 방법 및 장치의 배열, 동작, 및 세부사항들에서 이루어질 수 있다는 것이 이해되어야 한다.

Claims (20)

  1. 뉴럴 엔진(neural engine) 회로로서,
    프로세싱 사이클에서 출력 데이터의 적어도 일부를 생성하기 위해, 커널을 사용하여 입력 데이터의 작업 유닛에 대해 3차원(3D) 콘볼루션(convolution)의 승산-가산 동작들을 수행하도록 구성된 복수의 승산-가산 회로들; 및
    상기 복수의 승산-가산 회로들에 결합된 누산기 회로 - 상기 누산기 회로는 누산기들의 다수의 배치(batch)들을 포함하고, 상기 누산기들의 배치들 각각은, 상기 프로세싱 사이클 후, 복수의 출력 깊이 평면들의 각각의 출력 깊이 평면에 대한 상기 출력 데이터의 일부를 수신 및 저장하도록 구성되고, 상기 출력 깊이 평면은 출력 폭 및 출력 높이를 갖는 출력 채널에 대한 상기 출력 데이터의 일부를 포함함 - 를 포함하는, 뉴럴 엔진 회로.
  2. 제1항에 있어서, 상기 복수의 승산-가산 회로들은,
    복수의 출력 채널들의 각각의 출력 채널에 대한 상기 출력 폭 및 상기 출력 높이를 갖는 상기 복수의 출력 깊이 평면들을 포함하는 상기 출력 데이터를 생성하기 위해, 상기 3D 콘볼루션의 일부로서 상기 승산-가산 동작들을 수행하도록 추가로 구성되는, 뉴럴 엔진 회로.
  3. 제2항에 있어서, 상기 누산기 회로는,
    상기 프로세싱 사이클 후, 상기 누산기들의 대응하는 배치에, 상기 출력 채널들의 서브세트에 대한 그리고 각각의 출력 깊이 평면에 대한 상기 출력 데이터의 일부를 저장하도록 추가로 구성되는, 뉴럴 엔진 회로.
  4. 제1항에 있어서, 상기 입력 데이터는 복수의 입력 채널들의 각각의 입력 채널에 대한 입력 폭 및 입력 높이를 갖는 다수의 입력 깊이 평면들을 포함하고, 상기 커널은 커널 폭 및 커널 높이를 갖는 다수의 커널 깊이 평면들을 포함하는, 뉴럴 엔진 회로.
  5. 제4항에 있어서, 상기 누산기들의 배치들의 수는 상기 커널 깊이 평면들의 수와 동일한, 뉴럴 엔진 회로.
  6. 제1항에 있어서, 상기 뉴럴 엔진 회로는,
    클록 사이클 동안, 상기 뉴럴 엔진 회로와 상기 뉴럴 엔진 회로 외부의 시스템 메모리 사이에 위치된 데이터 버퍼로부터 상기 입력 데이터의 깊이 슬라이스를 수신하도록 구성되는, 뉴럴 엔진 회로.
  7. 제6항에 있어서, 상기 승산-가산 회로들 및 상기 누산기들은,
    상기 누산기들의 배치들에 저장되는 부분적인 출력 합산들을 생성하기 위해, 상기 커널 및 상기 입력 데이터의 깊이 슬라이스의 작업 유닛에 대해, 상기 3D 콘볼루션의 일부로서 부분적인 누산들로 승산-누산 동작들을 수행하도록 구성되는, 뉴럴 엔진 회로.
  8. 제7항에 있어서, 상기 누산기들의 배치들에 저장되는 상기 부분적인 출력 합산들은 상기 출력 데이터의 모든 출력 깊이 평면들 및 출력 채널들의 적어도 일부와 연관되는, 뉴럴 엔진 회로.
  9. 제1항에 있어서,
    상기 출력 깊이 평면에 대해 미리결정된 스케일 인자에 의해 각각의 출력 깊이 평면에 대한 상기 출력 데이터를 스케일링하도록 구성된 사후-프로세서를 추가로 포함하는, 뉴럴 엔진 회로.
  10. 뉴럴 엔진 회로를 동작시키는 방법으로서,
    복수의 승산-가산 회로들을 사용하여, 프로세싱 사이클에서 출력 데이터의 적어도 일부를 생성하기 위해, 커널을 사용하여 입력 데이터의 작업 유닛에 대해 3차원(3D) 콘볼루션의 승산-가산 동작들을 수행하는 단계; 및
    상기 프로세싱 사이클 후, 상기 복수의 승산-가산 회로들에 결합된 누산기 회로의 누산기들의 다수의 배치들 각각에, 복수의 출력 깊이 평면들의 각각의 출력 깊이 평면에 대한 상기 출력 데이터의 일부를 저장하는 단계 - 상기 출력 깊이 평면은 출력 폭 및 출력 높이를 갖는 출력 채널에 대한 상기 출력 데이터의 일부를 포함함 - 를 포함하는, 방법.
  11. 제10항에 있어서,
    복수의 출력 채널들의 각각의 출력 채널에 대한 상기 출력 폭 및 상기 출력 높이를 갖는 상기 복수의 출력 깊이 평면들을 포함하는 상기 출력 데이터를 생성하기 위해, 상기 3D 콘볼루션의 일부로서 상기 승산-가산 동작들을 수행하는 단계를 추가로 포함하는, 방법.
  12. 제11항에 있어서,
    상기 프로세싱 사이클 후, 상기 누산기들의 대응하는 배치에, 상기 출력 채널들의 서브세트에 대한 그리고 각각의 출력 깊이 평면에 대한 상기 출력 데이터의 일부를 저장하는 단계를 추가로 포함하는, 방법.
  13. 제10항에 있어서, 상기 입력 데이터는 복수의 입력 채널들의 각각의 입력 채널에 대한 입력 폭 및 입력 높이를 갖는 다수의 입력 깊이 평면들을 포함하고, 상기 커널은 커널 폭 및 커널 높이를 갖는 다수의 커널 깊이 평면들을 포함하는, 방법.
  14. 제13항에 있어서, 상기 누산기들의 배치들의 수는 상기 커널 깊이 평면들의 수와 동일한, 방법.
  15. 제10항에 있어서,
    클록 사이클 동안, 상기 뉴럴 엔진 회로와 상기 뉴럴 엔진 회로 외부의 시스템 메모리 사이에 위치된 데이터 버퍼로부터 상기 입력 데이터의 깊이 슬라이스를 수신하는 단계를 추가로 포함하는, 방법.
  16. 제15항에 있어서,
    상기 누산기들의 배치들에 저장되는 부분적인 출력 합산들을 생성하기 위해, 상기 커널 및 상기 입력 데이터의 깊이 슬라이스의 작업 유닛에 대해, 상기 3D 콘볼루션의 일부로서 부분적인 누산들로 승산-누산 동작들을 수행하는 단계를 추가로 포함하는, 방법.
  17. 제16항에 있어서, 상기 누산기들의 배치들에 저장되는 상기 부분적인 출력 합산들은 상기 출력 데이터의 모든 출력 깊이 평면들 및 출력 채널들의 적어도 일부와 연관되는, 방법.
  18. 제10항에 있어서,
    상기 출력 깊이 평면에 대해 미리결정된 스케일 인자에 의해 각각의 출력 깊이 평면에 대한 상기 출력 데이터를 스케일링하는 단계를 추가로 포함하는, 방법.
  19. 전자 디바이스로서,
    적어도 하나의 뉴럴 엔진 회로 - 상기 적어도 하나의 뉴럴 엔진 회로는,
    프로세싱 사이클에서 출력 데이터의 적어도 일부를 생성하기 위해, 커널을 사용하여 입력 데이터의 작업 유닛에 대해 3차원(3D) 콘볼루션의 승산-가산 동작들을 수행하도록 구성된 복수의 승산-가산 회로들; 및
    상기 복수의 승산-가산 회로들에 결합된 누산기 회로를 포함하고, 상기 누산기 회로는 누산기들의 다수의 배치들을 포함하고, 상기 누산기들의 배치들 각각은, 상기 프로세싱 사이클 후, 복수의 출력 깊이 평면들의 각각의 출력 깊이 평면에 대한 상기 출력 데이터의 일부를 수신 및 저장하도록 구성되고, 상기 출력 깊이 평면은 출력 폭 및 출력 높이를 갖는 출력 채널에 대한 상기 출력 데이터의 일부를 포함함 -;
    상기 출력 데이터의 적어도 일부에 대해 적어도 하나의 평면 동작을 수행하도록 구성된, 상기 적어도 하나의 뉴럴 엔진 회로에 결합되는 평면 엔진 회로;
    클록 사이클 동안, 상기 적어도 하나의 뉴럴 엔진 회로에 상기 입력 데이터의 깊이 슬라이스를 브로드캐스트하도록 구성되는 데이터 버퍼; 및
    상기 적어도 하나의 뉴럴 엔진 회로에 상기 커널을 전송하도록 구성되는 커널 페처 회로(kernel fetcher circuit)를 포함하는, 전자 디바이스.
  20. 제19항에 있어서,
    상기 복수의 승산-가산 회로들은, 복수의 출력 채널들의 각각의 출력 채널에 대한 상기 출력 폭 및 상기 출력 높이를 갖는 상기 복수의 출력 깊이 평면들을 포함하는 상기 출력 데이터를 생성하기 위해, 상기 3D 콘볼루션의 일부로서 상기 승산-가산 동작들을 수행하도록 추가로 구성되고,
    상기 누산기 회로는, 상기 프로세싱 사이클 후, 상기 누산기들의 대응하는 배치에, 상기 출력 채널들의 서브세트에 대한 그리고 각각의 출력 깊이 평면에 대한 상기 출력 데이터의 일부를 저장하도록 추가로 구성되는, 전자 디바이스.
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