KR20220083037A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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KR20220083037A
KR20220083037A KR1020200172859A KR20200172859A KR20220083037A KR 20220083037 A KR20220083037 A KR 20220083037A KR 1020200172859 A KR1020200172859 A KR 1020200172859A KR 20200172859 A KR20200172859 A KR 20200172859A KR 20220083037 A KR20220083037 A KR 20220083037A
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한정훈
박제민
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 고집적화된 반도체 메모리 장치를 제공하는 것이다. 본 발명의 반도체 메모리 장치는, 기판, 기판 상에 배치되고, 복수의 제1 하부 전극을 포함하는 제1 하부 전극 그룹, 기판 상에 배치되고, 복수의 제2 하부 전극을 포함하는 제2 하부 전극 그룹, 각각의 제1 하부 전극의 측벽 상에 배치되고, 각각의 제1 하부 전극을 연결하는 제1 지지 패턴, 및 각각의 제2 하부 전극의 측벽 상에 배치되고, 각각의 제2 하부 전극을 연결하는 제2 지지 패턴을 포함하고, 복수의 제1 하부 전극은 육각형의 중심에 배치된 제1 중심 하부 전극과, 육각형의 꼭지점에 배치된 복수의 제1 에지 하부 전극을 포함하고, 복수의 제2 하부 전극은 육각형의 중심에 배치된 제2 중심 하부 전극과, 육각형의 꼭지점에 배치된 복수의 제2 에지 하부 전극을 포함하고, 제1 중심 하부 전극은 각각의 제1 에지 하부 전극과 서로 다른 제1 내지 제3 방향으로 이격되고, 제1 지지 패턴은 제2 지지 패턴과 최인접하고, 제1 중심 하부 전극은 제2 중심 하부 전극과 제1 내지 제3 방향과 다른 제4 방향으로 이격된다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 좀 더 구체적으로, 하부 전극을 연결하는 지지 패턴에 관한 것이다.
소형화, 다기능화 및 낮은 제조 단가 등의 특성들로 인하여 반도체 메모리 장치는 전자 산업에서 중요한 요소로 각광받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 메모리 장치의 고집적화 경향이 심화되고 있다.
반도체 메모리 장치의 고집적화를 위하여, 반도체 메모리 장치의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 메모리 장치의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다. 예를 들면, 디램(DRAM) 메모리 장치에서는 워드라인들을 반도체 기판 내부에 매립하는 구조가 연구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 고집적화된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 기판, 기판 상에 배치되고, 복수의 제1 하부 전극을 포함하는 제1 하부 전극 그룹, 기판 상에 배치되고, 복수의 제2 하부 전극을 포함하는 제2 하부 전극 그룹, 각각의 제1 하부 전극의 측벽 상에 배치되고, 각각의 제1 하부 전극을 연결하는 제1 지지 패턴, 및 각각의 제2 하부 전극의 측벽 상에 배치되고, 각각의 제2 하부 전극을 연결하는 제2 지지 패턴을 포함하고, 복수의 제1 하부 전극은 육각형의 중심에 배치된 제1 중심 하부 전극과, 육각형의 꼭지점에 배치된 복수의 제1 에지 하부 전극을 포함하고, 복수의 제2 하부 전극은 육각형의 중심에 배치된 제2 중심 하부 전극과, 육각형의 꼭지점에 배치된 복수의 제2 에지 하부 전극을 포함하고, 제1 중심 하부 전극은 각각의 제1 에지 하부 전극과 서로 다른 제1 내지 제3 방향으로 이격되고, 제1 지지 패턴은 제2 지지 패턴과 최인접하고, 제1 중심 하부 전극은 제2 중심 하부 전극과 제1 내지 제3 방향과 다른 제4 방향으로 이격된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 셀 영역을 포함하는 기판으로, 셀 영역은 제1 영역과, 제1 영역의 경계를 따라 정의된 제2 영역을 포함하는 기판, 셀 영역의 제1 영역 상에 배치되고, 서로 간에 이격된 복수의 지지 패턴들, 셀 영역의 제2 영역을 따라 연장되는 더미 지지 패턴, 기판의 셀 영역의 제1 영역 상에 배치되고, 각각의 지지 패턴들과 연결된 복수의 하부 전극, 및 기판의 셀 영역의 제2 영역 상에 배치되고, 더미 지지 패턴과 연결된 복수의 더미 하부 전극을 포함하고, 지지 패턴들은 허니-콤(honey-comb) 구조로 배열된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 기판, 기판 상의 복수의 하부 전극, 및 하부 전극과 연결된 복수의 지지 패턴을 포함하고, 복수의 하부 전극은 제1 방향으로 연장되는 제1 하부 전극 라인과, 제2 하부 전극 라인을 포함하고, 각각의 제1 및 제2 하부 전극 라인은 제1 방향과 다른 제2 방향으로 인접하고, 제2 하부 전극 라인에 포함된 하부 전극은, 제1 하부 전극 라인에 포함된 하부 전극에 대해 제1 방향으로 오프셋(offset)되고, 복수의 지지 패턴은 제1 방향 및 제2 방향과 다른 제3 방향으로 연장된 제1 지지 패턴 라인을 포함한다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 P 영역의 확대도이다.
도 3a 및 도 3b는 도 1의 A1-A1′을 따라 절단한 단면도들이다.
도 4a 및 도 4b는 도 1의 A2-A2′을 따라 절단한 단면도들이다.
도 5는 도 1의 Q 영역의 확대도이다.
도 6a 및 도 6b는 도 1의 B-B′를 따라 절단한 단면도들이다.
도 7은 도 1의 R 영역의 확대도이다.
도 8은 도 1의 C-C′를 따라 절단한 단면도이다.
도 9 내지 도 17은 몇몇 다른 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 8을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치를 설명한다. 첨부된 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 실시예에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 2는 도 1의 P 영역의 확대도이다. 도 3a 및 도 3b는 도 1의 A1-A1′을 따라 절단한 단면도들이다. 도 4a 및 도 4b는 도 1의 A2-A2′을 따라 절단한 단면도들이다.
도 1 내지 도 4b를 참고하면, 기판(100)이 제공된다. 기판(100)은 셀 영역을 포함할 수 있다. 셀 영역은 제2 영역(Ⅱ)과 제2 영역(Ⅱ)의 경계를 따라 정의된 제1 영역(Ⅰ)을 포함할 수 있다. 제2 영역(Ⅱ)은 제1 영역(Ⅰ)의 둘레에 배치될 수 있다.
몇몇 실시예에서, 반도체 메모리 장치는 셀 영역의 제2 영역(Ⅱ)을 따라 연장되는 더미 지지 패턴(500D)을 포함할 수 있다. 셀 영역의 제1 영역(Ⅰ) 상에 배치되고, 서로 간에 이격된 복수의 지지 패턴(500)이 포함될 수 있다. 제2 영역(Ⅱ)은 제1 영역(Ⅰ)을 둘러쌀 수 있다.
지지 패턴(500)은 평면적 관점에서 허니-콤(honey-comb) 구조로 배열될 수 있다. 즉, 지지 패턴(500)은 육각형 형상을 가질 수 있다. 설명의 편의상 지지 패턴(500)은 평면적 관점에서 정육각형 형상인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 지지 패턴(500)의 측벽은 라운딩(rounding) 형태일 수도 있다.
지지 패턴(500) 및 더미 지지 패턴(500D) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 붕소질화물(SiBN), 실리콘 탄산화물(SiCO), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도시되지 않았지만, 셀 영역의 밖은 주변회로 영역이나 코어 영역일 수 있다. 셀 영역의 제1 영역(Ⅰ)은 실제 메모리 셀들이 배치되어 동작되는 영역일 수 있다. 셀 영역의 제2 영역(Ⅱ)은 셀 영역의 제1 영역(Ⅰ)과 동일 또는 유사한 구조를 가지나 실제로 동작되지는 않는 더미 메모리 셀들이 배치되는 영역일 수 있다.
셀 영역의 제2 영역(Ⅱ)에 배치되는 더미 메모리 셀들은 포토리소그래피 공정에서 셀 메모리 영역의 외곽에서 패턴들의 형태가 원하는 형태로 형성되지 않고, 빛의 간섭이나 회절 등에 의해 형태가 왜곡되는 것을 방지하는 것을 목적으로 형성될 수 있다. 또한, 식각 공정에서 셀 영역의 외곽에서는 식각 조건이 중심부와 다르게 되어 패턴들 간의 브릿지가 발생할 수 있다. 따라서, 셀 영역의 외곽 지역에서도 식각 조건이 중심부와 동일하게 하기 위해 더미 메모리 셀들을 형성할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
도시되지 않았지만, 셀 영역의 기판(100)은 활성 영역을 포함할 수 있다. 기판(100) 내에 소자 분리막(예를 들어, 도 8의 110)이 배치되어 활성 영역을 정의할 수 있다. 반도체 메모리 장치의 디자인 룰이 감소함에 따라, 활성 영역은 사선의 바(bar) 형태로 형성될 수 있다.
하부 전극(BE)과 더미 하부 전극(DBE)은 기판(100)의 셀 영역 상에, 지그재그 형상으로 배열될 수 있다. 하부 전극(BE)은 셀 영역의 제1 영역(Ⅰ) 상에 배치될 수 있다. 더미 하부 전극(DBE)은 셀 영역의 제2 영역(Ⅱ) 상에 배치될 수 있다. 더미 하부 전극(DBE)은 셀 영역의 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 걸쳐서 배치될 수 있다. 즉, 더미 하부 전극(DBE)의 적어도 일부는 셀 영역의 제2 영역(Ⅱ) 상에 배치될 수 있다.
지지 패턴(500)은 하부 전극(BE)의 측벽 상에 배치될 수 있다. 지지 패턴(500)은 각각의 하부 전극(BE)을 연결할 수 있다. 더미 지지 패턴(500D)은 더미 하부 전극(DBE)의 측벽 상에 배치될 수 있다. 더미 지지 패턴(500D)은 각각의 더미 하부 전극(DBE)을 연결할 수 있다.
하부 전극(BE) 및 더미 하부 전극(DBE)은 각각, 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 2를 참고하면, 몇몇 실시예에 따른 반도체 메모리 장치는 기판(100) 상에 배치되는 제1 및 제2 하부 전극 그룹(BEG_1, BEG_2)을 포함할 수 있다.
제1 하부 전극 그룹(BEG_1)은 복수의 제1 하부 전극(BE1)을 포함할 수 있다. 제2 하부 전극 그룹(BEG_2)은 복수의 제2 하부 전극(BE2)을 포함할 수 있다. 제1 및 제2 하부 전극 그룹(BEG_1, BEG_2)은 서로 이격될 수 있다.
지지 패턴(500)은 제1 하부 전극(BE1)을 연결하는 제1 지지 패턴(510)과, 제2 하부 전극(BE2)을 연결하는 제2 지지 패턴(520)을 포함할 수 있다. 제1 및 제2 지지 패턴(510, 520)은 허니-콤 구조로 배열될 수 있다. 즉, 제1 및 제2 지지 패턴(510, 520)은 평면적 관점에서 육각형 형상을 가질 수 있다. 제1 지지 패턴 및 제2 지지 패턴(510, 520)은 서로 최인접할 수 있다.
"최인접"한다는 것은 서로가 서로에게 있어서 가장 가까운 것을 의미할 수 있다. 즉, 제1 지지 패턴(510)과 제2 지지 패턴(520)이 서로 최인접한다는 것은, 제1 지지 패턴(510)과 제2 지지 패턴(520) 사이에 다른 지지 패턴(500)이 배치되지 않는 것을 의미한다.
제1 하부 전극(BE1)은 육각형의 중심에 배치된 제1 중심 하부 전극(CBE_1)과, 육각형의 꼭지점에 배치된 복수의 제1 에지 하부 전극(EBE_1)을 포함할 수 있다. 제1 중심 하부 전극(CBE_1)은 각각의 제1 에지 하부 전극(EBE_1)과 이격될 수 있다. 제1 중심 하부 전극(CBE_1)과 각각의 제1 에지 하부 전극(EBE_1) 사이의 거리는 동일할 수 있다.
마찬가지로, 제2 하부 전극(BE2)은 육각형의 중심에 배치된 제2 중심 하부 전극(CBE_2)과, 육각형의 꼭지점에 배치된 복수의 제2 에지 하부 전극(EBE_2)을 포함할 수 있다. 제2 중심 하부 전극(CBE_2)은 각각의 제2 에지 하부 전극(EBE_2)과 이격될 수 있다. 제2 중심 하부 전극(CBE_2)과 각각의 제2 에지 하부 전극(EBE_2) 사이의 거리는 동일할 수 있다.
제1 에지 하부 전극(EBE_1) 및 제2 에지 하부 전극(EBE_2)은 각각 6개일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 에지 하부 전극(EBE_1)은 제1 중심 하부 전극(CBE_1)과 제1 방향(D1), 제3 방향(D3) 및 제4 방향(D4)으로 이격될 수 있다. 구체적으로, 6개의 제1 에지 하부 전극(EBE_1) 중 2개의 제1 에지 하부 전극(EBE_1)은 제1 중심 하부 전극(CBE_1)과 제1 방향(D1)으로 이격될 수 있다. 다른 2개의 제1 에지 하부 전극(EBE_1)은 제1 중심 하부 전극(CBE_1)과 제3 방향(D3)으로 이격될 수 있다. 나머지 2개의 제1 에지 하부 전극(EBE_1)은 제1 중심 하부 전극(CBE_1)과 제4 방향(D4)으로 이격될 수 있다.
제2 에지 하부 전극(EBE_2)은 제2 중심 하부 전극(CBE_2)과 제1 방향(D1), 제3 방향(D3) 및 제4 방향(D4)으로 이격될 수 있다. 6개의 제2 에지 하부 전극(EBE_2) 중 2개의 제2 에지 하부 전극(EBE_2)은 제2 중심 하부 전극(CBE_2)과 제1 방향(D1)으로 이격될 수 있다. 다른 2개의 제2 에지 하부 전극(EBE_2)은 제2 중심 하부 전극(CBE_2)과 제3 방향(D3)으로 이격될 수 있다. 나머지 2개의 제2 에지 하부 전극(EBE_2)은 제2 중심 하부 전극(CBE_2)과 제4 방향(D4)으로 이격될 수 있다.
제1 중심 하부 전극(CBE_1)은 제2 중심 하부 전극(CBE_2)과 제1 방향(D1), 제3 방향(D3) 및 제4 방향(D4)과 다른 제5 방향(D5)으로 이격될 수 있다. 제5 방향(D5)은 제1 방향(D1) 및 제3 방향(D3) 사이의 임의의 방향일 수 있다. 즉, 제1 중심 하부 전극(CBE_1)과 제1 에지 하부 전극(EBE_1)이 이격되는 방향은, 제1 중심 하부 전극(CBE_1)과 제2 중심 하부 전극(CBE_2)이 이격되는 방향과 다르다.
몇몇 실시예에서, 본 발명의 반도체 메모리 장치는 기판(100) 상에 배치되는 제3 하부 전극 그룹(BEG_3)을 더 포함할 수 있다. 제3 하부 전극 그룹(BEG_3)은 제1 및 제2 하부 전극 그룹(BEG_1, BEG_2)과 최인접할 수 있다. 즉, 제1 내지 제3 하부 전극 그룹(BEG_1, BEG_2, BEG_3)은 각각 서로 최인접할 수 있다.
제3 하부 전극 그룹(BEG_3)은 복수의 제3 하부 전극(BE3)을 포함할 수 있다. 복수의 제3 하부 전극(BE3)은 제3 중심 하부 전극(CBE_3)과 제3 중심 하부 전극(CBE_3)과 이격되는 제3 에지 하부 전극(EBE_3)을 포함할 수 있다.
지지 패턴(500)은 각각의 제3 하부 전극(BE3)을 연결하는 제3 지지 패턴(530)을 포함할 수 있다. 제3 지지 패턴(530)은 허니-콤 구조로 배열될 수 있다. 즉, 제3 지지 패턴(530)은 평면적 관점에서 육각형 형상을 가질 수 있다.
제3 에지 하부 전극(EBE_3)은 육각형의 꼭지점에 배치될 수 있다. 제3 중심 하부 전극(CBE_3)은 육각형의 중심에 배치될 수 있다. 제3 에지 하부 전극(EBE_3)은 6개일 수 있다. 다만 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 에지 하부 전극(EBE_3)은 제3 중심 하부 전극(CBE_3)으로부터 제1 방향(D1), 제3 방향(D3) 및 제4 방향(D4)으로 이격될 수 있다. 6개의 제3 에지 하부 전극(EBE_3) 중 2개의 제3 에지 하부 전극(EBE_3)은 제3 중심 하부 전극(CBE_3)과 제1 방향(D1)으로 이격될 수 있다. 다른 2개의 제3 에지 하부 전극(EBE_3)은 제3 중심 하부 전극(CBE_3)과 제3 방향(D3)으로 이격될 수 있다. 나머지 2개의 제3 에지 하부 전극(EBE_3)은 제3 중심 하부 전극(CBE_3)과 제4 방향(D4)으로 이격될 수 있다.
제3 중심 하부 전극(CBE_3)은 제1 및 제2 중심 하부 전극(CBE_1, CBE_2)과 이격될 수 있다. 제1 내지 제3 중심 하부 전극(CBE_1, CBE_2, CBE_3) 사이의 거리는 각각 동일할 수 있다. 제1 중심 하부 전극(CBE_1)과 제2 중심 하부 전극(CBE_2) 사이의 거리(L1)와, 제2 중심 하부 전극(CBE_2)과 제3 중심 하부 전극(CBE_3) 사이의 거리(L2)와, 제3 중심 하부 전극(CBE_3)과 제1 중심 하부 전극(CBE_1) 사이의 거리(L3)는 각각 동일할 수 있다.
제1 중심 하부 전극(CBE_1)은 제3 중심 하부 전극(CBE_3)과 제1 방향(D1), 제3 방향(D3), 제4 방향(D4) 및 제5 방향(D5)과 다른 제6 방향(D6)으로 이격될 수 있다. 예를 들어, 제6 방향(D6)은 제3 방향(D3)과 제4 방향(D4) 사이의 임의의 방향일 수 있다.
제2 중심 하부 전극(CBE_2)은 제3 중심 하부 전극(CBE_3)과 제1 방향(D1), 제3 방향(D3), 제4 방향(D4), 제5 방향(D5), 및 제6 방향(D6)과 다른 제7 방향(D7)으로 이격될 수 있다. 예를 들어, 제7 방향(D7)은 제2 방향(D2) 및 제4 방향(D4) 사이의 임의의 방향일 수 있다.
제3 중심 하부 전극(CBE_3)과 제1 중심 하부 전극(CBE_1)이 이격되는 방향은, 제3 중심 하부 전극(CBE_3)과 제3 에지 하부 전극(EBE_3)이 이격되는 방향과 다르다. 제3 중심 하부 전극(CBE_3)과 제2 중심 하부 전극(CBE_2)이 이격되는 방향은 제3 중심 하부 전극(CEB_3)과 제3 에지 하부 전극(EBE_3)이 이격되는 방향과 다르다. 제1 내지 제3 중심 하부 전극(CBE_1, CBE_2, CBE_3)이 각각 이격되는 방향은 모두 다를 수 있다.
제1 내지 제3 중심 하부 전극(CBE_1, CBE_2, CBE_3)은 각각 정삼각형의 꼭지점에 해당할 수 있다. 따라서, 제5 방향(D5)과 제6 방향(D6) 사이의 각도는 60도일 수 있다. 마찬가지로, 제6 방향(D6)과 제7 방향(D7) 사이의 각도는 60도일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 3a 내지 도 4b를 참고하면, 기판(100) 상에 상기 활성 영역들과 접속되는 랜딩 패드(200)가 배치될 수 있다. 기판(100) 상에 랜딩 패드(200)를 전기적으로 이격시키는 층간 절연막(105)이 배치될 수 있다.
랜딩 패드(200)는 도전성 물질을 포함할 수 있다. 예를 들어, 랜딩 패드(200)는 텅스텐(W)을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
층간 절연막(105)은 절연성 물질을 포함하여, 복수의 랜딩 패드(200)를 서로 전기적으로 분리할 수 있다. 예를 들어, 층간 절연막(105)은 실리콘 산화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
층간 절연막(105) 상에 식각 저지막(300)이 배치될 수 있다. 식각 저지막(300)은 예를 들어, 실리콘 질화막일 수 있다. 하부 전극들(BE)은 식각 저지막(300)을 관통하여 랜딩 패드(200)와 접속될 수 있다.
제1 하부 전극(BE1)은 제1 중심 하부 전극(CBE_1), 및 제1 중심 하부 전극(CBE_1)과 제1 방향(D1)으로 이격되는 2개의 제1 에지 하부 전극(EBE_1)을 포함할 수 있다.
제1 지지 패턴(510)은 제1 하부 전극(BE1)의 측벽(BE1_ss) 상에 배치될 수 있다. 제1 지지 패턴(510)은 제1 중심 하부 전극(CBE_1)과 제1 에지 하부 전극(EBE_1)을 지지할 수 있다.
제1 지지 패턴(510)은, 기판(100)과 제8 방향(D8)으로 이격되는 제1 상부 지지 패턴(511)과, 제1 상부 지지 패턴(511)과 기판(100) 사이에 배치되는 제1 하부 지지 패턴(513)을 포함할 수 있다. 제8 방향(D8)은 예를 들어, 기판(100)의 두께 방향일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 지지 패턴(510)은 단일 패턴일 수도 있고, 제1 지지 패턴(510)은 3개 이상의 복수의 패턴으로 형성될 수도 있다.
제2 하부 전극(BE2)은 제1 방향(D1)으로 이격되는 복수의 제2 에지 하부 전극(EBE_2)을 포함할 수 있다. 제2 하부 전극(BE2)은 제4 방향(D4)으로 이격되는 복수의 제2 에지 하부 전극(EBE_2)을 포함할 수 있다.
제2 지지 패턴(520)은 제2 하부 전극(BE2)의 측벽(BE2_ss) 상에 배치될 수 있다. 제2 지지 패턴(520)은 제2 에지 하부 전극(EBE_2)들을 지지할 수 있다.
제2 지지 패턴(520)은 기판(100)과 제8 방향(D8)으로 이격되는 제2 상부 지지 패턴(521)과, 제2 상부 지지 패턴(521)과 기판(100) 사이에 배치되는 제2 하부 지지 패턴(523)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제2 지지 패턴(520)은 단일 패턴일 수도 있고, 제2 지지 패턴(520)은 3개 이상의 복수의 패턴으로 형성될 수도 있다.
제3 하부 전극(BE3)은 제3 중심 하부 전극(CBE_3), 및 제3 중심 하부 전극(CBE_3)과 제4 방향(D4)으로 이격되는 2개의 제3 에지 하부 전극(EBE_3)을 포함할 수 있다.
제3 지지 패턴(530)은 제3 하부 전극(BE3)의 측벽(BE3_ss) 상에 배치될 수 있다. 제3 지지 패턴(530)은 기판(100)과 제8 방향(D8)으로 이격되는 제3 상부 지지 패턴(531)과, 제3 상부 지지 패턴(531)과 기판(100) 사이에 배치되는 제3 하부 지지 패턴(533)을 포함할 수 있다. 다만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니고, 제3 지지 패턴(530)은 단일 패턴일 수도 있고, 제3 지지 패턴(530)은 3개 이상의 복수의 패턴으로 형성될 수도 있다.
제1 내지 제3 상부 지지 패턴(511, 521, 531)의 상면(511_us, 521_us, 531_us)은 각각 제1 내지 제3 하부 전극(BE1, BE2, BE3)의 상면(BE1_us, BE2_us, BE3_us)과 동일 평면에 놓일 수 있다. 다만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다.
제1 내지 제3 하부 전극(BE1, BE2, BE3) 상에 커패시턴스 유전막(400)이 배치될 수 있다. 제1 내지 제3 지지 패턴(510, 520, 530) 상에 커패시턴스 유전막(400)이 배치될 수 있다.
제1 하부 전극(BE1)의 측벽(BE1_ss)과 식각 저지막(300)의 상면과 제1 하부 지지 패턴(513)의 하면을 따라 커패시턴스 유전막(400)이 형성될 수 있다. 제1 하부 전극(BE1)의 측벽(BE1_ss)과 제1 하부 지지 패턴(513)의 상면과, 제1 상부 지지 패턴(511)의 하면을 따라 커패시턴스 유전막(400)이 형성될 수 있다.
제2 하부 전극(BE2)의 측벽(BE2_ss)과 식각 저지막(300)의 상면과 제2 하부 지지 패턴(523)의 하면을 따라 커패시턴스 유전막(400)이 형성될 수 있다. 제2 하부 전극(BE2)의 측벽(BE2_ss)과 제2 하부 지지 패턴(523)의 상면과, 제2 상부 지지 패턴(521)의 하면을 따라 커패시턴스 유전막(400)이 형성될 수 있다.
제3 하부 전극(BE3)의 측벽(BE3_ss)과 식각 저지막(300)의 상면과 제3 하부 지지 패턴(533)의 하면을 따라 커패시턴스 유전막(400)이 형성될 수 있다. 제3 하부 전극(BE2)의 측벽(BE2_ss)과 제3 하부 지지 패턴(533)의 상면과, 제3 상부 지지 패턴(531)의 하면을 따라 커패시턴스 유전막(400)이 형성될 수 있다.
커패시턴스 유전막(400) 상에 상부 전극(600)이 배치될 수 있다.
커패시턴스 유전막(400)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
상부 전극(600)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 내지 제3 하부 전극(BE1, BE2, BE3)은 도 3a 및 도 4a에서 도시된 것과 같이, 실린더(cylinder) 형상을 가질 수 있다. 또한, 제1 내지 제3 하부 전극(BE1, BE2, BE3)은 도 3b 및 도 4b에서 도시된 것과 같이, 필라(pillar) 형상을 가질 수 있다.
도 5는 도 1의 Q 영역의 확대도이다. 도 6a 및 도 6b는 도 1의 B-B′를 따라 절단한 단면도이다. 설명의 편의성을 위해, 도 1 내지 도 4b에서 설명한 것과 다른 점을 중심으로 설명한다.
도 5 내지 도 6b를 참고하면, 몇몇 실시예에 따른 반도체 메모리 장치의 셀 영역은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다.
셀 영역의 제1 영역(Ⅰ)은 실제 메모리 셀들이 배치되어 동작되는 영역일 수 있다. 셀 영역의 제2 영역(Ⅱ)은 셀 영역의 제1 영역(Ⅰ)과 동일 또는 유사한 구조를 가지나 실제로 동작되지는 않는 더미 메모리 셀들이 배치되는 영역일 수 있다.
셀 영역의 제1 영역(Ⅰ) 상에 하부 전극(BE)이 배치될 수 있다. 기판(100) 상에 지지 패턴(500)이 배치될 수 있다. 지지 패턴(500)은 하부 전극(BE)의 측벽(BE_ss) 상에 배치되고, 각각의 하부 전극(BE)들을 연결할 수 있다.
지지 패턴(500)은 기판(100)과 제8 방향(D8)으로 이격되는 상부 지지 패턴(501) 및 상부 지지 패턴(501)과 기판(100) 사이에 배치되는 하부 지지 패턴(503)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 지지 패턴(500)은 단일 패턴일 수도 있고, 지지 패턴(500)은 3개 이상의 복수의 패턴으로 형성될 수도 있다.
지지 패턴(500)은 허니-콤 구조로 배열될 수 있다. 지지 패턴(500)은 평면적 관점에서, 육각형 형상을 가질 수 있다. 하부 전극(BE)은 육각형의 중심에 배치되는 중심 하부 전극(CBE)을 포함할 수 있다. 하부 전극(BE)은 육각형의 꼭지점에 배치되고, 중심 하부 전극(CBE)과 이격되는 에지 하부 전극(EBE)을 포함할 수 있다.
셀 영역의 제2 영역(Ⅱ) 상에 복수의 더미 하부 전극(DBE)들이 배치될 수 있다. 기판(100) 상에, 더미 하부 전극(DBE)의 측벽(DBE_ss) 상에 배치되고, 각각의 더미 하부 전극(DBE) 들을 연결하는 더미 지지 패턴(500D)이 배치될 수 있다. 더미 지지 패턴(500D)은 셀 영역의 제2 영역(Ⅱ)을 따라 연장될 수 있다.
더미 지지 패턴(500D)은 기판(100)과 제8 방향(D8)으로 이격되는 상부 더미 지지 패턴(501D)와, 상부 더미 지지 패턴(501D)와 기판(100) 사이에 배치되는 하부 더미 지지 패턴(503D)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 더미 지지 패턴(500D)은 단일 패턴일 수도 있고, 더미 지지 패턴(500D)은 3개 이상의 복수의 패턴으로 형성될 수도 있다.
더미 하부 전극(DBE)은 셀 영역의 제1 영역(Ⅰ)과 제2 영역(Ⅱ)의 경계에 배치될 수 있다. 즉, 더미 하부 전극(DBE)의 적어도 일부는 셀 영역의 제2 영역(Ⅱ)과 제8 방향(D8)으로 중첩될 수 있다.
하부 전극(BE)은 셀 영역의 제1 영역(Ⅰ)과 제8 방향(D8)으로 중첩될 수 있다. 하부 전극(BE)은 셀 영역의 제2 영역()과 제8 방향(D8)으로 중첩되지 않을 수 있다.
하부 전극(BE)과 더미 하부 전극(DBE)은 실린더 형상 또는 필라 형상을 가질 수 있다. 다만 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
하부 전극(BE)의 상면(BE_us)과, 상부 지지 패턴(501)의 상면(501_us)과, 더미 하부 전극(DBE)의 상면(DBE_us)과, 상부 더미 지지 패턴(501D_us)의 상면은 동일 평면에 놓일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 7은 도 1의 R 영역의 확대도이다.
도 7을 참고하면, 기판(100) 상에 복수의 하부 전극(BE) 및 복수의 지지 패턴(500)이 배치될 수 있다. 지지 패턴(500)은 각각의 하부 전극(BE)들을 연결할 수 있다.
몇몇 실시예에서, 하부 전극(BE)은 제1 방향(D1)으로 연장되는 제1 및 제2 하부 전극 라인(BEL_1, BEL_2)을 포함할 수 있다. 제1 하부 전극 라인(BEL_1)과 제2 하부 전극 라인(BEL_2)은 서로 교차하지 않을 수 있다. 제1 하부 전극 라인(BEL_1)과 제2 하부 전극 라인(BEL_2)은 서로 평행하게 연장될 수 있다.
제1 하부 전극 라인(BEL_1)과 제2 하부 전극 라인(BEL_2)은 제2 방향(D2)으로 인접할 수 있다. 제1 하부 전극 라인(BEL_1)과 제2 하부 전극 라인(BEL_2)은 제2 방향(D2)으로 서로 이격될 수 있다.
제1 하부 전극 라인(BEL_1)에 포함된 하부 전극(BE)은, 제2 하부 전극 라인(BEL_2)에 포함된 하부 전극(BE)에 대해 제2 방향(D2)으로 오프셋(offset)될 수 있다. 제1 하부 전극 라인(BEL_1)에 포함된 하부 전극의 중심과, 제2 하부 전극 라인(BEL_2)에 포함된 하부 전극의 중심은 제2 방향(D2)으로 중첩되지 않는다. 다시 말하면, 복수의 하부 전극(BE)들은 지그재그(zigzag)로 배열될 수 있다.
지지 패턴(500)은 육각형의 형상을 가질 수 있다. 하부 전극(BE)은 육각형의 꼭지점에 배치되는 에지 하부 전극(EBE)과 육각형의 중심에 배치되는 중심 하부 전극(CBE)을 포함할 수 있다. 즉, 에지 하부 전극(EBE)은 6개일 수 있다. 다만 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
지지 패턴(500)은 제5 방향(D5)으로 연장되는 제1 지지 패턴 라인(500L_1) 및 제2 지지 패턴 라인(500L_2)을 포함할 수 있다. 제5 방향(D5)은 복수의 중심 하부 전극(CBE)들이 이격되는 방향 중 하나일 수 있다.
제1 지지 패턴 라인(500L_1)과 제2 지지 패턴 라인(500L_2)은 제4 방향(D4)으로 이격될 수 있다. 제4 방향(D4)은 중심 하부 전극(CBE)과 에지 하부 전극(EBE)이 이격되는 방향 중 하나일 수 있다.
제4 방향(D4)과 제5 방향(D5)은 서로 교차할 수 있다. 따라서, 제1 지지 패턴 라인(500L_1)과 제2 지지 패턴 라인(500L_2)은 서로 교차하지 않을 수 있다. 제1 지지 패턴 라인(500L_1)과 제2 지지 패턴 라인(500L_2)은 평행할 수 있다.
제1 지지 패턴 라인(500L_1)에 포함된 지지 패턴(500)의 중심과 제2 지지 패턴 라인(500L_2)에 포함된 지지 패턴(500)의 중심은 제4 방향(D4)으로 오프셋될 수 있다. 제1 지지 패턴 라인(500L_1)에 포함된 지지 패턴(500)의 중심과 제2 지지 패턴 라인(500L_2)에 포함된 지지 패턴(500)의 중심은 제4 방향(D4)으로 중첩되지 않을 수 있다. 즉, 지지 패턴(500)들은 지그재그로 배열될 수 있다.
도 8은 도 1의 C-C′를 따라 절단한 단면도이다. 설명의 편의를 위해 도 1 내지 도 7에서 설명한 것과 다른 점을 중심으로 설명한다.
도 1 및 도 8을 참고하면, 본 발명의 반도체 메모리 장치는 소자 분리막(110), 게이트 구조체(130), 매몰 컨택(BC; buried contact), 층간 절연막(105) 및 랜딩 패드(200)를 포함할 수 있다.
소자 분리막(110)은 기판(100) 내에 형성될 수 있다. 소자 분리막(110)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다.
몇몇 실시예에서, 게이트 구조체(130)들은 기판(100) 내에 매립될 수 있다. 게이트 구조체(130)는 게이트 절연막(131), 게이트 전극(132), 게이트 캡핑 패턴(133)을 포함할 수 있다. 게이트 전극(132)은 워드라인일 수 있다. 도시되지 않았지만, 워드라인은 기판(100) 내에 매립되어 제1 방향(D1)으로 연장될 수 있다. 워드라인은 제2 방향(D2)으로 서로 이격될 수 있다.
게이트 구조체(130)들은 게이트 절연막(131)과 캡핑 패턴(133)으로 인해 기판(100)으로부터 절연될 수 있다. 상기 워드라인들 양측의 기판(100)에는 불순물 주입 영역들이 배치되어 소오스/드레인 영역을 구성할 수 있다. 상기 워드라인들의 일 측의 상기 불순물 주입 영역들에는 각각 비트라인들이 전기적으로 연결될 수 있다.
게이트 절연막(131)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
게이트 전극(132)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 캡핑 패턴(133)은 예를 들어, 폴리실리콘, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
기판(100) 상에, 활성 영역과 접속하는 매몰 컨택(BC)이 형성될 수 있다. 랜딩 패드(200)는 매몰 컨택(BC)과 접속될 수 있다. 매몰 컨택(BC)은 도전성 물질을 포함할 수 있다. 이에 따라, 매몰 컨택(BC)은 활성 영역과 전기적으로 접속될 수 있다. 매몰 컨택(BC)은 예를 들어, 폴리실리콘을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
랜딩 패드(200)는 매몰 컨택(BC)의 상면에 배치될 수 있다. 랜딩 패드(200)는 매몰 컨택(BC)과 접촉할 수 있다. 매몰 컨택(BC과 유사하게 랜딩 패드(200)는 서로 이격되어 있는 복수의 고립 영역을 형성할 수 있다.
층간 절연막(105)은 제1 층간 절연막(105_1)과 제2 층간 절연막(105_2)을 포함할 수 있다.
제1 층간 절연막(105_1)은 기판(100) 및 소자 분리막(110) 상에 형성될 수 있다. 제1 층간 절연막(105_1)은 기판(100) 및 소자 분리막(110) 내에 형성된 게이트 구조체(130)와 중첩되도록 형성될 수 있다.
제1 층간 절연막(105_1)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 층간 절연막(105_1)은 매몰 컨택(BC)을 분리할 수 있다.
제2 층간 절연막(105_2)은 복수의 고립 영역을 형성하는 랜딩 패드(200)의 영역을 정의할 수 있다. 즉, 제2 층간 절연막(105_2)은 복수의 랜딩 패드(200)를 서로 분리시킬 수 있다.
제2 층간 절연막(105_2)은 절연성 물질을 포함하여, 복수의 랜딩 패드(200)를 서로 전기적으로 분리할 수 있다. 예를 들어, 제2 층간 절연막(105_2)은 실리콘 산화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
랜딩 패드(200)와 층간 절연막(105) 상에, 랜딩 패드(200)와 접속되는 하부 전극(BE)이 배치될 수 있다. 지지 패턴(500)은 각각의 하부 전극(BE)의 측벽에 배치될 수 있다. 지지 패턴(500)은 각각의 하부 전극(BE)을 지지할 수 있다.
지지 패턴(500)은 기판(100)과 제8 방향(D8)으로 이격되는 상부 지지 패턴(501)과 상부 지지 패턴(501)과 기판(100) 사이의 하부 지지 패턴(503)을 포함할 수 있다.
하부 전극(BE)과 상부 지지 패턴(501)의 프로파일을 따라 커패시턴스 유전막(400)이 형성될 수 있다. 커패시턴스 유전막(400) 상에 상부 전극(600)이 형성될 수 있다.
도 9 내지 도 17은 몇몇 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 8 내지 도 16을 참고하여 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명한다.
도 9를 참고하면, 기판(100) 상에 랜딩 패드(200)와 층간 절연막(105)이 형성될 수 있다. 층간 절연막(105)은 복수의 랜딩 패드(200)를 전기적으로 절연시킬 수 있다.
도시되진 않았지만, 기판(100) 내에 복수의 워드라인이 매립될 수 있다. 기판(100) 내에 복수의 활성 영역을 정의하는 소자 분리막(예를 들어, 도 8의 110)이 형성될 수 있다. 기판(100) 상에, 활성 영역과 접속하는 매몰 컨택(예를 들어, 도 8의 BC)이 형성될 수 있다. 랜딩 패드(200)는 매몰 컨택과 접속될 수 있다.
랜딩 패드(200)와 층간 절연막(105) 상에, 프리 식각 저지막(300p)이 형성될 수 있다. 이어서, 순차적으로 제1 몰드층(ML1), 프리 하부 지지 패턴(503p), 제2 몰드층(ML2) 및 프리 상부 지지 패턴(501p)이 형성될 수 있다. 제1 몰드층(ML1) 및 제2 몰드층(ML2)은 실리콘 산화막일 수 있다.
프리 하부 지지 패턴(503p) 및 프리 상부 지지 패턴(501p)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 붕소질화물(SiBN), 실리콘 탄산화물(SiCO), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
2개의 프리 지지 패턴(501p, 503p)이 형성되는 것이 도시되었지만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니고, 1개의 프리 지지 패턴만 형성될 수 있음은 물론이다. 이 경우, 몇몇 실시예에 따른 반도체 메모리 장치의 지지 패턴(예를 들어, 도 6a의 500)은 단일 패턴일 수 있다. 또한, 3개 이상의 프리 지지 패턴이 형성될 수도 있다. 이 경우, 몇몇 실시예에 따른 반도체 메모리 장치의 지지 패턴은 3개 이상의 지지 패턴을 포함할 수 있다.
도 10을 참고하면, 프리 상부 지지 패턴(501p) 상에, 제1 마스크 패턴(MP1)이 형성될 수 있다. 프리 상부 지지 패턴(501p)을 노출시키는 제1 마스크홀(MH1)이 형성될 수 있다.
제1 마스크 패턴(MP1)은 예를 들어, 포토레지스트막일 수 있다. 제1 마스크 패턴(MP1)은 층간 절연막(105)과 오버랩될 수 있다.
도 11을 참고하면, 프리 상부 지지 패턴(501p), 제2 몰드층(ML2), 프리 하부 지지 패턴(503p), 제1 몰드층(ML1) 및 프리 식각 저지막(300p)을 식각하여 복수의 트렌치(TR)를 형성할 수 있다.
트렌치(TR)는 제1 마스크홀(MH1)의 폭과 동일하게 형성될 수 있다. 트렌치(TR)는 랜딩 패드(200)를 노출시킬 수 있다. 식각 공정에 의하여 상부 지지 패턴(501), 하부 지지 패턴(503) 및 식각 저지막(300)이 형성될 수 있다.
도 12을 참고하면, 트렌치(TR)를 채우는 하부 전극(BE)이 형성될 수 있다. 제1 마스크 패턴(MP1)이 제거될 수 있다.
하부 전극(BE)은 랜딩 패드(200)와 접속될 수 있다. 하부 전극(BE)의 상면(BE_us)은 상부 지지 패턴(501)의 상면(501_us)와 동일 평면에 놓일 수 있다. 여기서 "동일"이란 물리적으로 완전히 동일함을 의미하는 것은 아니고, 공정 상의 마진을 포함할 수 있음은 물론이다.
도 13은 제2 마스크 패턴(MP2)을 설명하기 위한 평면도이다.
도 13을 참고하면, 제2 마스크 패턴(MP2)은 평면적 관점에서 원형 형상일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제2 마스크 패턴(MP2)은 타원형 형상일 수도 있고, 육각형 형상일 수도 있음은 물론이다.
제2 마스크 패턴(MP2)은 포토레지스트막일 수 있다. 제2 마스크 패턴(MP2)은 도 1 내지 도 7에 개시된 지지 패턴(500)들의 형태를 정의할 수 있다.
제2 마스크 패턴(MP2)의 중심에 하부 전극(BE)이 배치될 수 있다. 또한, 제2 마스크 패턴(MP2)의 외주를 따라 하부 전극(BE)이 배치될 수 있다. 제2 마스크 패턴(MP2)의 중심에 배치되는 하부 전극(BE)은 중심 하부 전극(예를 들어, 도 5의 CBE)일 수 있다. 제2 마스크 패턴(MP2)의 외주에 배치되는 하부 전극(BE)은 에지 하부 전극(예를 들어, 도 5의 EBE)일 수 있다.
도시되진 않았지만, 제2 마스크 패턴(MP2)은 평면적 관점에서 사각형 형상일 수 있다. 상부 지지 패턴(501)과 하부 전극(BE) 상에 마스크층이 형성될 수 있다. 상기 마스크층을 2개의 서로 다른 라인으로 식각하여 제2 마스크 패턴(MP2)이 형성될 수도 있다. 상기 2개의 서로 다른 라인이 만나는 지점이 제2 마스크홀(예를 들어, 도 14의 MH2)일 수 있다.
도 14 내지 도 17은 도 13의 D-D′를 따라 절단한 단면도이다.
도 14을 참고하면, 하부 전극(BE)과 상부 지지 패턴(501) 상에 제2 마스크 패턴(MP2)이 형성될 수 있다.
일부의 하부 전극(BE)과 일부의 상부 지지 패턴(501)을 노출하는 제2 마스크홀(MH2)이 형성될 수 있다. 제2 마스크홀(MH2)은 제2 마스크 패턴(MP2) 사이의 홀일 수 있다.
도 15를 참고하면, 제2 마스크홀(MH2)과 중첩되는 지지 패턴(500)이 제거될 수 있다.
또한, 제1 몰드층(ML1) 및 제2 몰드층(ML2)이 제거될 수 있다. 하부 전극(BE)의 측벽과, 하부 지지 패턴(503)의 하면과 식각 저지막(300)의 상면으로 정의되는 공간은 빈 공간일 수 있다. 상부 지지 패턴(501)의 하면과, 하부 지지 패턴(503)의 상면과 하부 전극(BE)의 측벽으로 정의되는 공간은 빈 공간일 수 있다.
상기 빈 공간은, 후술할 공정에서, 커패시턴스 유전막(예를 들어, 도 16의 400)과 상부 전극(예를 들어, 도 16의 600)이 형성되는 공간일 수 있다.
도 16을 참고하면, 하부 전극(BE), 식각 저지막(300) 및 상부 지지 패턴(501)의 경계를 따라 커패시턴스 유전막(400)이 형성될 수 있다.
하부 전극(BE)의 측벽, 식각 저지막(300)의 상면, 하부 지지 패턴(503)의 하면을 따라 커패시턴스 유전막(400)이 형성될 수 있다. 하부 전극(BE)의 측벽, 하부 지지 패턴(503)의 상면, 및 상부 지지 패턴(501)의 하면을 따라 커패시턴스 유전막(400)이 형성될 수 있다.
도 17을 참고하면, 커패시턴스 유전막(400) 상에 상부 전극(600)이 형성될 수 있다.
하부 전극(BE), 커패시턴스 유전막(400) 및 상부 전극(600)은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 커패시터일 수 있다.
하부 전극(BE)은 실린더 형상만 도시되었지만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니고, 하부 전극(BE)은 필라 형상을 포함할 수 있음은 물론이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 500: 지지 패턴
BE: 하부 전극 DBE: 더미 하부 전극
CBE: 중심 하부 전극 EBE: 에지 하부 전극 BEL_1: 제1 하부 전극 라인 BEL_2: 제2 하부 전극 라인
500L_1: 제1 지지 패턴 라인 500L_2: 제2 지지 패턴 라인

Claims (10)

  1. 기판;
    상기 기판 상에 배치되고, 복수의 제1 하부 전극을 포함하는 제1 하부 전극 그룹;
    상기 기판 상에 배치되고, 복수의 제2 하부 전극을 포함하는 제2 하부 전극 그룹;
    각각의 상기 제1 하부 전극의 측벽 상에 배치되고, 각각의 상기 제1 하부 전극을 연결하는 제1 지지 패턴; 및
    각각의 상기 제2 하부 전극의 측벽 상에 배치되고, 각각의 상기 제2 하부 전극을 연결하는 제2 지지 패턴을 포함하고,
    상기 복수의 제1 하부 전극은 육각형의 중심에 배치된 제1 중심 하부 전극과, 육각형의 꼭지점에 배치된 복수의 제1 에지 하부 전극을 포함하고,
    상기 복수의 제2 하부 전극은 육각형의 중심에 배치된 제2 중심 하부 전극과, 육각형의 꼭지점에 배치된 복수의 제2 에지 하부 전극을 포함하고,
    상기 제1 중심 하부 전극은 각각의 상기 제1 에지 하부 전극과 서로 다른 제1 내지 제3 방향으로 이격되고,
    상기 제1 지지 패턴은 상기 제2 지지 패턴과 최인접하고,
    상기 제1 중심 하부 전극은 상기 제2 중심 하부 전극과 상기 제1 내지 제3 방향과 다른 제4 방향으로 이격된 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 기판 상에 배치되고, 복수의 제3 하부 전극을 포함하는 제3 하부 전극 그룹과,
    각각의 상기 제3 하부 전극의 측벽 상에 배치되고, 각각의 상기 제3 하부 전극을 연결하는 제3 지지 패턴을 더 포함하고,
    상기 제3 지지 패턴은, 상기 제1 및 제2 지지 패턴과 최인접하고,
    상기 복수의 제3 하부 전극은 육각형의 중심에 배치된 제3 중심 하부 전극과, 육각형의 꼭지점에 배치된 제3 에지 하부 전극을 포함하고,
    상기 제3 하부 전극은, 상기 제1 중심 하부 전극과 상기 제1 내지 제4 방향과 다른 제5 방향으로 이격된 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 제3 중심 하부 전극은, 상기 제2 중심 하부 전극과 상기 제1 내지 제5 방향과 다른 제6 방향으로 이격된 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 제1 지지 패턴은, 상기 기판과 상기 기판의 두께 방향으로 이격된 제1 상부 지지 패턴, 및 상기 제1 상부 지지 패턴과, 상기 기판 사이의 제1 하부 지지 패턴을 포함하는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 제1 및 제2 에지 하부 전극은 각각 6개인 반도체 메모리 장치.
  6. 셀 영역을 포함하는 기판으로, 상기 셀 영역은 제2 영역과, 상기 제2 영역의 경계를 따라 정의된 제1 영역을 포함하는 기판;
    상기 셀 영역의 제1 영역 상에 배치되고, 서로 간에 이격된 복수의 지지 패턴들;
    상기 셀 영역의 제2 영역을 따라 연장되는 더미 지지 패턴;
    상기 기판의 상기 셀 영역의 제1 영역 상에 배치되고, 각각의 상기 지지 패턴들과 연결된 복수의 하부 전극; 및
    상기 기판의 상기 셀 영역의 제2 영역 상에 배치되고, 상기 더미 지지 패턴과 연결된 복수의 더미 하부 전극을 포함하고,
    상기 지지 패턴들은 허니-콤(honey-comb) 구조로 배열된 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 더미 하부 전극의 일부는 상기 셀 영역의 제1 영역과 상기 셀 영역의 제2 영역의 경계에 배치되는 반도체 메모리 장치.
  8. 제 6항에 있어서,
    상기 하부 전극은 상기 더미 지지 패턴과 비접촉하는 반도체 메모리 장치.
  9. 기판;
    상기 기판 상의 복수의 하부 전극; 및
    상기 하부 전극과 연결된 복수의 지지 패턴을 포함하고,
    상기 복수의 하부 전극은 제1 방향으로 연장되는 제1 하부 전극 라인과, 제2 하부 전극 라인을 포함하고,
    각각의 상기 제1 및 제2 하부 전극 라인은 상기 제1 방향과 다른 제2 방향으로 인접하고,
    상기 제2 하부 전극 라인에 포함된 상기 하부 전극은, 상기 제1 하부 전극 라인에 포함된 상기 하부 전극에 대해 상기 제2 방향으로 오프셋(offset)되고,
    상기 복수의 지지 패턴은 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장된 제1 지지 패턴 라인을 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서.
    상기 복수의 지지 패턴은, 상기 제3 방향으로 연장되고, 상기 제1 내지 제3 방향과 다른 제4 방향으로 인접하는 제2 지지 패턴 라인을 포함하고,
    상기 제1 지지 패턴 라인의 중심과 상기 제2 지지 패턴 라인의 중심은 상기 제4 방향으로 오프셋되는 반도체 메모리 장치.

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