KR20220082178A - 화소 및 표시 장치 - Google Patents

화소 및 표시 장치 Download PDF

Info

Publication number
KR20220082178A
KR20220082178A KR1020200171683A KR20200171683A KR20220082178A KR 20220082178 A KR20220082178 A KR 20220082178A KR 1020200171683 A KR1020200171683 A KR 1020200171683A KR 20200171683 A KR20200171683 A KR 20200171683A KR 20220082178 A KR20220082178 A KR 20220082178A
Authority
KR
South Korea
Prior art keywords
transistor
electrode
voltage
node
compensation
Prior art date
Application number
KR1020200171683A
Other languages
English (en)
Inventor
김한빛
강미재
김근우
김두나
김상섭
이도경
주재환
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200171683A priority Critical patent/KR20220082178A/ko
Priority to US17/489,399 priority patent/US11727882B2/en
Priority to CN202111491132.5A priority patent/CN114613333A/zh
Publication of KR20220082178A publication Critical patent/KR20220082178A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3258—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the voltage across the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G09G3/3241—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
    • G09G2320/0214—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display with crosstalk due to leakage current of pixel switch in active matrix panels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

표시 장치의 화소는 제1 전압 라인과 제1 노드 사이에 전기적으로 연결된 커패시터, 제1 전극 및 제2 전극을 포함하는 발광 다이오드, 상기 제1 전압 라인과 전기적으로 연결되는 제1 전극, 상기 발광 다이오드의 상기 제1 전극과 전기적으로 연결되는 제2 전극 및 상기 제1 노드와 전기적으로 연결된 게이트 전극을 포함하는 제1 트랜지스터, 데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극에 전기적으로 연결되는 제2 전극, 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 노드 전기적으로 연결되는 제1 전극, 상기 제2 노드와 전기적으로 연결되는 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터, 상기 제1 노드와 전기적으로 연결되는 제1 전극, 제3 전압을 수신하는 제3 전압 라인과 전기적으로 연결되는 제2 전극 및 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터 및 상기 제1 노드와 전기적으로 연결되는 제1 전극, 보상 전압을 수신하는 제4 전압 라인과 전기적으로 연결되는 제2 전극 및 보상 제어 전압을 수신하는 게이트 전극을 포함하는 보상 트랜지스터를 포함한다.

Description

화소 및 표시 장치{PIXEL AND DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 영상을 표시하는 표시 패널, 외부 입력을 감지하는 입력 센서 및 전자 모듈과 같은 다양한 전자 부품들로 구성된 장치일 수 있다. 전자 부품들은 다양하게 배열된 신호 라인들에 의해 전기적으로 서로 연결될 수 있다. 표시 패널은 복수 개의 화소들을 포함한다. 복수 개의 화소들 각각은 광을 생성하는 발광 소자 및 발광 소자로 흐르는 전류량을 제어하는 회로부를 포함한다.
화소 내 회로부에서 누설 전류가 생기는 경우, 발광 소자를 통해 흐르는 전류량에 변화가 생겨서 표시 품질이 저하될 수 있다.
본 발명의 목적은 영상의 표시 품질 저하를 방지할 수 있는 화소 및 표시 장치를 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 화소는 제1 전압을 수신하는 제1 전압 라인과 제1 노드 사이에 전기적으로 연결된 커패시터, 제1 전극 및 제2 전압을 수신하는 제2 전극을 포함하는 발광 다이오드, 상기 제1 전압 라인과 전기적으로 연결되는 제1 전극, 상기 발광 다이오드의 상기 제1 전극과 전기적으로 연결되는 제2 전극 및 상기 제1 노드와 전기적으로 연결된 게이트 전극을 포함하는 제1 트랜지스터, 데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극에 전기적으로 연결되는 제2 전극, 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 노드 전기적으로 연결되는 제1 전극, 상기 제2 노드와 전기적으로 연결되는 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터, 상기 제1 노드와 전기적으로 연결되는 제1 전극, 제3 전압을 수신하는 제3 전압 라인과 전기적으로 연결되는 제2 전극 및 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터 및 상기 제1 노드와 전기적으로 연결되는 제1 전극, 보상 전압을 수신하는 제4 전압 라인과 전기적으로 연결되는 제2 전극 및 보상 제어 전압을 수신하는 게이트 전극을 포함하는 보상 트랜지스터를 포함한다.
일 실시예에서, 상기 화소는 상기 제1 전압 라인과 상기 제1 노드 사이에 연결되는 제5 트랜지스터, 상기 제2 노드와 상기 발광 다이오드의 상기 제1 전극 사이에 연결되는 제6 트랜지스터 및 상기 제3 전압 라인과 상기 발광 다이오드의 상기 제1 전극 사이에 접속되고, 제3 스캔 신호를 수신하는 게이트 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 보상 전압은 상기 제3 트랜지스터의 누설 전류와 상기 제4 트랜지스터의 누설 전류를 보상하는 전압 레벨로 설정될 수 있다.
일 실시예에서, 상기 보상 제어 전압은 상기 보상 트랜지스터를 턴 오프 상태로 유지할 수 있는 전압 레벨로 설정될 수 있다.
일 실시예에서, 상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 보상 트랜지스터는 각각 P-타입 트랜지스터일 수 있다.
일 실시예에서, 상기 제3 트랜지스터는 상기 제1 노드와 연결된 제1 전극, 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제1 서브 트랜지스터 및 상기 제1 서브 트랜지스터의 상기 제2 전극과 연결된 제1 전극, 상기 제2 노드와 연결된 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 서브 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제4 트랜지스터는 상기 제1 노드와 연결된 제1 전극, 제2 전극 및 상기 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제1 서브 트랜지스터 및 상기 제1 서브 트랜지스터의 상기 제2 전극과 연결된 제1 전극, 상기 제3 전압 라인과 연결된 제2 전극 및 상기 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 서브 트랜지스터를 포함할 수 있다.
본 발명의 다른 특징에 따른 화소는 제1 전압을 수신하는 제1 전압 라인과 제1 노드 사이에 전기적으로 연결된 커패시터, 제1 전극 및 제2 전압을 수신하는 제2 전극을 포함하는 발광 다이오드, 상기 제1 전압 라인과 전기적으로 연결되는 제1 전극, 상기 발광 다이오드의 상기 제1 전극과 전기적으로 연결되는 제2 전극 및 상기 제1 노드와 전기적으로 연결된 게이트 전극을 포함하는 제1 트랜지스터, 데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극에 전기적으로 연결되는 제2 전극, 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 노드 전기적으로 연결되는 제1 전극, 상기 제2 노드와 전기적으로 연결되는 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터, 상기 제1 노드와 전기적으로 연결되는 제1 전극, 제3 전압을 수신하는 제3 전압 라인과 전기적으로 연결되는 제2 전극 및 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터 및 상기 제2 노드와 전기적으로 연결되는 제1 전극, 보상 전압을 수신하는 제4 전압 라인과 전기적으로 연결되는 제2 전극 및 보상 제어 전압을 수신하는 게이트 전극을 포함하는 보상 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 전압 라인과 상기 제1 노드 사이에 연결되는 제5 트랜지스터, 상기 제2 노드와 상기 발광 다이오드의 상기 제1 전극 사이에 연결되는 제6 트랜지스터 및 상기 제3 전압 라인과 상기 발광 다이오드의 상기 제1 전극 사이에 접속되고, 제3 스캔 신호를 수신하는 게이트 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 보상 전압은 상기 제3 트랜지스터의 누설 전류와 상기 제4 트랜지스터의 누설 전류를 보상하는 전압 레벨로 설정될 수 있다.
일 실시예에서, 상기 보상 제어 전압은 상기 보상 트랜지스터를 턴 오프 상태로 유지할 수 있는 전압 레벨로 설정될 수 있다.
일 실시예에서, 상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 보상 트랜지스터는 각각 P-타입 트랜지스터일 수 있다.
일 실시예에서, 상기 제3 트랜지스터는 상기 제1 노드와 연결된 제1 전극, 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제1 서브 트랜지스터 및 상기 제1 서브 트랜지스터의 상기 제2 전극과 연결된 제1 전극, 상기 제2 노드와 연결된 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 서브 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제4 트랜지스터는 상기 제1 노드와 연결된 제1 전극, 제2 전극 및 상기 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제1 서브 트랜지스터 및 상기 제1 서브 트랜지스터의 상기 제2 전극과 연결된 제1 전극, 상기 제3 전압 라인과 연결된 제2 전극 및 상기 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 서브 트랜지스터를 포함할 수 있다.
본 발명의 다른 특징에 따른 표시 장치는 화소 및 상기 화소를 구동하기 위한 제1 스캔 신호 및 제2 스캔 신호를 출력하는 스캔 구동 회로를 포함한다. 상기 화소는 제1 전압을 수신하는 제1 전압 라인과 제1 노드 사이에 전기적으로 연결된 커패시터, 제1 전극 및 제2 전압을 수신하는 제2 전극을 포함하는 발광 다이오드, 상기 제1 전압 라인과 전기적으로 연결되는 제1 전극, 상기 발광 다이오드의 상기 제1 전극과 전기적으로 연결되는 제2 전극 및 상기 제1 노드와 전기적으로 연결된 게이트 전극을 포함하는 제1 트랜지스터, 데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극에 전기적으로 연결되는 제2 전극, 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 노드 전기적으로 연결되는 제1 전극, 상기 제2 노드와 전기적으로 연결되는 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터, 상기 제1 노드와 전기적으로 연결되는 제1 전극, 제3 전압을 수신하는 제3 전압 라인과 전기적으로 연결되는 제2 전극 및 상기 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터, 및 상기 제1 노드와 전기적으로 연결되는 제1 전극, 보상 전압을 수신하는 제4 전압 라인과 전기적으로 연결되는 제2 전극 및 보상 제어 전압을 수신하는 게이트 전극을 포함하는 보상 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 화소는 상기 제1 전압 라인과 상기 제1 노드 사이에 연결되는 제5 트랜지스터, 상기 제2 노드와 상기 발광 다이오드의 상기 제1 전극 사이에 연결되는 제6 트랜지스터 및 상기 제3 전압 라인과 상기 발광 다이오드의 상기 제1 전극 사이에 접속되고, 제3 스캔 신호를 수신하는 게이트 전극을 포함하는 제7 트랜지스터를 더 포함한다.
일 실시예에서, 상기 표시 장치는 상기 제1 전압, 상기 제2 전압, 상기 제3 전압, 상기 보상 전압 및 상기 보상 제어 전압을 발생하는 전압 발생기를 더 포함할 수 있다.
일 실시예에서, 상기 전압 발생기는 상기 보상 전압의 전압 레벨을 상기 제3 트랜지스터의 누설 전류와 상기 제4 트랜지스터의 누설 전류의 차에 대응하는 레벨로 설정할 수 있다.
일 실시예에서, 상기 전압 발생기는 상기 보상 제어 전압의 전압 레벨을 상기 보상 트랜지스터를 턴 오프 상태로 유지할 수 있는 레벨로 설정할 수 있다.
일 실시예에서, 상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 보상 트랜지스터는 각각 P-타입 트랜지스터일 수 있다.
이와 같은 구성을 갖는 화소는 보상 트랜지스터를 통해 누설 전류를 보상할 수 있는 보상 전류를 커패시터의 일단으로 공급할 수 있다. 따라서, 누설 전류에 의해 커패시터의 양단의 전압 차가 변화하는 것을 보상할 수 있다. 그 결과, 표시 장치의 화소에 표시되는 영상의 표시 품질이 저하되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블럭도이다.
도 2a는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 2b 및 도 2c는 제3 서브 트랜지스터들, 제4 서브 트랜지스터들 및 보상 트랜지스터를 통해 흐르는 누설 전류를 시각적으로 나타낸 도면이다.
도 3은 도 2a에 도시된 화소의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 5는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 6은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 7은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 8은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안 된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블럭도이다.
도 1을 참조하면, 표시 장치(DD)는 표시 패널(DP), 구동 컨트롤러(100), 데이터 구동 회로(200) 및 전압 발생기(300)를 포함한다.
구동 컨트롤러(100)는 영상 입력 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 영상 입력 신호(RGB) 및 제어 신호(CTRL)는 도면에 도시되지 않은 메인 컨트롤러(또는 그래픽 프로세서)로부터 제공될 수 있다.
구동 컨트롤러(100)는 데이터 구동 회로(200)와의 인터페이스 사양에 맞도록 영상 입력 신호(RGB)의 데이터 포맷을 변환한 영상 데이터 신호(DATA)를 생성한다. 구동 컨트롤러(100)는 스캔 제어 신호(SCS) 및 데이터 제어 신호(DCS)를 출력한다.
데이터 구동 회로(200)는 구동 컨트롤러(100)로부터 데이터 제어 신호(DCS) 및 영상 데이터 신호(DATA)를 수신한다. 데이터 구동 회로(200)는 영상 데이터 신호(DATA)를 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1-DLm)에 출력한다. 데이터 신호들은 영상 데이터 신호(DATA)의 계조 값에 대응하는 아날로그 전압들이다.
전압 발생기(300)는 표시 패널(DP)의 동작에 필요한 전압들을 발생한다. 이 실시예에서, 전압 발생기(300)는 구동 전압들(DV)을 발생한다. 구동 전압들(DV)은 복수의 서로 다른 전압 레벨을 갖는 전압들을 포함할 수 있다. 예를 들어, 구동 전압들(DV)은 추후 설명될 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 초기화 전압(VINT), 보상 제어 전압(VGH) 및 보상 전압(VCOMP)을 포함할 수 있다.
표시 패널(DP)은 제1 스캔 라인들(GIL0-GILn), 제2 스캔 라인들(GWL1-GWLn), 발광 제어 라인들(EML1-EMLn), 데이터 라인들(DL1-DLm) 및 화소들(PX)을 포함한다. 표시 패널(DP)은 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)를 더 포함할 수 있다. 일 실시예에서, 스캔 구동 회로(SD)는 표시 패널(DP)의 제1 측에 배열된다. 제1 스캔 라인들(GIL0-GILn), 제2 스캔 라인들(GWL1-GWLn) 및 발광 제어 라인들(EML1-EMLn)은 스캔 구동 회로(SD)로부터 제1 방향(DR1)으로 연장된다.
발광 구동 회로(EDC)는 표시 패널(DP)의 제2 측에 배열된다. 발광 제어 라인들(EML1-EMLn)은 발광 구동 회로(EDC)로부터 제1 방향(DR1)의 반대 방향으로 연장된다.
제1 스캔 라인들(GIL0-GILn), 제2 스캔 라인들(GWL1-GWLn) 및 발광 제어 라인들(EML1-EMLn)은 제2 방향(DR2)으로 서로 이격되어 배열된다. 데이터 라인들(DL1-DLm)은 데이터 구동 회로(200)로부터 제2 방향(DR2)의 반대 방향으로 연장되며, 제1 방향(DR1)으로 서로 이격되어 배열된다.
도 1에 도시된 예에서, 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)는 화소들(PX)을 사이에 두고 마주보고 배열되나, 본 발명은 이에 한정되지 않는다. 예를 들어, 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)는 표시 패널(DP)의 제1 측 및 제2 측 중 어느 하나에 서로 인접하게 배치될 수 있다. 예시적인 실시예에서, 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)는 하나의 회로로 구성될 수 있다.
복수의 화소들(PX)은 제1 스캔 라인들(GIL0-GILn), 제2 스캔 라인들(GWL1-GWLn), 발광 제어 라인들(EML1-EMLn), 그리고 데이터 라인들(DL1-DLm)에 각각 전기적으로 연결된다. 복수의 화소들(PX) 각각은 3개의 스캔 라인들 및 1개의 발광 제어 라인에 전기적으로 연결될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 1 번째 행의 화소들은 스캔 라인들(GIL0, GIL1, GWL2) 및 발광 제어 라인(EML1)에 연결될 수 있다. 또한 2 번째 행의 화소들은 스캔 라인들(GIL1, GIL2, GWL2) 및 발광 제어 라인(EML2)에 연결될 수 있다.
복수의 화소들(PX) 각각은 유기 발광 다이오드(ED, 도 2a 참조) 및 발광 다이오드의 발광을 제어하는 회로부(PXC, 도 5 참조)를 포함한다. 회로부(PXC)는 복수의 트랜지스터들 및 커패시터를 포함할 수 있다. 스캔 구동 회로(SD)는 회로부(PXC)와 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
복수의 화소들(PX) 각각은 전압 발생기(300)로부터의 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 초기화 전압(VINT), 하이 전압(VGH) 및 보상 전압(VCOMP)을 수신한다.
스캔 구동 회로(SD)는 구동 컨트롤러(100)로부터 스캔 제어 신호(SCS)를 수신한다. 스캔 구동 회로(SD)는 스캔 제어 신호(SCS)에 응답해서 제1 스캔 라인들(GIL0-GILn)로 제1 스캔 신호들을 출력하고, 제2 스캔 라인들(GWL1-GWLn)로 제2 스캔 신호들을 출력할 수 있다. 스캔 구동 회로(SD)의 회로 구성 및 동작은 추후 상세히 설명된다.
도 2a는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 2a에는 도 1에 도시된 데이터 라인들(DL1-DLm) 중 i번째 데이터 라인(DLi), 제1 스캔 라인들(GIL0-GILn) 중 j-1번째 제1 스캔 라인(GILj-1), j번째 제1 스캔 라인(GILj), 제2 스캔 라인들(GWL1-GWLn) 중 j번째 제2 스캔 라인(GWLj), 발광 제어 라인들(EML1-EMLn) 중 j번째 발광 제어 라인(EMLj)에 접속된 화소(PXij)의 등가 회로도를 예시적으로 도시하였다.
도 1에 도시된 복수의 화소들(PX) 각각은 도 2a에 도시된 화소(PXij)의 등가 회로도와 동일한 회로 구성을 가질 수 있다.
도 2a를 참조하면, 하나의 화소(PXij)는 적어도 하나의 발광 다이오드(light emitting diode)(ED) 및 회로부(PXC)를 포함한다. 이 실시예에서는 하나의 화소(PXij)가 하나의 발광 다이오드(ED)를 포함하는 예를 설명한다.
회로부(PXC)는 제1 내지 제7 트랜지스터들(T1-T7), 보상 트랜지스터(Tc1) 및 하나의 커패시터(Cst)를 포함한다. 또한, 제1 내지 제7 트랜지스터들(T1-T7) 및 보상 트랜지스터(Tc1) 각각은 LTPS(low-temperature polycrystalline silicon) 반도체층을 갖는 P-타입 트랜지스터이다. 그러나, 이에 한정되는 것은 아니고, 제1 내지 제7 트랜지스터들(T1-T7) 및 보상 트랜지스터(Tc1)는 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터일 수 있다. 일 실시예에서, 제1 내지 제7 트랜지스터들(T1-T7) 및 보상 트랜지스터(Tc1) 중 적어도 하나가 N-타입 트랜지스터이고, 나머지는 P-타입 트랜지스터일 수 있다. 또한 본 발명에 따른 화소의 회로 구성은 도 2a에 제한되지 않는다. 도 2a에 도시된 회로부(PXC)는 하나의 예시에 불과하고 회로부(PXC)의 구성은 변형되어 실시될 수 있다.
j-1번째 제1 스캔 라인(GILj-1), j번째 제1 스캔 라인(GILj), j번째 제2 스캔 라인(GWLj) 및 j번째 발광 제어 라인(EMLj)은 j-1번째 제1 스캔 신호(GIj-1), j번째 제1 스캔 신호(GIj), j+1번째 제2 스캔 신호(GWj) 및 발광 제어 신호(EMj)를 각각 전달할 수 있다. 데이터 라인(DLi)은 데이터 신호(Di)를 전달한다. 데이터 신호(Di)는 표시 장치(DD, 도 4 참조)에 입력되는 영상 입력 신호(RGB)에 대응하는 전압 레벨을 가질 수 있다. 제1 내지 제5 구동 전압 라인들(VL1, VL2, VL3, VL4, VL5)은 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 초기화 전압(VINT), 보상 전압(VCOMP) 및 보상 제어 전압(VGH)을 각각 전달할 수 있다.
제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제6 트랜지스터(T6)를 경유하여 발광 다이오드(ED)의 애노드(anode)와 전기적으로 연결된 제2 전극, 커패시터(Cst)의 일단과 연결된 게이트 전극을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 라인(DLi)이 전달하는 데이터 신호(Di)를 전달받아 발광 다이오드(ED)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 제1 스캔 라인(GILj)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T2)는 j번째 제1 스캔 라인(GILj)을 통해 전달받은 제1 스캔 신호(GIj)에 따라 턴 온되어 데이터 라인(DLi)으로부터 전달된 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다.
제3 트랜지스터(T3)는 제3 서브 트랜지스터들(제3 서브 트랜지스터, T3-2)을 포함한다. 제3 서브 트랜지스터들(T3-1, T3-2)은 제1 노드(N1)와 제2 노드(N2) 사이에 직렬로 연결될 수 있다. 제3 서브 트랜지스터(T3-1)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극과 연결된 제1 노드(N1)와 연결된다. 제3 서브 트랜지스터(T3-2)의 제2 전극은 제1 트랜지스터(T1)의 제2 전극과 연결된 제2 노드(N2)와 연결된다. 제3 서브 트랜지스터들(T3-1, T3-2)의 게이트 전극은 j번째 제1 스캔 라인(GILj)과 연결된다.
제3 서브 트랜지스터들(T3-1, T3-2)은 j번째 제1 스캔 라인(GILj)을 통해 전달받은 제1 스캔 신호(GIj)에 따라 턴 온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 전기적으로 연결한다. 즉, 제1 트랜지스터(T1)는 제3 서브 트랜지스터들(T3-1, T3-2)에 의해 다이오드 연결될 수 있다.
도 2a에서 제3 트랜지스터(T3)는 직렬로 연결된 제3 서브 트랜지스터들(T3-1, T3-2)을 포함하는 것으로 도시되어 있으나 본 발명은 이에 한정되지 않는다. 일 실시예에서, 제3 트랜지스터(T3)는 1개의 트랜지스터만으로 구성될 수 있다. 이 경우, 제3 트랜지스터(T3)는 제1 노드(N1)와 연결된 제1 전극, 제2 노드(N2)와 연결된 제2 전극 및 제1 스캔 라인(GILj)과 연결된 게이트 전극을 포함할 수 있다. 일 실시예에서, 제3 서브 트랜지스터(T3)는 제1 노드와 제2 노드 사이에 연결된 3개 의상의 트랜지스터들을 포함할 수 있다.
제4 트랜지스터(T4)는 제4 서브 트랜지스터들(T4-1, T4-2)을 포함한다. 제4 서브 트랜지스터들(T4-1, T4-2)은 제1 노드(N1)와 초기화 전압(VINT)이 전달되는 제3 전압 라인(VL3) 사이에 직렬로 연결된다. 제4 서브 트랜지스터(T4-1)의 제1 전극은 제1 노드(N1)와 연결된다. 제4 서브 트랜지스터(T4-2)의 제2 전극은 제3 전압 라인(VL3)과 연결된다. 제4 서브 트랜지스터들(T4-1, T4-2)의 게이트 전극은 j-1번째 제1 스캔 라인(GILj-1)과 연결된다.
제4 서브 트랜지스터들(T4-1, T4-2)은 j-1번째 제1 스캔 라인(GILj-1)을 통해 전달받은 제1 스캔 신호(GIj-1)에 따라 턴 온되어 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극(즉, 제1 노드(N1))에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
도 2a에서 제4 트랜지스터(T4)는 직렬로 연결된 제4 서브 트랜지스터들(T4-1, T4-2)을 포함하는 것으로 도시되어 있으나 본 발명은 이에 한정되지 않는다. 일 실시예에서, 제4 트랜지스터(T4)는 1개의 트랜지스터만으로 구성될 수 있다. 이 경우, 제4 트랜지스터(T4)는 제1 노드(N1)와 연결된 제1 전극, 제3 전압 라인(VL3)과 연결된 제2 전극 및 제2 스캔 라인(GILj-1)과 연결된 게이트 전극을 포함할 수 있다.
일 실시예에서, 제4 트랜지스터(T4)는 제1 노드와 제2 노드 사이에 연결된 3개 의상의 트랜지스터들을 포함할 수 있다.
제5 트랜지스터(T5)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 발광 제어 라인(EMLj)에 연결된 게이트 전극을 포함한다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 발광 다이오드(ED)의 애노드에 연결된 제2 전극 및 발광 제어 라인(EMLj)에 연결된 게이트 전극을 포함한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어 라인(EMLj)을 통해 전달받은 발광 제어 신호(EMj)에 따라 동시에 턴 온되고 이를 통해 제1 구동 전압(ELVDD)이 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상되어 발광 다이오드(ED)에 전달될 수 있다.
제7 트랜지스터(T7)는 제4 트랜지스터(T4)의 제2 전극과 연결된 제1 전극, 제6 트랜지스터(T6)의 제2 전극과 연결된 제2 전극 및 j번째 제2 스캔 라인(GWLj)과 연결된 게이트 전극을 포함한다.
커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 게이트 전극과 연결되어 있고, 타단은 제1 구동 전압 라인(VL1)과 연결되어 있다. 발광 다이오드(ED)의 캐소드(cathode)는 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다.
보상 트랜지스터(Tc1)는 제1 노드(N1)와 연결된 제1 전극, 보상 전압(VCOMP)이 전달되는 제4 전압 라인(VL4)과 연결된 제2 전극 및 보상 제어 전압(VGH)이 전달되는 제5 전압 라인(VL5)과 연결된 게이트 전극을 포함한다.
일 실시예에 따른 화소(PXij)의 구조는 도 2a에 도시한 구조에 한정되는 것은 아니고 한 화소(PXij)가 포함하는 트랜지스터의 수와 커패시터의 수 및 연결 관계는 다양하게 변형 가능하다.
도 3은 도 2a에 도시된 화소의 동작을 설명하기 위한 타이밍도이다. 도 2a 및 도 3을 참조하여 일 실시예에 따른 표시 장치의 동작에 대하여 설명한다.
도 2a 및 도 3을 참조하면, 한 프레임(F) 내 초기화 기간 동안 j-1번째 제1 스캔 라인(GILj-1)을 통해 로우 레벨의 j-1번째 제1 스캔 신호(GIj-1)가 제공된다. 로우 레벨의 j-1번째 제1 스캔 신호(GIj-1)에 응답해서 제4 서브 트랜지스터들(T4-1, T4-2)이 턴 온되며, 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 초기화 전압(VINT)이 제1 트랜지스터(T1)의 게이트 전극에 전달되어서 제1 트랜지스터(T1)가 초기화된다.
다음, 데이터 프로그래밍 및 보상 기간 동안 j번째 제1 스캔 라인(GILj)을 통해 로우 레벨의 j번째 제1 스캔 신호(GIj)가 공급되면 제3 서브 트랜지스터들(T3-1, T3-2)가 턴 온된다. 제1 트랜지스터(T1)는 턴 온된 제3 서브 트랜지스터들(T3-1, T3-2)에 의해 다이오드 연결되고, 순방향으로 바이어스된다. 또한 로우 레벨의 j번째 제1 스캔 신호(GIj)에 의해 제2 트랜지스터(T2)가 턴 온된다. 그러면, 데이터 라인(DLi)으로부터 공급된 데이터 신호(Di)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 감소한 전압(Di-Vth)이 제1 트랜지스터(T1)의 게이트 전극에 인가된다. 즉, 제1 트랜지스터(T1)의 게이트 전극에 인가된 게이트 전압은 전압(Di-Vth)이 될 수 있다.
커패시터(Cst)의 양단에는 제1 구동 전압(ELVDD)과 전압(Di-Vth)이 인가되고, 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장될 수 있다.
한편, 제7 트랜지스터(T7)는 j번째 제2 스캔 라인(GWLj)을 통해 로우 레벨의 j+1번째 제2 스캔 신호(GWj)를 공급받아 턴 온된다. 제7 트랜지스터(T7)에 의해 구동 전류(Id)의 일부는 바이패스 전류(Ibp)로서 제7 트랜지스터(T7)를 통해 빠져나갈 수 있다.
블랙 영상을 표시하는 제1 트랜지스터(T1)의 최소 전류가 구동 전류로 흐를 경우에도 발광 다이오드(ED)가 발광하게 된다면 제대로 블랙 영상이 표시되지 않는다. 따라서, 본 발명의 일 실시예에 따른 화소(PXij) 내 제7 트랜지스터(T7)는 제1 트랜지스터(T1)의 최소 전류의 일부를 바이패스 전류(Ibp)로서 유기 발광 다이오드 쪽의 전류 경로 외의 다른 전류 경로로 분산시킬 수 있다. 여기서 제1 트랜지스터(T1)의 최소 전류란 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)이 문턱 전압(Vth)보다 작아서 제1 트랜지스터(T1)가 오프되는 조건에서의 전류를 의미한다. 이렇게 제1 트랜지스터(T1)를 오프시키는 조건에서의 최소 구동 전류(예를 들어 10pA 이하의 전류)가 발광 다이오드(ED)에 전달되어 블랙 휘도의 영상으로 표현된다. 블랙 영상을 표시하는 최소 구동 전류가 흐르는 경우 바이패스 전류(Ibp)의 우회 전달의 영향이 큰 반면, 일반 영상 또는 화이트 영상과 같은 영상을 표시하는 큰 구동 전류가 흐를 경우에는 바이패스 전류(Ibp)의 영향이 거의 없다고 할 수 있다. 따라서, 블랙 영상을 표시하는 구동 전류가 흐를 경우에 구동 전류(Id)로부터 제7 트랜지스터(T7)를 통해 빠져나온 바이패스 전류(Ibp)의 전류량만큼 감소된 발광 다이오드(ED)의 발광 전류(Ied)는 블랙 영상을 확실하게 표현할 수 있는 수준으로 최소의 전류량을 가지게 된다. 따라서, 제7 트랜지스터(T7)를 이용하여 정확한 블랙 휘도 영상을 구현하여 콘트라스트비를 향상시킬 수 있다. 이 실시예에서, 바이패스 신호는 로우 레벨의 j번째 제2 스캔 신호(GWj)이나, 반드시 이에 한정되는 것은 아니다.
다음, 발광 기간 동안 발광 제어 라인(EMLj)으로부터 공급되는 발광 제어 신호(EMj)가 하이 레벨에서 로우 레벨로 변경된다. 발광 기간 동안 로우 레벨의 발광 제어 신호(EMj)에 의해 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온 된다. 그러면, 제1 트랜지스터(T1)의 게이트 전극의 게이트 전압과 제1 구동 전압(ELVDD) 간의 전압 차에 따르는 구동 전류(Id)가 발생하고, 제6 트랜지스터(T6)를 통해 구동 전류(Id)가 발광 다이오드(ED)에 공급되어 발광 다이오드(ED)에 전류(Ied)가 흐른다.
제1 스캔 라인(GILj)을 통해 전달되는 j번째 제1 스캔 신호(GIj)가 하이 레벨인 동안 제3 서브 트랜지스터들(T3-1, T3-2)은 턴 오프 상태를 유지해야 한다. 또한 j-1번째 제1 스캔 라인(GILj-1)을 통해 전달되는 제1 스캔 신호(GIj-1)가 하이 레벨인 동안 제4 서브 트랜지스터들(T4-1, T4-2)은 턴 오프 상태를 유지해야 한다.
그러나, P-타입 트랜지스터의 특성에 기인하여 제3 서브 트랜지스터들(T3-1, T3-2)과 제4 서브 트랜지스터들(T4-1, T4-2)은 턴 오프된 상태에서도 누설 전류가 흐를 수 있다.
만일 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제2 노드(N2)로부터 제1 노드(N1)로 흐르는 누설 전류와 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제1 노드(N1)로부터 제3 전압 라인(VL3)을 통해 흐르는 누설 전류의 양이 실질적으로 동일한 경우, 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 흐르는 누설 전류와 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류의 양이 같을 수 있다. 이 경우, 커패시터(Cst)에 충전된 전하는 변화하지 않으므로 발광 다이오드(ED)에 흐르는 전류(Ied)에 영향을 주지 않는다.
공정 편차 등의 원인으로 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 흐르는 누설 전류와 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류의 양이 서로 다를 수 있다. 이 경우, 커패시터(Cst)에 충전된 전하가 제3 전압 라인(VL3)을 통해 디스챠지될 수 있다. 커패시터(Cst)에 충전된 전하량의 변화는 발광 다이오드(ED)에 흐르는 전류(Ied)에 영향을 주어서 표시 영상의 휘도를 변화시킬 수 있다.
특히, 표시 장치(DD, 도 1 참조)가 저주파수 모드(예를 들면, 30Hz 이하)로 동작하고, 초기화 전압(VINT)의 전압 레벨이 낮은 경우, 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 흐르는 누설 전류와 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류의 양이 서로 다를 때 사용자는 발광 다이오드(ED)의 휘도 변화를 시인할 수 있다.
전압 발생기(300)는 보상 트랜지스터(Tc1)의 게이트 전극으로 제공되는 보상 제어 전압(VGH)의 전압 레벨을 보상 트랜지스터(Tc1)를 턴 오프시킬 수 있는 레벨로 설정할 수 있다. 예를 들어, 보상 제어 전압(VGH)은 스캔 구동 회로(SD)로 제공되는 클럭 신호의 하이 레벨에 대응하는 하이 전압일 수 있다.
따라서 보상 트랜지스터(Tc1)는 보상 제어 전압(VGH)에 응답해서 턴 오프 상태를 유지할 수 있다. P-타입 트랜지스터인 보상 트랜지스터(Tc1)는 턴 오프된 상태에서도 누설 전류가 흐를 수 있다.
전압 발생기(300)는 화소(PXij)의 특성에 따라 보상 전압(VCOMP)의 전압 레벨을 결정할 수 있다. 예를 들어, 전압 발생기(300)는 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 흐르는 누설 전류와 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류의 차에 대응하는 전압 레벨을 갖는 보상 전압(VCOMP)을 출력할 수 있다.
도 2b 및 도 2c는 제3 서브 트랜지스터들(T3-1, T3-2), 제4 서브 트랜지스터들(T4-1, T4-2) 및 보상 트랜지스터(Tc1)를 통해 흐르는 누설 전류를 시각적으로 나타낸 도면이다.
예를 들어, 도 2b에 도시된 것과 같이, 제3 서브 트랜지스터들(T3-1, T3-2)을 통한 누설 전류(I3)가 제4 서브 트랜지스터들(T4-1, T4-2)을 통한 누설 전류(I4)보다 많은 경우, 제1 노드(N1)로부터 보상 트랜지스터(Tc1)를 통해 제4 전압 라인(VL4)으로 누설 전류(Ic1)가 흐를 수 있도록 보상 전압(VCOMP)의 전압 레벨이 결정될 수 있다.
따라서, 제3 서브 트랜지스터들(T3-1, T3-2)을 통한 누설 전류(I3)의 일부는 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 흐르고 나머지 일부는 보상 트랜지스터(Tc1)를 통해 제4 전압 라인(VL4)으로 흐르게 된다. 그 결과, 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 흐르는 누설 전류(I3)와 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류(I4)의 양이 서로 다르더라도 커패시터(Cst)에 충전된 전하량의 변화를 최소화할 수 있다.
만일 도 2c에 도시된 것과 같이, 제3 서브 트랜지스터들(T3-1, T3-2)을 통한 누설 전류가 제4 서브 트랜지스터들(T4-1, T4-2)을 통한 누설 전류보다 적은 경우, 제4 전압 라인(VL4)로부터 보상 트랜지스터(Tc1)를 통해 제1 노드(N1)로 누설 전류가 흐를 수 있도록 보상 전압(VCOMP)의 전압 레벨이 결정될 수 있다.
따라서, 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 유입된 누설 전류와 보상 트랜지스터(Tc1)를 통해 제1 노드(N1)로 유입된 누설 전류가 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르게 된다. 그 결과, 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 흐르는 누설 전류와 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류의 양이 서로 다르더라도 커패시터(Cst)에 충전된 전하량의 변화를 최소화할 수 있다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 4를 참조하면, 화소(PXij-a) 내 회로부(PXC-a)는 제1 내지 제7 트랜지스터들(T1-T7), 보상 트랜지스터(Tc2) 및 하나의 커패시터(Cst)를 포함한다.
도 4에 도시된 제1 내지 제7 트랜지스터들(T1-T7) 및 커패시터(Cst)는 도 2a에 도시된 회로부(PXC)의 제1 내지 제7 트랜지스터들(T1-T7) 및 커패시터(Cst)와 동일하므로 동일한 인출 부호를 병기하고 중복되는 설명은 생략한다.
보상 트랜지스터(Tc2)는 제3 노드(N3)와 연결된 제1 전극, 보상 전압(VCOMP)이 전달되는 제4 전압 라인(VL4)과 연결된 제2 전극 및 보상 제어 전압(VGH)이 전달되는 제5 전압 라인(VL5)과 연결된 게이트 전극을 포함한다. 제3 노드(N3)는 제3 서브 트랜지스터(T3-1)의 제2 전극과 제3 서브 트랜지스터(T3-2)의 제1 전극 사이의 연결 노드이다.
예를 들어, 제3 서브 트랜지스터들(T3-1, T3-2)을 통한 누설 전류가 제4 서브 트랜지스터들(T4-1, T4-2)을 통한 누설 전류보다 많은 경우, 제3 노드(N3)로부터 보상 트랜지스터(Tc2)를 통해 제4 전압 라인(VL4)으로 누설 전류가 흐를 수 있도록 보상 전압(VCOMP)의 전압 레벨이 결정될 수 있다.
따라서, 제3 서브 트랜지스터들(T3-1, T3-2)을 통한 누설 전류의 일부는 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 흐르고 나머지 일부는 보상 트랜지스터(Tc2)를 통해 제4 전압 라인(VL4)으로 흐르게 된다. 그 결과, 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 흐르는 누설 전류와 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류의 양이 서로 다르더라도 커패시터(Cst)에 충전된 전하량의 변화를 최소화할 수 있다.
만일 제3 서브 트랜지스터들(T3-1, T3-2)을 통한 누설 전류가 제4 서브 트랜지스터들(T4-1, T4-2)을 통한 누설 전류보다 적은 경우, 제4 전압 라인(VL4)로부터 보상 트랜지스터(Tc2)를 통해 제3 노드(N3)로 누설 전류가 흐를 수 있도록 보상 전압(VCOMP)의 전압 레벨이 결정될 수 있다.
따라서, 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 유입된 누설 전류와 보상 트랜지스터(Tc2)를 통해 제3 노드(N3)로 유입된 누설 전류가 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르게 된다. 그 결과, 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 흐르는 누설 전류와 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류의 양이 서로 다르더라도 커패시터(Cst)에 충전된 전하량의 변화를 최소화할 수 있다.
도 5는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 5를 참조하면, 화소(PXij-b) 내 회로부(PXC-b)는 제1 내지 제7 트랜지스터들(T1-T7), 보상 트랜지스터(Tc3) 및 하나의 커패시터(Cst)를 포함한다.
도 5에 도시된 제1 내지 제7 트랜지스터들(T1-T7) 및 커패시터(Cst)는 도 2a에 도시된 회로부(PXC)의 제1 내지 제7 트랜지스터들(T1-T7) 및 커패시터(Cst)와 동일하므로 동일한 인출 부호를 병기하고 중복되는 설명은 생략한다.
보상 트랜지스터(Tc3)는 제2 노드(N2)와 연결된 제1 전극, 보상 전압(VCOMP)이 전달되는 제4 전압 라인(VL4)과 연결된 제2 전극 및 보상 제어 전압(VGH)이 전달되는 제5 전압 라인(VL5)과 연결된 게이트 전극을 포함한다.
예를 들어, 제3 서브 트랜지스터들(T3-1, T3-2)을 통한 누설 전류가 제4 서브 트랜지스터들(T4-1, T4-2)을 통한 누설 전류보다 많은 경우, 제2 노드(N2)로부터 보상 트랜지스터(Tc3)를 통해 제4 전압 라인(VL4)으로 누설 전류가 흐를 수 있도록 보상 전압(VCOMP)의 전압 레벨이 결정될 수 있다.
따라서, 제3 서브 트랜지스터들(T3-1, T3-2)을 통한 누설 전류의 일부는 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 흐르고 나머지 일부는 보상 트랜지스터(Tc3)를 통해 제4 전압 라인(VL4)으로 흐르게 된다. 그 결과, 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 흐르는 누설 전류와 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류의 양이 서로 다르더라도 커패시터(Cst)에 충전된 전하량의 변화를 최소화할 수 있다.
만일 제3 서브 트랜지스터들(T3-1, T3-2)을 통한 누설 전류가 제4 서브 트랜지스터들(T4-1, T4-2)을 통한 누설 전류보다 적은 경우, 제4 전압 라인(VL4)로부터 보상 트랜지스터(Tc3)를 통해 제2 노드(N2)로 누설 전류가 흐를 수 있도록 보상 전압(VCOMP)의 전압 레벨이 결정될 수 있다.
따라서, 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 유입된 누설 전류와 보상 트랜지스터(Tc3)를 통해 제2 노드(N2)로 유입된 누설 전류가 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르게 된다. 그 결과, 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 흐르는 누설 전류와 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류의 양이 서로 다르더라도 커패시터(Cst)에 충전된 전하량의 변화를 최소화할 수 있다.
도 6은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 6을 참조하면, 화소(PXij-c) 내 회로부(PXC-c)는 제1 내지 제7 트랜지스터들(T1-T7), 보상 트랜지스터(Tc4) 및 하나의 커패시터(Cst)를 포함한다.
도 4에 도시된 제1 내지 제7 트랜지스터들(T1-T7) 및 커패시터(Cst)는 도 2a에 도시된 회로부(PXC)의 제1 내지 제7 트랜지스터들(T1-T7) 및 커패시터(Cst)와 동일하므로 동일한 인출 부호를 병기하고 중복되는 설명은 생략한다.
보상 트랜지스터(Tc4)는 제4 노드(N4)와 연결된 제1 전극, 보상 전압(VCOMP)이 전달되는 제4 전압 라인(VL4)과 연결된 제2 전극 및 보상 제어 전압(VGH)이 전달되는 제5 전압 라인(VL5)과 연결된 게이트 전극을 포함한다. 제4 노드(N4)는 제4 서브 트랜지스터(T4-1)의 제2 전극과 제4 서브 트랜지스터(T4-2)의 제1 전극 사이의 연결 노드이다.
예를 들어, 제3 서브 트랜지스터들(T3-1, T3-2)을 통한 누설 전류가 제4 서브 트랜지스터들(T4-1, T4-2)을 통한 누설 전류보다 많은 경우, 제4 노드(N4)로부터 보상 트랜지스터(Tc4)를 통해 제4 전압 라인(VL4)으로 누설 전류가 흐를 수 있도록 보상 전압(VCOMP)의 전압 레벨이 결정될 수 있다.
따라서, 제3 서브 트랜지스터들(T3-1, T3-2)을 통한 누설 전류의 일부는 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 흐르고 나머지 일부는 보상 트랜지스터(Tc4)를 통해 제4 전압 라인(VL4)으로 흐르게 된다. 그 결과, 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 흐르는 누설 전류와 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류의 양이 서로 다르더라도 커패시터(Cst)에 충전된 전하량의 변화를 최소화할 수 있다.
만일 제3 서브 트랜지스터들(T3-1, T3-2)을 통한 누설 전류가 제4 서브 트랜지스터들(T4-1, T4-2)을 통한 누설 전류보다 적은 경우, 제4 전압 라인(VL4)로부터 보상 트랜지스터(Tc4)를 통해 제4 노드(N4)로 누설 전류가 흐를 수 있도록 보상 전압(VCOMP)의 전압 레벨이 결정될 수 있다.
따라서, 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 유입된 누설 전류와 보상 트랜지스터(Tc4)를 통해 제4 노드(N4)로 유입된 누설 전류가 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르게 된다. 그 결과, 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 흐르는 누설 전류와 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류의 양이 서로 다르더라도 커패시터(Cst)에 충전된 전하량의 변화를 최소화할 수 있다.
도 7은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 7에는 복수의 데이터 라인들(DL1-DLm) 중 i번째 데이터 라인(DLi), 제1 스캔 라인들(GIL0-GILn) 중 j번째 제1 스캔 라인(GILj), 제2 스캔 라인들(GCL1-GCLn) 중 j번째 제2 스캔 라인(GCLj), 제3 스캔 라인들(GWL1-GWLn) 중 j번째 제3 스캔 라인(GWLj), 제4 스캔 라인들(GBL1-GBLn) 중 j번째 제4 스캔 라인(GBLj), 발광 제어 라인들(EML1-EMLn) 중 j번째 발광 제어 라인(EMLj)에 접속된 화소(PXij-d)의 등가 회로도를 예시적으로 도시하였다.
도 7을 참조하면, 화소(PXij-d)는 발광 다이오드(ED) 및 회로부(PXC-d)를 포함한다. 회로부(PXC-d)는 제1 내지 제8 트랜지스터들(T1-T8), 보상 트랜지스터(Tc5) 및 커패시터들(Cst, Cse)를 포함한다. 또한, 제1 내지 제8 트랜지스터들(T1-T8) 및 보상 트랜지스터(Tc5) 각각은 LTPS(low-temperature polycrystalline silicon) 반도체층을 갖는 P-타입 트랜지스터이다. 그러나, 이에 한정되는 것은 아니고, 제1 내지 제8 트랜지스터들(T1-T8) 및 보상 트랜지스터(Tc5)는 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터일 수 있다. 일 실시예에서, 제1 내지 제8 트랜지스터들(T1-T8) 및 보상 트랜지스터(Tc5) 중 적어도 하나가 N-타입 트랜지스터이고, 나머지는 P-타입 트랜지스터일 수 있다. 또한 본 발명에 따른 화소의 회로 구성은 도 7에 제한되지 않는다.
j번째 제1 스캔 라인(GILj), j번째 제2 스캔 라인(GCLj), j번째 제3 스캔 라인(GWLj), j번째 제4 스캔 라인(GBLj) 및 j번째 발광 제어 라인(EMLj)은 j번째 제1 스캔 신호(GIj), j번째 제2 스캔 신호(GCj), j번째 제3 스캔 신호(GWj), j번째 제4 스캔 신호(GBj) 및 발광 제어 신호(EMj)를 각각 전달할 수 있다. 데이터 라인(DLi)은 데이터 신호(Di)를 전달한다. 제1 내지 제7 구동 전압 라인들(VL1, VL2, VL3, VL4, VL5, VL6, VL7)은 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT), 보상 전압(VCOMP), 보상 제어 전압(VGH), 제2 초기화 전압(AINT) 및 바이어스 전압(Vbias)을 각각 전달할 수 있다.
제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제6 트랜지스터(T6)를 경유하여 발광 다이오드(ED)의 애노드와 전기적으로 연결된 제2 전극, 커패시터(Cst)의 일단과 연결된 게이트 전극을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 라인(DLi)이 전달하는 데이터 신호(Di)를 전달받아 발광 다이오드(ED)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 제3 스캔 라인(GWLj)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T2)는 j번째 제3 스캔 라인(GWLj)을 통해 전달받은 제3 스캔 신호(GWj)에 따라 턴 온되어 데이터 라인(DLi)으로부터 전달된 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다.
제3 트랜지스터(T3)는 제3 서브 트랜지스터들(T3-1, T3-2)을 포함한다. 제3 서브 트랜지스터들(T3-1, T3-2)은 제1 노드(N1)와 제2 노드(N2) 사이에 직렬로 연결될 수 있다. 제3 서브 트랜지스터(T3-1)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극과 연결된 제1 노드(N1)와 연결된다. 제3 서브 트랜지스터(T3-2)의 제2 전극은 제1 트랜지스터(T1)의 제2 전극과 연결된 제2 노드(N2)와 연결된다. 제3 서브 트랜지스터들(T3-1, T3-2)의 게이트 전극은 j번째 제2 스캔 라인(GCLj)과 연결된다.
제3 서브 트랜지스터들(T3-1, T3-2)은 j번째 제2 스캔 라인(GCLj)을 통해 전달받은 제2 스캔 신호(GCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 전기적으로 연결한다. 즉, 제1 트랜지스터(T1)는 제3 서브 트랜지스터들(T3-1, T3-2)에 의해 다이오드 연결될 수 있다.
제4 트랜지스터(T4)는 제4 서브 트랜지스터들(T4-1, T4-2)을 포함한다. 제4 서브 트랜지스터들(T4-1, T4-2)은 제1 노드(N1)와 제1 초기화 전압(VINT)이 전달되는 제3 전압 라인(VL3) 사이에 직렬로 연결된다. 제4 서브 트랜지스터(T4-1)의 제1 전극은 제1 노드(N1)와 연결된다. 제4 서브 트랜지스터(T4-2)의 제2 전극은 제3 전압 라인(VL3)과 연결된다. 제4 서브 트랜지스터들(T4-1, T4-2)의 게이트 전극은 j번째 제1 스캔 라인(GILj)과 연결된다.
제4 서브 트랜지스터들(T4-1, T4-2)은 j번째 제1 스캔 라인(GILj)을 통해 전달받은 제1 스캔 신호(GIj)에 따라 턴 온되어 제1 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극(즉, 제1 노드(N1))에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 발광 제어 라인(EMLj)에 연결된 게이트 전극을 포함한다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 발광 다이오드(ED)의 애노드에 연결된 제2 전극 및 j번째 발광 제어 라인(EMLj)에 연결된 게이트 전극을 포함한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어 라인(EMLj)을 통해 전달받은 발광 제어 신호(EMj)에 따라 동시에 턴 온되고 이를 통해 제1 구동 전압(ELVDD)이 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상되어 발광 다이오드(ED)에 전달될 수 있다.
제7 트랜지스터(T7)는 제6 전압 라인(VL6)과 연결된 제1 전극, 제6 트랜지스터(T6)의 제2 전극과 연결된 제2 전극 및 j번째 제4 스캔 라인(GBLj)과 연결된 게이트 전극을 포함한다.
제8 트랜지스터(T8)는 제7 전압 라인(VL7)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 제4 스캔 라인(GBLj)과 연결된 게이트 전극을 포함한다.
커패시터(Cst)의 일단은 제1 트랜지스터(T1)의 게이트 전극과 연결되어 있고, 타단은 제1 구동 전압 라인(VL1)과 연결된다. 커패시터(Cse)의 일단은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있고, 타단은 제1 구동 전압 라인(VL1)과 연결된다. 발광 다이오드(ED)의 캐소드는 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다.
보상 트랜지스터(Tc5)는 제1 노드(N1)와 연결된 제1 전극, 보상 전압(VCOMP)이 전달되는 제4 전압 라인(VL4)과 연결된 제2 전극 및 보상 제어 전압(VGH)이 전달되는 제5 전압 라인(VL5)과 연결된 게이트 전극을 포함한다.
보상 트랜지스터(Tc5)의 게이트 전극으로 제공되는 보상 제어 전압(VGH)은 보상 트랜지스터(Tc5)를 턴 오프시킬 수 있는 레벨의 하이 전압일 수 있다. 예를 들어, 보상 제어 전압(VGH)은 스캔 구동 회로(SD)로 제공되는 클럭 신호의 하이 레벨에 대응하는 하이 전압일 수 있다.
따라서 보상 트랜지스터(Tc5)는 보상 제어 전압(VGH)에 응답해서 턴 오프 상태를 유지할 수 있다. P-타입 트랜지스터인 보상 트랜지스터(Tc6)는 턴 오프된 상태에서도 누설 전류가 흐를 수 있다.
보상 전압(VCOMP)의 전압 레벨은 화소(PXij-d)의 특성에 따라 결정될 수 있다.
보상 트랜지스터(Tc5)는 도 2a 내지 도 2c에 도시된 보상 트랜지스터(Tc1)와 동일하게 동작할 수 있다. 따라서, 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 흐르는 누설 전류와 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류의 양이 서로 다르더라도 커패시터(Cst)에 충전된 전하량의 변화를 최소화할 수 있다.
도 7에 도시된 화소(PXij-d)는 도 2a에 도시된 화소(PXij)와 다른 회로 구성을 갖는다. 그러나, 보상 트랜지스터(Tc5)는 도 2a에 도시된 보상 트랜지스터(Tc1)와 동일하게 동작할 수 있다. 즉, 보상 트랜지스터들(Tc1, Tc5) 각각은 제3 서브 트랜지스터들(T3-1, T3-2)을 통해 제1 노드(N1)로 흐르는 누설 전류와 제4 서브 트랜지스터들(T4-1, T4-2)을 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류의 편차를 보상할 수 있다.
도 8은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 8에는 복수의 데이터 라인들(DL1-DLm) 중 i번째 데이터 라인(DLi), 제1 스캔 라인들(GIL0-GILn) 중 j번째 제1 스캔 라인(GILj), 제2 스캔 라인들(GCL1-GCLn) 중 j번째 제2 스캔 라인(GCLj), 제3 스캔 라인들(GWL1-GWLn) 중 j번째 제3 스캔 라인(GWLj), 제4 스캔 라인들(GBL1-GBLn) 중 j번째 제4 스캔 라인(GBLj), 제1 발광 제어 라인들(EML11-EML1n) 중 j번째 제1 발광 제어 라인(EML1j), 제2 발광 제어 라인들(EML21-EML2n) 중 j번째 제2 발광 제어 라인(EML2j)에 접속된 화소(PXij-e)의 등가 회로도를 예시적으로 도시하였다.
도 8을 참조하면, 화소(PXij-e)는 발광 다이오드(ED) 및 회로부(PXC-e)를 포함한다. 회로부(PXC-e)는 제1 내지 제8 트랜지스터들(T1-T8), 보상 트랜지스터(Tc6) 및 커패시터들(Cst, Chold)를 포함한다. 또한, 제1 내지 제9 트랜지스터들(T1-T9) 및 보상 트랜지스터(Tc6) 각각은 LTPS(low-temperature polycrystalline silicon) 반도체층을 갖는 P-타입 트랜지스터이다. 그러나, 이에 한정되는 것은 아니고, 제1 내지 제9 트랜지스터들(T1-T9) 및 보상 트랜지스터(Tc6)는 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터일 수 있다. 일 실시예에서, 제1 내지 제9 트랜지스터들(T1-T9) 및 보상 트랜지스터(Tc6) 중 적어도 하나가 N-타입 트랜지스터이고, 나머지는 P-타입 트랜지스터일 수 있다. 또한 본 발명에 따른 화소의 회로 구성은 도 7에 제한되지 않는다.
j번째 제1 스캔 라인(GILj), j번째 제2 스캔 라인(GCLj), j번째 제3 스캔 라인(GWLj), j번째 제4 스캔 라인(GBLj), j번째 제1 발광 제어 라인(EML1j) 및 j번째 제2 발광 제어 라인(EML2j)은 j번째 제1 스캔 신호(GIj), j번째 제2 스캔 신호(GCj), j번째 제3 스캔 신호(GWj), j번째 제4 스캔 신호(GBj), 제1 발광 제어 신호(EM1j) 및 제2 발광 제어 신호(EM2j)를 각각 전달할 수 있다. 데이터 라인(DLi)은 데이터 신호(Di)를 전달한다. 제1 내지 제5 구동 전압 라인들(VL1, VL2, VL3, VL4, VL5)은 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 초기화 전압(VINT), 보상 전압(VCOMP), 보상 제어 전압(VGH)을 각각 전달할 수 있다.
제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제6 트랜지스터(T6)를 경유하여 발광 다이오드(ED)의 애노드와 전기적으로 연결된 제2 전극, 커패시터(Cst)의 일단과 연결된 게이트 전극을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 라인(DLi)이 전달하는 데이터 신호(Di)를 전달받아 발광 다이오드(ED)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 제3 스캔 라인(GWLj)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T2)는 j번째 제3 스캔 라인(GWLj)을 통해 전달받은 제3 스캔 신호(GWj)에 따라 턴 온되어 데이터 라인(DLi)으로부터 전달된 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다.
제3 트랜지스터(T3)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되고, j번째 제2 스캔 라인(GCLj)과 연결된 게이트 전극을 포함한다. 제1 노드(N1)는 제1 트랜지스터(T1)의 게이트 전극과 연결되고, 제2 노드(N2)는 제1 트랜지스터(T1)의 제2 전극과 연결된다. 제3 트랜지스터(T3)는 j번째 제2 스캔 라인(GCLj)을 통해 전달받은 제2 스캔 신호(GCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 전기적으로 연결한다. 즉, 제1 트랜지스터(T1)는 제3 트랜지스터(T3)에 의해 다이오드 연결될 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 제3 전압 라인(VL3) 사이에 연결되고, j번째 제1 스캔 라인(GILj)과 연결된 게이트 전극을 포함한다. 제4 트랜지스터(T4)는 j번째 제1 스캔 라인(GILj)을 통해 전달받은 제1 스캔 신호(GIj)에 따라 턴 온되어 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극(즉, 제1 노드(N1))에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 제1 발광 제어 라인(EML1j)에 연결된 게이트 전극을 포함한다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 발광 다이오드(ED)의 애노드에 연결된 제2 전극 및 j번째 제2 발광 제어 라인(EML2j)에 연결된 게이트 전극을 포함한다.
제7 트랜지스터(T7)는 제3 전압 라인(VL3)과 연결된 제1 전극, 제6 트랜지스터(T6)의 제2 전극과 연결된 제2 전극 및 j번째 제4 스캔 라인(GBLj)과 연결된 게이트 전극을 포함한다.
제8 트랜지스터(T8)는 제1 트랜지스터(T1)의 제1 전극과 연결된 제1 전극, j번째 제1 발광 제어 라인(EML1j)과 연결된 제2 전극 및 및 j번째 제4 스캔 라인(GBLj)과 연결된 게이트 전극을 포함한다.
제9 트랜지스터(T9)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제2 트랜지스터(T2)의 제2 전극과 연결된 제2 전극 및 j번째 제2 스캔 라인(GCLj)에 연결된 게이트 전극을 포함한다.
커패시터(Cst)의 일단은 제1 트랜지스터(T1)의 게이트 전극과 연결되어 있고, 타단은 제2 트랜지스터(T2)의 제2 전극과 연결된다. 커패시터(Chold)의 일단은 커패시터(Cst)의 타단과 연결되고, 타단은 제1 구동 전압 라인(VL1)과 연결된다. 발광 다이오드(ED)의 캐소드는 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다.
보상 트랜지스터(Tc6)는 제1 노드(N1)와 연결된 제1 전극, 보상 전압(VCOMP)이 전달되는 제4 전압 라인(VL4)과 연결된 제2 전극 및 보상 제어 전압(VGH)이 전달되는 제5 전압 라인(VL5)과 연결된 게이트 전극을 포함한다.
보상 트랜지스터(Tc6)의 게이트 전극으로 제공되는 보상 제어 전압(VGH)은 보상 트랜지스터(Tc6)를 턴 오프시킬 수 있는 레벨의 하이 전압일 수 있다. 예를 들어, 보상 제어 전압(VGH)은 스캔 구동 회로(SD)로 제공되는 클럭 신호의 하이 레벨에 대응하는 하이 전압일 수 있다.
따라서 보상 트랜지스터(Tc6)는 보상 제어 전압(VGH)에 응답해서 턴 오프 상태를 유지할 수 있다. P-타입 트랜지스터인 보상 트랜지스터(Tc6)는 턴 오프된 상태에서도 누설 전류가 흐를 수 있다.
보상 전압(VCOMP)의 전압 레벨은 화소(PXij-e)의 특성에 따라 결정될 수 있다.
보상 트랜지스터(Tc6)는 도 2a 내지 도 2c에 도시된 보상 트랜지스터(Tc1)와 동일하게 동작할 수 있다. 따라서, 제3 트랜지스터(T3)를 통해 제1 노드(N1)로 흐르는 누설 전류와 제4 트랜지스터(T4)를 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류의 양이 서로 다르더라도 커패시터(Cst)에 충전된 전하량의 변화를 최소화할 수 있다.
도 8에 도시된 화소(PXij-e)는 도 2a에 도시된 화소(PXij)와 다른 회로 구성을 갖는다. 그러나, 보상 트랜지스터(Tc6)는 도 2a에 도시된 보상 트랜지스터(Tc1)와 동일하게 동작할 수 있다. 즉, 보상 트랜지스터들(Tc1, Tc6) 각각은 제3 트랜지스터(T3)를 통해 제1 노드(N1)로 흐르는 누설 전류와 제4 트랜지스터(T4)를 통해 제3 전압 라인(VL3)으로 흐르는 누설 전류의 편차를 보상할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치
DP: 표시 패널
100: 구동 컨트롤러
200: 데이터 구동 회로
300: 전압 발생기
SD: 스캔 구동 회로
EDC: 발광 구동 회로
PX: 화소
PXC: 회로부

Claims (20)

  1. 제1 전압을 수신하는 제1 전압 라인과 제1 노드 사이에 전기적으로 연결된 커패시터;
    제1 전극 및 제2 전압을 수신하는 제2 전극을 포함하는 발광 다이오드;
    상기 제1 전압 라인과 전기적으로 연결되는 제1 전극, 상기 발광 다이오드의 상기 제1 전극과 전기적으로 연결되는 제2 전극 및 상기 제1 노드와 전기적으로 연결된 게이트 전극을 포함하는 제1 트랜지스터;
    데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극에 전기적으로 연결되는 제2 전극, 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 노드 전기적으로 연결되는 제1 전극, 상기 제2 노드와 전기적으로 연결되는 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터;
    상기 제1 노드와 전기적으로 연결되는 제1 전극, 제3 전압을 수신하는 제3 전압 라인과 전기적으로 연결되는 제2 전극 및 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터; 및
    상기 제1 노드와 전기적으로 연결되는 제1 전극, 보상 전압을 수신하는 제4 전압 라인과 전기적으로 연결되는 제2 전극 및 보상 제어 전압을 수신하는 게이트 전극을 포함하는 보상 트랜지스터를 포함하는 화소.
  2. 제 1 항에 있어서,
    상기 제1 전압 라인과 상기 제1 노드 사이에 연결되는 제5 트랜지스터;
    상기 제2 노드와 상기 발광 다이오드의 상기 제1 전극 사이에 연결되는 제6 트랜지스터; 및
    상기 제3 전압 라인과 상기 발광 다이오드의 상기 제1 전극 사이에 접속되고, 제3 스캔 신호를 수신하는 게이트 전극을 포함하는 제7 트랜지스터를 더 포함하는 화소.
  3. 제 1 항에 있어서,
    상기 보상 전압은 상기 제3 트랜지스터의 누설 전류와 상기 제4 트랜지스터의 누설 전류를 보상하는 전압 레벨로 설정되는 화소.
  4. 제 1 항에 있어서,
    상기 보상 제어 전압은 상기 보상 트랜지스터를 턴 오프 상태로 유지할 수 있는 전압 레벨로 설정되는 화소.
  5. 제 1 항에 있어서,
    상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 보상 트랜지스터는 각각 P-타입 트랜지스터인 화소.
  6. 제 1 항에 있어서,
    상기 제3 트랜지스터는,
    상기 제1 노드와 연결된 제1 전극, 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제1 서브 트랜지스터; 및
    상기 제1 서브 트랜지스터의 상기 제2 전극과 연결된 제1 전극, 상기 제2 노드와 연결된 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 서브 트랜지스터를 포함하는 화소.
  7. 제 1 항에 있어서,
    상기 제4 트랜지스터는,
    상기 제1 노드와 연결된 제1 전극, 제2 전극 및 상기 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제1 서브 트랜지스터; 및
    상기 제1 서브 트랜지스터의 상기 제2 전극과 연결된 제1 전극, 상기 제3 전압 라인과 연결된 제2 전극 및 상기 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 서브 트랜지스터를 포함하는 화소.
  8. 제1 전압을 수신하는 제1 전압 라인과 제1 노드 사이에 전기적으로 연결된 커패시터;
    제1 전극 및 제2 전압을 수신하는 제2 전극을 포함하는 발광 다이오드;
    상기 제1 전압 라인과 전기적으로 연결되는 제1 전극, 상기 발광 다이오드의 상기 제1 전극과 전기적으로 연결되는 제2 전극 및 상기 제1 노드와 전기적으로 연결된 게이트 전극을 포함하는 제1 트랜지스터;
    데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극에 전기적으로 연결되는 제2 전극, 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 노드 전기적으로 연결되는 제1 전극, 상기 제2 노드와 전기적으로 연결되는 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터;
    상기 제1 노드와 전기적으로 연결되는 제1 전극, 제3 전압을 수신하는 제3 전압 라인과 전기적으로 연결되는 제2 전극 및 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터; 및
    상기 제2 노드와 전기적으로 연결되는 제1 전극, 보상 전압을 수신하는 제4 전압 라인과 전기적으로 연결되는 제2 전극 및 보상 제어 전압을 수신하는 게이트 전극을 포함하는 보상 트랜지스터를 포함하는 화소.
  9. 제 8 항에 있어서,
    상기 제1 전압 라인과 상기 제1 노드 사이에 연결되는 제5 트랜지스터;
    상기 제2 노드와 상기 발광 다이오드의 상기 제1 전극 사이에 연결되는 제6 트랜지스터; 및
    상기 제3 전압 라인과 상기 발광 다이오드의 상기 제1 전극 사이에 접속되고, 제3 스캔 신호를 수신하는 게이트 전극을 포함하는 제7 트랜지스터를 더 포함하는 화소.
  10. 제 8 항에 있어서,
    상기 보상 전압은 상기 제3 트랜지스터의 누설 전류와 상기 제4 트랜지스터의 누설 전류를 보상하는 전압 레벨로 설정되는 화소.
  11. 제 8 항에 있어서,
    상기 보상 제어 전압은 상기 보상 트랜지스터를 턴 오프 상태로 유지할 수 있는 전압 레벨로 설정되는 화소.
  12. 제 8 항에 있어서,
    상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 보상 트랜지스터는 각각 P-타입 트랜지스터인 화소.
  13. 제 8 항에 있어서,
    상기 제3 트랜지스터는,
    상기 제1 노드와 연결된 제1 전극, 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제1 서브 트랜지스터; 및
    상기 제1 서브 트랜지스터의 상기 제2 전극과 연결된 제1 전극, 상기 제2 노드와 연결된 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 서브 트랜지스터를 포함하는 화소.
  14. 제 8 항에 있어서,
    상기 제4 트랜지스터는,
    상기 제1 노드와 연결된 제1 전극, 제2 전극 및 상기 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제1 서브 트랜지스터; 및
    상기 제1 서브 트랜지스터의 상기 제2 전극과 연결된 제1 전극, 상기 제3 전압 라인과 연결된 제2 전극 및 상기 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 서브 트랜지스터를 포함하는 화소.
  15. 화소; 및
    상기 화소를 구동하기 위한 제1 스캔 신호 및 제2 스캔 신호를 출력하는 스캔 구동 회로를 포함하고,
    상기 화소는,
    제1 전압을 수신하는 제1 전압 라인과 제1 노드 사이에 전기적으로 연결된 커패시터;
    제1 전극 및 제2 전압을 수신하는 제2 전극을 포함하는 발광 다이오드;
    상기 제1 전압 라인과 전기적으로 연결되는 제1 전극, 상기 발광 다이오드의 상기 제1 전극과 전기적으로 연결되는 제2 전극 및 상기 제1 노드와 전기적으로 연결된 게이트 전극을 포함하는 제1 트랜지스터;
    데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극에 전기적으로 연결되는 제2 전극, 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 노드 전기적으로 연결되는 제1 전극, 상기 제2 노드와 전기적으로 연결되는 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터;
    상기 제1 노드와 전기적으로 연결되는 제1 전극, 제3 전압을 수신하는 제3 전압 라인과 전기적으로 연결되는 제2 전극 및 상기 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터; 및
    상기 제1 노드와 전기적으로 연결되는 제1 전극, 보상 전압을 수신하는 제4 전압 라인과 전기적으로 연결되는 제2 전극 및 보상 제어 전압을 수신하는 게이트 전극을 포함하는 보상 트랜지스터를 포함하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 화소는,
    상기 제1 전압 라인과 상기 제1 노드 사이에 연결되는 제5 트랜지스터;
    상기 제2 노드와 상기 발광 다이오드의 상기 제1 전극 사이에 연결되는 제6 트랜지스터; 및
    상기 제3 전압 라인과 상기 발광 다이오드의 상기 제1 전극 사이에 접속되고, 제3 스캔 신호를 수신하는 게이트 전극을 포함하는 제7 트랜지스터를 더 포함하는 표시 장치.
  17. 제 15 항에 있어서,
    상기 제1 전압, 상기 제2 전압, 상기 제3 전압, 상기 보상 전압 및 상기 보상 제어 전압을 발생하는 전압 발생기를 더 포함하는 표시 장치.
  18. 제 16 항에 있어서,
    상기 전압 발생기는 상기 보상 전압의 전압 레벨을 상기 제3 트랜지스터의 누설 전류와 상기 제4 트랜지스터의 누설 전류의 차에 대응하는 레벨로 설정하는 표시 장치.
  19. 제 16 항에 있어서,
    상기 전압 발생기는 상기 보상 제어 전압의 전압 레벨을 상기 보상 트랜지스터를 턴 오프 상태로 유지할 수 있는 레벨로 설정하는 표시 장치.
  20. 제 15 항에 있어서,
    상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 보상 트랜지스터는 각각 P-타입 트랜지스터인 표시 장치.
KR1020200171683A 2020-12-09 2020-12-09 화소 및 표시 장치 KR20220082178A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200171683A KR20220082178A (ko) 2020-12-09 2020-12-09 화소 및 표시 장치
US17/489,399 US11727882B2 (en) 2020-12-09 2021-09-29 Pixel and display device
CN202111491132.5A CN114613333A (zh) 2020-12-09 2021-12-08 像素和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200171683A KR20220082178A (ko) 2020-12-09 2020-12-09 화소 및 표시 장치

Publications (1)

Publication Number Publication Date
KR20220082178A true KR20220082178A (ko) 2022-06-17

Family

ID=81849388

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200171683A KR20220082178A (ko) 2020-12-09 2020-12-09 화소 및 표시 장치

Country Status (3)

Country Link
US (1) US11727882B2 (ko)
KR (1) KR20220082178A (ko)
CN (1) CN114613333A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240046384A (ko) 2022-09-30 2024-04-09 삼성디스플레이 주식회사 화소, 표시 장치 및 화소의 구동 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100610014B1 (ko) 2004-09-06 2006-08-09 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
KR102244816B1 (ko) 2014-08-25 2021-04-28 삼성디스플레이 주식회사 화소 및 이를 포함하는 유기 발광 표시 장치용 기판
KR102518726B1 (ko) 2015-10-19 2023-04-10 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102527226B1 (ko) 2015-11-23 2023-05-02 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102557278B1 (ko) 2016-09-21 2023-07-20 삼성디스플레이 주식회사 화소 및 이를 포함하는 유기 발광 표시 장치
CN107591124B (zh) * 2017-09-29 2019-10-01 上海天马微电子有限公司 像素补偿电路、有机发光显示面板及有机发光显示装置
KR102440973B1 (ko) 2018-02-01 2022-09-08 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그의 구동방법
KR102578210B1 (ko) 2018-03-21 2023-09-13 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20210131509A (ko) * 2020-04-23 2021-11-03 삼성디스플레이 주식회사 화소 및 이를 포함하는 표시장치
KR20220017549A (ko) * 2020-08-04 2022-02-14 삼성디스플레이 주식회사 유기 발광 표시 장치
CN116580671A (zh) * 2021-05-17 2023-08-11 厦门天马微电子有限公司 显示面板和显示装置

Also Published As

Publication number Publication date
US20220180811A1 (en) 2022-06-09
US11727882B2 (en) 2023-08-15
CN114613333A (zh) 2022-06-10

Similar Documents

Publication Publication Date Title
US11881164B2 (en) Pixel circuit and driving method thereof, and display panel
US10140923B2 (en) Pixel driving system of AMOLED having initialization signal of alternating high and low levels and method for driving pixel of AMOLED having initialization signal of alternating high and low levels
US9721508B2 (en) Pixel circuit and driving method thereof, organic light-emitting display device
US8049684B2 (en) Organic electroluminescent display device
US10339862B2 (en) Pixel and organic light emitting display device using the same
US8749460B2 (en) Image display device having a reset switch for setting a potential of a capacitor to a predetermined reference state
US11551606B2 (en) LED driving circuit, display panel, and pixel driving device
KR101678333B1 (ko) 화소회로, 디스플레이 장치 및 그 구동방법
KR102192475B1 (ko) 디스플레이 장치
US10665163B2 (en) Pixel circuit, driving method thereof, array substrate and display device
KR102654591B1 (ko) 클럭 및 전압 발생 회로 및 그것을 포함하는 표시 장치
KR20190093827A (ko) 유기전계발광 표시장치 및 그의 구동방법
KR20220030416A (ko) 표시장치
US20180166011A1 (en) Pixel driving circuit, driving method, pixel unit, and display apparatus
KR20220082178A (ko) 화소 및 표시 장치
KR20210049220A (ko) 픽셀 회로 및 이를 포함하는 표시 장치
US20080170059A1 (en) Buffer and organic light emitting display using the buffer
CN221225818U (zh) 显示装置
US11978403B2 (en) Display device and driving method thereof
US11910662B2 (en) Display device using a simultaneous light emitting method and driving method thereof
US11217170B2 (en) Pixel-driving circuit and driving method, a display panel and apparatus
CN114255696B (zh) 驱动电路、显示面板及显示装置
KR20230124160A (ko) 화소 및 표시 장치
KR20230011547A (ko) 화소 및 표시 장치
KR20230110425A (ko) 화소

Legal Events

Date Code Title Description
A201 Request for examination