KR20220076176A - 비휘발성 메모리 소자 및 이를 포함하는 데이터 저장 시스템 - Google Patents

비휘발성 메모리 소자 및 이를 포함하는 데이터 저장 시스템 Download PDF

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KR20220076176A
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memory device
nonvolatile memory
planes
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안재호
김지원
황성민
임준성
성석강
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삼성전자주식회사
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Abstract

비휘발성 메모리 소자 및 이를 포함하는 데이터 저장 시스템이 제공된다. 상기 비휘발성 메모리 소자는 적어도 하나의 제1 플레인을 포함하는 제1 구조체, 및 상기 제1 구조체에 본딩되며 적어도 하나의 제2 플레인을 포함하는 제2 구조체를 포함하고, 상기 제1 구조체를 구성하는 상기 제1 플레인의 수는 상기 제2 구조체를 구성하는 상기 제2 플레인의 수와 다를 수 있다.

Description

비휘발성 메모리 소자 및 이를 포함하는 데이터 저장 시스템{Nonvolatile memory and data storage system comprising the same}
본 개시는 메모리 소자 및 데이터 저장 시스템에 관한 것이다. 보다 구체적으로, 본 개시는 비휘발성 메모리 소자 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
비휘발성 메모리 소자의 고집적화가 요구되고 있다. 이에 따라 비휘발성 메모리 소자의 평면적을 감소시킬 필요가 있다. 이에 따라 적층된 복수의 구조체들을 포함하며 상기 복수의 구조체들이 서로 다이렉트-본딩된 비휘발성 메모리 소자가 제안되었다.
본 개시가 해결하고자 하는 과제는 설계 자유도가 증가된 비휘발성 메모리 소자 및 이를 포함하는 데이터 저장 시스템을 제공하는 것이다.
본 개시의 일 실시예에 따른 비휘발성 메모리 소자는 적어도 하나의 제1 플레인을 포함하는 제1 구조체, 및 상기 제1 구조체에 본딩되며 적어도 하나의 제2 플레인을 포함하는 제2 구조체를 포함하고, 상기 제1 구조체를 구성하는 상기 제1 플레인의 수는 상기 제2 구조체를 구성하는 상기 제2 플레인의 수와 다를 수 있다.
본 개시의 일 실시예에 따른 비휘발성 메모리 소자는 제1 구조체, 상기 제1 구조체 상의 제2 구조체를 포함하고, 상기 제1 구조체는, 적어도 하나의 제1 플레인, 및 상기 제1 구조체의 제1 면에 위치하며, 상기 적어도 하나의 제1 플레인에 연결된 복수의 제1 본딩 패드를 포함하고, 상기 제2 구조체는, 적어도 하나의 제2 플레인, 및 상기 제2 구조체의 제2 면에 위치하며 상기 적어도 하나의 제2 플레인에 연결된 복수의 제2 본딩 패드를 포함하고, 상기 복수의 제1 본딩 패드는 상기 복수의 제2 본딩 패드와 각각 접촉하고, 상기 제1 구조체를 구성하는 상기 제1 플레인의 수는 상기 제2 구조체를 구성하는 상기 제2 플레인의 수와 다를 수 있다.
본 개시의 일 실시예에 따른 데이터 저장 시스템은 제1 구조체, 및 상기 제1 구조체에 본딩되는 제2 구조체를 포함하는 비휘발성 메모리 소자, 및 상기 비휘발성 메모리 소자에 전기적으로 연결되며, 상기 비휘발성 메모리 소자를 제어하는 메모리 컨트롤러를 포함하고, 상기 제1 구조체는 적어도 하나의 제1 플레인을 포함하고, 상기 제2 구조체는 적어도 하나의 제2 플레인을 포함하고, 상기 제1 구조체를 구성하는 상기 제1 플레인의 수는 상기 제2 구조체를 구성하는 상기 제2 플레인의 수와 다를 수 있다.
본 개시에 따른 비휘발성 메모리 소자는 서로 본딩된 제1 구조체 및 제2 구조체를 포함할 수 있고, 제1 구조체를 구성하는 플레인의 수는 제2 구조체를 구성하는 플레인의 수와 다를 수 있다. 구조체를 구성하는 플레인의 수가 증가할수록 구조체의 성능은 향상되나, 구조체의 수율은 감소될 수 있다. 예컨대 제1 구조체를 구성하는 플레인의 수를 제2 구조체를 구성하는 플레인의 수보다 많게 함으로써 제1 구조체의 성능이 향상되는 한편 제2 구조체의 수율이 향상될 수 있다. 이와 같이, 제1 구조체를 구성하는 플레인의 수와 제2 구조체를 구성하는 플레인의 수를 독립적으로 설계함으로써 설계의 자유도가 증가될 수 있다.
도 1은 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 블록도이다.
도 2는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자에 포함되는 블록의 개략적인 회로도이다.
도 3은 본 개시의 일 실시예에 따른 비휘발성 메모리 소자에 포함되는 플레인의 단면도이다.
도 4a는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 분해 사시도이다.
도 4b는 도 4a의 CP4 면을 따른 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 5는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 분해 사시도이다.
도 6은 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 분해 사시도이다.
도 7a는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 분해 사시도이다.
도 7b는 도 7a의 CP7 면을 따른 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 8a는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 분해 사시도이다.
도 8b는 도 8a의 CP8 면을 따른 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 9a는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 분해 사시도이다.
도 9b는 도 9a의 CP9 면을 따른 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 10a는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 분해 사시도이다.
도 10b는 도 10a의 CP10 면을 따른 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 11a는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 분해 사시도이다.
도 11b는 도 11a의 CP11 면을 따른 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 12a는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 분해 사시도이다.
도 12b는 도 12a의 CP12 면을 따른 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 13은 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 14는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 15는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 16은 본 개시의 일 실시예에 따른 비휘발성 메모리 소자를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 17은 본 개시의 일 실시예에 따른 비휘발성 메모리 소자를 포함하는 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 1은 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100)의 블록도이다.
도 1을 참조하면, 비휘발성 메모리 소자(100)는 공급되는 전력이 차단되더라도 저장된 데이터를 유지할 수 있다. 예를 들어, 비휘발성 메모리 소자(100)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), 또는 이들의 조합일 수 있다. 이하에서는, 비휘발성 메모리 소자(100)가 3차원 낸드(NAND) 플래쉬 메모리인 경우를 가정하여 본 개시의 실시예들이 상세히 설명된다.
비휘발성 메모리 소자(100)는 메모리 셀 어레이(15) 및 주변 회로(PC)를 포함할 수 있다. 각각의 메모리 셀 어레이(15)는 복수의 플레인(PL)을 포함할 수 있다. 플레인(PL)은 예컨대 읽기, 쓰기, 또는 삭제 동작과 같은 동작이 독립적으로 수행되는 최소 단위일 수 있다. 메모리 셀 어레이(15)가 복수의 플레인(PL)을 포함하는 경우, 복수의 동작이 복수의 플레인(PL)에서 각각 동시에 수행될 수 있다. 각각의 플레인(PL)은 복수의 블록(BLK)을 포함할 수 있다. 각각의 블록(BLK)은 삭제 동작의 최소 단위일 수 있다. 각각의 블록(BLK)은 복수의 페이지를 포함할 수 있다. 각각의 페이지는 읽기 및 쓰기 동작의 최소 단위일 수 있다. 각각의 페이지는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함할 수 있다.
주변 회로(PC)는 로우 디코더(12), 페이지 버퍼(13), 및 제어 로직(14)을 포함할 수 있다. 로우 디코더(12)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)에 의해 메모리 셀 어레이(15)에 연결될 수 있다. 로우 디코더(12)는 메모리 컨트롤러(미도시)로부터 제공된 어드레스(ADDR)에 응답하여 메모리 셀 어레이(15)의 복수의 블록들(BLK) 중 적어도 하나를 선택할 수 있다. 또한, 로우 디코더(12)는 메모리 컨트롤러(미도시)로부터 제공된 어드레스(ADDR)에 응답하여 선택된 블록(BLK)의 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL) 중 적어도 하나를 선택할 수 있다.
페이지 버퍼(13)는 복수의 비트 라인(BL)을 통해 메모리 셀 어레이(15)에 연결될 수 있다. 페이지 버퍼(13)는 비트 라인들(BL) 중 적어도 하나를 선택할 수 있다. 페이지 버퍼(13)는 메모리 컨트롤러(미도시)로부터 입력 받은 데이터(DATA)를 메모리 셀 어레이(15)에 저장시킬 수 있다. 또한, 페이지 버퍼(13)는 메모리 셀 어레이(15)로부터 읽은 데이터(DATA)를 메모리 컨트롤러(미도시)로 출력할 수 있다.
제어 로직(14)은 비휘발성 메모리 소자(100)의 전반적인 동작을 제어할 수 있다. 구체적으로, 제어 로직(14)은 로우 디코더(12), 및 페이지 버퍼(13)의 동작을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(미도시)로부터 제공된 커맨드(CMD)에 대응하는 메모리 동작이 수행되도록 비휘발성 메모리 소자(100)를 제어할 수 있다. 또한, 제어 로직(14)은 메모리 컨트롤러(미도시)로부터 제공된 제어신호(CTRL)에 응답하여 비휘발성 메모리 소자(100) 내에서 이용되는 다양한 내부 제어 신호들을 생성할 수 있다.
도 2는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자에 포함되는 블록(BLK)의 개략적인 회로도이다.
도 2를 참조하면, 블록(BLK)은 복수의 낸드 스트링들(NS11 내지 NS33)을 포함할 수 있다. 도 2에는 하나의 블록(BLK)이 9개의 낸드 스트링들(NS11 내지 NS33)을 포함하는 것으로 도시되었으나, 하나의 블록(BLK)에 포함되는 낸드 스트링들의 개수는 이에 제한되지 않는다. 각각의 낸드 스트링(NS11 내지 NS33)은 수직 방향(Z 방향)으로 연장될 수 있다. 각각의 낸드 스트링(NS11 내지 NS33)은 직렬로 연결되는 적어도 하나의 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 적어도 하나의 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 2에는 각각의 낸드 스트링(NS11 내지 NS33)이 1개의 스트링 선택 트랜지스터(SST), 8개의 메모리 셀들(MC1 내지 MC8) 및 1개의 접지 선택 트랜지스터(GST)를 포함하는 것으로 도시되었으나, 하나의 낸드 스트링(NS11 내지 NS33) 내에 포함되는 스트링 선택 트랜지스터, 메모리 셀, 및 접지 선택 트랜지스터의 수들은 이에 제한되지 않는다.
일부 실시예에서, 각각의 낸드 스트링(NS11 내지 NS33)은 적어도 하나의 접지 선택 트랜지스터(GST)와 제1 메모리 셀(MC1) 사이의 더미 메모리 셀(미도시)을 더 포함할 수 있다. 일부 실시예에서, 각각의 낸드 스트링(NS11 내지 NS33)은 제8 메모리 셀(MC8)과 적어도 하나의 스트링 선택 트랜지스터(SST) 사이의 더미 메모리 셀(미도시)을 더 포함할 수 있다.
낸드 스트링들(NS11 내지 NS33)은 비트 라인들(BL1 내지 BL3)과 공통 소스 라인(CSL) 사이에 연결될 수 있다. 각각의 비트 라인들(BL1 내지 BL3)은 제2 수평 방향(Y 방향)으로 연장될 수 있다. 스트링 선택 트랜지스터들(SST)의 게이트들은 스트링 선택 라인들(SSL1 내지 SSL3)에 연결될 수 있고, 메모리 셀들(MC1 내지 MC8)의 게이트들은 워드 라인들(WL1 내지 WL8)에 연결될 수 있고, 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인들(GSL1 내지 GSL3)에 연결될 수 있다. 각각의 스트링 선택 라인들(SSL1 내지 SSL3), 각각의 워드 라인들(WL1 내지 WL8) 및 각각의 접지 선택 라인(GSL1 내지 GSL3)은 제1 수평 방향(X 방향)으로 연장될 수 있다. 공통 소스 라인(CSL)은 복수의 낸드 스트링들(NS11 내지 NS33)에 공통적으로 연결될 수 있다. 또한, 워드 라인들(WL1 내지 WL8)은 복수의 낸드 스트링들(NS11 내지 NS33)에 공통적으로 연결될 수 있다.
각각의 메모리 셀(MC1 내지 MC8)은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글-레벨 셀(Single Level Cell: SLC) 또는 싱글-비트 셀(Single Bit Cell)로 불린다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티-레벨 셀(Multi Level Cell: MLC) 또는 멀티-비트 셀(Multi Bit Cell)이라 불린다.
하나의 플레인은 비트 라인(BL1 내지 BL3)을 공유하는 복수의 블록(BLK)을 포함할 수 있다. 즉, 하나의 플레인은 도 2에서 Y 방향으로 배열된 복수의 블록(BLK)을 포함할 수 있다. 하나의 블록(BLK)은 복수의 페이지로 구성될 수 있다. 하나의 페이지는 동일한 워드 라인에 연결되는 메모리 셀의 집합일 수 있다. 예를 들어, 도 2에서 Z 방향으로 동일한 높이에 있는 9개의 제1 메모리 셀(MC1)은 하나의 페이지를 형성할 수 있다.
도 3은 본 개시의 일 실시예에 따른 비휘발성 메모리 소자에 포함되는 플레인(PL)의 단면도이다.
도 3을 참조하면, 플레인(PL)은 교대로 적층된 복수의 층간 절연 층(IL1 내지 IL11) 및 복수의 게이트 층(GL1 내지 GL10), 및 각각이 복수의 층간 절연 층(IL1 내지 IL11) 및 복수의 게이트 층(GL1 내지 GL10)을 관통하는 복수의 채널 구조체(CHS)를 포함할 수 있다. 하나의 채널 구조체(CHS)와 복수의 게이트 층(GL1 내지 GL10)은 도 2에 도시된 복수의 낸드 스트링(NS11 내지 NS33) 중 하나를 형성할 수 있다. 예를 들어, 제1 게이트 층(GL1)과 하나의 채널 구조체(CHS)는 도 2에 도시된 접지 선택 트랜지스터(GST)를 형성할 수 있고, 제2 내지 제9 게이트 층(GL2 내지 GL9)과 하나의 채널 구조체(CHS)는 도 2에 도시된 제1 내지 제8 메모리 셀(MC1 내지 MC8)을 형성할 수 있고, 제10 게이트 층(GL10)과 하나의 채널 구조체(CHS)는 도 2에 도시된 스트링 선택 트랜지스터(SST)를 형성할 수 있다.
복수의 게이트 층(GL1 내지 GL10)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1 내지 WL8), 및 스트링 선택 라인(SSL)에 각각 연결될 수 있다. 복수의 채널 구조체(CHS)의 상단들은 복수의 비트 라인(BL1 내지 BL3)에 각각 연결될 수 있다. 복수의 채널 구조체(CHS)의 하단들은 공통 소스 라인(CSL)에 연결될 수 있다.
복수의 층간 절연 층(IL1 내지 IL11) 및 복수의 게이트 층(GL1 내지 GIL10)은 계단 형상을 가질 수 있다. 즉, Z 방향으로 더 높은 층간 절연 층(예컨대 IL8)의 평면적은 Z 방향으로 더 낮은 층간 절연 층(예컨대 IL7)의 평면적보다 작고, Z 방향으로 더 높은 게이트 층(예컨대 GL8)의 평면적은 Z 방향으로 더 낮은 게이트 층(예컨대 GL7)의 평면적보다 작다. 본 명세서에서, 평면적이란 X-Y 평면 상의 면적을 의미한다. 도 3에서, 복수의 층간 절연 층(IL1 내지 IL11) 및 복수의 게이트 층(GL1 내지 GIL10)은 -Z 방향으로 내려가는 계단 형상을 가지는 것으로 묘사될 수 있다.
복수의 층간 절연 층(IL1 내지 IL11)은 실리콘 산화물, 실리콘 질화물, 저유전(low-k) 물질, 또는 이들의 조합을 포함할 수 있는 절연 물질을 포함할 수 있다. 상기 저유전 물질은 실리콘 산화물보다 낮은 유전 상수를 가지는 물질이며, 예컨대 PSG(phosphosilicate glass), borophosphosilicate glass(BPSG), fluorosilicate glass(FSG), organosilicate glass(OSG), spin-on-glass(SOG), spin-on-polymer, 또는 이들의 조합을 포함할 수 있다.
복수의 게이트 층(GL1 내지 GL10)은 복수의 층간 절연 층(IL1 내지 IL11)에 의해 서로 이격될 수 있다. 복수의 게이트 층(GL1 내지 GL10)은 텅스텐(W), 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 일부 실시예에서, 각각의 게이트 층(GL1 내지 GL10)은 상기 전도성 물질이 복수의 층간 절연 층(IL1 내지 IL11) 내로 확산하는 것을 방지하기 위한 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는 배리어 물질을 더 포함할 수 있다.
채널 구조체(CHS)는 복수의 게이트 층(GL1 내지 GL10) 및 복수의 층간 절연 층(IL1 내지 IL11)을 수직 방향(Z 방향)으로 관통하는 채널 홀(CHH) 내에 위치할 수 있다. 채널 구조체(CHS)는 채널 홀(CHH)의 측면 상의 게이트 절연 층(GIL), 게이트 절연 층(GIL) 상의 채널 층(CL), 채널 층(CL) 상의 매립 절연 층(FL), 및 채널 홀(CHH)의 단부를 채우는 채널 패드(PD)를 포함할 수 있다.
게이트 절연 층(GIL)은 채널 홀(CHH) 상에 차례로 적층된 블로킹 절연 층(GIL1), 전하 저장 층(GIL2), 및 터널링 절연 층(GIL3)을 포함할 수 있다. 블로킹 절연 층(GIL1)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화물보다 큰 유전율을 가지는 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 상기 금속 산화물은 예를 들어, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합을 포함할 수 있다. 전하 저장 층(GIL2)은 예를 들어 실리콘 질화물, 보론 질화물, 폴리 실리콘, 또는 이들의 조합을 포함할 수 있다. 터널링 절연 층(GIL3)은 예를 들어 금속 산화물 또는 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 블로킹 절연 층(GIL1), 전하 저장 층(GIL2), 및 터널링 절연 층(GIL3)은 각각 산화물, 질화물, 및 산화물을 포함할 수 있다.
채널 층(CL)은 매립 절연 층(FL)의 측면 및 일 단을 둘러쌀 수 있다. 채널 층(CL)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘(Si)-게르마늄(Ge)을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 일부 실시예에서, 채널 층(CL)은 폴리-실리콘을 포함할 수 있다.
충진 절연 층(FL)은 채널 층(CL) 및 채널 패드(PD) 의해 둘러싸인 공간을 채울 수 있다. 충진 절연 층(FL)은 예를 들어 실리콘 질화물, 실리콘 산화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있는 절연 물질을 포함할 수 있다. 일부 실시예에서, 충진 절연 층(FL)은 실리콘 산화물을 포함할 수 있다.
채널 패드(PD)는 게이트 절연 층(GIL), 채널 층(CL), 및 매립 절연 층(FL)과 접촉할 수 있다. 일부 실시예에서, 게이트 절연 층(GIL1)이 채널 패드(PD)와 채널 홀(CHH) 사이에 더 연장될 수 있다. 일부 실시예에서, 게이트 절연 층(GIL) 및 채널 층(CL)이 채널 패드(PD)와 채널 홀(CHH) 사이에 더 연장될 수 있다. 이 경우, 채널 패드(PD)는 채널 층(CL)에 의해 게이트 절연 층(GIL)으로부터 이격될 수 있다. 채널 패드(PD)는 실리콘(Si), 게르마늄(Ge), 실리콘(Si)-게르마늄(Ge)과 같은 반도체 물질; 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag)과 같은 금속 물질; 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)과 같은 금속 질화물; 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 일부 실시예에서, 채널 패드(PD)는 폴리-실리콘을 포함할 수 있다.
플레인(PL)은 복수의 채널 구조체(CHS)가 위치한 셀 영역(CELL) 및 계단 형상을 가지는 계단 영역(STR)을 포함할 수 있다.
접지 선택 라인(GSL), 복수의 워드 라인(WL1 내지 WL8), 스트링 선택 라인(SSL), 및 복수의 비트 라인(BL1 내지 BL3)은 플레인(PL)을 주변 회로(PC, 도 1 참조)에 연결할 수 있다. 접지 선택 라인(GSL), 복수의 워드 라인(WL1 내지 WL8), 스트링 선택 라인(SSL), 및 복수의 비트 라인(BL1 내지 BL3)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 또는 금(Au)과 같은 전도성 물질을 포함할 수 있다. 일부 실시예에서, 접지 선택 라인(GSL), 복수의 워드 라인(WL1 내지 WL8), 스트링 선택 라인(SSL), 및 복수의 비트 라인(BL1 내지 BL3)은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 또는 탄탈륨 질화물(TaN)과 같은 배리어 물질을 더 포함할 수 있다.
공통 소스 라인(CSL)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 일부 실시예에서, 공통 소스 라인(CSL)은 Si 에피택시얼 층의 일부이거나 Si 웨이퍼의 일부일 수 있다.
도 4a는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100)의 분해 사시도이다. 도 4b는 도 4a의 CP4 면을 따른 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100)의 단면도이다.
도 4a 및 도 4b를 참조하면, 비휘발성 메모리 소자(100)는 제1 구조체(D1), 제1 구조체(D1) 상의 제2 구조체(D2), 및 제1 구조체(D1) 아래의 제3 구조체(D3)를 포함할 수 있다. 도 4a 및 도 4b에 도시된 실시예에서, 제1 구조체(D1), 제2 구조체(D2) 및 제3 구조체(D3)은 평면적은 동일할 수 있다. 그러나, 다른 실시예에서, 도 4a 및 도 4b에 도시된 바와 달리, 제1 구조체(D1), 제2 구조체(D2), 및 제3 구조체(D3) 중 적어도 둘은 서로 상이한 평면적을 가질 수 있다.
제1 구조체(D1)는 적어도 하나의 제1 플레인(PL1)을 포함할 수 있고, 제2 구조체(D2)는 적어도 하나의 제2 플레인(PL2)을 포함할 수 있고, 제3 구조체(D3)는 주변 회로(PC)를 포함할 수 있다. 주변 회로(PC)는 복수의 트랜지스터들을 포함할 수 있다. 도 4a에는 제1 구조체(D1)가 1개의 제1 플레인(PL1)을 포함하고 제2 구조체(D2)가 4개의 제2 플레인(PL2)을 포함하는 것으로 도시되었으나, 제1 구조체(D1)를 구성하는 제1 플레인(PL1)의 수 및 제2 구조체(D2)를 구성하는 제2 플레인(PL2)의 수는 이에 제한되지 않는다. 도 4a에는 4개의 제2 플레인(PL2)이 2x2 매트릭스로 배열되었으나, 다른 실시예에서, 4개의 제2 플레인(PL2)이 4x1 또는 1x4 매트릭스와 같이 다른 형태로 배열될 수 있다.
제1 구조체(D1)를 구성하는 제1 플레인(PL1)의 수(예컨대 도 4a에서 1)는 제2 구조체(D2)를 구성하는 제2 플레인(PL2)의 수(예컨대 도 4a에서 4)와 상이할 수 있다. 예를 들어, 제2 구조체(D2)를 구성하는 제2 플레인(PL2)의 수(예컨대 도 4a에서 4)는 제1 구조체(D1)를 구성하는 제1 플레인(PL1)의 수(예컨대 도 4a에서 1)의 짝수 배일 수 있다. 일반적으로 구조체를 구성하는 플레인의 수가 증가할수록 구조체의 성능은 향상되나, 구조체의 수율은 감소될 수 있다. 예컨대 제1 구조체(D1)를 구성하는 제1 플레인(PL1)의 수를 제2 구조체(D2)를 구성하는 제2 플레인(PL2)의 수보다 적게 함으로써 제1 구조체(D1)의 수율이 향상되는 한편 제2 구조체(D2)의 성능이 향상될 수 있다. 이와 같이, 제1 구조체(D1)를 구성하는 제1 플레인(PL1)의 수와 제2 구조체(D2)를 구성하는 제2 플레인(PL2)의 수를 독립적으로 설계함으로써 설계의 자유도가 증가될 수 있다.
도 4a에는 제1 구조체(D1)가 오직 하나의 제1 플레인(PL1) 만을 포함하는 것으로 도시되었으나, 다른 실시예에서, 제1 구조체(D1)는 복수의 제1 플레인(PL1)을 포함할 수 있다. 또한, 도 4a에는 제1 플레인(PL1)의 수(예컨대 도 4a에서 1)는 제2 구조체(D2)를 구성하는 제2 플레인(PL2)의 수(예컨대 도 4a에서 4)보다 작은 것으로 도시되었으나, 다른 실시예에서, 제1 구조체(D1)를 구성하는 제1 플레인(PL1)의 수는 제2 구조체(D2)를 구성하는 제2 플레인(PL2)의 수보다 클 수 있다.
제1 구조체(D1)는 서로 대향하는 제1 면(S1a) 및 제2 면(S1b)을 가질 수 있고, 제2 구조체(D2)는 서로 대향하는 제1 면(S2a) 및 제2 면(S2b)을 가질 수 있고, 제3 구조체(D3)는 서로 대향하는 제1 면(S3a) 및 제2 면(S3b)을 가질 수 있다. 제1 구조체(D1)의 제1 면(S1a)은 제3 구조체(D3)의 제1 면(S3a)에 본딩될 수 있고, 제1 구조체(D1)의 제2 면(S1b)은 제2 구조체(D2)의 제1 면(S2a)에 본딩될 수 있다. 제1 구조체(D1)는 제2 구조체(D2)에 제1 구조체(D1)와 제2 구조체(D2) 사이를 연결하기 위한 와이어나 범프 없이 본딩될 수 있다. 즉, 제1 구조체(D1)는 제2 구조체(D2)에 다이렉트 본딩될 수 있다. 마찬가지로, 제1 구조체(D1)는 제3 구조체(D3)에 다이렉트 본딩될 수 있다.
제1 구조체(D1)는 제1 구조체(D1)의 제1 면(S1a)에 위치하는 복수의 제1 본딩 패드(131a) 및 제1 구조체(D1)의 제2 면(S1b)에 위치하는 복수의 제2 본딩 패드(131b)를 더 포함할 수 있다. 제2 구조체(D2)는 제2 구조체(D2)의 제1 면(S2a)에 위치하는 복수의 제1 본딩 패드(132a)를 더 포함할 수 있다. 제3 구조체(D3)는 제3 구조체(D3)의 제1 면(S3a)에 위치하는 복수의 제1 본딩 패드(133a)를 더 포함할 수 있다. 제1 구조체(D1)와 제3 구조체(D3)는 제1 구조체(D1)의 제1 본딩 패드(131a)와 제3 구조체(D3)의 제1 본딩 패드(133a) 사이의 다이렉트 본딩에 의해 서로 물리적으로 및 전기적으로 연결될 수 있다. 또한, 제1 구조체(D1)와 제2 구조체(D2)는 제1 구조체(D1)의 제2 본딩 패드(131b)와 제2 구조체(D2)의 제1 본딩 패드(132a) 사이의 다이렉트 본딩에 의해 서로 물리적으로 및 전기적으로 연결될 수 있다.
제1 구조체(D1)의 제1 본딩 패드(131a) 및 제2 본딩 패드(131b), 제2 구조체(D2)의 제1 본딩 패드(132a), 및 제3 구조체(D3)의 제1 본딩 패드(133a)는 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함할 수 있는 전도성 물질을 포함할 수 있다. 일부 실시예에서, 제1 구조체(D1)의 제1 본딩 패드(131a) 및 제2 본딩 패드(131b), 제2 구조체(D2)의 제1 본딩 패드(132a), 및 제3 구조체(D3)의 제1 본딩 패드(133a)는 구리를 포함할 수 있으며, 제1 구조체(D1)와 제2 구조체(D2) 사이, 및 제1 구조체(D1)와 제3 구조체(D3) 사이에는 Cu-Cu 다이렉트 본딩이 형성될 수 있다. 일부 실시예에서, 제1 구조체(D1)의 제1 본딩 패드(131a) 및 제2 본딩 패드(131b), 제2 구조체(D2)의 제1 본딩 패드(132a), 및 제3 구조체(D3)의 제1 본딩 패드(133a)는 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 또는 탄탈륨 질화물(TaN)과 같은 배리어 물질을 더 포함할 수 있다.
제1 구조체(D1)는 제1 인터커넥트(121)를 더 포함할 수 있다. 제1 인터커넥트(121)는 제1 플레인(PL1)을 제1 구조체(D1)의 제1 본딩 패드(131a) 및 제2 본딩 패드(131b)에 연결할 수 있다. 도 4b에는 제1 인터커넥트(121)가 복수의 라인들만을 포함하는 것으로 도시되었으나, 제1 인터커넥트(121)는 비아들, 플러그들, 및 제1 플레인(PL1)을 관통하는 관통 비아들 등을 더 포함할 수 있다.
제2 구조체(D2)는 제2 플레인(PL2)을 제2 구조체(D2)의 제1 본딩 패드(132a)에 연결하는 제2 인터커넥트(122)를 더 포함할 수 있다. 도 4b에는 제2 인터커넥트(122)가 복수의 라인들만을 포함하는 것으로 도시되었으나, 제2 인터커넥트(122)는 비아들, 및 플러그들을 더 포함할 수 있다.
제3 구조체(D3)는 주변 회로(PC)를 제3 구조체(D3)의 제1 본딩 패드(133a)에 연결하는 제3 인터커넥트(123)를 더 포함할 수 있다. 도 4b에는 제3 인터커넥트(123)가 복수의 라인들만을 포함하는 것으로 도시되었으나, 제3 인터커넥트(123)는 비아들, 및 플러그들을 더 포함할 수 있다.
제1 인터커넥트(121), 제2 인터커넥트(122), 및 제3 인터커넥트(123)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 또는 금(Au)과 같은 전도성 물질을 포함할 수 있다. 일부 실시예에서, 제1 인터커넥트(121), 제2 인터커넥트(122), 및 제3 인터커넥트(123)는 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 또는 탄탈륨 질화물(TaN)과 같은 배리어 물질을 더 포함할 수 있다.
일부 실시예에서, 제1 플레인(PL1)은 제1 구조체(D1)의 제1 면(S1a)으로부터 제2 면(S1b)을 향해 내려가는 계단 형상을 가질 수 있다. 제2 플레인(PL2)은 제2 구조체(D2)의 제1 면(S2a)으로부터 제2 면(S2b)을 향해 내려가는 계단 형상을 가질 수 있다. 일부 실시예에서, 평면적 관점에서, 제1 플레인(PL1)의 셀 영역(CELLa)은 제2 플레인(PL2)의 계단 영역(STRb)과 중첩될 수 있다. 즉, 제1 플레인(PL1)의 셀 영역(CELLa)의 XY 평면 상으로의 투사(projection)은 제2 플레인(PL2)의 계단 영역(STRb)의 XY 평면 상으로의 투사와 중첩될 수 있다.
일부 실시예에서, 각각의 제1 플레인(PL1)의 평면적은 서로 동일할 수 있다. 마찬가지로, 각각의 제2 플레인(PL2)의 평면적은 서로 동일할 수 있다. 하나의 제1 플레인(PL1)의 평면적은 제2 플레인(PL2)의 평면적과 상이할 수 있다. 예를 들어, 하나의 제1 플레인(PL1)의 평면적은 하나의 제2 플레인(PL2)의 평면적의 대략 4배일 수 있다.
하나의 제1 플레인(PL1)에 포함되는 채널 구조체(CHSa)의 수는 하나의 제2 플레인(PL2)에 포함되는 채널 구조체(GHSb)의 수와 상이할 수 있다. 예를 들어, 도 4a 및 도 4b의 실시예에서, 하나의 제1 플레인(PL1)에 포함되는 채널 구조체(CHSa)의 수는 하나의 제2 플레인(PL2)에 포함되는 채널 구체(GHSb)의 수의 대략 4배일 수 있다. 일부 실시예에서, 하나의 제1 플레인(PL1)에 포함되는 게이트 층(GLa)의 수(예컨대 도 4b에서 10)는 하나의 제2 플레인(PL2)에 포함되는 게이트 층(GLb)의 수(예컨대 도 4b에서 10)와 동일할 수 있다.
도 5는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100a)의 분해 사시도이다. 이하에서는 도 4a 및 도 4b에 도시된 비휘발성 메모리 소자(100)와 도 5에 도시된 비휘발성 메모리 소자(100a) 사이의 차이점이 설명된다.
도 5를 참조하면, 제1 구조체(D1)는 2개의 제1 플레인(PL1)을 포함할 수 있고, 제2 구조체(D2)는 8개의 제2 플레인(PL2)을 포함할 수 있다. 즉, 제1 구조체(D1)도 복수의 제1 플레인(PL1)을 포함할 수 있다. 도 5에는 8개의 제2 플레인(PL2)이 4x2 매트릭스로 배열되었으나, 다른 실시예에서, 8개의 제2 플레인(PL2)이 8x1, 2x4 또는 1x8 매트릭스와 같이 다른 형태로 배열될 수 있다. 제1 플레인(PL1)도 도 5에는 2x1 매트릭스로 배열되었으나, 다른 실시예에서 1x2 매트릭스와 같이 다른 형태로 배열될 수 있다.
도 6은 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100b)의 분해 사시도이다. 이하에서는 도 4a 및 도 4b에 도시된 비휘발성 메모리 소자(100)와 도 6에 도시된 비휘발성 메모리 소자(100b) 사이의 차이점이 설명된다.
도 6을 참조하면, 제1 구조체(D1)는 2개의 제1 플레인(PL1)을 포함할 수 있고, 제2 구조체(D2)는 3개의 제2 플레인(PL2)을 포함할 수 있다. 즉, 제1 구조체(D1)를 구성하는 제1 플레인(PL1)의 수 및 제2 구조체(D2)를 구성하는 제2 플레인(PL2)의 수는 반드시 짝수일 필요는 없다. 제1 구조체(D1)를 구성하는 제1 플레인(PL1)은 1x2 매트릭스(도 6에 도시된 바와 같이) 또는 2x1 매트릭스로 배열될 수 있다. 제2 구조체(D2)를 구성하는 제2 플레인(PL2)은 1x3 매트릭스 또는 3x1 매트릭스(도 6에 도시된 바와 같이)로 배열될 수 있다.
도 7a는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100c)의 분해 사시도이다. 도 7b는 도 7a의 CP7 면을 따른 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100c)의 단면도이다. 이하에서 도 4a 및 도 4b에 도시된 비휘발성 메모리 소자(100)와 도 7a 및 도 7b에 도시된 비휘발성 메모리 소자(100c) 사이의 차이점이 설명된다.
도 7a 및 도 7b를 참조하면, 비휘발성 메모리 소자(100c)는 제1 구조체(D1), 제2 구조체(D2), 및 제1 구조체(D1)와 제2 구조체(D2) 사이의 제3 구조체(D3)를 포함할 수 있다. 제1 구조체(D1)의 제1 면(S1a)은 제3 구조체(D3)의 제1 면(S3a)에 본딩될 수 있고, 제3 구조체(D3)의 제2 면(S3b)은 제2 구조체(D2)의 제1 면(S2a)에 본딩될 수 있다. 제1 구조체(D1)는 제3 구조체(D3)에 다이렉트 본딩될 수 있고, 제2 구조체(D2)는 제3 구조체(D3)에 다이렉트 본딩될 수 있다.
제1 구조체(D1)는 제1 구조체(D1)의 제1 면(S1a)에 위치하는 복수의 제1 본딩 패드(131a)를 포함할 수 있다. 제2 구조체(D2)는 제2 구조체(D2)의 제1 면(S2a)에 위치하는 복수의 제1 본딩 패드(132a)를 포함할 수 있다. 제3 구조체(D3)는 제3 구조체(D3)의 제1 면(S3a)에 위치하는 복수의 제1 본딩 패드(133a) 및 제3 구조체(D3)의 제2 면(S3b)에 위치하는 복수의 제2 본딩 패드(133b)를 포함할 수 있다. 제1 구조체(D1)와 제3 구조체(D3)는 제1 구조체(D1)의 제1 본딩 패드(131a)와 제3 구조체(D3)의 제1 본딩 패드(133a) 사이의 다이렉트 본딩에 의해 서로 물리적으로 및 전기적으로 연결될 수 있다. 또한, 제3 구조체(D3)와 제2 구조체(D2)는 제3 구조체(D3)의 제2 본딩 패드(133b)와 제2 구조체(D2)의 제1 본딩 패드(132a) 사이의 다이렉트 본딩에 의해 서로 물리적으로 및 전기적으로 연결될 수 있다.
제1 인터커넥트(121)는 제1 플레인(PL1)을 제1 구조체(D1)의 제1 본딩 패드(131a)에 연결할 수 있다. 제3 인터커넥트(123)는 주변 회로(PC)를 제3 구조체(D3)의 제1 본딩 패드(133a) 및 제2 본딩 패드(133b)에 연결할 수 있다. 제2 인터커넥트(122)는 제2 플레인(PL2)을 제2 구조체(D2)의 제1 본딩 패드(132a)에 연결할 수 있다.
도 8a는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100d)의 분해 사시도이다. 도 8b는 도 8a의 CP8 면을 따른 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100d)의 단면도이다. 이하에서는 도 4a 및 도 4b에 도시된 비휘발성 메모리 소자(100)와 도 8a 및 도 8b에 도시된 비휘발성 메모리 소자(100d) 사이의 차이점이 설명된다.
도 8a 및 도 8b를 참조하면, 비휘발성 메모리 소자(100d)는 제2 구조체(D2) 상의 제4 구조체(D4)를 더 포함할 수 있다. 제4 구조체(D4)는 제2 구조체(D2)에 다이렉트 본딩될 수 있다. 제2 구조체(D2)의 제1 면(S2a)은 제4 구조체(D4)의 제1 면(S4a)에 본딩될 수 있고, 제2 구조체(D2)의 제2 면(S2b)은 제1 구조체(D1)의 제2 면(S1b)에 본딩될 수 있다.
제3 구조체(D3)는 제1 주변 회로(PC1)를 포함하고, 제1 구조체(D1)는 적어도 하나의 제1 플레인(PL1)을 포함하고, 제2 구조체(D2)는 적어도 하나의 제2 플레인(PL2)을 포함하고, 제4 구조체(D4)는 제2 주변 회로(PC2)를 포함할 수 있다.
제2 구조체(D2)는 제2 구조체(D2)의 제1 면(S2a)에 위치하는 복수의 제1 본딩 패드(132a) 및 제2 구조체(D2)의 제2 면(S2b)에 위치하는 복수의 제2 본딩 패드(132b)를 포함할 수 있다. 제4 구조체(D4)는 제4 구조체(D4)의 제1 면(S4a)에 위치하는 복수의 제1 본딩 패드(134a)를 더 포함할 수 있다. 제2 구조체(D2)와 제4 구조체(D4)는 제2 구조체(D2)의 제1 본딩 패드(132a)와 제4 구조체(D4)의 제1 본딩 패드(134a) 사이의 다이렉트 본딩에 의해 서로 물리적으로 및 전기적으로 연결될 수 있다. 제2 구조체(D2)와 제1 구조체(D1)는 제2 구조체(D2)의 제2 본딩 패드(132b)와 제1 구조체(D1)의 제2 본딩 패드(131b) 사이의 다이렉트 본딩에 의해 서로 물리적으로 및 전기적으로 연결될 수 있다.
제1 인터커넥트(121)는 제1 플레인(PL1)을 제1 구조체(D1)의 제1 본딩 패드(131a) 및 제2 본딩 패드(131b)에 연결할 수 있다. 제2 인터커넥트(122)는 제2 플레인(PL2)을 제2 구조체(D2)의 제1 본딩 패드(132a) 및 제2 본딩 패드(132b)에 연결할 수 있다. 제3 인터커넥트(123)는 제1 주변 회로(PC1)를 제3 구조체(D3)의 제1 본딩 패드(133a)에 연결할 수 있다. 제4 구조체(D4)는 제2 주변 회로(PC2)를 제4 구조체(D4)의 제1 본딩 패드(134a)에 연결하는 제4 인터커넥트(124)를 더 포함할 수 있다.
도 9a는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100e)의 분해 사시도이다. 도 9b는 도 9a의 CP9 면을 따른 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100e)의 단면도이다. 이하에서는 도 8a 및 도 8b에 도시된 비휘발성 메모리 소자(100d)와 도 9a 및 도 9b에 도시된 비휘발성 메모리 소자(100e) 사이의 차이점이 설명된다.
도 9a 및 도 9b를 참조하면, 제4 구조체(D4)는 제1 구조체(D1)와 제2 구조체(D2) 사이에 위치할 수 있다. 즉, 비휘발성 메모리 소자(100e)는 수직 방향(Z 방향)으로 적층된 제3 구조체(D3), 제1 구조체(D1), 제4 구조체(D4), 및 제2 구조체(D2)를 포함할 수 있다. 제4 구조체(D4)의 제1 면(S4a)은 제2 구조체(D2)의 제1 면(S2a)에 본딩될 수 있고, 제4 구조체(D4)의 제2 면(S4b)은 제1 구조체(D1)의 제2 면(S1b)에 본딩될 수 있다. 제4 구조체(D4)는 제1 구조체(D1) 및 제2 구조체(D2)에 다이렉트 본딩될 수 있다.
제4 구조체(D4)는 제4 구조체(D4)의 제1 면(S4a)에 위치하는 복수의 제1 본딩 패드(134a) 및 제4 구조체(D4)의 제2 면(S4b)에 위치하는 복수의 제2 본딩 패드(134b)를 포함할 수 있다. 제4 구조체(D4)와 제1 구조체(D1)는 제4 구조체(D4)의 제2 본딩 패드(134b)와 제1 구조체(D1)의 제2 본딩 패드(131b) 사이의 다이렉트 본딩에 의해 서로 물리적으로 및 전기적으로 연결될 수 있다. 또한, 제4 구조체(D4)와 제2 구조체(D2)는 제4 구조체(D4)의 제1 본딩 패드(134a)와 제2 구조체(D2)의 제1 본딩 패드(132a) 사이의 다이렉트 본딩에 의해 서로 물리적으로 및 전기적으로 연결될 수 있다. 제4 인터커넥트(124)는 제2 주변 회로(PC2)를 제4 구조체(D4)의 제1 본딩 패드(134a) 및 제2 본딩 패드(134b)에 연결할 수 있다.
도 10a는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100f)의 분해 사시도이다. 도 10b는 도 10a의 CP10 면을 따른 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100f)의 단면도이다. 이하에서는 도 9a 및 도 9b에 도시된 비휘발성 메모리 소자(100e)와 도 10a 및 도 10b에 도시된 비휘발성 메모리 소자(100f) 사이의 차이점이 설명된다.
도 10a 및 도 10b를 참조하면, 제3 구조체(D3)는 제1 구조체(D1)와 제4 구조체(D4) 사이에 위치할 수 있다. 즉, 비휘발성 메모리 소자(100f)는 수직 방향(Z 방향)으로 적층된 제1 구조체(D1), 제3 구조체(D3), 제4 구조체(D4), 및 제2 구조체(D2)를 포함할 수 있다. 제3 구조체(D3)의 제1 면(S3a)은 제1 구조체(D1)의 제1 면(S1a)에 본딩될 수 있고, 제3 구조체(D3)의 제2 면(S3b)은 제4 구조체(D4)의 제2 면(S4b)에 본딩될 수 있다. 제3 구조체(D3)는 제1 구조체(D1) 및 제4 구조체(D4)에 다이렉트 본딩될 수 있다.
제3 구조체(D3)는 제3 구조체(D3)의 제1 면(S3a)에 위치하는 복수의 제1 본딩 패드(133a) 및 제3 구조체(D3)의 제2 면(S3b)에 위치하는 복수의 제2 본딩 패드(133b)를 포함할 수 있다. 제3 구조체(D3)와 제1 구조체(D1)는 제3 구조체(D3)의 제1 본딩 패드(133a)와 제1 구조체(D1)의 제1 본딩 패드(131a) 사이의 다이렉트 본딩에 의해 서로 물리적으로 및 전기적으로 연결될 수 있다. 또한, 제3 구조체(D3)와 제4 구조체(D4)는 제3 구조체(D3)의 제2 본딩 패드(133b)와 제4 구조체(D4)의 제2 본딩 패드(134b) 사이의 다이렉트 본딩에 의해 서로 물리적으로 및 전기적으로 연결될 수 있다. 제3 인터커넥트(123)는 제1 주변 회로(PC1)를 제3 구조체(D3)의 제1 본딩 패드(133a) 및 제2 본딩 패드(133b)에 연결할 수 있다.
도 11a는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100g)의 분해 사시도이다. 도 11b는 도 11a의 CP11 면을 따른 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100g)의 단면도이다. 이하에서는 도 4a 및 도 4b에 도시된 비휘발성 메모리 소자(100)와 도 11a 및 도 11b에 도시된 비휘발성 메모리 소자(100g) 사이의 차이점이 설명된다.
도 11a 및 도 11b를 참조하면, 비휘발성 메모리 소자(100g)는 제1 구조체(D1), 및 제1 구조체(D1) 상의 제2 구조체(D2)를 포함할 수 있다. 제1 구조체(D1)는 적어도 하나의 제1 플레인(PL1) 및 적어도 하나의 제1 주변 회로(PC1)를 포함할 수 있다. 제2 구조체(D2)는 적어도 하나의 제2 플레인(PL2) 및 적어도 하나의 제2 주변 회로(PC2)를 포함할 수 있다. 즉, 주변 회로가 별도의 구조체(예컨대 도 4a에서 제3 구조체(D3))로 형성되지 않고 제1 구조체(D1) 및 제2 구조체(D2) 중 적어도 하나 내에 제1 플레인(PL1) 및/또는 제2 플레인(PL2)과 함께 형성될 수 있다.
제1 구조체(D1)의 제1 면(S1a)은 제2 구조체(D2)의 제1 면(S2a)에 본딩될 수 있다. 제1 구조체(D1)는 제2 구조체(D2)에 다이렉트 본딩될 수 있다. 제1 구조체(D1)와 제2 구조체(D2)는 제1 구조체(D1)의 제1 본딩 패드(131a)와 제2 구조체(D2)의 제1 본딩 패드(132a) 사이의 다이렉트 본딩에 의해 서로 물리적으로 및 전기적으로 연결될 수 있다.
제1 인터커넥트(121)는 제1 플레인(PL1)을 제1 본딩 패드(131a)에 연결할 수 있다. 또한, 제1 인터커넥트(121)는 제1 주변 회로(PC1)를 제1 플레인(PL1)에 연결할 수 있다. 또한, 제1 인터커넥트(121)는 제1 주변 회로(PC1)를 제1 본딩 패드(131a)에 연결할 수 있다. 제2 인터커넥트(122)는 제2 플레인(PL2)을 제1 본딩 패드(132a)에 연결할 수 있다. 또한, 제2 인터커넥트(122)는 제2 주변 회로(PC2)를 제2 플레인(PL2)에 연결할 수 있다. 또한, 제2 인터커넥트(122)는 제2 주변 회로(PC2)를 제1 본딩 패드(132a)에 연결할 수 있다.
도 12a는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100h)의 분해 사시도이다. 도 12b는 도 12a의 CP12 면을 따른 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100h)의 단면도이다. 이하에서는 도 4a 및 도 4b에 도시된 비휘발성 메모리 소자(100)와 도 12a 및 도 12b에 도시된 비휘발성 메모리 소자(100h) 사이의 차이점이 설명된다.
도 12a 및 도 12b를 참조하면, 제2 구조체(D2)는 복수의 제2 플레인(PL2-1 및 PL2-2)을 포함할 수 있다. 복수의 제2 플레인(PL2-1 및 PL2-2)의 평면적은 동일하지 않을 수 있다. 예를 들어, 두 제2 플레인(PL2-1) 각각의 평면적은 서로 동일하고, 다른 두 제2 플레인(PL2-2) 각각의 평면적은 서로 동일하고, 두 제2 플레인(PL2-1) 각각의 평면적은 다른 두 제2 플레인(PL2-2) 각각의 평면적과 상이할 수 있다. 마찬가지로, 제1 구조체(D1)가 복수의 제1 플레인(PL1)을 포함하는 실시예에서, 복수의 제1 플레인(PL1)의 평면적은 동일하지 않을 수 있다.
일부 실시예에서, 도 12b에 도시된 바와 같이, 한 제2 플레인(PL2-1) 내에 포함되는 채널 구조체(CHSb-1)의 수는 다른 제2 플레인(PL2-2) 내에 포함되는 채널 구조체(CHSb-2)의 수와 상이할 수 있다. 그러나, 다른 실시예에서, 한 제2 플레인(PL2-1) 내에 포함되는 채널 구조체(CHSb-1)의 수는 다른 제2 플레인(PL2-2) 내에 포함되는 채널 구조체(CHSb-2)의 수와 동일할 수 있다.
일부 실시예에서, 도 12b에 도시된 바와 같이, 한 제2 플레인(PL2-1) 내에 포함되는 게이트 층(GLb-1)의 수는 다른 제2 플레인(PL2-2) 내에 포함되는 게이트 층(GLb-2)의 수와 동일할 수 있다. 그러나, 다른 실시예에서, 한 제2 플레인(PL2-1) 내에 포함되는 게이트 층(GLb-1)의 수는 다른 제2 플레인(PL2-2) 내에 포함되는 게이트 층(GLb-2)의 수와 상이할 수 있다.
도 13은 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100i)의 단면도이다. 이하에서는 도 4a 및 도 4b에 도시된 비휘발성 메모리 소자(100)와 도 13에 도시된 비휘발성 메모리 소자(100i) 사이의 차이점이 설명된다.
도 13을 참조하면, 하나의 제1 플레인(PL1)에 포함되는 채널 구조체(CHSa)의 수는 하나의 제2 플레인(PL2)에 포함되는 채널 구조체(GHSb)의 수와 동일할 수 있다.
도 14는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자(100j)의 단면도이다. 이하에서는 도 4a 및 도 4b에 도시된 비휘발성 메모리 소자(100)와 도 14에 도시된 비휘발성 메모리 소자(100j) 사이의 차이점이 설명된다.
도 14를 참조하면, 하나의 제1 플레인(PL1)에 포함되는 게이트 층(GLa)의 수(예컨대 도 14에서 10)는 하나의 제2 플레인(PL2)에 포함되는 게이트 층(GLb)의 수(예컨대 도 14에서 14)와 상이할 수 있다. 도 14에 도시된 실시예에서, 하나의 제1 플레인(PL1)에 포함되는 게이트 층(GLa)의 수(예컨대 도 14에서 10)는 하나의 제2 플레인(PL2)에 포함되는 게이트 층(GLb)의 수(예컨대 도 14에서 14)보다 작을 수 있다. 그러나 다른 실시예에서, 하나의 제1 플레인(PL1)에 포함되는 게이트 층(GLa)의 수는 하나의 제2 플레인(PL2)에 포함되는 게이트 층(GLb)의 수보다 클 수 있다.
도 15는 본 개시의 일 실시예에 따른 비휘발성 메모리 소자를 포함하는 데이터 저장 시스템(1000)을 개략적으로 나타낸 도면이다.
도 15를 참조하면, 데이터 저장 시스템(1000)은 하나 이상의 비휘발성 메모리 소자(1100), 및 비휘발성 메모리 소자(1100)와 전기적으로 연결되는 메모리 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 예를 들어 적어도 하나의 비휘발성 메모리 소자(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
비휘발성 메모리 소자(1100)는 도 1 내지 도 14를 참조하여 설명한 비휘발성 메모리 소자들(100, 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 100j), 또는 이들의 조합일 수 있다. 비휘발성 메모리 소자(1100)는 제어 로직(14, 도 1 참조)과 전기적으로 연결되는 입출력 패드(1101)를 통해, 메모리 컨트롤러(1200)와 통신할 수 있다.
메모리 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 메모리 컨트롤러(1200)는 비휘발성 메모리 소자(1100)를 제어할 수 있다. 일부 실시예들에서, 데이터 저장 시스템(1000)은 복수의 비휘발성 메모리 소자(1100)를 포함할 수 있으며, 이 경우, 메모리 컨트롤러(1200)는 복수의 비휘발성 메모리 소자(1100)를 제어할 수 있다.
프로세서(1210)는 메모리 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 비휘발성 메모리 소자(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 비휘발성 메모리 소자(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 비휘발성 메모리 소자(1100)를 제어하기 위한 제어 명령, 비휘발성 메모리 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT, 도 2 참조)에 기록하고자 하는 데이터, 비휘발성 메모리 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT, 도 2 참조)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 비휘발성 메모리 소자(1100)를 제어할 수 있다.
도 16은 본 개시의 일 실시예에 따른 비휘발성 메모리 소자를 포함하는 데이터 저장 시스템(2000)을 개략적으로 나타낸 사시도이다.
도 16을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 메모리 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001) 상에 형성되는 복수의 배선 패턴(2005)에 의해 메모리 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메모리 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메모리 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메모리 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조체(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조체(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 내지 도 14를 참조하여 설명한 비휘발성 메모리 소자들(100, 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 100j), 또는 이들의 조합일 수 있다.
예시적인 실시예들에서, 연결 구조체(2400)는 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조체(2400) 대신에, TSV(through silicon via)를 을 포함하는 연결 구조체에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판 상에 형성되는 배선에 의해 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 17은 본 개시의 일 실시예에 따른 비휘발성 메모리 소자를 포함하는 반도체 패키지(2003)를 개략적으로 나타낸 단면도이다.
도 17을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄 회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130, 도 16 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 상부 패드(2130, 도 16 참조)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 도 16에 도시된 바와 같이, 복수의 상부 패드(2130)는 복수의 연결 구조체(2400)과 전기적으로 연결될 수 있다. 도 17에 도시된 바와 같이, 복수의 하부 패드(2125)는 복수의 도전성 범프(2800)를 통해 도 16에 도시된 데이터 저장 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 내지 도 14를 참조하여 설명한 비휘발성 메모리 소자들(100, 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 100j), 또는 이들의 조합일 수 있다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 100j: 비휘발성 메모리 소자, 15: 메모리 셀 어레이, 12: 로우 디코더, 13: 페이지 버퍼, 14: 제어 로직, 121, 122, 123, 124: 인터커넥트, 131a, 132a, 133a, 134a: 제1 본딩 패드, 131b, 132b, 133b, 134b: 제2 본딩 패드, PC, PC1, PC2: 주변 회로, SSL, SSL1 내지 SSL3: 스트링 선택 라인, WL, WL1 내지 WL8: 워드 라인, GSL, GSL1 내지 GSL3: 접지 선택 라인, CSL: 공통 소스 라인, BL, BL1 내지 BL3: 비트 라인, PL, PL1, PL2, PL2-1, PL2-2: 플레인, BLK: 블록, NS11 내지 NS33: 낸드 스트링, GST: 접지 선택 트랜지스터, MC1 내지 MC8: 메모리 셀, SST: 스트링 선택 트랜지스터, IL1 내지 IL11: 층간 절연 층, GL1 내지 GL10, GLa, GLb: 게이트 층, CHS, CHSa, CHSb, CHSb-1, CHSb-2: 채널 구조체, CHH: 채널 홀, GIL: 게이트 절연 층, CL: 채널 층, FL: 매립 절연 층, PD: 채널 패드, D1, D2, D3, D4: 구조체, S1a, S2a, S3a, S4a: 제1 면, S1b, S2b, S3b, S4b: 제2 면

Claims (10)

  1. 적어도 하나의 제1 플레인을 포함하는 제1 구조체; 및
    상기 제1 구조체에 본딩되며 적어도 하나의 제2 플레인을 포함하는 제2 구조체;를 포함하고,
    상기 제1 구조체를 구성하는 상기 제1 플레인의 수는 상기 제2 구조체를 구성하는 상기 제2 플레인의 수와 다른 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 비휘발성 메모리소자는 3차원 NAND 플래쉬 메모리 소자인 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제1 항에 있어서,
    상기 제2 구조체는 상기 제1 구조체에 다이렉트 본딩되는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제1 구조체;
    상기 제1 구조체 상의 제2 구조체를 포함하고,
    상기 제1 구조체는,
    적어도 하나의 제1 플레인; 및
    상기 제1 구조체의 제1 면에 위치하며, 상기 적어도 하나의 제1 플레인에 연결된 복수의 제1 본딩 패드;를 포함하고,
    상기 제2 구조체는,
    적어도 하나의 제2 플레인; 및
    상기 제2 구조체의 제2 면에 위치하며 상기 적어도 하나의 제2 플레인에 연결된 복수의 제2 본딩 패드를 포함하고,
    상기 복수의 제1 본딩 패드는 상기 복수의 제2 본딩 패드와 각각 접촉하고,
    상기 제1 구조체를 구성하는 상기 제1 플레인의 수는 상기 제2 구조체를 구성하는 상기 제2 플레인의 수와 다른 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제4 항에 있어서,
    상기 제1 플레인 및 상기 제2 플레인 각각은,
    수직 방향으로 교대로 적층된 복수의 층간 절연 층, 및 복수의 게이트 층; 및
    각각이 상기 복수의 층간 절연 층 및 상기 복수의 게이트 층을 관통하는 복수의 채널 구조체를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제5 항에 있어서,
    상기 제1 플레인 및 상기 제2 플레인 각각은 상기 복수의 채널 구조체가 위치하는 셀 영역, 및
    상기 복수의 층간 절연 층 및 상기 복수의 게이트 층은이 계단 형상을 가지는 계단 영역을 포함하고,
    상기 수직 방향에 수직한 평면의 관점에서, 상기 적어도 하나의 제1 플레인 중 하나의 셀 영역은 상기 적어도 하나의 제2 플레인 중 하나의 상기 계단 영역과 중첩되는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제5 항에 있어서,
    상기 적어도 하나의 제1 플레인 각각에 포함되는 상기 채널 구조체의 수는 상기 적어도 하나의 제2 플레인 각각에 포함되는 상기 채널 구조체의 수와 상이한 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제5 항에 있어서,
    상기 적어도 하나의 제1 플레인 각각에 포함되는 게이트 층의 수는 상기 적어도 하나의 제2 플레인 각각에 포함되는 게이트 층의 수와 동일한 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제5 항에 있어서,
    상기 적어도 하나의 제1 플레인은 복수의 제1 플레인을 포함하고,
    상기 적어도 하나의 제2 플레인은 복수의 제2 플레인을 포함하고,
    상기 복수의 제1 플레인 각각의 평면적은 서로 동일하고,
    상기 복수의 제2 플레인 각각의 평면적은 서로 동일한 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제9 항에 있어서,
    상기 복수의 제1 플레인 각각의 평면적은 상기 복수의 제2 플레인 각각의 평면적과 상이한 것을 특징으로 하는 비휘발성 메모리 소자.

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