KR20220072009A - 표시 장치 - Google Patents

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KR20220072009A
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선종백
김덕회
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Abstract

본 발명은 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 제1 베이스 기판, 상기 제1 베이스 기판 상에 배치되는 제1 배리어층, 상기 제1 배리어층 상에 배치되는 제2 베이스 기판, 상기 제2 베이스 기판 상에 배치되며, 불소(F), 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트를 포함하는 제1 서브 기판, 상기 제1 서브 기판 상에 배치되는 제2 배리어층, 상기 제2 배리어층 상에 배치되는 제2 버퍼층, 상기 제2 버퍼층 상에 배치되는 제1 버퍼층, 상기 제1 버퍼층 상에 배치되는 적어도 하나의 트랜지스터, 및 상기 적어도 하나의 트랜지스터 상에 배치된 유기 발광 다이오드를 포함한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(LCD: Liquid Crystal Display), 플라즈마 표시 장치(PDP: Plasma Display Panel), 유기 발광 표시 장치(OLED: Organic Light Emitting Display) 및 초소형 발광 다이오드 표시 장치(Micro Light Emitting Diode Display)를 포함한다.
표시 장치는 발광 다이오드, 및 발광 다이오드와 연결된 복수의 박막 트랜지스터를 포함한다. 복수의 박막 트랜지스터는 다결정 실리콘을 포함하는 박막 트랜지스터 또는 산화물을 포함하는 박막 트랜지스터를 포함할 수 있다. 다결정 실리콘을 포함하는 박막 트랜지스터는 안정적인 구동 전류를 공급할 수 있는 장점이 있고, 산화물을 포함하는 박막 트랜지스터는 턴-온 동작이 빠르고 오프 전류 특성이 우수한 장점이 있다.
본 발명이 해결하고자 하는 과제는 기판의 전자 차징 및 계면 분극 현상에 의해 박막 트랜지스터의 특성이 저하되는 것을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 베이스 기판, 상기 제1 베이스 기판 상에 배치되는 제1 배리어층, 상기 제1 배리어층 상에 배치되는 제2 베이스 기판, 상기 제2 베이스 기판 상에 배치되며, 불소(F), 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se), 아르곤(Ar) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트를 포함하는 제1 서브 기판, 상기 제1 서브 기판 상에 배치되는 제2 배리어층, 상기 제2 배리어층 상에 배치되는 제2 버퍼층, 상기 제2 버퍼층 상에 배치되는 제1 버퍼층, 상기 제1 버퍼층 상에 배치되는 적어도 하나의 트랜지스터, 및 상기 적어도 하나의 트랜지스터 상에 배치된 유기 발광 다이오드를 포함할 수 있다.
상기 제1 서브 기판은 상기 제2 배리어층과 접하며, 상기 제1 서브 기판의 유전율은 상기 제2 배리어층의 유전율보다 작을 수 있다.
상기 제1 서브 기판과 상기 제2 배리어층 각각의 유전율과 비저항은 하기 관계식을 만족시킬 수 있다.
[관계식]
ε1р1 ≠ ε2р2
상기 관계식에서 ε1은 제1 서브 기판의 유전율이고 р1은 제1 서브 기판의 비저항이며, ε2는 제2 배리어층의 유전율이고 р2는 제2 배리어층의 비저항이다.
상기 제1 서브 기판의 상기 ε1р1 값은 상기 제2 배리어층의 상기 ε2р2 값보다 클 수 있다.
상기 제1 서브 기판의 유전율은 2 내지 3.8일 수 있다.
상기 제1 서브 기판은 상기 제2 배리어층과 접하는 상면에서 하면으로 갈수록 상기 도펀트의 농도가 작아질 수 있다.
상기 제1 서브 기판은 상기 도펀트의 농도가 전체적으로 균일할 수 있다.
상기 제2 배리어층은 유전율이 5 이상이며, SiON, SiNx, Al2O3, ZrO2, HfO2, TiO2 및 TaO2 중 선택된 어느 하나 이상을 포함할 수 있다.
상기 제1 버퍼층은 유전율이 5 이상이며, SiON, SiNx, Al2O3, ZrO2, HfO2, TiO2 및 TaO2 중 선택된 어느 하나 이상을 포함할 수 있다.
상기 제2 배리어층과 상기 제2 버퍼층 사이에 배치된 제3 배리어층을 더 포함하고, 상기 제3 배리어층의 유전율은 상기 제2 배리어층의 유전율보다 작을 수 있다.
또한, 일 실시예에 따른 표시 장치는 제1 베이스 기판, 상기 제1 베이스 기판 상에 배치된 제1 배리어층, 상기 제1 배리어층 상에 배치되며, 불소(F), 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se), 아르곤(Ar) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트를 포함하는 제1 서브 기판, 상기 제1 서브 기판 상에 배치되는 제2 베이스 기판, 상기 제2 베이스 기판 상에 배치되는 제2 배리어층, 상기 제2 배리어층 상에 배치되는 제2 버퍼층, 상기 제2 버퍼층 상에 배치되는 제1 버퍼층, 상기 제1 버퍼층 상에 배치되는 적어도 하나의 트랜지스터, 및 상기 적어도 하나의 트랜지스터 상에 배치된 유기 발광 다이오드를 포함하며, 상기 제1 서브 기판의 일면은 상기 제1 배리어층과 접하고 타면은 상기 제2 베이스 기판과 접하며, 상기 제1 서브 기판의 유전율은 상기 제1 배리어층 및 상기 제2 베이스 기판보다 작을 수 있다.
상기 제1 배리어층은 유전율이 5 이상이며, SiON, SiNx, Al2O3, ZrO2, HfO2, TiO2 및 TaO2 중 선택된 어느 하나 이상을 포함할 수 있다.
상기 제2 배리어층 및 상기 제1 버퍼층 중 적어도 하나 이상은 유전율이 5 이상이며, SiON, SiNx, Al2O3, ZrO2, HfO2, TiO2 및 TaO2 중 선택된 어느 하나 이상을 포함할 수 있다.
상기 제1 서브 기판의 유전율은 2 내지 3.8일 수 있다.
일 실시예에 따른 표시 장치는 제1 베이스 기판, 상기 제1 베이스 기판 상에 배치되며, 불소(F), 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se), 아르곤(Ar) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트를 포함하는 제1 서브 기판, 상기 제1 서브 기판 상에 배치되는 제1 배리어층, 상기 제1 배리어층 상에 배치되며, 불소(F), 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se), 아르곤(Ar) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트를 포함하는 제2 서브 기판, 상기 제2 서브 기판 상에 배치되는 제2 배리어층, 상기 제2 배리어층 상에 배치되는 제2 버퍼층, 상기 제2 버퍼층 상에 배치되는 제1 버퍼층, 상기 제1 버퍼층 상에 배치되는 적어도 하나의 트랜지스터, 및 상기 적어도 하나의 트랜지스터 상에 배치된 유기 발광 다이오드를 포함하며, 상기 제1 배리어층의 일면은 상기 제1 서브 기판과 접하고 타면은 상기 제2 서브 기판과 접하며, 상기 제1 배리어층의 유전율은 상기 제1 서브 기판 및 상기 제2 서브 기판보다 클 수 있다.
상기 제2 배리어층은 유전율이 5 이상이며, SiON, SiNx, Al2O3, ZrO2, HfO2, TiO2 및 TaO2 중 선택된 어느 하나 이상을 포함할 수 있다.
상기 제1 버퍼층은 유전율이 5 이상이며, SiON, SiNx, Al2O3, ZrO2, HfO2, TiO2 및 TaO2 중 선택된 어느 하나 이상을 포함할 수 있다.
상기 제1 배리어층과 상기 제2 서브 기판 사이에 배치된 제3 배리어층, 및 상기 제2 배리어층과 상기 제2 버퍼층 사이에 배치된 제4 배리어층을 더 포함하며, 상기 제3 배리어층 및 상기 제4 배리어층은 상기 제1 배리어층 및 상기 제2 배리어층보다 유전율이 작을 수 있다.
또한, 일 실시예에 따른 표시 장치는 제1 베이스 기판, 상기 제1 베이스 기판 상에 배치되는 제1 배리어층, 상기 제1 배리어층 상에 배치되는 제2 베이스 기판, 상기 제2 베이스 기판 상에 배치되며, 불소(F), 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se), 아르곤(Ar) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트를 포함하는 제1 서브 기판, 상기 제1 서브 기판 상에 배치되는 제2 배리어층, 상기 제2 배리어층 상에 배치되는 제2 버퍼층, 상기 제2 버퍼층 상에 배치되는 제1 버퍼층, 상기 제1 버퍼층 상에 배치되는 적어도 하나의 트랜지스터, 및 상기 적어도 하나의 트랜지스터 상에 배치된 유기 발광 다이오드를 포함하며, 상기 제1 서브 기판은 상기 제2 배리어층과 접하며, 상기 제1 서브 기판과 상기 제2 배리어층 각각의 유전율과 비저항은 하기 관계식을 만족시킬 수 있다.
[관계식]
ε1р1 ≠ ε2р2
상기 관계식에서 ε1은 제1 서브 기판의 유전율이고 р1은 제1 서브 기판의 비저항이며, ε2는 제2 배리어층의 유전율이고 р2는 제2 배리어층의 비저항이다.
상기 제1 서브 기판의 상기 ε1р1 값은 상기 제2 배리어층의 상기 ε2р2 값보다 클 수 있다.
상기 제1 서브 기판의 유전율은 2 내지 3.8이고, 상기 제2 배리어층의 유전율은 5 이상일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 서브 기판에 도펀트를 포함하고 배리어층에 서브 기판보다 높은 유전율을 가진 재료를 포함함으로써, 서브 기판과 배리어층 계면에서 발생할 수 있는 전자 차징 및 계면 분극 현상을 저감할 수 있다.
또한, 실시예에 따른 표시 장치에 의하면, 박막 트랜지스터의 전기적 특성을 개선하여 화면의 잔상을 저감하여 표시 품질을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 일 실시예에 따른 표시 패널의 일 예를 보여주는 평면도이다.
도 3은 도 2의 서브 화소의 일 예를 보여주는 회로도이다.
도 4는 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 5는 불소를 포함하는 폴리이미드 박막과 불소를 포함하지 않는 폴리이미드 박막의 유전율을 나타낸 그래프이다.
도 6은 폴리이미드 박막에 불소를 도핑한 시간에 따른 표면 전도도를 나타낸 그래프이다.
도 7은 폴리이미드 박막에 도핑한 시간에 따른 벌크 전도도를 나타낸 그래프이다.
도 8은 제2 배리어층과 제1 서브 기판을 확대하여 나타낸 단면도이다.
도 9는 제2 배리어층과 제1 서브 기판을 개략적으로 나타낸 개략도이다.
도 10은 일 실시예에 따른 표시 장치의 다른 예를 나타낸 단면도이다.
도 11은 일 실시예에 따른 표시 장치의 또 다른 예를 나타낸 단면도이다.
도 12는 일 실시예에 따른 표시 장치의 또 다른 예를 나타낸 단면도이다.
도 13은 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 14는 다른 실시예에 따른 표시 장치의 다른 예를 나타낸 단면도이다.
도 15는 다른 실시예에 따른 표시 장치의 또 다른 예를 나타낸 단면도이다.
도 16은 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 17은 또 다른 실시예에 따른 표시 장치의 다른 예를 나타낸 단면도이다.
도 18은 또 다른 실시예에 따른 표시 장치의 또 다른 예를 나타낸 단면도이다.
도 19는 또 다른 실시예에 따른 표시 장치의 또 다른 예를 나타낸 단면도이다.
도 20은 또 다른 실시예에 따른 표시 장치의 또 다른 예를 나타낸 단면도이다.
도 21은 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 22는 또 다른 실시예에 따른 표시 장치의 다른 예를 나타낸 단면도이다.
도 23은 또 다른 실시예에 따른 표시 장치의 또 다른 예를 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다. 도 2는 일 실시예에 따른 표시 패널의 일 예를 보여주는 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(100)을 기준으로 상부 방향, 즉 제3 방향(DR3) 일측을 가리키고, “하부”, “바텀”, “하면”은 표시 패널(100)을 기준으로 하부 방향, 즉 제3 방향(DR3)의 타측을 가리킨다.
표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 표시 장치(10)는 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치, 및 마이크로 LED 표시 장치 중 어느 하나일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 패널(100), 표시 구동부(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(DR1)의 단변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않으며, 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 서브 화소(SP)들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(100)이 곡면부를 포함하는 경우, 표시 영역(DA)은 곡면부에 배치될 수 있다. 이 경우, 곡면부에서도 표시 패널(100)의 영상이 보일 수 있다.
표시 영역(DA)에는 서브 화소(SP)들 뿐만 아니라, 서브 화소(SP)들에 접속되는 스캔 배선(SL)들, 발광 배선(EL)들, 데이터 배선(DL)들, 및 제1 구동 전압 배선(VDDL)들이 배치될 수 있다. 스캔 배선(SL)들과 발광 배선(EL)들은 제1 방향(DR1)으로 나란하게 형성되고, 데이터 배선(DL)들은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 나란하게 형성될 수 있다. 제1 구동 전압 배선(VDDL)들은 표시 영역(DA)에서 제2 방향(DR2)으로 나란하게 형성될 수 있다. 표시 영역(DA)에서 제2 방향(DR2)으로 나란하게 형성된 제1 구동 전압 배선(VDDL)들은 비표시 영역(NDA)에서 서로 연결될 수 있다.
서브 화소(SP)들 각각은 스캔 배선(SL)들 중 적어도 어느 하나, 데이터 배선(DL)들 중 어느 하나, 발광 배선(EL)들 중 적어도 하나, 제1 구동 전압 배선(VDDL)들 중 어느 하나에 접속될 수 있다. 도 2에서는 설명의 편의를 위해 서브 화소(SP)들 각각이 2 개의 스캔 배선(SL)들, 1 개의 데이터 배선(DL), 1 개의 발광 배선(EL), 및 제1 구동 전압 배선(VDDL)에 접속된 것을 예시하였지만, 이에 한정되지 않는다. 예를 들어, 서브 화소(SP)들 각각은 2 개의 스캔 배선(SL)들이 아닌 3 개의 스캔 배선(SL)들에 접속될 수도 있다.
서브 화소(SP)들 각각은 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다. 구동 트랜지스터는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터와 적어도 하나의 트랜지스터는 박막 트랜지스터(thin film transistor, TFT)일 수 있다. 발광 소자는 구동 트랜지스터의 구동 전류에 따라 발광할 수 있다. 발광 소자는 애노드 전극, 유기 발광층, 및 캐소드 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(100)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 배선(SL)들에 스캔 신호들을 인가하기 위한 스캔 구동부(410), 및 데이터 배선(DL)들에 접속되는 패드(DP)들이 배치될 수 있다. 패드(DP)들 상에는 회로 보드(300)가 부착되므로, 패드(DP)들은 표시 패널(100)의 일 측 가장자리, 예를 들어 표시 패널(100)의 하 측 가장자리에 배치될 수 있다.
스캔 구동부(410)는 복수의 제1 스캔 제어 배선(SCL1)들을 통해 표시 구동부(200)에 연결될 수 있다. 스캔 구동부(410)는 복수의 제1 스캔 제어 배선(SCL1)들을 통해 패드(DP)들로부터 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동부(410)는 스캔 제어 신호에 따라 스캔 신호들을 생성하고, 스캔 신호들을 스캔 배선(SL)들에 순차적으로 출력할 수 있다. 스캔 구동부(410)의 스캔 신호들에 의해 데이터 전압들이 공급될 서브 화소(SP)들이 선택되며, 선택된 서브 화소(SP)들에 데이터 전압들이 공급된다.
발광 제어 구동부(420)는 복수의 제2 스캔 제어 배선들(SCL2)을 통해 표시 구동부(200)에 연결될 수 있다. 발광 제어 구동부(420)는 복수의 제2 스캔 제어 배선들(SCL2)을 통해 패드(DP)들로부터 발광 제어 신호를 입력 받을 수 있다. 발광 제어 구동부(420)는 발광 제어 신호에 따라 발광 제어 신호들을 생성하고, 발광 제어 신호들을 발광 배선(EL)들에 순차적으로 출력할 수 있다.
도 2에서는 스캔 구동부(410)가 표시 영역(DA)의 일 측 바깥쪽에 배치되고, 발광 제어 구동부(420)는 표시 영역(DA)의 타 측 바깥쪽에 배치되는 것을 예시하였으나, 이에 한정되지 않는다. 스캔 구동부(410)와 발광 제어 구동부(420) 모두 표시 영역(DA)의 일 측 바깥쪽에만 배치되거나, 표시 영역(DA)의 양 측 바깥쪽에 배치될 수 있다.
표시 구동부(200)는 외부로부터 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 표시 구동부(200)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 데이터 배선(DL)들에 공급한다. 표시 구동부(200)는 제1 스캔 제어 배선(SCL1)들을 통해 스캔 구동부(410)의 동작 타이밍을 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 표시 구동부(200)는 제2 스캔 제어 배선(SCL2)들을 통해 발광 제어 구동부(420)의 동작 타이밍을 제어하기 위한 발광 제어 신호를 생성하여 공급한다. 또한, 표시 구동부(200)는 제1 구동 전압 배선(VDDL)에 제1 구동 전압을 공급할 수 있다.
표시 구동부(200)는 집적회로(integrated circuit, IC)로 형성되어 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다. 또는, 표시 구동부(200)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 직접 부착될 수도 있다.
회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드(DP)들 상에 부착될 수 있다. 이로 인해, 회로 보드(300)의 리드 배선들은 패드(DP)들에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 3은 도 2의 서브 화소의 일 예를 보여주는 회로도이다.
도 3에서는 표시 장치의 일 서브 화소(SP)의 회로는 유기 발광 다이오드(180), 복수의 트랜지스터(T1~T7) 및 커패시터(C1)를 포함할 수 있다. 일 서브 화소의 회로에는 데이터 배선(Dj), 제1 스캔 배선(Sa), 제2 스캔 배선(Sb), 제3 스캔 배선(Sc), 발광 배선(Ek), 제1 구동 전압 배선(VDDL), 제2 구동 전압 배선(VSSL), 및 초기화 전압 배선(VIL)이 연결될 수 있다.
유기 발광 다이오드(180)는 애노드 전극 및 캐소드 전극을 포함할 수 있다. 커패시터(C1)는 제1 전극 및 제2 전극을 포함할 수 있다.
복수의 트랜지스터는 제1 내지 제7 트랜지스터(T1~T7)를 포함할 수 있다. 각 트랜지스터(T1~T7)는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 각 트랜지스터(T1~T7)의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고 다른 하나는 드레인 전극일 수 있다.
각 트랜지스터(T1~T7)는 박막 트랜지스터일 수 있다. 각 트랜지스터(T1~T7)는 PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나일 수 있다. 일 실시예에서, 구동 트랜지스터인 제1 트랜지스터(T1), 데이터 전달 트랜지스터인 제2 트랜지스터(T2), 제1 발광 제어 트랜지스터인 제5 트랜지스터(T5), 제2 발광 제어 트랜지스터인 제6 트랜지스터(T6) 및 제2 초기화 트랜지스터인 제7 트랜지스터(T7)는 PMOS 트랜지스터이다. 반면, 보상 트랜지스터인 제3 트랜지스터(T3) 및 제1 초기화 트랜지스터인 제4 트랜지스터(T4)는 NMOS 트랜지스터이다. PMOS 트랜지스터와 NMOS 트랜지스터는 그 특성이 상이한데, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 턴오프 특성이 상대적으로 우수한 NMOS 트랜지스터로 형성함으로써, 유기발광 다이오드(OLED)의 발광 기간 중에 구동 전류가 누설되는 것을 감소시킬 수 있다.
이하, 각 구성에 대해 상세히 설명한다.
제1 트랜지스터(T1)의 게이트 전극은 커패시터(C1)의 제1 전극과 연결된다. 제1 트랜지스터(T1)의 제1 전극은 제6 트랜지스터(T6)를 경유하여 제1 구동 전압 배선(VDDL) 단자와 연결된다. 제1 트랜지스터(T1)의 제2 전극은 제5 트랜지스터(T5)를 경유하여 유기 발광 다이오드(180)의 애노드 전극과 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 유기 발광 다이오드(180)에 구동 전류를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 제2 스캔 배선(Sb) 단자와 연결된다. 제2 트랜지스터(T2)의 제1 전극은 데이터 배선(Dj) 단자와 연결된다. 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 제1 구동 전압 배선(VDDL) 단자와 연결된다. 제2 트랜지스터(T2)는 제2 스캔 배선(Sb)에 인가되는 신호에 따라 턴온되어 데이터 배선(Dj)을 통해 인가되는 데이터 신호를 제1 트랜지스터(T1)의 제1 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)의 게이트 전극은 제1 스캔 배선(Sa) 단자에 연결된다. 제3 트랜지스터(T3)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 유기 발광 다이오드(180)의 애노드 전극과 연결된다. 제3 트랜지스터(T3)의 제2 전극은 커패시터(C1)의 제1 전극, 제4 트랜지스터(T4)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다. 제3 트랜지스터(T3)는 제1 스캔 배선(Sa)의 신호에 따라 턴온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다. 그에 따라 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 사이에 제1 트랜지스터(T1)의 문턱 전압만큼 전압차가 발생하고, 제1 트랜지스터(T1)의 게이트 전극에 문턱 전압이 보상된 데이터 신호를 공급함으로써 제1 트랜지스터(T1)의 문턱 전압 편차를 보상할 수 있다.
제4 트랜지스터(T4)의 게이트 전극은 제3 스캔 배선(Sc) 단자와 연결된다. 제4 트랜지스터(T4)의 제2 전극은 초기화 전압 배선(VIL) 단자와 연결된다. 제4 트랜지스터(T4)의 제1 전극은 커패시터(C1)의 제1 전극, 제3 트랜지스터(T3)의 제2 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결된다. 제4 트랜지스터(T4)는 제3 스캔 배선(Sc)의 신호에 따라 턴온되어 초기화 전압 배선(VIL)의 초기화 전압 신호를 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 동작을 수행한다.
제5 트랜지스터(T5)의 게이트 전극은 발광 배선(Ek) 단자와 연결된다. 제5 트랜지스터(T5)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극 및 제3 트랜지스터(T3)의 제1 전극과 연결된다. 제6 트랜지스터(T6)의 제2 전극은 유기 발광 다이오드(180)의 애노드 전극과 연결된다.
제6 트랜지스터(T6)의 게이트 전극은 발광 배선(Ek) 단자와 연결된다. 제6 트랜지스터(T6)의 제1 전극은 제1 구동 전압 배선(VDDL) 단자와 연결된다. 제6 트랜지스터(T6)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결된다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 배선(Ek)의 발광 제어 신호에 따라 동시에 턴온되고, 그에 따라 유기 발광 다이오드(180)에 구동 전류가 흐르게 된다.
제7 트랜지스터(T7)의 게이트 전극은 제2 스캔 배선(Sb) 단자와 연결된다. 제7 트랜지스터(T7)의 제1 전극은 유기 발광 다이오드(180)의 애노드 전극과 연결된다. 제7 트랜지스터(T7)의 제2 전극은 초기화 전압 배선(VIL) 단자와 연결된다. 제7 트랜지스터(T7)는 발광 배선(Ek)의 발광 제어 신호에 따라 턴온되어 유기 발광 다이오드(180)의 애노드 전극을 초기화시킨다.
본 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 제2 스캔 배선(Sb)의 신호를 인가받는 경우를 예시하였지만, 다른 실시예로 제7 트랜지스터(T7)의 게이트 전극이 발광 배선(Ek)의 발광 제어 신호를 인가받도록 화소 회로를 구성할 수도 있다.
커패시터(C1)의 제2 전극은 제1 구동 전압 배선(VDDL) 단자와 연결된다. 커패시터(C1)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 제3 트랜지스터(T3)의 제2 전극 및 제4 트랜지스터(T4)의 제1 전극에 함께 연결된다. 유기 발광 다이오드(180)의 캐소드 전극은 제2 구동 전압 배선(VSSL) 단자와 연결된다. 유기 발광 다이오드(180)는 제1 트랜지스터(T1)로부터 구동 전류를 전달받아 발광함으로써 화상을 표시한다.
제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 각각 반도체층을 포함할 수 있다. 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 몇몇은 다결정 실리콘으로 이루어진 반도체층을 포함할 수 있고, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 다른 몇몇은 산화물로 이루어진 반도체층을 포함할 수 있다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)의 반도체층들은 다결정 실리콘으로 이루어지거나 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 제1 트랜지스터(T1), 제5 트랜지스터(T5) 내지 제7 트랜지스터(T7)의 반도체층은 다결정 실리콘으로 이루어지고 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)의 반도체층은 산화물로 이루어질 수도 있다. 예를 들어, 구동 트랜지스터의 반도체층은 다결정 실리콘을 포함할 수 있고, 스위칭 트랜지스터의 반도체층은 산화물을 포함할 수 있다.
스위칭 트랜지스터의 반도체층은 스위칭 트랜지스터의 게이트 전극과 중첩하는 제1 채널 영역, 상기 제1 채널 영역의 일측에 위치한 제1 드레인 영역, 및 상기 제1 채널 영역의 타측에 위치한 제1 소스 영역을 포함할 수 있다. 구동 트랜지스터의 반도체층은 구동 트랜지스터의 게이트 전극과 중첩하는 제2 채널 영역, 상기 제2 채널 영역의 일측에 위치한 제2 드레인 영역, 및 상기 제2 채널 영역의 타측에 위치한 제2 소스 영역을 포함할 수 있다.
한편, 전술한 표시 장치(10)는 구부러지거나 휘어질 수 있는 표시 장치(10)를 구현하기 위해 플라스틱과 같은 플렉시블 물질을 포함할 수 있다. 일례로, 기판은 폴리이미드를 포함할 수 있다. 폴리이미드는 유연한 절연 기판으로 다양한 플렉시블 표시 장치의 기판으로 사용될 수 있다. 그러나, 폴리이미드를 포함하는 기판은 표면에 전자가 모여드는 차징(charging) 현상이 발생하고, 이 전자 차징으로 인해 기판에 인접한 박막 트랜지스터의 전기적 특성이 저하될 수 있다.
이하, 하기에서는 기판의 전자 차징을 개선하여 박막 트랜지스터의 특성이 저하되는 것을 방지할 수 있는 표시 장치에 대해 설명하기로 한다.
도 4는 일 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 5는 불소를 포함하는 폴리이미드 박막과 불소를 포함하지 않는 폴리이미드 박막의 유전율을 나타낸 그래프이다. 도 6은 폴리이미드 박막에 불소를 도핑한 시간에 따른 표면 전도도를 나타낸 그래프이다. 도 7은 폴리이미드 박막에 도핑한 시간에 따른 벌크 전도도를 나타낸 그래프이다. 도 8은 제2 배리어층과 제1 서브 기판을 확대하여 나타낸 단면도이다. 도 9는 제2 배리어층과 제1 서브 기판을 개략적으로 나타낸 개략도이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 베이스 기판(BSUB1) 상에 배치된 제1 배리어층(BA1), 제2 배리어층(BA2) 상에 배치된 제2 베이스 기판(BSUB2), 제2 베이스 기판(BSUB2) 상에 배치된 제1 서브 기판(SSUB1), 제1 서브 기판(SSUB1) 상에 배치된 제2 배리어층(BA2), 제2 배리어층(BA2) 상에 배치된 제2 버퍼층(BF2), 제2 버퍼층(BF2) 상에 배치된 제1 버퍼층(BF1), 제1 버퍼층(BF1) 상에 배치된 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 유기 발광 다이오드(180)를 포함할 수 있다.
구체적으로, 제1 베이스 기판(BSUB1)은 그 위에 배치되는 각 층들을 지지한다. 제1 베이스 기판(BSUB1)은 유기 발광 표시 장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 유기 발광 표시 장치가 전면 발광형인 경우 투명한 기판뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다. 제1 베이스 기판(BSUB1)은 플라스틱과 같은 플렉시블 물질을 포함할 수 있으며, 예를 들어 폴리이미드일 수 있다.
제1 베이스 기판(BSUB1) 상에 제1 배리어층(BA1)이 배치될 수 있다. 제1 배리어층(BA1)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 제1 배리어층(BA1)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 질산화물 등을 포함할 수 있다.
제1 배리어층(BA1) 상에 제2 베이스 기판(BSUB2)이 배치될 수 있다. 제2 베이스 기판(BSUB2)은 플라스틱과 같은 플렉시블 물질을 포함할 수 있으며, 예를 들어 폴리이미드일 수 있다.
제2 베이스 기판(BSUB2) 상에 제1 서브 기판(SSUB1)이 배치될 수 있다. 제1 서브 기판(SSUB1)은 후술되는 박막 트랜지스터들과 가장 인접하게 배치된 절연성 기판일 수 있다. 박막 트랜지스터의 게이트 전극에 전압이 걸리면 제1 서브 기판(SSUB1)과 제1 서브 기판(SSUB1) 상에 배치된 제2 배리어층(BA2)의 계면에서 전자가 차징(charging)되고 계면 분극(interfacial polarization) 현상이 발생할 수 있다. 이로 인해 박막 트랜지스터의 드레인 신호에 존재하는 잔류 DC 성분과 결합하여 시간이 경과해도 전자가 바이패스 되지 못해서 특정 패턴이 계속 존재하는 잔상이 발생하게 되고, 이 잔상은 특정 화면으로 스트레스 인가 후에도 신속하게 사라지지 않기 때문에 화면의 품질을 저하시키는 원인이 될 수 있다.
본 실시예에서는 2 내지 3.8의 유전율을 갖는 제1 서브 기판(SSUB1)을 형성함으로써, 전자 차징을 저감하고 계면 분극을 최소화할 수 있다.
제1 서브 기판(SSUB1)과 제2 배리어층(BA2) 사이의 계면에서 계면 분극이 유발되는 조건은 하기 관계식으로 나타날 수 있다.
[관계식]
ε1р1 ≠ ε2р2
여기서, ε1은 제1 서브 기판(SSUB1)의 유전율이고 р1는 제1 기판의 비저항이이며, ε2은 제2 배리어층(BA2)의 유전율이고 р2는 제2 배리어층(BA2)의 비저항이다.
상기 관계식을 참조하면, ε1р1 값과 ε2р2 값이 동일하지 않으면 계면 분극이 유발된다. 반대로, ε1р1 값과 ε2р2 값이 동일하면 계면 분극이 발생하지 않고 ε1р1 값과 ε2р2 값의 차이가 작아질수록 계면 분극이 점점 감소하게 된다. 일례로, 폴리이미드로 이루어지는 제1 서브 기판(SSUB1)의 유전율은 약 3.4이고 비저항은 약 1017Ω㎝일 수 있다. 실리콘 산화물로 이루어지는 제2 배리어층(BA2)의 유전율은 약 3.9이고 비저항은 약 1014 내지 1016Ω㎝일 수 있다. 상기 관계식에 대입해보면, 제1 서브 기판(SSUB1)의 ε1р1 값이 제2 배리어층(BA2)의 ε2р2 값보다 클 수 있다. 따라서, 본 실시예에서는 제1 서브 기판(SSUB1)의 유전율을 낮춰, 제1 서브 기판(SSUB1)의 ε1р1 값과 제2 배리어층(BA2)의 ε2р2 값의 차이를 줄여 계면 분극을 최소화할 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라서, 제1 서브 기판(SSUB1)의 ε1р1 값이 제2 배리어층(BA2)의 ε2р2 값보다 작을 수도 있다.
일 실시예에서는, 제1 서브 기판(SSUB1)의 유전율이 제2 배리어층(BA2)의 유전율보다 작을 수 있다. 제1 서브 기판(SSUB1)의 유전율을 낮추기 위해, 제1 서브 기판(SSUB1)은 불소(F), 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트를 포함할 수 있다.
도 5를 참조하면, 상기 도펀트 중 하나인 불소를 도핑한 폴리이미드 박막과 불소를 도핑하지 않은 폴리이미드 박막의 측정 주파수에 따른 유전율을 보여주고 있다. 불소를 도핑하지 않은 폴리이미드 박막(A)은 1 내지 1000KHz의 주파수 범위에서 대략 3.5의 유전율을 나타내고 있다. 반면, 불소를 도핑한 폴리이미드 박막(PI 5a, PI 5b, PI 5c)들은 약 2.4 내지 3의 유전율을 나타내었다. 이를 통해, 불소를 포함하는 폴리이미드 박막은 유전율이 저감되는 것으로 나타났다. 따라서, 본 실시예에서는 제1 서브 기판(SSUB1)에 불소를 포함하여 유전율을 낮출 수 있다. 몇몇 실시예에서 불소 외에 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트를 포함할 수도 있다.
예를 들어, 본 실시예에서는 제1 서브 기판(SSUB1)에 불소를 포함하여 제1 서브 기판(SSUB1)의 전도도(conductivity)를 증가시킬 수 있다. 제1 서브 기판(SSUB1)의 전도도가 증가하면 제1 서브 기판(SSUB1)에 차징된 전자들이 잘 빠질(discharging) 수 있고, 트랜지스터의 전기장(electric field)를 제어할 수도 있다.
도 6 및 도 7을 참조하면, 폴리이미드 박막에 불소를 도핑하는 시간에 따른 폴리이미드 박막의 표면 전도도와 벌크 전도도를 보여주고 있다. 표면 전도도는 폴리이미드 박막의 표면의 일 지점과 타 지점에서의 전도도를 측정한 것이고, 벌크 전도도는 폴리이미드 박막의 상면의 일 지점과 하면의 타 지점에서의 전도도를 측정한 것이다.
도 6 및 도 7에 나타난 바와 같이, 폴리이미드 박막에 불소를 도핑하는 시간이 증가할수록 폴리이미드 박막의 표면 전도도 및 벌크 전도도가 증가하는 것으로 나타나고 있다. 이를 통해, 폴리이미드 박막에 불소가 포함되면 폴리이미드 박막의 전도도가 향상되는 것으로 나타났다. 본 실시예에서는 제1 서브 기판(SSUB1)에 불소(F), 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트를 포함시킴으로써, 제1 서브 기판(SSUB1)의 전도도를 증가시켜 전자 차징을 저감할 수 있다.
일 실시예에서 제1 서브 기판(SSUB1)에 불소(F), 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트를 포함시키는 방법으로는 합성 방법과 표면처리 방법을 이용할 수 있다.
먼저, 합성 방법을 이용하여 제1 서브 기판(SSUB1)에 불소를 포함시키는 방법은 다음과 같다.
폴리이미드의 합성은 하기 반응식과 같이, 이무수물(dianhydride) 단량체와 디아민(diamine) 단량체를 용매에 넣고 축합 중합하여 카르복시기를 가지는 폴리아미드인 폴리아믹산을 제조하고, 수득된 폴리아믹산을 고온에서 이미드화(탈수반응)시키면 폴리이미드가 제조된다.
[반응식]
Figure pat00001
일 실시예에서는 불소를 포함하는 이무수물 단량체 또는 불소를 포함하는 디아민 단량체를 이용하여 폴리이미드를 합성하여 제조할 수 있다. 폴리아믹산을 제조한 후 포로젠 화합물을 혼합할 수 있다.
불소를 포함하는 이무수물 단량체로는 1,1,1,3,3,3-헥사플루오로-2,2-비스(3,4-디카르폭시페닐)프로판 이무수물(1,1,1,3,3,3-hexafluoro-2,2-bis(3 ,4- dicarboxyphenyl)propane dianhydride)을 예로 들 수 있고, 불소를 포함하는 디아민 단량체로는 2-플루오로-1,4-벤젠디아민(2-fluoro-1,4-benzenediamine), 2,2-비스(4-아미노페닐)헥사플루오로프로판(2,2-bis(4-aminophenyl)hexafluoropropane), 2,2-비스[4-(4-아미노페녹시)페닐]헥사플루오로프로판(2,2-bis[4-(4-aminophenoxy)phenyl]hexafluoropropane) 등을 예로 들 수 있다.
몇몇 다른 실시예에서는 이무수물 단량체, 디아민 단량체 그리고 불소를 포함하는 화합물을 첨가하여 용매에 넣고 합성하여 폴리이미드를 제조할 수 있다. 불소를 포함하는 화합물은 예를 들어 R-CF3의 작용기를 가진 화합물을 포함할 수 있다. 몇몇 또 다른 실시예에서는 폴리아믹산을 제조한 후에 불소를 포함하는 화합물을 첨가하여 폴리이미드를 제조할 수도 있다.
전술한 합성 방법에서는 불소를 포함시키는 것을 예로 설명하였으나, 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트 등도 동일한 방법으로 포함시킬 수 있다. 또한, 합성 방법에서는 도펀트가 제1 서브 기판(SSUB1) 전체에 균일하게 분포될 수 있으므로, 도펀트의 농도가 제1 서브 기판(SSUB1) 전체적으로 균일할 수 있다.
상기 표면처리 방법을 이용하여 제1 서브 기판(SSUB1)에 불소를 포함시키는 방법으로는 가스 표면 처리, 플라즈마 처리 및 이온 주입 중 어느 하나일 수 있다. 예를 들어, 가스 표면 처리는 약 55℃의 온도에서 박막이 형성된 기판에 N2와 F2 가스 또는 BF3 가스를 주입하여, 제1 서브 기판(SSUB1)에 불소 또는 붕소를 주입시킬 수 있다. 플라즈마 처리는 제1 서브 기판(SSUB1)이 형성된 기판에 불소를 포함하는 CF4 또는 SF6 가스 또는 보론을 포함하는 BF3 가스를 이용하여 플라즈마 처리할 수 있다. 이온 주입 방법은 BF3 가스를 이용하여 이온 주입하고 레이저를 이용하여 활성화할 수 있다.
도 8을 참조하면, 전술한 표면 처리 방법은 제1 서브 기판(SSUB1)의 표면에서 도펀트를 주입하기 때문에 제1 서브 기판(SSUB1) 내에서 농도 구배를 이룰 수 있다. 일 실시예에서 제1 서브 기판(SSUB1) 내에서 제2 배리어층(BA2)과 접하는 상면으로부터 하면으로 갈수록 상기 도펀트의 농도가 감소할 수 있다. 다만, 이에 제한되지 않으며, 도펀트 주입 공정에 따라, 제1 서브 기판(SSUB1)의 상면과 하면보다 내부에서 도펀트의 농도가 가장 클 수도 있다.
한편, 제1 서브 기판(SSUB1) 상에 접하는 제2 배리어층(BA2)이 배치될 수 있다. 전술한 바와 같이, 제2 배리어층(BA2)은 제1 서브 기판(SSUB1)과 접하는 계면을 형성하는 것으로, 제1 서브 기판(SSUB1)과 제2 배리어층(BA2)의 계면에서 전자 차징 및 계면 분극 현상이 발생할 수 있다.
본 실시예에서는 전자 차징 및 계면 분극 현상을 저감시키기 위해 제2 배리어층(BA2)의 유전율을 증가시킬 수 있다. 전술한 관계식의 설명에서 살펴보았듯이, 제1 서브 기판(SSUB1)의 ε1р1 값이 제2 배리어층(BA2)의 ε2р2 값보다 클 수 있다. 따라서, 본 실시예에서는 제1 서브 기판(SSUB1)의 유전율을 낮추는 것뿐만 아니라, 제2 배리어층(BA2)의 ε2р2 값을 증가시키기 위해 제2 배리어층(BA2)의 유전율을 높일 수 있다. 따라서, 제1 서브 기판(SSUB1)의 ε1р1 값과 제2 배리어층(BA2)의 ε2р2 값의 차이를 줄여 계면 분극을 최소화할 수 있다.
일 실시예에서, 제2 배리어층(BA2)의 유전율을 높이기 위해, 제2 배리어층(BA2)은 유전율이 높은 재료로 형성할 수 있다. 제2 배리어층(BA2)은 실리콘 산질화물(SiON), 실리콘 질화물(SiNx), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 티타늄 산화물(TiO2) 및 탄탈륨 산화물(TaO2) 중 선택된 어느 하나를 포함할 수 있다. 제2 배리어층(BA2)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제2 배리어층(BA2)의 유전율이 증가되면 반대로 비저항이 감소될 수 있다. 비저항과 전도도는 역수의 관계에 있으므로, 제2 배리어층(BA2)의 비저항이 감소하면 전도도는 증가할 수 있다. 예를 들어, 실리콘 질화물과 알루미늄 산화물은 각각 비저항이 약 1014Ω㎝ 미만이고 지르코늄 산화물은 비저항이 약 107 내지 1010Ω㎝이다.
도 9에 도시된 바와 같이, 제2 배리어층(BA2)의 전도도가 증가하면 제1 서브 기판(SSUB1)과의 계면에 차징된 전자들을 분산시킬 수 있다. 따라서, 본 실시예에서는 제2 배리어층(BA2)의 유전율을 증가시켜 전도도를 증가시킴으로써, 전자 차징을 저감할 수 있다.
한편, 제2 배리어층(BA2) 상에 제2 버퍼층(BF2)이 배치될 수 있다. 제2 버퍼층(BF2)은 후술되는 다결정 실리콘 반도체층(105)에 수소를 공급하는 역할을 한다. 제2 버퍼층(BF2)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 질산화물 등을 포함할 수 있으며 바람직하게는 실리콘 질화물을 포함할 수 있다.
제2 버퍼층(BF2) 상에 제1 버퍼층(BF1)이 배치될 수 있다. 제1 버퍼층(BF1)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 질산화물 등을 포함할 수 있다.
제1 버퍼층(BF1) 상에 다결정 실리콘 반도체층(105)이 배치될 수 있다. 다결정 실리콘 반도체층(105)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)　등으로 이루어질 수 있다.　이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
다결정 실리콘 반도체층(105)은 제2 게이트 전극(121)과 두께 방향 즉 제3 방향(DR3)에서 중첩 배치된 제2 채널 영역, 상기 제2 채널 영역의 일측에 위치한 제2 드레인 영역, 및 상기 제2 채널 영역의 타측에 위치한 제2 소스 영역을 포함할 수 있다.
다결정 실리콘 반도체층(105) 상에 하부 게이트 절연층(111)이 배치될 수 있다. 하부 게이트 절연층(111)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 하부 게이트 절연층(111)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 하부 게이트 절연층(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 하부 게이트 절연층(111)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
하부 게이트 절연층(111) 상에 제1 도전층(120)이 배치될 수 있다. 제1 도전층(120)은 제2 게이트 전극(121)을 포함할 수 있다. 제1 도전층(120)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(120)은 단일막 또는 다층막일 수 있다.
제2 게이트 전극(121)을 포함하는 제1 도전층(120) 상에 상부 게이트 절연층(112)이 배치될 수 있다. 상부 게이트 절연층(112)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 상부 게이트 절연층(112)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 상부 게이트 절연층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 상부 게이트 절연층(112)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
상부 게이트 절연층(112) 상에 제2 도전층(130)이 배치될 수 있다. 제2 도전층(130)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(130)은 단일막 또는 다층막일 수 있다.
제2 도전층(130)은 제1 하부 게이트 전극(131), 및 커패시터 전극(133)을 포함할 수 있다. 제1 하부 게이트 전극(131)은 산화물 반도체층(145)의 상기 제1 채널 영역과 두께 방향에서 중첩 배치될 수 있고, 커패시터 전극(133)은 다결정 실리콘 반도체층(105)의 상기 제2 채널 영역과 두께 방향에서 중첩 배치될 수 있다.
제2 도전층(130) 상에 하부 층간 절연층(113)이 배치될 수 있다. 하부 층간 절연층(113)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 하부 층간 절연층(113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 하부 층간 절연층(113)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
하부 층간 절연층(113) 상에 산화물 반도체층(145)이 배치될 수 있다. 산화물 반도체층(145)은 산화물을 포함하여 이루어질 수 있다. 상기 산화물은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 혹은 이들의 조합에서 선택된 하나 이상의 산화물을 포함할 수 있다. 상기 산화물은 인듐-갈륨-아연　산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석　산화물(ZTO, Zinc Tin Oxide), 인듐-주석　산화물(IZO, Indium Tin Oxide) 등 중 적어도 하나를 포함하여 이루어질 수 있다.
산화물 반도체층(145) 상에 제1 게이트 절연층(114)이 배치될 수 있다. 제1 게이트 절연층(114)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 게이트 절연층(114)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 게이트 절연층(114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 게이트 절연층(114)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
산화물 반도체층(145)의 제1 소스 영역, 및 제1 드레인 영역의 상면의 일부는 각각 제1 게이트 절연층(114)에 의해 노출될 수 있다. 제1 게이트 절연층(114)은 산화물 반도체층(145)의 제1 채널 영역에 두께 방향으로 중첩 배치되고, 제1 소스 영역, 및 제1 드레인 영역과 중첩하지 않도록 배치될 수 있다.
제1 게이트 절연층(114) 상에 제2 도전층(150)이 배치될 수 있다. 제2 도전층(150)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(150)은 단일막 또는 다층막일 수 있다.
제2 도전층(150)은 제1 상부 게이트 전극(151)을 포함할 수 있다. 제1 상부 게이트 전극(151)은 제1 게이트 절연층(114)과 두께 방향에서 중첩 배치될 수 있다.
일 실시예에서, 스위칭 트랜지스터의 게이트 전극은 제1 상부 게이트 전극(151)과 제1 하부 게이트 전극(131)을 포함하는 더블 게이트 전극일 수 있다. 제1 상부 게이트 전극(151)과 제1 하부 게이트 전극(131)은 전기적으로 연결될 수 있다. 커패시터 전극(133)과 제2 게이트 전극(121)은 이들 사이에 상부 게이트 절연층(112)을 개재하여 커패시터를 형성할 수 있다.
제2 도전층(150) 상에는 상부 층간 절연층(115)이 배치될 수 있다. 상부 층간 절연층(115)은 제1 상부 게이트 전극(151), 제1 게이트 절연층(114)의 측면 및 상기 제1 소스 영역과 상기 제1 드레인 영역의 노출된 상기 산화물 반도체층의 상면을 커버할 수 있다. 상부 층간 절연층(115)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 상부 층간 절연층(115)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 상부 층간 절연층(115)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
상부 층간 절연층(115) 상에는 제4 도전층(160)이 배치될 수 있다. 제4 도전층(160)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제4 도전층(160)은 단일막 또는 다층막일 수 있다.
제4 도전층(160)은 제1 소스 전극(161), 제1 드레인 전극(163), 제2 소스 전극(164) 및 제2 드레인 전극(165)을 포함할 수 있다. 제4 도전층(160)은 제1 연결 전극(163)을 더 포함할 수 있다.
제1 소스 전극(161) 및 제1 드레인 전극(163)은 상부 층간 절연층(115)을 관통하는 콘택홀(CNT1, CNT2)을 통해 각각 산화물 반도체층(145)의 상기 제1 소스 영역 및 제1 드레인 영역과 연결되고, 제2 소스 전극(164) 및 제2 드레인 전극(165)은 상부 층간 절연층(115), 하부 층간 절연층(113), 및 게이트 절연층(111, 112)을 관통하는 콘택홀(CNT4, CNT5)을 통해 각각 다결정 실리콘 반도체층(105)의 상기 제2 소스 영역 및 제2 드레인 영역과 연결될 수 있다.
제1 연결 전극(163)은 상부 층간 절연층(115)을 관통하는 제3 콘택홀(CNT3)을 통해 제1 상부 게이트 전극(151)과 연결될 수 있다. 제1 연결 전극(163)은 제1 상부 게이트 전극(151)과 전기적으로 연결됨으로써, 제1 상부 게이트 전극(151)의 저항을 낮출 수 있다.
제4 도전층(160) 상에 제1 비아층(116)이 배치될 수 있다. 제1 비아층(116)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제1 비아층(116)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 비아층(116) 상에는 제5 도전층(170)이 배치될 수 있다. 제5 도전층(170)은 제2 연결 전극(171)을 포함할 수 있다. 제5 도전층(170)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제5 도전층(170)은 단일막 또는 다층막일 수 있다.
제2 연결 전극(171)은 제1 비아층(116)을 일부 관통하여 제2 드레인 전극(165)의 상면을 노출하는 제6 콘택홀(CNT6)을 통해 제2 드레인 전극(165)과 연결될 수 있다.
제1 비아층(116) 상에 애노드 전극(181)이 배치될 수 있다. 애노드 전극(181)은 제1 비아층(116)을 관통하는 콘택홀을 통해 제2 연결 전극(171)과 연결될 수 있다. 애노드 전극(181)은 각 서브 화소(도 2의 'SP')마다 분리되어 배치될 수 있다.
애노드 전극(181) 상에 뱅크층(118)이 배치될 수 있다. 뱅크층(118)은 애노드 전극(181)을 부분적으로 노출하는 개구부(OP)를 포함할 수 있다. 뱅크층(118)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 뱅크층(118)은 포토 레지스트, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
애노드 전극(181) 상면 및 뱅크층(118)의 개구부(OP) 내에 유기 발광층(182)이 배치될 수 있다. 유기 발광층(182)과 뱅크층(118) 상에는 캐소드 전극(183)이 배치될 수 있다. 캐소드 전극(183)은 복수의 화소에 걸쳐 배치된 공통 전극일 수 있다.
화소 전극(AN0), 유기 발광층(182), 및 캐소드 전극(183)은 유기 발광 다이오드(180)를 구성할 수 있다.
캐소드 전극(183) 상에 봉지층(190)이 배치될 수 있다. 봉지층(190)은 유기 발광 다이오드(180)를 덮을 수 있다. 봉지층(190)은 무기막과 유기막이 교대로 적층된 적층막일 수 있다. 예컨대, 봉지층(190)은 순차 적층된 제1 봉지 무기막(191), 봉지 유기막(192), 및 제2 봉지 무기막(193)을 포함할 수 있다.
상기와 같이, 일 실시예에 따른 표시 장치는 제1 서브 기판(SSUB1)의 유전율을 낮추고 제2 배리어층(BA2)의 유전율을 높임으로써, 서로 접하는 제1 서브 기판(SSUB1)과 제2 배리어층(BA2)의 계면에서 전자 차징 및 계면 분극 현상을 저감시킬 수 있다.
도 10은 일 실시예에 따른 표시 장치의 다른 예를 나타낸 단면도이다. 도 11은 일 실시예에 따른 표시 장치의 또 다른 예를 나타낸 단면도이다. 도 12는 일 실시예에 따른 표시 장치의 또 다른 예를 나타낸 단면도이다.
도 10을 참조하면, 일 실시예에 따른 표시 장치의 다른 예에서는 도 4의 실시예에서 추가적으로 유전율이 높은 재료로 제1 버퍼층(BF1)을 형성하여, 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킬 수 있다. 다결정 실리콘 반도체층(105)과 접하는 하부에 제1 버퍼층(BF1)이 배치될 수 있다. 제1 버퍼층(BF1)은 다결정 실리콘 반도체층(105)에 접하여 배치되기 때문에 제1 버퍼층(BF1)에 전자 차징이 발생하면 박막 트랜지스터의 특성에 크게 영향을 미칠 수 있다.
일 실시예에서 제1 버퍼층(BF1)은 전술한 제2 배리어층(BA2)과 동일하게 유전율이 높은 재료로 형성하여, 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킬 수 있다. 제1 버퍼층(BF1)의 전도도가 증가하면 제1 버퍼층(BF1)에 차징된 전자들을 분산시킬 수 있다. 따라서, 본 실시예에서는 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킴으로써, 전자 차징을 저감할 수 있다.
또한, 도 11을 참조하면, 일 실시예에 따른 표시 장치의 또 다른 예에서는 도 4의 실시예에서 추가적으로 제2 배리어층(BA2)과 제2 버퍼층(BF2) 사이에 제3 배리어층(BA3)을 더 포함할 수 있다.
제3 배리어층(BA3)은 전술한 제1 배리어층(BA1)과 동일하게 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 제3 배리어층(BA3)은 실리콘 산화물 등을 포함할 수 있다. 제3 배리어층(BA3)은 서로 접하는 제2 배리어층(BA2)보다 유전율이 낮은 재료로 이루어짐으로써, 절연성이 낮아진 제2 배리어층(BA2)의 절연성을 보충할 수 있다. 몇몇 실시예에서 불소 등을 포함한 제1 서브 기판(SSUB1)으로부터 불소 등의 이온이 확산되는 것을 방지하기 위해, 제2 배리어층(BA2) 상에 제3 배리어층(BA3)을 추가로 구비할 수 있다.
또한, 도 12를 참조하면, 일 실시예에 따른 표시 장치의 또 다른 예에서는 도 11의 실시예에 추가적으로, 유전율이 높은 재료로 제1 버퍼층(BF1)을 형성하여, 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킬 수 있다.
전술한 바와 같이, 제1 버퍼층(BF1)은 다결정 실리콘 반도체층(105)에 접하여 배치되기 때문에 제1 버퍼층(BF1)에 전자 차징이 발생하면 박막 트랜지스터의 특성에 크게 영향을 미칠 수 있다. 따라서, 본 실시예에서는 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킴으로써, 전자 차징을 저감할 수 있다.
전술한 실시예에서는 제1 서브 기판(SSBU1)의 유전율을 제2 배리어층(BA2)의 유전율보다 작은 것을 예로 설명하였지만, 이에 제한되지 않으며, 제1 베이스 기판(BSUB1) 또는 제2 베이스 기판(BSUB2)이 제2 배리어층(BA2) 또는 제1 배리어층(BA1)의 유전율보다 작은 유전율을 나타낼 수도 있다.
도 13은 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 13을 참조하면, 또 다른 실시예에 따른 표시 장치(10)는 제1 베이스 기판(BSUB1) 상에 배치된 제1 배리어층(BA1), 제1 배리어층(BA1) 상에 배치된 제1 서브 기판(SSUB1), 제1 서브 기판(SSUB1) 상에 배치된 제2 베이스 기판(BSUB2), 제2 베이스 기판(BSUB2) 상에 배치된 제2 배리어층(BA2), 제2 배리어층(BA2) 상에 배치된 제2 버퍼층(BF2), 제2 버퍼층(BF2) 상에 배치된 제1 버퍼층(BF1), 제1 버퍼층(BF1) 상에 배치된 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 유기 발광 다이오드(180)를 포함할 수 있다.
도 13의 실시예는 제1 배리어층(BA1)이 고유전율을 가진 재료로 이루어지고, 제1 배리어층(BA1)과 접하는 제1 서브 기판(SSUB1)이 저유전율을 가질 수 있다.
일 실시예에서, 제1 배리어층(BA1)은 전술한 도 4의 제2 배리어층(BA2)과 동일할 수 있다. 구체적으로, 제1 배리어층(BA1)은 제1 서브 기판(SSUB1)과 접하는 계면을 형성하는 것으로, 제1 서브 기판(SSUB1)과 제2 배리어층(BA2)의 계면에서 전자 차징 및 계면 분극 현상이 발생할 수 있다.
본 실시예에서는 전자 차징 및 계면 분극 현상을 저감시키기 위해 제1 배리어층(BA1)의 유전율을 증가시킬 수 있다. 제1 배리어층(BA1)은 실리콘 산질화물(SiON), 실리콘 질화물(SiNx), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 티타늄 산화물(TiO2) 및 탄탈륨 산화물(TaO2) 중 선택된 어느 하나를 포함할 수 있다.
제1 배리어층(BA1)의 유전율이 증가하면 전도도가 증가할 수 있으므로, 제1 서브 기판(SSUB1)과의 계면에 차징된 전자들을 분산시킬 수 있다. 따라서, 본 실시예에서는 제1 배리어층(BA1)의 유전율을 증가시켜 전도도를 증가시킴으로써, 전자 차징을 저감할 수 있다.
또한, 제1 배리어층(BA1)과 접하여 계면을 형성하는 제1 서브 기판(SSUB1)은 전술한 도 4의 제1 서브 기판(SSUB1)과 동일할 수 있다. 구체적으로, 제1 서브 기판(SSUB1)은 제1 배리어층(BA1)과 접하는 계면을 형성하는 것으로, 제1 서브 기판(SSUB1)과 제1 배리어층(BA1)의 계면에서 전자 차징 및 계면 분극 현상이 발생할 수 있다. 따라서, 제1 서브 기판(SSUB1)은 불소 또는 붕소를 포함하여, 유전율을 감소시키고 전도도를 향상시킴으로써, 제1 배리어층(BA1)과의 계면에서 전자 차징 및 계면 분극 현상을 저감할 수 있다.
제1 서브 기판(SSUB1) 상에 제2 베이스 기판(BSUB2)이 배치될 수 있다. 제2 베이스 기판(BSUB2)은 전도도가 증가된 제1 서브 기판(SSUB1)의 절연성을 보충하여 절연 기판의 역할을 할 수 있다.
도 14는 다른 실시예에 따른 표시 장치의 다른 예를 나타낸 단면도이다. 도 15는 다른 실시예에 따른 표시 장치의 또 다른 예를 나타낸 단면도이다.
도 14를 참조하면, 다른 실시예에 따른 표시 장치의 다른 예에서는 도 13의 실시예에서 추가적으로 제2 배리어층(BA2)을 유전율이 높은 재료로 형성하여, 제2 배리어층(BA2)의 유전율을 증가시켜 전도도를 증가시킬 수 있다.
제2 배리어층(BA2)은 제2 베이스 기판(BSUB2) 상에 배치되어, 제2 베이스 기판(BSUB2)과의 계면을 형성할 수 있다. 전술한 바와 같이, 제2 배리어층(BA2)과 제2 베이스 기판(BSUB2)의 계면에서는 전자 차징 및 계면 분극 현상이 발생할 수 있다.
본 실시예에서는 제2 배리어층(BA2)의 유전율과 전도도를 증가시킴으로써, 전자 차징 및 계면 분극 현상을 저감할 수 있다.
또한, 도 15를 참조하면, 다른 실시예에 따른 표시 장치의 또 다른 예에서는 도 14의 실시예에서 추가적으로 유전율이 높은 재료로 제1 버퍼층(BF1)을 형성하여, 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킬 수 있다.
다결정 실리콘 반도체층(105)과 접하는 하부에 제1 버퍼층(BF1)이 배치될 수 있다. 제1 버퍼층(BF1)은 다결정 실리콘 반도체층(105)에 접하여 배치되기 때문에 제1 버퍼층(BF1)에 전자 차징이 발생하면 박막 트랜지스터의 특성에 크게 영향을 미칠 수 있다.
일 실시예에서 제1 버퍼층(BF1)은 전술한 제2 배리어층(BA2)과 동일하게 유전율이 높은 재료로 형성하여, 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킬 수 있다. 제1 버퍼층(BF1)의 전도도가 증가하면 제1 버퍼층(BF1)에 차징된 전자들을 분산시킬 수 있다. 따라서, 본 실시예에서는 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킴으로써, 전자 차징을 저감할 수 있다.
도 16은 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 17은 또 다른 실시예에 따른 표시 장치의 다른 예를 나타낸 단면도이다. 도 18은 또 다른 실시예에 따른 표시 장치의 또 다른 예를 나타낸 단면도이다. 도 19는 또 다른 실시예에 따른 표시 장치의 또 다른 예를 나타낸 단면도이다. 도 20은 또 다른 실시예에 따른 표시 장치의 또 다른 예를 나타낸 단면도이다.
도 16을 참조하면, 또 다른 실시예에 따른 표시 장치(10)는 제1 베이스 기판(BSUB1) 상에 배치된 제1 서브 기판(SSUB1), 제1 서브 기판(SSUB1) 상에 배치된 제1 배리어층(BA1), 제1 배리어층(BA1) 상에 배치된 제2 서브 기판(SSUB2), 제2 서브 기판(SSUB2) 상에 배치된 제2 배리어층(BA2), 제2 배리어층(BA2) 상에 배치된 제2 버퍼층(BF2), 제2 버퍼층(BF2) 상에 배치된 제1 버퍼층(BF1), 제1 버퍼층(BF1) 상에 배치된 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 유기 발광 다이오드(180)를 포함할 수 있다.
도 16의 실시예는 제1 베이스 기판(BSUB1)과 제2 배리어층(BA2) 사이에 제1 서브 기판(SSUB1), 제1 서브 기판(SSUB1) 상에 배치된 제1 배리어층(BA1), 및 제1 배리어층(BA1) 상에 배치된 제2 서브 기판(SSUB2)이 배치된다는 점에서 전술한 실시예들과 차이가 있다.
일 실시예에서 제1 서브 기판(SSUB1)과 제2 서브 기판(SSUB2)은 저유전율을 가질 수 있고, 제1 서브 기판(SSUB1)과 제2 서브 기판(SSUB2) 사이에 배치된 제1 배리어층(BA1)은 고유전율을 가진 재료로 이루어질 수 있다.
일 실시예에서, 제1 배리어층(BA1)은 전술한 도 4의 제2 배리어층(BA2)과 동일할 수 있다. 구체적으로, 제1 배리어층(BA1)은 제1 서브 기판(SSUB1) 및 제2 서브 기판(SSUB2)과 접하는 계면을 형성하는 것으로, 제1 서브 기판(SSUB1)과 제2 배리어층(BA2)의 계면, 및 제2 배리어층(BA2)과 제2 서브 기판(SSUB2)의 계면에서 전자 차징 및 계면 분극 현상이 발생할 수 있다.
본 실시예에서는 전자 차징 및 계면 분극 현상을 저감시키기 위해 제1 배리어층(BA1)의 유전율을 증가시킬 수 있다. 제1 배리어층(BA1)은 실리콘 산질화물(SiON), 실리콘 질화물(SiNx), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 티타늄 산화물(TiO2) 및 탄탈륨 산화물(TaO2) 중 선택된 어느 하나를 포함할 수 있다.
제1 배리어층(BA1)의 유전율이 증가하면 전도도가 증가할 수 있으므로, 제1 서브 기판(SSUB1)과의 계면 및 제2 서브 기판(SSUB2)과의 계면에 차징된 전자들을 분산시킬 수 있다. 따라서, 본 실시예에서는 제1 배리어층(BA1)의 유전율을 증가시켜 전도도를 증가시킴으로써, 전자 차징을 저감할 수 있다.
또한, 제1 배리어층(BA1)과 접하여 계면을 각각 형성하는 제1 서브 기판(SSUB1) 및 제2 서브 기판(SSUB2)은 전술한 도 4의 제1 서브 기판(SSUB1)과 동일할 수 있다. 구체적으로, 제1 서브 기판(SSUB1) 및 제2 서브 기판(SSUB2)은 각각 제1 배리어층(BA1)과 접하는 계면을 형성하는 것으로, 제1 서브 기판(SSUB1)과 제1 배리어층(BA1)의 계면, 및 제2 서브 기판(SSUB2)과 제1 배리어층(BA1)의 계면에서 전자 차징 및 계면 분극 현상이 발생할 수 있다. 따라서, 제1 서브 기판(SSUB1) 및 제2 서브 기판(SSUB2)은 불소 또는 붕소를 포함하여, 유전율을 감소시키고 전도도를 향상시킴으로써, 제1 배리어층(BA1)과의 계면들에서 전자 차징 및 계면 분극 현상을 저감할 수 있다.
도 17을 참조하면, 또 다른 실시예에 따른 표시 장치의 다른 예에서는 도 16의 실시예에서 추가적으로 제2 배리어층(BA2)을 유전율이 높은 재료로 형성하여, 제2 배리어층(BA2)의 유전율을 증가시켜 전도도를 증가시킬 수 있다.
제2 배리어층(BA2)은 제2 서브 기판(SSUB2) 상에 배치되어, 제2 서브 기판(SSUB2)과의 계면을 형성할 수 있다. 전술한 바와 같이, 제2 배리어층(BA2)과 제2 서브 기판(SSUB2)의 계면에서는 전자 차징 및 계면 분극 현상이 발생할 수 있다.
본 실시예에서는 제2 배리어층(BA2)의 유전율과 전도도를 증가시킴으로써, 제2 서브 기판(SSUB2)과의 계면에서 발생할 수 있는 전자 차징 및 계면 분극 현상을 저감할 수 있다.
또한, 도 18을 참조하면, 또 다른 실시예에 따른 표시 장치의 또 다른 예에서는 도 17의 실시예에서 추가적으로 유전율이 높은 재료로 제1 버퍼층(BF1)을 형성하여, 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킬 수 있다.
다결정 실리콘 반도체층(105)과 접하는 하부에 제1 버퍼층(BF1)이 배치될 수 있다. 제1 버퍼층(BF1)은 다결정 실리콘 반도체층(105)에 접하여 배치되기 때문에 제1 버퍼층(BF1)에 전자 차징이 발생하면 박막 트랜지스터의 특성에 크게 영향을 미칠 수 있다.
일 실시예에서 제1 버퍼층(BF1)은 전술한 제2 배리어층(BA2)과 동일하게 유전율이 높은 재료로 형성하여, 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킬 수 있다. 제1 버퍼층(BF1)의 전도도가 증가하면 제1 버퍼층(BF1)에 차징된 전자들을 분산시킬 수 있다. 따라서, 본 실시예에서는 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킴으로써, 전자 차징을 저감할 수 있다.
또한, 도 19를 참조하면, 또 다른 실시예에 따른 표시 장치의 또 다른 예에서는 도 18의 실시예에서 추가적으로 제1 배리어층(BA1)과 제2 서브 기판(SSUB2) 사이에 배치된 제3 배리어층(BA3), 및 제2 버퍼층(BF2)과 제2 배리어층(BA2) 사이에 배치된 제4 배리어층(BA4)을 더 포함할 수 있다.
제3 배리어층(BA3)은 제1 배리어층(BA1) 상에 접하여 배치되고, 제4 배리어층(BA4)은 제2 배리어층(BA2) 상에 접하여 배치될 수 있다.
제3 배리어층(BA3) 및 제4 배리어층(BA4) 각각은 도 4에서 설명한 제1 배리어층(BA1)과 동일하게 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 제3 배리어층(BA3) 및 제4 배리어층(BA4) 각각은 실리콘 산화물 등을 포함할 수 있다. 제3 배리어층(BA3) 및 제4 배리어층(BA4) 각각은 제1 배리어층(BA1) 및 제2 배리어층(BA2)보다 유전율이 낮은 재료로 이루어짐으로써, 절연성이 낮아진 제1 배리어층(BA1) 및 제2 배리어층(BA2)의 절연성을 보충할 수 있다.
또한, 몇몇 실시예에서는 불소 등을 포함한 제1 서브 기판(SSUB1) 및 제2 서브 기판(SSUB2)으로부터 불소 등의 이온이 확산되는 것을 방지하기 위해, 제1 배리어층(BA1) 상에 제3 배리어층(BA3)을 구비하고 제2 배리어층(BA2) 상에 제4 배리어층(BA4)을 추가로 구비할 수 있다.
도 20을 참조하면, 또 다른 실시예에 따른 표시 장치의 또 다른 예에서는 도 19의 실시예에서 추가적으로 유전율이 높은 재료로 제1 버퍼층(BF1)을 형성하여, 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킬 수 있다.
일 실시예에서 제1 버퍼층(BF1)은 전술한 제2 배리어층(BA2)과 동일하게 유전율이 높은 재료로 형성하여, 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킬 수 있다. 제1 버퍼층(BF1)의 전도도가 증가하면 제1 버퍼층(BF1)에 차징된 전자들을 분산시킬 수 있다. 따라서, 본 실시예에서는 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킴으로써, 전자 차징을 저감할 수 있다.
도 21은 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 22는 또 다른 실시예에 따른 표시 장치의 다른 예를 나타낸 단면도이다. 도 23은 또 다른 실시예에 따른 표시 장치의 또 다른 예를 나타낸 단면도이다.
도 21을 참조하면, 또 다른 실시예에 따른 표시 장치(10)는 제1 베이스 기판(BSUB1) 상에 배치된 제1 배리어층(BA1), 제1 배리어층(BA1) 상에 배치된 제2 베이스 기판(BSUB2), 제2 베이스 기판(BSUB2) 상에 배치된 제2 서브 기판(SSUB2), 제2 서브 기판(SSUB2) 상에 배치된 제3 베이스 기판(BSUB3), 제3 베이스 기판(BSUB3) 상에 배치된 제2 서브 기판(SSUB2), 제2 서브 기판(SSUB2) 상에 배치된 제2 배리어층(BA2), 제2 배리어층(BA2) 상에 배치된 제2 버퍼층(BF2), 제2 버퍼층(BF2) 상에 배치된 제1 버퍼층(BF1), 제1 버퍼층(BF1) 상에 배치된 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 유기 발광 다이오드(180)를 포함할 수 있다.
도 21의 실시예는 제2 베이스 기판(BSUB2)과 제2 배리어층(BA2) 사이에 제1 서브 기판(SSUB1), 제3 베이스 기판(BSUB3) 및 제2 서브 기판(SSUB2)이 배치된다는 점에서 전술한 도 4의 실시예와 차이가 있다. 구체적으로, 제2 베이스 기판(BSUB2) 상에 제1 서브 기판(SSUB1)이 배치되고, 제1 서브 기판(SSUB1) 상에 제3 베이스 기판(BSUB3)이 배치되고, 제3 베이스 기판(BSUB3) 상에 제2 서브 기판(SSUB2)이 배치될 수 있다.
일 실시예에서 제1 서브 기판(SSUB1)과 제2 서브 기판(SSUB2)은 저유전율을 가질 수 있고, 제2 서브 기판(SSUB2) 상에 배치된 제2 배리어층(BA2)은 고유전율을 가진 재료로 이루어질 수 있다.
제1 서브 기판(SSUB1) 및 제2 서브 기판(SSUB2)은 전술한 도 4의 제1 서브 기판(SSUB1)과 동일할 수 있다. 구체적으로, 제1 서브 기판(SSUB1)은 제2 베이스 기판(BSUB2)과 제3 베이스 기판(BSUB3) 사이에 배치되어, 제2 베이스 기판(BSUB2), 제3 베이스 기판(BSUB3)과 함께 기판의 역할을 하며 전술한 박막 트랜지스터들과 유기 발광 다이오드를 지지하는 역할을 할 수 있다. 특히, 제1 서브 기판(SSUB1)은 불소 또는 붕소를 포함하여, 유전율을 감소시키고 전도도를 향상시킴으로써, 제2 베이스 기판(BSUB2) 또는 제3 베이스 기판(BSUB3)과의 계면에서 발생할 수 있는 전자 차징을 저감할 수 있다.
제2 서브 기판(SSUB2)은 제2 배리어층(BA2)과 접하는 계면을 형성하는 것으로, 제2 서브 기판(SSUB2)과 제1 배리어층(BA1)의 계면에서 전자 차징 및 계면 분극 현상이 발생할 수 있다. 따라서, 제2 서브 기판(SSUB2)은 불소 또는 붕소를 포함하여, 유전율을 감소시키고 전도도를 향상시킴으로써, 제1 배리어층(BA1)과의 계면들에서 전자 차징 및 계면 분극 현상을 저감할 수 있다.
일 실시예에서, 제2 배리어층(BA2)은 전술한 도 4의 제2 배리어층(BA2)과 동일할 수 있다. 구체적으로, 제2 배리어층(BA2)은 제2 서브 기판(SSUB2)과 접하는 계면을 형성하는 것으로, 제2 배리어층(BA2)과 제2 서브 기판(SSUB2)의 계면에서 전자 차징 및 계면 분극 현상이 발생할 수 있다.
본 실시예에서는 전자 차징 및 계면 분극 현상을 저감시키기 위해 제2 배리어층(BA2)의 유전율을 증가시킬 수 있다. 제2 배리어층(BA2)은 실리콘 산질화물(SiON), 실리콘 질화물(SiNx), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 티타늄 산화물(TiO2) 및 탄탈륨 산화물(TaO2) 중 선택된 어느 하나를 포함할 수 있다.
제2 배리어층(BA2)의 유전율이 증가하면 전도도가 증가할 수 있으므로, 제2 서브 기판(SSUB2)과의 계면에 차징된 전자들을 분산시킬 수 있다. 따라서, 본 실시예에서는 제2 배리어층(BA2)의 유전율을 증가시켜 전도도를 증가시킴으로써, 전자 차징을 저감할 수 있다.
도 22를 참조하면, 또 다른 실시예에 따른 표시 장치의 다른 예에서는 도 21의 실시예에서 유전율이 높은 재료로 제1 버퍼층(BF1)을 형성하여, 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킬 수 있다.
다결정 실리콘 반도체층(105)과 접하는 하부에 제1 버퍼층(BF1)이 배치될 수 있다. 제1 버퍼층(BF1)은 다결정 실리콘 반도체층(105)에 접하여 배치되기 때문에 제1 버퍼층(BF1)에 전자 차징이 발생하면 박막 트랜지스터의 특성에 크게 영향을 미칠 수 있다.
일 실시예에서 제1 버퍼층(BF1)은 전술한 제2 배리어층(BA2)과 동일하게 유전율이 높은 재료로 형성하여, 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킬 수 있다. 제1 버퍼층(BF1)의 전도도가 증가하면 제1 버퍼층(BF1)에 차징된 전자들을 분산시킬 수 있다. 따라서, 본 실시예에서는 제1 버퍼층(BF1)의 유전율을 증가시켜 전도도를 증가시킴으로써, 전자 차징을 저감할 수 있다.
또한, 도 23을 참조하면, 또 다른 실시예에 따른 표시 장치의 또 다른 예에서는 도 22의 실시예에서 추가적으로 제2 버퍼층(BF2)과 제2 배리어층(BA2) 사이에 배치된 제3 배리어층(BA3)을 더 포함할 수 있다.
제3 배리어층(BA3)은 제1 배리어층(BA1) 상에 접하여 배치될 수 있다. 제3 배리어층(BA3)은 도 4에서 설명한 제1 배리어층(BA1)과 동일하게 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 제3 배리어층(BA3)은 실리콘 산화물 등을 포함할 수 있다. 제3 배리어층(BA3)은 제2 배리어층(BA2)보다 유전율이 낮은 재료로 이루어짐으로써, 절연성이 낮아진 제2 배리어층(BA2)의 절연성을 보충할 수 있다. 또한, 몇몇 실시예에서는 불소 등을 포함한 제1 서브 기판(SSUB1) 및 제2 서브 기판(SSUB2)으로부터 불소 등의 이온이 확산되는 것을 방지하기 위해, 제2 배리어층(BA2) 상에 제3 배리어층(BA3)을 구비할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 BSUB1: 제1 베이스 기판
BSUB2: 제2 베이스 기판 BSUB3: 제3 베이스 기판
BA1: 제1 배리어층 BA2: 제2 배리어층
SSUB1: 제1 서브 기판 SSUB2: 제2 서브 기판
BF1: 제1 버퍼층 BF2: 제2 버퍼층
180: 유기 발광 다이오드

Claims (21)

  1. 제1 베이스 기판;
    상기 제1 베이스 기판 상에 배치되는 제1 배리어층;
    상기 제1 배리어층 상에 배치되는 제2 베이스 기판;
    상기 제2 베이스 기판 상에 배치되며, 불소(F), 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se), 아르곤(Ar) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트를 포함하는 제1 서브 기판;
    상기 제1 서브 기판 상에 배치되는 제2 배리어층;
    상기 제2 배리어층 상에 배치되는 제2 버퍼층;
    상기 제2 버퍼층 상에 배치되는 제1 버퍼층;
    상기 제1 버퍼층 상에 배치되는 적어도 하나의 트랜지스터; 및
    상기 적어도 하나의 트랜지스터 상에 배치된 유기 발광 다이오드를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 서브 기판은 상기 제2 배리어층과 접하며, 상기 제1 서브 기판의 유전율은 상기 제2 배리어층의 유전율보다 작은 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 서브 기판과 상기 제2 배리어층 각각의 유전율과 비저항은 하기 관계식을 만족시키는 표시 장치.
    [관계식]
    ε1р1 ≠ ε2р2
    상기 관계식에서 ε1은 제1 서브 기판의 유전율이고 р1은 제1 서브 기판의 비저항이며, ε2는 제2 배리어층의 유전율이고 р2는 제2 배리어층의 비저항이다.
  4. 제3 항에 있어서,
    상기 제1 서브 기판의 상기 ε1р1 값은 상기 제2 배리어층의 상기 ε2р2 값보다 큰 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 서브 기판의 유전율은 2 내지 3.8인 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 서브 기판은 상기 제2 배리어층과 접하는 상면에서 하면으로 갈수록 상기 도펀트의 농도가 작아지는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 서브 기판은 상기 도펀트의 농도가 전체적으로 균일한 표시 장치.
  8. 제1 항에 있어서,
    상기 제2 배리어층은 유전율이 5 이상이며, SiON, SiNx, Al2O3, ZrO2, HfO2, TiO2 및 TaO2 중 선택된 어느 하나 이상을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 버퍼층은 유전율이 5 이상이며, SiON, SiNx, Al2O3, ZrO2, HfO2, TiO2 및 TaO2 중 선택된 어느 하나 이상을 포함하는 표시 장치.
  10. 제8 항에 있어서,
    상기 제2 배리어층과 상기 제2 버퍼층 사이에 배치된 제3 배리어층을 더 포함하고, 상기 제3 배리어층의 유전율은 상기 제2 배리어층의 유전율보다 작은 표시 장치.
  11. 제1 베이스 기판;
    상기 제1 베이스 기판 상에 배치된 제1 배리어층;
    상기 제1 배리어층 상에 배치되며, 불소(F), 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se), 아르곤(Ar) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트를 포함하는 제1 서브 기판;
    상기 제1 서브 기판 상에 배치되는 제2 베이스 기판;
    상기 제2 베이스 기판 상에 배치되는 제2 배리어층;
    상기 제2 배리어층 상에 배치되는 제2 버퍼층;
    상기 제2 버퍼층 상에 배치되는 제1 버퍼층;
    상기 제1 버퍼층 상에 배치되는 적어도 하나의 트랜지스터; 및
    상기 적어도 하나의 트랜지스터 상에 배치된 유기 발광 다이오드를 포함하며,
    상기 제1 서브 기판의 일면은 상기 제1 배리어층과 접하고 타면은 상기 제2 베이스 기판과 접하며,
    상기 제1 서브 기판의 유전율은 상기 제1 배리어층 및 상기 제2 베이스 기판보다 작은 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 배리어층은 유전율이 5 이상이며, SiON, SiNx, Al2O3, ZrO2, HfO2, TiO2 및 TaO2 중 선택된 어느 하나 이상을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 배리어층 및 상기 제1 버퍼층 중 적어도 하나 이상은 유전율이 5 이상이며, SiON, SiNx, Al2O3, ZrO2, HfO2, TiO2 및 TaO2 중 선택된 어느 하나 이상을 포함하는 표시 장치.
  14. 제12 항에 있어서,
    상기 제1 서브 기판의 유전율은 2 내지 3.8인 표시 장치.
  15. 제1 베이스 기판;
    상기 제1 베이스 기판 상에 배치되며, 불소(F), 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se), 아르곤(Ar) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트를 포함하는 제1 서브 기판;
    상기 제1 서브 기판 상에 배치되는 제1 배리어층;
    상기 제1 배리어층 상에 배치되며, 불소(F), 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se), 아르곤(Ar) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트를 포함하는 제2 서브 기판;
    상기 제2 서브 기판 상에 배치되는 제2 배리어층;
    상기 제2 배리어층 상에 배치되는 제2 버퍼층;
    상기 제2 버퍼층 상에 배치되는 제1 버퍼층;
    상기 제1 버퍼층 상에 배치되는 적어도 하나의 트랜지스터; 및
    상기 적어도 하나의 트랜지스터 상에 배치된 유기 발광 다이오드를 포함하며,
    상기 제1 배리어층의 일면은 상기 제1 서브 기판과 접하고 타면은 상기 제2 서브 기판과 접하며,
    상기 제1 배리어층의 유전율은 상기 제1 서브 기판 및 상기 제2 서브 기판보다 큰 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 배리어층은 유전율이 5 이상이며, SiON, SiNx, Al2O3, ZrO2, HfO2, TiO2 및 TaO2 중 선택된 어느 하나 이상을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 버퍼층은 유전율이 5 이상이며, SiON, SiNx, Al2O3, ZrO2, HfO2, TiO2 및 TaO2 중 선택된 어느 하나 이상을 포함하는 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 배리어층과 상기 제2 서브 기판 사이에 배치된 제3 배리어층, 및 상기 제2 배리어층과 상기 제2 버퍼층 사이에 배치된 제4 배리어층을 더 포함하며,
    상기 제3 배리어층 및 상기 제4 배리어층은 상기 제1 배리어층 및 상기 제2 배리어층보다 유전율이 작은 표시 장치.
  19. 제1 베이스 기판;
    상기 제1 베이스 기판 상에 배치되는 제1 배리어층;
    상기 제1 배리어층 상에 배치되는 제2 베이스 기판;
    상기 제2 베이스 기판 상에 배치되며, 불소(F), 붕소(B), 비소(As), 인(P), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At), 황(S), 셀렌(Se), 아르곤(Ar) 및 텔루륨(Te) 중에서 선택된 어느 하나 이상의 도펀트를 포함하는 제1 서브 기판;
    상기 제1 서브 기판 상에 배치되는 제2 배리어층;
    상기 제2 배리어층 상에 배치되는 제2 버퍼층;
    상기 제2 버퍼층 상에 배치되는 제1 버퍼층;
    상기 제1 버퍼층 상에 배치되는 적어도 하나의 트랜지스터; 및
    상기 적어도 하나의 트랜지스터 상에 배치된 유기 발광 다이오드를 포함하며,
    상기 제1 서브 기판은 상기 제2 배리어층과 접하며,
    상기 제1 서브 기판과 상기 제2 배리어층 각각의 유전율과 비저항은 하기 관계식을 만족시키는 표시 장치.
    [관계식]
    ε1р1 ≠ ε2р2
    상기 관계식에서 ε1은 제1 서브 기판의 유전율이고 р1은 제1 서브 기판의 비저항이며, ε2는 제2 배리어층의 유전율이고 р2는 제2 배리어층의 비저항이다.
  20. 제19 항에 있어서,
    상기 제1 서브 기판의 상기 ε1р1 값은 상기 제2 배리어층의 상기 ε2р2 값보다 큰 표시 장치.
  21. 제19 항에 있어서,
    상기 제1 서브 기판의 유전율은 2 내지 3.8이고, 상기 제2 배리어층의 유전율은 5 이상인 표시 장치.

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