KR20220067566A - 반도체 메모리 소자 - Google Patents

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KR20220067566A KR1020200152715A KR20200152715A KR20220067566A KR 20220067566 A KR20220067566 A KR 20220067566A KR 1020200152715 A KR1020200152715 A KR 1020200152715A KR 20200152715 A KR20200152715 A KR 20200152715A KR 20220067566 A KR20220067566 A KR 20220067566A
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엄민섭
위주형
이준규
최윤영
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삼성전자주식회사
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Abstract

본 발명의 실시예들에 따른 반도체 메모리 소자는, 제1 방향을 따라 배열된 활성 패턴을 정의하는 소자 분리 패턴을 포함하는 기판, 상기 활성 패턴은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드라인, 상기 워드라인 상에 배치되고, 상기 제1 방향 및 상기 제2 방향에 모두 교차하는 제3 방향을 따라 연장되는 비트라인, 상기 비트라인은 상기 제1 소스/드레인 영역과 전기적으로 연결되고, 상기 비트라인의 일 측벽 상의 비트라인 스페이서, 상기 제2 소스/드레인 영역에 전기적으로 연결되는 스토리지 노드 콘택, 상기 스토리지 노드 콘택은 상기 비트라인 스페이서를 사이에 두고 상기 비트라인과 이격되고, 및 상기 비트라인 스페이서와 상기 스토리지 노드 콘택 사이에 개재되는 절연 패턴을 포함하되, 상기 비트라인 스페이서는, 상기 비트라인의 측벽을 덮는 제1 스페이서; 및 상기 절연 패턴과 상기 제1 스페이서 사이에 개재되는 제2 스페이서를 포함할 수 있다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 고집적화 경향이 심화되고 있다. 반도체 장치의 고집적화를 위하여, 반도체 장치의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 장치의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 소자는, 제1 방향을 따라 배열된 활성 패턴을 정의하는 소자 분리 패턴을 포함하는 기판, 상기 활성 패턴은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드라인, 상기 워드라인 상에 배치되고, 상기 제1 방향 및 상기 제2 방향에 모두 교차하는 제3 방향을 따라 연장되는 비트라인, 상기 비트라인은 상기 제1 소스/드레인 영역과 전기적으로 연결되고, 상기 비트라인의 일 측벽 상의 비트라인 스페이서, 상기 제2 소스/드레인 영역에 전기적으로 연결되는 스토리지 노드 콘택, 상기 스토리지 노드 콘택은 상기 비트라인 스페이서를 사이에 두고 상기 비트라인과 이격되고, 및 상기 비트라인 스페이서와 상기 스토리지 노드 콘택 사이에 개재되는 절연 패턴을 포함하되, 상기 비트라인 스페이서는, 상기 비트라인의 측벽을 덮는 제1 스페이서; 및 상기 절연 패턴과 상기 제1 스페이서 사이에 개재되는 제2 스페이서를 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장 소자는, 제1 방향을 따라 배열된 활성 패턴을 정의하는 소자 분리 패턴을 포함하는 기판, 상기 활성 패턴은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드라인, 상기 워드라인 상에 배치되고, 상기 제1 방향 및 상기 제2 방향에 모두 교차하는 제3 방향을 따라 연장되는 비트라인, 상기 비트라인은 상기 제1 소스/드레인 영역과 전기적으로 연결되고, 상기 비트라인의 측벽들 상의 비트라인 스페이서들, 상기 제2 소스/드레인 영역에 전기적으로 연결되는 스토리지 노드 콘택들, 상기 스토리지 노드 콘택들은 상기 비트라인 스페이서를 사이에 두고 상기 비트라인과 이격되고, 상기 워드라인 상에 배치되고, 상기 스토리지 노드 콘택들 사이에 개재되는 절연 펜스들, 및 상기 스토리지 노드 콘택들과 상기 비트라인 스페이서들 사이 및 상기 스토리지 노드 콘택들과 상기 절연 펜스들 사이에 개재되는 절연 패턴을 포함하되, 평면적 관점에서, 상기 절연 패턴은 사각 링 또는 원형 링의 구조일 수 있다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 소자는, 활성 패턴을 갖는 기판, 상기 활성 패턴은 제1 방향으로의 장축을 가지고, 상기 활성 패턴은 제1 소스/드레인 영역, 및 상기 제1 소스/드레인 영역을 사이에 두고 상기 제1 방향으로 이격된 한 쌍의 제2 소스/드레인 영역들을 포함하며, 상기 기판은 상기 활성 패턴을 정의하는 소자 분리 패턴을 포함하고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드라인, 상기 워드라인 상에 배치되고, 상기 제1 방향 및 상기 제2 방향에 모두 교차하는 제3 방향을 따라 연장되는 비트라인, 상기 비트라인은 상기 제1 소스/드레인 영역과 전기적으로 연결되고, 상기 비트라인의 일 측벽 상의 비트라인 스페이서, 상기 제2 소스/드레인 영역에 전기적으로 연결되는 스토리지 노드 콘택, 상기 스토리지 노드 콘택은 상기 비트라인 스페이서를 사이에 두고 상기 비트라인과 이격되고, 상기 제1 소스/드레인 영역과 전기적으로 연결되는 비트라인 콘택, 상기 비트라인 상에 배치되는 비트라인 캐핑 패턴, 상기 스토리지 노드 콘택과 전기적으로 연결되는 랜딩 패드; 상기 랜딩 패드 상의 하부 전극, 및 상기 비트라인 스페이서와 상기 스토리지 노드 콘택 사이에 개재되는 절연 패턴을 포함하되, 상기 비트라인 스페이서는, 상기 비트라인의 측벽을 덮는 제1 스페이서, 및 상기 절연 패턴과 상기 제1 스페이서 사이에 개재되는 제2 스페이서를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자에 따르면, 스토리지 노드 콘택과 비트라인 스페이서 사이에 절연 패턴이 개재됨에 따라, 스토리지 노드 콘택과 비트라인 스페이서의 계면에서의 댕글링 본드(dangling bond)가 형성되는 것을 방지할 수 있다. 이에 따라, 스토리지 노드 콘택 내의 디플리션(depletion)의 발생이 방지될 수 있고, 궁극적으로, 본 발명에 따른 반도체 메모리 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 1b는 도 1a의 ⅠⅠ'선 및 ⅡⅡ'선을 따라 자른 단면도들이다.
도 2a 내지 도 10a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 10b는 도 2a 내지 도 10a의 ⅠⅠ'선 및 ⅡⅡ'선을 따라 자른 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타낸 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ’선 및 Ⅱ-Ⅱ’선을 따라 자른 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(100)에 활성 패턴들(ACT)을 정의하는 소자 분리 패턴(102)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있고, 일 예로, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자 분리 패턴(102)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 평면적 관점에서, 상기 활성 패턴들(ACT)의 각각은 바(bar) 형태를 가지고, 제2 방향(D2) 및 상기 제2 방향(D2)에 교차하는 제3 방향(D3) 모두에 교차하는 제1 방향(D1)으로 장축이 위치되도록 배치될 수 있다.
상기 기판(100) 내에 상기 활성 패턴들(ACT)을 가로지르는 워드라인들(WL)이 제공될 수 있다. 상기 워드라인들(WL)은 상기 제2 방향(D2)으로 연장되고, 상기 제3 방향(D3)을 따라 배열될 수 있다. 상기 워드라인(WL)은 상기 소자 분리 패턴(102) 및 상기 활성 패턴들(ACT)에 형성된 그루브들 내에 배치될 수 있다. 상기 워드라인들(WL)의 하부면은 굴곡질 수 있다. 상기 소자 분리 패턴(102) 상의 상기 워드라인(WL)의 하부면은 상기 활성 패턴들(ACT) 상의 상기 워드라인(WL)의 하부면 보다 낮을 수 있다. 상기 워드라인(WL)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 게이트 유전 패턴(105)이 상기 워드라인(WL)과 상기 활성 패턴들(ACT) 사이 및 상기 워드라인(WL)과 상기 소자 분리 패턴(102) 사이에 개재될 수 있다. 상기 게이트 유전 패턴(105)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 상기 워드라인들(WL)의 하부면들은 굴곡질 수 있다.
워드라인 캐핑 패턴(110, wordline capping pattern)이 상기 각 워드라인들(WL) 상에 배치될 수 있다. 상기 워드라인 캐핑 패턴들(110)은 상기 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 상기 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 예를 들면, 상기 워드라인 캐핑 패턴(110)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 어느 하나를 포함할 수 있다. 상기 워드라인 캐핑 패턴(110)의 상면은 상기 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 활성 패턴들(ACT)의 각각에 제1 불순물 주입 영역(112a), 및 상기 제1 불순물 주입 영역(112a)을 사이에 두고 서로 이격되는 제2 불순물 주입 영역들(112b)이 제공될 수 있다. 상기 제1 불순물 주입 영역(112a)은 하나의 활성 패턴(ACT)을 가로지르는 한 쌍의 워드라인들(WL) 사이의 상기 활성 패턴(ACT) 내에 제공될 수 있다. 상기 제2 불순물 주입 영역들(112b)은 상기 활성 패턴(ACT) 내에 제공되되, 상기 한 쌍의 워드라인들(WL)을 사이에 두고 서로 이격될 수 있다. 즉, 하나의 워드라인(WL)의 일 측의 상기 활성 패턴(ACT) 내에 상기 제1 불순물 주입 영역(112a)이 제공될 수 있고, 상기 하나의 워드라인(WL)의 타 측의 상기 활성 패턴(ACT) 내에 상기 제2 불순물 주입 영역(112b)이 제공될 수 있다. 상기 제1 불순물 주입 영역(112a)은 상기 제2 불순물 주입 영역들(112b)과 동일한 도전형의 불순물을 포함할 수 있다.
상기 기판(100) 상에는 층간 절연막(120)이 배치될 수 있다. 상기 층간 절연막(120)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 평면적 관점에서, 상기 층간 절연막(120)은 서로 이격된 섬 형태일 수 있다. 상기 층간 절연막(120)은 인접하는 두 개의 활성 패턴들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다. 상기 기판(100), 상기 소자 분리 패턴(102) 및 상기 워드라인 캐핑 패턴(110)의 상부가 일부 리세스되어 제1 리세스 영역(122)이 형성될 수 있다. 평면적 관점에서, 상기 제1 리세스 영역(122)은 그물망 형태일 수 있다.
상기 기판(100) 상에 상기 제3 방향(D3)으로 연장되고 상기 제2 방향(D2)으로 서로 이격되는 비트라인들(BL)이 제공될 수 있다. 상기 비트라인들(BL)은 상기 층간 절연막(120) 상에 배치될 수 있고, 상기 워드라인 캐핑 패턴들(110) 및 워드라인들(WL)을 가로지를 수 있다. 상기 비트라인들(BL)의 각각은 제1 비트라인 패턴(150), 비트라인 배리어 패턴(151), 및 제2 비트라인 패턴(152)을 포함할 수 있다. 상기 제1 비트라인 패턴(150)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 비트라인 배리어 패턴(151)은 금속 실리사이드막을 포함할 수 있다. 상기 제2 비트라인 패턴(152)은 금속 물질 또는 도전성 금속 질화물을 포함할 수 있다. 예를 들어, 상기 금속 물질은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 구리, 니켈, 및 코발트 중 어느 하나를 포함할 수 있고, 상기 도전성 금속 질화물은 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물 중 적어도 하나를 포함할 수 있다. 상기 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴(155)이 배치될 수 있다. 상기 비트라인 캐핑 패턴(155)은 상기 비트라인(BL)을 따라 상기 제3 방향(D3)으로 연장되어, 비트라인들(BL)의 상면들을 덮을 수 있다. 상기 비트라인 캐핑 패턴들(155)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 비트라인 캐핑 패턴들(155)은 질화물(일 예로, 실리콘 질화물) 및/또는 산화질화물(일 예로, 실리콘 산화질화물)을 포함할 수 있다.
상기 비트라인들(BL)과 교차하는 상기 제1 리세스 영역(122) 내에 비트라인 콘택들(DC)이 배치될 수 있다. 상기 비트라인 콘택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 비트라인들(BL)의 각각은 비트라인 콘택들(DC)을 통하여 상기 제1 불순물 주입 영역(112a)에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 제1 비트라인 패턴(150), 및 상기 비트라인 콘택(DC)은 서로 동일한 물질을 포함할 수 있고, 서로 접하여 일체를 이룰 수 있다. 상기 비트라인 콘택(DC)은 상기 기판(100)의 적어도 일부를 관통하여 상기 제1 불순물 주입 영역(112a)과 접할 수 있다. 상기 비트라인 콘택(DC)의 바닥면은 상기 기판(100)의 상기 상면보다 낮은 높이에 위치할 수 있다. 일부 실시예들에 따르면, 상기 비트라인들(BL)의 각각 및 상기 비트라인 콘택(DC)은 각각 상기 제2 방향(D2)에 따른 폭을 가질 수 있고, 상기 비트라인 콘택(DC)의 각각의 상기 폭은 상기 비트라인 콘택(DC)의 상기 폭과 실질적으로 동일할 수 있다. 본 명세서에서, 폭은 상기 제2 방향(D2)에 따라 측정된 거리를 의미할 수 있다.
하부 매립 패턴(141)은 상기 비트라인 콘택들(DC)이 배치되지 않는 상기 제1 리세스 영역(122) 내에 배치될 수 있다. 상기 하부 매립 패턴(141)는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 하부 매립 패턴(141)과 상기 제1 리세스 영역(122)의 내측벽 사이, 및 상기 하부 매립 패턴(141)과 상기 비트라인 콘택(DC) 사이에는 절연 라이너(140)가 개재될 수 있다. 상기 절연 라이너(140)는 상기 하부 매립 패턴(141)과 식각 선택비를 가지는 절연 물질을 포함할 수 있다. 예를 들면, 상기 하부 매립 패턴(141)은 실리콘 질화물을 포함할 수 있고, 상기 절연 라이너(140)는 실리콘 산화물을 포함할 수 있다.
상기 비트라인들(BL) 각각의 양측에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 상기 스토리지 노드 콘택들(BC)은 대응하는 비트라인을 사이에 두고 서로 이격될 수 있다. 상기 스토리지 노드 콘택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 스토리지 노드 콘택들(BC)의 상부면은 오목할 수 있다. 상기 비트라인들(BL) 사이에서 상기 스토리지 노드 콘택들(BC) 사이에는 절연 펜스(300)가 배치될 수 있다. 상기 절연 펜스(300)는 절연성 물질을 포함할 수 있고, 일 예로, 실리콘 질화물, 실리콘 산화물 또는 실리콘 산화질화물을 포함할 수 있다. 하나의 비트라인(BL)의 일 측에는 상기 비트라인(BL)을 따라 상기 스토리지 노드 콘택들(BC)과 상기 절연 펜스(300)가 교대로 반복되어 배치될 수 있다. 상기 절연 펜스(300)의 상단의 높이는 상기 스토리지 노드 콘택들(BC)의 상단의 높이보다 높을 수 있다.
상기 비트라인(BL)과 상기 각 스토리지 노드 콘택(BC) 사이에는 제1 스페이서(210), 에어 갭(AG) 및 제2 스페이서(230)가 개재될 수 있다. 상기 제1 스페이서(210), 상기 에어 갭(AG) 및 상기 제2 스페이서(230)는 비트라인 스페이서(SP)로 지칭될 수 있다. 즉, 상기 비트라인들(BL) 각각의 양 측벽 상에 상기 비트라인 스페이서(SP) 각각이 배치될 수 있다. 상기 제1 스페이서(210)는 상기 비트라인(BL)의 측벽에 인접할 수 있고, 상기 제2 스페이서(230)는 상기 스토리지 노드 콘택(BC)에 인접할 수 있다. 상기 에어 갭(AG)은 상기 제1 스페이서(210)와 상기 제2 스페이서(230) 사이에 개재될 수 있다. 상기 제1 스페이서(210), 상기 에어 갭(AG) 및 상기 제2 스페이서(230)는 상기 비트라인(BL)의 측면을 따라 연장되어 상기 비트라인(BL)과 상기 절연 펜스(300) 사이에 개재될 수 있다. 상기 제1 스페이서(210) 및 상기 제2 스페이서(230)는 서로 동일한 물질을 포함할 수 있다. 예를 들면, 상기 제1 및 제2 스페이서들(210, 230)은 실리콘 질화물을 포함할 수 있다. 상기 스토리지 노드 콘택(BC)의 상면은 제2 스페이서(230)의 최상부면보다 낮을 수 있고, 상기 제2 스페이서들(230)의 상부 측벽을 노출시킬 수 있다. 상기 에어 갭(AG)의 최상부면의 높이는 상기 비트라인(BL)의 상면의 높이보다 높을 수 있다. 상기 제2 스페이서(230)의 하면은 상기 제1 스페이서(210)의 하면의 높이보다 낮을 수 있다. 상기 제2 스페이서(230)의 최상부면의 높이는 상기 제1 스페이서(210)의 최상부면의 높이보다 낮을 수 있다. 이로써 후속의 랜딩 패드(LP)의 형성 마진이 늘어날 수 있고, 후술할 랜딩 패드(LP)와 스토리지 노드 콘택(BC) 간의 연결을 향상시킬 수 있다.
상기 제1 스페이서(210)는 연장되어 상기 비트라인 콘택(DC)의 측벽, 및 상기 제1 리세스 영역(122)의 내측벽과 바닥을 덮을 수 있다. 상기 제1 스페이서(210)는 상기 비트라인 콘택(DC)과 상기 절연 라이너(140) 사이, 상기 절연 라이너(140)와 상기 제1 리세스 영역(122)의 내측벽 사이, 상기 절연 라이너(140)와 상기 제1 리세스 영역(122)의 바닥면 사이 및 상기 워드라인 캐핑 패턴(110)과 상기 절연 라이너(140) 사이에 개재될 수 있다. 즉, 상기 제1 스페이서(210)는 상기 기판(100)과 상기 절연 라이너(140) 사이 및 상기 소자 분리 패턴(102)과 상기 절연 라이너(140) 사이에 개재될 수 있다.
절연 패턴(250)이 상기 비트라인 스페이서(SP)와 상기 스토리지 노드 콘택(BC) 사이에 개재될 수 있다. 구체적으로, 상기 절연 패턴(250)은 상기 제2 스페이서(230)와 상기 스토리지 노드 콘택(BC) 사이에 개재될 수 있다. 상기 절연 패턴(250)은 제2 스페이서(230) 및 상기 스토리지 노드 콘택(BC)의 측벽을 덮을 수 있다. 상기 절연 패턴(250)은 상기 스토리지 노드 콘택(BC)와 상기 절연 펜스(300) 사이에 개재될 수 있다. 상기 절연 패턴(250)은 상기 절연 펜스(300)의 측벽을 덮을 수 있다. 즉, 평면적 관점에서, 상기 절연 패턴(250)은 사각 링 또는 원형 링의 구조일 수 있다.
상기 절연 패턴(250)의 상면은 상기 스토리지 노드 콘택(BC)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 절연 패턴(250)의 하면은 상기 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다. 더욱 상세하게는, 상기 절연 패턴(250)의 하면은 상기 활성 패턴들(ACT)의 상면과 실질적으로 공면을 이룰 수 있다. 즉, 상기 스토리지 노드 콘택(BC)은 단차부를 가질 수 있다. 상기 단차부는 상기 기판(100)의 상면 상에 형성될 수 있다. 이에 따라, 상기 기판(100)의 하면 상의 상기 스토리지 노드 콘택(BC)의 폭은, 상기 기판(100)의 상면 상의 상기 스토리지 노드 콘택(BC)의 폭보다 더 클 수 있다. 상기 상기 절연 패턴(250)의 폭은 상기 제2 스페이서(230)의 폭보다 더 작을 수 있다. 상기 절연 패턴(250)은 상기 제1 스페이서(210) 및 상기 제2 스페이서(230)와 서로 다른 물질을 포함할 수 있다. 상기 절연 패턴(250)은 산화물을 포함할 수 있고, 일 예로, 실리콘 산화물 또는 하프늄 산화물을 포함할 수 있다.
일반적으로, 폴리실리콘을 포함하는 스토리지 노드 콘택과 실리콘 질화물을 포함하는 제2 스페이서가 접하는 계면에서, 댕글링 본드(dangling bond)가 형성되어 스토리지 노드 콘택 내의 디플리션(depletion)이 증가하게 된다. 이에 따라, 좁은 채널 효과로 인해 반도체 메모리 소자의 전기적 특성 및 신뢰성이 감소하는 문제가 있다.
본 발명에 따르면, 상기 스토리지 노드 콘택(BC)과 상기 제2 스페이서(230) 사이에 상기 절연 패턴(250)이 개재됨에 따라, 상기 스토리지 노드 콘택(BC)과 상기 제2 스페이서(230)의 계면에서 댕글링 본드(dangling bond)가 형성되는 것을 방지할 수 있다. 이에 따라, 상기 스토리지 노드 콘택(BC) 내의 디플리션(depletion)의 발생이 방지될 수 있고, 궁극적으로, 본 발명에 따른 반도체 메모리 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
상기 스토리지 노드 콘택(BC) 상에 랜딩 패드(LP)가 배치될 수 있다. 상기 각 비트라인(BL)의 일부는 상기 랜딩 패드(LP)와 수직적으로 중첩될 수 있다. 스토리지 노드 콘택들(BC) 및 랜딩 패드들(LP)은 비트라인들(BL)의 상부에 형성되는 커패시터의 하부 전극(BE)을 활성 패턴들(ACT)에 연결시키는 역할을 할 수 있다. 랜딩 패드들(LP)은 스토리지 노드 콘택들(BC) 각각과 일부 중첩되도록 배치될 수 있다. 상기 랜딩 패드(LP)는 금속 물질을 포함할 수 있고, 일 예로, 텅스텐을 포함할 수 있다.
상기 스토리지 노드 콘택(BC)과 상기 랜딩 패드(LP) 사이, 상기 비트라인 스페이서(SP)와 상기 랜딩 패드(LP)의 사이, 및 상기 비트라인(BL)과 상기 랜딩 패드(LP)의 사이에 도전성 배리어막(310)이 개재될 수 있다. 상기 도전성 배리어막(310)은 상기 비트라인(BL), 상기 스토리지 노드 콘택(BC), 상기 비트라인 스페이서(SP)를 컨포멀하게 덮을 수 있다. 상기 도전성 배리어막(310)은 티타늄 질화물, 탄탈륨 질화물과 같은 금속 질화물을 포함할 수 있다.
상기 비트라인 캐핑 패턴(155) 상에, 그리고 상기 랜딩 패드들(LP) 사이에 제2 리세스 영역(312)이 형성될 수 있다. 상기 제2 리세스 영역(312)은 상기 랜딩 패드(LP)의 측벽을 내측벽으로 공유할 수 있다. 상기 제2 리세스 영역(312)의 바닥면은 상기 비트라인(BL)과 이격될 수 있다. 상기 제2 리세스 영역(312)은 상기 랜딩 패드(LP)의 측면을 노출시킬 수 있다. 상기 제2 리세스 영역(312)에 의해 상기 랜딩 패드들(LP)이 상기 제2 방향(D2)과 상기 제3 방향(D3)을 따라 서로 분리될 수 있다.
상기 제2 리세스 영역(312) 내에 상부 매립 패턴(320)이 배치될 수 있다. 상기 상부 매립 패턴(320)은 상기 랜딩 패드들(LP) 사이의 공간을 채울 수 있다. 상기 상부 매립 패턴(320)의 상면은 상기 랜딩 패드(LP)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 상부 매립 패턴(320)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 정보 저장 요소들을 포함할 수 있다. 상기 정보 저장 요소들의 각각은 캐패시터일 수 있다. 일 예로, 상기 정보 저장 요소들은 하부 전극들(BE), 상기 하부 전극들(BE)을 덮는 상부 전극(TE), 상기 하부 전극들(BE)과 상기 상부 전극(TE) 사이에 개재되는 유전막(330)을 포함할 수 있다. 하부 전극(BE)은 상기 랜딩 패드(LP) 상에 배치될 수 있다. 상기 상부 전극(TE)은 상기 하부 전극들(BE)을 공통적으로 덮는 공통 전극일 수 있다. 일부 실시예들에 따르면, 상기 하부 전극들(BE)의 각각은 속이 빈 실린더 형태 또는 필라(pillar) 형태를 가질 수 있다. 상기 유전막(330)은 상기 하부 전극들(BE) 각각의 상면 및 측벽들을 콘포멀하게 덮을 수 있다.
상기 하부전극들(BE) 및 상기 상부전극(TE)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 상기 유전막(330)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합을 포함할 수 있다.
도 2a 내지 도 10a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 2b 내지 도 10b는 도 2a 내지 도 10a의 Ⅰ-Ⅰ’선 및 Ⅱ-Ⅱ’선을 따라 자른 단면도들이다.
도 2a 및 도 2b를 참조하면, 기판(100)에 활성 패턴들(ACT)을 정의하는 소자 분리 패턴들(102)이 형성될 수 있다. 보다 구체적으로, 상기 기판(100)의 셀 어레이 영역에 트렌치를 형성할 수 있고, 소자 분리 패턴들(102)은 상기 트렌치를 채울 수 있다. 상기 소자 분리 패턴들(102)은 일 예로, STI(Shallow Trench Isolation) 방법을 이용하여 형성될 수 있다. 상기 소자 분리 패턴들(102)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 하나의 물질을 포함할 수 있다. 평면적 관점에서, 상기 활성 패턴들(ACT)의 각각은 바(bar) 형태를 가지고, 제2 방향(D2) 및 상기 제2 방향(D2)에 교차하는 제3 방향(D3) 모두에 교차하는 제1 방향(D1)으로 장축이 위치되도록 형성될 수 있다.
상기 그루브들 안에 각각 워드라인들(WL)을 형성할 수 있다. 한 쌍의 상기 워드라인들(WL)이 상기 각 활성 패턴들(ACT)을 가로지를 수 있다. 상기 한 쌍의 워드라인들(WL)로 인하여 상기 각 활성 패턴들(ACT)은 제1 소오스/드레인 영역(SDR1) 및 한 쌍의 제2 소오스/드레인 영역들(SDR2)로 구분될 수 있다. 상기 제1 소오스/드레인 영역(SDR1)은 상기 한 쌍의 워드라인들(WL) 사이에 정의될 수 있으며, 상기 한 쌍의 제2 소오스/드레인 영역들(SDR2)은 상기 각 활성 패턴들(ACT)의 양 가장자리 영역들에 정의될 수 있다.
상기 기판(100)을 패터닝하여 상기 제2 방향(D2)으로 연장되는 라인 형태의 그루브들이 형성될 수 있다. 상기 그루브들이 형성된 상기 기판(100) 상에 게이트 유전막이 형성될 수 있다. 상기 게이트 유전막은 열산화 공정, 원자층증착(Atomic layer deposition) 또는 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있다. 상기 게이트 유전막은 절연성 물질을 포함할 수 있고, 일 예로, 실리콘 산화물, 실리콘 질화물 및/또는 금속 산화물을 포함할 수 있다. 상기 게이트 유전막이 형성된 상기 기판(100) 상에 게이트 전극막이 형성될 수 있다. 상기 게이트 전극막은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 상기 게이트 전극막은 일 예로, 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 상기 게이트 전극막을 식각하여 상기 그루브들의 각각의 내에 워드라인들(WL)을 형성할 수 있다. 상기 식각 공정은 상기 그루브들 내에 상기 게이트 전극막이 소정의 두께로 남을 때까지 수행될 수 있다. 상기 워드라인들(WL)에 의해 덮이지 않고 노출되는 상기 게이트 유전막은 제거될 수 있다. 이에 따라, 상기 워드라인들(WL)과 상기 활성 패턴들(ACT) 사이 및/또는 상기 워드라인들(WL)과 상기 소자 분리 패턴(102) 사이에 개재되는 게이트 유전 패턴(105)이 형성될 수 있다. 또한, 상기 식각 공정에 의해 상기 소자 분리 패턴(102) 및 활성 패턴들(ACT)의 상면들이 노출될 수 있다. 상기 기판(100) 상에 워드라인 캐핑막을 형성하고 평탄화 공정을 수행하여, 상기 그루브들의 각각 내에 워드라인 캐핑 패턴(110)이 형성될 수 있다. 상기 워드라인 캐핑막은 절연 물질을 포함할 수 있고, 일 예로, 실리콘 질화물을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 상기 활성 패턴들(ACT)의 각각 내에 도펀트들을 주입하여 제1 및 제2 불순물 주입 영역(112a, 112b)이 형성될 수 있다. 상기 제1 및 제2 불순물 주입 영역(112a, 112b)은 이온주입 공정에 의해 형성될 수 있다. 일 예로, 상기 제1 및 제2 불순물 주입 영역(112a, 112b)은 N형 도펀트로 도핑된 영역일 수 있다. 상기 제1 불순물 주입 영역(112a)은 상기 제2 불순물 주입 영역들(112b)보다 상기 기판(100) 내부로 깊이 연장될 수 있다. 상기 제1 및 제2 불순물 주입 영역(112a, 112b)은 상기 제1 소오스/드레인 영역(SDR1) 및 상기 제2 소오스/드레인 영역들(SDR2) 내에 각각 형성될 수 있다.
상기 기판(100)의 전면 상에 층간 절연층과 제1 비트라인 막을 형성할 수 있다. 상기 제1 비트라인 막은 폴리실리콘을 포함할 수 있다. 상기 제1 비트라인 막을 식각 마스크로 이용하여 상기 층간 절연층, 상기 소자 분리 패턴(102), 상기 기판(100) 및 상기 워드라인 캐핑 패턴(110)을 식각하여 제1 리세스 영역(122)을 형성하는 동시에 예비 층간 절연막(121)을 형성할 수 있다. 상기 예비 층간 절연막(121)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 평면적 관점에서, 상기 예비 층간 절연막(121)은 복수개의 서로 이격된 섬 형태일 수 있다. 상기 예비 층간 절연막(121)은 이웃하는 두 개의 활성 패턴들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다. 평면적 관점에서, 상기 제1 리세스 영역(122)는 그물망 형태일 수 있다. 상기 제1리세스 영역(122)는 상기 제1 불순물 주입 영역(112a)을 노출시킬 수 있다.
상기 기판(100)의 전면 상에 비트라인 콘택막을 적층하여 상기 제1 리세스 영역(122)을 채울 수 있다. 일 예로, 상기 비트라인 콘택막은 폴리실리콘을 포함할 수 있다. 상기 비트라인 콘택막에 대해 평탄화 식각 공정을 진행하여, 상기 제1 비트라인 막 상의 상기 비트라인 콘택막을 제거하고 상기 제1 비트라인 막의 상면을 노출시킬 수 있다. 상기 제1 비트라인 막 및 상기 비트라인 콘택막 상에 비트라인 배리어막, 제2 비트라인 막, 및 비트라인 캐핑막을 차례로 적층할 수 있다. 상기 비트라인 배리어막은 금속 실리사이드막을 포함할 수 있다. 상기 제2 비트라인 막은 금속 물질(일 예로, 텅스텐, 티타늄, 탄탈륨, 알루미늄, 구리, 니켈, 및 코발트) 또는 도전성 금속 질화물(일 예로, 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물)을 포함할 수 있다. 상기 비트라인 캐핑막은 질화물(일 예로, 실리콘 질화물) 및/또는 산화질화물(일 예로, 실리콘 산화질화물)을 포함할 수 있다. 상기 비트라인 캐핑막, 상기 제2 비트라인 막, 상기 비트라인 배리어막, 상기 제1 비트라인 막, 및 상기 비트라인 콘택막을 차례대로 식각하여, 비트라인 캐핑 패턴(155), 제2 비트라인 패턴(152), 비트라인 배리어 패턴(151), 제1 비트라인 패턴(150), 및 비트라인 콘택(DC)이 각각 형성될 수 있다. 상기 제1 비트라인 패턴(150), 상기 비트라인 배리어 패턴(151), 및 상기 제2 비트라인 패턴(152)은 비트라인(BL)으로 지칭될 수 있다. 또한, 상기 식각 공정에 의해, 상기 예비 층간 절연막(121)의 상부면 및 상기 제1 리세스 영역(122)의 내측벽 및 바닥면의 일부가 노출될 수 있다.
도 4a 내지 도 4b를 참조하면, 상기 기판(100)의 전면 상에 제1 스페이서막을 형성할 수 있다. 상기 제1 스페이서막은 상기 제1 리세스 영역(7)의 바닥면과 내측벽을 컨포멀하게 덮을 수 있다. 상기 제1 스페이서막은 실리콘 질화물을 포함할 수 있다. 상기 기판(100)의 전면 상에 절연 라이너막 및 매립 절연막을 차례로 적층하여 상기 제1 리세스 영역(122)을 채운 후, 이방성 식각하여 상기 제1 리세스 영역(122) 안에 절연 라이너(140) 및 하부 매립 패턴(141)을 형성할 수 있다. 상기 절연 라이너(140)는 실리콘 산화물을 포함할 수 있고, 상기 하부 매립 패턴(141)은 실리콘 질화물을 포함할 수 있다. 이 때, 상기 이방성 식각 공정에 의해, 상기 제1 스페이서막이 식각되어 제1 스페이서(210)가 형성될 수 있다. 상기 기판(100)의 전면 상에 희생 스페이서막을 컨포멀하게 적층하고 이방성 식각하여 상기 제1 스페이서(210)의 측벽을 덮는 희생 스페이서(220)를 형성할 수 있다. 상기 희생 스페이서(220)는 상기 제1 스페이서(210)와 식각 선택비를 가지는 물질로, 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 예비 층간 절연막(121)을 이방성 식각하여 상기 층간 절연막(120)을 형성할 수 있고, 상기 기판(100)의 상부면이 노출될 수 있다. 상기 기판(100)의 전면 상에 제2 스페이서막을 컨포멀하게 적층하고 이방성 식각하여, 상기 희생 스페이서(220)의 측벽을 덮는 제2 스페이서(230)를 형성할 수 있다. 상기 제2 스페이서(230)는 실리콘 질화물을 포함할 수 있다.
도 5a 내지 도 5b를 참조하면, 상기 기판(100)의 전면 상에 후술할 스토리지 노드 콘택(BC)의 위치를 정의하는 희생 패턴들을 형성할 수 있다. 예를 들면, 상기 희생 패턴은 실리콘 산화물, 폴리실리콘 또는 실리콘 게르마늄을 포함할 수 있다. 상기 희생 패턴들은 비트라인들(BL) 사이에서 서로 이격되도록 형성될 수 있고, 상기 제2 불순물 주입 영역들(112b)과 수직적으로 중첩될 수 있다. 상기 희생 패턴들 사이에 절연 펜스(300)의 위치를 정의하는 개구부들이 배치될 수 있다. 상기 희생 패턴들을 형성하는 과정에서 상기 개구부들에 노출된 상기 제1 스페이서(210), 상기 희생 스페이서(220) 및 상기 제2 스페이서(230)의 상부는 일부 식각될 수 있으나, 로딩 효과(Loading effect)를 이용하는 등, 식각 공정 조건을 잘 조절하여 가급적 상기 제1 스페이서(210), 상기 희생 스페이서(220) 및 상기 제2 스페이서(230)가 손상되지 않도록 할 수 있다.
상기 개구부들 안에 절연 펜스들(300)을 형성할 수 있다. 상기 절연 펜스들(300)은 일 예로, 실리콘 질화물, 실리콘 산화물 또는 실리콘 산화질화물을 포함할 수 있다. 상기 절연 펜스들(300)은 상기 워드라인들(WL)과 수직적으로 중첩될 수 있다. 상기 희생 패턴들을 제거하고, 상기 기판(100)의 상기 제2 불순물 주입 영역들(112b)을 노출시키는 제3 리세스 영역(202)을 형성할 수 있다.
도 6a 내지 도 6b를 참조하면, 상기 기판(100)의 전면 상에 제1 폴리실리콘막을 적층하여, 상기 제3 리세스 영역(202)의 채우고 식각하여 제1 예비 콘택(241)을 형성할 수 있다. 상기 제1 예비 콘택(241)은 상기 제3 리세스 영역(202)의 일부를 채울 수 있다. 상기 제1 예비 콘택(241)의 상면은 상기 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다. 즉, 상기 제1 예비 콘택(241)은 상기 제2 스페이서(230)의 측벽을 노출시킬 수 있다.
상기 기판(100)의 전면 상에 제1 예비 절연막(251)을 형성할 수 있다. 상기 제1 예비 절연막(251)은, 상기 제2 스페이서(230)의 측벽, 상기 제2 스페이서(230)의 상면, 상기 희생 스페이서(220)의 상면, 상기 제1 스페이서(210)의 상면, 상기 비트라인 캐핑 패턴(155)의 상면, 및 상기 제1 예비 콘택(241)의 상면을 컨포멀하게 덮을 수 있다. 상기 제1 예비 절연막(251)은, 산화물을 포함할 수 있고, 일 예로, 실리콘 옥사이드 또는 하프늄 옥사이드를 포함할 수 있다.
도 7a 내지 도 7b를 참조하면, 상기 제1 예비 절연막(251)을 식각하여 제2 예비 절연막(252)을 형성할 수 있고, 상기 제1 예비 콘택(241)의 상면이 노출될 수 있다. 상기 제2 예비 절연막(252)은, 상기 제2 스페이서(230)의 측벽, 상기 제2 스페이서(230)의 상면, 상기 희생 스페이서(220)의 상면, 상기 제1 스페이서(210)의 상면, 상기 비트라인 캐핑 패턴(155)의 상면을 컨포멀하게 덮을 수 있다. 상기 제2 예비 절연막(252)의 두께는 상기 제1 예비 절연막(251)의 두께보다 더 작을 수 있다. 본 명세서에서, 두께는 상기 기판(100)의 상면에 수직한 방향으로 측정된 거리를 의미할 수 있다. 상기 식각 공정에 의해, 상기 제1 예비 콘택(241)의 상면의 일부가 식각되어, 상기 제1 예비 콘택(241)의 상면은 오목할 수 있다. 세정 공정을 진행하여, 상기 제1 예비 콘택(241)의 상면 상의 식각 부산물 등을 제거할 수 있다.
도 8a 내지 도 8b를 참조하면, 상기 기판(100)의 전면 상에 제2 폴리실리콘막을 적층하고 식각하여, 제2 예비 콘택(242)을 형성할 수 있다. 상기 제2 예비 콘택(242)은, 상기 제1 예비 콘택(241) 및 상기 제1 예비 콘택(241) 상에 적층된 후 식각된 제2 폴리실리콘막을 포함할 수 있다. 상기 제2 예비 콘택(242)의 상면의 높이는, 상기 비트라인 캐핑 패턴(155) 및 상기 제1 스페이서(210)의 상면들의 높이보다 낮을 수 있다. 상기 식각 공정에 의해, 상기 비트라인 캐핑 패턴(155), 상기 희생 스페이서(220) 및 상기 제2 스페이서(230)의 상부의 일부가 식각될 수 있다. 또한, 상기 제1 스페이서(210)의 상부도 일부 식각되어 상부의 폭이 얇아질 수 있다.
상기 식각 공정에 의해, 상기 제2 예비 절연막(252)이 식각되어, 제3 예비 절연막(253)이 형성될 수 있다. 상기 제3 예비 절연막(253)에 의해, 상기 비트라인 캐핑 패턴(155), 상기 제1 스페이서(210), 상기 희생 스페이서(220) 및 상기 제2 스페이서(230)의 상면들이 노출될 수 있다. 상기 제3 예비 절연막(253)은 상기 제2 스페이서(230)와 상기 제2 예비 콘택(242) 사이에 개재될 수 있다. 즉, 상기 제3 예비 절연막(253)은 제2 스페이서(230)의 측벽을 덮을 수 있다. 상기 제3 예비 절연막(253)의 상면의 높이는 상기 제2 스페이서(230)의 높이와 실질적으로 동일할 수 있다. 상기 제3 예비 절연막(253)의 상면의 높이는 상기 제2 예비 콘택(242)의 상면의 높이와 실질적으로 동일할 수 있다. 상기 제3 예비 절연막(253)의 하면은 상기 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 기판(100)의 전면 상에 상부 캐핑막(260)을 형성할 수 있다. 예를 들어, 상기 상부 캐핑막(260)은 실리콘 질화물을 포함할 수 있다. 상기 상부 캐핑막(260)은, 상기 제2 예비 콘택(242), 상기 제3 예비 절연막(253), 상기 제2 스페이서(230), 상기 희생 스페이서(220), 및 상기 비트라인 캐핑 패턴(155)의 상면을 컨포멀하게 덮을 수 있고, 상기 제1 스페이서(210)의 측벽을 컨포멀하게 덮을 수 있다. 상기 상부 캐핑막(260)은 후속의 식각 공정시, 손상되는 것을 방지하기 위해 형성될 수 있다.
도 9a 내지 도 9b를 참조하면, 상기 제2 예비 콘택(242)을 식각하여 스토리지 노드 콘택(BC)을 형성할 수 있다. 상기 식각 공정에 의해, 상기 상부 캐핑막(260), 상기 희생 스페이서(220), 및 상기 제2 스페이서(230)의 상부의 일부가 식각될 수 있다. 또한, 상기 식각 공정에 의해, 상기 제3 예비 절연막(253)이 식각되어, 절연 패턴(250)이 형성될 수 있다. 상기 절연 패턴(250)에 의해, 상기 제2 스페이서(230)의 측벽이 노출될 수 있다. 상기 절연 패턴(250)은 상기 제2 스페이서(230)와 상기 스토리지 노드 콘택(BC) 사이에 개재될 수 있다. 즉, 상기 절연 패턴(250)은 제2 스페이서(230) 및 상기 스토리지 노드 콘택(BC)의 측벽을 덮을 수 있다. 상기 절연 패턴(250)의 상면의 높이는 상기 스토리지 노드 콘택(BC)의 상면의 높이와 실질적으로 동일할 수 있다. 상기 절연 패턴(250)의 하면은 상기 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다. 이에 따라, 상기 스토리지 노드 콘택(BC)의 상면의 높이는 상기 비트라인 캐핑 패턴(155), 상기 제1 스페이서(210), 상기 희생 스페이서(220) 및 상기 제2 스페이서(230)의 상면들의 높이보다 낮을 수 있다. 즉, 상기 제1 스페이서(210)의 상부 측벽이 노출될 수 있다. 이러한 공정으로 후속의 랜딩 패드를 형성할 때 공정 마진을 증가시킬 수 있다.
세정 공정을 진행하여 상기 스토리지 노드 콘택(BC)의 상부면을 깨끗이 세정할 수 있다. 상기 기판(100)의 전면 상에 도전성 배리어막(310)을 컨포멀하게 형성할 수 있다. 예를 들어, 상기 도전성 배리어막(310)은 티타늄 질화물 또는 탄탈륨 질화물을 포함할 수 있다.
도 10a 내지 도 10b를 참조하면, 상기 기판(100)의 전면 상에 랜딩 패드막을 적층하여 상기 비트라인 캐핑 패턴들(155) 사이의 공간을 채울 수 있다. 예를 들면, 상기 랜딩 패드막은 텅스텐을 포함할 수 있다. 상기 랜딩 패드막 상에 상부 마스크 패턴들(311)을 형성할 수 있다. 예를 들어, 상기 상부 마스크 패턴들(311)은 ACL(Amorphous Carbon Layer)을 포함할 수 있다. 상기 상부 마스크 패턴들(311)은 후술할 랜딩 패드의 위치를 정의할 수 있다. 상기 상부 마스크 패턴들(311)은 상기 스토리지 노드 콘택들(BC)과 수직적으로 중첩되도록 형성될 수 있다. 평면적 관점에서, 상기 상부 마스크 패턴들(311)은 서로 이격된 복수개의 섬 형태일 수 있다.
계속해서, 상기 상부 마스크 패턴들(311)을 식각 마스크로 이용하여 상기 랜딩 패드막, 상기 도전성 배리어막(310), 및 상기 비트라인 캐핑 패턴(155)의 일부를 제거하는 식각 공정을 진행할 수 있다. 이에 따라, 랜딩 패드(LP)가 형성되고, 동시에 제2 리세스 영역들(312)이 형성될 수 있다. 이 때, 상기 비트라인 캐핑 패턴(155)의 일측의 제1 스페이서(210) 및 제2 스페이서(230)가 제거되어 상기 희생 스페이서(220)의 상단이 노출될 수 있다. 상기 랜딩 패드(LP)와 상기 제2 리세스 영역들(312)을 형성하는 식각 공정에서 에천트들의 공급을 조절하여 상기 랜딩 패드(LP)의 측벽부들의 식각을 억제하여 상기 랜딩 패드(LP)의 폭이 좁아지는 것을 방지할 수 있다. 이로써, 상기 랜딩 패드(LP)의 공정 마진을 향상시킬 수 있다.
상기 제2 리세스 영역들(312)에 의해 노출된 희생 스페이서(220)가 선택적으로 제거될 수 있다. 상기 희생 스페이서(220)를 식각하는 에천트가 상기 제2 리세스 영역들(312)을 통해 주입되어, 상기 희생 스페이서(220)가 제거될 수 있다. 상기 에천트는 상기 희생 스페이서(220)에 스며들어, 상기 희생 스페이서(220)의 하부로 주입될 수 있다. 상기 에천트의 확산은 상기 절연 펜스(300) 등에 의해 방해를 받지 않고 순조롭게 진행될 수 있어, 상기 희생 스페이서(220)를 깨끗하게 제거할 수 있다. 이로써 상기 희생 스페이서(220)가 남지 않고, 상기 희생 스페이서(220)가 있던 영역은 모두 에어 갭(AG)으로 변할 수 있다. 이로써 상기 비트라인(BL)의 측벽에는 모두 에어 갭(AG)이 고르게 분포되어 비트라인(BL)의 정전 커패시터 용량의 산포를 줄일 수 있다.
다시 도 1a 및 도 1b를 참조하면, 상기 상부 마스크 패턴들(311)을 제거하여 상기 랜딩 패드(LP)의 상부면을 노출시킬 수 있다. 상기 상부 마스크 패턴들(311)은 상기 에어 갭(AG)을 형성하기 전에 제거될 수도 있다. 상기 랜딩 패드들(LP) 사이에 상부 매립 패턴(320)을 형성할 수 있다. 즉, 상기 상부 매립 패턴(320)은 상기 제2 리세스 영역들(312)을 채울 수 있다. 상기 상부 매립 패턴(320)은 상기 에어 갭(AG)의 입구를 막을 수 있다. 상기 상부 매립 패턴(320)은 절연성 물질을 포함할 수 있고, 상기 절연성 물질은 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 랜딩 패드들(LP) 상에 하부 전극들(BE)이 형성될 수 있다. 상기 하부전극들(BE)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 상기 하부 전극들(BE) 상에 유전막(330)이 형성될 수 있다. 상기 유전막(330)은 상기 하부 전극들(BE)의 상면을 컨포멀하게 덮을 수 있다. 상기 유전막(330)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합을 포함할 수 있다. 상기 유전막(330) 상에 상부 전극(TE)이 형성될 수 있다. 상기 상부전극(TE)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 상기 하부 전극들(BE), 상기 유전막(330) 및 상기 상부 전극(TE)은 정보저장 요소들(예를 들어, 캐패시터)일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 방향을 따라 배열된 활성 패턴을 정의하는 소자 분리 패턴을 포함하는 기판, 상기 활성 패턴은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하고;
    상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드라인;
    상기 워드라인 상에 배치되고, 상기 제1 방향 및 상기 제2 방향에 모두 교차하는 제3 방향을 따라 연장되는 비트라인, 상기 비트라인은 상기 제1 소스/드레인 영역과 전기적으로 연결되고;
    상기 비트라인의 일 측벽 상의 비트라인 스페이서;
    상기 제2 소스/드레인 영역에 전기적으로 연결되는 스토리지 노드 콘택, 상기 스토리지 노드 콘택은 상기 비트라인 스페이서를 사이에 두고 상기 비트라인과 이격되고; 및
    상기 비트라인 스페이서와 상기 스토리지 노드 콘택 사이에 개재되는 절연 패턴을 포함하되,
    상기 비트라인 스페이서는,
    상기 비트라인의 측벽을 덮는 제1 스페이서; 및
    상기 절연 패턴과 상기 제1 스페이서 사이에 개재되는 제2 스페이서를 포함하는 반도체 메모리 소자.
  2. 제1 항에 있어서,
    상기 절연 패턴의 상면은 상기 스토리지 노드 콘택의 상면과 공면을 이루고,
    상기 절연 패턴의 하면은 상기 기판의 상면과 공면을 이루는 반도체 메모리 소자.
  3. 제1 항에 있어서,
    상기 절연 패턴은 상기 제1 스페이서 및 상기 제2 스페이서와 서로 다른 물질을 포함하는 반도체 메모리 소자.
  4. 제1 항에 있어서,
    평면적 관점에서, 상기 절연 패턴은 사각 링 또는 원형 링의 구조인 반도체 메모리 소자.
  5. 제1 방향을 따라 배열된 활성 패턴을 정의하는 소자 분리 패턴을 포함하는 기판, 상기 활성 패턴은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하고,
    상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드라인;
    상기 워드라인 상에 배치되고, 상기 제1 방향 및 상기 제2 방향에 모두 교차하는 제3 방향을 따라 연장되는 비트라인, 상기 비트라인은 상기 제1 소스/드레인 영역과 전기적으로 연결되고;
    상기 비트라인의 측벽들 상의 비트라인 스페이서들;
    상기 제2 소스/드레인 영역에 전기적으로 연결되는 스토리지 노드 콘택들, 상기 스토리지 노드 콘택들은 상기 비트라인 스페이서를 사이에 두고 상기 비트라인과 이격되고;
    상기 워드라인 상에 배치되고, 상기 스토리지 노드 콘택들 사이에 개재되는 절연 펜스들; 및
    상기 스토리지 노드 콘택들과 상기 비트라인 스페이서들 사이 및 상기 스토리지 노드 콘택들과 상기 절연 펜스들 사이에 개재되는 절연 패턴을 포함하되,
    평면적 관점에서, 상기 절연 패턴은 사각 링 또는 원형 링의 구조인 반도체 메모리 소자.
  6. 제5 항에 있어서,
    상기 비트라인 스페이서들의 각각은,
    상기 비트라인과 상기 스토리지 노드 콘택 사이에 배치되고, 상기 비트라인의 일 측벽에 인접하는 제1 스페이서;
    상기 비트라인과 상기 스토리지 노드 콘택 사이에 배치되고, 상기 스토리지 노드 콘택의 일 측벽에 인접하는 제2 스페이서; 및
    상기 제1 스페이서와 상기 제2 스페이서 사이에 개재되는 에어 갭을 포함하는 반도체 메모리 소자.
  7. 제6 항에 있어서,
    상기 절연 패턴의 상면의 높이는 상기 제2 스페이서의 상면의 높이보다 낮고,
    상기 제2 스페이서의 상면의 높이는 상기 비트라인의 상면의 높이보다 높고,
    상기 제1 스페이서의 상면의 높이는 상기 제2 스페이서의 상면의 높이보다 높은 반도체 메모리 소자.
  8. 제5 항에 있어서,
    상기 절연 패턴의 하면은 상기 기판의 상면과 공면을 이루고,
    상기 절연 패턴은, 상기 스토리지 노드 콘택들의 측벽들, 상기 비트라인 스페이서들의 측벽들. 및 상기 절연 펜스들의 측벽들을 덮는 반도체 메모리 소자.
  9. 활성 패턴을 갖는 기판, 상기 활성 패턴은 제1 방향으로의 장축을 가지고, 상기 활성 패턴은 제1 소스/드레인 영역, 및 상기 제1 소스/드레인 영역을 사이에 두고 상기 제1 방향으로 이격된 한 쌍의 제2 소스/드레인 영역들을 포함하며, 상기 기판은 상기 활성 패턴을 정의하는 소자 분리 패턴을 포함하고;
    상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드라인;
    상기 워드라인 상에 배치되고, 상기 제1 방향 및 상기 제2 방향에 모두 교차하는 제3 방향을 따라 연장되는 비트라인, 상기 비트라인은 상기 제1 소스/드레인 영역과 전기적으로 연결되고;
    상기 비트라인의 일 측벽 상의 비트라인 스페이서;
    상기 제2 소스/드레인 영역에 전기적으로 연결되는 스토리지 노드 콘택, 상기 스토리지 노드 콘택은 상기 비트라인 스페이서를 사이에 두고 상기 비트라인과 이격되고;
    상기 제1 소스/드레인 영역과 전기적으로 연결되는 비트라인 콘택;
    상기 비트라인 상에 배치되는 비트라인 캐핑 패턴;
    상기 스토리지 노드 콘택과 전기적으로 연결되는 랜딩 패드;
    상기 랜딩 패드 상의 하부 전극; 및
    상기 비트라인 스페이서와 상기 스토리지 노드 콘택 사이에 개재되는 절연 패턴을 포함하되,
    상기 비트라인 스페이서는,
    상기 비트라인의 측벽을 덮는 제1 스페이서; 및
    상기 절연 패턴과 상기 제1 스페이서 사이에 개재되는 제2 스페이서를 포함하는 반도체 메모리 소자.
  10. 제9 항에 있어서,
    상기 스토리지 노드 콘택 및 상기 비트라인 스페이서는 복수로 제공되고,
    상기 워드라인 상에 배치되고, 상기 스토리지 노드 콘택들 사이에 개재되는 절연 펜스들을 더 포함하되,
    상기 절연 패턴은 상기 스토리지 노드 콘택들과 상기 비트라인 스페이서들 사이 및 상기 스토리지 노드 콘택들과 상기 절연 펜스들 사이에 개재되는 반도체 메모리 소자.
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