KR20220067212A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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KR20220067212A
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redistribution
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molding part
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석세영
강운병
이충선
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삼성전자주식회사
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/2413—Connecting within a semiconductor or solid-state body
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract

제 1 재배선 기판, 상기 제 1 재배선 기판 상에 배치되는 제 1 다이, 상기 제 1 다이 상에 제공되는 제 2 재배선 기판, 상기 제 1 다이 상에 배치되고, 상기 제 1 다이와 상기 제 2 재배선 기판을 연결하는 제 1 범프, 상기 제 1 재배선 기판과 상기 제 2 재배선 기판 사이에서 상기 제 1 다이를 둘러싸고, 상기 제 1 다이의 활성면과 상기 제 2 재배선 기판 사이를 채우는 제 1 몰딩부, 상기 제 1 몰딩부는 상기 제 1 범프를 둘러싸고, 및 상기 제 1 재배선 기판의 하부면 상에 제공되는 외부 단자를 포함하는 반도체 패키지를 제공하되, 상기 제 2 재배선 기판은 제 1 절연 패턴 내에서 상기 제 1 범프와 접하는 제 1 배선 패턴, 및 상기 제 1 절연 패턴 내에서 상기 제 1 배선 패턴에 연결되는 제 1 비아 패턴을 포함하고, 상기 제 2 재배선 기판과 상기 제 1 범프의 계면 상에서, 상기 제 2 재배선 기판의 상기 제 1 배선 패턴과 상기 제 1 범프는 동일한 물질로 이루어진 일체를 구성할 수 있다.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 상세하게는 적층형 집적 회로(stacked integrated circuit)를 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 최근의 패키징 기술은 하나의 패키지 내에 복수의 반도체 칩들을 탑재하는 방향으로 진행되고 있다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 고주파 신호를 취급하는 반도체 패키지는 소형화뿐만 아니라 전기적 특성을 우수하게 구현할 것이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 재배선 기판, 상기 제 1 재배선 기판 상에 배치되는 제 1 다이, 상기 제 1 다이 상에 제공되는 제 2 재배선 기판, 상기 제 1 다이 상에 배치되고, 상기 제 1 다이와 상기 제 2 재배선 기판을 연결하는 제 1 범프, 상기 제 1 재배선 기판과 상기 제 2 재배선 기판 사이에서 상기 제 1 다이를 둘러싸고, 상기 제 1 다이의 활성면과 상기 제 2 재배선 기판 사이를 채우는 제 1 몰딩부, 상기 제 1 몰딩부는 상기 제 1 범프를 둘러싸고, 및 상기 제 1 재배선 기판의 하부면 상에 제공되는 외부 단자를 포함할 수 있다. 상기 제 2 재배선 기판은 제 1 절연 패턴 내에서 상기 제 1 범프와 접하는 제 1 배선 패턴, 및 상기 제 1 절연 패턴 내에서 상기 제 1 배선 패턴에 연결되는 제 1 비아 패턴을 포함할 수 있다. 상기 제 2 재배선 기판과 상기 제 1 범프의 계면 상에서, 상기 제 2 재배선 기판의 상기 제 1 배선 패턴과 상기 제 1 범프는 동일한 물질로 이루어진 일체를 구성할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 재배선 기판, 상기 제 1 재배선 상에 제공되는 제 1 소자층, 상기 제 1 소자층 상에 제공되는 제 2 소자층, 상기 제 2 소자층 상에 제공되는 제 2 재배선 기판, 및 상기 제 1 재배선 기판의 하면 상에 제공되는 외부 단자들을 포함할 수 있다. 상기 제 1 소자층 및 상기 제 2 소자층 각각은 상기 제 2 재배선 기판을 향하는 회로층을 갖는 다이, 상기 다이를 관통하여 상기 회로층에 접속되는 비아, 상기 다이 상에서 상기 회로층에 접속되는 범프, 및 상기 다이를 둘러싸고, 상기 다이 상에서 상기 범프를 매립하는 몰딩부를 포함하되, 상기 몰딩부의 상부면 및 상기 범프의 상부면은 공면(coplanar)을 이룰 수 있다. 상기 제 2 재배선 기판은 절연 패턴 및 상기 절연 패턴 내의 도전 패턴을 포함할 수 있다. 상기 도전 패턴은 상기 절연 패턴의 하부면 상으로 노출되어 상기 제 2 소자층의 상기 범프에 접속되는 헤드 부분, 및 상기 헤드 부분보다 작은 폭을 갖는 테일 부분을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 베이스층, 상기 베이스층 상에 제공되는 회로층, 및 상기 베이스층을 관통하여 상기 회로층에 접속되는 비아를 갖는 제 1 다이를 형성하는 것, 상기 제 1 다이의 상기 회로층 상에 상기 회로층에 접속되는 제 1 패드를 형성하는 것, 상기 베이스층이 제 1 캐리어 기판을 향하도록 상기 제 1 다이를 상기 제 1 캐리어 기판 상에 위치시키는 것, 상기 제 1 캐리어 기판 상에 몰딩 물질을 도포하여 상기 제 1 다이를 매립하는 제 1 몰딩부를 형성하는 것, 상기 제 1 몰딩부 상에 평탄화 공정을 수행하여, 상기 제 1 다이의 상기 제 1 패드를 노출시키는 것, 제 1 재배선 기판에 상기 제 1 다이의 상기 제 1 패드가 접속되도록 상기 제 1 재배선 기판 상에 상기 제 1 다이를 접합하는 것, 상기 제 1 캐리어 기판을 제거하여 상기 베이스층을 노출시키는 것, 상기 제 1 다이의 일측에서 상기 제 1 몰딩부를 관통하여 상기 제 1 재배선 기판에 접속되는 관통 전극을 형성하는 것, 및 상기 제 1 몰딩부 및 상기 제 1 다이의 상기 베이스층 상에 상기 제 2 재배선 기판을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 제 1 소자층에서 제 1 몰딩부가 제 1 다이의 활성면을 덮고 있으며, 이에 따라 제 1 다이의 집적 회로가 외부 충격으로부터 보호될 수 있다. 더하여, 제 1 소자층의 제 1 몰딩부의 상부면과 제 1 범프의 상부면이 평탄한 공면을 이룰 수 있으며, 이에 따라 제 1 소자층과 제 2 재배선 기판의 접합이 용이할 수 있다. 또한, 제 1 소자층의 제 1 범프와 제 2 재배선 기판의 제 2 도전 패턴이 일체로 결합됨에 따라, 제 1 소자층과 제 2 재배선 기판이 견고하게 접합될 수 있다. 즉, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 범프들이 제 1 다이들의 높이 차이를 보상할 수 있으며, 제 1 범프들에 의해 제 1 다이가 제 2 재배선 기판에 용이하게 접속될 수 있다. 더하여, 두께가 두꺼운 제 1 범프들은 그의 상부면 상에 평탄화 공정을 수행하기 용이할 수 있다. 이에 따라, 제 1 소자층과 제 2 재배선 기판의 상기 하이브리드 본딩 공정이 용이할 수 있으며, 구조적으로 견고한 반도체 패키지가 제조될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 내지 도 4는 도 1의 A영역을 확대 도시한 도면이다.
도 5 내지 도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 8 내지 도 26는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2 내지 도 4는 도 1의 A영역을 확대 도시한 도면이다.
도 1을 참조하여, 반도체 패키지(10)는 제 1 재배선 기판(100), 제 1 소자층(DL1) 및 제 2 재배선 기판(400)을 포함할 수 있다.
제 1 재배선 기판(100)이 제공될 수 있다. 제 1 재배선 기판(100)은 서로 적층되는 복수의 제 1 재배선층들을 포함할 수 있다.
상기 제 1 재배선층들 각각은 제 1 절연 패턴(110) 및 제 1 절연 패턴(110) 내에 제공되는 제 1 도전 패턴(120)을 포함할 수 있다. 어느 하나의 제 1 재배선층의 제 1 도전 패턴(120)은 인접한 다른 하나의 제 1 재배선층의 제 1 도전 패턴(120)과 전기적으로 연결될 수 있다. 이하, 하나의 제 1 재배선층의 구성을 설명한다.
제 1 절연 패턴(110)은 절연성 폴리머 또는 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 상기 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole(PBO)), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제 1 절연 패턴(110)은 하나의 층으로 구성되거나, 또는 다층 구조로 제공될 수 있다. 제 1 절연 패턴(110)이 다층 구조로 제공되는 경우, 상기 층들은 서로 동일한 물질로 구성되거나, 또는 서로 다른 물질로 구성될 수 있다.
제 1 도전 패턴(120)은 제 1 절연 패턴(110) 내에 제공될 수 있다. 제 1 도전 패턴(120)은 다마신(damascene) 구조를 가질 수 있다. 제 1 도전 패턴(120)은 뒤집어진 T형상의 단면을 가질 수 있다. 예를 들어, 제 1 도전 패턴(120)은 서로 일체로 연결되는 헤드 부분(122) 및 테일 부분(124)을 가질 수 있다. 헤드 부분(122)은 후술되는 제 1 다이(200)의 전기적 연결을 수평적으로 재배선하는 배선 패턴에 해당할 수 있으며, 테일 부분(124)은 상기 제 1 재배선층들의 제 1 도전 패턴들(120)을 수직으로 연결하는 비아 패턴에 해당할 수 있다. 헤드 부분(122)과 테일 부분(124)은 서로 수직적으로 중첩될 수 있으며, 테일 부분(124)은 헤드 부분(122)으로부터 제 1 절연 패턴(110)의 상부면을 향하여 연장될 수 있다. 헤드 부분(122) 및 테일 부분(124)은 그들 사이에 경계면이 없을 수 있다. 제 1 도전 패턴(120)의 하부면은 제 1 절연 패턴(110)의 하부면과 동일한 레벨에 제공될 수 있다. 최하단에 배치되는 상기 제 1 재배선층의 제 1 도전 패턴(120)은 헤드 부분(122')이 제 1 절연 패턴(110)의 하부면 상으로 노출될 수 있다. 최하단에 배치되는 상기 제 1 재배선층의 제 1 도전 패턴(120)은 헤드 부분(122')은 후술되는 외부 단자들(130)이 접속되는 패드일 수 있다. 최상단에 배치되는 상기 제 1 재배선층의 제 1 도전 패턴(120)은 테일 부분(124)이 없이 헤드 부분(122'')만 가질 수 있으며, 상기 헤드 부분(122'')은 제 1 절연 패턴(110)의 상부면 상으로 노출될 수 있다. 상기 헤드 부분(122'')은 후술되는 제 1 다이(200)가 실장되는 패드일 수 있다. 테일 부분(124)의 상부면은 제 1 절연 패턴(110)의 상부면과 동일한 레벨에 제공될 수 있다. 제 1 도전 패턴(120)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 도전 패턴(120)은 구리(Cu)를 포함할 수 있다.
도시하지는 않았으나, 제 1 절연 패턴(110)과 제 1 도전 패턴(120)의 사이에 배리어막이 개재될 수 있다. 상기 배리어막은 제 1 도전 패턴(120)의 헤드 부분(122) 및 테일 부분(124)을 둘러쌀 수 있다. 제 1 도전 패턴(120)과 제 1 절연 패턴(110) 사이의 갭, 즉 상기 배리어막의 두께는 50Å 내지 1000 Å일 수 있다. 상기 배리어막은 타이타늄(Ti), 탄탈럼(Ta), 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다.
제 1 재배선 기판(100) 아래에 외부 단자들(130)이 제공될 수 있다. 외부 단자들(130)은 각각 최하단에 배치되는 상기 제 1 재배선층의 제 1 도전 패턴(120)에 접속될 수 있다. 외부 단자들(130)은 솔더 볼 또는 솔더 범프를 포함할 수 있다.
제 1 재배선 기판(100) 상에 제 1 소자층(DL1)이 제공될 수 있다. 제 1 소자층(DL1)은 제 1 다이(200), 제 1 다이(200)를 둘러싸는 제 1 몰딩부(310), 및 제 1 다이(200)와 연결되는 적어도 하나의 제 1 범프(BP1)를 포함할 수 있다.
제 1 다이(200)는 제 1 재배선 기판(100)의 상면 상에 배치될 수 있다. 제 1 다이(200)는 DRAM, SRAM, MRAM, 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 이와는 다르게, 제 1 다이(200)은 로직 칩(logic chip)일 수 있다. 제 1 다이(200)은 전면(200a) 및 후면(200b)을 가질 수 있다. 이하 본 명세서에서, 전면이라 함은 반도체 다이 내의 집적 소자의 활성면(active surface) 측의 일면으로, 반도체 다이의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다. 제 1 다이(200)의 전면(200a)은 제 2 재배선 기판(400)을 향할 수 있다. 제 1 다이(200)는 제 1 베이스층(210), 제 1 베이스층(210)의 양면에 제공되는 제 1 회로층(220)과 제 1 패시베이션막(230), 및 제 1 베이스층(210)을 관통하는 적어도 하나의 제 1 비아(240)를 포함할 수 있다.
제 1 베이스층(210)은 실리콘(Si)을 포함할 수 있다. 제 1 베이스층(210)의 상부에 집적 소자 또는 집적 회로들이 형성될 수 있다.
제 1 회로층(220)은 제 1 베이스층(210)의 상부면 상에 제공될 수 있다. 제 1 회로층(220)은 제 1 베이스층(210) 내에 형성된 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다. 예를 들어, 제 1 회로층(220)은 절연 패턴(222) 내에 제공되는 회로 패턴(224)을 가질 수 있으며, 회로 패턴(224)은 제 1 베이스층(210) 내에 형성된 집적 소자 또는 집적 회로들에 접속될 수 있다. 회로 패턴(222)의 일부는 제 1 회로층(220)의 상부면 상으로 노출될 수 있으며, 회로 패턴(222)의 노출되는 일부는 제 1 다이(200)의 패드에 해당할 수 있다. 제 1 회로층(220)이 제공되는 제 1 다이(200)의 상부면(200a)은 제 1 다이(200)의 활성면(active surface)일 수 있다.
제 1 패시베이션막(230)은 제 1 베이스층(210)의 하부면 상에 제공될 수 있다. 제 1 패시베이션막(230)은 절연 물질을 포함할 수 있다. 예를 들어, 제 1 패시베이션막(230)은 실리콘 질화물(SiN), 실리콘 산화물(SiO) 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
제 1 비아(240)는 제 1 베이스층(210) 및 제 1 패시베이션막(230)을 수직으로 관통할 수 있다. 제 1 비아(240)의 일단은 제 1 패시베이션막(230)의 하부면 상으로 노출될 수 있다. 이때, 제 1 비아(240)의 하부면은 제 1 패시베이션막(230)의 하부면, 즉 제 1 다이(200)의 후면(200b)과 공면(coplanar)을 이룰 수 있으며, 제 1 비아(240)의 하부면과 제 1 패시베이션막(230)의 하부면은 실질적으로 평탄(flat)할 수 있다. 제 1 비아(240)의 다른 일단은 제 1 다이(200)의 전면(200a)을 향해 연장되어, 제 1 회로층(220)과 접할 수 있다. 제 1 비아(240)는 제 1 회로층(220)의 회로 패턴(224)에 접속될 수 있다.
제 1 다이(200)는 제 1 재배선 기판(100)에 실장될 수 있다. 예를 들어, 제 1 다이(200)의 제 1 패시베이션막(230)은 제 1 재배선 기판(100)의 상부면에 접할 수 있다. 이때, 제 1 다이(200)의 제 1 비아(240)는 최상단에 배치되는 상기 제 1 재배선층의 제 1 도전 패턴(120)의 헤드 부분(122'')에 접속될 수 있다.
도 1 및 도 2를 함께 참조하여, 제 1 다이(200)의 전면(200a) 상에 적어도 하나의 제 1 범프(BP1)가 제공될 수 있다. 제 1 범프(BP1)는 제 1 회로층(220)에 전기적으로 연결될 수 있다. 예를 들어, 제 1 범프(BP1)는 회로 패턴(222)의 노출되는 일부에 접속될 수 있다. 제 1 범프(BP1)의 두께는 0.1mm 내지 10mm일 수 있다. 제 1 범프(BP1)의 폭은 제 1 회로층(220)으로부터의 거리에 따라 균일할 수 있다. 제 1 범프(BP1)는 구리(Cu)를 포함할 수 있다.
도 2에 도시된 바와는 다르게, 제 1 범프(BP1)는 시드막(BP1s)을 더 포함할 수 있다. 도 3에 도시된 바와 같이, 시드막(BP1s)은 제 1 범프(BP1)의 하부면을 덮을 수 있다. 시드막(BP1s)은 제 1 범프(BP1)와 제 1 다이(200)의 회로 패턴(224) 사이에 개재될 수 있다. 또는, 도 4에 도시된 바와 같이, 시드막(BP1s)은 제 1 범프(BP1)의 하부면 및 측면들을 덮을 수 있다. 시드막(BP1s)은 제 1 범프(BP1)와 제 1 다이(200)의 회로 패턴(224) 사이로부터 제 1 버프(BP1)의 측면들 상으로 연장될 수 있다. 이하 도 2의 실시예를 기준으로 계속 설명하도록 한다.
도 1 및 도 2를 계속 참조하여, 제 1 재배선 기판(100) 상에 제 1 몰딩부(310)가 제공될 수 있다. 제 1 몰딩부(310)는 제 1 재배선 기판(100)의 상부면을 덮을 수 있다. 제 1 몰딩부(310)은 평면적 관점에서 제 1 다이(200)를 둘러쌀 수 있다. 제 1 몰딩부(310)는 제 1 다이(200)의 측면들을 덮을 수 있고, 제 1 다이(200)의 전면(200a)을 덮을 수 있다. 이때, 제 1 몰딩부(310)는 제 1 범프(BP1)를 둘러싸되, 제 1 범프(BP1)의 상부면을 노출시킬 수 있다. 제 1 몰딩부(310)의 상부면과 제 1 범프(BP1)의 상부면은 공면을 이룰 수 있다. 제 1 몰딩부(310)의 하부면과 제 1 다이(200)의 하부면은 공면을 이룰 수 있다. 제 1 몰딩부(310)는 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다.
제 1 재배선 기판(100) 상에 관통 전극(350)이 제공될 수 있다. 관통 전극(350)은 제 1 다이(200)의 일측에 배치될 수 있다. 관통 전극(350)은 제 1 몰딩부(310)를 수직으로 관통할 수 있다. 관통 전극(350)의 일단은 제 1 재배선 기판(100)을 향하여 연장되어 제 1 재배선 기판(100)의 제 1 도전 패턴(120)에 접속될 수 있다. 관통 전극(350)의 하부면은 제 1 몰딩부(310)의 하부면 및 제 1 다이(200)의 제 1 패시베이션막(230)의 하부면과 공면을 이룰 수 있다. 관통 전극(350)의 다른 일단은 제 1 몰딩부(310)의 상부면으로 노출될 수 있다. 관통 전극(350)의 상부면은 제 1 몰딩부(310)의 상부면 및 제 1 범프(BP1)의 상부면과 공면을 이룰 수 있다. 관통 전극(350)의 폭은 제 1 재배선 기판(100)으로부터 멀어질수록 작아질 수 있다. 이와는 다르게, 관통 전극(350)의 폭은 제 1 재배선 기판(100)으로부터의 거리에 따라 균일할 수 있다.
도시하지는 않았으나, 관통 전극(350)과 제 1 몰딩부(310)의 사이에 시드막이 개재될 수 있다. 상기 시드막은 관통 전극(350)의 측면 및 상부면을 둘러쌀 수 있다. 상기 시드막은 타이타늄(Ti) 또는 탄탈럼(Ta) 중에서 적어도 하나를 포함할 수 있다.
제 1 소자층(DL1) 상에 제 2 재배선 기판(400)이 제공될 수 있다. 제 2 재배선 기판(400)은 제 1 몰딩부(310)의 상부면 및 제 1 범프(BP1)의 상부면에 접할 수 있다. 제 2 재배선 기판(400)은 서로 적층되는 복수의 제 2 재배선층들을 포함할 수 있다.
상기 제 2 재배선층들 각각은 제 2 절연 패턴(410) 및 제 2 절연 패턴(410) 내에 제공되는 제 2 도전 패턴(420)을 포함할 수 있다. 어느 하나의 제 2 재배선층의 제 2 도전 패턴(420)은 인접한 다른 하나의 제 2 재배선층의 제 2 도전 패턴(420)과 전기적으로 연결될 수 있다. 이하, 하나의 제 2 재배선층의 구성을 설명한다.
제 2 절연 패턴(410)은 절연성 폴리머 또는 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 상기 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole(PBO)), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제 2 절연 패턴(410)은 하나의 층으로 구성되거나, 또는 다층 구조로 제공될 수 있다.
제 2 도전 패턴(420)은 제 2 절연 패턴(410) 내에 제공될 수 있다. 제 2 도전 패턴(420)은 다마신(damascene) 구조를 가질 수 있다. 제 2 도전 패턴(420)은 뒤집어진 T형상의 단면을 가질 수 있다. 예를 들어, 제 2 도전 패턴(420)은 서로 일체로 연결되는 헤드 부분(422) 및 테일 부분(424)을 가질 수 있다. 헤드 부분(422)은 후술되는 제 1 다이(200)의 전기적 연결을 수평적으로 재배선하는 배선 패턴에 해당할 수 있으며, 테일 부분(424)은 상기 제 1 재배선층들의 제 2 도전 패턴들(420)을 수직으로 연결하는 비아 패턴에 해당할 수 있다. 헤드 부분(422)과 테일 부분(424)은 서로 수직적으로 중첩될 수 있으며, 테일 부분(424)은 헤드 부분(422)으로부터 제 2 절연 패턴(410)의 상부면을 향하여 연장될 수 있다. 헤드 부분(422) 및 테일 부분(424)은 그들 사이에 경계면이 없을 수 있다. 제 2 도전 패턴(420)의 하부면은 제 2 절연 패턴(410)의 하부면과 동일한 레벨에 제공될 수 있다. 최하단에 배치되는 상기 제 2 재배선층의 제 2 도전 패턴(420)은 헤드 부분(422')이 제 2 절연 패턴(410)의 하부면 상으로 노출될 수 있다. 상기 헤드 부분(422')은 제 1 범프(BP1)가 접속되는 패드일 수 있다. 최상단에 배치되는 상기 제 2 재배선층의 제 2 도전 패턴(420)은 테일 부분(424)이 없이 헤드 부분(422'')만 가질 수 있으며, 상기 헤드 부분(422'')은 제 2 절연 패턴(410)의 상부면 상으로 노출될 수 있다. 상기 헤드 부분(422'')은 별도의 반도체 패키지 또는 소자 등이 실장되는 패드일 수 있다. 테일 부분(424)의 상부면은 제 2 절연 패턴(410)의 상부면과 동일한 레벨에 제공될 수 있다. 제 2 도전 패턴(420)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 2 도전 패턴(420)은 구리(Cu)를 포함할 수 있다.
도시하지는 않았으나, 제 2 절연 패턴(410)과 제 2 도전 패턴(420)의 사이에 배리어막이 개재될 수 있다. 상기 배리어막은 제 2 도전 패턴(420)의 헤드 부분(422) 및 테일 부분(424)을 둘러쌀 수 있다. 상기 배리어막은 타이타늄(Ti), 탄탈럼(Ta), 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다.
제 2 재배선 기판(400)은 제 1 다이(200) 및 관통 전극(350)에 전기적으로 연결될 수 있다. 예를 들어, 제 1 범프(BP1) 및 관통 전극(350)은 제 2 재배선 기판(400)의 최하단에 배치되는 상기 제 2 재배선층의 제 2 도전 패턴(420)의 헤드 부분(422')에 접속될 수 있다. 제 2 재배선 기판(400)의 제 2 도전 패턴(420, 422')과 제 1 범프(BP1)는 서로 접합될 수 있다. 이때, 제 2 재배선 기판(400)의 제 2 도전 패턴(420, 422')과 제 1 범프(BP1)는 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 본 명세서에서, 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다. 예를 들어, 제 2 재배선 기판(400)의 제 2 도전 패턴(420, 422')과 제 1 범프(BP1)는 연속적인 구성을 가질 수 있고, 제 2 재배선 기판(400)의 제 2 도전 패턴(420, 422')과 제 1 범프(BP1) 사이의 경계면(IF, 도 1 및 도 2에서는 점선으로 도시)은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 2 재배선 기판(400)의 제 2 도전 패턴(420, 422')과 제 1 범프(BP1)는 동일한 물질로 구성되어, 제 2 재배선 기판(400)의 제 2 도전 패턴(420, 422')과 제 1 범프(BP1) 사이에 계면이 없을 수 있다. 즉, 제 2 재배선 기판(400)의 제 2 도전 패턴(420, 422')과 제 1 범프(BP1)는 하나의 구성 요소로 제공될 수 있다. 제 2 재배선 기판(400)의 제 2 도전 패턴(420, 422')과 제 1 범프(BP1)를 통해 제 2 재배선 기판(400)과 제 1 다이(200)는 서로 전기적으로 연결될 수 있다.
상기와 같이 반도체 패키지(10)가 제공될 수 있다.
본 발명의 실시예들에 따르면, 제 1 소자층(DL1)에서 제 1 몰딩부(310)가 제 1 다이(200)의 활성면(200a)을 덮고 있으며, 이에 따라 제 1 다이(200)의 집적 회로가 외부 충격으로부터 보호될 수 있다. 더하여, 제 1 소자층(DL1)의 제 1 몰딩부(310)의 상부면과 제 1 범프(BP1)의 상부면이 평탄한 공면을 이룰 수 있으며, 이에 따라 제 1 소자층(DL1)과 제 2 재배선 기판(400)의 접합이 용이할 수 있다. 또한, 제 1 소자층(DL1)의 제 1 범프(BP1)와 제 2 재배선 기판(400)의 제 2 도전 패턴(420)이 일체로 결합됨에 따라, 제 1 소자층(DL1)과 제 2 재배선 기판(400)이 견고하게 접합될 수 있다. 즉, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
다른 실시예들에 따르면, 제 2 재배선 기판(400)의 제 2 도전 패턴(420)은 T형상의 단면을 가질 수 있다. 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 이하의 실시예들에서, 도 1 내지 도 4의 실시예들에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 4의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 5를 참조하여, 제 1 몰딩부(310) 상에 제 2 재배선 기판(400)이 제공될 수 있다. 제 2 재배선 기판(400)은 서로 적층되는 복수의 제 2 재배선층들을 포함할 수 있다.
상기 제 2 재배선층들 각각은 제 2 절연 패턴(410) 및 제 2 절연 패턴(410) 내에 제공되는 제 2 도전 패턴(420)을 포함할 수 있다. 어느 하나의 제 2 재배선층의 제 2 도전 패턴(420)은 인접한 다른 하나의 제 2 재배선층의 제 2 도전 패턴(420)과 전기적으로 연결될 수 있다.
제 2 절연 패턴(410)은 절연성 폴리머 또는 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다.
제 2 도전 패턴(420)은 제 2 절연 패턴(410) 내에 제공될 수 있다. 제 2 도전 패턴(420)은 다마신(damascene) 구조를 가질 수 있다. 제 2 도전 패턴(420)은 T형상의 단면을 가질 수 있다. 예를 들어, 제 2 도전 패턴(420)은 서로 일체로 연결되는 헤드 부분(422) 및 테일 부분(424)을 가질 수 있다. 헤드 부분(422)과 테일 부분(424)은 서로 수직적으로 중첩될 수 있으며, 테일 부분(424)은 헤드 부분(422)으로부터 제 2 절연 패턴(410)의 하부면을 향하여 연장될 수 있다. 제 2 도전 패턴(420)의 하부면은 제 2 절연 패턴(410)의 하부면과 동일한 레벨에 제공될 수 있다. 최상단에 배치되는 상기 제 2 재배선층의 제 2 도전 패턴(420)은 헤드 부분(422)이 제 2 절연 패턴(410)의 상부면 상으로 노출될 수 있다. 상기 헤드 부분(422)은 별도의 반도체 패키지 또는 소자 등이 실장되는 패드일 수 있다. 최하단에 배치되는 상기 제 2 재배선층의 테일 부분(424)은 제 2 절연 패턴(410)의 하부면 상으로 노출될 수 있다. 상기 테일 부분(424)은 제 1 범프(BP1)가 접속되는 패드일 수 있다. 상기 테일 부분(424)의 하부면은 제 2 절연 패턴(410)의 하부면과 동일한 레벨에 제공될 수 있다. 제 2 도전 패턴(420)은 도전성 물질을 포함할 수 있다.
제 2 재배선 기판(400)은 제 1 다이(200) 및 관통 전극(350)에 전기적으로 연결될 수 있다. 예를 들어, 제 1 범프(BP1) 및 관통 전극(350)은 제 2 재배선 기판(400)의 최하단에 배치되는 상기 제 2 재배선층의 제 2 도전 패턴(420)의 테일 부분(424)에 접속될 수 있다. 제 2 재배선 기판(400)의 제 2 도전 패턴(420)과 제 1 범프(BP1)는 서로 접합될 수 있다. 이때, 제 2 재배선 기판(400)의 제 2 도전 패턴(420, 424)과 제 1 범프(BP1)는 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 제 2 재배선 기판(400)의 제 2 도전 패턴(420, 424)과 제 1 범프(BP1)는 연속적인 구성을 가질 수 있고, 제 2 재배선 기판(400)의 제 2 도전 패턴(420, 424)과 제 1 범프(BP1) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 즉, 제 2 재배선 기판(400)의 제 2 도전 패턴(420, 424)과 제 1 범프(BP1)는 하나의 구성 요소로 제공될 수 있다. 제 2 재배선 기판(400)의 제 2 도전 패턴(420, 424)과 제 1 범프(BP1)를 통해 제 2 재배선 기판(400)과 제 1 다이(200)는 서로 전기적으로 연결될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6을 참조하여, 반도체 패키지는 복수의 소자층들을 포함할 수 있다. 예를 들어, 반도체 패키지는 제 1 재배선 기판(100) 상에 순차적으로 적층되는 제 1 소자층(DL1), 제 2 소자층(DL2) 및 제 3 소자층(DL3)을 포함할 수 있다. 도 5에서는 3개의 소자층들을 포함하는 반도체 패키지를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 패키지는 2개의 소자층들을 포함하거나 또는 3개 이상의 소자층들을 포함할 수 있다.
제 1 소자층(DL1) 상에 제 2 소자층(DL2)이 제공될 수 있다. 제 2 소자층(DL2)은 제 1 소자층(DL1)과 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 예를 들어, 제 2 소자층(DL2)은 제 2 다이(500), 제 2 다이(500)를 둘러싸는 제 2 몰딩부(320), 및 제 2 다이(500)와 연결되는 적어도 하나의 제 2 범프(BP2)를 포함할 수 있다.
제 2 다이(500)는 제 1 소자층(DL1)의 상면 상에 배치될 수 있다. 제 2 다이(500)는 DRAM, SRAM, MRAM, 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 이와는 다르게, 제 2 다이(500)은 로직 칩(logic chip)일 수 있다. 제 2 다이(500)은 전면 및 후면을 가질 수 있다. 제 2 다이(500)의 전면은 제 2 재배선 기판(400)을 향할 수 있다. 제 2 다이(500)는 제 1 다이(200)와 수직으로 정렬될 수 있다. 예를 들어, 제 2 다이(500)의 측면들은 제 1 다이(200)의 측면들과 정렬될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 제 2 다이(500)는 제 2 베이스층(510), 제 2 베이스층(510)의 양면에 제공되는 제 2 회로층(520)과 제 2 패시베이션막(530), 및 제 2 베이스층(510)을 관통하는 적어도 하나의 제 2 비아(540)를 포함할 수 있다.
제 2 베이스층(510)은 실리콘(Si)을 포함할 수 있다. 제 2 베이스층(510)의 상부에 집적 소자 또는 집적 회로들이 형성될 수 있다.
제 2 회로층(520)은 제 2 베이스층(510)의 상부면 상에 제공될 수 있다. 제 2 회로층(520)은 제 2 베이스층(510) 내에 형성된 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다. 예를 들어, 제 2 회로층(520)은 절연 패턴 내에 제공되는 회로 패턴을 가질 수 있으며, 상기 회로 패턴은 제 2 베이스층(510) 내에 형성된 집적 소자 또는 집적 회로들에 접속될 수 있다. 상기 회로 패턴의 일부는 제 2 회로층(520)의 상부면 상으로 노출되어 제 2 다이(500)의 패드 역할을 할 수 있다.
제 2 패시베이션막(530)은 제 2 베이스층(510)의 하부면 상에 제공될 수 있다. 제 2 패시베이션막(530)은 절연 물질을 포함할 수 있다.
제 2 비아(540)는 제 2 베이스층(510) 및 제 2 패시베이션막(530)을 수직으로 관통할 수 있다. 제 2 비아(540)의 일단은 제 2 패시베이션막(530)의 하부면 상으로 노출될 수 있다. 이때, 제 2 비아(540)의 하부면은 제 2 패시베이션막(530)의 하부면과 공면(coplanar)을 이룰 수 있으며, 제 2 비아(540)의 하부면과 제 2 패시베이션막(530)의 하부면은 실질적으로 평탄(flat)할 수 있다. 제 2 비아(540)의 다른 일단은 제 2 다이(500)의 전면을 향해 연장되어, 제 2 회로층(520)에 접속될 수 있다.
제 2 다이(500)는 제 1 다이(200)에 실장될 수 있다. 예를 들어, 제 2 다이(500)의 제 2 패시베이션막(530)은 제 1 소자층(DL1)의 제 1 몰딩부(310)의 상부면과 접할 수 있다. 이때, 제 2 다이(500)의 제 2 비아(540)는 제 1 범프(BP1)에 접속될 수 있다. 이때, 제 2 비아(540)와 제 1 범프(BP1)는 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 제 2 비아(540)와 제 1 범프(BP1)는 연속적인 구성을 가질 수 있고, 제 2 비아(540)와 제 1 범프(BP1) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 즉, 제 2 비아(540)와 제 1 범프(BP1)는 하나의 구성 요소로 제공될 수 있다. 제 2 비아(540) 및 제 1 범프(BP1)를 통해 제 2 다이(500)와 제 1 다이(200)는 서로 전기적으로 연결될 수 있다.
제 1 소자층(DL1) 상에 제 2 몰딩부(320)가 제공될 수 있다. 제 2 몰딩부(320)는 제 1 소자층(DL1)의 상부면을 덮을 수 있다. 제 2 몰딩부(320)은 평면적 관점에서 제 2 다이(500)를 둘러쌀 수 있다. 제 2 몰딩부(320)는 제 2 다이(500)의 측면들을 덮을 수 있고, 제 2 다이(500)의 상부면을 덮을 수 있다. 이때, 제 2 몰딩부(320)는 제 2 범프(BP2)를 둘러싸되, 제 2 범프(BP2)의 상부면을 노출시킬 수 있다. 제 2 몰딩부(320)의 상부면과 제 2 범프(BP2)의 상부면은 공면을 이룰 수 있다. 제 2 몰딩부(320)의 하부면과 제 2 다이(500)의 하부면은 공면을 이룰 수 있다. 제 2 몰딩부(320)는 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다. 제 1 몰딩부(310)와 제 2 몰딩부(320) 사이의 계면은 제 1 범프(BP1)와 제 2 다이(500) 사이의 계면과 동일한 평면 상에 위치할 수 있다.
제 2 소자층(DL2) 상에 제 3 소자층(DL3)이 제공될 수 있다. 제 3 소자층(DL3)은 제 1 소자층(DL1)과 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 예를 들어, 제 3 소자층(DL3)은 제 3 다이(600), 제 3 다이(600)를 둘러싸는 제 3 몰딩부(330), 및 제 3 다이(600)와 연결되는 적어도 하나의 제 3 범프(BP3)를 포함할 수 있다.
제 3 다이(600)는 제 2 소자층(DL2)의 상면 상에 배치될 수 있다. 제 3 다이(600)는 DRAM, SRAM, MRAM, 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 이와는 다르게, 제 3 다이(600)은 로직 칩(logic chip)일 수 있다. 제 3 다이(600)은 전면 및 후면을 가질 수 있다. 제 3 다이(600)의 전면은 제 2 재배선 기판(400)을 향할 수 있다. 제 3 다이(600)는 제 1 다이(200) 및 제 2 다이(500)와 수직으로 정렬될 수 있다. 예를 들어, 제 3 다이(600)의 측면들은 제 1 다이(200)의 측면들 및 제 2 다이(500)의 측면들과 정렬될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 제 3 다이(600)는 제 3 베이스층(610), 제 3 베이스층(610)의 양면에 제공되는 제 3 회로층(620)과 제 3 패시베이션막(630), 및 제 3 베이스층(610)을 관통하는 적어도 하나의 제 3 비아(640)를 포함할 수 있다.
제 3 베이스층(610)은 실리콘(Si)을 포함할 수 있다. 제 3 베이스층(610)의 상부에 집적 소자 또는 집적 회로들이 형성될 수 있다.
제 3 회로층(620)은 제 3 베이스층(610)의 상부면 상에 제공될 수 있다. 제 3 회로층(620)은 제 3 베이스층(610) 내에 형성된 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다. 예를 들어, 제 3 회로층(620)은 절연 패턴 내에 제공되는 회로 패턴을 가질 수 있으며, 상기 회로 패턴은 제 3 베이스층(610) 내에 형성된 집적 소자 또는 집적 회로들에 접속될 수 있다. 상기 회로 패턴의 일부는 제 3 회로층(620)의 상부면 상으로 노출되어 제 3 다이(600)의 패드 역할을 할 수 있다.
제 3 패시베이션막(630)은 제 3 베이스층(610)의 하부면 상에 제공될 수 있다. 제 3 패시베이션막(630)은 절연 물질을 포함할 수 있다.
제 3 비아(640)는 제 3 베이스층(610) 및 제 3 패시베이션막(630)을 수직으로 관통할 수 있다. 제 3 비아(640)의 일단은 제 3 패시베이션막(630)의 하부면 상으로 노출될 수 있다. 이때, 제 3 비아(640)의 하부면은 제 3 패시베이션막(630)의 하부면과 공면(coplanar)을 이룰 수 있으며, 제 3 비아(640)의 하부면과 제 3 패시베이션막(630)의 하부면은 실질적으로 평탄(flat)할 수 있다. 제 3 비아(640)의 다른 일단은 제 3 다이(600)의 전면을 향해 연장되어, 제 3 회로층(620)에 접속될 수 있다.
제 3 다이(600)는 제 2 다이(500)에 실장될 수 있다. 예를 들어, 제 3 다이(600)의 제 3 패시베이션막(630)은 제 2 소자층(DL2)의 제 2 몰딩부(320)의 상부면과 접할 수 있다. 이때, 제 3 다이(600)의 제 3 비아(640)는 제 2 범프(BP2)에 접속될 수 있다. 이때, 제 3 비아(640)와 제 2 범프(BP2)는 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 제 3 비아(640)와 제 2 범프(BP2)는 연속적인 구성을 가질 수 있고, 제 3 비아(640)와 제 2 범프(BP2) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 즉, 제 3 비아(640)와 제 2 범프(BP2)는 하나의 구성 요소로 제공될 수 있다. 제 3 비아(640) 및 제 2 범프(BP2)를 통해 제 3 다이(600)와 제 2 다이(500)는 서로 전기적으로 연결될 수 있다.
제 2 소자층(DL2) 상에 제 3 몰딩부(330)가 제공될 수 있다. 제 3 몰딩부(330)는 제 2 소자층(DL2)의 상부면을 덮을 수 있다. 제 3 몰딩부(330)은 평면적 관점에서 제 3 다이(600)를 둘러쌀 수 있다. 제 3 몰딩부(330)는 제 3 다이(600)의 측면들을 덮을 수 있고, 제 3 다이(600)의 상부면을 덮을 수 있다. 이때, 제 3 몰딩부(330)는 제 3 범프(BP3)를 둘러싸되, 제 3 범프(BP3)의 상부면을 노출시킬 수 있다. 제 3 몰딩부(330)의 상부면과 제 3 범프(BP3)의 상부면은 공면을 이룰 수 있다. 제 3 몰딩부(330)의 하부면과 제 3 다이(600)의 하부면은 공면을 이룰 수 있다. 제 3 몰딩부(330)는 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다. 제 2 몰딩부(320)와 제 3 몰딩부(330) 사이의 계면은 제 2 범프(BP2)와 제 3 다이(600) 사이의 계면과 동일한 평면 상에 위치할 수 있다.
제 1 재배선 기판(100) 상에 관통 전극(350)이 제공될 수 있다. 관통 전극(350)은 제 1 다이(200), 제 2 다이(500) 및 제 3 다이(600)의 일측에 배치될 수 있다. 관통 전극(350)은 제 1 몰딩부(310), 제 2 몰딩부(320) 및 제 3 몰딩부(330)를 수직으로 관통할 수 있다. 관통 전극(350)의 일단은 제 1 재배선 기판(100)을 향하여 연장되어 제 1 재배선 기판(100)의 제 1 도전 패턴(120)에 접속될 수 있다. 관통 전극(350)의 하부면은 제 1 몰딩부(310)의 하부면 및 제 1 다이(200)의 제 1 패시베이션막(230)의 하부면과 공면을 이룰 수 있다. 관통 전극(350)의 다른 일단은 제 3 몰딩부(330)의 상부면으로 노출될 수 있다. 관통 전극(350)의 상부면은 제 3 몰딩부(330)의 상부면 및 제 3 범프(BP3)의 상부면과 공면을 이룰 수 있다. 관통 전극(350)의 폭은 제 1 재배선 기판(100)으로부터 멀어질수록 작아질 수 있다. 이와는 다르게, 관통 전극(350)의 폭은 제 1 재배선 기판(100)으로부터의 거리에 따라 균일할 수 있다.
제 3 몰딩부(330) 상에 제 2 재배선 기판(400)이 제공될 수 있다. 제 2 재배선 기판(400)은 제 3 몰딩부(330)의 상부면 및 제 3 범프(BP3)의 상부면에 접할 수 있다. 제 2 재배선 기판(400)은 서로 적층되는 복수의 제 2 재배선층들을 포함할 수 있다.
제 2 재배선 기판(400)은 제 3 다이(600) 및 관통 전극(350)에 전기적으로 연결될 수 있다. 예를 들어, 제 3 범프(BP3) 및 관통 전극(350)은 제 2 재배선 기판(400)의 최하단에 배치되는 상기 제 2 재배선층의 제 2 도전 패턴(420)에 접속될 수 있다. 제 2 재배선 기판(400)의 제 2 도전 패턴(420)과 제 3 범프(BP3)는 서로 접합될 수 있다. 이때, 제 2 재배선 기판(400)의 제 2 도전 패턴(420)과 제 3 범프(BP3)는 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 제 2 재배선 기판(400)의 제 2 도전 패턴(420)과 제 3 범프(BP3)는 연속적인 구성을 가질 수 있고, 제 2 재배선 기판(400)의 제 2 도전 패턴(420)과 제 3 범프(BP3) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 즉, 제 2 재배선 기판(400)의 제 2 도전 패턴(420)과 제 3 범프(BP3)는 하나의 구성 요소로 제공될 수 있다. 제 2 재배선 기판(400)의 제 2 도전 패턴(420)과 제 3 범프(BP3)를 통해 제 2 재배선 기판(400)과 제 3 다이(600)는 서로 전기적으로 연결될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7을 참조하여, 도 1의 반도체 패키지(10) 상에 상부 패키지(20)가 제공될 수 있다. 상부 패키지(20)는 상부 패키지 기판(710), 상부 다이(720) 및 상부 몰딩부(730)를 포함할 수 있다.
상부 패키지 기판(710)은 제 2 재배선 기판(400) 상에 배치될 수 있다. 이때, 상부 패키지 기판(710)은 제 2 재배선 기판(400)으로부터 수직으로 이격될 수 있다. 상부 패키지 기판(710)은 신호 패턴들을 가지는 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 또는, 상부 패키지 기판(710)은 절연막과 배선층이 교차로 적층된 구조일 수 있다.
상부 패키지 기판(710)은 제 2 재배선 기판(400) 상에 실장될 수 있다. 예를 들어, 상부 패키지 기판(710)의 아래에 기판 단자들(715)이 배치될 수 있다. 기판 단자들(715)은 제 2 재배선 기판(400)의 제 2 도전 패턴(420)에 접속될 수 있다. 기판 단자들(715)은 솔더 볼들 또는 솔더 범프들을 포함할 수 있다.
상부 패키지 기판(710) 상에 적어도 하나의 상부 다이(720)이 배치될 수 있다. 상부 다이들(720)은 평면적인 관점에서 서로 이격되어 배치될 수 있다. 상부 다이들(720)은 상부 패키지 기판(710)의 상부면 상에 실장될 수 있다. 예를 들어, 상부 다이들(720)은 플립 칩 본딩(flip chip bonding) 방식으로 상부 패키지 기판(710)의 기판 패드들 상에 실장될 수 있다. 즉, 상부 다이들(720)은 솔더 볼들이나 솔더 범프와 같은 상부 다이 단자들에 의해 상부 패키지 기판(710)과 전기적으로 연결될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 상부 다이들(720)은 본딩 와이어 등과 같은 다양한 실장 수단에 의해 상부 패키지 기판(710) 상에 실장될 수 있다. 상부 다이들(720)은 예를 들어, 로직 칩(logic chip) 또는 메모리 칩(memory chip)일 수 있다. 상부 다이들(720)은 상부 패키지 기판(710) 및 제 2 재배선 기판(400)을 통해 제 1 재배선 기판(100)의 외부 단자들(130) 및 제 1 다이(200)와 전기적으로 연결될 수 있다. 도 7에서는 둘의 상부 다이들(720)을 포함하는 것을 도시하였으나, 상부 다이(720)는 하나만 제공되거나, 셋 이상의 복수로 제공될 수도 있다.
상부 패키지 기판(710) 상에 상부 몰딩부(730)가 제공될 수 있다. 상부 몰딩부(730)는 상부 패키지 기판(710)의 상부면 상에서 상부 다이들(720)을 둘러쌀 수 있다. 예를 들어, 상부 몰딩부(730)는 상부 패키지 기판(710) 상에서 상부 다이들(720)을 매립(embedded)할 수 있다.
도 8 내지 도 19는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 8을 참조하여, 제 1 베이스층(210)이 제공될 수 있다. 제 1 베이스층(210)은, 일 예로, 반도체 웨이퍼를 포함할 수 있다. 예를 들어, 제 1 베이스층(210)은 실리콘 웨이퍼일 수 있다. 제 1 베이스층(210)은 제 1 면(210a) 및 제 1 면(210a)에 대향하는 제 2 면(210b)을 가질 수 있다. 제 1 베이스층(210)의 제 1 면(210a)에 집적 회로가 형성될 수 있다.
제 1 베이스층(210)에 홀들(H)이 형성될 수 있다. 홀들(H)은 베이스층(210)의 제 1 면(210a) 상에 레이저 드릴링 등의 공정을 수행하여 형성될 수 있다. 또는, 제 1 베이스층(210)의 제 1 면(210a) 상에 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이방성 식각 공정을 수행하여 홀들(H)이 형성될 수 있다. 홀들(H)은 제 1 베이스층(210)을 수직으로 완전히 관통하지는 않을 수 있다. 즉, 홀들(H)은 제 1 베이스층(210)의 제 2 면(210b)으로부터 이격되도록 형성될 수 있다.
제 1 베이스층(210) 내부에 제 1 비아들(240)이 형성될 수 있다. 예를 들어, 제 1 베이스층(210)의 제 1 면(210a) 상에 도전 물질을 도포 또는 증착할 수 있다. 이때, 상기 도전 물질은 제 1 베이스층(210)의 홀들(H)을 채울 수 있다. 이후, 제 1 베이스층(210)의 제 1 면 (210a) 상에 위치하는 상기 도전 물질의 일부를 제거할 수 있으며, 상기 도전 물질은 홀들(H) 내에만 잔여할 수 있다.
제 1 베이스층(210)의 제 1 면(210a) 상에 제 1 회로층(220)이 형성될 수 있다. 예를 들어, 베이스층(210)의 제 1 면(210a) 상에 실리콘 산화물(SiO)과 같은 절연층을 형성한 후, 상기 절연층을 패터닝하여 절연 패턴(222)의 일부가 형성될 수 있다. 절연 패턴(222)에 의해 비아들(240)이 노출될 수 있다. 절연 패턴(222)의 상면 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 회로 패턴(224)이 형성될 수 있다. 회로 패턴(224)은 제 1 비아들(240)과 전기적으로 연결될 수 있다. 상기와 같이 절연층의 형성 및 패터닝 공정과 도전층의 형성 및 패터닝 공정을 반복하여 제 1 회로층(220)이 형성될 수 있다.
도 9를 참조하여, 제 1 회로층(220) 상에 제 1 범프들(BP1)이 형성될 수 있다. 예를 들어, 제 1 회로층(220) 상에 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)은 제 1 회로층(220)의 회로 패턴(224)을 노출시키는 개구들을 가질 수 있다. 상기 개구들 내에 시드막(도 3의 BP1s에 해당) 또는 배리어막을 콘포멀(conformal)하게 형성하고, 상기 시드막 또는 배리어막을 시드(seed)로 도금 공정을 수행하여 상기 개구들을 채우는 제 1 범프들(BP1)이 형성될 수 있다.
이후, 마스크 패턴(MP)은 제거될 수 있다.
도 10을 참조하여, 제 1 캐리어 기판(910)이 제공될 수 있다. 제 1 캐리어 기판(910)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 제 1 캐리어 기판(910)은 제 1 캐리어 기판(910)의 상부면 상에 제 1 접착 부재(912)가 제공될 수 있다. 일 예로, 제 1 접착 부재(912)는 접착 테이프를 포함할 수 있다.
제 1 회로층(220)이 제 1 캐리어 기판(910) 상에 부착될 수 있다. 예를 들어, 제 1 회로층(220)의 일면이 제 1 접착 부재(912)에 접착될 수 있다. 이때, 제 1 범프들(BP1)은 제 1 접착 부재(912) 내에 삽입될 수 있다.
계속하여, 제 1 베이스층(210)의 일부가 제거될 수 있다. 상세하게는, 제 1 비아들(240)이 노출되도록, 제 1 베이스층(210)이 박형화될 수 있다. 예를 들어, 제 1 베이스층(210)의 제 2 면(210b) 상에 화학적 기계적 연마 공정(CMP) 또는 그라인딩 공정이 수행될 수 있다. 상기 박형화 공정이 수행되어 나타나는 제 1 베이스층(210)의 제 3 면(210c)은 제 1 비아들(240)의 일단보다 낮은 레벨에 위치할 수 있다. 즉, 제 1 비아들(240)은 제 1 베이스층(210)의 제 3 면(210c) 상으로 돌출될 수 있다. 이와는 다르게, 상기 박형화 공정이 수행되어 나타나는 제 1 베이스층(210)의 제 3 면(210c)은 제 1 비아들(240)의 일단과 공면(coplanar)을 이룰 수 있다. 즉, 제 1 베이스층(210)의 제 3 면(210c)과 제 1 비아들(240)의 일단은 실질적으로 평탄(flat)할 수 있다.
도 11을 참조하여, 제 1 베이스층(210)의 제 3 면(210c) 측에 제 1 패시베이션막(230)을 형성할 수 있다. 예를 들어, 제 1 베이스층(210)이 제 3 면(210c) 상에 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 증착하여 제 1 패시베이션막(230)이 형성될 수 있다. 이때, 제 1 패시베이션막(230)은 제 1 베이스층(210)의 제 3 면(210c) 및 제 3 면(210c) 상으로 돌출된 제 1 비아들(240)을 컨포멀하게 덮을 수 있다. 이와는 다르게, 제 1 베이스층(210)의 제 3 면(210c) 상으로 제 1 비아들(240)이 돌출되지 않도록 형성되는 경우, 베이스층(210)의 노출되는 제 3 면(210c) 상에 산화 공정 또는 질화 공정 수행할 수 있으며, 제 3 면(210c) 측의 제 1 베이스층(210)의 일부가 산화 또는 질화되어 제 1 패시베이션막(230)이 형성될 수 있다.
이후, 도 11의 결과물 상에 싱귤레이션(singulation) 공정이 수행될 수 있다. 예를 들어, 제 1 회로층(220), 제 1 베이스층(210) 및 제 1 패시베이션막(230) 이 절단되어, 제 1 다이들(200)이 개별적으로 분리될 수 있다. 즉, 제 1 쏘잉 라인(SL1)을 따라, 제 1 회로층(220), 제 1 베이스층(210) 및 제 1 패시베이션막(230)이 쏘잉(sawing)되어, 복수의 제 1 다이들(200)이 서로 분리될 수 있다.
상기 싱귤레이션 공정 이후, 제 1 캐리어 기판(910)은 제거될 수 있다. 예를 들어, 제 1 접착 부재(912)를 용해시켜 제 1 캐리어 기판(910)을 탈착시키거나, 제 1 캐리어 기판(910)을 물리적으로 제거할 수 있다.
도 12를 참조하여, 제 2 캐리어 기판(920)이 제공될 수 있다. 제 2 캐리어 기판(920)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 제 2 캐리어 기판(920)은 제 2 캐리어 기판(920)의 상부면 상에 제 2 접착 부재(922)가 제공될 수 있다. 일 예로, 제 2 접착 부재(922)는 접착 테이프를 포함할 수 있다.
제 1 다이들(200)이 제 2 캐리어 기판(920) 상에 부착될 수 있다. 예를 들어, 제 1 패시베이션막(230)의 일면이 제 2 접착 부재(922)에 접착될 수 있다. 이때, 제 1 비아들(240) 및 제 1 비아들(240)을 덮는 제 1 패시베이션막(230)의 일부는 제 2 접착 부재(922) 내에 삽입될 수 있다.
도 13을 참조하여, 제 2 캐리어 기판(920) 상에 제 1 몰딩부(310)가 형성될 수 있다. 예를 들어, 제 2 캐리어 기판(920)의 상면 상에 제 1 다이들(200)을 매립하도록, 절연 물질이 도포될 수 있으며, 상기 몰딩 물질이 경화되어 제 1 몰딩부(310)를 형성할 수 있다. 제 1 몰딩부(310)는 제 1 다이들(200)의 측면들 및 상부면 그리고 제 1 범프들(BP1)의 측면들 및 상부면을 덮을 수 있다.
도 14를 참조하여, 제 1 몰딩부(310)의 일부가 제거될 수 있다. 상세하게는, 제 1 몰딩부(310)가 박형화(thinning)될 수 있다. 예를 들어, 제 1 몰딩부(310)의 상면 상에 그라인딩(grinding) 공정 또는 화학적 기계적 연마 공정(CMP)이 수행될 수 있다. 이에 따라, 제 1 몰딩부(310)의 상부면이 평탄해질 수 있다. 상기 박형화 공정은 제 1 범프들(BP1)의 상부면이 노출될 때까지 수행될 수 있다. 상기 박형화 공정에 의해 제 1 몰딩부(310)의 상부 일부가 제거될 수 있으며, 필요에 따라서는 제 1 범프들(BP1)의 상부 일부가 함께 제거될 수 있다.
상기 박형화 공정이 수행된 후, 제 1 범프들(BP1)은 제 1 몰딩부(310)의 상면으로부터 노출될 수 있다. 제 1 범프들(BP1)의 상면들과 제 1 몰딩부(310)의 상면은 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다.
하나의 제 1 다이(200)와 상기 하나의 제 1 다이(200) 상에 배치되는 제 1 범프들(BP1) 및 제 1 몰딩부(310)는 도 1을 참조하여 설명한 제 1 소자층(DL1)을 구성할 수 있다.
도 15를 참조하여, 제 2 재배선 기판(400)이 제조될 수 있다. 상세하게는, 제 3 캐리어 기판(930)이 제공될 수 있다. 제 3 캐리어 기판(930) 상에 제 2 절연 패턴(410)이 형성될 수 있다. 제 2 절연 패턴(410)은 절연성 폴리머 또는 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다. 제 2 절연 패턴(410) 내부에 제 2 도전 패턴(420)이 형성될 수 있다. 예를 들어, 제 2 절연 패턴(410)을 패터닝하여 제 2 도전 패턴(420)이 형성되기 위한 개구들을 형성하고, 상기 개구들 내에 시드막을 콘포멀하게 형성하고, 상기 시드막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 제 2 도전 패턴(420)이 형성될 수 있다. 상기와 같이 하나의 재배선층이 형성될 수 있다.
상기 형성된 하나의 재배선층 상에 또 다른 제 2 절연 패턴(410)이 형성될 수 있다. 제 2 절연 패턴(410)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 제 2 절연 패턴(410)은 감광성 폴리머(PID)를 포함할 수 있다. 제 2 절연 패턴(410)은 아래에 제공되는 상기 재배선층의 제 2 도전 패턴(420)을 노출시키는 제 1 개구 및 상기 제 1 개구 상에서 상기 제 1 개구보다 큰 폭을 갖는 제 2 개구를 가질 수 있다. 상기 제 1 개구 및 상기 제 2 개구에 시드막을 콘포멀하게 형성하고, 상기 시드막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 제 2 도전 패턴(420)이 형성될 수 있다. 상기와 같이 하나의 재배선층 상에 다른 재배선층들이 형성될 수 있다.
상기에서는 제 2 재배선 기판(400)을 형성하는 일 예를 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 15를 계속 참조하여, 제 3 캐리어 기판(930) 상에 제 2 캐리어 기판(920)이 배치될 수 있다. 이때, 제 2 재배선 기판(400)과 제 1 소자층(DL1)이 마주할 수 있다.
제 2 재배선 기판(400) 상에 제 1 소자층(DL1)이 접합될 수 있다. 예를 들어, 제 3 캐리어 기판(930)과 제 2 캐리어 기판(920)이 서로 접근하여, 제 1 소자층(DL1)의 제 1 몰딩부(310)와 제 2 재배선 기판(400)이 서로 접촉될 수 있다. 예를 들어, 제 1 몰딩부(310)의 일면으로 노출되는 제 1 범프들(BP1)이 제 2 재배선 기판(400)의 제 2 도전 패턴(420)과 접할 수 있다. 제 1 몰딩부(310)은 제 2 재배선 기판(400)의 제 2 절연 패턴(410)과 접할 수 있다.
제 1 범프들(BP1)은 제 2 도전 패턴(420)과 결합하여 일체를 형성할 수 있다. 제 1 범프들(BP1)과 제 2 도전 패턴(420)의 결합은 자연적으로 진행될 수 있다. 상세하게는, 제 1 범프들(BP1)과 제 2 도전 패턴(420)은 동일한 물질(일 예로, 구리(Cu))로 구성될 수 있으며, 서로 접촉된 제 1 범프들(BP1)과 제 2 도전 패턴(420)의 계면에서 표면 활성화(surface activation)에 의한 구리(Cu)-구리(Cu) 금속간 하이브리드 본딩(hybrid bonding) 프로세스(일 예로, 구리(Cu)-구리(Cu) 하이브리드 본딩)에 의해, 제 1 범프들(BP1)과 제 2 도전 패턴(420)이 결합될 수 있다. 제 1 범프들(BP1)과 제 2 도전 패턴(420)이 접합되어, 제 1 범프들(BP1)과 제 2 도전 패턴(420) 사이의 경계면이 사라질 수 있다. 제 1 범프들(BP1)과 제 2 재배선 기판(400)의 제 2 도전 패턴(420)이 일체로 형성됨에 따라, 제 1 다이들(200)이 제 2 재배선 기판(400)에 견고하게 결합될 수 있다.
이때, 제 1 범프들(BP1)과 제 2 도전 패턴(420)의 용이한 접합을 위하여, 제 1 범프들(BP1)과 제 2 도전 패턴(420)의 표면에 표면 활성화(surface activation) 공정이 수행될 수 있다. 상기 표면 활성화 공정은 플라즈마 공정을 포함할 수 있다. 더하여, 제 1 범프들(BP1)과 제 2 도전 패턴(420)의 용이한 접합을 위하여, 제 1 범프들(BP1)과 제 2 도전 패턴(420)에 압력 및 열이 가해질 수 있다. 가해진 압력은 예를 들어, 약 30MPa 미만의 압력을 포함할 수 있고, 가해진 열은 약 100℃ 내지 500℃의 온도에서의 어닐링(annealing) 프로세스를 포함할 수 있다. 대안적으로, 다른 양의 압력 및 열이 하이브리드 본딩 프로세스를 위해 이용될 수 있다.
제 1 범프들(BP1)이 제공되지 않는 경우, 제 1 다이들(200)의 제조 공정 시 공정 편차에 의하여 제 1 다이들(200)의 높이가 다를 수 있으며, 높이가 낮은 제 1 다이들(200)과 제 2 재배선 기판(400) 사이의 이격이 발생할 수 있다. 이 경우, 제 1 다이들(200)과 제 2 재배선 기판(400) 사이에 전기적 단락이 발생할 수 있으며, 반도체 패키지의 불량이 발생할 수 있다.
본 발명의 실시예들에 따르면, 제 1 다이(200) 상에 제 1 다이(200)의 제 1 회로층(220)에 접속되는 제 1 범프들(BP1)을 제공될 수 있다. 제 1 범프들(BP1)은 제 1 다이들(200)의 높이 차이를 보상할 수 있으며, 제 1 범프들(BP1)에 의해 제 1 다이(200)가 제 2 재배선 기판(400)에 용이하게 접속될 수 있다. 더하여, 두께가 두꺼운 제 1 범프들(BP1)은 그의 상부면 상에 평탄화 공정을 수행하기 용이할 수 있다. 이에 따라, 제 1 소자층(DL1)과 제 2 재배선 기판(400)의 상기 하이브리드 본딩 공정이 용이할 수 있으며, 구조적으로 견고한 반도체 패키지가 제조될 수 있다.
도 16을 참조하여, 제 2 캐리어 기판(920)이 제거될 수 있다. 예를 들어, 제 2 접착 부재(922)를 용해시켜 제 2 캐리어 기판(920)을 탈착시키거나, 제 2 캐리어 기판(920)을 물리적으로 제거할 수 있다. 제 2 캐리어 기판(920)이 제거되어 제 1 몰딩부(310)의 일면 및 제 1 다이(200)의 제 1 패시베이션막(230)이 노출될 수 있다.
제 1 몰딩부(310)에 적어도 하나의 관통 전극 홀(352)이 형성될 수 있다. 관통 전극 홀(352)은 제 1 다이(200)의 일측에 형성될 수 있다. 관통 전극 홀(352)은 제 1 몰딩부(310)를 수직으로 관통하여 제 2 재배선 기판(400)의 제 2 도전 패턴(420)을 노출시킬 수 있다. 관통 전극 홀(352)은 제 2 재배선 기판(400)을 향할수록 폭이 작아지도록 형성될 수 있다.
도 17을 참조하여, 관통 전극(350)이 형성될 수 있다. 관통 전극(350)은 관통 전극 홀(352) 내에 금속 물질을 채워 형성될 수 있다. 예를 들어, 제 1 몰딩부(310) 상에 시드막이 형성될 수 있다. 상기 시드막은 제 1 몰딩부(310)의 상부면 및 관통 전극 홀(352)의 내측면을 콘포멀하게 덮을 수 있다. 이후, 상기 시드막을 시드로 도금 공정을 수행하여 관통 전극 홀(352) 내에 금속 물질이 채워질 수 있다.
이후, 제 1 몰딩부(310) 상에 평탄화 공정이 수행될 수 있다. 이에 따라, 관통 전극(350)의 상부면, 제 1 몰딩부(310)의 상부면 및 제 1 다이(200)의 제 1 패시베이션막(230)의 상부면과 제 1 비아(240)의 상부면은 공면을 이룰 수 있고, 실질적으로 평탄할 수 있다.
도 18을 참조하여, 제 1 소자층(DL1) 상에 제 1 재배선 기판(100)이 형성될 수 있다. 상게하게는, 제 1 소자층(DL1) 상에 제 1 절연 패턴(110)이 형성될 수 있다. 제 1 절연 패턴(110)은 절연성 폴리머 또는 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다. 제 1 절연 패턴(110) 내부에 제 1 도전 패턴(120)이 형성될 수 있다. 예를 들어, 제 1 절연 패턴(110)을 패터닝하여 제 1 도전 패턴(120)이 형성되기 위한 개구들을 형성하고, 상기 개구들 내에 시드막을 콘포멀하게 형성하고, 상기 시드막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 제 1 도전 패턴(120)이 형성될 수 있다. 상기 개구들은 제 1 소자층(DL1)의 관통 전극(350) 및 제 1 범프들(BP1)을 노출시킬 수 있다. 이에 따라, 제 1 도전 패턴(120)은 관통 전극(350) 및 제 1 범프들(BP1)에 접속될 수 있다. 상기와 같이 하나의 재배선층이 형성될 수 있다.
상기 형성된 하나의 재배선층 상에 또 다른 제 1 절연 패턴(110)이 형성될 수 있다. 제 1 절연 패턴(110)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 제 1 절연 패턴(110)은 감광성 폴리머(PID)를 포함할 수 있다. 제 1 절연 패턴(110)은 아래에 제공되는 상기 재배선층의 제 1 도전 패턴(120)을 노출시키는 제 1 개구 및 상기 제 1 개구 상에서 상기 제 1 개구보다 큰 폭을 갖는 제 2 개구를 가질 수 있다. 상기 제 1 개구 및 상기 제 2 개구에 시드막을 콘포멀하게 형성하고, 상기 시드막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 제 1 도전 패턴(120)이 형성될 수 있다. 상기와 같이 하나의 재배선층 상에 다른 재배선층들이 형성될 수 있다.
상기에서는 제 1 재배선 기판(100)을 형성하는 일 예를 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 19를 참조하여, 제 1 재배선 기판(100) 상에 외부 단자들(130)이 제공될 수 있다. 외부 단자들(130)은 제 1 재배선 기판(100)의 상면 상에 노출되는 제 1 도전 패턴(120) 상에 형성될 수 있다.
이후, 도 19의 결과물 상에 싱귤레이션(singulation) 공정이 수행될 수 있다. 예를 들어, 제 1 재배선 기판(100), 제 1 몰딩부(310) 및 제 2 재배선 기판(400)이 절단되어, 반도체 패키지들이 개별적으로 분리될 수 있다. 즉, 제 2 쏘잉 라인(SL2)을 따라, 제 1 재배선 기판(100), 제 1 몰딩부(310) 및 제 2 재배선 기판(400)이 쏘잉(sawing)되어, 복수의 반도체 패키지들이 서로 분리될 수 있다.
상기 싱귤레이션 공정 이후, 제 3 캐리어 기판(930)은 제거될 수 있다. 상기와 같이, 도 1을 참조하여 설명한 반도체 패키지가 제조될 수 있다.
도 20 내지 도 26는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 20을 참조하여, 도 15의 결과물 상에서, 제 2 캐리어 기판(920)은 제거될 수 있다. 예를 들어, 제 2 접착 부재(922)를 용해시켜 제 2 캐리어 기판(920)을 탈착시키거나, 제 2 캐리어 기판(920)을 물리적으로 제거할 수 있다. 도 21에서 제 1 소자층(DL1)은 도 6을 참조하여 설명한 제 3 소자층(DL3, 도 6 참조)에 해당할 수 있다.
상기 제 2 캐리어 기판(920)이 제거되어, 제 1 소자층(DL1)의 상부면이 노출될 수 있다. 예를 들어, 제 1 몰딩부(310)의 상부면 및 제 1 다이(200)의 상부면이 노출될 수 있다. 이때, 제 1 다이(200)의 제 1 패시베이션막(230) 및 제 1 비아(240)의 상부면이 노출될 수 있다.
도 21을 참조하여, 제 2 소자층(DL2)이 형성될 수 있다. 제 2 소자층(DL2)을 형성하는 공정은 도 8 내지 도 14를 참조하여 설명한 제 1 소자층(DL1)의 형성 공정과 실질적으로 동일 또는 유사할 수 있다. 예를 들어, 제 4 캐리어 기판(940) 상에 제 2 다이들(500)이 부착될 수 있다. 예를 들어, 제 2 패시베이션막(530)의 일면이 제 4 접착 부재(942)에 접착될 수 있다. 제 4 캐리어 기판(940) 상에 제 2 몰딩부(320)가 형성될 수 있다. 제 2 몰딩부(320)는 제 2 다이들(500)의 측면들 및 상부면 그리고 제 2 범프들(BP2)의 측면들 및 상부면을 덮을 수 있다. 이후 제 2 몰딩부(320)가 박형화되어 제 2 범프들(BP2)의 상부면이 노출될 수 있다. 제 2 범프들(BP2)의 상면들과 제 2 몰딩부(320)의 상면은 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다.
도 21을 계속 참조하여, 제 3 캐리어 기판(930) 상에 제 4 캐리어 기판(940)이 배치될 수 있다. 이때, 제 1 소자층(DL1)과 제 2 소자층(DL2)이 마주할 수 있다.
제 1 소자층(DL1) 상에 제 2 소자층(DL2)이 접합될 수 있다. 예를 들어, 제 3 캐리어 기판(930)과 제 4 캐리어 기판(940)이 서로 접근하여, 제 1 소자층(DL1)의 제 1 몰딩부(310)와 제 2 소자층(DL2)의 제 2 몰딩부(320)가 서로 접촉될 수 있다. 예를 들어, 제 2 몰딩부(320)의 일면으로 노출되는 제 2 범프들(BP2)이 제 1 패시베이션막(230)의 일면으로 노출되는 제 1 비아(240)와 접할 수 있다. 제 2 몰딩부(320)는 제 1 소자층(DL1)의 제 1 패시베이션막(230)과 접할 수 있다.
제 2 범프들(BP2)은 제 1 비아(240)와 결합하여 일체를 형성할 수 있다. 제 2 범프들(BP2)과 제 1 비아(240)의 결합은 자연적으로 진행될 수 있다. 상세하게는, 제 2 범프들(BP2)과 제 1 비아(240)는 동일한 물질(일 예로, 구리(Cu))로 구성될 수 있으며, 서로 접촉된 제 2 범프들(BP2)과 제 1 비아(240)의 계면에서 표면 활성화(surface activation)에 의한 구리(Cu)-구리(Cu) 금속간 하이브리드 본딩(hybrid bonding) 프로세스에 의해, 제 2 범프들(BP2)과 제 1 비아(240)가 결합될 수 있다. 제 2 범프들(BP2)과 제 1 비아(240)가 접합되어, 제 2 범프들(BP2)과 제 1 비아(240) 사이의 경계면이 사라질 수 있다. 제 2 범프들(BP2)과 제 1 비아(240)이 일체로 형성됨에 따라, 제 2 소자층(DL2)이 제 1 소자층(DL1)에 견고하게 결합될 수 있다.
도 22를 참조하여, 제 4 캐리어 기판(940)이 제거될 수 있다. 예를 들어, 제 4 접착 부재(942)를 용해시켜 제 4 캐리어 기판(940)을 탈착시키거나, 제 4 캐리어 기판(940)을 물리적으로 제거할 수 있다. 제 4 캐리어 기판(940)이 제거되어 제 2 몰딩부(320)의 일면 및 제 2 다이(500)의 제 2 패시베이션막(530)이 노출될 수 있다.
이후, 제 2 몰딩부(320) 상에 평탄화 공정이 수행될 수 있다. 이에 따라, 제 2 몰딩부(320)의 상부면 및 제 2 다이(500)의 제 2 패시베이션막(530)의 상부면과 제 2 비아(540)의 상부면은 공면을 이룰 수 있고, 실질적으로 평탄할 수 있다.
도 23을 참조하여, 제 3 소자층(DL3)이 형성될 수 있다. 제 3 소자층(DL3)을 형성하는 공정은 도 8 내지 도 14를 참조하여 설명한 제 1 소자층(DL1)의 형성 공정과 실질적으로 동일 또는 유사할 수 있다. 예를 들어, 제 5 캐리어 기판(950) 상에 제 3 다이들(600)이 부착될 수 있다. 예를 들어, 제 3 패시베이션막(630)의 일면이 제 5 접착 부재(952)에 접착될 수 있다. 제 5 캐리어 기판(950) 상에 제 3 몰딩부(330)가 형성될 수 있다. 제 3 몰딩부(330)는 제 3 다이들(600)의 측면들 및 상부면 그리고 제 3 범프들(BP3)의 측면들 및 상부면을 덮을 수 있다. 이후 제 3 몰딩부(330)가 박형화되어 제 3 범프들(BP3)의 상부면이 노출될 수 있다. 제 3 범프들(BP3)의 상면들과 제 3 몰딩부(330)의 상면은 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다. 도 23에서 제 3 소자층(DL3)은 도 6을 참조하여 설명한 제 1 소자층(DL1, 도 6 참조)에 해당할 수 있다.
도 23을 계속 참조하여, 제 3 캐리어 기판(930) 상에 제 5 캐리어 기판(950)이 배치될 수 있다. 이때, 제 2 소자층(DL2)과 제 3 소자층(DL3)이 마주할 수 있다.
제 2 소자층(DL2) 상에 제 3 소자층(DL3)이 접합될 수 있다. 예를 들어, 제 3 캐리어 기판(930)과 제 5 캐리어 기판(950)이 서로 접근하여, 제 2 소자층(DL2)의 제 2 몰딩부(320)와 제 3 소자층(DL3)의 제 3 몰딩부(330)가 서로 접촉될 수 있다. 예를 들어, 제 3 몰딩부(330)의 일면으로 노출되는 제 3 범프들(BP3)이 제 2 패시베이션막(530)의 일면으로 노출되는 제 2 비아(540)와 접할 수 있다. 제 3 몰딩부(330)는 제 2 소자층(DL2)의 제 2 패시베이션막(530)과 접할 수 있다.
제 3 범프들(BP3)은 제 2 비아(540)와 결합하여 일체를 형성할 수 있다. 제 3 범프들(BP3)과 제 2 비아(540)의 결합은 자연적으로 진행될 수 있다. 상세하게는, 제 3 범프들(BP3)과 제 2 비아(540)는 동일한 물질(일 예로, 구리(Cu))로 구성될 수 있으며, 서로 접촉된 제 3 범프들(BP3)과 제 2 비아(540)의 계면에서 표면 활성화(surface activation)에 의한 구리(Cu)-구리(Cu) 금속간 하이브리드 본딩(hybrid bonding) 프로세스에 의해, 제 3 범프들(BP3)과 제 2 비아(540)가 결합될 수 있다. 제 3 범프들(BP3)과 제 2 비아(540)가 접합되어, 제 3 범프들(BP3)과 제 2 비아(540) 사이의 경계면이 사라질 수 있다. 제 3 범프들(BP3)과 제 2 비아(540)이 일체로 형성됨에 따라, 제 3 소자층(DL3)이 제 2 소자층(DL2)에 견고하게 결합될 수 있다.
도 24를 참조하여, 제 5 캐리어 기판(950)이 제거될 수 있다. 예를 들어, 제 5 접착 부재(952)를 용해시켜 제 5 캐리어 기판(950)을 탈착시키거나, 제 5 캐리어 기판(950)을 물리적으로 제거할 수 있다. 제 5 캐리어 기판(950)이 제거되어 제 3 몰딩부(330)의 일면 및 제 3 다이(600)의 제 3 패시베이션막(630)이 노출될 수 있다.
제 1 몰딩부(310), 제 2 몰딩부(320) 및 제 3 몰딩부(330)에 적어도 하나의 관통 전극 홀(352)이 형성될 수 있다. 관통 전극 홀(352)은 제 1 다이(200), 제 2 다이(500) 및 제 3 다이(600)의 일측에 형성될 수 있다. 관통 전극 홀(352)은 제 1 몰딩부(310), 제 2 몰딩부(320) 및 제 3 몰딩부(330)를 수직으로 관통하여 제 2 재배선 기판(400)의 제 2 도전 패턴(420)을 노출시킬 수 있다. 관통 전극 홀(352)은 제 2 재배선 기판(400)을 향할수록 폭이 작아지도록 형성될 수 있다.
도 25를 참조하여, 관통 전극(350)이 형성될 수 있다. 관통 전극(350)은 관통 전극 홀(352) 내에 금속 물질을 채워 형성될 수 있다. 예를 들어, 제 3 몰딩부(330) 상에 시드막이 형성될 수 있다. 상기 시드막은 제 3 몰딩부(330)의 상부면 및 관통 전극 홀(352)의 내측면을 콘포멀하게 덮을 수 있다. 이후, 상기 시드막을 시드로 도금 공정을 수행하여 관통 전극 홀(352) 내에 금속 물질이 채워질 수 있다.
이후, 제 3 몰딩부(330) 상에 평탄화 공정이 수행될 수 있다. 이에 따라, 관통 전극(350)의 상부면, 제 3 몰딩부(330)의 상부면 및 제 3 다이(600)의 제 3 패시베이션막(630)의 상부면과 제 3 비아(640)의 상부면은 공면을 이룰 수 있고, 실질적으로 평탄할 수 있다.
도 26을 참조하여, 제 3 소자층(DL3) 상에 제 1 재배선 기판(100)이 형성될 수 있다. 제 1 재배선 기판(100)을 형성하는 공정은 도 18을 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 제 3 소자층(DL3) 상에 제 1 절연 패턴(110)이 형성한 후, 제 1 절연 패턴(110) 내부에 제 1 도전 패턴(120)이 형성될 수 있다. 상기와 같이 하나의 재배선층이 형성될 수 있다. 상기 형성된 하나의 재배선층 상에 또 다른 제 1 절연 패턴(110)이 형성될 수 있다. 제 1 절연 패턴(110)은 아래에 제공되는 상기 재배선층의 제 1 도전 패턴(120)을 노출시키는 제 1 개구 및 상기 제 1 개구 상에서 상기 제 1 개구보다 큰 폭을 갖는 제 2 개구를 가질 수 있다. 상기 개구들을 채우는 제 1 도전 패턴(120)이 형성될 수 있다. 상기와 같이 하나의 재배선층 상에 다른 재배선층들이 형성될 수 있다.
제 1 재배선 기판(100) 상에 외부 단자들(130)이 제공될 수 있다. 외부 단자들(130)은 제 1 재배선 기판(100)의 상면 상에 노출되는 제 1 도전 패턴(120) 상에 형성될 수 있다.
이후, 도 26의 결과물 상에 싱귤레이션(singulation) 공정이 수행될 수 있다. 예를 들어, 제 1 재배선 기판(100), 제 1 몰딩부(310), 제 2 몰딩부(320), 제 3 몰딩부(330) 및 제 2 재배선 기판(400)이 절단되어, 반도체 패키지들이 개별적으로 분리될 수 있다. 즉, 제 2 쏘잉 라인(SL2)을 따라, 제 1 재배선 기판(100), 제 1 몰딩부(310), 제 2 몰딩부(320), 제 3 몰딩부(330) 및 제 2 재배선 기판(400)이 쏘잉(sawing)되어, 복수의 반도체 패키지들이 서로 분리될 수 있다.
상기 싱귤레이션 공정 이후, 제 3 캐리어 기판(930)은 제거될 수 있다. 상기와 같이, 도 6을 참조하여 설명한 반도체 패키지가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제 1 재배선 기판 200: 제 1 다이
310: 제 1 몰딩부 320: 제 2 몰딩부
330: 제 3 몰딩부 350: 관통 전극
400: 제 2 재배선 기판 500: 제 2 다이
600: 제 3 다이
DL1: 제 1 소자층 DL2: 제 2 소자층
DL3: 제 3 소자층 BP1: 제 1 범프
BP2: 제 2 범프 BP3: 제 3 범프

Claims (10)

  1. 제 1 재배선 기판;
    상기 제 1 재배선 기판 상에 배치되는 제 1 다이;
    상기 제 1 다이 상에 제공되는 제 2 재배선 기판;
    상기 제 1 다이 상에 배치되고, 상기 제 1 다이와 상기 제 2 재배선 기판을 연결하는 제 1 범프;
    상기 제 1 재배선 기판과 상기 제 2 재배선 기판 사이에서 상기 제 1 다이를 둘러싸고, 상기 제 1 다이의 활성면과 상기 제 2 재배선 기판 사이를 채우는 제 1 몰딩부, 상기 제 1 몰딩부는 상기 제 1 범프를 둘러싸고; 및
    상기 제 1 재배선 기판의 하부면 상에 제공되는 외부 단자를 포함하되,
    상기 제 2 재배선 기판은 제 1 절연 패턴 내에서 상기 제 1 범프와 접하는 제 1 배선 패턴, 및 상기 제 1 절연 패턴 내에서 상기 제 1 배선 패턴에 연결되는 제 1 비아 패턴을 포함하고, 및
    상기 제 2 재배선 기판과 상기 제 1 범프의 계면 상에서, 상기 제 2 재배선 기판의 상기 제 1 배선 패턴과 상기 제 1 범프는 동일한 물질로 이루어진 일체를 구성하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 몰딩부의 상부면 및 상기 제 1 범프의 상부면은 공면(coplanar)을 이루는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 다이는:
    베이스층;
    상기 베이스층의 상부면 상에 제공되는 회로층;
    상기 베이스층의 하부면 상에 제공되는 패시베이션막; 및
    상기 베이스층 및 상기 패시베이션막을 관통하여 상기 회로층에 접속되는 비아를 포함하되,
    상기 제 1 범프는 상기 회로층 상에 제공되어 상기 회로층에 접속되는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제 1 패시베이션막의 하부면, 상기 제 1 비아의 하부면 및 상기 제 1 몰딩부의 하부면은 공면을 이루는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 다이의 상기 활성면은 상기 범프에 의해 상기 제 2 재배선 기판으로부터 이격되는 반도체 패키지.
  6. 제 1 재배선 기판;
    상기 제 1 재배선 상에 제공되는 제 1 소자층;
    상기 제 1 소자층 상에 제공되는 제 2 소자층;
    상기 제 2 소자층 상에 제공되는 제 2 재배선 기판; 및
    상기 제 1 재배선 기판의 하면 상에 제공되는 외부 단자들을 포함하되,
    상기 제 1 소자층 및 상기 제 2 소자층 각각은:
    상기 제 2 재배선 기판을 향하는 회로층을 갖는 다이;
    상기 다이를 관통하여 상기 회로층에 접속되는 비아;
    상기 다이 상에서 상기 회로층에 접속되는 범프; 및
    상기 다이를 둘러싸고, 상기 다이 상에서 상기 범프를 매립하는 몰딩부를 포함하되, 상기 몰딩부의 상부면 및 상기 범프의 상부면은 공면(coplanar)을 이루고,
    상기 제 2 재배선 기판은 절연 패턴 및 상기 절연 패턴 내의 도전 패턴을 포함하고,
    상기 도전 패턴은 상기 절연 패턴의 하부면 상으로 노출되어 상기 제 2 소자층의 상기 범프에 접속되는 헤드 부분, 및 상기 헤드 부분보다 작은 폭을 갖는 테일 부분을 포함하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제 2 재배선 기판과 상기 제 2 소자층의 계면 상에서, 상기 제 2 재배선 기판의 상기 도전 패턴의 상기 헤드 부분과 상기 제 2 소자층의 상기 범프는 동일한 물질로 이루어진 일체를 구성하는 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 다이들의 일측에서 상기 제 1 소자층의 몰딩부 및 상기 제 2 소자층의 몰딩부를 관통하여 상기 제 1 재배선 기판 및 상기 제 2 재배선 기판을 연결하는 관통 전극을 더 포함하되,
    상기 관통 전극의 상부면, 상기 제 2 소자층의 상기 몰딩부의 상부면 및 상기 제 2 소자층의 상기 범프의 상부면은 공면을 이루고,
    상기 관통 전극의 하부면, 상기 제 1 소자층의 상기 몰딩부의 하부면, 및 상기 제 1 소자층의 상기 다이의 하부면은 공면을 이루는 반도체 패키지.
  9. 베이스층, 상기 베이스층 상에 제공되는 회로층, 및 상기 베이스층을 관통하여 상기 회로층에 접속되는 비아를 갖는 제 1 다이를 형성하는 것;
    상기 제 1 다이의 상기 회로층 상에 상기 회로층에 접속되는 제 1 패드를 형성하는 것;
    상기 베이스층이 제 1 캐리어 기판을 향하도록 상기 제 1 다이를 상기 제 1 캐리어 기판 상에 위치시키는 것;
    상기 제 1 캐리어 기판 상에 몰딩 물질을 도포하여 상기 제 1 다이를 매립하는 제 1 몰딩부를 형성하는 것;
    상기 제 1 몰딩부 상에 평탄화 공정을 수행하여, 상기 제 1 다이의 상기 제 1 패드를 노출시키는 것;
    제 1 재배선 기판에 상기 제 1 다이의 상기 제 1 패드가 접속되도록 상기 제 1 재배선 기판 상에 상기 제 1 다이를 접합하는 것;
    상기 제 1 캐리어 기판을 제거하여 상기 베이스층을 노출시키는 것;
    상기 제 1 다이의 일측에서 상기 제 1 몰딩부를 관통하여 상기 제 1 재배선 기판에 접속되는 관통 전극을 형성하는 것; 및
    상기 제 1 몰딩부 및 상기 제 1 다이의 상기 베이스층 상에 상기 제 2 재배선 기판을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
  10. 제 9 항에 있어서,
    상기 관통 전극을 형성하기 전에,
    베이스층, 상기 베이스층 상에 제공되는 회로층, 및 상기 베이스층을 관통하여 상기 회로층에 접속되는 비아를 갖는 제 2 다이를 형성하는 것;
    상기 제 2 다이의 상기 회로층 상에 상기 회로층에 접속되는 제 2 패드를 형성하는 것;
    상기 제 2 다이의 상기 베이스층이 제 2 캐리어 기판을 향하도록 상기 제 2 다이를 상기 제 2 캐리어 기판 상에 위치시키는 것;
    상기 제 2 캐리어 기판 상에 몰딩 물질을 도포하여 상기 제 2 다이를 매립하는 제 2 몰딩부를 형성하는 것;
    상기 제 2 몰딩부 상에 평탄화 공정을 수행하여, 상기 제 2 다이의 상기 제 2 패드를 노출시키는 것; 및
    제 1 다이의 상기 비아에 상기 제 2 다이의 상기 제 2 패드가 접속되도록 상기 제 1 몰딩부 상에 상기 제 2 다이를 접합하는 것을 더 포함하고,
    상기 관통 전극은 상기 제 1 다이 및 상기 제 2 다이의 일측에서 상기 제 1 몰딩부 및 상기 제 2 몰딩부를 관통하도록 형성되고, 및
    상기 제 2 재배선 기판은 상기 제 2 몰딩부 및 상기 제 2 다이의 상기 베이스층 상에 형성되는 반도체 패키지의 제조 방법.

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