KR20220059722A - Bs-pdn 구조를 가진 집적회로 칩 - Google Patents

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KR20220059722A
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송은석
백홍주
오경석
이만호
이혁재
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Abstract

집적회로 칩은 활성면 및 상기 활성면의 반대측인 배면을 가지는 기판, 상기 기판의 상기 활성면 상에 배치되는 FEOL 구조, 상기 FEOL 구조 상에 배치되는 제1 BEOL 구조, 상기 기판의 상기 배면의 하부에 배치되고, 전하 저장 부재 및 상기 전하 저장 부재의 주위에 배치되는 금속 포스트들을 포함하는 중간 연결층, 및 상기 중간 연결층의 하부에 배치되는 재배선층을 포함한다.

Description

BS-PDN 구조를 가진 집적회로 칩{INTEGRATED CIRCUIT CHIP HAVING BS-PDN STRUCTURE}
본 개시는 집적회로 칩에 관한 것이다. 자세하게는, 기판 하부에 배전 네트워크가 배치되는 집적회로 칩에 관한 것이다.
최근, 집적회로 칩의 제조를 위한 반도체 공정이 디바이스 밀도를 증가시키는 방향으로 연구가 진행되고 있다. 반도체 공정에 미세 공정을 사용함으로써, 온-칩(On-chip) BEOL 구조의 배선 또는 비아의 사이즈가 작아지는 장점도 있는 반면, 배선 또는 비아의 저항이 증가하게 되는 단점이 있다.
이러한 단점을 극복하기 위해, 온-칩 BEOL 구조에 온-칩 상호연결(On-chip Interconnection) 및 전력 배선을 함께 설계하여 로직 칩에 안정적으로 전력을 공급할 수 있었다.
또한, 신호 제공을 위한 BEOL 구조를 트랜지스터가 배치되는 기판의 일 측 및 기판의 타 측에 추가 배치함으로써, 로직 칩에 안정적으로 전력을 공급할 수 있었다.
본 개시의 실시예들에 따른 과제는 전력이 전달되는 배선의 경로(Power Delivery Path)를 최소화할 수 있는 집적회로 칩을 제공하는 것이다.
본 개시의 실시예들에 따른 다른 과제는 저 비용(Low Cost)으로 제조할 수 있는 집적회로 칩을 제공하는 것이다.
본 개시의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 집적회로 칩은, 활성면 및 상기 활성면의 반대측인 배면을 가지는 기판, 상기 기판의 상기 활성면 상에 배치되는 FEOL 구조, 상기 FEOL 구조 상에 배치되는 제1 BEOL 구조, 상기 기판의 상기 배면의 하부에 배치되고, 전하 저장 부재 및 상기 전하 저장 부재의 주위에 배치되는 금속 포스트들을 포함하는 중간 연결층, 및 상기 중간 연결층의 하부에 배치되는 재배선층을 포함한다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 집적회로 칩은, 로직 칩, 및 상기 로직 칩 하부에 배치되는 배전 네트워크를 포함하되, 상기 로직 칩은, 활성면 및 상기 활성면의 반대측인 배면을 가지는 기판, 상기 기판의 상기 활성면 상에 배치되고, 산화물을 포함하는 하부 절연막을 포함하고, FinFET을 포함하는 논리 셀을 구성하는 FEOL 구조, 및 상기 FEOL 구조 상에 배치되는 제1 BEOL 구조를 포함하고, 상기 배전 네트워크는, 상기 기판의 하부에 배치되고, 상기 제1 BEOL 구조 보다 두께가 얇은 제2 BEOL 구조, 상기 제2 BEOL 구조 하부에 배치되고, Si을 포함하는 전하 저장 부재, 상기 전하 저장 부재의 주위에 배치되는 카파 포스트(Cu post)들, 및 상기 전하 저장 부재와 상기 카파 포스트들의 측면을 덮는 몰딩재를 포함하는 중간 연결층, 상기 중간 연결층의 하부에 배치되는 재배선층, 및 상기 재배선층의 하부에 배치되는 솔더볼들을 포함한다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 집적회로 칩은, 일면 상에 FinFET이 형성된 기판을 포함하는 로직 칩, 및 상기 로직 칩 하부에 배치되는 배전 네트워크를 포함하되, 상기 배전 네트워크는, 상기 기판의 하부에 배치되는 BEOL 구조, 상기 BEOL 구조의 하부에 배치되고, Si을 포함하는 전하 저장 부재 및 상기 전하 저장 부재의 주위에 배치되는 카파 포스트(Cu post)들, 및 상기 전하 저장 부재와 상기 카파 포스트들의 측면을 덮는 몰딩재를 포함하는 중간 연결층, 및 상기 중간 연결층의 하부에 배치되는 재배선층을 포함한다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 집적회로 칩은, 활성면 및 상기 활성면의 반대측인 배면을 가지는 기판, 상기 기판의 상기 활성면 상에 배치되는 FEOL 구조, 상기 FEOL 구조 상에 배치되고, 수평 방향으로 패터닝된 복수의 배선층을 포함하는 제1 BEOL 구조, 상기 기판의 상기 배면의 하부에 배치되고, 수평 방향으로 패터닝된 단층 배선을 포함하는 제2 BEOL 구조, 상기 제2 BEOL 구조의 하부에 배치되고, Si을 포함하는 전하 저장 부재 및 상기 전하 저장 부재의 주위에 배치되는 카파 포스트(Cu post)들, 및 상기 전하 저장 부재와 상기 카파 포스트들의 측면을 덮는 몰딩재를 포함하는 중간 연결층, 상기 중간 연결층의 하부에 배치되는 재배선층, 및 상기 재배선층의 하부에 배치되는 솔더볼들을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 개시의 실시예들에 따르면, 집적회로 칩은 PI(power integrity) 특성을 확보하면서도 저 비용(Low Cost)으로 제조될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 개시의 일 실시예에 따른 집적회로 칩의 단면도이다.
도 2는 도 1에서 Ⅰ-Ⅰ'라인에 대응하는 부분의 평면도이다.
도 3 내지 도 7은 본 개시의 일 실시예에 따른 집적회로 칩의 제조 방법을 나타낸 단면도이다.
도 8은 본 개시의 일 실시예에 따른 집적회로 칩의 단면도이다.
도 9는 본 개시의 일 실시예에 따른 집적회로 칩의 단면도이다.
도 10은 본 개시의 일 실시예에 따른 집적회로 칩의 단면도이다.
도 11은 본 개시의 일 실시예에 따른 집적회로 칩에 대한 평면도로서, 도 2의 변형예를 도시한다.
도 1은 본 개시의 일 실시예에 따른 집적회로 칩의 단면도이다. 도 2는 도 1에서 Ⅰ-Ⅰ'라인에 대응하는 부분의 평면도이다.
도 1 및 도 2를 참조하면, 일 실시예로, 집적회로 칩(1)은 백사이드 배전 네트워크(BS-PDN) 구조를 가질 수 있다. 집적회로 칩(1)은 로직 칩(10)과 로직 칩(10) 하부에 배치되는 배전 네트워크(20)(PDN; Power Distribution Network)를 포함한다. 로직 칩(10)은 배전 네트워크(20)를 통해 동작 전류 및 동작 전압을 공급받을 수 있다.
일 실시예로, 로직 칩(10)은 상호 반대측 면인 활성면(100A) 및 배면(100B)을 가지는 기판(100), 기판의 활성면(100A) 상에 형성된 FEOL(front-end-of-line) 구조(200) 및 FEOL 구조(200) 상에 형성된 제1 BEOL(back-end-of-line) 구조(300)를 포함할 수 있다.
일 실시예로, 배전 네트워크(20)는 기판(100)의 배면(100B) 하부에 형성된 제2 BEOL 구조(400), 제2 BEOL 구조(400) 하부에 형성된 중간 연결층(500), 중간 연결층(500) 하부에 형성된 재배선층(600) 및 재배선층(600) 하부에 형성된 복수의 솔더볼(700)들을 포함할 수 있다.
일 실시예로, 집적회로 칩(1)은 집적회로(integrated circuit)을 포함한다. 몇몇 실시예에서, 집적회로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩, 중앙 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩, 아날로그-디지털 컨버터, ASIC(Application-specific Integrated Circuit) 등의 로직 칩에 적용될 수 있고, PMIC(Power Management Integrated Circuit)와 같은 전력관리 칩에 적용될 수도 있다.
일 실시예로, 집적회로 칩(1)은 평면상 사각 형상을 가질 수 있다.
기판(100)은 하나 이상의 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 물질은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC 및/또는 InP일 수 있다. 몇몇 실시예에서, 기판(100)은 벌크(bulk) 기판(예를 들어, 벌크 실리콘 기판) 또는 SOI(semiconductor on insulator) 기판일 수도 있다.
기판(100)은 활성면(100A)에서 상부로 돌출된 채널 영역(110)을 포함할 수 있다. 예를 들어, 채널 영역(110)은 활성면(100A)에 수직할 수 있는 수직 방향에서 기판(100)으로부터 돌출될 수 있다.
기판(100)은 활성면(100A) 상에 FEOL 구조(200)가 배치될 수 있다. FEOL 구조(200)는 FEOL 공정에 의해 형성될 수 있다. FEOL 공정은 집적회로 칩(1)의 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL 공정은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
FEOL 구조(200)는 FinFET(fin field effect transistor)을 포함하는 논리 셀을 구성할 수 있다. 다만, 이에 제한되는 것은 아니고, 발명의 사상을 변경하지 않는 한 복수의 트랜지스터들을 포함하는 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), MEMS(micro-electro-mechanical system), 능동 소자, 또는 수동 소자를 포함하는 논리 셀을 구성할 수도 있다.
몇몇 실시예에서, 집적회로 칩(1)은 기판(100)의 활성면(100A) 상에 배치되는 하부 절연막(210)을 더 포함할 수 있다. 하부 절연막(210)은 채널 영역(110)의 양 측면 및 기판(100)의 활성면(100A) 상에서 소정의 두께를 갖도록 연장될 수 있다. 하부 절연막(210)은 채널 영역(110)의 양 측면의 하부 상에만 배치될 수 있다. 하부 절연막(210)은 절연 물질을 포함할 수 있다. 예를 들어, 하부 절연막(210)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 및/또는 실리콘 산질화물(silicon oxynitride)을 포함할 수 있다.
채널 영역(110)의 돌출 높이는 하부 절연막(210)의 두께보다 높을 수 있다. 즉, 채널 영역(110)은 하부 절연막(210)을 관통하여 하부 절연막(210) 상에서 돌출된 형태일 수 있다.
채널 영역(110)은 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 도전 영역을 포함할 수 있다. 예를 들어, 도전 영역은 제1 도핑 영역(111)과 제2 도핑 영역(112)을 포함할 수 있다. 일 실시예로, 제1 도핑 영역(111)은 n형의 도핑 영역이고, 제2 도핑 영역(112)은 p형의 도핑 영역일 수 있다.
제1 도핑 영역(111)은 수직 방향으로 돌출되는 복수의 제1 핀형(fin-type) 활성 영역(121)들을 포함하고, 제2 도핑 영역(112)은 수직 방향으로 돌출되는 복수의 제2 핀형 활성 영역(122)들을 포함할 수 있다.
집적회로 칩(1)은 채널 영역(110) 상에 배치되고 서로 분리된 소스 영역(231) 및 드레인 영역(232)을 더 포함할 수 있다. 소스 영역(231) 및 드레인 영역(232)은 하부 절연막(210) 상에 배치될 수 있다. 일 실시예로, 소스 영역(231) 및 드레인 영역(232)은 채널 영역(110)의 상부에 접촉할 수 있다. 예를 들어, 소스 영역(231)은 제1 핀형 활성 영역(121)과 제2 핀형 활성 영역(122) 중 하나에 접촉하고, 드레인 영역(232)은 제1 핀형 활성 영역(121)과 제2 핀형 활성 영역(122) 중 나머지 하나에 접촉할 수 있다. 소스 영역(231) 및 드레인 영역(232)은 채널 영역(110)과 수직적으로 중첩될 수 있다. 몇몇 실시예에서 소스 영역(231) 및 드레인 영역(232)은 채널 영역(110)의 단부들 상에 배치될 수 있다. 소스 영역(231) 및 드레인 영역(232)은 반도체 물질 및/또는 불순물 원자(dopant atom; 예를 들어, B, P 또는 As 원자)를 포함할 수 있다.
집적회로 칩(1)은 기판(100)과 하부 절연막(210)을 수직으로 걸쳐 형성된 상호연결부(240)를 더 포함할 수 있다. 상호연결부(240)는 채널 영역(110)의 측부에 형성되고, 소스 영역(231)과 드레인 영역(232)의 아래에 형성될 수 있다. 상호연결부(240)는 디바이스 사이에서 신호를 전달하거나 전력공급 레일 및/또는 접지 레일을 제공하기 위해 사용될 수 있다. 일부 예시에서, 상호연결부(240)는 FinFET 회로 위에 놓이는 금속층 또는 상호연결 라인에, 하나 이상의 소스/드레인 콘택트 rail)의 역할을 한다. 상호연결부(240)는 소스 영역(231)과 드레인 영역(232) 중 하나와 접촉할 수 있다. 몇몇 실시예에서, 상호연결부(240)는 (FinFET 회로 위에 놓이는 금속층 또는 상호연결 라인에 더하여) 추가적인 라우팅 자원을 제공하며, 이는 회로 면적을 줄이고, 회로 밀도를 높이고, 라우팅 밀집을 완화하고, 그리고/또는 상호연결부(240)의 나머지 부분 내의 라우팅 밀도를 줄이기 위해 사용될 수 있다.
집적회로 칩(1)은 상호연결부(240) 상부를 덮는 유전체 캡핑층(211)을 더 포함할 수 있다. 유전체 캡핑층(211)은 상호연결부(240) 상단을 커버할 수 있다. 상호연결부(240)는 유전체 캡핑층(211)을 관통하는 제1 비아(VIA1)들을 통해 소스 영역(231)과 드레인 영역(232) 중 적어도 하나와 접촉할 수 있다.
집적회로 칩(1)은 하부 절연막(210) 상에 배치되고, 소스 영역(231) 및 드레인 영역(232)을 덮는 절연 캡핑층(220)을 더 포함할 수 있다. 몇몇 실시예에서, 절연 캡핑층(220)의 상면은 평평할 수 있다. 예를 들어, 절연 캡핑층(220)은 실리콘 질화막으로 이루어질 수 있다.
집적회로 칩(1)은 절연 캡핑층(220)을 관통하는 제2 비아(VIA2)들을 포함할 수 있다. 제2 비아(VIA2)들 중 적어도 일부는 소스 영역(231) 또는 드레인 영역(232)에 접촉할 수 있다. 제2 비아(VIA2)들은 후술하는 제1 BEOL 구조(300) 내 제1 BEOL 패드(330)에 전기적으로 연결될 수 있다.
기판(100)의 활성면(100A)의 상측(예, 하부 절연막(210)) 내지 절연 캡핑층(220)은 FEOL 구조(200)로 칭해질 수 있다.
집적회로 칩(1)은 기판(100) 하부에 배치되는 기판 패드(130)들을 더 포함할 수 있다. 기판 패드(130)들은 기판(100)의 배면(100B)에 노출될 수 있다. 기판 패드(130)들은 도전물질(예, 금속)을 포함할 수 있다.
집적회로 칩(1)은 기판(100)을 수직방향으로 관통하는 나노 TSV(140)(Nano sized Through-silicon-via)들을 더 포함할 수 있다. 나노 TSV(140)들 중 적어도 일부는 상호연결부(240)와 기판 패드(130)를 전기적으로 연결시킬 수 있다. 각 나노 TSV(140)는 직경(폭)이 1μm 이하가 되도록 형성될 수 있고, 일 실시예로, 각 나노 TSV(140)의 직경(폭)은 약 50nm 내지 약 200nm 일 수 있다.
FEOL 구조(200) 상에 제1 BEOL 구조(300)가 배치될 수 있다. 제1 BEOL 구조(300)(후술하는 제2 BEOL 공정 포함)은 BEOL 공정에 의해 형성될 수 있다. BEOL 공정은 집적회로 칩(1)의 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호 연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL 공정은 게이트가 형성된 영역(미도시), 소스 영역(231) 및 드레인 영역(232)을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 콘택 플러그를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 예를 들어, BEOL 공정 이후, 집적회로 칩(1)은 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다.
제1 BEOL 구조(300)는 FEOL 구조(200)와 전기적으로 연결되는 복수의 다층 배선 구조와, 복수의 다층 배선 구조 중 일부를 상호 절연하기 위한 제1 층간 절연막(320)을 포함할 수 있다. 제1 층간 절연막(320)은 FEOL 구조(200)를 덮도록 형성될 수 있다. 또한 제1 BEOL 구조(300)는 하부에 노출되는 제1 BEOL 패드(330)들을 포함할 수 있다. 제1 BEOL 패드(330)들은 FEOL 구조(200)의 소자들과 다층 배선 구조를 전기적으로 연결시킬 수 있다.
복수의 다층 배선 구조는 각각 복수의 배선층(311)과, 상기 복수의 배선층(311) 각각의 사이에서 이들을 상호 연결하는 복수의 제1 콘택 플러그(312)를 포함할 수 있다. 각각 복수의 배선층(311)은 수평 방향으로 패터닝될 수 있다. 제1 콘택 플러그(312)는 수직 방향으로 형성될 수 있다.
실시예에 따라 복수의 배선층(311) 및 복수의 제1 콘택 플러그(312)는 각각 금속층과 상기 금속층의 표면을 포위하는 도전성 배리어막(미도시)을 포함할 수 있다. 상기 금속층은 Cu, W, Ta, Ti, Co, Mn, Al, 및 이들의 조합으로 이루어지고, 상기 도전성 배리어막은 Ta, Ti, TaN, TiN, AlN, WN 또는 이들의 조합으로 이루어질 수 있다. 복수의 다층 배선 구조 각각에서 수직 방향을 따라 차례로 적층되는 복수의 배선층(311)의 적층 수는 특별히 제한되지 않고 다양하게 선택될 수 있다. 제1 층간 절연막(320)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 실시예에 따라, 제1 층간 절연막(320)을 구성하는 최상층은 패시베이션층일 수 있다.
기판(100)의 하부(즉, 기판(100)의 배면(100B) 상에)에는 제2 BEOL 구조(400)가 배치될 수 있다. 제2 BEOL 구조(400)의 두께(h2)는 제1 BEOL 구조(300)의 두께(h1)보다 얇을 수 있다. 제2 BEOL 구조(400)는 기판(100) 및 중간 연결층(500)과 전기적으로 연결되는 단층 배선(411), 단층 배선(411)과 기판(100) 및 중간 연결층(500)을 상호 연결하는 복수의 제2 콘택 플러그(412), 및 단층 배선(411)의 상부와 하부를 덮는 제2 층간 절연막(420)을 포함할 수 있다. 단층 배선(411)은 수평 방향으로 패터닝될 수 있다. 제2 콘택 플러그(412)는 수직 방향으로 형성될 수 있다.
실시예에 따라 단층 배선(411) 및 복수의 제2 콘택 플러그(412)는 각각 금속층과 상기 금속층의 표면을 포위하는 도전성 배리어막(미도시)을 포함할 수 있다. 제2 BEOL 구조(400)에서 상기 금속층과 상기 도전성 배리어막은 제1 BEOL 구조(300)에서 예로서 든 물질을 포함할 수 있다.
제2 BEOL 구조(400)의 하부에는 중간 연결층(500)이 배치될 수 있다.
중간 연결층(500)은 전하 저장 부재(510), 전하 저장 부재(510) 주위에 배치되는 금속 포스트(520)들, 전하 저장 부재(510)와 금속 포스트(520)들의 측면을 덮는 몰딩재(530)를 포함할 수 있다.
중간 연결층(500)은 커패시터가 임베디드(Embedded) 된 구조일 수 있다.
전하 저장 부재(510)는 평면상 중간 연결층(500)의 내측에 배치될 수 있다. 예를 들어, 전하 저장 부재(510)는 평면상 집적회로 칩(1)의 중앙에 배치될 수 있다. 일 실시예로, 전하 저장 부재(510)는 평면상 사각 형상을 가질 수 있다. 일 실시예로, 전하 저장 부재(510)의 평면상 일 변의 길이(w2)는 집적회로 칩(1)(몰딩재(530) 또는 기판(100))의 평면상 일 변의 길이(w1) 대비 약 5% 내지 약 20%일 수 있다.
전하 저장 부재(510)는 커패시터의 기능을 포함할 수 있다. 즉, 전하 저장 부재(510)는 전하를 저장할 수 있다. 일 실시예로, 전하 저장 부재(510)는 약 200nF/mm² 내지 약 400nF/mm²의 전하 저장 용량을 가질 수 있다. 예를 들어 전하 저장 부재(510)는 반도체 물질을 포함할 수 있다. 일 예로, 상기 반도체 물질은 Si을 포함할 수 있다.
금속 포스트(520)들은 전하 저장 부재(510)의 주위에 배치될 수 있다. 일 실시예로 금속 포스트(520)들은 원기둥 형태일 수 있다. 이에 대응하여 금속 포스트(520)들의 단면은 원형일 수 있다.
일 실시예로, 금속 포스트(520)들의 높이는 전하 저장 부재(510)의 높이보다 높을 수 있다. 금속 포스트(520)들은 작은 높이를 가지는 것이 바람직하고, 일 예로, 약 10μm 내지 약 20μm의 높이를 가질 수 있다. 다른 예로, 금속 포스트(520)들은 약 5μm의 높이를 가질 수 있다.
일 실시예로, 금속 포스트(520)들은 약 100μm 내지 약 120μm의 피치(p1)(pitch)를 가지고 배열될 수 있다. 예를 들어, 하나의 집적회로 칩(1)은 약 6000개 이상의 금속 포스트(520)들을 포함할 수 있다.
금속 포스트(520)들은 제2 BEOL 구조(400)와 재배선층(600)을 전기적으로 연결시킬 수 있다. 또한, 금속 포스트(520)들은 기판(100)과 재배선층(600)을 전기적으로 연결시킬 수 있다. 예를 들어, 금속 포스트(520)들은 금속 물질을 포함할 수 있다. 일 예로, 각 금속 포스트(520)는 구리(Cu)로 이루어진 카파 포스트(Cu post)일 수 있다.
중간 연결층(500)은 전하 저장 부재(510) 상에 직접 배치되는 적어도 하나의 연결 패드(540)를 더 포함할 수 있다. 연결 패드(540)는 전하 저장 부재(510)를 제2 BEOL 구조(400)와 전기적으로 연결시킬 수 있다. 연결 패드(540)는 전하 저장 부재(510) 상에 적어도 한 개 배치될 수 있다. 일 실시예로, 연결 패드(540)의 높이와 전하 저장 부재(510)의 높이의 합은 금속 포스트(520)들의 높이와 실질적으로 동일할 수 있다. 연결 패드(540)들은 도전물질(예, 금속)을 포함할 수 있다.
몰딩재(530)는 금속 포스트(520)들, 연결 패드(540) 및 전하 저장 부재(510)의 각 측면을 덮을 수 있다. 실시예에 따라, 몰딩재(530)는 전하 저장 부재(510)의 상면의 적어도 일부(예를 들어, 연결 패드(540)가 배치되지 않는 영역)를 더 덮을 수 있다. 예를 들어, 몰딩재(530)는 열경화성 수지를 포함할 수 있고, 일 예로, 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)를 포함할 수 있다.
중간 연결층(500)의 하부에는 재배선층(600)(re-distribution structure layer)이 배치될 수 있다.
재배선층(600)은 상부에 배치되는 제1 재배선 패드(640), 하부에 배치되는 제2 재배선 패드(630), 제1 재배선 패드(640)와 제2 재배선 패드(630)를 전기적으로 연결시키는 복수의 배선층(611)을 포함할 수 있다. 일 실시예로, 복수의 배선층(611)은 제1 배선층 및 제2 배선층을 포함할 수 있다.
재배선층(600)은 서로 다른 층에 배치되는 제1 재배선 패드(640), 제2 재배선 패드(630), 복수의 배선층(611)을 수직 방향으로 연결하는 재배선 비아(612)를 포함할 수 있다. 복수의 배선층(611) 및 재배선 비아(612)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
재배선층(600)은 각 배선층(611)의 상부와 하부를 덮는 제3 층간 절연막(620)을 포함할 수 있다. 제3 층간 절연막(620) 중 최상부에 위치하는 절연막은 패시베이션층일 수 있다. 제3 층간 절연막(620)은 SiO2, Si3N4, SiON, Ta2O5, HfO2, PI(PolyImide), PBO(Poly Benz Oxazole), BCB(Benzi Cyclo Butene), BT(BismaleimideTriazine) 및 감광성 수지 중 선택되는 어느 하나를 포함할 수 있다.
재배선층(600)은 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 재배선층(600)의 복수의 배선층(611)들은 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 재배선층(600)의 하면은 집적회로 칩(1)의 하면과 실질적으로 동일 레벨에 위치할 수 있다. 즉, 재배선층(600)의 하면은 집적회로 칩(1)의 하면과 코플래너(Coplanar) 할 수 있다.
재배선층(600)의 하부에는 솔더볼(700)들이 배치될 수 있다. 솔더볼(700)들은 재배선층(600)의 복수의 배선층(611), 재배선 비아(612) 또는 제2 재배선 패드(630)와 전기적으로 연결될 수 있다. 일 실시예로, 솔더볼(700)들은 제2 재배선 패드(630)와 접촉할 수 있다. 예를 들어, 솔더볼(700)들은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐/합금구리(Ti-W/Cu), 알루미늄/니켈/구리(Al/Ni/Cu) 또는 니켈을 포함할 수 있다. 솔더볼(700)들은 스퍼터링, 전해도금 또는 무전해 도금 공정에 의해 형성될 수 있다.
실시예에 따라, 재배선층(600)에서 제2 재배선 패드(630)가 생략되고, 재배선 비아(612)와 솔더볼(700)들은 직접 연결될 수도 있다.
도 3 내지 도 7은 본 개시의 일 실시예에 따른 집적회로 칩의 제조 방법을 나타낸 단면도이다.
도 3 내지 도 7을 참조하면, 우선, 로직 칩(10)을 형성시킬 수 있다(S110 참조). 기판(100)의 활성면(100A) 상에 FEOL 구조(200) 및 제1 BEOL 구조(300)가 차례로 형성될 수 있다.
다음으로, 기판(100)의 하부에 제2 BEOL 구조(400)가 형성되고, 제2 BEOL 구조(400) 하부에 전하 저장 부재(510) 및 금속 포스트(520)들이 형성될 수 있다(S120 참조). 자세하게는, 로직 칩(10)을 뒤집어 캐리어(800) 상에 위치시킬 수 있다. 즉, 캐리어(800) 상에 제1 BEOL 구조(300)가 인접하도록 로직 칩(10)을 뒤집어 캐리어(800) 상에 위치시킬 수 있다. 이후, 도 4를 기준으로 기판(100)의 배면(100B) 상에 제2 BEOL 구조(400)를 형성시키고, 제2 BEOL 구조(400) 상에 전하 저장 부재(510) 및 금속 포스트(520)들을 형성시킬 수 있다. 금속 포스트(520)들은 팬-아웃 반도체 패키지에서 금속 포스트(520)들을 형성하는 방식으로 형성될 수 있다.
다음으로, 소정의 높이를 가지고, 전하 저장 부재(510) 및 금속 포스트(520)들을 덮는 몰딩재(530)를 형성시킬 수 있다(S130 참조). 여기서, 몰딩재(530)는 제2 BEOL 구조(400)의 전면에 걸쳐 형성되고, 전하 저장 부재(510) 및 금속 포스트(520)들의 각 측면 및 상면을 모두 덮을 수 있다.
다음으로, 몰딩재(530)에 재배선층(600)의 형성을 위한 편평한 면을 만들기 위하여 그라인딩 공정이 수행될 수 있다(S140 참조). 여기서, 예를 들어, 그라인딩 공정은 화학적 기계적 평탄화(CMP; Chemical Mechanical Polishing)일 수 있다. 전하 저장 부재(510) 및 금속 포스트(520)들의 일부가 노출되도록 몰딩재(530)의 일부가 제거될 수 있다. 실시예에 따라, 전하 저장 부재(510) 및 금속 포스트(520)들의 일부는 CMP 공정에 의해 제거될 수도 있다.
다음으로, 몰딩재(530)의 편평한 면 상에 재배선층(600) 및 솔더볼(700)들이 형성될 수 있다(S150 참조).
다음으로, 다른 실시예에 따른 집적회로 칩에 대해 설명하기로 한다. 이하, 도 1 및 도 2와 도면상의 동일한 구성 요소에 대해서는 설명을 생략하고, 동일하거나 유사한 참조 부호를 사용하였다.
도 8은 본 개시의 일 실시예에 따른 집적회로 칩의 단면도이다.
도 8을 참조하면, 본 실시예에 따른 집적회로 칩(1_1)은 도 1의 실시예에 따른 집적회로 칩(1) 대비, 배전 네트워크(20_1)의 중간 연결층(500)에서 연결 패드(540)가 생략된 점에서 그 차이가 있다.
일 실시예로, 전하 저장 부재(510_1)는 D2W(Die-to-Wafer) 방법으로 제2 BEOL 구조(400) 하부에 형성될 수 있다. 즉, 전하 저장 부재(510_1)는 제2 BEOL 구조(400)에 접할 수 있다.
일 실시예로 전하 저장 부재(510_1)의 높이(두께)는 금속 포스트(520)들의 높이와 동일할 수 있다.
도 9는 본 개시의 일 실시예에 따른 집적회로 칩의 단면도이다.
도 9를 참조하면, 본 실시예에 따른 집적회로 칩(1_2)은 도 1의 실시예에 따른 집적회로 칩(1) 대비, 배전 네트워크(20_2)에서 제2 BEOL 구조(400)가 생략된 점에서 그 차이가 있다.
일 실시예로, 기판(100)의 하부에 직접 중간 연결층(500)이 배치될 수 있다. 일 실시예로, 금속 포스트(520)들의 일 단부는 기판 패드(130)들에 접촉하고, 타 단부는 재배선층(600)의 제1 재배선 패드(640)에 접촉할 수 있다.
도 10은 본 개시의 일 실시예에 따른 집적회로 칩의 단면도이다.
도 10을 참조하면, 본 실시예에 따른 집적회로 칩(1_3)은 도 9의 실시예에 따른 집적회로 칩(1_2) 대비, 배전 네트워크(20_3) 내 중간 연결층(500_1)은 범프(550)들을 더 포함하는 점에서 그 차이가 있다.
일 실시예로, 중간 연결층(500_1)은 전하 저장 부재(510) 상에 배치되는 범프(550)들을 더 포함할 수 있다. 몇몇 실시예에서, 범프(550)들 중 일부는 연결 패드 상에 직접 배치되고, 다른 일부는 절연막을 사이에 두고 전하 저장 부재(510) 상에 배치될 수 있다. 다만, 이에 제한되는 것은 아니고, 몇몇 다른 실시예에서, 범프(550)들 중 일부는 전하 저장 부재(510) 상에 직접 배치될 수도 있다. 전하 저장 부재(510)는 C2W(Chip-to-Wafer) 방법으로 기판(100)의 하부에 형성될 수 있다.
범프(550)들은 기판(100)의 배면(100B) 하부에 직접 배치될 수 있다. 범프(550)들은 전하 저장 부재(510)과 기판 패드(130)들을 전기적으로 연결시킬 수 있다. 금속 포스트(520)들의 일 단부는 기판 패드(130)들에 접촉하고, 타 단부는 재배선층(600)의 제1 재배선 패드(640)에 접촉할 수 있다.
도 11은 본 개시의 일 실시예에 따른 집적회로 칩에 대한 평면도로서, 도 2의 변형예를 도시한다.
도 11을 참조하면, 본 실시예에 따른 금속 포스트(520_1)들이 도 2의 금속 포스트(520)들 대비 팔각 기둥 형태를 가진 점에서 그 차이가 있다. 일 실시예로, 금속 포스트(520_1)들의 단면은 정팔각형일 수 있다.
이상, 첨부된 도면을 참조하여 본 개시의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자는 본 개시가 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1: 집적회로 칩 10: 로직 칩
20: 배전 네트워크 100: 기판
110: 채널 영역 111: 제1 도핑 영역
112: 제2 도핑 영역 121: 제1 핀형 활성 영역
122: 제2 핀형 활성 영역 130: 기판 패드
140: 나노 TSV 200: FEOL 구조
210: 하부 절연막 211: 유전체 캡핑층
220: 절연 캡핑층 231: 소스 영역
232: 드레인 영역 240: 상호연결부
300: 제1 BEOL 구조 311: 복수의 배선층
312: 제1 콘택 플러그 320: 제1 층간 절연막
330: 제1 BEOL 패드 400: 제2 BEOL 구조
411: 단층 배선 412: 제2 콘택 플러그
420: 제2 층간 절연막 500: 중간 연결층
510: 전하 저장 부재 520: 금속 포스트
530: 몰딩재 540: 연결 패드
600: 재배선층 611: 복수의 배선층
612: 재배선 비아 620: 제3 층간 절연막
630: 제2 재배선 패드 640: 제1 재배선 패드
700: 솔더볼 800: 캐리어

Claims (20)

  1. 활성면 및 상기 활성면의 반대측인 배면을 가지는 기판;
    상기 기판의 상기 활성면 상에 배치되는 FEOL 구조;
    상기 FEOL 구조 상에 배치되는 제1 BEOL 구조;
    상기 기판의 상기 배면의 하부에 배치되고, 전하 저장 부재 및 상기 전하 저장 부재의 주위에 배치되는 금속 포스트들을 포함하는 중간 연결층; 및
    상기 중간 연결층의 하부에 배치되는 재배선층을 포함하는 집적회로 칩.
  2. 제1 항에 있어서,
    상기 중간 연결층은 상기 전하 저장 부재 및 상기 포스트들의 측면을 덮는 몰딩재를 더 포함하는 집적회로 칩.
  3. 제2 항에 있어서,
    상기 몰딩재는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)를 포함하는 집적회로 칩.
  4. 제1 항에 있어서,
    상기 전하 저장 부재의 높이는 상기 각 금속 포스트의 높이보다 낮은 집적회로 칩.
  5. 제1 항에 있어서,
    상기 전하 저장 부재는 실리콘(Si)을 포함하고,
    상기 포스트들은 구리(Cu)를 포함하는 집적회로 칩.
  6. 제1 항에 있어서,
    상기 전하 저장 부재는 200nF/mm² 내지 400nF/mm²의 전하 저장 용량을 가지는 집적회로 칩.
  7. 제1 항에 있어서,
    상기 금속 포스트들은 100μm 내지 120μm의 피치(pitch)를 가지는 집적회로 칩.
  8. 제1 항에 있어서,
    상기 각 금속 포스트는 10μm 내지 20μm의 높이를 가지는 집적회로 칩.
  9. 제1 항에 있어서,
    상기 각 금속 포스트는 원기둥 형태인 집적회로 칩.
  10. 제1 항에 있어서,
    상기 중간 연결층은 6000개 이상의 상기 금속 포스트들을 포함하는 집적회로 칩.
  11. 제1 항에 있어서,
    상기 중간 연결층은 상기 전하 저장 부재 상에 직접 배치되는 적어도 하나의 연결 패드를 더 포함하는 집적회로 칩.
  12. 제1 항에 있어서,
    상기 기판과 상기 중간 연결층 사이에 배치되는 제2 BEOL 구조를 더 포함하되,
    상기 제2 BEOL 구조의 두께는 상기 제1 BEOL 구조의 두께보다 얇은 집적회로 칩.
  13. 제12 항에 있어서,
    상기 제1 BEOL 구조는 수평 방향으로 패터닝된 복수의 배선층을 포함하고,
    상기 제2 BEOL 구조는 수평 방향으로 패터닝된 단층 배선을 포함하는 집적회로 칩.
  14. 제1 항에 있어서,
    상기 FEOL 구조는 FinFET을 포함하되,
    상기 FinFET은,
    상기 기판으로 부터 수직방향으로 연장하는 채널 영역; 및
    상기 채널 영역의 상부에 접촉하는 소스 영역 및 드레인 영역을 포함하는 집적회로 칩.
  15. 제14 항에 있어서,
    상기 채널 영역의 측부에 형성되고, 상기 소스 영역과 상기 드레인 영역 중 하나와 접촉하는 상호연결부; 및
    상기 상호연결부와 연결되고, 상기 기판을 관통하고, 직경이 1μm 이하인 나노 TSV를 더 포함하는 집적회로 칩.
  16. 제15 항에 있어서,
    상기 나노 TSV의 직경은 50nm 내지 200nm인 집적회로 칩.
  17. 제15 항에 있어서,
    상기 기판 상에 배치되는 하부 절연막을 더 포함하되,
    상기 채널 영역은 상기 하부 절연막을 관통하여 상기 하부 절연막 상에서 돌출되고,
    상기 상호연결부는 상기 기판과 상기 하부 절연막에 수직 방향으로 걸쳐 형성된 집적회로 칩.
  18. 제1 항에 있어서,
    상기 기판과 상기 중간 연결층은 직접 접하는 집적회로 칩.
  19. 제1 항에 있어서,
    상기 기판과 상기 전하 저장 부재 사이에 배치되는 범프들을 더 포함하는 집적회로 칩.
  20. 로직 칩; 및
    상기 로직 칩 하부에 배치되는 배전 네트워크를 포함하되,
    상기 로직 칩은,
    활성면 및 상기 활성면의 반대측인 배면을 가지는 기판;
    상기 기판의 상기 활성면 상에 배치되고, 산화물을 포함하는 하부 절연막을 포함하고, FinFET을 포함하는 논리 셀을 구성하는 FEOL 구조; 및
    상기 FEOL 구조 상에 배치되는 제1 BEOL 구조를 포함하고,
    상기 배전 네트워크는,
    상기 기판의 하부에 배치되고, 상기 제1 BEOL 구조 보다 두께가 얇은 제2 BEOL 구조;
    상기 제2 BEOL 구조 하부에 배치되고, Si을 포함하는 전하 저장 부재, 상기 전하 저장 부재의 주위에 배치되는 카파 포스트(Cu post)들, 및 상기 전하 저장 부재와 상기 카파 포스트들의 측면을 덮는 몰딩재를 포함하는 중간 연결층;
    상기 중간 연결층의 하부에 배치되는 재배선층; 및
    상기 재배선층의 하부에 배치되는 솔더볼들을 포함하는 집적회로 칩.
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