KR20220059294A - 가변 저항층을 포함하는 반도체 장치 - Google Patents

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KR20220059294A
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Abstract

일 실시예에 따르는 반도체 장치는 기판, 및 상기 기판 상부에 배치되는 게이트 구조물을 포함한다. 상기 게이트 구조물은 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함한다. 상기 반도체 장치는 상기 기판의 상부에서 상기 게이트 구조물을 관통하는 홀 패턴, 및 상기 홀 패턴의 내부에서 상기 게이트 구조물의 측벽면 상에 순차적으로 배치되는 게이트 절연층, 채널층, 저항체층 및 가변 저항층을 포함한다. 상기 저항체층 및 상기 가변 저항층 각각은, 상기 채널층을 기준으로 상기 게이트 절연층과 서로 반대쪽에 배치된다.

Description

가변 저항층을 포함하는 반도체 장치{semiconductor device hainvg resistance changing layer}
본 개시(disclosure)는 대체로(generally) 반도체 장치에 관한 것으로서, 보다 상세하게는 가변 저항층을 포함하는 반도체 장치에 관한 것이다.
최근에 평면 구조에서 벗어나서 3차원 구조를 가지는 반도체 장치가 등장하고 있다. 상기 3차원 구조의 반도체 장치는, 업계의 디자인 룰(design rule)의 감소 요청 및 집적도의 증가 요청에 대해 효과적으로 대응할 수 있는 장점이 있다. 특히, 고집적도 및 고용량을 요구하는 메모리 장치 분야에서, 3차원 구조에 대한 연구가 활발히 진행되고 있다.
본 개시의 실시 예는, 트랜지스터와 병렬로 연결되는 가변 저항을 구비하는 반도체 장치를 제공한다.
본 개시의 일 측면에 따르는 반도체 장치는 기판, 및 상기 기판 상부에 배치되는 게이트 구조물을 포함한다. 상기 게이트 구조물은 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함한다. 상기 반도체 장치는 상기 기판의 상부에서 상기 게이트 구조물을 관통하는 홀 패턴, 및 상기 홀 패턴의 내부에서 상기 게이트 구조물의 측벽면 상에 순차적으로 배치되는 게이트 절연층, 채널층, 저항체층 및 가변 저항층을 포함한다. 상기 저항체층 및 상기 가변 저항층 각각은, 상기 채널층을 기준으로 상기 게이트 절연층과 서로 반대쪽에 배치된다.
본 개시의 또다른 측면에 따르는 반도체 장치는 기판, 및 상기 기판 상부에 배치되는 게이트 구조물을 포함한다. 상기 게이트 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함하고, 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장된다. 상기 반도체 장치는 상기 기판의 상부에서 상기 게이트 구조물의 일 측벽면 상에 순차적으로 배치되는 게이트 절연층, 채널층, 저항체층, 및 가변 저항층을 포함한다. 상기 저항체층 및 상기 가변 저항층 각각은, 상기 채널층을 기준으로 상기 게이트 절연층과 서로 반대쪽에 배치된다.
본 개시의 실시 예들은, 저항체층과 가변 저항층을 이용하여, 신호 정보인 복수의 저항 상태를 메모리 셀 내에 효과적으로 저장하고 판독할 수 있는 반도체 장치를 제공할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 반도체 장치의 평면도이다.
도 3은 도 1의 반도체 장치를 Ⅰ-Ⅰ'로 절취한 단면도이다
도 4a 및 도 4b는 본 개시의 일 실시 예에 따르는 반도체 장치의 동작 방식을 개략적으로 설명하는 도면이다.
도 5는 본 개시의 일 실시 예에 따르는 반도체 장치의 가변 저항층 내 산소 공공의 변화를 나타내는 도면이다.
도 6a는 본 개시의 일 실시 예에 따르는 반도체 장치의 I-V 특성을 개략적으로 나타내는 그래프이다.
도 6b는 종래의 반도체 장치와 일 실시 예의 반도체 장치의 I-V 특성을 비교한 그래프이다.
도 6c는 본 개시의 일 실시 예에 따르는 반도체 장치의 멀티 레벨 신호 구현 방법을 개략적으로 나타내는 그래프이다.
도 6d는 본 개시의 일 실시 예에 따르는 반도체 장치의 셋 전압의 제어 방법을 개략적으로 나타내는 그래프이다.
도 7a 및 도 7b는 본 개시의 일 실시 예에 따르는 반도체 장치의 제조 방법을 설명하는 도면이다.
도 8a 및 도 8b는 본 개시의 다른 실시 예에 따르는 반도체 장치의 제조 방법을 설명하는 도면이다.
도 9는 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 10은 도 9의 반도체 장치의 평면도이다.
도 11은 도 9의 반도체 장치를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 12는 본 개시의 일 실시 예에 따르는 반도체 장치의 회로도이다.
도 13은 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 14는 도 13의 반도체 장치의 평면도이다.
도 15a 및 도 15b는 본 개시의 일 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 나타내는 단면도이다.
도 16a 및 도 16b는 본 개시의 다른 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 나타내는 단면도이다.
도 17은 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 18은 도 17의 반도체 장치의 평면도이다.
도 19는 도 17의 반도체 장치를 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 20은 도 17의 반도체 장치를 Ⅳ-Ⅳ'로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, "소정의 방향"이란, 좌표계에서 결정되는 일 방향 및 상기 일 방향의 반대 방향을 포괄하는 의미일 수 있다. 일 예로서, x-y-z 좌표계에서, x-방향이라 함은, x-축에 평행한 방향을 포괄할 수 있다. 즉, x-축을 따라 양의 방향으로 절대값이 증가하는 방향, 및 원점(0)에서 x-축을 따라 음의 방향으로 절대값이 증가하는 방향을 모두 의미할 수 있다. 일 예로서, y-방향, 및 z-방향도 실질적으로 동일한 방식으로, x-y-z 좌표계에서 방향이 각각 해석될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 반도체 장치의 평면도이다. 도 3은 도 1의 반도체 장치를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 장치(1)는 기판(101) 및 기판(101) 상부에 배치되는 게이트 구조물(120)을 포함한다. 또한, 반도체 장치(1)는 기판(101) 상에서 게이트 구조물(120)을 관통하는 홀 패턴(11)을 포함한다. 반도체 장치(1)는 홀 패턴(11) 내부에서 게이트 구조물(120)의 측벽면 상에 순차적으로 배치되는 게이트 절연층(130), 채널층(140), 저항체층(150) 및 가변 저항층(160)을 포함한다. 반도체 장치(1)는 홀 패턴(11)의 내부에서 가변 저항층(160)과 접하도록 배치되는 절연층(170)을 더 포함할 수 있다. 또한, 반도체 장치(1)는 절연층(170)과 접하도록 배치되며 홀 패턴(11)의 내부를 채우는 필링층(filling layer)(180)을 더 포함할 수 있다. 게이트 구조물(120)은 하부 층간 절연층(121), 게이트 전극층(122) 및 상부 층간 절연층(123)을 포함할 수 있다.
도 1 및 도 3을 참조하면, 기판(101)이 제공된다. 기판(101)은 반도체 물질을 포함할 수 있다. 구체적으로, 반도체 물질은 실리콘, 게르마늄, 갈륨비소, 몰리브덴셀레나이드(MoSe2), 하프늄셀레나이드(HfSe2), 인듐셀레나이드(InSe), 갈륨셀레나이드(GaSe), 흑린(black phosphous), 인듐-갈륨-아연 산화물(IGZO), 또는 이들의 둘 이상의 조합을 포함할 수 있다. 반도체 물질은 도펀트에 의해 도핑될 수 있다. 상기 반도체 물질은 일 예로서, N형 또는 P형 도핑될 수 있다.
기판(101) 상에는 베이스 절연층(102)이 배치될 수 있다. 베이스 절연층(102)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
베이스 절연층(102) 상에 채널 하부 컨택층(110)이 배치될 수 있다. 채널 하부 컨택층(110)은 채널층(140)의 일 단과 전기적으로 연결될 수 있다. 도시되지 않았지만, 채널 하부 컨택층(110)은 소스 라인(미도시)과 연결될 수 있다. 채널 하부 컨택층(110)은 상기 소스 라인의 전위를 채널층(140)에 제공할 수 있다. 몇몇 실시 예들에서, 상기 소스 라인은 게이트 구조물(120)의 상부에 배치될 수 있다. 이때, 상기 소스 전극은 게이트 구조물(120)을 관통하여 채널 하부 컨택층(110)과 접하도록 배치되는 전도성 비아를 통해 채널 하부 컨택층(110)과 전기적으로 연결될 수 있다.
채널 하부 컨택층(110)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
채널 하부 컨택층(110) 상에 게이트 구조물(120)이 배치된다. 게이트 구조물(120)은 기판(101) 상에 순차적으로 배치되는 하부 층간 절연층(121), 게이트 전극층(122) 및 상부 층간 절연층(123)을 포함할 수 있다. 하부 층간 절연층(121)은 채널 하부 컨택층(110)과 접하도록 배치될 수 있다. 하부 층간 절연층(121)은 게이트 전극층(122)과 채널 하부 컨택층(110)을 서로 전기적으로 절연시킬 수 있다. 마찬가지로, 상부 층간 절연층(123)은 게이트 전극층(122)을 상부 층간 절연층(123) 상의 전도층(미도시)과 전기적으로 절연시킬 수 있다.
게이트 전극층(122)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 하부 층간 절연층(121) 및 상부 층간 절연층(123)은 각각 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 1 내지 도 3을 참조하면, 채널 하부 컨택층(110) 상에서 게이트 구조물(120)을 관통하는 홀 패턴(11)이 형성된다. 홀 패턴(11)은 일 예로서, 리소그래피 및 식각 공정에 의해 형성될 수 있다.
도 1 내지 도 3을 참조하면, 홀 패턴(11)의 내부에서, 게이트 구조물(120)의 측벽면 상에 게이트 절연층(130)이 배치될 수 있다. 게이트 절연층(130)은 게이트 구조물(120)의 측벽면을 커버하도록 배치될 수 있다. 게이트 절연층(130)은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
게이트 절연층(130) 상에 채널층(140)이 배치될 수 있다. 채널층(140)의 일 단부는 채널 하부 컨택층(110)과 접하도록 배치될 수 있다. 채널층(140)은 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다. 상기 반도체 물질은 다른 예로서, 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 전이금속 이칼코게나이드(transition metal dichalcogenide, TMDC), 또는 흑린(black phosphous) 등을 포함할 수 있다. 상기 전이금속 이칼코게나이드는 일 예로서, 몰리브덴셀레나이드(MoSe2), 하프늄셀레나이드(HfSe2), 인듐셀레나이드(InSe), 갈륨셀레나이드(GaSe) 등을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 인듐-갈륨-아연 산화물(IGZO)과 같은 금속 산화물을 포함할 수 있다.
채널층(140) 상에 저항체층(150), 가변 저항층(160) 및 절연층(170)이 순차적으로 배치될 수 있다. 저항체층(150)은 채널층(140)을 커버하도록 배치될 수 있다. 가변 저항층(160)은 저항체층(150)을 커버하도록 배치될 수 있다. 절연층(170)은 가변 저항층(160)을 커버하도록 배치될 수 있다. 저항체층(150), 가변 저항층(160) 및 절연층(170) 각각은 채널층(140)을 기준으로 게이트 절연층(130)과 서로 반대쪽에 배치될 수 있다.
저항체층(150)은 불가변의 비저항(invariable resistivity)을 가질 수 있다. 가변 저항층(160)의 저항이 외부 전계의 인가에 의해 변화할 수 있는 것에 반해, 저항체층(150)의 저항은 외부 전계에 따라 변화하지 않을 수 있다. 저항체층(150)은 소정의 전기적 저항을 가지는 산화물을 포함할 수 있다. 상기 산화물은 일 예로서, 실리콘 산화물 또는 알루미늄 산화물을 포함할 수 있다. 상기 산화물은 실리콘과 산소의 화학양론비를 만족하거나 또는 알루미늄과 산소의 화학양론비를 만족할 수 있다. 즉, 저항체층(150)은 산소 공공을 포함하지 않거나, 또는 가변 저항층(160)과 대비하여 충분히 낮은 수준의 산소 공공 농도를 가질 수 있다. 상기 충분히 낮은 수준의 산소 공공 농도는, 저항체층(150) 내부에 존재하는 상기 산소 공공의 분포 변화가 저항체층(150)의 전기적 저항 상태를 변화시킬 수 없을 정도의 농도를 의미할 수 있다. 저항체층(150)은 일 예로서, 1 nm 내지 5 nm 의 두께를 가질 수 있다.
가변 저항층(160)은 저항체층(150)을 커버하도록 배치될 수 있다. 가변 저항층(160)은 문턱값 이상의 크기를 가지는 전계가 가변 저항층(160)에 인가될 때, 상기 전계를 따라 이동할 수 있는 산소 공공을 포함할 수 있다. 즉, 상기 전계는 가변 저항층(160) 내부의 산소 공공의 분포를 변화시킬 수 있다.
가변 저항층(160)은 상기 산소 공공의 분포에 따라 서로 다른 전기적 저항을 가질 수 있다. 일 예로서, 가변 저항층(160) 내부에 상기 산소 공공이 균일하게 산포하는 경우, 가변 저항층(160)은 고저항 상태를 유지할 수 있다. 다른 예로서, 상기 인가되는 전계에 의해, 상기 산소 공공이 일 방향을 따라 고밀도로 밀집 분포하는 경우, 가변 저항층(160)은 상기 고저항 상태보다 저항이 감소한 저저항 상태를 가질 수 있다.
가변 저항층(160)은 상기 전계의 인가에 의해 변화된 저항 상태를 상기 전계가 제거된 후에도 비휘발적으로 보유할 수 있다. 이에 따라, 가변 저항층(160)은 상기 저항 상태를 신호 정보로서 저장하는 메모리층으로 기능할 수 있다.
가변 저항층(160)은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 화학양론비 측면에서, 상기 금속 산화물 내부에서 금속보다 부족한 산소 함량을 가질 수 있다. 이로 인해, 상기 금속 산화물은 상기 부족한 산소 함량에 대응되는 산소 공공의 농도를 구비할 수 있다. 상기 금속 산화물은 일 예로서, 리튬 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 하프늄 산화물, 지르코늄 산화물, 텅스텐 산화물, 니오븀 산화물, 바나듐 산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에서, 가변 저항층(160)은 절연층(170)과 동일한 금속의 산화물을 포함할 수 있다. 다만, 가변 저항층(160)의 금속 산화물은 절연층(170)의 금속 산화물보다 작은 함량의 산소를 가질 수 있다. 상기 작은 함량의 산소로 인하여, 가변 저항층(160)은 절연층(170)보다 높은 농도의 산소 공공을 가질 수 있다
몇몇 실시 예들에 있어서, 가변 저항층(160)은 산소와 결합가능한 불순물을 더 포함할 수 있다. 상기 불순물은 일 예로서, 실리콘 또는 알루미늄을 포함할 수 있다. 상기 불순물은 가변 저항층(160)의 금속 산화물을 구성하는 금속보다 산소에 대한 친화도가 클 수 있다. 이에 따라, 상기 불순물은 가변 저항층(160)의 상기 금속 산화물을 환원시킬 수 있다. 상기 금속 산화물의 환원에 의해, 상기 금속 산화물 내에 산소 공공이 생성될 수 있다. 결과적으로, 상기 불순물이 가변 저항층(160) 내부에 분포함으로써, 상기 금속 산화물의 산소 결핍을 추가적으로 증가시킬 수 있다. 이에 따라, 가변 저항층(160) 내부의 산소 공공의 농도가 추가적으로 증가할 수 있다.
절연층(170)은 가변 저항층(160)을 커버하도록 배치될 수 있다. 절연층(170)은 전기적 절연성을 가질 수 있다. 일 실시 예에 있어서, 절연층(170)은 가변 저항층(160)과 동일한 금속의 산화물을 포함할 수 있다. 다만, 절연층(170)의 금속 산화물은 가변 저항층(160)의 금속 산화물보다 큰 함량의 산소를 가질 수 있다.
일 실시 예에 있어서, 절연층(170)은 가변 저항층(160)과 대비할 때, 내부의 전기적 저항 상태를 변화시킬 수 없는 낮은 농도의 산소 공공을 가질 수 있다. 일 실시 예에 있어서, 절연층(170)의 금속 산화물은, 상기 금속 산화물을 구성하는 금속과 산소 사이의 화학양론비를 만족할 수 있다.
도 1 내지 도 3을 다시 참조하면, 게이트 절연층(130), 채널층(140), 저항체층(150), 가변 저항층(160) 및 절연층(170)이 형성된 홀 패턴(11) 내부에 필링층(180)이 배치될 수 있다. 필링층(180)은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 필링층(180)은 홀 패턴(11) 내부에서 절연층(170)과 접할 수 있다. 도 1 내지 도 3에 도시되지는 않았지만, 홀 패턴(11)의 외부에 채널층(140)의 일 단부와 접하는 채널 상부 컨택층이 배치될 수 있다. 상기 채널 상부 컨택층은 채널층(140)을 비트 라인(미도시)과 전기적으로 연결시킬 수 있다. 도 1 내지 도 3에 도시되지는 않았지만, 상기 비트 라인은 게이트 구조물(120)의 상부에 전도성 라인 패턴 형태로 배치되며, 상기 채널 상부 컨택층과 전기적으로 연결될 수 있다. 상기 비트 라인은 상기 채널 상부 컨택층을 통해 상기 채널층(140)에 상기 비트 라인의 전위를 제공할 수 있다.
몇몇 다른 실시 예들에 있어서, 도 1 내지 도 3의 반도체 장치(1)에서 절연층(170)은 생략될 수 있다. 이 경우, 필링층(180)이 가변 저항층(160)과 접하도록 배치될 수 있다.
도 4a 및 도 4b는 본 개시의 일 실시 예에 따르는 반도체 장치의 동작 방식을 개략적으로 설명하는 도면이다. 구체적으로, 도 4a는 도 1의 반도체 장치(1)의 모식도이며, 도 3의 단면도의 일 부분을 나타낸다. 도 4b는 반도체 장치(1)의 회로도이다. 도 5는 본 개시의 일 실시 예에 따르는 반도체 장치의 가변 저항층 내 산소 공공의 변화를 나타내는 도면이다.
도 4a의 반도체 장치는 도 4b의 회로도에서 일 메모리 셀(MC)을 구성할 수 있다. 도 4a에는 채널층(140)의 양단과 접하는 채널 하부 컨택층(110) 및 채널 상부 컨택층(190)이 각각 도시되고 있다. 채널 하부 컨택층(110) 및 채널 상부 컨택층(190)은 각각 소스 라인(미도시) 및 비트 라인(미도시)에 전기적으로 연결될 수 있다. 상기 소스 라인 및 비트 라인은 도 4b의 소스 라인(SL) 및 비트 라인(BL)에 대응될 수 있다. 도 4a의 채널층(140), 게이트 절연층(130), 및 게이트 전극층(122)은 도 4b의 소스(S), 드레인(D), 채널(CH) 및 게이트(G)를 구비한 트랜지스터(TR)를 구성할 수 있다. 소스(S) 및 드레인(D)은 소스 라인(SL)과 비트 라인(BL)에 각각 연결될 수 있다. 도 4a의 게이트 전극층(122)은 도 4b의 트랜지스터(TR)의 게이트(G)에 대응될 수 있으며, 도 4a의 채널층(140) 내에 형성되는 전도성 채널은 도 4b의 트랜지스터(TR)의 채널(CH)에 대응될 수 있다.
도 4a에서 x-방향으로 두께(T150)을 가지는 저항체층(150)은 도 4b에서 제1 및 제3 전기 경로(L1, L3)에 배치되는 제1 및 제2 고정 저항(R1, R2)에 대응될 수 있다. 도 4a에서 z-방향으로 길이(L160)를 가지는 가변 저항층(160)은 도 4b에서 제2 전기 경로(L2)에 배치되는 가변 저항(VR)에 대응될 수 있다. 도 4b에서 제1 내지 제3 전기 경로(L1, L2, L3)는 트랜지스터(TR)와 병렬로 연결될 수 있다.
도 4a 및 도 4b, 및 도 5를 참조하며, 본 개시의 일 실시 예에 따르는 반도체 장치의 동작 방법을 설명한다. 먼저, 도 5를 참조하면, 상기 반도체 장치의 가변 저항층(160)은 내부에 산소 공공(Ov)을 포함할 수 있다. 도 7과 관련하여 후술하는 바와 같이, 가변 저항층(160)은 상기 반도체 장치의 제조가 완료됨과 동시에 충분한 양의 산소 공공을 포함할 수 있다. 이에 따라, 본 개시의 반도체 장치는 초기 동작 시에 포밍 동작을 수반하지 않을 수 있다. 상기 포밍 동작은 종래의 저항 변화 메모리의 동작 시에, 가변 저항층 내부에 높은 전계를 인가하여, 상기 가변 저항층 내부에 산소 공공을 생성시키고, 상기 생성된 산소 공공을 이용하여 상기 가변 저항층 내의 저항 상태를 저저항 상태로 변환시키는 동작을 의미할 수 있다. 상기 제조시에 생성된 산소 공공은 이후에 진행되는 셋 동작 및 리셋 동작에 사용될 수 있다.
종래의 경우, 가변 저항층으로서, 전이 금속 산화물이 적용될 때, 반도체 장치의 초기 동작 시에 상기 전이 금속 산화물에 대해 먼저 상기 포밍 동작을 수행한다. 상기 포밍 동작을 통해 상기 전이 금속 산화물로부터 산소를 분리시킴으로써, 상기 전이 금속 산화물 내에 산소 공공을 생성시킬 수 있다. 반면에, 본 개시의 실시 예에서 가변 저항층(160)은 상기 포밍 동작 없이도 셋 동작 및 리셋 동작에 사용되는 충분한 양의 산소 공공을 포함할 수 있다.
도 5를 참조하면, 초기 상태(S1)에서 가변 저항층(160) 내에 산소 공공(Ov)이 균일하게 산포할 수 있다. 이 경우, 가변 저항층(160)은 고저항 상태를 가질 수 있다. 이어서, z-방향으로 셋 전계를 인가하면서 셋 동작(P1)을 진행할 수 있다. 이 때, 가변 저항층(160) 내부의 산소 공공(Ov)이 상기 셋 전계를 따라 이동함으로써, 상기 셋 전계의 방향을 따라 산소 공공(Ov)의 밀집도가 국부적으로 증가할 수 있다. 산소 공공(Ov)이 셋 전계의 인가 방향을 따라 밀집 분포함에 따라, 가변 저항층(160)의 저항은 감소할 수 있다.
또한, 상기 인가된 셋 전계의 크기에 비례하여, 상기 셋 전계의 방향에 따르는 가변 저항층(160) 내 산소 공공(Ov)의 밀집도는 증가할 수 있다. 산소 공공(Ov)의 밀집도가 증가할수록 가변 저항층(160)의 저항은 감소할 수 있다. 따라서, 상기 산소 공공(Ov)이 다양한 밀집도를 가지도록 제어함으로써, 가변 저항층(160)이 복수의 저항 상태를 가질 수 있다. 상기 인가된 셋 전계가 제거된 후에도, 가변 저항층(160)은 상기 복수의 저항 상태를 유지할 수 있다. 이에 따라, 가변 저항층(160) 내에 멀티 레벨의 저항 상태를 신호 정보로서 구현할 수 있다.
반대로, 셋 동작(P1)에 의해 가변 저항층(160)이 저저항 상태를 유지한 후에, 상기 셋 방향과 반대 방향으로 리셋 전계를 인가하면서, 리셋 동작(P2)을 진행할 수 있다. 리셋 동작(P2) 시에 가변 저항층(160) 내부의 산소 공공(Ov)은 상기 리셋 전계의 방향을 따르는 산소 공공(Ov)의 밀집도가 다시 감소할 수 있다. 그 결과, 가변 저항층(160)의 저항 상태는 상기 저저항 상태에서 다시 상기 고저항 상태로 변환될 수 있다. 상기 인가된 리셋 전계가 제거된 후에도, 가변 저항층(160)은 상기 고저항 상태를 유지할 수 있다.
도 4b를 다시 참조하면, 셋 동작(P1)은 게이트 전극(G)을 이용하여 트렌지스터(TR)를 턴오프 시킨 상태에서, 소스 라인(SL)과 비트 라인(BL) 사이에 셋 전압을 인가함으로써 수행될 수 있다. 일 예로서, 상기 셋 전압을 인가하는 과정은, 비트 라인(BL)에 양의 극성을 가지는 바이어스를 인가하고, 소스 라인(SL)을 접지시킴으로써, 수행될 수 있다. 한편, 상기 셋 전압이 인가될 때, 트랜지스터(TR)가 턴오프 상태이기 때문에, 상기 셋 전압에 의한 전류는 상대적으로 낮은 저항을 유지하는 제1, 제2 및 제3 전기 경로(L1, L2, L3)를 따라 흐를 수 있다.
상기 셋 전압에 의해 가변 저항(VR)의 양단에 형성되는 셋 전계는 비트 라인(BL)으로부터 소스 라인(SL)으로 향하는 방향을 가질 수 있다. 상기 셋 전계는 가변 저항(VR)의 저항을 고저항 상태에서 저저항 상태로 변환시킬 수 있다. 상술한 바와 같이, 상기 셋 전계가 상기 셋 전계의 방향을 따라 가변 저항(VR) 내부의 산소 공공의 밀집도를 증가시켜, 가변 저항(VR)의 저항을 감소시킬 수 있다.
한편, 리셋 동작(P2)은 게이트(G)를 이용하여 트렌지스터(TR)를 턴오프 시킨 상태에서, 소스 라인(SL)과 비트 라인(BL) 사이에 리셋 전압을 인가함으로써 수행될 수 있다. 일 예로서, 상기 리셋 전압을 인가하는 과정은, 비트 라인(BL)에 음의 극성을 가지는 바이어스를 인가하고, 소스 라인(SL)을 접지시킴으로써, 수행될 수 있다. 상기 리셋 전압이 인가될 때, 트랜지스터(TR)가 턴오프 상태이기 때문에, 상기 리셋 전압에 의한 전류는 상대적으로 낮은 저항을 유지하는 제1, 제2 및 제3 전기 경로(L1, L2, L3)를 따라 흐를 수 있다.
상기 리셋 전압에 의해 가변 저항(VR)의 양단에 형성되는 리셋 전계는 소스 라인(SL)으로부터 비트 라인(BL)으로 향하는 방향을 가질 수 있다. 상기 리셋 전계는 가변 저항(VR)의 저항을 저저항 상태에서 고저항 상태로 변환시킬 수 있다. 상술한 바와 같이, 상기 리셋 전계가 상기 리셋 전계의 방향을 따라 가변 저항(VR) 내부의 산소 공공의 밀집도를 감소시켜, 가변 저항(VR)의 저항을 증가시킬 수 있다.
도 6a는 본 개시의 일 실시 예에 따르는 반도체 장치의 I-V 특성을 개략적으로 나타내는 그래프이다. 도 6b는 종래의 반도체 장치와 일 실시 예의 반도체 장치의 I-V 특성을 비교한 그래프이다. 도 6c는 본 개시의 일 실시 예에 따르는 반도체 장치의 멀티 레벨 신호 구현 방법을 개략적으로 나타내는 그래프이다. 도 6d는 본 개시의 일 실시 예에 따르는 반도체 장치의 셋 전압의 제어 방법을 개략적으로 나타내는 그래프이다. 도 6a 내지 도 6d의 I-V 특성은 도 1 내지 도 3과 관련하여 상술한 반도체 장치(1)의 전기적 특성일 수 있다.
도 6a를 참조하면, 고저항 상태인 초기 상태에서 양의 극성을 가지는 전압을 인가하여 셋 동작을 수행할 수 있다. 상기 전압이 증가함에 따라 출력 전류는 그래프(60)의 제1 부분(601)을 따라 증가할 수 있다. 제1 부분(601) 중 상기 인가 전압이 작은 제1 전압 구간(V1)에서는, I-V 그래프의 기울기, 즉, 전압 증가분에 따른 전류 증가분이 상대적으로 작을 수 있다. 즉, 제1 전압 구간(V1)에서는 상기 전압의 증가에 따라 상기 출력 전류가 상대적으로 완만하게 증가할 수 있다. 제1 부분(601) 중 상기 인가 전압이 충분히 큰 제2 전압 구간(V2)일 경우, 상기 인가 전압이 증가함에 따라 I-V 그래프의 기울기가 증가할 수 있다. 즉, 제2 전압 구간(V2)에서는 상기 전압의 증가에 따라, 상기 출력 전류가 상대적으로 급격하게 증가할 수 있다.
본 실시 예의 반도체 장치(1)는 제2 전압 구간(V2)에서 셋 전압(Vset)에 이를 때까지, 고저항 상태에서 저저항 상태로 점진적으로(gradually) 저항 상태가 스위칭될 수 있다. 도 6a에 도시된 것과 같이, 반도체 장치(1)는 셋 전압(Vset)에서 저저항 상태의 셋 전류(Iset)를 출력할 수 있다. 이후에, 반도체 장치(1)에 인가되는 전압을 감소시키면, 출력 전류는 그래프(60)의 제2 부분(602)을 따라 감소할 수 있다. 반도체 장치(1)에 인가된 전압이 제거된 후에, 반도체 장치(1)는 상기 저저항 상태를 저장할 수 있다. 즉, 반도체 장치(1)에 다시 양의 극성을 가지는 전압이 인가될 때, 반도체 장치(1)는 제2 부분(602)을 따라 증가하는 전류를 출력할 수 있다.
도 6a를 참조하면, 저저항 상태인 초기 상태에서 음의 극성을 가지는 전압을 인가하여 리셋 동작을 수행할 수 있다. 상기 전압의 절대치가 증가함에 따라 출력 전류는 그래프(60)의 제3 부분(603)을 따라 증가할 수 있다. 제3 부분(603) 중 상기 인가 전압이 작은 제3 전압 구간(V3)에서는, I-V 그래프의 기울기, 즉, 전압 증가분에 따른 전류 증가분이 상대적으로 클 수 있다. 즉, 반도체 장치(1)는 저저항 특성을 나타낼 수 있다. 제3 부분(603) 중 상기 인가 전압이 충분히 큰 제4 전압 구간(V4)일 경우, 상기 인가 전압이 증가함에 따라 I-V 그래프의 기울기가 감소할 수 있다. 즉, 반도체 장치(1)는, 제4 전압 구간(V4)에서 리셋 전압(Vset)에 이를 때까지 저저항 상태에서 고저항 상태로 저항 상태가 점진적으로(gradually) 스위칭될 수 있다. 즉, 저저항 상태에서 고저항 상태로 저항 상태가 급격히 변환되지 않을 수 있다. 이에 따라, 제4 전압 구간(V4)에서 인가 전압의 증가에 따라 출력 전류가 급격히 감소하지 않을 수 있다. 반도체 장치(1)는 리셋 전압(Vreset)에서 고저항 상태의 리셋 전류(Ireset)를 출력할 수 있다. 이후에, 반도체 장치(1)에 인가되는 전압을 감소시키면, 출력 전류는 그래프(60)의 제4 부분(604)을 따라 감소할 수 있다. 반도체 장치(1)에 인가된 전압이 제거된 후에, 반도체 장치(4)는 상기 고저항 상태를 저장할 수 있다. 즉, 반도체 장치(1)에 다시 양의 극성을 가지는 전압이 인가될 때, 반도체 장치(1)는 제1 부분(601)을 따라 증가하는 전류를 출력할 수 있다.
도 6b를 참조하면, 본 개시의 일 실시 예에 따르는 반도체 장치의 전기적 특성을 나타내는 제1 그래프(60)와 종래의 반도체 장치의 전기적 특성을 나타내는 제2 그래프(70a) 및 제3 그래프(70b)가 도시된다. 제1 그래프(60)는 제1 부분(601) 및 제2 부분(602)을 구비하는 도 6의 그래프(60)의 일부분일 수 있다. 제2 그래프(70a) 및 제3 그래프(70b)는 각각 종래의 반도체 장치의 포밍 동작 및 셋 동작에 따르는 I-V 특성을 나타내는 그래프이다. 상기 종래의 반도체 장치는 도 4a와 관련하여 상술한 본 개시의 일 실시 예에 따르는 반도체 장치(1)에서 저항체층(160)이 생략된 구조를 가질 수 있다. 즉, 종래의 반도체 장치는 채널층(170)과 가변 저항층(150)이 직접 접할 수 있다. 이에 따라, 상기 종래의 반도체 장치는 도 4b의 회로도에서, 제1 경로(L1) 및 제3 경로(L3) 상의 제1 및 제2 고정 저항(R1, R2)이 생략될 수 있다.
도 6b를 참조하면, 종래의 반도체 장치가 가변 저항층으로서 전이 금속 산화물을 포함할 경우, 상기 종래의 반도체 장치를 최초 구동시에 포밍 동작을 수행할 필요가 있다. 상기 포밍 동작은, 포밍 전압(Vform-c)을 상기 가변 저항층에 인가하여, 상기 전이 금속 산화물로부터 산소를 분리시켜 산소 공공을 생성하고, 상기 산소 공공을 상기 포밍 전압의 인가 방향으로 정렬시켜 전도성 필라멘트를 형성시키는 과정으로 진행될 수 있다. 상기 포밍 동작은, 도 6b에 도시되는 것과 같이, 양의 극성을 가지는 인가 전압이 포밍 전압(Vform-c)에 도달할 때 발생할 수 있다. 도 6b의 제2 그래프(70a)의 제1 부분(701)을 따라 점진적으로 증가하는 출력 전류가 포밍 전압(Vform-c)에서 급격하게 증가할 수 있다. 상기 급격하게 증가된 출력 전류는 도 6b에서는 컴플라이언스 전류(Ic)로 표현되고 있다. 이후에, 상기 인가 전압을 0 V로 감소시키면, 출력 전류는 제2 부분(702)을 따라 감소할 수 있다.
한편, 도시되지 않았지만, 종래의 반도체 장치에서, 상기 형성된 전도성 필라멘트의 일부분을 단절시키는 리셋 동작이 수행되고 나서, 셋 동작이 다시 수행될 수 있다. 제3 그래프(70b)에서와 같이, 셋 동작은 고저항 상태인 초기 상태에서, 양의 극성을 가지는 전압을 인가시킴으로써 수행될 수 있다. 상기 셋 동작은 일부분이 단절된 전도성 필라멘트를 복구시키는 동작이므로, 상기 셋 동작은 상기 인가 전압이 포밍 전압(Vform-c)보다 낮은 셋 전압(Vset-c)에서 발생할 수 있다. 도 6b의 제3 그래프(70b)의 제1 부분(703)을 따라 점진적으로 증가하는 출력 전류가 셋 전압(Vset-c)에서 컴플라이언스 전류(Ic)의 크기로 급격하게 증가할 수 있다. 이후에, 상기 인가 전압을 0 V로 감소시키면, 출력 전류는 제2 부분(704)을 따라 감소할 수 있다.
상술한 바와 같이, 종래의 반도체 장치의 경우, 고저항 상태에서 저저항 상태로 변환하는 포밍 동작 및 셋 동작이 각각 포밍 전압(Vform-c) 및 셋 전압(Vset-c)에서 급격한 출력 전류의 증가를 통해 발생할 수 있다. 이에 반하여, 본 개시의 실시 예에 따르는 반도체 장치의 경우, 셋 동작은 소정의 전압 범위, 일 예로서, 도 6a의 제2 전압 범위(V2)에서 점진적으로 발생할 수 있다.
또한, 상술한 바와 같이, 본 개시의 일 실시 예에서는 반도체 장치의 제조가 완료될 때, 가변 저항층이 충분한 양의 산소 공공을 포함하도록 할 수 있다. 이에 따라, 반도체 장치의 동작 시에, 산소 공공의 생성을 위한 포밍 동작 없이, 셋 동작이 바로 수행될 수 있다. 본 개시의 일 실시 예에서, 상기 가변 저항층이 충분한 양의 산소 공공을 포함하도록 하는 반도체 장치의 제조 방법은 도 7을 이용하여 후술한다.
도 6c를 참조하면, 본 개시의 일 실시 예에 따르는 반도체 장치는 복수의 서로 다른 저항 상태를 구현할 수 있다. 도 6c의 그래프(60a)를 참조하면, 초기 고저항 상태에서, 양의 극성을 가지는 전압을 O V로부터 증가시키면서 인가할 때, 출력 전류는 제1 부분(610)을 따라 증가할 수 있다. 상기 인가 전압이 제1 셋 전압(Vset1)에 도달할 때까지, 상기 반도체 장치는 고저항 상태에서 저저항 상태로 점진적으로 스위칭될 수 있다.
상기 인가 전압을 제1 셋 전압(Vset1)까지 증가시킨 후에, 상기 인가 전압을 O V까지 감소시키면 출력 전류는 제1 셋 전류(Iset1)로부터 제2 부분(611)을 따라 감소할 수 있다. 이후에, 다시 양의 극성을 가지는 전압을 O V로부터 증가시키면서 인가할 때, 출력 전류는 제2 부분(611)을 따라 증가할 수 있다. 이에 따라, 상기 반도체 장치는 제2 부분(611)을 따르는 전류 특성을 가질 수 있다. 즉, 상기 반도체 장치는 제1 저저항 상태를 비휘발적으로 보유할 수 있다.
또한, 초기 고저항 상태로부터 상기 인가 전압을 제2 셋 전압(Vset2)까지 증가시킨 후에, 상기 인가 전압을 O V까지 감소시키면 출력 전류는 제2 셋 전류(Iset2)로부터 제3 부분(612)을 따라 감소할 수 있다. 이후에, 다시 양의 극성을 가지는 전압을 O V로부터 증가시키면서 인가할 때, 출력 전류는 제3 부분(612)을 따라 증가할 수 있다. 이에 따라, 상기 반도체 장치는 제3 부분(612)을 따르는 전류 특성을 가질 수 있다. 즉, 상기 반도체 장치는 제2 저저항 상태를 비휘발적으로 보유할 수 있다.
마찬가지로, 초기 고저항 상태로부터 상기 인가 전압을 제3 셋 전압(Vset3)까지 증가시킨 후에, 상기 인가 전압을 O V까지 감소시키면 출력 전류는 제3 셋 전류(Iset3)로부터 제4 부분(613)을 따라 감소할 수 있다. 이에 따라, 상기 반도체 장치는 제4 부분(613)을 따르는 전류 특성을 가지며, 제3 저저항 상태를 비휘발적으로 보유할 수 있다. 또한, 상기 인가 전압을 제4 셋 전압(Vset4)까지 증가시킨 후에, 상기 인가 전압을 O V까지 감소시키면 출력 전류는 제4 셋 전류(Iset4)로부터 제5 부분(614)을 따라 감소할 수 있다. 이에 따라, 상기 반도체 장치는 제5 부분(613)을 따르는 전류 특성을 가지며, 제4 저저항 상태를 비휘발적으로 보유할 수 있다.
도 6c를 참조하면, 읽기 동작은 일 예로서, 상기 반도체 소자에 제1 셋 전압(Vset1)보다 작은 읽기 전압(Va)을 인가하여, 제1 내지 제5 부분(610, 611, 612, 613, 614)의 출력 전류를 서로 식별하는 방법으로 진행될 수 있다. 다른 예로서, 읽기 동작은 상기 반도체 소자에 제1 셋 전류(Iset1)보다 작은 읽기 전류(Ia)를 인가하여, 제1 내지 제5 부분(610, 611, 612, 613, 614)의 출력 전압(V610, V611, V612, V613, V614)을 서로 식별하는 방법으로 진행될 수 있다.
도 6d는 본 개시의 일 실시 예에 따른 셋 전압의 제어 방법을 개시하고 있다. 도 6d를 참조하면, 제1 그래프(60) 및 제2 그래프(60')에서, 초기 고저항 상태로부터 인가 전압이 각각 셋 전압(Vset, Vset')에 도달할 때까지 각각 제1 부분(601, 601')을 따르는 전류 특성을 가지며, 셋 전압(Vset, Vset')에 도달한 이후에 제2 부분(602, 602')를 각각 따르는 저저항 상태의 전류 특성을 나타낼 수 있다. 제2 그래프(60')의 셋 전압(Vset')은 제1 그래프(60)의 셋 전압(Vset)보다 V 만큼 클 수 있다.
본 개시의 일 실시 예에 따르면, 도 4a의 반도체 장치에서, 가변 저항층(160)의 길이(L160)를 제어하여 셋 전압의 크기를 제어할 수 있다. 일 예로서, 가변 저항층(160)의 저항 상태에 무관하게, 가변 저항층(160)의 길이(L160)가 증가할수록, z-방향을 따르는 가변 저항층(160)의 저항은 증가할 수 있다. 이에 따라, 가변 저항층(160)의 길이(L160)가 증가할수록 가변 저항층(160)의 저항이 고저항 상태에서 저저항 상태로 변환이 완료되는 셋 전압(의 크기가 증가할 수 있다. 이에 따라, 제2 그래프(60')는 제1 그래프(60)와 대비하여, 상기 셋 전압이 양의 전압 방향으로 시프트될 수 있다.
한편, 상기 셋 전압의 크기가 증가하게 되면, 멀티 레벨의 신호 정보가 저장된 가변 저항층에 대한 읽기 동작 시에, 상기 멀티 레벨의 신호 정보 사이의 식별력이 증가할 수 있다. 도 6c를 다시 참조하면, 멀티 레벨의 신호 정보에 대한 읽기 동작은, 일 실시 예로서, 소정의 읽기 전류(Ia)를 인가한 후에, 제1 내지 제5 부분(610, 611, 612, 613, 614)의 출력 전압(V610, V611, V612, V613, V614)을 서로 식별하는 과정으로 진행될 수 있다. 도 6c와 도 6d를 함께 참조하면, 도 6d의 제2 그래프(60')가 제1 그래프(60)과 대비하여 양의 전압 방향으로 시프트함에 따라, 제2 그래프(60')에 대응되는 반도체 장치는 소정의 읽기 전류를 이용하는 읽기 동작시에 상기 복수의 출력 전압들 사이에서 상대적으로 큰 전압 간격을 확보할 수 있다. 즉, 상기 복수의 출력 전압들을 서로 식별할 수 있는 전압 마진을 상대적으로 크게 확보할 수 있다. 이에 따라, 제2 그래프(60')에 대응되는 반도체 장치는 제1 그래프(60)에 대응되는 반도체 장치보다 멀티 레벨의 신호 정보를 판독할 때 우수한 식별력을 확보할 수 있다.
도 7a 및 도 7b는 본 개시의 일 실시 예에 따르는 반도체 장치의 제조 방법을 설명하는 도면이다. 일 실시 예에 있어서, 도 7a 및 도 7b와 관련하여 설명하는 제조 방법은, 도 1 내지 도 3의 반도체 장치(1)의 제조 방법에 적용될 수 있다.
도 7a을 참조하면, 기판(101) 상에 베이스 절연층(102) 및 채널 하부 컨택층(110)이 순차적으로 형성될 수 있다. 채널 하부 컨택층(110) 상에 홀 패턴(11)을 구비하는 게이트 구조물(120)이 형성될 수 있다.
이어서, 홀 패턴(11) 내부에 위치하는 게이트 구조물(120)의 측벽면 상에 게이트 절연층(130), 채널층(140), 산화 반응층(1510), 및 절연 물질층(1710)이 순차적으로 형성될 수 있다.
산화 반응층(1510)은 일 예로서, 실리콘 또는 알루미늄을 포함할 수 있다. 절연 물질층(1710)은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 일 예로서, 리튬 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 하프늄 산화물, 지르코늄 산화물, 텅스텐 산화물, 니오븀 산화물, 바나듐 산화물 또는 이들의 둘이상의 조합을 포함할 수 있다. 이때, 산화 반응층(1510)의 실리콘 또는 알루미늄의 산소 친화도는, 절연 물질층(1710)을 구성하는 금속 산화물 내 금속의 산소 친화도보다 클 수 있다. 본 명세서에서, 산소 친화도의 의미는, 소정의 원소가 산소와 결합하여 산화물을 형성할 때, 상기 산화물 내에서 상기 원소와 산소 사이의 결합력을 의미할 수 있다. 일 예로서, 산화 반응층(1510)이 실리콘을 포함하고, 상기 실리콘이 산소와 결합하여 실리콘 산화물을 형성할 때, 상기 실리콘의 산소 친화도는, 상기 실리콘 산화물 내에서 상기 실리콘과 산소 사이의 결합력을 의미할 수 있다. 산소 친화도가 높은 원소는 산소 친화도가 낮은 원소보다, 산소와 결합하여 산화물을 형성할 확률이 상대적으로 높을 수 있다. 또한, 산소 친화도가 상대적으로 높은 원소를 포함하는 산화물은, 산소 친화도가 상대적으로 낮은 원소를 포함하는 산화물과 대비하여, 산화물 내에서 산소가 원소와의 결합을 끊고 이온화될 확률이 상대적으로 낮을 수 있다.
본 개시의 일 실시 예에서, 산화 반응층(1510) 상에 절연 물질층(1710)이 형성될 때 산화 반응층(1510) 내부의 실리콘 또는 알루미늄은 절연 물질층(1710)의 금속 산화물을 구성하는 산소와 결합하여 실리콘 산화물 또는 알루미늄 산화물을 형성할 수 있다. 이 때, 절연 물질층(170)의 상기 금속 산화물은 환원될 수 있다. 다른 실시 예에 있어서, 산화 반응층(1510) 상에 절연 물질층(1710)이 형성된 후에, 열처리를 추가로 진행함으로써 산화 반응층(1510)과 절연 물질층(1710) 사이의 상기 산화 환원 반응을 촉진할 수 있다. 이에 따라, 도 7b에 도시되는 것과 같이, 산화 반응층(1510)의 전체가 산화되어, 저항체층(150)이 형성될 수 있다. 일 실시 예에 있어서, 산화 반응층(1510)을 1 nm 내지 5 nm의 두께로 형성하여, 산화 반응층(1510) 전체가 효과적으로 산화될 수 있도록 할 수 있다. 절연 물질층(1710) 중 산화 반응층(1510)과의 반응에 의해 환원된 부분은 산소가 결핍된 금속 산화물(즉, 산소 공공을 구비하는 금속 산화물)을 포함할 수 있다. 상기 환원된 부분은 가변 저항층(160)을 형성할 수 있다. 절연 물질층(1710) 중 산화 반응층(1510)과의 반응에 참가하지 않은 부분은 잔존하여, 절연층(170)을 형성할 수 있다. 이어서, 홀 패턴(11) 내부를 절연 물질로 채워 필링층(미도시)을 형성할 수 있다. 이어서, 홀 패턴(11) 외부에 채널 상부 컨택층(미도시) 및 비트 라인(미도시)을 형성할 수 있다. 그 결과, 도 1 내지 도 3과 관련하여 설명한 반도체 장치(1)를 제조할 수 있다.
도 7b에 도시된 것과 다르게, 몇몇 다른 실시 예들에 있어서, 산화 반응층(1510)과 절연 물질층(1710) 사이의 반응이 종료된 후에 절연층(170)을 제거하여 가변 저항층(160)을 노출시킬 수 있다. 이어서, 홀 패턴(11) 내부를 절연 물질로 채워 필링층(미도시)을 형성할 수 있다. 이어서, 홀 패턴(11) 외부에 채널 상부 컨택층(미도시) 및 비트 라인(미도시)을 형성할 수 있다. 이에 따라, 도 1 내지 도 3의 반도체 장치(1)의 변형예로서, 절연층(170)이 존재하지 않고, 가변 저항층(160)과 필링층(180)이 바로 접하는 구조가 제공될 수 있다.
몇몇 실시 예들에 있어서, 가변 저항층(160)이 형성되는 과정에서, 가변 저항층(160)은 산화 반응층(1510)으로부터 가변 저항층(160) 내부로 확산된 실리콘 또는 알루미늄을 더 포함할 수 있다. 상기 확산된 실리콘 또는 알루미늄은 가변 저항층(160) 내부의 금속 산화물을 추가적으로 환원시킬 수 있다. 상기 금속 산화물의 환원에 의해, 가변 저항층(160) 내부의 산소 공공 농도가 추가적으로 증가할 수 있다.
상술한 바와 같이, 산화 반응층(1510)과 절연 물질층(1710)의 상기 반응에 의해, 산소 공공을 포함하는 가변 저항층(160)이 생성될 수 있다. 그리고, 가변 저항층(160)이 생성됨과 동시에 가변 저항층(160)은 반도체 소자의 동작에 사용되는 충분한 양의 산소 공공을 보유할 수 있다. 이에 따라, 본 개시의 일 실시 예에 따르는 반도체 소자의 동작에 있어서, 포밍 동작은 수행되지 않을 수 있다.
도 8a 및 도 8b는 본 개시의 다른 실시 예에 따르는 반도체 장치의 제조 방법을 설명하는 도면이다. 일 실시 예에 있어서, 도 8a 및 도 8b와 관련하여 설명하는 제조 방법은, 도 1 내지 도 3의 반도체 장치(1)의 제조 방법에 적용될 수 있다.
도 8a을 참조하면, 기판(101) 상에 베이스 절연층(102) 및 채널 하부 컨택층(110)이 순차적으로 형성될 수 있다. 채널 하부 컨택층(110) 상에 홀 패턴(11)을 구비하는 게이트 구조물(120)이 형성될 수 있다.
이어서, 홀 패턴(11) 내부에 위치하는 게이트 구조물(120)의 측벽면 상에 게이트 절연층(130), 채널 형성층(1410) 및 절연 물질층(1710)이 순차적으로 형성될 수 있다.
채널 형성층(1410)은 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다. 절연 물질층(1710)은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 일 예로서, 리튬 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 하프늄 산화물, 지르코늄 산화물, 텅스텐 산화물, 니오븀 산화물, 바나듐 산화물 또는 이들의 둘이상의 조합을 포함할 수 있다. 이때, 채널 형성층(1410)의 상기 반도체 물질의 산소 친화도는, 절연 물질층(1710)을 구성하는 금속 산화물 내 금속의 산소 친화도보다 클 수 있다.
본 개시의 일 실시 예에서, 실리콘을 포함하는 채널 형성층(1410) 상에 절연 물질층(1710)이 형성될 때, 채널 형성층(1410)의 일부분과 절연 물질층(1710)의 일부분은 서로 반응할 수 있다. 즉, 채널 형성층(1410)의 상기 일부분은 실리콘 산화물로 산화되고, 절연 물질층(1710)의 상기 일부분은 환원될 수 있다. 다른 실시 예에 있어서, 채널 형성층(1410) 상에 절연 물질층(1710)이 형성된 후에, 열처리를 추가로 진행함으로써 채널 형성층(1410)과 절연 물질층(1710) 사이의 상기 산화 환원 반응을 촉진할 수 있다.
그 결과, 도 8b에 도시되는 바와 같이, 채널 형성층(1410) 중 상기 산화된 일부분은 저항체층(150)을 형성할 수 있다. 채널 형성층(1410) 중 산화되지 않은 부분은 채널층(140)을 형성할 수 있다. 절연 물질층(1710) 중 채널 형성층(1410)과의 상기 반응에 의해 환원된 부분은 산소가 결핍된 금속 산화물(즉, 산소 공공을 구비하는 금속 산화물)을 포함할 수 있다. 상기 환원된 부분은 가변 저항층(160)을 형성할 수 있다. 절연 물질층(1710) 중 채널 형성층(1410)과의 상기 산화 환원 반응에 참가하지 않은 부분은 잔존하여, 절연층(170)을 형성할 수 있다. 이어서, 홀 패턴(11) 내부를 절연 물질로 채워 필링층(미도시)을 형성할 수 있다. 그 결과, 도 1 내지 도 3과 관련하여 설명한 반도체 장치(1)를 제조할 수 있다.
도 8b에 도시된 것과 다르게, 몇몇 다른 실시 예들에 있어서, 채널 형성층(1410)과 절연 물질층(1710) 사이의 상기 산화 환원 반응이 종료된 후에 절연층(170)을 제거하여 가변 저항층(160)을 노출시킬 수 있다. 이어서, 홀 패턴(11) 내부를 절연 물질로 채워 필링층(미도시)을 형성할 수 있다. 이에 따라, 도 1 내지 도 3의 반도체 장치(1)의 변형예로서, 절연층(170)이 존재하지 않고, 가변 저항층(160)과 필링층(180)이 바로 접하는 구조가 제공될 수 있다.
도 9는 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 10은 도 9의 반도체 장치의 평면도이다. 도 11은 도 9의 반도체 장치를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 9 내지 도 11을 참조하면, 반도체 장치(2)는 기판(201) 및 기판(201) 상부에 배치되는 게이트 구조물(220)을 포함한다. 또한, 반도체 장치(2)는 기판(201) 상에서 게이트 구조물(220)을 관통하는 제1 및 제2 홀 패턴(21, 22)을 포함한다. 반도체 장치(2)는 제1 및 제2 홀 패턴(21, 22) 내부에서 게이트 구조물(220)의 측벽면 상에 순차적으로 배치되는 게이트 절연층(230), 채널층(240), 저항체층(250) 및 가변 저항층(260)을 포함한다. 반도체 장치(2)는 제1 및 제2 홀 패턴(21, 22)의 내부에서 가변 저항층(260)과 접하도록 배치된 절연층(270)을 포함할 수 있다. 또한, 반도체 장치(2)는 절연층(270)과 접하도록 배치되며 제1 및 제2 홀 패턴(21, 22)의 내부를 채우는 필링층(filling layer)(280)을 더 포함할 수 있다.
도 9 및 도 11을 참조하면, 기판(201)이 제공된다. 기판(201)은 도 1 내지 도 3과 관련하여 상세히 설명한 기판(101)과 실질적으로 동일할 수 있다.
기판(201) 상에는 베이스 절연층(202)이 배치될 수 있다. 베이스 절연층(202)은 도 1 내지 도 3과 관련하여 상세히 설명한 베이스 절연층(102)와 실질적으로 동일할 수 있다.
베이스 절연층(202) 상에 채널 하부 컨택층(210)이 배치될 수 있다. 채널 하부 컨택층(210)은 채널층(240)의 일 단과 전기적으로 연결될 수 있다. 도시되지 않았지만, 채널 하부 컨택층(210)은 소스 라인(미도시)과 연결될 수 있다. 채널 하부 컨택층(210)은 상기 소스 라인의 전위를 채널층(240)에 제공할 수 있다. 채널 하부 컨택층(210)은 도 1 내지 도 3과 관련하여 상세히 설명한 채널 하부 컨택층(110)과 실질적으로 동일할 수 있다.
채널 하부 컨택층(210) 상에 게이트 구조물(220)이 배치된다. 게이트 구조물(220)는 기판(201)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(222a, 222b, 222c, 222d) 및 제1 내지 제5 층간 절연층(223a, 223b, 223c, 223d, 223e)을 포함할 수 있다. 제1 층간 절연층(223a)은 채널 하부 컨택층(210)과 접하도록 배치될 수 있다. 제5 층간 절연층(223e)은 게이트 구조물(220)의 최상층에 배치될 수 있다. 한편, 게이트 구조물(220)의 게이트 전극층의 개수는 반드시 4개에 한정되지 않을 수 있으며, 몇몇 다른 실시 예들에 있어서, 상기 게이트 전극층은 다른 다양한 개수로 배치될 수 있으며, 상기 층간 절연층은 상기 다양한 개수의 게이트 전극층을 상기 제1 방향(즉, z-방향)을 따라 서로 절연하도록 다양한 개수로 배치될 수 있다.
제1 내지 제4 게이트 전극층(222a, 222b, 222c, 222d)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 제1 내지 제5 층간 절연층(223a, 223b, 223c, 223d, 223e)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 9 내지 도 11을 참조하면, 채널 하부 컨택층(210) 상에서 게이트 구조물(220)을 관통하는 제1 및 제2 홀 패턴(21, 22)이 형성된다. 일 실시 예에서, 도 10에 도시되는 것과 같이, 제1 및 제2 홀 패턴(21, 22)은 제2 방향(즉, y-방향)으로 서로 이격하여 배치될 수 있다. 제1 및 제2 홀 패턴(21, 22)은 일 예로서, 리소그래피 및 식각 공정에 의해 형성될 수 있다. 후술하는 바와 같이, 반도체 장치(2)는 제1 및 제2 홀 패턴(21, 22) 별로 서로 구분되는 제1 및 제2 메모리 유닛(U21, U22)을 포함할 수 있다. 도 9 및 도 10에서는 2 개의 홀 패턴을 도시하고 있지만, 반드시 이에 한정되지는 않는다. 반도체 장치(2)는 x-방향 또는 y-방향으로 서로 이격하여 배치되는 다른 다양한 개수의 홀 패턴을 포함할 수 있다.
도 9 내지 도 11을 참조하면, 제1 및 제2 홀 패턴(21, 22)의 내부에서, 게이트 구조물(220)의 측벽면 상에 게이트 절연층(230)이 배치될 수 있다. 게이트 절연층(230)은 게이트 구조물(220)의 측벽면을 커버하도록 배치될 수 있다. 게이트 절연층(230)은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
게이트 절연층(230) 상에 채널층(240)이 배치될 수 있다. 채널층(240)의 일 단부는 채널 하부 컨택층(210)과 접하도록 배치될 수 있다. 채널층(240)은 반도체 물질을 포함할 수 있다. 채널층(240)은 도 1 내지 도 3과 관련하여 상술한 채널층(140)과 실질적으로 동일한 재질로 이루어질 수 있다.
채널층(240) 상에 저항체층(250), 가변 저항층(260) 및 절연층(270)이 순차적으로 배치될 수 있다. 저항체층(250)은 채널층(240)을 커버하도록 배치될 수 있다. 가변 저항층(260)은 저항체층(250)을 커버하도록 배치될 수 있다. 절연층(270)은 가변 저항층(260)을 커버하도록 배치될 수 있다. 저항체층(250), 가변 저항층(260) 및 절연층(270) 각각은 채널층(240)을 기준으로 게이트 절연층(230)과 서로 반대쪽에 배치될 수 있다.
저항체층(250)은 불가변의 비저항(invariable resistivity)을 가질 수 있다. 가변 저항층(260)의 저항이 외부 전계의 인가에 의해 변화할 수 있는 것에 반해, 저항체층(250)의 저항은 외부 전계에 따라 변화하지 않을 수 있다. 저항체층(250)은 소정의 전기적 저항을 가지는 산화물을 포함할 수 있다. 저항체층(250)은 산소 공공을 포함하지 않거나, 또는 가변 저항층(260)과 대비하여 충분히 낮은 수준의 산소 공공 농도를 가질 수 있다. 상기 충분히 낮은 수준의 산소 공공 농도는, 저항체층(250) 내부에 존재하는 산소 공공의 분포 변화가 저항체층(250)의 전기적 저항 상태를 변화시킬 수 없을 정도의 농도를 의미할 수 있다. 저항체층(250)은 일 예로서, 1 nm 내지 5 nm 의 두께를 가질 수 있다. 저항체층(250)은 도 1 내지 도 3과 관련하여 상세히 설명한 저항체층(150)과 실질적으로 동일한 재질로 이루어질 수 있다.
가변 저항층(260)은 저항체층(250)을 커버하도록 배치될 수 있다. 가변 저항층(260)은 문턱값 이상의 크기를 가지는 전계가 가변 저항층(260)에 인가될 때, 상기 전계를 따라 이동할 수 있는 산소 공공을 포함할 수 있다. 상기 전계는 가변 저항층(260) 내부의 산소 공공의 분포를 변화시킬 수 있다. 또한, 가변 저항층(260)은 상기 산소 공공의 분포에 따라 서로 다른 전기적 저항을 가질 수 있다. 일 예로서, 가변 저항층(260) 내부에 상기 산소 공공이 균일하게 산포하는 경우, 가변 저항층(260)은 고저항 상태를 유지할 수 있다. 다른 예로서, 상기 인가되는 전계에 의해, 상기 산소 공공이 일 방향을 따라 고밀도로 밀집 분포하는 경우, 가변 저항층(260)은 상기 고저항 상태보다 저항이 감소한 저저항 상태를 가질 수 있다.
가변 저항층(260)은 상기 전계의 인가에 의해 변화된 저항 상태를 상기 전계가 제거된 후에도 비휘발적으로 보유할 수 있다. 이에 따라, 가변 저항층(260)은 상기 저항 상태를 신호 정보로서 저장하는 메모리층으로 기능할 수 있다. 가변 저항층(260)은 도 1 내지 도 3과 관련하여 상세히 설명한 가변 저항층(160)과 실질적으로 동일한 재질로 이루어질 수 있다.
일 실시 예에서, 가변 저항층(260)은 절연층(270)과 동일한 금속의 산화물을 포함할 수 있다. 다만, 가변 저항층(260)의 금속 산화물은 절연층(270)의 금속 산화물보다 작은 함량의 산소를 가질 수 있다. 이에 따라, 가변 저항층(260)은 절연층(270)보다 높은 농도의 산소 공공을 가질 수 있다.
몇몇 실시 예들에 있어서, 가변 저항층(260)은 산소와 결합가능한 불순물을 더 포함할 수 있다. 상기 불순물은 일 예로서, 실리콘 또는 알루미늄을 포함할 수 있다. 상기 불순물은 가변 저항층(260)의 금속 산화물을 구성하는 금속보다 산소에 대한 친화도가 클 수 있다. 이에 따라, 상기 불순물은 가변 저항층(260)의 상기 금속 산화물을 환원시킬 수 있다. 상기 금속 산화물의 환원에 의해, 상기 금속 산화물 내에 산소 공공이 생성될 수 있다. 결과적으로, 상기 불순물이 가변 저항층(260) 내부에 분포함으로써, 상기 금속 산화물의 산소 결핍을 추가적으로 증가시킬 수 있다. 이에 따라, 가변 저항층(260) 내부의 산소 공공의 농도가 추가적으로 증가할 수 있다. 일 실시 예에서, 상기 불순물은 도핑법 또는 이온 주입법에 의해, 가변 저항층(160) 내에 주입될 수 있다. 상기 불순물의 주입 시에, 상기 불순물의 함량은 제어될 수 있다.
절연층(270)은 가변 저항층(260)을 커버하도록 배치될 수 있다. 절연층(270)은 전기적 절연성을 가질 수 있다. 일 실시 예에 있어서, 절연층(270)은 가변 저항층(260)과 동일한 금속의 산화물을 포함할 수 있다. 다만, 절연층(270)의 금속 산화물은 가변 저항층(260)의 금속 산화물보다 큰 함량의 산소를 가질 수 있다. 일 실시 예에 있어서, 절연층(270)은 가변 저항층(260)과 대비할 때, 내부의 전기적 저항 상태를 변화시킬 수 없는 낮은 농도의 산소 공공을 가질 수 있다. 일 실시 예에 있어서, 절연층(270)의 금속 산화물은, 상기 금속 산화물을 구성하는 금속과 산소 사이의 화학양론비를 만족할 수 있다.
도 9 내지 도 11을 다시 참조하면, 게이트 절연층(230), 채널층(240), 저항체층(250), 가변 저항층(260) 및 절연층(270)이 형성된 제1 및 제2 홀 패턴(21, 22) 내부에 필링층(280)이 각각 배치될 수 있다. 필링층(280)은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 필링층(280)은 제1 및 제2 홀 패턴(21, 22) 내부에서 절연층(270)과 접할 수 있다. 도 9 내지 도 11에 도시되지는 않았지만, 제1 및 제2 홀 패턴(21, 22)의 외부에 채널층(240)의 일 단부와 접하는 채널 상부 컨택층이 배치될 수 있다. 상기 채널 상부 컨택층은 채널층(240)을 비트 라인(미도시)와 전기적으로 연결시킬 수 있다. 도 9 내지 도 11에 도시되지는 않았지만, 상기 비트 라인은 게이트 구조물(220)의 상부에 전도성 라인 패턴 형태로 배치되며, 상기 채널 상부 컨택층과 전기적으로 연결될 수 있다. 상기 비트 라인은 상기 채널 상부 컨택층을 통해 상기 채널층(240)에 상기 비트 라인의 전위를 제공할 수 있다.
몇몇 다른 실시 예들에 있어서, 도 9 내지 도 11의 반도체 장치(2)에서 절연층(270)은 생략될 수 있다. 이 경우, 필링층(280)이 가변 저항층(260)과 접하도록 배치될 수 있다.
도 12는 본 개시의 일 실시 예에 따르는 반도체 장치의 회로도이다. 일 예로서, 도 12는 도 9 내지 도 11의 반도체 장치(2)의 제1 및 제2 메모리 유닛(U21, U22) 중 어느 하나의 회로도일 수 있다. 이하에서는 일 예로서, 제1 메모리 유닛(U21)의 회로도를 이용하여, 반도체 장치의 동작을 설명한다. 구체적으로, 도 12의 회로도는 도 11의 제1 홀 패턴(21) 내부의 게이트 절연층(230), 채널층(240), 저항체층(250), 가변 저항층(260), 및 제1 내지 제4 게이트 전극층(222a, 222b, 222c, 222d)에 의해 구성될 수 있다.
도 12의 회로도를 참조하면, 제1 메모리 유닛(U21)은 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)을 포함한다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 소스 라인(SL) 및 비트 라인(BL) 사이에서 서로 직렬 연결될 수 있다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4) 각각은 대응하는 트랜지스터(TR1, TR2, TR3, TR4)와 트랜지스터(TR1, TR2, TR3, TR4)에 병렬로 연결되는 제1 고정 저항(R1a, R1b, R1c, R1d), 제2 고정 저항(R2a, R2b, R2c, R2d) 및 가변 저항(VRa, VRb, VRc, VRd)을 구비한다.
도 9 내지 도 11의 제1 내지 제4 게이트 전극층(222a, 222b, 222c, 222d)은 도 11의 제1 내지 제4 게이트 전극(G1, G2, G3, G4)에 각각 대응될 수 있다. 도 9 내지 도 11의 저항체층(250)은 도 12의 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4) 내 제1 고정 저항(R1a, R1b, R1c, R1d) 및 제2 고정 저항(R2a, R2b, R2c, R2d)을 구성할 수 있다. 가변 저항층(260)은 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)의 가변 저항(VRa, VRb, VRc, VRd)을 구성할 수 있다.
이하에서는 도 12를 참조하여, 일 예로서, 제3 메모리 셀(MC3)의 동작 방법을 설명한다. 제1 메모리 셀(MC1), 제2 메모리 셀(MC2) 및 제4 메모리 셀(MC4)의 동작 방법은 제3 메모리 셀(MC3)의 동작 방법과 실질적으로 동일하다.
먼저, 제3 메모리 셀(MC3)에 대한 셋 동작을 설명한다. 제1 내지 제4 게이트 전극(G1, G2, G3, G4)에 각각 인가되는 전압을 제어하여, 제3 트랜지스터(TR3)를 턴오프시키고 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제4 트랜지스터(TR4)를 턴온시킨다. 그리고, 비트 라인(BL)과 소스 라인(SL) 사이에 셋 전압을 인가한다. 일 예로서, 상기 셋 전압을 인가하는 과정은 비트 라인(BL)에 양의 극성을 가지는 바이어스를 인가하고, 소스 라인(SL)을 접지시키는 과정으로 진행될 수 있다. 상기 셋 전압에 따르는 전류는 비트 라인(BL)으로부터 턴온된 제4 트랜지스터(TR4)의 채널을 통과한 후에, 턴오프된 제3 트랜지스터(TR3)의 채널을 통과하지 않고, 대신에 제3 트랜지스터(TR3)에 병렬 연결된 제2 고정 저항(R2c), 가변 저항(VRc), 및 제1 고정 저항(R1c)을 통과하여 흐를 수 있다. 이어서, 상기 전류는 턴온된 제2 트랜지스터(TR2)의 채널과 턴온된 제1 트랜지스터(TR1)의 채널을 통과하여 소스 라인(SL)으로 흐를 수 있다. 이 때, 상기 전류가 통과하는 제3 메모리 셀(MC3)의 가변 저항(VRc)의 양단에 셋 전계가 인가되면서, 가변 저항(VRc)의 저항 상태가 고저항 상태에서 저저항 상태로 변환될 수 있다. 상기 셋 전압이 제거된 후에도, 제3 메모리 셀(MC3)의 가변 저항(VRc)은 저저항 상태를 유지함으로써, 제3 메모리 셀(MC3)은 상기 저저항 상태에 대응되는 신호 정보를 비휘발적으로 저장할 수 있다.
이어서, 제3 메모리 셀(MC3)에 대한 리셋 동작을 설명한다. 제1 내지 제4 게이트 전극(G1, G2, G3, G4)에 각각 인가되는 전압을 제어하여, 제3 트랜지스터(TR3)를 턴오프시키고 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제4 트랜지스터(TR4)를 턴온시킨다. 그리고, 비트 라인(BL)과 소스 라인(SL) 사이에 리셋 전압을 인가한다. 상기 리셋 전압은 상기 셋 전압과 반대 방향의 전압 극성을 가질 수 있다. 일 예로서, 상기 리셋 전압을 인가하는 과정은 비트 라인(BL)에 음의 극성을 가지는 바이어스를 인가하고, 소스 라인(SL)을 접지시키는 과정으로 진행될 수 있다.
상기 리셋 전압에 의한 전류는 소스 라인(SL)으로부터 턴온된 제1 트랜지스터(TR1)의 채널과 턴온된 제2 트랜지스터(TR2)의 채널을 통과하여 흐를 수 있다. 이어서, 턴오프된 제3 트랜지스터(TR3)의 채널을 통과하지 않고, 대신에 제3 트랜지스터(TR3)에 병렬 연결된 제2 고정 저항(R2c), 가변 저항(VRc), 및 제1 고정 저항(R2c)을 통과하도록 흐를 수 있다. 이어서, 상기 전류는 턴온된 제4 트랜지스터(TR4)의 채널을 통과하여 비트 라인(BL)으로 흐를 수 있다. 이 때, 상기 전류가 통과하는 제3 메모리 셀(MC3)의 가변 저항(VRc)의 양단에 리셋 전계가 인가되면서, 가변 저항(VRc)의 저항 상태가 저저항 상태에서 고저항 상태로 변환될 수 있다. 상기 리셋 전압이 제거된 후에도, 제3 메모리 셀(MC3)의 가변 저항(VRc)은 고저항 상태를 유지함으로써, 제3 메모리 셀(MC3)은 상기 고저항 상태에 대응되는 신호 정보를 비휘발적으로 저장할 수 있다.
이어서, 제3 메모리 셀(MC3)에 대한 읽기 동작을 설명한다. 제1 내지 제4 게이트 전극(G1, G2, G3, G4)에 각각 인가되는 전압을 제어하여, 제3 트랜지스터(TR3)를 턴오프시키고 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제4 트랜지스터(TR4)를 턴온시킨다. 그리고, 비트 라인(BL)과 소스 라인(SL) 사이에 읽기 전압을 인가한다. 일 예로서, 상기 읽기 전압을 인가하는 과정은 비트 라인(BL)에 양의 극성을 가지는 바이어스를 인가하고, 소스 라인(SL)을 접지시키는 과정으로 진행될 수 있다. 상기 읽기 전압에 따르는 전류는 비트 라인(BL)으로부터 제4 트랜지스터(TR4)의 채널을 통과한 후에, 턴오프된 제3 트랜지스터(TR3)의 채널을 통과하지 않고, 대신에 제3 트랜지스터(TR3)에 병렬 연결된 제2 고정 저항(R2c), 가변 저항(VRc), 및 제1 고정 저항(R1c)을 통과하도록 흐를 수 있다. 이어서, 상기 전류는 제2 트랜지스터(TR2)의 채널과 제1 트랜지스터(TR1)의 채널을 통과하여 소스 라인(SL)으로 흐를 수 있다.
상기 읽기 전압은 상기 셋 전압 및 상기 리셋 전압보다 절대치가 작을 수 있다. 즉, 상기 읽기 전압은 제3 메모리 셀(MC3)의 가변 저항(VRc)의 저항 상태를 변화시키지 않을 수 있다. 상기 읽기 전압의 인가에 의해, 제3 메모리 셀(MC3)의 가변 저항(VRc)을 통과하는 전류는 가변 저항(VRc)의 저항 상태에 따라 서로 다른 전류값을 가질 수 있다. 이에 따라, 상기 전류값을 판독하여 제3 메모리 셀(MC3) 내 가변 저항(VR3)의 저항 상태를 확인할 수 있다. 그리고, 제3 메모리 셀(MC3)에 저장된 신호 정보를 판독할 수 있다.
도 13은 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 14는 도 13의 반도체 장치의 평면도이다.
도 13 및 도 14를 참조하면, 반도체 장치(3)는 도 9 내지 도 111과 관련하여 상술한 반도체 장치(2)와 대비하여, 셀 절연 구조물(310)을 더 포함할 수 있다. 반도체 장치(3)는 셀 절연 구조물(310)에 의해 서로 구분되는 제1 내지 제4 메모리 유닛(U31, U32, U33, U34)을 구비할 수 있다.
셀 절연 구조물(310)은 기판(201)의 상부에서 도 9 내지 도 11의 반도체 장치(2)의 필링층(280)과 연결되도록 배치되며, 제1 및 제2 홀 패턴(21, 22)의 지름을 가로지르는 방향(즉, y-방향)으로 연장될 수 있다. 셀 절연 구조물(310)은 도 9 내지 도 11의 반도체 장치(2)의 게이트 구조물(220), 게이트 절연층(230), 채널층(240), 저항체층(250), 가변 저항층(260) 및 절연층(270)을 각각 제1 및 제2 홀 패턴(21, 22)의 상기 지름을 가로지르는 방향을 따라 분리할 수 있다.
즉, 셀 절연 구조물(310)은 도 9 내지 도 11의 반도체 장치(2)의 제1 메모리 유닛(U21)을 이등분하여, 도 13 및 도 14의 반도체 장치(3)에서 한 쌍의 제1 및 제2 메모리 유닛(U31, U32)을 형성할 수 있다. 또한, 셀 절연 구조물(310)은 도 9 내지 도 11의 반도체 장치(2)의 제2 메모리 유닛(U22)을 이등분하여, 도 13 및 도 14의 반도체 장치(3)에서 한 쌍의 제3 및 제4 메모리 유닛(U33, U34)을 형성할 수 있다.
제1 메모리 유닛(U31)의 게이트 절연층(230a), 채널층(240a), 저항체층(250a), 가변 저항층(260a) 및 절연층(270a)은 셀 절연 구조물(310)을 기준으로, 제2 메모리 유닛(U32)의 게이트 절연층(230b), 채널층(240b), 저항체층(250b), 가변 저항층(260b) 및 절연층(270b)과 서로 대칭을 이룰 수 있다. 같은 방식으로, 제3 메모리 유닛(U33)의 구성요소와 제4 메모리 유닛(U34)의 구성요소도 셀 절연 구조물(310)을 기준으로 서로 대칭을 이룰 수 있다.
상술한 바와 같이, 반도체 소자(3)는 셀 절연 구조물(310)을 이용하여, 도 9 내지 도 11과 관련하여 상술한 반도체 소자(2)와 대비하여, 메모리 셀의 밀도를 2배로 증가시킬 수 있다.
도 15a 및 도 15b는 본 개시의 일 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 나타내는 단면도이다. 도 16a 및 도 16b는 본 개시의 다른 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 나타내는 단면도이다.
도 15a를 참조하면, 기판(201) 상에 베이스 절연층(202) 및 채널 하부 컨택층(210)이 순차적으로 형성될 수 있다. 채널 하부 컨택층(210) 상에 홀 패턴(21)을 구비하는 게이트 구조물(220)이 형성될 수 있다.
이어서, 홀 패턴(21) 내부에 위치하는 게이트 구조물(220)의 측벽면 상에 게이트 절연층(230), 채널층(240), 산화 반응층(2510), 및 절연 물질층(2710)이 순차적으로 형성될 수 있다. 산화 반응층(2510) 및 절연 물질층(2710)은 도 7a와 관련하여 상술한 산화 반응층(1510) 및 절연 물질층(1710)과 실질적으로 동일하다.
절연 물질층(2710)이 산화 반응층(2510) 상에 형성될 때, 도 7a 및 도 7b와 관련하여 상술한 바와 같이, 산화 반응층(2510) 내부의 실리콘 또는 알루미늄이 절연 물질층(2710) 내부의 산소와 결합하여 실리콘 산화물 또는 알루미늄 산화물을 형성할 수 있다. 이에 따라, 절연 물질층(270)은 부분적으로 환원될 수 있다. 다른 실시 예에 있어서, 절연 물질층(2710)이 산화 반응층(2510) 상에 형성된 후에, 열처리를 추가로 진행함으로써 산화 반응층(2510)과 절연 물질층(2710) 사이의 상기 산화 환원 반응이 촉진될 수 있다.
도 15b를 참조하면, 산화 반응층(2510) 전체는 산화되어, 저항체층(250)으로 변환될 수 있다. 절연 물질층(2710) 중에 산화 반응층(2510)과의 반응에 의해 환원된 부분은 가변 저항층(260)을 형성할 수 있다. 가변 저항층(260)은 산소 결핍에 의해 생성되는 산소 공공을 포함할 수 있다. 절연 물질층(2710) 중에 산화 반응층(2510)과의 반응에 참가하지 않은 부분은 잔존하여 절연층(270)을 형성할 수 있다. 이어서, 도 15b에 도시되지는 않았지만, 필링층을 이용하여 홀 패턴(21) 내부를 채울 수 있다. 이어서, 홀 패턴(21) 외부에 채널 상부 컨택층 및 비트 라인을 형성할 수 있다. 그 결과, 도 9 내지 도 11과 관련하여 상술한 반도체 장치(2)를 제조할 수 있다.
몇몇 실시 예들에 있어서, 상기 필링층을 이용하여 홀 패턴(21) 내부를 채운 후에, 채널 하부 컨택층(210) 상에서 홀 패턴(21)의 지름을 가로지르는 방향으로 연장되는 트렌치 패턴을 형성한다. 상기 트렌치 패턴을 절연 물질로 채움으로써, 셀 절연 구조물을 형성한다. 이어서, 이어서, 홀 패턴(21) 외부에 채널 상부 컨택층 및 비트 라인을 형성할 수 있다. 그 결과, 도 13 및 도 14와 관련하여 설명한 반도체 장치(3)를 제조할 수 있다.
몇몇 다른 실시 예들에 있어서, 가변 저항층(260)이 형성된 후에, 잔존하는 절연층(270)을 제거할 수 있다. 이어서, 필링층을 이용하여 홀 패턴(21) 내부를 채울 수 있다. 이때, 상기 필링층은 가변 저항층(260)과 접할 수 있다. 이어서, 홀 패턴(21) 외부에 채널 상부 컨택층 및 비트 라인을 형성할 수 있다. 그 결과, 도 9 내지 도 11과 관련하여 상술한 반도체 장치(2)의 변형례로서, 절연층(270)이 생략된 반도체 장치를 제조할 수 있다.
몇몇 실시 예들에 있어서, 도 15a 및 도 15b의 가변 저항층(260)이 형성되는 과정에서, 가변 저항층(260)은 산화 반응층(2510)으로부터 가변 저항층(260) 내부로 확산된 실리콘 또는 알루미늄을 더 포함할 수 있다. 상기 확산된 실리콘 또는 알루미늄은 가변 저항층(260) 내부의 금속 산화물을 추가적으로 환원시킬 수 있다. 상기 금속 산화물의 환원에 의해, 가변 저항층(260) 내부의 산소 공공 농도가 추가적으로 증가할 수 있다.
도 16a 및 도 16b는 본 개시의 다른 실시 예에 따르는 반도체 장치의 제조 방법을 설명하는 도면이다. 일 실시 예에 있어서, 도 16a 및 도 16b와 관련하여 설명하는 제조 방법은, 도 9 내지 도 11의 반도체 장치(2) 및 도 13 및 도 14의 반도체 장치(3)의 제조 방법에 적용될 수 있다.
도 16a을 참조하면, 기판(201) 상에 베이스 절연층(202) 및 채널 하부 컨택층(210)이 순차적으로 형성될 수 있다. 채널 하부 컨택층(210) 상에 홀 패턴(21)을 구비하는 게이트 구조물(220)이 형성될 수 있다.
이어서, 홀 패턴(21) 내부에 위치하는 게이트 구조물(220)의 측벽면 상에 게이트 절연층(230), 채널 형성층(2410) 및 절연 물질층(2710)이 순차적으로 형성될 수 있다.
채널 형성층(2410)은 반도체 물질을 포함할 수 있다. 채널 형성층(2410)의 구성은 도 8a와 관련하여 상술한 채널 형성층(1410)과 실질적으로 동일하다. 절연 물질층(2710)은 금속 산화물을 포함할 수 있다. 채널 형성층(2410)의 상기 반도체 물질의 산소 친화도는, 절연 물질층(2710)을 구성하는 금속 산화물 내 금속의 산소 친화도보다 클 수 있다.
본 개시의 일 실시 예에서, 실리콘을 포함하는 채널 형성층(2410) 상에 절연 물질층(2710)이 형성될 때, 채널 형성층(2410)의 일부분과 절연 물질층(2710)의 일부분은 서로 반응할 수 있다. 즉, 채널 형성층(2410)의 상기 일부분은 실리콘 산화물로 산화되고, 절연 물질층(2710)의 상기 일부분은 환원될 수 있다. 다른 실시 예에 있어서, 채널 형성층(2410) 상에 절연 물질층(2710)이 형성된 후에, 열처리를 추가로 진행함으로써 채널 형성층(2410)과 절연 물질층(2710) 사이의 상기 산화 환원 반응이 촉진될 수 있다.
그 결과, 도 16b에 도시되는 바와 같이, 채널 형성층(2410) 중 상기 산화된 일부분은 저항체층(250)을 형성할 수 있다. 채널 형성층(2410) 중 산화되지 않은 부분은 채널층(140)을 형성할 수 있다. 절연 물질층(2710) 중 채널 형성층(2410)과의 상기 반응에 의해 환원된 부분은 산소가 결핍된 금속 산화물(즉, 산소 공공을 구비하는 금속 산화물)을 포함할 수 있다. 상기 환원된 부분은 가변 저항층(260)을 형성할 수 있다. 절연 물질층(2710) 중 채널 형성층(2410)과의 상기 반응에 참가하지 않은 부분은 잔존하여 절연층(270)을 형성할 수 있다. 이어서, 홀 패턴(21) 내부를 절연 물질로 채워 필링층(미도시)을 형성할 수 있다. 그 결과, 도 9 내지 도 11과 관련하여 설명한 반도체 장치(2)를 제조할 수 있다.
몇몇 실시 예들에 있어서, 몇몇 실시 예들에 있어서, 상기 필링층을 이용하여 홀 패턴(21) 내부를 채운 후에, 채널 하부 컨택층(210) 상에서 홀 패턴(21)의 지름을 가로지르는 방향으로 연장되는 트렌치 패턴을 형성한다. 상기 트렌치 패턴을 절연 물질로 채움으로써, 셀 절연 구조물을 형성한다. 이어서, 이어서, 홀 패턴(21) 외부에 채널 상부 컨택층 및 비트 라인을 형성할 수 있다. 그 결과, 도 13 및 도 14와 관련하여 설명한 반도체 장치(3)를 제조할 수 있다.
도 17은 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 18은 도 17의 반도체 장치의 평면도이다. 도 19는 도 17의 반도체 장치를 Ⅲ-Ⅲ'로 절취한 단면도이다. 도 20은 도 17의 반도체 장치를 Ⅳ-Ⅳ'로 절취한 단면도이다.
도 17 내지 도 20을 참조하면, 반도체 장치(4)는 기판(201) 및 기판(201) 상부에 배치되는 제1 및 제2 게이트 구조물(420, 520)을 포함한다. 제1 및 제2 게이트 구조물(420, 520)은 제2 방향(즉, y-방향)으로 서로 평행하게 연장될 수 있다. 반도체 장치(4)는 기판(201)의 상부에서 제1 게이트 구조물(420)의 일 측벽면 상에 순차적으로 배치되는 게이트 절연층(430), 채널층(440), 저항체층(450), 가변 저항층(460), 및 절연층(470)을 포함한다. 또한, 반도체 장치(4)는 기판(201) 상부에서 제2 게이트 구조물(520)의 일 측벽면 상에 순차적으로 배치되는 게이트 절연층(530), 채널층(540), 저항체층(550), 가변 저항층(560), 및 절연층(570)을 포함한다.
도 17 내지 도 20을 참조하면, 기판(201)이 제공된다. 기판(201) 상에는 베이스 절연층(202) 및 채널 하부 컨택층(210)이 순차적으로 배치될 수 있다.
채널 하부 컨택층(210) 상에 제1 게이트 구조물(420)이 배치될 수 있다. 제1 게이트 구조물(420)은 기판(201)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(422a, 422b, 422c, 422d) 및 제1 내지 제5 층간 절연층(423a, 423b, 423c, 423d, 423e)을 포함한다. 제1 게이트 구조물(420)은 상기 제1 방향(즉, z-방향)에 수직인 제2 방향(즉, y-방향)으로 연장될 수 있다.
제1 내지 제4 게이트 전극층(422a, 422b, 422c, 422d)은 전도성 물질을 포함할 수 있다. 제1 내지 제4 게이트 전극층(422a, 422b, 422c, 422d)의 전도성 물질은 도 8 내지 도 10과 관련하여 상술한 반도체 장치(2)의 제1 내지 제4 게이트 전극층(222a, 222b, 222c, 222d)의 전도성 물질과 실질적으로 동일하다. 제1 내지 제5 층간 절연층(423a, 423b, 423c, 423d, 423e)은 절연 물질을 포함할 수 있다. 제1 내지 제5 층간 절연층(423a, 423b, 423c, 423d, 423e)의 절연 물질은 도 8 내지 도 10과 관련하여 상술한 반도체 장치(2)의 제1 내지 제5 층간 절연층(223a, 223b, 223c, 223d, 223e)의 절연 물질과 실질적으로 동일하다.
마찬가지로, 제2 게이트 구조물(520)이 배치될 수 있다. 제2 게이트 구조물(520)은 기판(201)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(522a, 522b, 522c, 522d) 및 제1 내지 제5 층간 절연층(523a, 523b, 523c, 523d, 523e)을 포함한다. 제2 게이트 구조물(520)의 제1 내지 제4 게이트 전극층(522a, 522b, 522c, 522d) 및 제1 내지 제5 층간 절연층(523a, 523b, 523c, 523d, 523e)의 구성은 제1 게이트 구조물(420)의 제1 내지 제4 게이트 전극층(422a, 422b, 422c, 422d) 및 제1 내지 제5 층간 절연층(423a, 423b, 423c, 423d, 423e)의 구성과 실질적으로 동일하다.
몇몇 다른 실시 예들에 있어서, 제1 및 제2 게이트 구조물(420, 520)의 게이트 전극층의 개수는 반드시 4개에 한정되지 않을 수 있다. 상기 게이트 전극층은 다른 다양한 개수로 배치될 수 있으며, 상기 층간 절연층은 상기 다양한 개수의 게이트 전극층을 상기 제1 방향(즉, z-방향)을 따라 서로 절연할 수 있다.
도 17 내지 도 20을 참조하면, 채널 하부 컨택층(210) 상에서 제1 게이트 구조물(420)의 일 측벽면 상에 순차적으로 배치되는 게이트 절연층(430), 채널층(440), 저항체층(450), 가변 저항층(460), 및 절연층(470)은 y-z 평면에 평행한 면 상에 각각 배치될 수 있다. 마찬가지로, 제2 게이트 구조물(520)의 일 측면 상에 순차적으로 배치되는 게이트 절연층(530), 채널층(540), 저항체층(550), 가변 저항층(560), 및 절연층(570)은 y-z 평면에 평행한 면 상에 각각 배치될 수 있다.
게이트 절연층(430, 530), 채널층(440, 540), 저항체층(450, 550), 가변 저항층(460, 560) 및 절연층(470, 570)의 물질 구성은 도 9 내지 도 11과 관련하여 상술한 게이트 절연층(230), 채널층(240), 저항체층(250), 가변 저항층(260), 및 절연층(270)의 물질 구성과 실질적으로 동일하다.
도 17 내지 도 20을 다시 참조하면, 채널 하부 컨택층(210) 상에 제1 및 제2 셀 절연 구조물(610a, 610b)가 배치될 수 있다. 제1 및 제2 셀 절연 구조물(610a, 610b)는 기판(201)의 상부에서 제2 방향(즉, y-방향)을 따라 서로 이격하여 배치될 수 있다. 제1 및 제2 셀 절연 구조물(610a, 610b)는 상기 제1 및 제2 방향에 수직인 제3 방향(즉, x-방향)으로 연장되어 게이트 절연층(430, 530), 채널층(440, 540), 저항체층(450, 550), 가변 저항층(460, 560) 및 절연층(470, 570)을 제2 방향(즉, y-방향)에 대해 서로 분리시킬 수 있다.
이에 따라, 반도체 장치(4)는 제1 및 제2 셀 절연 구조물(610a, 610b)을 경계로 서로 구분되는 제1 내지 제6 메모리 유닛(U41, U42, U43, U51, U52, U53)을 구비할 수 있다.
도시되지는 않았지만, 제1 내지 제6 메모리 유닛(U41, U42, U43, U51, U52, U53)과 각각 연결되는 제1 내지 제6 비트 라인이 배치될 수 있다. 상기 제1 내지 제6 비트 라인은 제1 내지 제6 메모리 유닛(U41, U42, U43, U51, U52, U53)의 채널층(440, 540)의 일 단부와 각각 전기적으로 연결될 수 있다. 제1 내지 제6 메모리 유닛(U41, U42, U43, U51, U52, U53)의 채널층(440, 540)의 타 단부는 채널 하부 컨택층(210)을 경유하여 소스 라인에 전기적으로 연결될 수 있다.
제1 내지 제6 메모리 유닛(U41, U42, U43, U51, U52, U53)의 동작 방법은 도 9 내지 도 11과 관련하여 상술한 반도체 장치의 제1 및 제2 메모리 유닛(U21, U22)의 동작 방법과 실질적으로 동일하다. 즉, 제1 내지 제6 메모리 유닛(U41, U42, U43, U51, U52, U53) 중 어느 하나의 동작 방법은 도 12와 관련하여 상술한 회로도에 따를 수 있다.
상술한 반도체 장치(4)의 제조 방법은 도 17 내지 도 20을 참조하여 다음과 같은 순서로 진행될 수 있다. 기판(201) 상에 베이스 절연층(202) 및 채널 하부 컨택층(210)을 형성한다. 채널 하부 컨택층(210) 상에 제1 및 제2 게이트 구조물(420, 520)을 형성한다. 이때, 제1 및 제2 게이트 구조물(420, 520)은 각각 기판(201)의 표면에 평행한 일 방향(일 예로서, y-방향)으로 연장될 수 있다. 또한, 제1 및 제2 게이트 구조물(420, 520)은 각각 기판(201)의 표면에 수직인 방향(일 예로서, z-방향)으로 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함할 수 있다. 이어서, 채널 하부 컨택층(201) 상에서 제1 및 제2 게이트 구조물(420, 520)의 일 측면 상에 순차적으로 게이트 절연층(430, 530), 채널층(440, 540) 및 산화 반응층을 형성한다. 이어서, 상기 산화 반응층 상에 절연 물질층을 형성한다. 이어서, 상기 산화 반응층과 상기 절연 물질층을 반응시켜, 저항체층(450, 550), 가변 저항층(460, 560) 및 절연층(470, 570)을 형성한다.
게이트 절연층(430, 530), 채널층(440, 540), 상기 산화 반응층, 및 상기 절연 물질층을 형성하는 과정 및 상기 산화 반응층과 상기 절연 물질층을 반응시켜 저항체층(450, 550), 가변 저항층(460, 560) 및 절연층(470, 570)을 형성하는 과정은 도 15a 및 도 15b와 관련하여 상술한 제조 방법의 대응되는 과정과 실질적으로 동일할 수 있다.
이어서, 절연층(470, 570) 사이를 채우는 필링층(480) 및 제1 및 제2 셀 절연 구조물(610a, 610b)를 형성할 수 있다.
몇몇 다른 실시 예들에 있어서, 채널 하부 컨택층(201) 상에서 제1 및 제2 게이트 구조물(420, 520)를 형성한 후에, 제1 및 제2 게이트 구조물(420, 520)의 일 측면 상에 순차적으로 게이트 절연층(430, 530) 및 채널 형성층을 형성한다. 이어서, 상기 채널 형성층 상에 절연 물질층을 형성한다. 이어서, 상기 채널 형성층과 상기 절연 물질층을 반응시켜, 채널층(440, 540), 저항체층(450, 550), 가변 저항층(460, 560) 및 절연층(470, 570)을 형성한다.
게이트 절연층(430, 530), 상기 채널 형성층, 및 상기 절연 물질층을 형성하는 과정 및 상기 채널 형성층과 상기 절연 물질층을 반응시켜, 채널층(440, 530), 저항체층(450, 550), 가변 저항층(460, 560) 및 절연층(470, 570)을 형성하는 과정은 도 16a 및 도 16b와 관련하여 상술한 제조 방법의 대응되는 과정과 실질적으로 동일할 수 있다.
상술한 본 개시의 다양한 실시 예들에 따르면, 가변 저항층이 트랜지스터의 채널층에 인접하여 배치되는 반도체 장치를 제공할 수 있다. 상기 트랜지스터의 온오프 동작을 통해, 상기 가변 저항층의 양단에 셋 전압 및 리셋 전압이 인가되도록 할 수 있다. 또한, 상기 상기 가변 저항층 내 산소 공공의 분포를 제어함으로써, 상기 가변 저항층의 저항 상태를 저저항 상태와 고저항 상태 사이에서 가역적으로 변화시킬 수 있다. 또한, 본 개시의 다양한 실시 예에서는, 상기 가변 저항층과 인접한 저항체층을 이용하여, 상기 가변 저항층의 저항 상태가 인가 전압에 따라 점진적으로 스위칭되도록 할 수 있다. 결과적으로, 본 개시의 실시 예는, 상기 변화가능한 복수의 전기적 저항 상태를 신호 정보로서, 상기 가변 저항층에 효과적으로 저장할 수 있는 반도체 장치를 제공할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 2, 3, 4: 제1 내지 제4 반도체 장치
11: 홀 패턴, 21: 제1 홀 패턴, 22: 제2 홀 패턴,
U21, U22: 제1 및 제2 메모리 유닛,
U31~U34: 제1 내지 제4 메모리 유닛,
U41~U43: 제1 내지 제3 메모리 유닛,
U51~U53: 제1 내지 제3 메모리 유닛,
110: 채널 하부 컨택층, 120: 게이트 구조물,
121: 하부 층간 절연층, 122: 게이트 전극층, 123: 상부 층간 절연층,
130: 게이트 절연층, 140: 채널층, 150: 저항체층, 160: 가변 저항층, 170: 절연층, 180: 필링층,
201: 기판, 202: 베이스 절연층, 210: 채널 하부 컨택층,
220: 게이트 구조물,
222a, 222b, 222c, 222d: 제1 내지 제4 게이트 전극층,
223a, 223b, 223c, 223d, 223e: 제1 내지 제5 층간 절연층,
230 230a 230b: 게이트 절연층, 240 240a 240b: 채널층, 250 250a 250b: 저항체층, 260 260a 260b: 가변 저항층, 270 270a 270b: 절연층, 280: 필링층,
310: 셀 절연 구조물,
420: 제1 게이트 구조물,
422a, 422b, 422c, 422d: 제1 내지 제4 게이트 전극층,
423a, 423b, 423c, 423d, 423e: 제1 내지 제5 층간 절연층,
430: 게이트 절연층, 440: 채널층, 450: 저항체층, 460: 가변 저항층, 470: 절연층, 480: 필링층,
520: 제2 게이트 구조물,
522a, 522b, 522c, 522d: 제1 내지 제4 게이트 전극층,
523a, 523b, 523c, 523d, 523e: 제1 내지 제5 층간 절연층,
530: 게이트 절연층, 540: 채널층, 550: 저항체층, 560: 가변 저항층, 570: 절연층, 580: 필링층,
610a, 610b: 제1 및 제2 셀 절연 구조물,
1610: 산화 반응층, 2510: 산화 반응층,
2410: 채널 형성층, 2710: 절연 물질층.

Claims (30)

  1. 기판;
    상기 기판 상부에 배치되는 게이트 구조물로서, 상기 게이트 구조물은 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함함;
    상기 기판의 상부에서 상기 게이트 구조물을 관통하는 홀 패턴; 및
    상기 홀 패턴의 내부에서 상기 게이트 구조물의 측벽면 상에 순차적으로 배치되는 게이트 절연층, 채널층, 저항체층 및 가변 저항층을 포함하되,
    상기 저항체층 및 상기 가변 저항층 각각은, 상기 채널층을 기준으로 상기 게이트 절연층과 서로 반대쪽에 배치되는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 가변 저항층은 전계에 의해 이동 가능한 산소 공공을 포함하는
    반도체 장치.
  3. 제1 항에 있어서,
    상기 가변 저항층은 상기 가변 저항층 내부의 산소 공공의 분포에 따라 변화하는 전기적 저항을 가지는
    반도체 장치.
  4. 제1 항에 있어서,
    상기 가변 저항층은 금속 산화물을 포함하되,
    상기 금속 산화물은 화학양론비 측면에서 금속보다 부족한 함량의 산소를 보유하는
    반도체 장치.
  5. 제4 항에 있어서,
    상기 금속 산화물은 리튬 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 하프늄 산화물, 지르코늄 산화물, 텅스텐 산화물, 니오븀 산화물, 및 바나듐 산화물로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    반도체 장치.
  6. 제5 항에 있어서,
    상기 가변 저항층은 산소와 결합가능한 불순물을 더 포함하되,
    상기 불순물은 실리콘 또는 알루미늄을 포함하는
    반도체 장치.
  7. 제1 항에 있어서,
    상기 저항체층은 불가변의 비저항(invariable resistivity)을 가지는
    반도체 장치.
  8. 제1 항에 있어서,
    상기 저항체층은 1 nm 내지 5 nm의 두께를 가지는
    반도체 장치.
  9. 제1 항에 있어서,
    상기 저항체층은 실리콘 산화물 또는 알루미늄 산화물을 포함하는
    반도체 장치.
  10. 제11 항에 있어서,
    상기 홀 패턴의 내부에서 상기 가변 저항층과 접하도록 배치되는 절연층; 및
    상기 절연층과 접하도록 배치되며 상기 홀 패턴의 내부를 채우는 필링층을 더 포함하는
    반도체 장치.
  11. 제10 항에 있어서,
    상기 가변 저항층과 상기 절연층은 동일한 금속의 산화물을 포함하되,
    상기 가변 저항층의 금속 산화물은 상기 절연층의 금속 산화물보다 작은 함량의 산소를 가지는
    반도체 장치.
  12. 제10 항에 있어서,
    상기 기판의 상부에서 상기 필링층과 연결되도록 배치되며, 상기 홀 패턴의 지름을 가로지르는 방향으로 연장되는 셀 절연 구조물을 더 포함하되,
    상기 셀 절연 구조물은 상기 게이트 구조물, 상기 게이트 절연층, 상기 채널층, 상기 저항체층, 상기 가변 저항층 및 상기 절연층 각각을 상기 홀 패턴의 지름을 가로지르는 방향을 따라 분리하는
    반도체 장치.
  13. 제1 항에 있어서,
    상기 채널층의 양단은 각각 소스 라인 및 비트 라인에 연결되도록 구성되는
    반도체 장치.
  14. 기판;
    상기 기판 상부에 배치되는 게이트 구조물로서, 상기 게이트 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함하고, 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장됨; 및
    상기 기판의 상부에서 상기 게이트 구조물의 일 측벽면 상에 순차적으로 배치되는 게이트 절연층, 채널층, 저항체층, 및 가변 저항층을 포함하되,
    상기 저항체층 및 상기 가변 저항층 각각은, 상기 채널층을 기준으로 상기 게이트 절연층과 서로 반대쪽에 배치되는
    반도체 장치.
  15. 제14 항에 있어서,
    상기 기판의 상부에서 상기 가변 저항층과 접하도록 배치되는 절연층을 더 포함하는
    반도체 장치.
  16. 제15 항에 있어서, 상기 가변 저항층과 상기 절연층은 동일한 금속의 산화물을 포함하되,
    상기 가변 저항층의 금속 산화물은 상기 절연층의 금속 산화물보다 작은 함량의 산소를 가지는
    반도체 장치.
  17. 제16 항에 있어서,
    상기 기판 상에서 상기 제2 방향을 따라 서로 이격하여 배치되는 복수의 셀 절연 구조물을 더 포함하는
    반도체 장치.
  18. 제17 항에 있어서,
    상기 복수의 셀 절연 구조물은 상기 제1 및 제2 방향에 수직인 제3 방향으로 연장되도록 배치되고, 상기 게이트 절연층, 상기 채널층, 상기 저항체층, 상기 채널층 및 상기 절연층의 각각을 분리시키는
    반도체 장치.
  19. 제14 항에 있어서,
    상기 가변 저항층은 전계에 의해 이동 가능한 산소 공공을 포함하는
    반도체 장치.
  20. 제14 항에 있어서,
    상기 가변 저항층은 상기 가변 저항층 내부의 산소 공공의 분포에 따라 변화하는 전기적 저항을 가지며,
    상기 저항체층은 불가변의 비저항(invariable resistivity)을 가지는
    반도체 장치.
  21. 기판을 제공하는 단계;
    상기 기판 상부에 배치되는 게이트 구조물을 형성하되, 상기 게이트 구조물은 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함함;
    상기 기판의 상부에서 상기 게이트 구조물을 관통하는 홀 패턴을 형성하는 단계;
    상기 홀 패턴의 내부에서 상기 게이트 구조물의 측벽면 상에 순차적으로 게이트 절연층, 채널층 및 산화 반응층을 형성하는 단계; 및
    상기 산화 반응층 상에 절연 물질층을 형성하는 단계; 및
    상기 산화 반응층과 상기 절연 물질층을 반응시켜, 저항체층, 가변 저항층 및 절연층을 형성하는 단계를 포함하는,
    반도체 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 산화 반응층 상에 상기 절연 물질층을 형성하는 단계와 상기 산화 반응층과 상기 절연 물질층을 반응시키는 단계는 동시에 진행되는
    반도체 장치의 제조 방법.
  23. 제21 항에 있어서,
    상기 절연 물질층을 형성한 후에,
    상기 산화 반응층과 상기 절연 물질층의 반응을 촉진시키는 열처리를 수행하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  24. 제21 항에 있어서,
    상기 산화 반응층과 상기 절연 물질층을 반응시키는 단계는
    상기 산화 반응층 전체를 산화시켜 상기 저항체층을 형성하는 단계;
    상기 절연 물질층의 일부분을 환원시켜 상기 가변 저항층을 형성하는 단계; 및
    상기 반응 후에 잔존하는 상기 절연 물질층으로부터 상기 절연층을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  25. 기판을 제공하는 단계;
    상기 기판 상부에 배치되는 게이트 구조물을 형성하되, 상기 게이트 구조물은 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함함;
    상기 기판의 상부에서 상기 게이트 구조물을 관통하는 홀 패턴을 형성하는 단계;
    상기 홀 패턴의 내부에서 상기 게이트 구조물의 측벽면 상에 순차적으로 게이트 절연층 및 채널 형성층을 형성하는 단계;
    상기 채널 형성층 상에 절연 물질층을 형성하는 단계; 및
    상기 채널 형성층과 상기 절연 물질층을 반응시켜, 채널층, 저항체층, 가변 저항층 및 절연층을 형성하는 단계를 포함하는,
    반도체 장치의 제조 방법.
  26. 제25 항에 있어서,
    상기 채널 형성층 상에 상기 절연 물질층을 형성하는 단계와 상기 채널 형성층과 상기 절연 물질층을 반응시키는 단계는 동시에 진행되는
    반도체 장치의 제조 방법.
  27. 제25 항에 있어서,
    상기 절연 물질층을 형성한 후에,
    상기 채널 형성층과 상기 절연 물질층의 반응을 촉진시키는 열처리를 수행하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  28. 제25 항에 있어서,
    상기 채널 형성층과 상기 절연 물질층을 반응시키는 단계는
    상기 채널 형성층의 일부분을 산화시켜 상기 저항체층을 형성하는 단계;
    상기 절연 물질층의 일부분을 환원시켜 상기 가변 저항층을 형성하는 단계;
    상기 반응 후에 잔존하는 상기 채널 형성층으로부터 상기 채널층을 형성하는 단계;
    상기 반응 후에 잔존하는 상기 절연 물질층으로부터 상기 절연층을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  29. 기판을 제공하는 단계;
    상기 기판 상부에 배치되고, 상기 기판의 표면에 평행한 일 방향으로 연장되는 게이트 구조물을 형성하되, 상기 게이트 구조물은 상기 기판의 표면에 수직인 방향으로 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함함;
    상기 기판의 상부에서 상기 게이트 구조물의 일 측벽면 상에 순차적으로 게이트 절연층, 채널층 및 산화 반응층을 형성하는 단계; 및
    상기 산화 반응층 상에 절연 물질층을 형성하는 단계; 및
    상기 산화 반응층과 상기 절연 물질층을 반응시켜, 저항체층, 가변 저항층 및 절연층을 형성하는 단계를 포함하는,
    반도체 장치의 제조 방법.
  30. 기판을 제공하는 단계;
    상기 기판 상부에 배치되고, 상기 기판의 표면에 평행한 일 방향으로 연장되는 게이트 구조물을 형성하되, 상기 게이트 구조물은 상기 기판의 표면에 수직인 방향으로 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함함;
    상기 기판의 상부에서 상기 게이트 구조물의 측벽면 상에 순차적으로 게이트 절연층 및 채널 형성층을 형성하는 단계;
    상기 채널 형성층 상에 절연 물질층을 형성하는 단계; 및
    상기 채널 형성층과 상기 절연 물질층을 반응시켜, 채널층, 저항체층, 가변 저항층 및 절연층을 형성하는 단계를 포함하는,
    반도체 장치의 제조 방법.
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