KR20220056919A - 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법 - Google Patents

비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법 Download PDF

Info

Publication number
KR20220056919A
KR20220056919A KR1020200141257A KR20200141257A KR20220056919A KR 20220056919 A KR20220056919 A KR 20220056919A KR 1020200141257 A KR1020200141257 A KR 1020200141257A KR 20200141257 A KR20200141257 A KR 20200141257A KR 20220056919 A KR20220056919 A KR 20220056919A
Authority
KR
South Korea
Prior art keywords
ovs
read
memory device
controller
read level
Prior art date
Application number
KR1020200141257A
Other languages
English (en)
Inventor
박세환
김진영
서영덕
박일한
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200141257A priority Critical patent/KR20220056919A/ko
Priority to US17/239,647 priority patent/US11482263B2/en
Priority to EP21182404.0A priority patent/EP3992970A1/en
Priority to CN202111085058.7A priority patent/CN114496042A/zh
Publication of KR20220056919A publication Critical patent/KR20220056919A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Computer Hardware Design (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명에 따른 저장 장치는, 적어도 하나의 비휘발성 메모리 장치, 및 상기 적어도 하나의 비휘발성 메모리 장치에 제어하는 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 장치는 리드 커맨드를 래치함으로써 OVS(On-chip Valley Search) 동작을 수행하고, 상기 제어기는 특수 커맨드에 응답하여 상기 OVS 동작에 따른 검출 정보를 상기 적어도 하나의 비휘발성 메모리 장치로부터 수신하고, 상기 OVS 동작은, 리드 레벨을 기준으로 수행하는 제 1 OVS 동작과, 변경된 리드 레벨을 기준으로 수행하는 제 2 OVS 동작을 포함하는 것을 특징으로 한다.

Description

비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법{NON-VOLATILE MEMORY DEVICE, CONTROLLER FOR CONTROLLING THE AME, STORAGE DEVICE HAVING THE SAME, AND READING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치, 그것을 제어하는 제어기, 및 그것을 갖는 저장 장치, 및 그것의 리드 방법에 관한 것이다.
일반적으로, 쓰기 동작에서 저장 장치는 ECC(error correction code) 회로를 이용하여 오류 정정 코드를 생성하고, 리드 동작에서 저장 장치는 오류 정정 코드를 참조하여 데이터의 오류를 정정하고 있다. 하지만, 저장 장치의 메모리 셀들의 열화에 정도가 심하여 ECC 회로로 정정이 불가한 경우도 있다. 이러한 경우, 노멀 리드 동작과 다른 센싱 기법을 이용한 리드 리트라이(read retry) 동작이 수행되고 있다.
본 발명의 목적은 방어코드의 정정 범위를 확장하는 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치 및 그것의 리드 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 제어기를 갖는 저장 장치의 리드 방법은, 상기 적어도 하나의 비휘발성 메모리 장치에서 리드 커맨드에 응답하여 제 1 OVS(On-chip Valley Search) 동작을 수행하는 단계; 상기 제어기에서 특수 커맨드에 응답하여 상기 제 1 OVS 동작의 제 1 검출 정보를 수신하는 단계; 상기 제어기에서 제 1 테이블을 이용하여 상기 제 1 검출 정보에 대응하는 제 1 옵셋을 제 2 테이블에 업데이트 하는 단계; 및 상기 적어도 하나의 비휘발성 메모리 장치에서 재발행된 리드 커맨드에 응답하여 상기 제 2 테이블을 이용하여 제 2 OVS 동작을 수행하는 단계를 포함하고, 상기 제 1 테이블은 스테이트 별 검출 케이스에 따른 상기 제 1 옵셋을 포함하고, 상기 제 2 테이블은 상기 스테이트 별 리드 레벨의 제 2 옵셋을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 제어기를 갖는 저장 장치의 리드 방법은, 리드 요청에 따라 히스토리 리드 동작 혹은 노멀 리드 동작을 수행할 지를 판별하는 단계; 상기 히스토리 리드 동작 혹은 상기 노멀 리드 동작을 수행하는 단계; 상기 히스토리 리드 동작 혹은 상기 노멀 리드 동작에서 읽혀진 데이터가 에러 정정 불가한 지를 판별하는 단계; 상기 읽혀진 데이터가 에러 정정 불가할 때, OVS(On-chip Valley Search) 방어코드에 진입하는 단계; 상기 OVS 방어코드에서 리드 레벨을 기준으로 제 1 OVS 동작을 수행하는 단계; 상기 제 1 OVS 동작에 따른 제 1 검출 케이스를 판별하는 단계; 상기 제 1 OVS 동작이 패스인 지를 판별하는 단계; 상기 OVS 동작이 패스가 아닐 때, 제 2 OVS 동작을 허용할 지를 판별하는 단계; 상기 제 2 OVS 동작을 허용할 때, 상기 리드 레벨을 변경하는 단계; 상기 변경된 리드 레벨을 기준으로 상기 제 2 OVS 동작을 수행하는 단계; 및 상기 OVS 방어코드가 패스일 때, 상기 검출 케이스에 대응하는 옵셋을 히스토리 리드 테이블에 업데이트 하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 갖는 복수의 메모리 블록들을 갖는 메모리 셀 어레이; 어드레스에 응답하여 상기 복수의 메모리 블록들 중에서 어느 하나를 선택하는 로우 디코더; 상기 복수의 워드라인들 중에서 선택된 워드라인과 비선택 워드라인들에 대응하는 워드라인 전압들을 제공하는 전압 발생기; 상기 복수의 비트라인들에 연결되고, 복수의 메모리 블록들 중에서 선택된 메모리 블록의 선택된 워드라인에 연결된 메모리 셀들로부터 데이터를 읽는 페이지 버퍼들; 및 상기 로우 디코더, 상기 전압 발생기, 상기 페이지 버퍼들을 제어하는 제어 로직을 포함하고, 상기 제어 로직은, 제어 핀들을 통하여 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 신호를 수신하고, 상기 CLE 신호 및 상기 ALE 신호에 따라 상기 WE 신호의 엣지에서 커맨드 혹은 어드레스를 래치함으로써, OVS(On-chip Valley Search) 동작을 수행하는 OVS 회로를 포함하고, 상기 OVS 회로는, 리드 레벨을 기준으로 제 1 OVS 동작을 수행하고, 변경된 리드 레벨을 기준으로 제 2 OVS 동작을 수행하는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치는, 제 1 메탈 패드를 갖는 메모리 셀 영역; 및 제 2 메탈 패드를 갖고, 상기 제 1 메탈 패드와 상기 제 2 메탈 패드를 통하여 수직으로 연결되는 페리 회로 영역을 포함하고, 상기 메모리 셀 영역에서, 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 상기 페리 회로 영역에서, 상기 복수의 워드라인들 중에서 어느 하나를 선택하는 로우 디코더; 상기 페리 회로 영역에서, 상기 복수의 비트라인들에 연결되는 복수의 페이지 버퍼들을 갖는 페이지 버퍼 회로; 및 상기 페리 회로 영역에서, 제어 핀들을 통하여 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 신호를 수신하고, 상기 CLE 신호 및 상기 ALE 신호에 따라 상기 WE 신호의 엣지에서 커맨드 혹은 어드레스를 래치함으로써 OVS(On-chip Valley Search) 동작을 수행하는 제어 로직을 포함하고, 상기 OVS 동작은 상기 OVS 동작은, 리드 레벨을 기준으로 수행하는 제 1 OVS 동작과, 변경된 리드 레벨을 기준으로 수행하는 제 2 OVS 동작을 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 제어기는 적어도 하나의 비휘발성 메모리 장치에 제어 신호들을 제공하는 제어 핀들; 제 1 테이블 및 제 2 테이블을 저장하는 버퍼 메모리; 제 1 리드 커맨드에 따라 상기 적어도 하나의 비휘발성 메모리 장치로부터 읽혀진 제 1 데이터의 에러를 정정하거나, 제 2 리드 커맨드에 따라 상기 적어도 하나의 비휘발성 메모리 장치로부터 읽혀진 제 2 데이터의 에러를 정정하는 에러 정정 회로; 및 상기 적어도 하나의 비휘발성 메모리 장치의 리드 동작의 리드 레벨을 관리하는 리드 레벨 보상 유닛을 구동하는 프로세서를 포함하고, 상기 제 1 테이블은 OVS(On-chip Valley Search) 동작에서 스테이트 별 검출 케이스에 따른 제 1 옵셋을 포함하고, 상기 제 2 테이블은 상기 스테이트 별 리드 레벨의 제 2 옵셋을 포함하고, 상기 리드 레벨 보상 유닛은, 상기 제 2 리드 커맨드에 따른 리드 동작의 실패에 상관없이 상기 제 1 옵셋을 이용하여 상기 제 2 옵셋을 업데이트 하는 특징으로 한다.
본 발명의 실시 예에 따른 저장 장치는, 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치에 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 신호를 제공하는 제어 핀들로 연결되고, 상기 적어도 하나의 비휘발성 메모리로부터 데이터를 읽도록 구현된 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 장치는 상기 CLE 신호 및 상기 ALE 신호에 따라 상기 WE 신호의 엣지에서 리드 커맨드를 래치함으로써 OVS(On-chip Valley Search) 동작을 수행하고, 상기 제어기는 특수 커맨드에 응답하여 상기 OVS 동작에 따른 검출 정보를 상기 적어도 하나의 비휘발성 메모리 장치로부터 수신하고, 상기 OVS 동작은, 리드 레벨을 기준으로 수행하는 제 1 OVS 동작과, 변경된 리드 레벨을 기준으로 수행하는 제 2 OVS 동작을 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법은, OVS 방어코드 진입시 OVS 동작의 실패에 상관없이 검출 케이스에 대응하는 옵셋을 히스토리 리드 레벨 테이블에 누적함으로써, 다음 OVS 동작의 산포골을 빠르게 찾을 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법은, OVS 동작의 실패 여부에 상관없이 히스토리 리드 레벨 테이블을 누적함으로써, OVS 동작의 에러 정정 범위를 확장할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법은, 기존의 PDT 테이블을 사용하지 않거나 줄이기 때문에 그만큼 성능 향상을 기대할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법은, 수명 방어코드 진입 확률을 줄임으로써 데이터의 신뢰성을 향상시키면서 성능 개선을 기대할 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다.
도 2은 도 1에 도시된 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 3은 도 1에 도시된 메모리 블록들 중 어느 하나의 메모리 블록에 대한 회로도를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 제어기를 예시적으로 보여주는 도면이다.
도 5a, 도 5b, 및 도 5c는 본 발명의 실시 예에 따른 제어기의 에러 정정 회로를 설명하기 위한 도면들이다.
도 6은 일반적인 저장 장치에서 OVS 이용한 리드 동작을 수행하는 과정을 예시적으로 보여주는 흐름도이다.
도 7은 본 발명의 실시 예에 따른 저장 장치에서 OVS 동작에 따른 리드 레벨을 추출하는 과정을 개념적으로 보여주는 도면이다.
도 8a 및 도 8b는 산포골의 서로 다른 리드 레벨들과 그것들에 대응하는 디벨럽 시간들을 개념적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 OVS 테이블(OVST)을 이용하여 리드 레벨을 보정하는 과정을 개념적으로 보여주는 도면이다.
도 10은 일반적인 저장 장치에서 PDT를 이용하여 OVS 동작에 따른 최적 산포골을 찾는 과정을 개념적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 저장 장치의 리드 방법을 예시적으로 보여주는 흐름도이다.
도 12는 본 발명의 다른 실시 예에 따른 저장 장치의 리드 방법을 예시적으로 보여주는 흐름도이다.
도 13a, 도 13b, 도 13c 및 도 13d는 본 발명의 실시 예에 따른 저장 장치의 리드 동작에서 HRT의 옵셋 정보가 업데이트 되는 과정을 예시적으로 보여주는 도면들이다.
도 14a 및 도 14b는 본 발명의 실시 예에 따른 비휘발성 메모리 장치에서 진행하는 온-칩 OVS 동작을 예시적으로 보여주는 도면들이다.
도 15a, 도 15b 및 도 15c는 본 발명의 실시 예에 따른 비휘발성 메모리 장치에서 진행하는 온-칩 OVS 동작의 타이밍을 예시적으로 보여주는 도면들이다.
도 16은 본 발명의 다른 실시 예에 따른 저장 장치의 리드 방법을 예시적으로 보여주는 흐름도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치의 OVS 방어코드 과정을 예시적으로 보여주는 래더 다이어그램이다.
도 18은 본 발명의 다른 실시 예에 따른 저장 장치의 OVS 방어코드 과정을 예시적으로 보여주는 래더 다이어그램이다.
도 19는 본 발명의 또 다른 실시 예에 따른 저장 장치의 OVS 방어코드 과정을 예시적으로 보여주는 래더 다이어그램이다.
도 20은 본 발명의 또 실시 예에 따른 저장 장치의 리드 동작을 예시적으로 보여주는 래더 다이어그램이다.
도 21은 본 발명의 다른 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다.
도 22는 본 발명의 또 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 23은 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 24는 본 발명의 실시 예에 따른 저장 장치가 적용된 전자 장치를 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시 할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
적어도 하나의 원인(retention, disturbance, temperature, noise, etc)에 의해 프로그램 된 메모리 셀의 문턱 전압 산포가 변형된다. 이렇게 변형된 문턱전압 산포(distribution)는 리드 동작에서 오류(즉, 에러 정정 불가)를 야기한다. 방어코드(Recovery Code)는 리드 동작에서 읽혀진 데이터의 오류를 복구하는 방식을 의미한다. 일반적으로, 방어코드는 변형된 문턱전압 산포골(Distribution Valley)을 찾는 과정을 포함할 수 있다. 온-칩 밸리 서치(On-chip Valley Search; 이하, 'OVS') 동작은 이러한 산포골을 찾는데 유리하다. OVS 동작에 대한 자세한 것은, 본 발명의 참고문헌으로 결합된 US 2020-00286545, US 2020-0098436, US 10,090,046, US 10,559,362, US 10,607,708, US 10,629,259에서 설명될 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 갖는 저장 장치 및 그것의 리드 방법은, 방어코드 진입 후에 OVS 동작의 정정 범위를 확장하기 위하여, 첫 번째 OVS 동작의 실패(혹은 성공) 여부에 상관없이 산포골에 대응하는 검출 정보를 히스토리 리드 레벨 테이블(History Read Level Table; HRT)에 반영할 수 있다. 이후에, 두 번째 OVS 동작에서 첫 번째 OVS 동작의 리드 레벨 옵셋을 반영한 히스토리 리드 레벨 테이블을 이용하여 산포골을 찾음으로써, 서치 레이턴시(search latency)가 줄어들 수 있다.
도 1은 본 발명의 실시 예에 따른 저장 장치(10)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(NVM(s), 100) 및 제어기(CNTL, 200)를 포함할 수 있다.
적어도 하나의 비휘발성 메모리 장치(100)는 데이터를 저장하도록 구현될 수 있다. 비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리, 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory; RRAM), 상변화 메모리(phase-change memory; PRAM), 자기저항 메모리(magnetoresistive random access memory; MRAM), 강유전체 메모리(ferroelectric random access memory; FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory; STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치(100)가 수직형 낸드 플래시 메모리 장치(VNAND)라고 하겠다.
또한, 비휘발성 메모리 장치(100)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수) 및 제어 로직(150)을 포함하도록 구현될 수 있다.
복수의 메모리 블록들(BLK1 ~ BLKz)의 각각은, 복수의 페이지들(Page 1 ~ Page m, m은 2 이상의 정수)를 포함할 수 있다. 복수의 페이지들(Page 1 ~ Page m)의 각각은, 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들의 각각은 적어도 하나의 비트를 저장할 수 있다.
제어 로직(150)은 제어기(CNTL; 200)로부터 커맨드 및 어드레스를 수신하고, 수신된 커맨드에 대응하는 동작(프로그램 동작, 리드 동작, 소거 동작 등)을 어드레스에 대응하는 메모리 셀들에 수행하도록 구현될 수 있다.
또한, 제어 로직(150)은 OVS 회로(155)를 포함할 수 있다. OVS 회로(155)는 OVS(On-chip Valley Search; 'OVS') 동작을 수행하도록 구현될 수 있다. 일반적으로, OVS 동작은, 다양한 디벨럽 시간들에 따른 셀 카운트를 획득하는 동작, 획득된 셀 카운트 기반으로 OVS 검출 케이스를 판별하는 동작과, 판별된 OVS 검출 케이스에 따라 실제 디벨럽 시간을 변경하여 센싱하는 메인 센싱 동작을 포함할 수 있다. OVS 회로(155)는 OVS 동작의 결과에 대응하는 검출 정보(OVSDI, 검출 케이스 정보)를 저장하도록 구현될 수 있다. 이러한 검출 정보(OVSDI)는 상태에 대응하는 최적의 산포골을 지시하는 정보(예를 들어, 디벨럽 시간 정보)를 포함할 수 있다.
제어기(CNTL; 200)는 제어 신호들(예를 들어, CLE, ALE, CE(s), WE, RE, 등)을 전송하는 복수의 제어 핀들을 통하여 적어도 하나의 비휘발성 메모리 장치(100)에 연결될 수 있다. 또한, 제어 신호들(CLE, ALE, CE(s), WE, RE 등)을 이용하여 비휘발성 메모리 장치(100)를 제어하도록 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치(100)는 CLE(command latch enable) 신호 및 ALE(address latch enable) 신호에 따라 WE(write enable) 신호의 엣지에서 커맨드(CMD) 혹은 어드레스(ADD)를 래치 함으로써, 프로그램 동작/리드 동작/소거 동작을 수행할 수 있다.
또한, 제어기(200)는 적어도 하나의 프로세서(CPU(Central Processing Unit)(s); 210), 버퍼 메모리(100) 및 에러 정정 회로(230)를 포함할 수 있다.
프로세서(210)는 저장 장치(10)의 전반적인 동작을 제어하도록 구현될 수 있다. CPU(210)는 캐시/버퍼 관리, 펌웨어 관리, 가비지 컬렉션 관리, 웨어 레벨링 관리, 데이터 중복 제거 관리, 리드 리프레쉬/리클레임 관리, 배드 블록 관리, 멀티-스트림 관리, 호스트 데이터와 비휘발성 메모리의 맵핑 관리, QoS(quality of service) 관리, 시스템 리소스 할당 관리, 비휘발성 메모리 큐(queue) 관리, 리드 레벨 관리, 소거/프로그램 관리, 핫/콜드 데이터 관리, 전력 손실 보호 관리, 동적 열관리, 초기화 관리, RAID(redundant array of inexpensive disk) 관리 등과 같은 다양한 관리 동작들을 수행할 수 있다.
특히, 프로세서(210)는 리드 레벨을 관리하는 리드 레벨 보상 유닛(211)을 구동할 수 있다. 리드 레벨 보상 유닛(211)은 OVS 동작을 수행한 결과에 대응하는 검출 정보(옵셋 정보; OVSDI)를 실시간으로 히스토리 리드 레벨에 반영할 수 있다. 예를 들어, 리드 레벨 보상 유닛(211)은 OVST(OVS Table)를 이용하여 검출 정보(OVSDI)에 대응하는 옵셋을 HRT(History Read Level Table)에 누적(accumulation)할 수 있다. 실시 예에 있어서, 리드 레벨 보상 유닛(211)은 펌웨어/소프트웨어적으로 구현될 수 있다. 한편, 도 1에 도시된 리드 레벨 보상 유닛(211)은 제어기(200)의 내부에서 수행되고 있다. 하지만, 본 발명이 여기에 제한되지 않을 것이다. 리드 레벨 보 유닛은 비휘발성 메모리 장치(100)의 내부에서 수행될 수도 있다.
버퍼 메모리(100)는 휘발성 메모리(예를 들어, SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous RAM) 등) 혹은 비휘발성 메모리 (플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등)로 구현될 수 있다. 버퍼 메모리(100)는 적어도 하나의 PDT(Pre Defined Table), OVST(OVS Table), HRT(History Read Level Table)을 포함할 수 있다.
PDT은 제 1 리드 레벨 옵셋 정보를 포함할 수 있다. 실시 예에 있어서, PDT은 프로그램 경과 시간에 대응하는 제 1 리드 레벨 옵셋 정보를 포함할 수 있다. 실시 예에 있어서, PDT은 프로그램 경과 시간 외에 다양한 열화 정보(온도, 프로그램/소거 사이클, 리드 사이클, 오픈 워드라인 케이스, 워드라인 위치 정보 등)에 대응하는 제 1 리드 레벨 옵셋 정보를 포함할 수 있다.
OVST는 검출 정보(OVSDI)에 대응하는 제 2 리드 레벨 옵셋 정보를 포함할 수 있다. 여기서 검출 정보(OVSDI)는 최적의 산포골에 대응하는 디벨럽 시간 정보일 수 있다. 즉, 제 2 리드 레벨 옵셋 정보는 OVS 동작을 수행한 디벨럽 시간 정보에 대응하는 리드 레벨 옵셋 정보를 포함할 수 있다. 따라서, OVST은 검출 정보(OVSDI)를 리드 레벨 옵셋 정보를 변환시킨 테이블일 수 있다.
HRT은 히스토리 리드 동작에 관련된 제 3 리드 레벨 옵셋 정보를 포함할 수 있다. 실시 예에 있어서, 제 3 리드 레벨 옵셋 정보는 제 2 리드 레벨 옵셋 정보를 누적한 정보를 포함할 수 있다. 다른 실시 예에 있어서, 제 3 리드 레벨 옵셋 정보는 제 1 리드 레벨 옵셋 정보와 제 2 리드 레벨 옵셋 정보를 이용하여 결정될 수 있다. 여기서 제 3 리드 레벨 옵셋 정보는 히스토리 리드 동작을 수행하는 최적의 리드 레벨(optimal read level)를 포함할 수 있다. 한편, 히스토리 리드 동작에 대한 자세한 것은, 본 발명의 참고문헌으로 결합된 US 10,120,589, 및 US 10,373,693에서 설명될 것이다.
ECC 회로(230)는 프로그램 동작시 에러 정정 코드(error correction code)를 생성하고, 리드 동작시 에러 정정 코드를 이용하여 데이터(DATA)의 복구하도록 구현될 수 있다. 즉, ECC 회로(230)는 비휘발성 메모리 장치(100)로부터 수신된 데이터(DATA)의 페일 비트(fail bit) 혹은 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(error correction code; ECC)를 생성할 수 있다. ECC 회로(230)는 비휘발성 메모리 장치(100)로 제공되는 데이터의 에러 정정 인코딩을 수행함으로써, 패리티(parity) 비트가 부가된 데이터(DATA)를 형성할 수 있다. 패리티 비트는 비휘발성 메모리 장치(100)에 저장될 수 있다. 또한, ECC 회로(230)는 비휘발성 메모리 장치(100)로부터 출력된 데이터(DATA)에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(230)는 패리티를 사용하여 에러를 정정할 수 있다. ECC 회로(230)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
한편, 에러 정정 회로(230)에서 에러 정정이 불가능할 때, 리드 리트라이(read retry) 동작이 수행될 수 있다. 실시 예에 있어서, 리드 리트라이 동작은 OVS 동작을 포함할 수 있다. 다른 실시 예에 있어서, 리드 리트라이 동작은 PDT을 반영한 OVS 동작을 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치(10)는, UECC(uncorrectable error correction code) 발생 전에 OVS 동작을 수행하지 않고, UECC 발생 후에만 OVS 동작을 활성화시킬 수 있다. 또한, 본 발명의 실시 예에 따른 저장 장치(10)는 OVS 동작의 실패 혹은 성공 여부에 상관없이 검출 정보(OVSDI)를 실시간으로 HRT에 반영함으로써, 다음 OVS 동작에서 보다 빠르게 산포골을 찾을 수 있다.
도 2는 도 1에 도시된 비휘발성 메모리 장치(100)를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130), 입출력 버퍼 회로(140), 제어 로직(150), 전압 발생기(160), 및 셀 카운터(170)를 포함할 수 있다.
메모리 셀 어레이(110)는 워드라인들(WLs) 혹은 선택 라인들(SSL, GSL)을 통해 로우 디코더(120)에 연결될 수 있다. 메모리 셀 어레이(110)는 비트라인들(BLs)을 통해서 페이지 버퍼 회로(130)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링들의 각각의 채널은 수직 혹은 수평 방향으로 형성될 수 있다. 셀 스트링들의 각각은 복수의 메모리 셀들을 포함할 수 있다. 여기서, 복수의 메모리 셀들은 비트라인(BLs)이나, 워드라인(WLs)으로 제공되는 전압에 의해서 프로그램 되거나, 소거 되거나, 읽혀질 수 있다. 일반적으로, 프로그램 동작은 페이지 단위로 수행되고, 소거 동작은 블록단위로 수행되고 있다. 메모리 셀에 대한 자세한 것은, 미국 등록 특허 US 7,679,133, US 8,553,466, US 8,654,587, US 8,559,235, 및 US 9,536,970에 설명될 것이다. 실시 예에 있어서, 메모리 셀 어레이(330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 방향 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
로우 디코더(120)는 어드레스(ADD)에 응답하여 메모리 셀 어레이(110)의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택하도록 구현될 수 있다. 로우 디코더(120)는 어드레스(ADD)에 응답하여 선택된 메모리 블록의 워드라인들 중 어느 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록의 워드라인에 동작 모드에 대응하는 워드라인 전압(VWL)을 전달할 수 있다. 프로그램 동작시 로우 디코더(120)는 선택 워드라인에 프로그램 전압과 검증 전압을 인가하고, 비선택 워드라인에 패스 전압을 인가할 수 있다. 리드 동작시 로우 디코더(120)는 선택 워드라인에 리드 전압을 인가하고, 비선택 워드라인에 리드 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(130)는 쓰기 드라이버로 혹은 감지 증폭기로 동작하도록 구현될 수 있다. 프로그램 동작시, 페이지 버퍼 회로(130)는 메모리 셀 어레이(110)의 비트라인들로 프로그램 될 데이터에 대응하는 비트라인 전압을 인가할 수 있다. 리드 동작 혹은 검증 리드 동작시, 페이지 버퍼 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트라인(BL)을 통해서 감지할 수 있다. 페이지 버퍼 회로(130)에 포함되는 복수의 페이지 버퍼들(PB1 ~ PBn, n은 2 이상의 정수)의 각각은 적어도 하나의 비트라인에 연결될 수 있다.
복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은, OVS 동작을 수행하기 위한 센싱 및 래치를 수행하도록 구현될 수 있다. 즉, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 제어 로직(150)의 제어에 따라 선택된 메모리 셀들에 저장된 어느 하나의 상태를 식별하기 위해 복수의 센싱 동작을 수행할 수 있다. 또한, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 복수의 센싱 동작을 통해서 센싱된 데이터를 각각 저장한 후에, 제어 로직(150)의 제어 아래에서 어느 하나의 데이터를 선택할 수 있다. 즉, 복수의 페이지 버퍼들(PB1 ~ PBn) 각각은 어느 하나의 상태를 식별하기 위하여 복수회의 센싱을 수행할 수 있다. 또한, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 제어 로직(150)의 제어에 따라 센싱된 복수의 데이터 중에서 최적의 데이터를 선택 혹은 출력할 수 있다.
입출력 버퍼 회로(140)는 외부에서 제공되는 데이터를 페이지 버퍼 회로(130)로 제공한다. 입출력 버퍼 회로(140)는 외부에서 제공되는 커맨드(CMD)는 제어 로직(150)에 제공할 수 있다. 입출력 버퍼 회로(140)는 외부에서 제공된 어드레스(ADD)를 제어 로직(150)이나 로우 디코더(120)에 제공할 수 있다. 더불어, 입출력 버퍼 회로(140)는 페이지 버퍼 회로(130)에 의해서 센싱 및 래치된 데이터를 외부로 출력할 수 있다.
제어 로직(150)은 외부로부터 전달되는 커맨드(CMD)에 응답하여 로우 디코더(120) 및 페이지 버퍼 회로(130)를 제어하도록 구현될 수 있다.
또한, 제어 로직(150)은 OVS 동작을 수행하기 위하여 OVS 회로(155)를 포함할 수 있다.
OVS 회로(155)는 OVS 동작을 위해 페이지 버퍼 회로(130)와 전압 발생기(160)를 제어할 수 있다. OVS 회로(155)는 선택된 메모리 셀들의 특정 상태를 식별하기 위해 복수의 센싱 동작을 수행하도록 페이지 버퍼 회로(130)를 제어할 수 있다. 또한, OVS 회로(155)는 복수의 센싱 결과들의 각각에 대응하는 센싱 데이터를 복수의 페이지 버퍼들(PB1 ~ PBn) 각각에 구비된 복수의 래치 세트에 저장하도록 복수의 페이지 버퍼들(PB1 ~ PBn)을 제어할 수 있다. 또한, OVS 회로(155)는 복수 센싱된 데이터들 중에서 최적의 데이터를 선택하기 위한 처리를 수행할 수 있다. 최적 데이터의 선택을 위해서 OVS 회로(155)는 셀 카운터(170)로부터 제공되는 카운트 결과(nC)를 참조할 수 있다. 즉, OVS 회로(155)는 복수의 센싱 결과들 중에서 산포골에 가장 근접한 리드 결과를 선택 및 출력하도록 페이지 버퍼 회로(130)를 제어할 수 있다.
또한, OVS 회로(155)는 OVS 동작에 대응하는 디벨럽 시간 정보를 저장할 수 있다. OVS 회로(155)는 저장된 디벨럽 시간 정보를 검출 정보(OVSDI)로 제어기(200)에 출력할 수 있다. 실시 예에 있어서, 검출 정보(OVSDI)는, UIB out을 이용하여 출력되거나, 특수 커맨드(예를 들어, 겟 피쳐(get feature) 커맨드, 스테이터스 리드(status read) 커맨드 등)에 응답하여 출력될 수 있다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드라인들로 인가될 다양한 종류의 워드라인 전압들, 메모리 셀들이 형성된 벌크(예를 들어, 웰 영역)로 공급될 웰 전압을 생성하도록 구현될 수 있다. 각각의 워드라인들로 인가되는 워드라인 전압들은, 프로그램 전압, 패스 전압, 리드 전압, 리드 패스 전압들 등을 포함할 수 있다.
셀 카운터(170)는 페이지 버퍼 회로(130)에 센싱된 데이터로부터 특정 문턱 전압 범위에 해당하는 메모리 셀들을 카운트하도록 구현될 수 있다. 예를 들어, 셀 카운터(170)는 복수의 페이지 버퍼들(PB1 ~ PBn) 각각에 센싱된 데이터를 처리함으로써, 특정 문턱 전압 범위의 문턱 전압을 갖는 메모리 셀들의 수를 카운트할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는, 방어코드 진입과 동시에 OVS 동작을 수행함으로써, 리드 동작의 신뢰성을 확보할 수 있다. 또한, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 OVS 동작이 실패하더라도 검출 정보(OVSDI)를 제어기(200)로 출력함으로써, 다음 OVS 동작에서 리드 레벨 서치 동작을 빠르게 할 수 있다.
도 3은 본 발명의 실시 예에 메모리 블록(BLKi, i는 2 이상의 정수)의 회로도를 예시적으로 보여주는 도면이다. 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 3을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ... , MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 3에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8 개의 메모리 셀들(MC1, MC2, ... , MC8)을 포함하는 것으로 도시되나, 반드시 여기에 제한되지 않을 것이다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ... , MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ... , GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ... , GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 3에는 메모리 블록(BLK)이 8 개의 게이트 라인(GTL1, GTL2, ... , GTL8) 및 3 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되나, 반드시 여기에 제한되지 않을 것이다.
도 4는 본 발명의 실시 예에 따른 제어기(200)를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 제어기(200)는 호스트 인터페이스(201), 메모리 인터페이스(202), 적어도 하나의 CPU(210), 버퍼 메모리(220), 에러 정정 회로(230), 플래시 변환 계층 매니저(240), 패킷 매니저(250), 및 암호 장치(260)를 포함할 수 있다.
호스트 인터페이스(201)는 호스트와 패킷(packet)을 송수신하도록 구현될 수 있다. 호스트로부터 호스트 인터페이스(201)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리(100)에 쓰여질 데이터를 포함할 수 있다. 호스트 인터페이스(201)로부터 호스트로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리(100)로부터 읽혀진 데이터를 포함할 수 있다. 메모리 인터페이스(202)는 비휘발성 메모리(100)에 쓰여질 데이터를 비휘발성 메모리(100)로 송신하거나, 비휘발성 메모리(100)로부터 읽혀진 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(202)는 JDEC Toggle 혹은 ONFI와 같은 표준 규약을 준수하도록 구현될 수 있다.
플래시 변환 계층 매니저(240)는 어드레스 맵핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 맵핑 동작은 호스트로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리(100) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리(100) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 비휘발성 메모리(100) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
패킷 매니저(250)는 호스트와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트로부터 수신된 패킷(Packet)으로부터 각종 정보를 파싱할 수 있다. 또한, 버퍼 메모리(216)는 비휘발성 메모리(100)에 기록될 데이터 혹은 비휘발성 메모리(100)로부터 읽혀진 데이터를 임시로 저장할 수 있다. 실시 예에 있어서, 버퍼 메모리(220)는 제어기(200) 내에 구비되는 구성일 수 있다. 다른 실시 예에 있어서, 버퍼 메모리(220)는 제어기(200)의 외부에 배치될 수도 있다.
암호 장치(260)는, 저장 제어기(210)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중에서 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다. 암호 장치(260)는 AES(advanced encryption standard) 알고리즘을 이용하여 데이터의 암호화 및 복호화를 수행할 수 있다. 암호 장치(260)는 암호화 모듈 및 복호화 모듈을 포함할 수 있다.
도 5a, 도 5b, 및 도 5c는 본 발명의 실시 예에 따른 제어기(200)의 에러 정정 회로(230)를 설명하기 위한 도면들이다.
도 5a을 참조하면, 에러 정정 회로(230)은 ECC 인코딩 회로(231)와 ECC 디코딩 회로(232)를 포함할 수 있다. ECC 인코딩 회로(231)는 ECC 제어 신호(ECC_CON)에 응답하여 메모리 셀 어레이(111)의 메모리 셀들에 쓰여질 데이터(WData[0:63])에 대한 패리티 비트들(ECCP[0:7])을 생성할 수 있다. 패리티 비트들(ECCP[0:7])은 ECC 셀 어레이(112)에 저장될 수 있다. 실시 예에 있어서, ECC 인코딩 회로(231)는 ECC 제어 신호(ECC_CON)에 응답하여 불량 셀을 포함하는 메모리 셀들에 쓰여질 데이터(WData[0:63])에 대한 패리티 비트들(ECCP[0:7])을 생성할 수 있다.
ECC 디코딩 회로(232)는 ECC 제어 신호(ECC_CON)에 응답하여 메모리 셀 어레이(111)의 메모리 셀들로부터 읽혀진 데이터(RData[0:63])와 ECC 셀 어레이(120)에서 읽혀진 패리티 비트들(ECCP[0:7])을 이용하여 에러 비트 데이터를 정정하고, 에러 정정된 데이터(Data[0:63])를 출력할 수 있다. 실시 예에 있어서, ECC 디코딩 회로(232)는 ECC 제어 신호(ECC_CON)에 응답하여 불량 셀을 포함하는 메모리 셀들로부터 읽혀진 데이터(RData[0:63])와 ECC 셀 어레이(120)에서 읽혀진 패리티 비트들(ECCP[0:7])을 이용하여 에러 비트 데이터를 정정하고, 에러 정정된 데이터(Data[0:63])를 출력할 수 있다.
도 5b를 참조하면, ECC 인코딩 회로(231)는 ECC 제어 신호(ECC_CON)에 응답하여 64 비트 기입 데이터(WData[0:63])와 베이시스 비트(Basis Bit, B[0:7])를 수신하고, XOR 어레이 연산을 이용하여 패리티 비트들(ECCP[0:7]), 즉, 신드롬을 발생하는 신드롬 발생기(231-1)를 포함할 수 있다. 베이시스 비트(B[0:7])는 64 비트 기입 데이터(WData[0:63])에 대한 패리티 비트들(ECCP[0:7])을 발생시키기 위한 비트들로서, 예컨대, b'00000000 비트들로 구성될 수 있다. 베이시스 비트(B[0:7])는 b'00000000 비트들 대신에 다른 특정 비트들을 이용할 수 있다.
도 5c를 참조하면, ECC 디코딩 회로(232)는 신드롬 발생기(232-1), 계수 계산기(232-2), 1 비트 에러 위치 검출기(232-3), 및 에러 정정기(232-4)를 포함할 수 있다. 신드롬 발생기(232-1)는 ECC 제어 신호(ECC_CON)에 응답하여 64 비트 리드 데이터와 8 비트의 패리티 비트(ECCP[0:7])를 수신하고, XOR 어레이 연산을 이용하여 신드롬 데이터(S[0:7])를 발생할 수 있다. 계수 계산기(232-2)는 신드롬 데이터(S[0:7])를 이용하여 오류 위치 방정식의 계수를 산출할 수 있다. 여기서 오류 위치 방정식은 에러 비트의 역수를 근으로 하는 방정식이다. 1 비트 에러 위치 검출기(232-3)는 산출된 오류 위치 방정식을 이용하여 1 비트 에러의 위치를 계산할 수 있다. 에러 정정기(232-4)는 1 비트 에러 위치 검출기(232-3)의 검출 결과에 기초하여 1 비트 에러 위치를 결정할 수 있다. 에러 정정기(232-4)는 결정된 1 비트 에러 위치 정보에 따라 64 비트 리드 데이터(RData[0:63]) 중 에러가 발생한 비트의 로직값을 반전시켜 에러를 정정하고, 에러 정정된 64 비트 데이터(Data[0:63])를 출력할 수 있다.
도 6은 일반적인 저장 장치에서 OVS 이용한 리드 동작을 수행하는 과정을 예시적으로 보여주는 흐름도이다. 여기서는 디폴트 리드 레벨을 이용하여 제 1 워드라인(WL1)에 연결된 메모리 셀들에 리드 동작이 수행된다고 가정하겠다. 이러한 리드 동작이 실패할 때, 제 1 워드라인(WL1)에 연결된 메모리 셀들에 대한 OVS 동작은 활성화 된다. 즉, 비휘발성 메모리 장치는 방어코드로 진입한다. OVS 동작은 PDT(Pre Defined Table; 사전에 정의된 테이블) 반영하여 수행된다. 이러한 OVS 동작으로 제 1 워드라인(WL1)에 연결된 메모리 셀들에 대한 리드 동작이 패스할 때, HRT(History Read Table)가 업데이트 된다. 이때, OVS 동작에 사용한 PDT의 옵셋 정보가 HRT에 업데이트된다.
이후에 다음 워드라인, 예를 들어 제 2 워드라인(WL2)에 연결된 메모리 셀들에 대한 리드 동작이 수행될 때, 기본적으로 OVS 동작은 비활성화 된다. 즉, 방어 코드가 해제된 상태에서 제 2 워드라인(WL2)에 연결된 메모리 셀들에 대한 리드 동작이 수행된다. 이때, 업데이트된 HRT를 이용한 히스토리 리드 동작이 수행된다. 일반적인 저장 장치는, OVS 동작에 찾은 최적의 리드 레벨 옵셋을 HRT에 반영하지 않기 때문에, 다음 워드라인에 연결된 메모리 셀들의 리드 동작에서 실패할 확률이 높다.
한편, 본 발명의 실시 예에 따른 저장 장치(10)는 OVS 동작의 성공 혹은 실패에 상관없이 검출 정보(OVSDI, 도 1 참조)를 히스토리 리드 레벨 테이블(HRT)에 반영함으로써, 다음 리드 동작(OVS 동작 혹은 노멀 리드 동작)에서 최적의 리드 레벨을 이용할 수 있다.
도 7은 본 발명의 실시 예에 따른 저장 장치(10)에서 OVS 동작에 따른 리드 레벨을 추출하는 과정을 개념적으로 보여주는 도면이다. 도 7을 참조하면, 저장 장치(10)는 PDT(제 3 테이블) 혹은 OVST(제 1 테이블)을 이용하여 HRT(제 2 테이블)을 실시간으로 업데이트함으로써, 최적의 리드 레벨을 추출할 수 있다.
검출 정보(OVSDI, 도 1 참조)는 OVS 동작에 따른 결과 정보를 포함할 수다. 검출 정보에 대응하는 제 2 리드 레벨 옵셋(OST_ovst)이 OVST에 실시간으로 반영될 수 있다.
실시 예에 있어서, 제 3 리드 레벨 옵셋(OST_hrt)은 제 2 리드 레벨 옵셋(OST_ovst)를 누적함으로써 결정될 수 있다.
다른 실시 예에 있어서, 프로그램 시간 경과에 따른 제 1 리드 레벨 옵셋(OST_pdt)에 제 2 리드 레벨 옵셋(OST_ovst)가 더해짐으로써 제 3 리드 레벨 옵셋(OST_hrt)이 결정될 수 있다. 한편, 제 3 리드 레벨 옵셋(OST_hrt)이 제 1 리드 레벨 옵셋(OST_pdt) 혹은 제 2 리드 레벨 옵셋(OST_ovst)의 단순한 덧셈으로만 결정된다고 이해되어서는 안될 것이다. 이 외에도 제 3 리드 레벨 옵셋(OST_hrt)는 제 1 및 제 2 리드 레벨 옵셋들(OST_pdt, OST_ovst)의 각각에 가중치를 적용하여 더해질 수도 있다.
본 발명의 실시 예에 따른 저장 장치(10)는 OVS 동작의 실패에 상관없이 리드 레벨 옵셋(OST_ovst)을 HST에 반영함으로써, 다음 OVS 동작에서 최적의 리드 레벨로 빠르게 검색할 수 있다.
일반적으로, 디벨럽 시간을 달리하는 시점에 페이지 버퍼의 센싱 노드를 여러 번 센싱하는 것은, 워드라인 전압을 가변 시킴으로써 비트라인을 프리차지하고 센싱하는 것과 같은 효과를 갖는다.
도 8a 및 도 8b는 산포골의 서로 다른 리드 레벨들과 그것들에 대응하는 디벨럽 시간들을 개념적으로 보여주는 도면이다. 도 8a에 도시된 바와 같이, 상태들(S1, S2)의 산포골을 찾기 위한 OVS 동작은 복수의 센싱 동작들에 의해 수행될 수 있다. 여기서 복수의 센싱 동작들은 복수의 페이지 버퍼 그룹들의 각각에서 동시에 진행될 수 있다.
도 8b를 참조하면, 제 1 페이지 버퍼들(PGB1)과 제 2 페이지 버퍼들(PGB2)에서 서로 다른 디벨럽 구간 동안의 동일한 시점들에서 센싱 노드를 순차적으로 래치하여 센싱 결과를 저장하는 방식으로 온-칩 밸리 서치 동작이 수행될 수 있다.
T0 시점에서 T1 시점까지 프리차지 동작이 수행될 수 있다. 프리차지를 위하여 제 1 페이지 버퍼들(PBG1)의 각각에 연결된 제 1 비트라인 및 제 1 센싱 노드가 충전될 수 있다. 비트라인 셋-업 신호들이 활성화되면, 센싱 노드와 제 1 비트라인이 특정 레벨로 프리차지 될 수 있다. T1 시점에서 제 1 비트라인 셋-업 신호가 하이 레벨로 비활성화되면, 제 1 페이지 버퍼들PBG1)의 각각의 프리차지 회로가 오프 될 수 있다. 또한, T1 시점 이후의 T2 시점에서 제 2 비트라인 셋-업 신호가 하이 레벨로 비활성화되면, 제 2 페이지 버퍼들(PBG2)의 각각의 프리차지 회로가 오프 될 수 있다. 이때 제 1 페이지 버퍼들(PBG1)의 각각의 센싱 노드의 레벨과 제 2 페이지 버퍼들(PBG2)의 각각의 센싱 노드의 레벨은, 메모리 셀의 온/오프 여부에 따라 대응하는 비트라인으로 흐르는 전류의 크기에 따라 변화될 수 있다.
도 8b에 도시된 바와 같이, 제 1 페이지 버퍼들(PBG1)의 각각은 T0 시점에서 T1 시점까지 센싱 노드를 프리차지하고, T1 시점부터 T4 시점까지 제 1 비트라인들을 디벨럽 시킬 수 있다. 반면에 제 2 페이지 버퍼들(PBG2)의 각각은 T0 시점에서 T1 시점까지 센싱 노드를 프리차지하고, T1 시점보다 늦은 T2 시점부터 T4 시점까지 제 2 비트라인들을 디벨럽 시킬 수 있다.
제 1 센싱 동작은, T3 시점에서 수행하는 래치 리셋(nS) 센싱 동작과, T5 시점에서 래치 셋(S) 센싱 동작을 포함할 수 있다. 제 1 페이지 버퍼들(PGB1)에서 래치 리셋(nS) 센싱 동작과 래치 셋(S) 센싱 동작의 온-셀 카운트 값을 이용하여 제 1 셀 카운트 정보가 산출될 수 있다. 또한, 제 2 페이지 버퍼들(PGB2)에서 래치 리셋(nS) 센싱 동작과 래치 셋(S) 센싱 동작의 온-셀 카운트 값을 이용하여 제 2 셀 카운트 정보가 산출될 수 있다. 한편, 제 1 센싱 동작의 제 1 및 제 2 셀 카운트 정보에 근거로 하여 산포골에 대응하는 최적의 리드 레벨에 대응하는 검출 케이스(C1 ~ C5 중 어느 하나)가 결정될 수 있다. 그리고 이렇게 결정된 검출 케이스에 대응하는 제 2 센싱 동작의 디벨럽 시간(tSODev1 ~ tSODev5)이 결정될 수 있다.
도 9는 본 발명의 실시 예에 따른 OVS 테이블(OVST)을 이용하여 리드 레벨을 보정하는 과정을 개념적으로 보여주는 도면이다.
OVS 동작에 따른 최적의 산포골에 대응하는 디벨럽 시간의 옵셋이 결정될 수 있다. 최상위 페이지의 경우 디벨렙 시간의 옵셋이 +80ns이다. 이 경우, OVS 동작의 검출 케이스는 제 3 검출 케이스(C3)에 대응한다. 비휘발성 메모리 장치(100, 도 1 참조)의 OVS 회로(155, 도 1 참조)는 OVS 동작의 최적의 디벨럽 시간에 대응하는 검출 케이스에 대한 제 1 변환 동작을 수행할 수 있다. OVS 회로(155)는 각 검출 케이스에 대한 데이터 비트를 저장 혹은 래치 할 수 있다.
이후, 비휘발성 메모리 장치(100)로부터 검출 정보(OVSDI, 도 1 참조)가 제어기(200, 도 1 참조) 출력될 수 있다. 제어기(200)는 검출 정보, 즉, OVS 검출 케이스(C3)를 이용하여 대응하는 리드 레벨 옵셋(+20mV)을 OVST를 생성할 수 있다. 이 경우, 제어기(200)는 OVST를 이용하여 OVS 검출 케이스에 대응하는 리드 레벨에 대한 제 2 변환 동작을 수행할 수 있다. 이로써, 최종적으로 제어기(200)는 OVS 동작에 따른 옵셋을 HRT에 업데이트 할 수 있다.
도 10은 일반적인 저장 장치에서 PDT를 이용하여 OVS 동작에 따른 최적 산포골을 찾는 과정을 개념적으로 보여주는 도면이다. 도 10을 참조하면, 저장 장치(10)는 PDT를 이용하여 리드 레벨에 대한 코어스 튜닝(coarse tuning)을 수행한 후에, OVST를 이용하여 리드 레벨에 대한 파인 튜닝을 수행할 수 있다.
제 1 PDT를 이용한 OVS 방어코드가 실패할 때, 일반적인 저장 장치는 제 2 PDT를 이용한 OVS 방어코드를 진행하고 있다. 여기서 제 2 PDT는 제 1 PDT와 다르다. 또한, HRT는 최종적으로 리드 동작이 패스될 때에만 업데이트하고 있다. 따라서, 페일난 검출 정보는 어디에도 저장되지 않는다. 한편, 첫 번째 OVS 방어코드가 실패해서 다음 OVS 방어코드에 새로운 PDT 추가하는 것은 펌웨어 관리 측면에서 버든이다.
본 발명의 실시 예에 따른 저장 장치(10)는 처음 OVS 방어코드에서 실패하더라도 다음 OVS 방어코드에 새로운 PDT 추가하지 않고 에러 정정 범위를 확장할 수 있다. 예를 들어, 저장 장치(10)는 처음 OVS 방어코드가 실패하더라도 페일난 검출 정보를 HRT에 반영하고, 새로운 PDT 추가 없이 반영된 HRT를 이용하여 다음 OVS 방어코드를 진행할 수 있다. 즉, OVS 동작의 실패 여부에 상관없이 실시간으로 반영된 HRT는 추가 PDT의 기능을 수행할 수 있다.
한편, 본 발명의 실시 예에 따른 저장 장치(10)는 OVS 방어코드가 실패하더라도, 검출한 산포 정보, 즉, 검출 정보(OVSDI)를 반영하여 다음 OVS 방어코드를 수행할 수 있다.
한편, 본 발명의 실시 예에 따른 저장 장치(10)는 PDT를 이용하지 않고 O
VS 방어코드를 진행할 수 있다.
도 11은 본 발명의 실시 예에 따른 저장 장치(10)의 리드 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 11를 참조하면, 저장 장치(10)의 리드 동작은 다음과 같이 진행될 수 있다.
호스트(외부)로부터 저장 장치(10)로 리드 요청이 수신될 수 있다. 저장 장치(10)는 이러한 리드 요청에 대한 히스토리를 판별할 수 있다. 히스토리 버퍼에서 현재 수신된 리드 요청이 이전에 있었는 지가 판별될 수 있다(S110). 만일, 히스토리 버퍼에 저장된 이전 리드 요청들 중에 현재의 리드 요청이 존재한다면, 히스토리 리드 동작이 수행될 수 있다(S111). 여기서 히스토리 리드 동작은 히스토리 리드 레벨 테이블(HRT)에 포함된 최적의 리드 레벨로 리드 동작을 수행할 수 있다. 반면에, 히스토리 버퍼에 저장된 이전 리드 요청들 중에서 현재의 리드 요청이 존재하지 않으면, 노멀 리드 동작이 수행될 수 있다(S112). 여기서 노멀 리드 동작은 디폴트 리드 레벨로 리드 동작을 수행할 수 있다.
히스토리 리드 동작 혹은 노멀 리드 동작의 결과로써, UECC가 발생하는 지가 판별될 수 있다(S113). 여기서 UECC는 읽혀진 데이터가 ECC 회로(130, 도 1 참조)에 의해 복구될 수 없는 것을 의미한다. UECC가 발생하지 않으면, 리드 동작은 곧바로 종료될 것이다.
반면에, UECC가 발생하였다면, OVS 방어코드에 진입한다. 기본적으로 OVS 모드가 활성화 되고(S114), 비휘발성 메모리 장치(100, 도 1 참조)는 OVS 모드에 따른 리드 리트라이 동작을 수행할 수 있다. 여기서 리드 리트라이 동작은, 디폴트 리드 레벨을 이용한 노멀 리드와 OVS 동작을 이용한 리드 동작을 포함할 수 있다. 즉, 노멀 리드의 디폴트 리드 레벨을 이용한 OVS 동작을 수행함으로써, 리드 리트라이 동작이 수행될 수 있다(S115).
리드 리트라이 동작의 성공/실패 여부에 상관없이 OVS 검출 케이스에 대응하는 옵셋 정보가 결정될 수 있다(S116).
이후에, 이러한 리드 리트라이 동작이 패스인가가 판별될 수 있다(S117). 이러한 판별결과로써, 리드 리트라이 동작이 패스일 때, OVST를 이용하여 검출 케이스에 대응하는 옵셋 정보가 반영된 히스토리 리드 레벨 테이블(HRT)이 업데이트 될 수 있다(S118).
반면에, 리드 리트라이 동작이 페일 일 때, 다음 OVS 동작이 허용되는 지가 판별될 수 있다(S119). 여기서 다음 OVS 동작의 허용 여부는, OVS 동작의 수행 회수일 수 있다. 예를 들어, OVS 동작을 수행한 회수가 기준값을 초과하지 않았을 때, 다음 OVS 동작이 허용될 수 있다. 만일, 다음 OVS 동작이 허용된다면, OVS 검출 케이스에 대응하여 디폴트 리드 레벨이 변경될 수 있다(S120). 이후에 S115 단계가 진행될 수 있다.
반면에, 다음 OVS 동작이 허용되지 않는다면, 데이터 복구를 위하여 오프-칩 밸리 서치(off-chip valley search) 동작을 수행할 수 있다(S121). 여기서 오프-칩 밸리 서치는 사전에 결정된 전압 구간을 사전의 결정된 전압만큼 증가 혹은 감소시키면서 순차적으로 스캐닝함으로써, 산포골을 찾는 것을 의미한다. 이러한 오프-칩 밸리 서치 동작에 따른 산포골에 따라 리드 동작이 수행되고, 리드 동작의 수행 결과가 실패했는지가 판별될 수 있다(S122). 만일 실패하지 않았다면, 리드 동작은 완료될 것이다. 반면에, 이러한 리드 동작이 실패하면, 최종적으로 호스트의 리드 요청에 대한 UECC가 발생될 수 있다. 이렇게 발생된 UECC는 호스트에 출력될 것이다.
도 12는 본 발명의 다른 실시 예에 따른 저장 장치(10)의 리드 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 10 및 도 12를 참조하면, 저장 장치(10)의 리드 동작은 다음과 같이 진행될 수 있다.
저장 장치(10)는 히스토리 버퍼에서 현재 수신된 리드 요청이 이전에 있었는 지가 판별될 수 있다(S210). 만일, 히스토리 버퍼에 저장된 이전 리드 요청들 중에 현재의 리드 요청이 존재한다면, 히스토리 리드 동작이 수행될 수 있다(S211). 반면에, 히스토리 버퍼에 저장된 이전 리드 요청들 중에서 현재의 리드 요청이 존재하지 않으면, 노멀 리드 동작이 수행될 수 있다(S212).
히스토리 리드 동작 혹은 노멀 리드 동작의 결과로써, UECC가 발생하는 지가 판별될 수 있다(S213). 만일, UECC가 발생하지 않으면, 리드 동작은 곧바로 종료될 것이다. 반면에, UECC가 발생하였다면, OVS 방어코드에 진입한다. 기본적으로 OVS 모드가 활성화 되고(S214), 히스토리 버퍼에서 리드 요청이 이전에 있었는 지가 판별될 수 있다(S215).
만일, 히스토리 버퍼에 리드 요청이 없었다면, 휘발성 메모리 장치(100, 도 1참조)는 노멀 리드 동작의 디폴트 리드 레벨을 이용하여 OVS 동작이 수행되고(S216), 이후에 S217 단계가 진입될 수 있다. 반면에, 히스토리 버퍼에 리드 요청이 있었다면, 비휘발성 메모리 장치(100)는 히스토리 리드 동작의 히스토리 리드 레벨을 이용하여 OVS 동작을 수행할 수 있다(S217).
이러한 OVS 동작의 성공/실패 여부에 상관없이 OVS 검출 케이스가 판별될 수 있다(S218). 판별된 OVS 검출 케이스에 대응하는 검출 정보가 제어기(200)로 출력되고, HRT이 업데이트 될 수 있다(S219).
이후에, OVS 리드 리트라이 동작의 패스인가가 판별될 수 있다(S220). 판별결과로써, OVS 리드 리트라이 동작이 패스일 때, 리드 동작은 완료될 수 있다.
반면에, OVS 리드 리트라이 동작이 페일 일 때, 다음 OVS 동작이 허용되는 지가 판별될 수 있다(S221). 만일, 다음 OVS 동작이 허용된다면, S217 동작(히스토리 리드 레벨을 이용한 OVS 동작)이 수행될 수 있다.
반면에, 다음 OVS 동작이 허용되지 않는다면, 오프-칩 밸리 서치(off-chip valley search) 동작을 수행할 수 있다(S222). 이러한 오프-칩 밸리 서치 동작에 따른 산포골에 따라 리드 동작이 수행되고, 리드 동작의 수행 결과가 실패했는지가 판별될 수 있다(S223). 만일 실패하지 않았다면, 리드 동작은 완료될 것이다. 반면에, 이러한 리드 동작이 실패하면, 최종적으로 호스트의 리드 요청에 대한 UECC가 발생될 수 있다.
도 13a, 도 13b, 도 13c 및 도 13d는 본 발명의 실시 예에 따른 저장 장치의 리드 동작에서 HRT의 옵셋 정보가 업데이트 되는 과정을 예시적으로 보여주는 도면들이다.
도 13a에 도시된 바와 같이, OVST는 7개의 리드 레벨들(R1 ~ R7)의 각각에 대응하는 7개의 검출 케이스들(C1 ~ C7)이 존재한다고 가정하겠다. 또한, 처음 OVS 동작을 진행하였으나 리드 페일이라고 가정하겠다. 이때, OVS 동작이 페일 되더라도, 제 7 리드 레벨(R7)에 제 1 검출 케이스(C1)에 대응하는 검출 정보가 제어기(200, 도 1 참조)로 전송될 수 있다. 도 13b를 참조하면, OVST(OVS Table)을 이용하여 검출 정보(R7의 C1)에 대응하는 옵셋(-100mV)이 HRT(History Read Level Table)에 업데이트 될 수 있다. 도 13c를 참조하면, 업데이트된 HRT을 이용한 다음 OVS 동작에서 제 7 리드 레벨(R7)에 대하여 제 2 검출 케이스(C2)가 판별될 수 있다. 도 13d를 참조하면, 다음 OVS 동작의 성공/실패에 상관없이, 제 7 리드 레벨(R7)에 대하여 판별된 제 2 검출 케이스(C2)에 대응하는 옵셋(-80mV)이 HRT에 누적 업데이트 될 수 있다. 따라서, HRT에서 제 7 리드 레벨(R7)에 대한 옵셋은 최종적으로 -180mV이다.
한편, 도 11 내지 도 13d는 비휘발성 메모리 장치(100)과 제어기(200)의 서로 연동하는 OVS 방어코드를 진행하고 있다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 OVS 방어코드는 비휘발성 메모리 장치 내부에서 온-칩 동작으로 진행될 수도 있다. 예를 들어, 비휘발성 메모리 장치는, 처음 OVS 동작의 패스/페일 체크 없이, 특수 상황에서 리드 레벨을 변경하여 다음 OVS 동작을 수행할 수 있다.
도 14a 및 도 14b는 본 발명의 실시 예에 따른 비휘발성 메모리 장치에서 진행하는 온-칩 OVS 동작을 예시적으로 보여주는 도면들이다.
도 14a에 도시된 바와 같이, 온-칩 OVS 동작은 제 1 OVS 동작과 제 2 OVS 동작을 포함할 수 있다. 리텐션 이전과 이후에 산포의 변화가 야기될 수 있다. 도 14b에 도시된 바와 같이, 제 1 OVS 동작에서 검출 케이스가 엣지 케이스(예를 들어, 도 8a의 C1 및 C5)가 판별될 때, 리드 레벨을 변경하여 제 2 OVS 동작이 수행될 수 있다. 반면에, 검출 케이스가 엣지 케이스가 아니라면, 센싱 동작이 완료되고, 검출 정보(OVSDI)가 제어기(200)로 출력될 수 있다.
도 15a, 도 15b 및 도 15c는 본 발명의 실시 예에 따른 비휘발성 메모리 장치에서 진행하는 온-칩 OVS 동작의 타이밍을 예시적으로 보여주는 도면들이다.
도 15a는 처음 OVS 동작에서 엣지 케이스가 아닌 검출 케이스들(C2, C3, C4)의 경우 타이밍을 예시적으로 보여주는 도면이다. 셀 카운트 정보(X/Y) 획득 및 검출 케이스 계산 결과로써 엣지 케이스가 아닌 검출 케이스(C2, C3, C4 중 어느 하나)가 판별되면, 도 15a에 도시된 바와 같이 검출된 케이스(C2)에 대응하는 디벨럽 타임(tSODev2)으로 메인 센싱이 수행될 수 있다.
도 15b는 처음 OVS 동작에서 엣지 케이스인 검출 케이스들(C1, C5)의 경우 타이밍을 예시적으로 보여주는 도면이다. 제 1 OVS 동작에서 셀 카운트 정보(1st X/Y) 획득 및 검출 케이스 계산 결과로써, 엣지 케이스(C1, C5)가 판별될 수 있다. 이때, 선택 워드라인의 리드 레벨은 사전에 결정된 옵셋만큼 변경될 수 있다. 이 후에 제 2 OVS 동작이 수행될 수 있다. 제 2 OVS 동작에서 셀 카운트 정보(2nd X/Y) 획득 및 검출 케이스 계산 결과로써, 엣지 케이스가 아닌 검출 케이스(C2, C3, C4 중 어느 하나)가 판별되면, 도 15b에 도시된 바와 같이 검출된 케이스(C4)에 대응하는 디벨럽 타임(tSODev4)로 메인 센싱이 수행될 수 있다.
도 15c에 도시된 바와 같이, 온-칩 OVS 동작은 OVS 동작을 산포골을 찾고, 찾은 산포골에 따라 메인 센싱을 수행할 수 있다.
도 16은 본 발명의 다른 실시 예에 따른 저장 장치(10)의 리드 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 16을 참조하면, 저장 장치(10)의 리드 동작은 다음과 같이 진행될 수 있다.
제어기(200, 도 1 참조)에서 전송된 제 1 커맨드에 응답하여 비휘발성 메모리 장치(100, 도 1)는 디폴트 리드 레벨을 이용하여 제 1 리드 동작을 수행할 수 있다(S310). 여기서 디폴트 리드 레벨에 대응하는 정보는 제 1 커맨드와 함께 제어기(200)로부터 전송될 수 있다. 디폴트 리드 레벨 정보는, HRT(History Read Level Table)의 옵셋 정보를 포함할 수 있다.
제어기(200)는 제 1 리드 동작의 결과로써 UECC가 발생하는 지를 판별할 수 있다(S320). UECC 가 발생하지 않았다면, 리드 동작은 완료될 수 있다.
반면에, UECC가 발생하였다면, 제어기(200)에서 전송된 제 2 커맨드에 응답하여 비휘발성 메모리 장치(100)는 OVS 센싱을 이용하는 제 2 리드 동작을 수행할 수 있다. OVS 센싱은 도 1 내지 도 15c에 설명된 바와 같이 처음 OVS 동작의 실패에 상관없이 HRT에 검출 정보(OVSDI)에 대응하는 옵셋 정보를 누적할 수 있다. 이로써 리드 동작이 완료될 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치(10)의 OVS 방어코드 과정을 예시적으로 보여주는 래더 다이어그램이다. 도 1 내지 도 17을 참조하면, 저장 장치(10)의 OVS 방어코드 과정은 다음과 같이 진행될 수 있다.
제어기(CNTL)는 OVS 방어코드 진입에 따른 리드 커맨드를 비휘발성 메모리 장치(NVM)에 전송할 수 있다(S10). 비휘발성 메모리 장치(NVM)는 리드 커맨드에 응답하여 OVS 센싱을 이용한 제 1 리드 동작을 수행할 수 있다(S11). 제 1 리드 동작으로 읽혀진 데이터가 제어기(CNTL)로 전송될 수 있다(S12). 이후에, 제어기(CNTL)는 특수 커맨드를 비휘발성 메모리 장치(NVM)으로 전송하고(S13), 비휘발성 메모리 장치(NVM)는 특수 커맨드에 응답하여 OVS 센싱의 검출 케이스에 대응하는 검출 정보(OVSDI)를 제어기(CNTL)로 출력할 수 있다(S14).
이후에, 제어기(CNTL)는 에러 정정 회로(ECC)를 이용하여 읽혀진 데이터가 에러 정정 불가한 지를 판별할 수 있다(S15). 만일, 제 1 리드 동작에서 읽혀진 데이터가 에러 정정 불가(UECC)일 때, 제어기(CNTL)는 검출 정보(OVSDI)와 OVST를 이용하여 리드 레벨을 변경할 수 있다(S15).
이후에, 제어기(CNTL)는 변경된 리드 레벨 정보와 함께 리드 커맨드를 다시 비휘발성 메모리 장치(NVM)으로 전송할 수 있다(S17). 비휘발성 메모리 장치(NVM)는 리드 커맨드에 응답하여 변경된 리드 레벨을 기준으로 OVS 센싱을 이용한 제 2 리드 동작을 수행할 수 있다(S18). 이후에 제 2 리드 동작에서 읽혀진 데이터 및 검출 정보가 제어기(CNTL)로 전송될 수 있다(S19).
한편, 본 발명의 실시 예에 따른 OVS 방어코드는 OVS 센싱을 수행할 때마다 HRT를 업데이트할 수 있다.
도 18은 본 발명의 다른 실시 예에 따른 저장 장치(10)의 OVS 방어코드 과정을 예시적으로 보여주는 래더 다이어그램이다. 도 1 내지 도 16 및 도 18을 참조하면, 저장 장치(10)의 OVS 방어코드 과정은 다음과 같이 진행될 수 있다.
제어기(CNTL)는 OVS 방어코드 진입에 따른 제 1 리드 커맨드를 비휘발성 메모리 장치(NVM)에 전송할 수 있다(S20). 비휘발성 메모리 장치(NVM)는 제 1 리드 커맨드에 응답하여 OVS 센싱을 이용한 제 1 리드 동작을 수행할 수 있다(S21). 제 1 리드 동작으로 읽혀진 데이터가 제어기(CNTL)로 전송되고(S22), 제어기(CNTL)는 특수 커맨드를 비휘발성 메모리 장치(NVM)으로 전송하고(S23), 비휘발성 메모리 장치(NVM)는 특수 커맨드에 응답하여 OVS 센싱에 대응하는 검출 정보(OVSDI)를 제어기(CNTL)로 출력할 수 있다(S24). 제어기(CNTL)는 OVS 센싱에 따른 검출 정보(OVSDI)와 OVST를 이용하여 HRT(History Read level Table)을 업데이트 할 수 있다(S215). 제 1 리드 동작의 성공하든지 실패하든지 상관없이 HRT는 OVS 센싱에 따른 리드 레벨 옵셋을 누적할 수 있다.
이후에, 제어기(CNTL)는 변경된 리드 레벨 정보와 함께 제 2 리드 커맨드를 다시 비휘발성 메모리 장치(NVM)으로 전송할 수 있다(S26). 비휘발성 메모리 장치(NVM)는 제 2 리드 커맨드에 응답하여 변경된 리드 레벨을 기준으로 OVS 센싱을 이용한 제 2 리드 동작을 수행할 수 있다(S27). 이후에 제 2 리드 동작에서 읽혀진 데이터 및 검출 정보가 제어기(CNTL)로 전송될 수 있다(S28).
한편, 본 발명의 실시 예에 따른 OVS 방어코드는 하나의 리드 커맨드에 응답하여 리드 레벨을 변경하면서 복수의 OVS 센싱들을 수행할 수 있다.
도 19는 본 발명의 또 다른 실시 예에 따른 저장 장치(10)의 OVS 방어코드 과정을 예시적으로 보여주는 래더 다이어그램이다. 도 1 내지 도 16 및 도 19를 참조하면, 저장 장치(10)의 OVS 방어코드 과정은 다음과 같이 진행될 수 있다.
제어기(CNTL)는 OVS 방어코드 진입에 따른 리드 커맨드를 비휘발성 메모리 장치(NVM)에 전송하고(S30), 비휘발성 메모리 장치(NVM)는 리드 커맨드에 응답하여 OVS 센싱을 이용한 제 1 리드 동작을 수행할 수 있다(S31).
제 1 리드 동작에서 검출 케이스가 엣지 케이스인 지가 판별될 수 있다(S32). 만일, 검출 케이스가 엣지 케이스가 아니라면, 제 1 리드 동작의 읽혀진 데이터는 제어기(CNTL)로 출력될 수 있다(S33). 반면에, 검출 케이스가 엣지 케이스일 때, 리드 레벨은 변경될 수 있다(S34). 이후에, 변경된 리드 레벨을 기준으로 OVS 센싱을 이용한 제 2 리드 동작이 수행될 수 있다(S35). 이후에 제 2 리드 동작에서 검출 케이스가 엣지 케이스인 지가 판별될 수 있다(S36). 만일, 검출 케이스가 엣지 케이스가 아니라면, 제 2 리드 동작의 읽혀진 데이터는 제어기(CNTL)로 출력될 수 있다(S37). 반면에, 검출 케이스가 엣지 케이스일 때, 리드 레벨을 변경하는 S34 단계로 진입될 수 있다.
이후에, 제어기(CNTL)는 특수 커맨드를 비휘발성 메모리 장치(NVM)으로 전송하고, 비휘발성 메모리 장치(NVM)는 특수 커맨드에 응답하여 제 1 혹은 제 2 리드 동작의 검출 케이스에 대응하는 검출 정보(OVSDI)를 제어기(CNTL)로 출력할 수 있다(S39).
도 20은 본 발명의 또 실시 예에 따른 저장 장치(10)의 리드 동작을 예시적으로 보여주는 래더 다이어그램이다. 도 1 내지 도 20을 참조하면, 저장 장치의 리드 동작은 다음과 같이 진행될 수 있다.
호스트는 어드레스(ADD)와 함께 리드 요청을 저장 장치(10, 도 1 참조)에 전송할 수 있다(S40). 저장 장치(10)의 제어기(200)는 이러한 리드 요청을 수신하고, 히스토리 버퍼를 검색하여, 히스토리 리드 동작을 수행할 지 혹은 노멀 리드 동작을 수행할 지 결정하고, 결정된 동작에 대응하는 노멀/히스토리 리드 커맨드를 비휘발성 메모리 장치(NVM, 100, 도 1 참조)에 전송할 수 있다(S41). 비휘발성 메모리 장치(100)는 노멀/히스토리 리드 커맨드에 응답하여 리드 동작을 수행하고, 그에 따른 읽혀진 데이터를 제어기(200)로 전송할 수 있다(S42).
이후에, 제어기(200)는 에러 정정 회로(230)에 의해 읽혀진 데이터에 대한 에러 정정 동작을 수행할 수 있다(S42). 에러가 없거나 에러가 정정 가능하다면, 읽혀진 데이터 혹은 정정된 데이터가 호스트로 전송될 수 있다(S44-1).
반면에, 에러 정정이 가능하지 않다면, 제어기(200)는 리드 리트라이 커맨드를 비휘발성 메모리 장치(100)로 전송할 수 있다(S44-2). 비휘발성 메모리 장치(100)는 이러한 리드 리트라이 커맨드에 응답하여 OVS 센싱을 이용한 리드 동작을 수행하고, 읽혀진 데이터를 제어기(200)로 전송할 수 있다(S45). 여기서 OVS 센싱을 이용한 리드 동작은, 도 1 내지 도 19에서 설명된 바와 같이 OVS 동작이 실패하더라도 OVST를 이용하여 리드 레벨 옵셋을 HRT에 반영할 수 있다.
이후에, 제어기(200)는 에러 정정 회로(230)에서 읽혀진 데이터에 대한 에러 정정 동작을 다시 수행할 수 있다(S46). 에러가 없거나 에러 정정 가능하다면, 읽혀진 데이터 혹은 정정된 데이터가 호스트로 전송될 수 있다(S47). 이후에, 제어기(200)는 리드 레벨 정보를 갖는 리드 리트라이 정보를 획득하기 위하여 특정 커맨드를 비휘발성 메모리 장치(100)로 전송할 수 있다(S48). 비휘발성 메모리 장치(100)는 이러한 특정 커맨드에 응답하여 리드 리트라이 정보를 출력할 수 있다(S49). 이후에, 제어기(200)는 리드 리트라이 정보를 이용하여 히스토리 리드 레벨 테이블(HRT)을 최종적으로 업데이트할 수 있다(S50).
이후에, 호스트로부터 동일 어드레스(ADD)에 대한 리드 요청이 수신될 때(S51), 저장 장치(100)는 히스토리 리드 레벨 테이블(HRT)에 반영된 최적의 리드 레벨을 이용한 히스토리 리드 커맨드를 비휘발성 메모리 장치(100)로 전송할 수 있다(S52).
한편, 본 발명의 실시 예에 따른 저장 장치는 방어코드 전용의 인공 프로세서를 구비할 수도 있다.
도 21은 본 발명의 다른 실시 예에 따른 저장 장치(20)를 예시적으로 보여주는 도면이다. 도 21을 참조하면, 저장 장치(20)는 도 1에 도시된 그것과 비교하여 OVS 방어코드를 제어하는 인공지능 프로세서(212)를 포함할 수 있다. 이러한 인공지능 프로세서(212)는 비휘발성 메모리 장치(100)의 신뢰성 관리하도록 머신 러닝을 진행할 수 있다.
도 22는 본 발명의 또 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 22를 참조하면, 메모리 시스템(30)은 메모리 장치(100b) 및 메모리 제어기(200b)를 포함할 수 있다. 메모리 시스템(30)은 복수의 채널들(CH1 ~ CHm)을 지원할 수 있고, 메모리 장치(100b)와 메모리 제어기(200b)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 메모리 시스템(30)은 SSD(Solid State Drive)와 같은 저장 장치로 구현될 수 있다. 메모리 시스템(30)은 도 1 내지 도 21에 설명된 바와 같이 OVS 방어코드를 진행하도록 구현될 수 있다.
메모리 장치(100b)는 복수의 비휘발성 메모리 장치들(NVM11 ~ NVMmn)을 포함할 수 있다. 비휘발성 메모리 장치들(NVM11 ~ NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1 ~ CHm) 중 하나에 연결될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11 ~ NVM1n)은 웨이들(W11 ~ W1n)을 통해 제 1 채널(CH1)에 연결되고, 비휘발성 메모리 장치들(NVM21 ~ NVM2n)은 웨이들(W21 ~ W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 비휘발성 메모리 장치들(NVM11 ~ NVMmn) 각각은 메모리 제어기(200b)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11 ~ NVMmn) 각각은 칩(chip) 혹은 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 제어기(200b)는 복수의 채널들(CH1 ~ CHm)을 통해 메모리 장치(100b)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 제어기(200b)는 채널들(CH1 ~ CHm)을 통해 메모리 장치(100)로 커맨드들(CMDa ~ CMDm), 어드레스들(ADDRa ~ ADDRm), 및 데이터(DATAa ~ DATAm)를 메모리 장치(100b)로 전송하거나, 메모리 장치(100b)로부터 데이터(DATAa ~ DATAm)를 수신할 수 있다.
메모리 제어기(200b)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 제어기(200b)는 제 1 채널(CH1)에 연결된 비휘발성 메모리 장치들(NVM11 ~ NVM1n) 중 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 제어기(200b)는 선택된 비휘발성 메모리 장치(NVM11)로 제 1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 비휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 제어기(200b)는 서로 다른 채널들을 통해 메모리 장치(100b)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 제어기(200b)는 제 1 채널(CH1)을 통해 메모리 장치(100b)로 커맨드(CMDa)를 전송하는 동안 제 2 채널(CH2)을 통해 메모리 장치(100b)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 제어기(200b)는 제 1 채널(CH1)을 통해 메모리 장치(100b)로부터 데이터(DATAa)를 수신하는 동안 제 2 채널(CH2)을 통해 메모리 장치(100b)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 제어기(200b)는 메모리 장치(100b)의 전반적인 동작을 제어할 수 있다. 메모리 제어기(200b)는 채널들(CH1 ~ CHm)로 신호를 전송하여 채널들(CH1 ~ CHm)에 연결된 비휘발성 메모리 장치들(NVM11 ~ NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 제어기(200b)는 제 1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 비휘발성 메모리 장치들(NVM11 ~ NVM1n) 중 선택된 하나를 제어할 수 있다.
비휘발성 메모리 장치들(NVM11 ~ NVMmn) 각각은 메모리 제어기(200b)의 제어에 따라 동작할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM11)는 제 1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램 할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM21)는 제 2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 읽고, 읽혀진 데이터(DATAb)를 메모리 제어기(200b)로 전송할 수 있다.
도 22에는 메모리 장치(100b)가 m개의 채널을 통해 메모리 제어기(200b)와 통신하고, 메모리 장치(100b)가 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 C2C(chip to chip) 구조로 구현될 수 있다.
도 23은 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치(1000)를 예시적으로 보여주는 도면이다. 여기서 C2C 구조는 제 1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제 1 웨이퍼와 다른 제 2 웨이퍼 상에 페리퍼럴 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 예를 들어, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식일 수 있다. 실시 예에 있어서, 본딩 메탈이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있다. 다른 실시 예에 있어서, 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로 형성될 수도 있다.
비휘발성 메모리 장치(1000)의 페리퍼럴 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
페리퍼럴 회로 영역(PERI)은 제 1 기판(1210), 층간 절연층(1215), 제 1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제 1 메탈층(1230a, 1230b, 1230c), 제 1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제 2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 실시 예에 있어서, 제 1 메탈층(1230a, 1230b, 1230c)은 상대적으로 비저항이 높은 텅스텐으로 형성될 수 있다. 실시 예에 있어서, 제 2 메탈층(1240a, 1240b, 1240c)은 상대적으로 비저항이 낮은 구리로 형성될 수 있다.
도 23에 도시된 바와 같이, 제 1 메탈층(1230a, 1230b, 1230c)과 제 2 메탈층(1240a, 1240b, 1240c)이 도시되지만, 본 발명이 여기에 제한되지 않을 것이다. 제 2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나의 메탈층이 더 형성될 수도 있다. 제 2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제 2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리와 다른 비저항을 갖는 알루미늄 등으로 형성될 수도 있다.
실시 예에 있어서, 층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제 1 메탈층(1230a, 1230b, 1230c), 및 제 2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제 1 기판(1210) 상에 배치될 수 있다. 실시 예에 있어서, 층간 절연층(1215)은, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제 2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 페리퍼럴 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 실시 예에 있어서, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 추가로, 셀 영역(CELL)의 상부 본딩 메탈들(1371b, 1372b)은 제 1 메탈 패드들로 언급될 수 있고, 하부 본딩 메탈들(1271b, 1272b)은 제 2 메탈 패드들로 언급될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 포함할 수 있다. 실시 예에 있어서, 셀 영역(CELL)은 제 2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제 2 기판(1310) 상에는, 제 2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331-338; 330)이 적층 될 수 있다. 실시 예에 있어서, 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있다. 실시 예에 있어서, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제 2 기판(1310)의 상면에 수직하는 방향(Z-축 방향)으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제 1 메탈층(1350c) 및 제 2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제 1 메탈층(1350c)은 비트라인 콘택일 수 있고, 제 2 메탈층(1360c)은 비트라인일 수 있다. 실시 예 있어서, 비트라인(1360c)은 제 2 기판(1310)의 상면에 평행한 제 1 방향(Y축 방향)을 따라 연장될 수 있다.
도 23에 도시된 바와 같이, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 실시 예에 있어서, 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 페리퍼럴 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 예를 들어, 비트라인(1360c)은 페리퍼럴 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결될 수 있다. 여기서 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다. 워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제 1 방향에 수직하면서 제 2 기판(1310)의 상면에 평행한 제 2 방향(X축 방향)을 따라 연장될 수 있다. 실시 예에 있어서, 워드라인 본딩 영역(WLBA)은 복수의 셀 콘택 플러그들(1341-1347; 1340)과 연결될 수 있다. 예를 들어, 워드라인들(1330)과 셀 콘택 플러그들(1340)은, 제 2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 실시 예에 있어서, 워드라인들(1330)에 연결되는 셀 콘택 플러그들(1340)의 상부에 제 1 메탈층(1350b)과 제 2 메탈층(1360b)이 차례로 연결될 수 있다. 실시 예에 있어서, 셀 콘택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 페리퍼럴 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 페리퍼럴 회로 영역(PERI)과 연결될 수 있다.
실시 예에 있어서, 셀 콘택 플러그들(1340)은 페리퍼럴 회로 영역(PERI)에서 로우 디코더(1394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 실시 예에 있어서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에 공통 소스 라인 콘택 플러그(1380)가 배치될 수 있다. 실시 예에 있어서, 공통 소스 라인 콘택 플러그(1380)는 금속, 금속 화합물, 혹은 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 공통 소스 라인 콘택 플러그(1380)는 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 콘택 플러그(1380) 상부에 제 1 메탈층(1350a)과 제 2 메탈층(1360a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 콘택 플러그(1380), 제 1 메탈층(1350a), 및 제 2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다. 제 2 메탈층(1360a)은 상부 메탈 비아(1371a)에 전기적으로 연결될 수 있다. 상부 메탈 비아(1371a)는 상부 메탈 패턴(1372a)에 전기적으로 연결될 수 있다.
한편, 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 23를 참조하면, 제 1 기판(1210)의 하부에는 제 1 기판(1210)의 하면을 덮는 하부 절연막(1201)이 형성될 수 있다. 또한, 하부 절연막(1201) 상에 제 1 입출력 패드(1205)가 형성될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(1205)는 제 1 입출력 콘택 플러그(1203)를 통해 페리퍼럴 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(1205)는 하부 절연막(1201)에 의해 제 1 기판(1210)과 분리될 수 있다. 또한, 제 1 입출력 콘택 플러그(1203)와 제 1 기판(1210) 사이에는 측면 절연막이 배치됨으로써 제 1 입출력 콘택 플러그(1203)와 제 1 기판(1210)을 전기적으로 분리할 수 있다.
도 23를 참조하면, 제 2 기판(1310)의 상부에 제 2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있다. 또한, 상부 절연막(1301) 상에 제 2 입출력 패드(1305)가 배치될 수 있다. 실시 예에 있어서, 제 2 입출력 패드(1305)는 제 2 입출력 콘택 플러그(1303), 하부 메탈 패턴(1272a), 및 하부 메탈 비아(1271a)를 통해 페리퍼럴 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
실시 예에 있어서, 제 2 입출력 콘택 플러그(1303)가 배치되는 영역에 제 2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제 2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1380)과 오버랩 되지 않을 수 있다. 도 23를 참조하면, 제 2 입출력 콘택 플러그(1303)는 제 2 기판(1310)의 상면에 평행한 방향에서 제 2 기판(1310)과 분리될 수 있다. 또한, 제 2 입출력 콘택 플러그(1303)는 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제 2 입출력 패드(1305)에 연결될 수 있다. 실시 예에 있어서, 제 2 입출력 패드(1305)는 회로 소자(1220a)에 전기적으로 연결될 수 있다.
실시 예에 있어서, 제 1 입출력 패드(1205)와 제 2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 예를 들어, 비휘발성 메모리 장치(1000)는 제 1 기판(1201)의 상부에 배치되는 제 1 입출력 패드(1205)만을 포함하거나, 혹은 제 2 기판(1301)의 상부에 배치되는 제 2 입출력 패드(1305)만을 포함할 수 있다. 다른 실시 예에 있어서, 비휘발성 메모리 장치(1000)는 제 1 입출력 패드(1205)와 제 2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 페리퍼럴 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(1000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 페리퍼럴 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 페리퍼럴 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 페리퍼럴 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 페리퍼럴 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 페리퍼럴 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
도 24는 본 발명의 실시 예에 따른 저장 장치가 적용된 전자 장치를 예시적으로 보여주는 도면이다. 도 24의 전자 장치(2000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 혹은 IoT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 24의 전자 장치(2000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 혹은 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 24를 참조하면, 전자 장치(2000)은 메인 프로세서(main processor)(2100), 메모리(2200a, 2200b) 및 저장 장치(2300a, 2300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(2410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(2440), 디스플레이(2450), 스피커(2460), 전력 공급 장치(power supplying device)(2470) 및 연결 인터페이스(connecting interface)(2480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(2100)는 전자 장치(2000)의 전반적인 동작, 보다 구체적으로는 시스템(2000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(2100)는 범용 프로세서, 전용 프로세서 혹은 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(2100)는 하나 이상의 CPU 코어(2110)를 포함할 수 있으며, 메모리(2200a, 2200b) 및/혹은 저장 장치(2300a, 2300b)를 제어하기 위한 컨트롤러(2120)를 더 포함할 수 있다. 실시 예에 따라서는, 메인 프로세서(2100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(2130)을 더 포함할 수 있다. 이와 같은 가속기 블록(2130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/혹은 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(2100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(2200a, 2200b)는 시스템(2000)의 주기억 장치로 사용될 수 있으며, SRAM 및/혹은 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/혹은 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(2200a, 2200b)는 메인 프로세서(2100)와 동일한 패키지 내에 구현되는 것도 가능하다.
저장 장치(2300a, 2300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(2200a, 2200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 저장 장치(2300a, 2300b)는 저장 제어기(2310a, 2310b)와, 저장 제어기(2310a, 2310b)의 제어 하에 데이터를 저장하는 비휘발성(non-volatile memory, NVM) 저장(2320a, 2320b)를 포함할 수 있다. 비휘발성 메모리(2320a, 2320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/혹은 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
저장 장치(2300a, 2300b)는 메인 프로세서(2100)와는 물리적으로 분리된 상태로 전자 장치(2000)에 포함될 수도 있고, 메인 프로세서(2100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 저장 장치(2300a, 2300b)는 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(2480)와 같은 인터페이스를 통해 전자 장치(2000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 저장 장치(2300a, 2300b)는 UFS(universal flash storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(2410)는 정지 영상 혹은 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/혹은 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(2420)는 전자 장치(2000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/혹은 마이크(microphone) 등일 수 있다.
센서(2430)는 전자 장치(2000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/혹은 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(2440)는 다양한 통신 규약에 따라 전자 장치(2000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(2440)는 안테나, 트랜시버(transceiver) 및/혹은 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(2450) 및 스피커(2460)는 전자 장치(2000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(2470)는 전자 장치(2000)에 내장된 배터리 및/혹은 외부 전원으로부터 공급되는 전력을 적절히 변환하여 전자 장치(2000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(2480)는 전자 장치(2000)과, 전자 장치(2000)에 연결되어 전자 장치(2000)과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(2480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
일반적으로 OVS 동작을 방어코드에 적용하려고 할 때, PDT(Pre-defined Table) 정보만 저장한 HRT(History Read Level Table)과 최적 Read Level이 달라서, 다음 워드라인에서 Level 틀어짐이 발생될 수 있다. 기술 발전과 동시에 메모리 셀 열화 심화로 PDT 개수가 증가하고 있다. 에러 정정력 향상을 위해 OVS 테이블을 도입하면, 펌웨어(F/W)에 올려야 하는 Table 개수 증가하고 있다.
본 발명의 OVS 방어코드는 골찾기 정정을 향상시키고, PDT 개수를 줄일 수 있다. 일반적으로, PDT의 정정범위(예를 들어, ~400mV) 대비 OVS 동작의 정정범위(예를 들어, <200mV)가 작다. 따라서, PDT와 OVS 동작은 함께 사용하여야 넓은 정정범위를 확보할 수 있다. 본 발명의 개념은 OVS 동작의 수행 횟수를 확장함으로써, OVS 동작의 정정 범위를 넓히고, Fail 정보까지 이용하여 정정에 필요한 Latency까지 감소할 수 있다.
본 발명의 실시 예에 따른 저장 장치는, OVS(On-chip Valley Search) 동작으로 PDT(Pre-defined Table)를 완전히 대체하기 위해서 매 Read Retry마다 OVS 테이블을 HRT(History Read Level Table)에 업데이트 할 수 있다. 일반적으로, OVS 동작에서 UECC가 발생해도 OVS의 cover 범위가 부족한 것 일뿐, 올바른 골을 찾아가고 있는 과정이다. 따라서, Fail Case도 HRT에 대응하는 옵셋을 update를 하면, 다시 Read시 변경된 리드 레벨에서부터 OVS 동작을 진행하기 때문에 search latency를 감소시킬 수 있다.
본 발명의 실시 예에 따른 저장 장치의 리드 방법은, UECC 발생 후에 OVS 방어코드 진입하고, Default Read Level이 4V, 최적골이 3.82V라고 가정할 때, 첫 번째 OVS 동작으로 엣지 케이스가 검출되고, OVS 테이블 참조하여, Read Level Offset을 제 1 옵셋(-100mV) 확인하고, Fail 이지만 HRT(History Read Level Table)에 제 1 옵셋(-100mV) 저장하고, OVS 동작 회수를 1 증가시킬 수 있다. Read Fail 이므로, OVS 동작이 재수행 될 수 있다. 두 번째 OVS 동작으로 중앙 케이스가 검출되고, OVS 테이블 참조하여, 제 2 옵셋(-80mV) 확인하고, Pass/Fail 상관없이 HRT에 Read Level update 할 수 있다. 이때, HRT에 기존의 제 1 옵셋(-100mV)에 제 2 옵셋(-80mV)을 누적함으로써, 누적된 옵셋(-180mV)이 저장될 수 있다. 현재 HRT의 옵셋은 -180mV로 update 되어 있고, OVS 동작 회수는 2로 증가될 수 있다.
실시 예에 있어서, 누적된 옵셋이 Reset 되는 시점은, OVS 방어코드가 아니라 완전히 다른 종류의 방어코드로 진입하는 시점일 수 있다.
본 발명의 실시 예에 따른 저장 장치의 리드 방법은, OVS 방어코드의 정정 범위 증가시키고, 에러 정정력 및 Latency 향상시키며, Read Retry 진입율 감소시킬 수 있다.
본 발명의 실시 예에 따른 OVS 방어코드는 OVS 검출 정보 기반으로 OVS 테이블을 만든 후, 기존 PDT를 더하여 HRT에 저장할 수 있다. 본 발명의 OVS 방어코드는 Normal RD 성능열화 없이, 사전에 결정된 OVS 테이블을 이용하여, 최적골을 찾아 갈 수 있다.
종래의 OVS 방어코드는 OVS 및 제 1 PDT에서 Fail이 나면, OVS 및 제 2 PDT로 진행하고, OVS 및 제 2 PDT에서 Fail이 나면 OVS 및 제 3 PDT로 진행하고, 최종적으로 리드 패스일 때 HRT(History Read Level Table)에만 Update를 하고 있다. 본 발명의 OVS 방어코드는, Fail Case도 HRT에 update함으로써, 다시 OVS 동작을 수행할 때 업데이트된 전압부터 진행할 수 있다. 그 결과, 산포골을 찾는 서치 레이턴시가 종래의 그것보다 상당하게 줄어들 수 있다.
본 발명의 OVS 방어코드는 OVS 동작의 정정범위를 증가시키기 위해 다음 OVS 동작 이후에 수명(Life) 방어코드로 진행하지 않고, OVS 동작을 여러 번 수행할 수 있다. 일반적으로 수명 방어코드들로 진행하면, 수행시간이 기하급수적으로 길어지므로, 시스템(SET) 성능이 급격히 하락할 수 있다. 따라서, 가능하면 성능 Drop이 적은 OVS 방어코드에서 정정을 하는 게 시스템 성능에 유리하다.
본 발명의 실시 예에 저장 장치는 따른 OVST(OVS Table)의 정정범위가 200mV 정도로 PDT의 정정범위(400mV)보다 작기 때문에, OVST의 정정범위를 증가시키기 위해, OVST의 정정 횟수를 N로 증가시키고, OVST로 구한 출력값을 누적시키기 위해, HRT에 값을 누적시키는 알고리즘을 적용할 수 있다. OVST의 정정 범위는 OVST의 수행횟수 1회마다 200mV씩 정정 범위가 늘어날 수 있다. 예를 들어, Default Read Level이 4V 였을 경우, OVST 1회시 -100mV의 Read Level (3.9V) 을 이동시킨 후 OVST 1회를 다시 진행하면 -100mV Read Level (3.8V) 이동이 가능하며, OVST 10회를 반복하면 Read Level을 2V까지 내려가게 할 수 있다. 하지만, 너무 많은 Loop를 도는 것은 정정시간만 사용할 뿐 정정력을 좋지 않게 할 수도 있으므로, N회에 대한 횟수 제한이 요구될 수 있다.
본 발명의 실시 에에 따른 저장 장치의 리드 방법은, 제 1 테이블 (OVST), 및 제 1 리드 커맨드에 따라 적어도 하나의 비휘발성 메모리 장치에서 온-칩 밸리 서치 동작을 수행하고, 특수 커맨드에 따라 상기 온-칩 밸리 서치 동작의 검출 정보를 수신하고, 상기 검출 정보에 대응하는 상기 제 1 옵셋 정보를 생성하고, 상기 제 1 테이블은 제 1 옵셋 정보를 비휘발성 메모리 장치의 스테이트와 검출 동작별로 저장하고, 제 1 리드 커맨드를 수행하고 제 1 옵셋 정보를 획득하고, 제 1 리드 커맨드에 의한 독출 데이터의 정정에 실패할 경우, 제 1 옵셋 정보를 바탕으로 리드 레벨을 이동하여 제 1 리드 커맨드를 재수행할 수 있다.
본 발명의 실시 예에 따른 저장 장치의 리드 방법은, 제 1 테이블(OVST), 제 2 테이블(history RD Table)을 저장하는 버퍼 메모리; 및 제 1 리드 커맨드에 따라 상기 적어도 하나의 비휘발성 메모리 장치에서 온-칩 밸리 서치 동작을 수행하고, 특수 커맨드에 따라 상기 온-칩 밸리 서치 동작의 검출 정보를 수신하고, 상기 검출 정보에 대응하는 상기 제 1 옵셋 정보를 생성하고, 상기 제 1 테이블은 제 1 옵셋 정보를 비휘발성 메모리 장치의 스테이트와 검출 동작별로 저장하고, 상기 제 2 테이블은 스테이트별 히스토리 리드 레벨에 대응하고 상기 제 1 옵셋 정보에 의해 결정되는 제 2 옵셋 정보를 저장하고, 제 1 리드 커맨드를 수행하고 제 1 옵셋 정보를 획득하고, 독출 데이터의 정정 성공 여부에 상관 없이 제 2 테이블에 제 2 옵셋 정보를 저장한 후, 제 1 리드 커맨드를 제 2 테이블을 참고하여 재수행할 수 있다.
본 발명의 실시 예에 따른 저장 장치의 리드 방법은, 제 1 테이블 (OVST), 제 2 테이블(history RD Table)을 저장하는 버퍼 메모리; 및 제 1 리드 커맨드에 따라 상기 적어도 하나의 비휘발성 메모리 장치에서 온-칩 밸리 서치 동작을 수행하고, 특수 커맨드에 따라 상기 온-칩 밸리 서치 동작의 검출 정보를 수신하고, 상기 검출 정보에 대응하는 상기 제 1 옵셋 정보를 생성하고, 상기 제 1 테이블은 제 1 옵셋 정보를 비휘발성 메모리 장치의 스테이트와 검출 동작별로 저장하고, 제 1 리드 커맨드를 수행할 때 온-칩 밸리 서치를 수행하고, 특정 케이스에서 내부에서 리드 레벨을 변경하여 온-칩 밸리 서치를 재수행할 수 있다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장치 기술로 활용 할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함 할 것이다.
10: 저장 장치
100: 비휘발성 메모리 장치
150: 제어 로직
155: OVS 회로
200: 제어기
220: 버퍼 메모리
230: ECC 회로
PDT: 제 3 테이블
OVST: 제 1 테이블
HRT: 제 2 테이블

Claims (20)

  1. 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 제어기를 갖는 저장 장치의 리드 방법에 있어서,
    상기 적어도 하나의 비휘발성 메모리 장치에서 리드 커맨드에 응답하여 제 1 OVS(On-chip Valley Search) 동작을 수행하는 단계;
    상기 제어기에서 특수 커맨드에 응답하여 상기 제 1 OVS 동작의 제 1 검출 정보를 수신하는 단계;
    상기 제어기에서 제 1 테이블을 이용하여 상기 제 1 검출 정보에 대응하는 제 1 옵셋을 제 2 테이블에 업데이트 하는 단계; 및
    상기 적어도 하나의 비휘발성 메모리 장치에서 재발행된 리드 커맨드에 응답하여 상기 제 2 테이블을 이용하여 제 2 OVS 동작을 수행하는 단계를 포함하고,
    상기 제 1 테이블은 스테이트 별 검출 케이스에 따른 상기 제 1 옵셋을 포함하고,
    상기 제 2 테이블은 상기 스테이트 별 리드 레벨의 제 2 옵셋을 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 OVS 동작을 수행하는 단계는,
    읽혀진 데이터가 에러 정정 불가할 때 OVS 방어코드로 진입하는 단계;
    히스토리 리드 동작을 수행할 지를 판별하는 단계; 및
    상기 히스토리 리드 동작을 수행하지 않을 때, OVS 센싱과 노멀 리드 동작을 수행하는 단계를 포함하는 방법.
  3. 제 2 항에 있어서,
    상기 제 1 OVS 동작을 수행하는 단계는,
    상기 OVS 센싱과 히스토리 리드 동작을 수행하는 단계를 더 포함하는 방법.
  4. 제 1 항에 있어서,
    상기 제어기에서 상기 제 1 OVS 동작에서 읽혀진 데이터를 수신하는 단계; 및
    상기 제어기에서 상기 읽혀진 데이터가 에러 정정 가능한 지를 판별하는 단계를 포함하고,
    상기 읽혀진 데이터가 에러 정정 불가일 때, 상기 제 2 OVS 동작이 진행되는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    상기 제 1 옵셋을 제 2 테이블에 업데이트 하는 단계 이후에, 상기 제 1 OVS 동작이 패스 인지를 판별하는 단계를 더 포함하는 방법.
  6. 제 5 항에 있어서,
    상기 제 1 OVS 동작이 패스가 아닐 때, 상기 제 2 OVS 동작을 허용할 지를 판별하는 단계를 더 포함하는 방법.
  7. 제 6 항에 있어서,
    상기 제 2 OVS 동작을 허용할 지를 결정하는 단계는,
    OVS 동작을 수행한 회수가 기준 값을 초과하였는 지를 판별하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 6 항에 있어서,
    상기 제 2 OVS 동작을 허용하지 않을 때, 오프-칩 밸리 서치 동작을 수행하는 단계를 더 포함하는 방법.
  9. 제 1 항에 있어서,
    상기 제 1 OVS 동작 수행하는 단계 및 상기 제 2 OVS 동작을 수행하는 단계의 각각은,
    OVS 센싱 동작에 따른 검출 케이스가 엣지 케이스인 지를 판별하는 단계;
    상기 검출 케이스가 엣지 케이스일 때, 리드 레벨을 변경하는 단계; 및
    상기 변경된 리드 레벨을 이용하여 다음 OVS 센싱을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서,
    상기 제어기에서 상기 특수 커맨드에 응답하여 상기 제 2 OVS 동작의 제 2 검출 정보를 수신하는 단계; 및
    상기 제어기에서 상기 제 1 테이블을 이용하여 상기 제 2 검출 정보에 대응하는 제 2 옵셋을 상기 제 2 테이블에 업데이트 하는 단계를 더 포함하는 방법.
  11. 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 제어기를 갖는 저장 장치의 리드 방법에 있어서,
    리드 요청에 따라 히스토리 리드 동작 혹은 노멀 리드 동작을 수행할 지를 판별하는 단계;
    상기 히스토리 리드 동작 혹은 상기 노멀 리드 동작을 수행하는 단계;
    상기 히스토리 리드 동작 혹은 상기 노멀 리드 동작에서 읽혀진 데이터가 에러 정정 불가한 지를 판별하는 단계;
    상기 읽혀진 데이터가 에러 정정 불가할 때, OVS(On-chip Valley Search) 방어코드에 진입하는 단계;
    상기 OVS 방어코드에서 리드 레벨을 기준으로 제 1 OVS 동작을 수행하는 단계;
    상기 제 1 OVS 동작에 따른 제 1 검출 케이스를 판별하는 단계;
    상기 제 1 OVS 동작이 패스인 지를 판별하는 단계;
    상기 OVS 동작이 패스가 아닐 때, 제 2 OVS 동작을 허용할 지를 판별하는 단계;
    상기 제 2 OVS 동작을 허용할 때, 상기 리드 레벨을 변경하는 단계;
    상기 변경된 리드 레벨을 기준으로 상기 제 2 OVS 동작을 수행하는 단계; 및
    상기 OVS 방어코드가 패스일 때, 상기 검출 케이스에 대응하는 옵셋을 히스토리 리드 테이블에 업데이트 하는 단계를 포함하는 방법.
  12. 제 11 항에 있어서,
    상기 리드 레벨을 변경하는 단계는,
    상기 적어도 하나의 비휘발성 메모리 장치에서 상기 제 1 검출 케이스에 대응하는 옵셋만큼 상기 리드 레벨을 변경하는 단계를 포함하는 방법.
  13. 제 11 항에 있어서,
    상기 리드 레벨을 변경하는 단계는,
    상기 제어기에서 상기 제 1 검출 케이스에 대응하는 옵셋만큼 상기 리드 레벨을 변경하는 단계를 포함하는 방법.
  14. 제 11 항에 있어서,
    상기 제 2 OVS 동작에 따른 제 2 검출 케이스를 판별하는 단계; 및
    상기 제 2 OVS 동작이 패스인 지를 판별하는 단계를 더 포함하는 방법.
  15. 제 14 항에 있어서,
    상기 제 1 OVS 동작이 패스이거나 상기 제 2 OVS 동작이 패스일 때,
    상기 제어기에서 상기 적어도 하나의 비휘발성 메모리 장치로부터 특수 커맨드에 응답하여 대응하는 검출 케이스에 대응하는 검출 정보를 수신하는 단계; 및
    OVS 테이블을 이용하여 상기 수신된 검출 정보에 대응하는 옵셋을 판별하는 단계를 더 포함하고,
    상기 OVS 테이블은 스테이트 별 검출 케이스에 따른 옵셋을 포함하는 것을 특징으로 하는 방법.
  16. 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 갖는 복수의 메모리 블록들을 갖는 메모리 셀 어레이;
    어드레스에 응답하여 상기 복수의 메모리 블록들 중에서 어느 하나를 선택하는 로우 디코더;
    상기 복수의 워드라인들 중에서 선택된 워드라인과 비선택 워드라인들에 대응하는 워드라인 전압들을 제공하는 전압 발생기;
    상기 복수의 비트라인들에 연결되고, 복수의 메모리 블록들 중에서 선택된 메모리 블록의 선택된 워드라인에 연결된 메모리 셀들로부터 데이터를 읽는 페이지 버퍼들; 및
    상기 로우 디코더, 상기 전압 발생기, 상기 페이지 버퍼들을 제어하는 제어 로직을 포함하고,
    상기 제어 로직은, 제어 핀들을 통하여 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 신호를 수신하고, 상기 CLE 신호 및 상기 ALE 신호에 따라 상기 WE 신호의 엣지에서 커맨드 혹은 어드레스를 래치함으로써, OVS(On-chip Valley Search) 동작을 수행하는 OVS 회로를 포함하고,
    상기 OVS 회로는, 리드 레벨을 기준으로 제 1 OVS 동작을 수행하고, 변경된 리드 레벨을 기준으로 제 2 OVS 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 OVS 회로는, 상기 제 1 OVS 동작에 따른 검출 케이스가 엣지 케이스인 지를 판별하는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 제 17 항에 있어서,
    상기 검출 케이스가 상기 엣지 케이스가 아닐 때, 상기 제 1 OVS 동작에 따른 데이터가 출력되고, 특수 커맨드에 응답하여 상기 검출 케이스에 대응하는 검출 정보가 출력되는 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제 17 항에 있어서,
    상기 검출 케이스가 상기 엣지 케이스일 때, 상기 OVS 회로는 상기 리드 레벨을 변경하고, 상기 변경된 리드 레벨을 기준으로 상기 제 2 OVS 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제 16 항에 있어서,
    하나의 리드 커맨드에 응답하여 수행하는 상기 OVS 동작의 수행 횟수는 기준값을 초과하지 않는 것을 특징으로 하는 비휘발성 메모리 장치.
KR1020200141257A 2020-10-28 2020-10-28 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법 KR20220056919A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200141257A KR20220056919A (ko) 2020-10-28 2020-10-28 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법
US17/239,647 US11482263B2 (en) 2020-10-28 2021-04-25 Non-volatile memory device, controller for controlling the same, storage device including the same, and reading method thereof
EP21182404.0A EP3992970A1 (en) 2020-10-28 2021-06-29 Non-volatile memory device, controller for controlling the same, storage device including the same, and reading method thereof
CN202111085058.7A CN114496042A (zh) 2020-10-28 2021-09-16 存储装置的读取方法及非易失性存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200141257A KR20220056919A (ko) 2020-10-28 2020-10-28 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법

Publications (1)

Publication Number Publication Date
KR20220056919A true KR20220056919A (ko) 2022-05-09

Family

ID=76730279

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200141257A KR20220056919A (ko) 2020-10-28 2020-10-28 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법

Country Status (4)

Country Link
US (1) US11482263B2 (ko)
EP (1) EP3992970A1 (ko)
KR (1) KR20220056919A (ko)
CN (1) CN114496042A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020100541A1 (de) * 2020-01-13 2021-07-15 Infineon Technologies Ag Bestimmung eines resultierenden datenworts beim zugriff auf einen speicher
KR20220058278A (ko) * 2020-10-30 2022-05-09 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 동작 방법
KR20220060572A (ko) * 2020-11-04 2022-05-12 삼성전자주식회사 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법
KR102491652B1 (ko) * 2021-09-17 2023-01-27 삼성전자주식회사 산포 타입을 결정하는 스토리지 컨트롤러, 그것의 동작하는 방법, 및 그것을 포함하는 스토리지 장치의 동작하는 방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
JP2013122793A (ja) 2011-12-09 2013-06-20 Toshiba Corp 不揮発性半導体記憶装置
WO2013147803A1 (en) 2012-03-29 2013-10-03 Intel Corporation Adaptive moving read references for memory cells
US20140281678A1 (en) 2013-03-14 2014-09-18 Kabushiki Kaisha Toshiba Memory controller and memory system
KR20160011939A (ko) 2014-07-23 2016-02-02 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102263046B1 (ko) 2014-10-29 2021-06-09 삼성전자주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102252378B1 (ko) 2014-10-29 2021-05-14 삼성전자주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102290974B1 (ko) 2014-11-07 2021-08-19 삼성전자주식회사 불휘발성 메모리 장치, 메모리 컨트롤러 및 그것들을 포함하는 불휘발성 메모리 시스템의 동작 방법
KR102435027B1 (ko) * 2015-11-09 2022-08-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
US10283215B2 (en) * 2016-07-28 2019-05-07 Ip Gem Group, Llc Nonvolatile memory system with background reference positioning and local reference positioning
US10558381B2 (en) 2016-12-16 2020-02-11 Sandisk Technologies Llc Dynamic read table generation
KR102663813B1 (ko) * 2017-01-13 2024-05-07 삼성전자주식회사 최적의 읽기 전압으로 독출하는 불휘발성 메모리 장치
US10381090B2 (en) 2017-03-31 2019-08-13 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory device and storage device
KR102347184B1 (ko) 2017-05-23 2022-01-04 삼성전자주식회사 스토리지 장치 및 상기 스토리지 장치의 동작 방법
KR102427638B1 (ko) 2018-01-10 2022-08-01 삼성전자주식회사 비휘발성 메모리 장치 및 이의 읽기 방법
KR102419895B1 (ko) 2018-02-09 2022-07-12 삼성전자주식회사 비휘발성 메모리 장치 및 이의 읽기 방법
JP2019149219A (ja) 2018-02-28 2019-09-05 東芝メモリ株式会社 メモリシステム
JP7158965B2 (ja) 2018-09-14 2022-10-24 キオクシア株式会社 メモリシステム
KR102658792B1 (ko) 2018-09-21 2024-04-18 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
KR102631354B1 (ko) 2018-10-18 2024-01-31 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102608958B1 (ko) 2018-11-19 2023-12-01 삼성전자주식회사 스토리지 장치 및 이의 동작 방법
KR20200107024A (ko) 2019-03-05 2020-09-16 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 스토리지 장치
KR20220003705A (ko) 2020-07-02 2022-01-11 삼성전자주식회사 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법

Also Published As

Publication number Publication date
US20220130437A1 (en) 2022-04-28
EP3992970A1 (en) 2022-05-04
US11482263B2 (en) 2022-10-25
CN114496042A (zh) 2022-05-13

Similar Documents

Publication Publication Date Title
CN107305791B (zh) 存储装置和存储***
EP3992970A1 (en) Non-volatile memory device, controller for controlling the same, storage device including the same, and reading method thereof
KR20170097267A (ko) 읽기 전압 서치 유닛을 포함하는 데이터 저장 장치
US11682467B2 (en) Nonvolatile memory device, controller for controlling the same, storage device including the same, and reading method of the same
US11061769B2 (en) Storage device selectively generating parity bits according to endurance of memory cell, and method thereof
US9564241B2 (en) Memory system and user device including the same
US20240029814A1 (en) Non-volatile memory device, operating method thereof, controller for controlling the same, and storage device having the same
KR20140118555A (ko) 메모리 시스템 및 그것의 액세스 성능 조절 방법
US11868647B2 (en) Nonvolatile memory device, with valley search for threshold voltage, memory controller, and reading method of storage device including the same
US12001709B2 (en) Storage devices and operating methods of storage controllers
US11914892B2 (en) Storage device adjusting history read level storage areas based on reliabilities of memory blocks, storage controller, and operating method of storage controller
US20220206893A1 (en) Storage controller and storage system including the same
KR20200118989A (ko) 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법
US12040020B2 (en) Memory device, method of operating the same, and method of operating storage device including the same
US20230144659A1 (en) Memory device, method of operating the same, and method of operating storage device including the same
US12014772B2 (en) Storage controller and storage device including the same
US20240028507A1 (en) Storage system and method of operating the storage system
US20240128986A1 (en) Storage device performing error correction and operating method of storage device
US20230092380A1 (en) Operation method of memory controller configured to control memory device
KR20220117998A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법