KR20220056591A - 발광표시패널 및 이를 이용한 발광표시장치 - Google Patents

발광표시패널 및 이를 이용한 발광표시장치 Download PDF

Info

Publication number
KR20220056591A
KR20220056591A KR1020200141302A KR20200141302A KR20220056591A KR 20220056591 A KR20220056591 A KR 20220056591A KR 1020200141302 A KR1020200141302 A KR 1020200141302A KR 20200141302 A KR20200141302 A KR 20200141302A KR 20220056591 A KR20220056591 A KR 20220056591A
Authority
KR
South Korea
Prior art keywords
light emitting
bank
cathode electrode
layer
disposed
Prior art date
Application number
KR1020200141302A
Other languages
English (en)
Inventor
최호원
김도홍
박찬일
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020200141302A priority Critical patent/KR20220056591A/ko
Priority to US17/510,984 priority patent/US12035590B2/en
Priority to CN202111248879.8A priority patent/CN114497135A/zh
Publication of KR20220056591A publication Critical patent/KR20220056591A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H01L51/5225—
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • H01L27/3246—
    • H01L27/3276—
    • H01L51/5246—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8052—Cathodes
    • H10K59/80521—Cathodes characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/873—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8051—Anodes
    • H10K59/80515—Anodes characterised by their shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명의 목적은, 캐소드 전극 중 데이터 라인들과 중첩되는 영역이 패턴화되어 있는, 발광표시패널 및 발광표시장치를 제공하는 것이며, 이를 위해, 본 발명에 따른 발광표시패널은, 기판, 기판에 배치되며, 기판의 제1 방향을 따라 배치되는 제1 신호라인, 기판에 배치되어, 제1 신호라인을 커버하는 제1 절연막, 제1 절연막을 커버하는 제2 절연막, 제2 절연막에 배치되고, 제1 절연막에 배치되는 구동 트랜지스터와 전기적으로 연결되며, 각 픽셀별로 패턴화되어 있는 애노드 전극, 제1 신호라인과 중첩되도록 제2 절연막에 배치되며, 애노드 전극의 끝단을 커버하는 뱅크, 뱅크를 기준으로, 뱅크의 제1 측에 배치된 애노드 전극에 배치되는 제1 발광층, 뱅크를 기준으로, 뱅크의 제2측에 배치된 애노드 전극 상에 배치되는 제2 발광층, 제1 발광층 상에 배치되는 제1 캐소드 전극 및 제2 발광층 상에 배치되는 제2 캐소드 전극을 포함하며, 제1 캐소드 전극과 제2 캐소드 전극은 뱅크의 상부면에서 서로 분리되어 있다.

Description

발광표시패널 및 이를 이용한 발광표시장치{LIGHT EMITTING DISPLAY PANEL AND LIGHT EMITTING DISPLAY APPARATUS USING THE SAME}
본 발명은 발광표시패널 및 이를 이용한 발광표시장치에 관한 것이다.
발광표시장치는 발광소자를 이용하여 광을 출력하는 표시장치이며, 발광소자들이 구비된 발광표시패널을 포함한다.
발광표시패널이 고해상도를 표시하며, 발광표시패널의 제조에 이용되는 마스크의 수가 감소됨에 따라, 발광표시패널 내에서의 저항-캐패시터 로드(RC Load)가 증가하고 있으며, 이에 따라, 충전율 저하에 의한 화질 불량이 발생하고 있다.
특히, 발광소자를 구성하는 두 개의 전극들 중 하나를 형성하며 발광표시패널의 전체에 판형태로 구비되는 캐소드 전극 및 발광표시패널의 제1 방향을 따라 구비된 데이터 라인들 사이의 기생 캐패시턴스에 의해, 데이터 라인들 및 캐소드 전극에서의 저항-캐패시터 로드(RC Load)가 증가하고 있으며, 이에 의한 화질 불량이 발생하고 있다.
상술한 문제점을 해결하기 위해 제안된 본 발명의 목적은, 캐소드 전극 중 데이터 라인들과 중첩되는 영역이 패턴화되어 있는, 발광표시패널 및 발광표시장치를 제공하는 것이다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 발광표시패널은, 기판, 기판에 배치되며, 기판의 제1 방향을 따라 배치되는 제1 신호라인, 기판에 배치되어, 제1 신호라인을 커버하는 제1 절연막, 제1 절연막을 커버하는 제2 절연막, 제2 절연막에 배치되고, 제1 절연막에 배치되는 구동 트랜지스터와 전기적으로 연결되며, 각 픽셀별로 패턴화되어 있는 애노드 전극, 제1 신호라인과 중첩되도록 제2 절연막에 배치되며, 애노드 전극의 끝단을 커버하는 뱅크, 뱅크를 기준으로, 뱅크의 제1 측에 배치된 애노드 전극에 배치되는 제1 발광층, 뱅크를 기준으로, 뱅크의 제2측에 배치된 애노드 전극 상에 배치되는 제2 발광층, 제1 발광층 상에 배치되는 제1 캐소드 전극 및 제2 발광층 상에 배치되는 제2 캐소드 전극을 포함하며, 제1 캐소드 전극과 제2 캐소드 전극은 뱅크의 상부면에서 서로 분리되어 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 발광표시장치는, 상기 발광표시패널, 상기 발광표시패널에 배치된 데이터 라인들로 데이터 전압들을 공급하는 데이터 드라이버, 상기 발광표시패널에 배치된 게이트 라인들로 게이트 전압들을 공급하는 게이트 드라이버, 및 상기 데이터 드라이버와 상기 게이트 드라이버를 제어하는 제어부를 포함한다.
본 발명에 의하면, 캐소드 전극 중 데이터 라인들과 중첩되는 영역이 패턴화되어 있으며, 이에 따라, 캐소드 전극과 데이터 라인들 사이에서의 기생 캐패시턴스가 감소될 수 있다.
따라서, 본 발명에서는 캐소드 전극과 데이터 라인들에서의 저항-캐패시터 로드(RC Load)에 의한 화질 불량이 감소될 수 있다.
도 1은 본 발명에 따른 표시장치의 구성을 나타낸 예시도.
도 2는 본 발명에 따른 표시장치에 적용되는 픽셀의 구조를 나타낸 예시도.
도 3은 본 발명에 따른 발광표시패널의 네 개의 픽셀들을 나타낸 예시도.
도 4a는 도 3에 도시된 픽셀들에 구비되는 제1 패널전극들을 나타낸 예시도.
도 4b는 도 3에 도시된 픽셀들에 구비되는 제2 패널전극들을 나타낸 예시도.
도 5는 도 3에 도시된 픽셀들에 구비되는 제3 패널전극들을 나타낸 예시도.
도 6은 도 3에 도시된 픽셀들에 구비되는 격벽들을 나타낸 예시도.
도 7은 본 발명에 따른 발광표시패널에 구비되는 캐소드 전극을 나타낸 예시도.
도 8은 본 발명에 따른 발광표시패널에 구비되는 두 개의 픽셀들을 개략적으로 나타낸 예시도.
도 9는 도 3 및 도 8에 도시된 I-I'라인을 따라 절단된 단면을 나타낸 예시도.
도 10a 내지 도 10f는 도 9에 도시된 발광표시패널의 제조 방법을 설명하기 위한 예시도들.
도 11은 본 발명에 따른 또 다른 발광표시패널의 단면을 나타낸 예시도.
도 12a 내지 도 12d는 도 11에 도시된 발광표시패널의 제조 방법을 설명하기 위한 예시도들.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
‘적어도 하나’의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ‘제1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나’의 의미는 제1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명에 따른 표시장치의 구성을 나타낸 예시도이며, 도 2는 본 발명에 따른 표시장치에 적용되는 픽셀의 구조를 나타낸 예시도이다.
본 발명에 따른 표시장치는 각종 전자장치를 구성할 수 있다. 전자장치는, 예를 들어, 스마트폰, 테블릿PC, 텔레비젼, 및 모니터 등이 될 수 있다.
본 발명에 따른 표시장치는, 도 1에 도시된 바와 같이, 영상이 출력되는 표시영역(120)과 표시영역 외곽에 구비된 비표시영역(130)을 포함하는 발광표시패널(100), 발광표시패널의 표시영역에 구비된 게이트 라인들(GL1 to GLg)로 게이트 신호를 공급하는 게이트 드라이버(200), 발광표시패널에 구비된 데이터 라인들(DL1 to DLd)로 데이터 전압들을 공급하는 데이터 드라이버(300), 및 게이트 드라이버(200)와 데이터 드라이버(300)의 구동을 제어하는 제어부(400)를 포함한다.
발광표시패널(100)은 표시영역(120) 및 비표시영역(130)을 포함한다. 표시영역(120)에는 게이트 라인들(GL1 to GLg), 데이터 라인들(DL1 to DLd) 및 픽셀(110)들이 구비될 수 있다.
발광표시패널(100)에 구비되는 픽셀(110)은, 도 2에 도시된 바와 같이, 발광소자(ED), 스위칭 트랜지스터(Tsw1), 스토리지 캐패시터(Cst), 구동 트랜지스터(Tdr), 및 센싱 트랜지스터(Tsw2)를 포함할 수 있다. 픽셀(110)은 픽셀구동회로(PDC) 및 발광부를 포함할 수 있다. , 픽셀구동회로(PDC)는 스위칭 트랜지스터(Tsw1), 스토리지 커패시터(Cst), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)를 포함할 수 있다. 그리고, 발광부는 발광소자(ED)를 포함할 수 있다.
발광소자(ED)는 유기 발광층, 무기 발광층 및 양자점 발광층 중 어느 하나를 포함할 수 있다. 또는, 발광 소자(ED)는 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
픽셀구동회로(PDC)를 구성하는 스위칭 트랜지스터(Tsw1)는 게이트 라인(GL)으로 공급되는 게이트 신호(GS)에 의해 턴온 또는 턴오프될 수 있다. 그리고, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)은 스위칭 트랜지스터(Tsw1)가 턴온될 때 구동 트랜지스터(Tdr)로 공급될 수 있다. 제1 전압(EVDD)은 제1 전압공급라인(PLA)을 통해 구동 트랜지스터(Tdr) 및 발광소자(ED)로 공급되며, 제2 전압(EVSS)은 제2 전압공급라인(PLB)을 통해 발광소자(ED)로 공급된다. 센싱 트랜지스터(Tsw2)는 센싱제어라인(SCL)을 통해 공급되는 센신제어신호(SS)에 의해 턴온 또는 턴오프되며, 센싱라인(SL)은 센싱 트랜지스터(Tsw2)에 연결될 수 있다. 기준전압(Vref)은 센싱라인(SL)을 통해 픽셀(110)로 공급될 수 있으며, 구동 트랜지스터(Tdr)의 특성변화와 관련된 센싱신호는 센싱 트랜지스터(Tsw2)를 통해 센싱라인(SL)으로 전송될 수 있다.
본 발명에 적용되는 발광표시패널은 도 2에 도시된 바와 같은 구조로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명에 적용되는 발광표시패널은 도 2에 도시된 구조 이외에도 다양한 형태로 변경될 수 있다.
발광표시패널(100)에는 픽셀(110)들이 형성되는 픽셀 영역을 형성될 수 있다. 그리고, 픽셀 영역의 픽셀(110)에 구비되는 픽셀구동회로(PDC)에 각종 신호들을 공급하기 위한 신호라인들이 발광표시패널(100)이 형성되어 있다.
예를 들어, 픽셀(110)을 포함하는 발광표시패널에서, 신호라인들은 게이트 라인(GL), 데이터 라인(DL), 센싱제어라인(SCL), 제1 전압공급라인(PLA), 제2 전압공급라인(PLB) 및 센싱라인(SL) 등을 포함할 수 있다.
데이터 드라이버(300)는 발광표시패널(100)에 부착되는 칩온필름에 구비될 수 있다. 그리고, 데이터 드라이버 (300)는 제어부(400)가 구비되어 있는 메인 기판에도 연결될 수 있다. 칩온필름에는 제어부(400) 및 데이터 드라이버(300)와 발광표시패널(100)을 전기적으로 연결시켜주는 라인들이 구비될 수 있다. 그리고, 라인들은 메인 기판과 발광표시패널(100)에 구비되어 있는 패드들과 전기적으로 연결되어 있다. 메인 기판은 외부 시스템이 장착되어 있는 외부 기판과 전기적으로 연결된다.
데이터 드라이버(300)는 발광표시패널(100)에 직접 장착된 후 메인 기판과 전기적으로 연결될 수도 있다.
그러나, 데이터 드라이버(300)는 제어부(400)와 함께 하나의 집적회로로 형성될 수 있닥. 그리고, 집적회로는 칩온필름에 구비되거나, 발광표시패널(100)에 직접 장착될 수도 있다.
외부 시스템은 상기 제어부(400) 및 전자장치를 구동하는 기능을 수행한다. 예를 들어, 전자장치가 스마트폰인 경우, 외부 시스템은 무선 통신망을 통해 각종 음성정보, 영상정보 및 문자정보 등을 수신할 수 있다. 그리고, 외부 시스템은 수신된 영상정보를 제어부(400)로 전송한다. 영상정보는 입력 영상데이터들이 될 수 있다.
데이터 드라이버(300)는 발광표시패널에 구비된 구동 트랜지스터(Tdr)의 특성변화와 관련된 센싱신호를 발광표시패널로부터 수신하여 제어부(400)로 전송할 수도 있다.
게이트 드라이버(200)는 집적회로(Integrated Circuit)로 구성된 후 비표시영역(130)에 장착될 수도 있다. 또는, 게이트 드라이버(200)는 비표시영역(130)에 게이트 인 패널(GIP: Gate In Panel) 방식을 이용하여 직접 내장될 수도 있다. 게이트 인 패널 방식을 이용하는 경우, 게이트 드라이버(200)를 구성하는 트랜지스터들은 표시영역(120)의 각 픽셀(110)들에 구비되는 트랜지스터들과 동일한 공정을 통해 비표시영역(130)에 구비될 수 있다.
게이트 드라이버(200)에서 생성된 게이트 펄스가 픽셀(110)에 구비된 스위칭 트랜지스터(Tsw1 또는 Tsw)의 게이트로 공급될 때, 스위칭 트랜지스터는 턴온된다. 그리고, 스위칭 트랜지스터가 턴온 됨에 따라, 픽셀에서 광이 출력될 수 있다. 게이트 오프 신호가 스위칭 트랜지스터(Tsw1 또는 Tsw)로 공급될 때, 스위칭 트랜지스터는 턴오프될 수 있다. 그리고, 스위칭 트랜지스터가 턴 오프됨에 따라, 픽셀에서는 광이 출력되지 않는다. 게이트 라인(GL)으로 공급되는 게이트 신호(GS)는 게이트 펄스 및 게이트 오프 신호를 포함할 수 있다.
제어부(400)는 외부 시스템으로부터 전송되어온 타이밍 동기신호를 이용하여 외부 시스템으로부터 전송되어온 입력 영상데이터들을 재정렬하고, 재정렬된 영상데이터(Data)들을 데이터 드라이버(300)로 공급하기 위한 데이터 정렬부, 타이밍 동기신호를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하기 위한 제어신호 생성부, 타이밍 동기신호와 외부 시스템으로부터 전송된 입력 영상데이터들을 수신하여 데이터 정렬부와 제어신호 생성부로 전송하기 위한 입력부, 및 데이터 정렬부에서 생성된 영상데이터(Data)들과 제어신호 생성부에서 생성된 제어신호들(DCS, GCS)을 데이터 드라이버(300) 또는 게이트 드라이버(200)로 출력하기 위한 출력부를 포함할 수 있다.
제어부(400)는 발광표시패널(100)에 내장될 수 있다. 또는, 제어부(400)는 발광표시패널(100)에 부착될 수 있다. 제어부(400)는 터치패널을 통해 수신된 터치감지신호들을 분석하여, 터치여부 및 터치위치를 감지하는 기능을 수행할 수도 있다.
이하에서는, 도 2에 도시된 바와 같이, 다양한 형태의 발광표시패널 중에서 발광소자(ED)를 포함하는 발광표시패널이 본 발명에 따른 발광표시패널의 일예로서 설명된다.
도 3은 본 발명에 따른 발광표시패널의 네 개의 픽셀들을 나타낸 예시도이고, 도 4a는 도 3에 도시된 픽셀들에 구비되는 제1 패널전극들을 나타낸 예시도이고, 도 4b는 도 3에 도시된 픽셀들에 구비되는 제2 패널전극들을 나타낸 예시도이고, 도 5는 도 3에 도시된 픽셀들에 구비되는 제3 패널전극들을 나타낸 예시도이고, 그리고 도 6은 도 3에 도시된 픽셀들에 구비되는 격벽들을 나타낸 예시도이다. 또한, 도 7은 본 발명에 따른 발광표시패널에 구비되는 캐소드 전극을 나타낸 예시도이고, 도 8은 본 발명에 따른 발광표시패널에 구비되는 두 개의 픽셀들을 개략적으로 나타낸 예시도이며, 그리고 도 9는 도 3 및 도 8에 도시된 I-I'라인을 따라 절단된 단면을 나타낸 예시도이다.
본 발명에 따른 발광표시패널은, 도 3 내지 도 9에 도시된 바와 같이, 기판(101), 기판(101)상에 있되며 기판(101)의 제1 방향을 따라 배치되는 제1 신호라인(L1), 기판(101)상에 있으며 제1 신호라인(L1)을 커버하는 제1 절연막(102), 제1 절연막(102)을 커버하는 제2 절연막(103), 제2 절연막(103)상에 있으며 제1 절연막(102)상에 배치된 구동 트랜지스터(Tdr)와 전기적으로 연결되며, 각 픽셀별로 패턴화되어 있는 애노드 전극(AE), 제1 신호라인(L1)과 중첩되도록 제2 절연막(103)상에 있으며 애노드 전극(AE)의 끝단을 커버하는 뱅크(104), 뱅크(104)의 제1 측에 배치된 애노드 전극(AE) 상에 있는 제1 발광층(EL1), 뱅크의 제2측에 배치된 애노드 전극(AE) 상에 있는 제2 발광층(EL2), 제1 발광층(EL1) 상에 있는 제1 캐소드 전극(CE1), 및 제2 발광층(EL2) 상에 있는 제2 캐소드 전극(CE2)을 포함할 수 있다. 제1 캐소드 전극(CE1)과 제2 캐소드 전극(CE2)은 상기 뱅크(104)의 상면에서 서로 분리되어 배치될 수 있다.
본 발명에 따른 발광표시패널은 복수의 픽셀(110)들을 포함할 수 있다. 도 3을 참조하면, 발광표시패널은 단위픽셀을 형성하는 네 개의 픽셀들, 즉, 적색(R)을 표현하는 적색픽셀, 청색(B)을 표현하는 청색픽셀, 백색(W)을 표현하는 백색픽셀, 및 녹색(G)을 표현하는 녹색픽셀이 도시되어 있다.
각각의 픽셀은, 픽셀구동회로(PDC) 및 발광부(EU)를 포함할 수 있다. 도2를 참조하면, 도 3에 도시된 픽셀들 각각의 픽셀구동회로(PDC)에는 스위칭 트랜지스터(Tsw1), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)가 포함될 수 있다. 이 경우, 발광부(EU)는 발광소자(ED)로 형성될 수 있다. 그리고, 발광소자(ED)는 유기발광다이오드로 형성될 수 있다. 그러나, 이에 한정되지는 않는다. 예를 들어, 발광소자(ED)는 무기발광다이오드로 형성될 수 있다.
픽셀들 각각에는 픽셀구동회로(PDC)에 각종 신호들을 공급하는 신호라인들이 형성된다. 예를 들어, 발광표시패널에는 데이터 라인(DL), 게이트 라인(GL), 제1 구동전압라인(PLA), 센싱라인(SL) 및 센싱제어라인(SCL) 등이 구비될 수 있다.
제1 신호라인(L1)은 발광표시패널(100)의 제1 방향(예를 들어, 세로 방향)을 따라 발광표시패널(100)에 구비되는 신호라인들 중 어느 하나가 될 수 있다. 예를 들어, 데이터 라인(DL), 제1 구동전압라인(PLA) 및 센싱라인(SL) 각각은 제1 신호라인(L1)이 될 수 있다.
또한, 제2 신호라인(L2)은 발광표시패널(100)의 제2 방향(제1 방향과 다른 방향)을 따라 발광표시패널(100)에 구비되는 신호라인들 중 어느 하나가 될 수 있다. 제2 방향은 제1 방향에 수직한 가로 방향일 수 있다. 예를 들어, 게이트 라인(GL) 및 센싱제어라인(SCL) 각각은 제2 신호라인(L2)이 될 수 있다.
본 발명은, 제1 신호라인(L1) 및 캐소드 전극(CE)이 중첩되는 영역에서, 캐소드 전극(CE)이 패턴화되어 있다는 특징을 가지고 있다.
캐소드 전극(CE)과 중첩되는 제1 신호라인들 중, 중첩에 의해 가장 큰 영향을 받는 라인은 데이터 라인(DL)이 될 수 있다. 데이터 라인(DL)이 캐소드 전극(CE)과 중첩됨에 따라, 데이터 라인(DL)과 캐소드 전극(CE) 사이에서 기생 캐패시턴스가 발생될 수 있다. 그리고 발생된 기생 캐패시턴스에 의해, 데이터 라인(DL)과 캐소드 전극(CE)에서 저항-캐패시터 로드(RC Load)가 발생될 수 있다. 따라서, 발광표시패널(100)에 화질 불량이 발생될 수 있다.
이하에서는, 데이터 라인(DL), 제1 구동전압라인(PLA) 및 센싱라인(SL) 중에서 제1 신호라인(L1)이 데이터 라인(DL)인 일예로서 설명된다.
기판(101)은 유리기판 또는 플라스틱 기판이 될 수 있으며, 이 외에도, 다양한 종류의 필름으로 형성될 수 있다.
기판(101)에는, 도 4a에 도시된 바와 같이, 제1 패널전극들이 형성될 수 있다. 제1 패널전극들 중 일부는 제1 신호라인(L1)으로 이용되는 데이터 라인(DL)이 될 수 있다. 도 4a에는 제1 패널전극들 중 하나인 제1 신호라인(L1)이 도시되어 있으며, 제1 신호라인(L1)은 데이터 라인(DL)이 될 수 있다.
데이터 드라이버(300)로부터 생성된 데이터 전압(Vdata)이 데이터 라인(DL)으로 공급된다. 데이터 전압(Vdata)은 픽셀구동회로에 구비된 트랜지스터로 공급될 수 있다. 예를 들어, 데이터 전압(Vdata)은 도 2에 도시된 스위칭 트랜지스터(Tsw1)로 공급될 수 있다.
제1 신호라인(L1)은 기판(101)의 제1 방향을 따라 형성될 수 있다. 예를 들어, 제1 신호라인 (L1)은 도 1에 도시된 발광표시패널의 세로 방향을 따라 구비될 수 있다.
제1 신호라인(L1)은 제1 절연막(102)에 의해 커버된다.
제1 절연막(102)은 제1 신호라인(L1)과 접촉하는 버퍼 및 버퍼를 커버하는 게이트 절연막을 포함할 수 있다.
버퍼는 기판(101) 상에 형성될 수 있으며, 기판(101)의 표시 영역 전체에 형성될 수 있다.
게이트 절연막은 버퍼의 상면에 배치될 수 있다. 게이트 절연막은 픽셀구동회로(PDC)에 구비되는 구동 트랜지스터(Tdr)를 형성하는 액티브와 게이트 전극을 절연시키는 기능을 수행할 수 있다. 게이트 절연막은 버퍼 상에 배치되는 액티브를 커버하도록 구비될 수 있다. 그리고, 게이트 절연막 상에는 구동 트랜지스터(Tdr)를 형성하는 게이트 전극이 형성될 수 있다.
버퍼는 적어도 하나의 무기막 또는 적어도 하나의 유기막으로 형성될 수 있다. 또는, 버퍼는적어도 하나의 무기막과 적어도 하나의 유기막이 적층되어 형성될 수도 있다.
게이트 절연막은 적어도 하나의 무기막 또는 적어도 하나의 유기막으로 형성될 수 있다. 또는, 게이트 절연막은, 적어도 하나의 무기막과 적어도 하나의 유기막이 적층되어 형성될 수도 있다. 제1 절연막(102) 상에는 도 4b에 도시된 바와 같이, 제2 패널전극들이 형성될 수 있다. 제2 패널전극은 제2 신호라인(L2)이 될 수 있으며, 제2 신호라인(L2)은 게이트 라인(GL) 또는 센싱제어라인(SCL)이 될 수 있다.
제2 절연막(103)은 제1 절연막(102) 및 제2 패널전극들을 커버하도록 형성될 수 있다.
제2 절연막(103)은 제2 패널라인들을 다른 금속라인들과 절연시키기 위한 보호막 및 보호막의 상면을 평탄하게 하기 위한 평탄막을 포함할 수 있다.
예를 들어, 제1 절연막(102)과 제2 절연막(103) 사이에는 픽셀구동회로(PDC)를 형성하는 다양한 종류의 트랜지스터들 및 신호라인들이 구비될 수 있다. 이 경우, 다양한 종류의 트랜지스터들 및 신호라인들의 높이는 다를 수 있으며, 트랜지스터들 및 신호라인들이 구비된 영역과 구비되지 않은 영역의 높이도 다를 수 있다.
이러한 높이 차이에 의해, 트랜지스터들 및 신호라인들에 의해 형성되는 상면은 평평하지 않다. 따라서, 트랜지스터들 및 신호라인들을 커버하는 보호막의 상면 역시 평평하지 않다.
평탄막은 평평하지 않은 보호막의 상면에 의해 발생되는 단차를 보완하여 평탄화시키는 기능을 수행한다. 평탄막은 보호막 보다 큰 높이로 형성될 수 있다.
보호막은 적어도 하나의 무기막으로 형성될 수 있다.
평탄막은 적어도 하나의 유기막으로 형성될 수 있다. 또는 평탄막은 적어도 하나의 무기막과 적어도 하나의 유기막으로 형성될 수도 있다.
제2 절연막(103) 상에는, 도 5에 도시된 바와 같이, 제3 패널전극들이 형성될 수 있다. 제3 패널전극들 중 일부는 발광부(EU)를 형성하는 애노드 전극(AE)을 형성할 수 있다.
예를 들어, 애노드 전극(AE)은 제2 절연막(103)상에 형성될 수 있다. 또한, 애노드 전극(AE)은 기판상에 배치된 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있다. 그리고,애노드 전극(AE)은 각 픽셀별로 패턴화되어 형성될 수 있다.
애노드 전극(AE)은 발광소자(ED)를 구성하는 두 개의 전극들 중 어느 하나가 될 수 있다. 예를 들어, 발광소자(ED)가 유기발광 다이오드인 경우, 유기발광 다이오드는 제1 픽셀전극, 제1 픽셀전극의 상부면에 구비되는 발광층, 및 발광층의 상단에 구비되는 제2 픽셀전극을 포함할 수 있다. 제1 픽셀전극은 애노드 전극(AE)이 될 수 있으며, 제2 픽셀전극은 캐소드 전극(CE)이 될 수 있다. 이 경우, 애노드 전극(AE)은 구동 트랜지스터(Tdr)와 연결된다.
제2 절연막(103)상에 배치된 애노드 전극(AE)은 제1 절연막(102)상에 배치된 트랜지스터와 전기적으로 연결될 수 있다. 예를 들어, 애노드 전극 (AE)은 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있다.
애노드 전극(AE)은 ITO 및 IZO와 같은 투명전극으로 형성될 수도 있고, 구리(Cu)와 같은 불투명 전극으로 형성될 수 있다. 또는, 애노드 전극(AE)은 투명전극과 불투명 전극이 적층되어 형성될 수도 있다.
애노드 전극(AE)은 광이 출력되는 개구부를 형성하는 뱅크(104)에 의해 커버될 수 있다.
뱅크(104)는 상기 제2 절연막(103)상에 배치되며, 제1 신호라인(L1)과 중첩할 수 있다. 예를 들어, 뱅크 (104)는 제2 절연막(103)을 사이에 두고서 제1 신호라인(L1)과 중첩할 수 있다. 도 8에 도시된 바와 같이, 뱅크(104)는 애노드 전극(AE)의 끝단을 커버한다.
뱅크(104)는 애노드 전극(AE)의 끝단들을 커버하고 있으며, 애노드 전극(AE)의 상면이 노출되도록 오프닝 영역을 포함할 수 있다. 또한, 뱅크(104)는 기판(101)의 표시 영역에 배치될 수 있다. 그리고, 뱅크(104)는 표시 영역의 전체에 형성될 수 있다. 뱅크(104)는 인접되어 있는 픽셀들 사이에서 광이 중첩되는 현상을 방지할 수 있다.
뱅크(104)는 적어도 하나의 무기막 또는 적어도 하나의 유기막으로 형성될 수 있다. 또는, 뱅크(104)는 적어도 하나의 무기막과 적어도 하나의 유기막이 적층되어 형성될 수도 있다.
뱅크(104)를 기준으로, 뱅크(104)의 제1 측에 구비된 애노드 전극(AE) 상에는 제1 발광층(EL1)이 구비될 수 있다. 그리고, 뱅크(104)를 기준으로, 뱅크(104)의 제2측에 구비된 애노드 전극(AE) 상에는 제2 발광층(EL2)이 구비될 수 있다. 뱅크(104)의 제1 측은 뱅크(104)의 좌측일 수 있으며, 뱅크(104)의 제2 측은 뱅크(104)의 우측일 수 있다.
예를 들어, 도 9를 참조하면, 제1 발광층(EL1)은 뱅크(104)의 좌측에 구비되며, 제2 발광층(EL2)은 뱅크(104)의 우측에 구비될 수 있다.
제1 발광층(EL1) 및 제2 발광층(EL2)은 동일한 물질로 형성될 수 있다. 제1 발광층(EL1) 및 제2 발광층(EL2) 각각은, 유기 발광층, 무기 발광층 및 양자점 발광층 중 어느 하나를 포함할 수 있다. 또는, 제1 발광층(EL1) 및 제2 발광층(EL2) 각각은 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
제1 발광층(EL1) 상에는 제1 캐소드 전극(CE1)이 구비되며, 제2 발광층(EL2) 상에는 제2 캐소드 전극(CE2)이 구비될 수 있다.
제1 캐소드 전극(CE1) 및 제2 캐소드 전극(CE2)은 동일한 물질로 형성될 수 있다예를 들어, 제1 캐소드 전극(CE1) 및 제2 캐소드 전극(CE2) 각각은 ITO 및 IZO와 같은 투명전극으로 형성될 수도 있고, 구리(Cu)와 같은 불투명 전극으로 형성될 수 있다. 또는, 제1 캐소드 전극(CE1) 및 제2 캐소드 전극(CE2)은 투명전극과 불투명 전극의 적층 구조로 형성될 수도 있다.
본 발명에서, 제1 캐소드 전극(CE1)과 제2 캐소드 전극(CE2)은 뱅크(104) 상에서 서로 분리되어 형성된다.
뱅크의 상면에는, 도 6, 도 8 및 도 9에 도시된 바와 같이, 제1 신호라인(L1)과 중첩되도록 격벽(105)이 더 구비될 수 있다. 제1 발광층(EL1) 및 제1 캐소드 전극(CE1)과, 제2 발광층(EL2) 및 제2 캐소드 전극(CE2)은 뱅크(104)의 상면에서 격벽(105)에 의해 서로 분리된다.
따라서, 뱅크(104)의 상면 중, 제1 신호라인(L1)과 중첩되는 영역에는, 캐소드 전극(CE)이 구비되지 않는다. 도 9를 참조하면, 제1 캐소드 전극(CE1)과 제2 캐소드 전극(CE2)은 제1 신호라인(L1)과 중첩하지 않도록 뱅크(104) 상에서 이격되어 배치될 수 있다.
이에 따라, 뱅크(104)의 상면 중, 제1 신호라인(L1)과 중첩되는 영역에서는 제1 신호라인(L1)과 캐소드 전극(CE)의 중첩에 의한 기생 캐패시턴스가 발생되지 않는다. 따라서, 제1 신호라인(L1)인 데이터 라인(DL)을 따라 전송되는 데이터 전압(Vdata) 또는 캐소드 전극(CE)을 따라 전송되는 캐소드 전압의 RC Load가 감소될 수 있다. 캐소드 전압은 제2 전압공급라인(PLB)을 통해 발광소자(ED)로 공급되는 제2 전압(EVSS)이 될 수 있다.
캐소드 전극(CE)은 제1 신호라인(L1)과 중첩되지 않도록 뱅크(104)의 상면에서 이격되어 배치되므로, 본 발명에 따른 발광표시패널에서의 데이터 라인(DL) 또는 캐소드 전극(CE) 의 RC Load는 제1 신호라인(L1)과 캐소드 전극이 중첩하는 종래의 표시패널에서의 데이터 라인(DL) 또는 캐소드 전극(CE) 의 RC Load 보다 감소될 수 있다. 이에 따라, 본 발명에서는 RC Load에 의한 발광표시패널의 화질 불량이 감소될 수 있다.
부연하여 설명하면, 고해상도 및 마스크 감소(Mask Reduction)에 따른 RC Load의 증가로 인해, 종래의 표시패널에서는 충전율 저하가 발생될 수 있다. 이에 따라, 종래의 표시패널에서는 RC Load의 증가로 인한 화질 불량이 발생된다.
예를 들어, 뱅크(104)의 상면에 구비된 캐소드 전극(CE) 및 캐소드 전극(CE)과 중첩되는 데이터 라인(DL) 사이에서 발생되는 기생 캐패시턴스에 의해 RC Load가 증가하게 된다. 이를 방지하기 위해서는, 데이터 라인과 캐소드 전극이 중첩하는 영역이 감소되어야 한다.
따라서, 본 발명에서는, 뱅크(104)의 상면 중, 제1 신호라인(L1)과 중첩되는 영역에는, 캐소드 전극(CE)이 구비되지 않는다. 예를 들어, 캐소드 전극(CE)은, 제1 신호라인 (L1)과 중첩하지 않도록, 뱅크 (104)의 상면에서 서로 이격하도록 배치될 수 있다.
또한, 본 발명에서는, 뱅크(104)의 상면 중, 제1 신호라인(L1)과 중첩되는 영역에서, 격벽(105)에 의해, 발광층이 분리될 수 있다. 예를 들어, 뱅크 (104) 상에서 제1 신호라인(L1)과 중첩하도록 배치된 격벽(105)에 의해 발광층이 이격하도록 배치될 수 있다. 도 9를 참조하면, 발광층은 뱅크(104)의 제1 측에 구비된 애노드 전극(AE) 상에 구비되는 제1 발광층(EL1) 및 뱅크(104)의 제2 측에 구비된 애노드 전극(AE) 상에 구비되는 제2 발광층(EL2)은 격벽(105)에 의해 서로 분리된다.
따라서, 제1 발광층(EL1)에서 제2 발광층(EL2)으로 유입되는 누설전류는 발생되지 않는다. 또한, 제2 발광층(EL2)에서 제1 발광층(EL1)으로 유입되는 누설전류 역시 발생되지 않는다. 본 발명에서는 발광층을 통해 인접된 픽셀로 유입되는 누설전류가 발생되지 않는다. 이에 따라, 각 픽셀에서 출력되는 광의 밝기 등은 인접된 픽셀에 의해 영향을 받지 않는다.
도 9를 참조하면, 제1 캐소드 전극(CE1), 격벽(105) 중 제1 측에 구비된 제1 측면, 격벽(105) 중 제2 측에 구비된 제2 측면, 제1 캐소드 전극(CE1)과 격벽(105) 사이로 노출된 뱅크(104)의 상부면, 제2 캐소드 전극(CE2)과 격벽(105) 사이에 노출된 뱅크(104)의 상부면, 및 제2 캐소드 전극(CE2)은 제3 절연막(106)에 의해 커버될 수 있다.
이 경우, 격벽(105)의 제1 측면의 상단, 격벽(105)의 제2 측면의 상단 및 격벽(105)의 상부면에는 제3 절연막(106)이 형성되지 않을 수 있다. 따라서, 격벽(105)의 제1 측면의 상단, 격벽(105)의 제2 측면의 상단 및 격벽(105)의 상부면은 제3 절연막(106)에 의해 커버되지 않는다.
격벽(105)의 상부면의 폭은 격벽(105)의 하부면의 폭보다 크게 형성될 수 있다. 격벽(105)의 상부면의 폭이 격벽(105)의 하부면의 폭보다 크게 형성되면, 제1 측에 제1 발광층(EL1) 및 제1 캐소드 전극(CE1)이 격벽(105)에 의하여 제2 측에 구비된 제2 발광층(EL2) 및 제2 캐소드 전극(CE2)과 쉽게 분리될 수 있다.
제3 절연막(106)은 봉지막(107)에 의해 커버될 수 있다. 봉지막(107)은, 도 9에 도시된 바와 같이, 제3 절연막(106) 중 격벽(105)의 제1 측면의 상단 영역, 제2 측면의 상단 영역 및 격벽(105)의 상부면이 노출되도록 형성될 수 있다. 그리고, 봉지막은 (107)은 제3 절연막(106)을 커버할 수 있다. 이러한 형태는, 발광표시패널의 제조 공정에서, 제3 절연막(106)과 봉지막(107)이 동시에 식각됨에 따라 형성될 수 있다. 이에 대해서는, 도 10a 내지 도 10f를 참조한 제조 방법의 설명에서 설명된다.
제3 절연막(106), 봉지막(107) 및 격벽(105)은 제4 절연막(108)에 의해 커버될 수 있다.
제3 절연막(106), 봉지막(107) 및 제4 절연막(108) 각각은, 적어도 하나의 무기막 또는 적어도 하나의 유기막으로 형성될 수 있다. 또는, 적어도 하나의 무기막과 적어도 하나의 유기막의 적층 구조 형성될 수도 있다.
격벽(105)은, 도 6 및 도 8에 도시된 바와 같이, 제1 방향을 따라 연장될 수 있다. 도 6은 도 3에 도시된 픽셀들에 구비되는 격벽들을 나타낸다.
캐소드 전극(CE)은 격벽(105)과 이격하도록 형성될 수 있다. . 예를 들어, 제1 캐소드 전극(CE1)은 뱅크 (104)의 상부면에서 격벽(105)의 제1 측면과 이격하도록 배치된다. 따라서, 제1 캐소드 전극(CE1)과 격벽(105)의 제1 측면 사이에 위치하는 뱅크(104)의 상부면은 노출될 수 있다. 그리고, 노출된 뱅크(104)의 상부면은 제3 절연막(106)에 의해 커버된다. 제2 캐소드 전극(CE2)은 뱅크(102)의 상부면에서 격벽(105)의 제2 측면과 이격하도록 배치된다. 따라서, 제2 캐소드 전극(CE2)과 격벽(105)의 제2 측면 사이에 위치하는 뱅크(104)의 상부며은 노출될 수 있다. 그리고, 노출된 뱅크(104)의 상부면은 제3 절연막(106)에 의해 커버된다. 따라서, 도 7에 도시된 바와 같이, 발광표시패널의 표시 영역 전체에 구비되는 캐소드 전극(CE)은 뱅크 (104) 상에서 서로 이격하도록 패터닝될 수 있다. 예를 들어, 기판의 표시 영역에 형성되는 캐소드 전극(CE)은 뱅크(104)에 배치된 격벽 (105)을 기준으로 서로 이격하도록 패터닝될 수 있다.
도 7에 도시된 바와 같이, 캐소드 전극(CE)에서 격벽(105)에 대응되는 영역에는 캐소드 전극 홀(HCE)이 형성될 수 있다. 그리고, 캐소드 전극 홀(HCE)은 격벽(105)과 중첩된다.
격벽(105)은 제1 신호라인(L1)과 중첩할 수 있다. 예를 들어, 격벽 (105)은 데이터 라인(DL)과 중첩할 수 있다. 따라서, 캐소드 전극 홀(HCE)은 데이터 라인(DL)과도 중첩할 수 있다.
도 10a 내지 도 10f는 도 9에 도시된 발광표시패널의 제조 방법을 설명하기 위한 예시도들이다. 이하의 설명 중, 도 1 내지 도 9를 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
도 10a에 도시된 바와 같이, 기판(101)에는 제1 신호라인(L1), 즉, 데이터 라인(DL)이 구비되고, 제1 신호라인(L1)은 제1 절연막(102)에 의해 커버되고, 제1 절연막(102)은 제2 절연막(103)에 의해 커버되고, 제2 절연막(103)에는 애노드 전극(AE)이 패턴화되며, 애노드 전극(AE)의 끝단들은 뱅크(104)에 의해 커버된다.
뱅크(104)는 제1 신호라인(L1)과 중첩되도록 제2 절연막(103)에 형성된다.
뱅크(104)의 상부면 중 제1 신호라인(L1)과 중첩되는 영역에는 격벽(105)이 형성된다.
다음, 애노드 전극(AE)들, 뱅크(104) 및 격벽(105)을 커버하도록, 제1 발광층(EL1) 및 제2 발광층(EL2)을 형성하는 발광층 물질이 기판(101)의 전체면에 구비된다.
이 경우, 상기에서 설명된 바와 같이, 격벽(105)의 상부면의 폭이 격벽(105)의 하부면의 폭보다 크게 형성되어 있기 때문에, 도 10b에 도시된 바와 같이, 격벽(105)의 상부면에 구비된 발광층 물질과 뱅크(104)의 상부면에 구비된 발광층 물질은 서로 분리될 수 있다. 이에 따라, 격벽(105)을 사이에 두고 이격된 제1 발광층(EL1) 및 제2 발광층(EL2)이 형성된다.
발광층 물질의 상부면 전체에는 제1 캐소드 전극(CE1) 및 제2 캐소드 전극(CE2)을 형성하는 캐소드 금속이 구비된다.
이 경우, 발광층 물질에 대해 설명된 원리와 마찬가지로, 도 10b에 도시된 바와 같이, 격벽(105)의 상부면에 구비된 캐소드 금속과 뱅크(104)의 상부면에 구비된 캐소드 금속은 서로 분리될 수 있다. 이에 따라, 격벽(105)을 사이에 두고 이격된 제1 캐소드 전극(CE1) 및 제2 발광층(EL2)이 형성된다.
다음, 도 10c에 도시된 바와 같이, 제1 캐소드 전극(CE1), 격벽(105), 제1 캐소드 전극(CE1)과 격벽(105) 사이로 노출된 뱅크(104)의 상부면, 제2 캐소드 전극(CE2)과 격벽(105) 사이에 노출된 뱅크(104)의 상부면 및 제2 캐소드 전극(CE2)은 제3 절연막(106)에 의해 커버된다.
다음, 도 10d에 도시된 바와 같이, 제3 절연막(106)은 봉지막(107)에 의해 커버된다.
다음, 도 10e에 도시된 바와 같이, 마스크 및 드라이 에칭을 이용한 제1 식각 공정에 의해, 봉지막(107)의 일부가 식각되어, 격벽(105)의 상부면에 구비된 제3 절연막(106)이 노출될 수 있다. 제1 식각 공정에는 하프톤 마스크가 이용될 수 있다.
다음, 도 10f에 도시된 바와 같이, 마스크 및 드라이 에칭을 이용한 제2 식각 공정에 의해, 격벽(105)의 상부면, 격벽(105)의 제1 측면의 상단 및 격벽(105)의 제2 측면의 상단에 구비된 제3 절연막(106)이 식각될 수 있으며, 봉지막(107)의 상부면 역시 식각될 수 있다. 제2 식각 공정에는 하프톤 마스크가 이용될 수 있다.
제2 식각 공정에 의해, 도 9 및 도 10f에 도시된 바와 같이, 제3 절연막(106) 중 격벽(105)의 제1 측면 및 제2 측면에 구비된 영역이 봉지막(107)에 의해 노출된 형태가 형성될 수 있다.
마지막으로, 제3 절연막(106), 봉지막(107) 및 격벽(105)이 제4 절연막(108)에 의해 커버됨에 따라, 도 9에 도시된 바와 같은 단면을 갖는 발광표시패널이 제조될 수 있다.
도 11은 본 발명에 따른 또 다른 발광표시패널의 단면을 나타낸 예시도이며, 특히, 도 11은 본 발명에 따른 또 다른 발광표시패널을 도 3의 I-I'라인 또는 도 8의 I-I'라인에 대응되는 방향으로 절단시킨 단면을 나타낸다. 이하의 설명 중, 도 1 내지 도 10f를 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
본 발명에 따른 발광표시패널은 도 1 내지 도 10f를 참조하여 설명된 바와 같이, 기판(101), 기판(101)에 구비되며, 기판의 제1 방향을 따라 구비되는 제1 신호라인(L1), 기판(101)에 구비되어, 제1 신호라인(L1)을 커버하는 제1 절연막(102), 제1 절연막(102)을 커버하는 제2 절연막(103), 제2 절연막(103)에 구비되고, 제1 절연막(102)에 구비되는 구동 트랜지스터(Tdr)와 전기적으로 연결되며, 각 픽셀별로 패턴화되어 있는 애노드 전극(AE), 제1 신호라인(L1)과 중첩되도록 제2 절연막(103)에 구비되며, 애노드 전극(AE)의 끝단을 커버하는 뱅크(104), 뱅크(104)를 기준으로, 뱅크(104)의 제1 측에 구비된 애노드 전극(AE) 상에 구비되는 제1 발광층(EL1), 뱅크(104)를 기준으로, 뱅크(104)의 제2측에 구비된 애노드 전극(AE) 상에 구비되는 제2 발광층(EL2), 제1 발광층(EL1) 상에 구비되는 제1 캐소드 전극(CE1) 및 제2 발광층(EL2) 상에 구비되는 제2 캐소드 전극(CE2)을 포함한다.
이 경우, 제1 캐소드 전극(CE1)과 제2 캐소드 전극(CE2)은 도 9 및 도 11에 도시된 바와 같이, 상기 뱅크의 상부면에서 서로 분리되어 있다.
제1 발광층(EL1) 및 제1 캐소드 전극(CE1)과, 제2 발광층(EL2) 및 제2 캐소드 전극(CE2) 역시, 도 9 및 도 11에 도시된 바와 같이, 뱅크(104)의 상부면에서 서로 분리되어 있다.
제1 캐소드 전극(CE1)과 제2 캐소드 전극(CE2)은 제3 절연막(106)에 의해 커버된다. 제3 절연막(106)은 적어도 하나의 무기막 또는 적어도 하나의 유기막으로 형성될 수 있으며, 적어도 하나의 무기막과 적어도 하나의 유기막으로 형성될 수도 있다. 제3 절연막(106)은 도 9 및 도 11에 도시된 바와 같이, 뱅크(104)의 상부면에서 서로 분리되어 있다.
제3 절연막(106)은 봉지막(107)에 의해 커버된다. 봉지막(107)은 적어도 하나의 무기막 또는 적어도 하나의 유기막으로 형성될 수 있으며, 적어도 하나의 무기막과 적어도 하나의 유기막으로 형성될 수도 있다. 봉지막(107)은 도 9 및 도 11에 도시된 바와 같이, 뱅크(104)의 상부면에서 서로 분리되어 있다.
따라서, 뱅크(104)의 상부면에는 도 11에 도시된 바와 같이, 서로 분리되어 있는 봉지막(107), 서로 분리되어 있는 제3 절연막(106), 제1 캐소드 전극(CE1), 제2 캐소드 전극(CE2), 제1 발광층(EL1) 및 제2 발광층(EL2)에 의해, 분리홀(DH)이 형성된다.
이 경우, 뱅크(104)의 상부면 중 봉지막(107)에 의해 노출된 노출면 및 봉지막(107)은 제4 절연막(108)에 의해 커버된다.
즉, 제4 절연막(108)은 봉지막(107)의 상부면 및 분리홀(DH)을 커버한다. 특히, 제4 절연막(108)은 분리홀(DH)에 노출되어 있는 면들, 예를 들어, 뱅크(104)의 상부면 일부, 제1 발광층(EL1)의 측면, 제2 발광층(EL2)의 측면, 제1 캐소드 전극(CE1)의 측면, 제2 캐소드 전극(CE2)의 측면, 제3 절연막(106)의 측면 및 봉지막(107)의 측면을 커버한다.
부연하여 설명하면, 제4 절연막(108)은 기판(101)의 전체면에 구비된다.
제4 절연막(108)은 적어도 하나의 무기막 또는 적어도 하나의 유기막으로 형성될 수 있으며, 적어도 하나의 무기막과 적어도 하나의 유기막으로 형성될 수도 있다.
분리홀(DH)은 뱅크(104)의 하단에 구비된 제1 신호라인(L1)과 중첩되도록 형성된다.
제1 신호라인(L1)은 제1 방향을 따라 연장되어 있다. 따라서, 분리홀(DH)은, 제1 방향을 따라 연장될 수 있다.
또한, 캐소드 전극(CE)은 분리홀(DH)이 형성된 영역에는 형성되지 않는다. 따라서, 발광표시패널의 기판(101) 전체에 구비되는 캐소드 전극(CE)은, 도 7에 도시된 바와 같이, 패턴화될 수 있다.
즉, 캐소드 전극(CE)에서 분리홀(DH)에 대응되는 영역에는, 도 7에 도시된 바와 같이, 캐소드 전극 홀(HCE)이 형성되어 있으며, 따라서, 캐소드 전극 홀(HCE)은 분리홀(DH)과 중첩되어 있다.
또한, 분리홀(DH)은 제1 신호라인(L1), 즉, 데이터 라인(DL)과도 중첩되어 있기 때문에, 캐소드 전극 홀(HCE)은 데이터 라인(DL)과도 중첩되어 있다.
따라서, 뱅크(104)의 상부면 중, 제1 신호라인(L1)과 중첩되는 영역에는, 캐소드 전극(CE)이 구비되지 않는다.
이에 따라, 뱅크(104)의 상부면 중, 제1 신호라인(L1)과 중첩되는 영역에서는 제1 신호라인(L1)과 캐소드 전극(CE)의 중첩에 의한 기생 캐패시턴스가 발생되지 않으며, 따라서, 제1 신호라인(L1)인 데이터 라인(DL)을 따라 전송되는 데이터 전압(Vdata) 또는 캐소드 전극(CE)을 따라 전송되는 캐소드 전압의 RC Load가 감소될 수 있다.
즉, 뱅크(104)의 상부면 중, 제1 신호라인(L1)과 중첩되는 영역에서, 제1 신호라인(L1)은 캐소드 전극(CE)과 중첩되어 있지 않다. 따라서, 본 발명에 따른 발광표시패널에서의 데이터 라인(DL)과 캐소드 전극(CE) 각각에서의 RC Load는, 뱅크(104)의 상부면 중, 제1 신호라인(L1)과 중첩되는 영역에도 캐소드 전극이 형성되어 있는 종래의 표시패널에서의 데이터 라인(DL)과 캐소드 전극(CE) 각각에서의 RC Load 보다 감소될 수 있다. 이에 따라, 본 발명에서는 RC Load에 의한 화질 불량이 감소될 수 있다.
또한, 본 발명에서는, 뱅크(104)의 상부면 중, 제1 신호라인(L1)과 중첩되는 영역에서, 분리홀(DH)에 의해, 발광층이 분리되어 있다. 즉, 뱅크(104)의 제1 측에 구비된 애노드 전극(AE) 상에 구비되는 제1 발광층(EL1) 및 뱅크(104)의 제1 측에 구비된 애노드 전극(AE) 상에 구비되는 제2 발광층(EL2)은 분리홀(DH)에 의해 서로 분리되어 있다.
따라서, 제1 발광층(EL1)에서 제2 발광층(EL2)으로 전송되는 누설전류는 발생되지 않으며, 제2 발광층(EL2)에서 제1 발광층(EL1)으로 전송되는 누설전류 역시 발생되지 않는다. 즉, 본 발명에서는 발광층을 통해 인접된 픽셀로 전송되는 누설전류가 발생되지 않으며, 이에 따라, 각 픽셀에서 출력되는 광의 밝기 등은 인접된 픽셀에 의해 영향을 받지 않는다.
도 12a 내지 도 12d는 도 11에 도시된 발광표시패널의 제조 방법을 설명하기 위한 예시도들이다. 이하의 설명 중, 도 1 내지 도 11을 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
우선, 도 12a에 도시된 바와 같이, 기판(101)에는 제1 신호라인(L1), 즉, 데이터 라인(DL1)이 구비되고, 제1 신호라인(L1)은 제1 절연막(102)에 의해 커버되고, 제1 절연막(102)은 제2 절연막(103)에 의해 커버되고, 제2 절연막(103)에는 애노드 전극(AE)이 패턴화되며, 애노드 전극(AE)의 끝단들은 뱅크(104)에 의해 커버된다.
뱅크(104)는 제1 신호라인(L1)과 중첩되도록 제2 절연막(103)에 형성된다.
다음, 도 12b에 도시된 바와 같이, 애노드 전극(AE)들 및 뱅크(104)를 커버하도록, 제1 발광층(EL1) 및 제2 발광층(EL2)을 형성하는 발광층 물질(ELM)이 기판(101)의 전체면에 구비된다.
발광층 물질(ELM)의 상부면 전체에는 제1 캐소드 전극(CE1) 및 제2 캐소드 전극(CE2)을 형성하는 캐소드 금속(CM)이 구비된다.
캐소드 금속(CM)의 상부면 전체에는 제3 절연막(106)이 구비된다.
제3 절연막(106)의 상부면 전체에는 봉지막(107)이 구비된다.
다음, 도 12c에 도시된 바와 같이, 뱅크(104)의 상부면에 대응되는 봉지막(107)이 식각되어, 제3 절연막(106)이 노출된다.
다음, 도 12d에 도시된 바와 같이, 제3 절연막(106), 캐소드 금속(CM) 및 발광층 물질(ELM)이 드라이 에칭에 의해 식각되어, 분리홀(DH)이 형성되며, 이에 따라, 제1 발광층(EL1), 제2 발광층(EL2), 제1 캐소드 전극(CE1) 및 제2 캐소드 전극(CE2)이 형성된다. 또한, 제3 절연막(106) 및 봉지막(107) 역시, 분리홀(DH)을 통해 분리된다.
마지막으로, 제4 절연막(108)이 봉지막(107)의 상부면 및 분리홀(DH)을 커버함에 따라, 도 11에 도시된 바와 같은 단면을 갖는 발광표시패널이 제조될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 발광표시패널 200: 게이트 드라이버
300: 데이터 드라이버 400: 제어부

Claims (12)

  1. 기판;
    상기 기판에 배치되며, 상기 기판의 제1 방향을 따라 배치되는 제1 신호라인;
    상기 기판에 배치되어, 상기 제1 신호라인을 커버하는 제1 절연막;
    상기 제1 절연막을 커버하는 제2 절연막;
    상기 제2 절연막에 배치되고, 상기 제1 절연막에 배치되는 구동 트랜지스터와 전기적으로 연결되며, 각 픽셀별로 패턴화되어 있는 애노드 전극;
    상기 제1 신호라인과 중첩되도록 상기 제2 절연막에 배치되며, 상기 애노드 전극의 끝단을 커버하는 뱅크;
    상기 뱅크를 기준으로, 상기 뱅크의 제1 측에 배치된 애노드 전극 상에 배치되는 제1 발광층;
    상기 뱅크를 기준으로, 상기 뱅크의 제2측에 배치된 애노드 전극 상에 배치되는 제2 발광층;
    상기 제1 발광층 상에 배치되는 제1 캐소드 전극; 및
    상기 제2 발광층 상에 배치되는 제2 캐소드 전극을 포함하며,
    상기 제1 캐소드 전극과 상기 제2 캐소드 전극은 상기 뱅크의 상부면에서 서로 분리되어 있는 발광표시패널.
  2. 제 1 항에 있어서,
    상기 제1 신호라인은 데이터 라인인 발광표시패널.
  3. 제 1 항에 있어서,
    상기 제1 신호라인과 중첩되도록 상기 뱅크의 상부면에 배치되는 격벽을 더 포함하며,
    상기 제1 발광층 및 상기 제1 캐소드 전극과, 상기 제2 발광층 및 상기 제2 캐소드 전극은, 상기 뱅크의 상부면에서 상기 격벽에 의해 서로 분리되어 있는 발광표시패널.
  4. 제 3 항에 있어서,
    상기 격벽의 상부면의 폭은 상기 격벽의 하부면의 폭보다 큰 발광표시패널.
  5. 제 3 항에 있어서,
    상기 제1 캐소드 전극, 상기 격벽 중 상기 제1 측에 배치된 제1 측면, 상기 격벽 중 상기 제2 측에 배치된 제2 측면, 상기 제1 캐소드 전극과 상기 격벽 사이로 노출된 상기 뱅크의 상부면, 상기 제2 캐소드 전극과 상기 격벽 사이에 노출된 상기 뱅크의 상부면 및 상기 제2 캐소드 전극을 커버하는 제3 절연막을 더 포함하는 발광표시패널.
  6. 제 5 항에 있어서,
    상기 제3 절연막 중 상기 격벽의 상기 제1 측면 및 상기 제2 측면에 배치된 영역이 노출되도록 상기 제3 절연막을 커버하고 있는 봉지막을 더 포함하는 발광표시패널.
  7. 제 6 항에 있어서,
    상기 제3 절연막, 상기 봉지막 및 상기 격벽을 커버하는 제4 절연막을 더 포함하는 발광표시패널.
  8. 제 1 항에 있어서,
    상기 제1 발광층 및 상기 제1 캐소드 전극과, 상기 제2 발광층 및 상기 제2 캐소드 전극은, 상기 뱅크의 상부면에서 서로 분리되어 있는 발광표시패널.
  9. 제 1 항에 있어서,
    상기 제1 캐소드 전극과 상기 제2 캐소드 전극을 커버하는 제3 절연막을 더 포함하며,
    상기 제3 절연막은 상기 뱅크의 상부면에서 서로 분리되어 있는 발광표시패널.
  10. 제 9 항에 있어서,
    상기 제3 절연막을 커버하는 봉지막을 더 포함하며,
    상기 봉지막은 상기 뱅크의 상부면에서 서로 분리되어 있는 발광표시패널.
  11. 제 10 항에 있어서,
    상기 뱅크의 상부면 중 상기 봉지막에 의해 노출된 노출면 및 상기 봉지막을 커버하는 제4 절연막을 더 포함하는 발광표시패널.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 기재된 발광표시패널;
    상기 발광표시패널에 배치된 데이터 라인들로 데이터 전압들을 공급하는 데이터 드라이버;
    상기 발광표시패널에 배치된 게이트 라인들로 게이트 전압들을 공급하는 게이트 드라이버; 및
    상기 데이터 드라이버와 상기 게이트 드라이버를 제어하는 제어부를 포함하는 발광표시장치.

KR1020200141302A 2020-10-28 2020-10-28 발광표시패널 및 이를 이용한 발광표시장치 KR20220056591A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200141302A KR20220056591A (ko) 2020-10-28 2020-10-28 발광표시패널 및 이를 이용한 발광표시장치
US17/510,984 US12035590B2 (en) 2020-10-28 2021-10-26 Light emitting display panel and light emitting display apparatus using the same
CN202111248879.8A CN114497135A (zh) 2020-10-28 2021-10-26 发光显示面板以及使用该发光显示面板的发光显示设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200141302A KR20220056591A (ko) 2020-10-28 2020-10-28 발광표시패널 및 이를 이용한 발광표시장치

Publications (1)

Publication Number Publication Date
KR20220056591A true KR20220056591A (ko) 2022-05-06

Family

ID=81257580

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200141302A KR20220056591A (ko) 2020-10-28 2020-10-28 발광표시패널 및 이를 이용한 발광표시장치

Country Status (3)

Country Link
US (1) US12035590B2 (ko)
KR (1) KR20220056591A (ko)
CN (1) CN114497135A (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100544821B1 (ko) * 1997-02-17 2006-01-24 세이코 엡슨 가부시키가이샤 유기 ｅｌ 장치
KR102411579B1 (ko) 2015-01-30 2022-06-21 엘지디스플레이 주식회사 터치 디스플레이 장치
CN105843433B (zh) 2015-01-30 2019-01-18 乐金显示有限公司 触摸显示设备
KR20180077747A (ko) 2016-12-29 2018-07-09 엘지디스플레이 주식회사 전계 발광 표시장치
CN111384116B (zh) * 2018-12-28 2023-09-29 乐金显示有限公司 触摸显示装置

Also Published As

Publication number Publication date
CN114497135A (zh) 2022-05-13
US20220130940A1 (en) 2022-04-28
US12035590B2 (en) 2024-07-09

Similar Documents

Publication Publication Date Title
US10128318B2 (en) Display device
KR102568285B1 (ko) 유기발광표시패널 및 이를 이용한 유기발광표시장치
US11690265B2 (en) Display device having a trench portion
KR102483321B1 (ko) 표시 장치 및 그 제조 방법
KR20230028201A (ko) 디스플레이 패널 및 디스플레이 장치
US20220131104A1 (en) Light emitting display panel and light emitting display apparatus including the same
CN115148776A (zh) 一种显示面板及显示装置
KR20190032690A (ko) 입력감지유닛 및 이를 포함하는 표시모듈
US20220199733A1 (en) Display substrate and display device
KR20190083023A (ko) 표시 장치
US20220149318A1 (en) Light emitting display panel and light emitting display apparatus using the same
KR20230103706A (ko) 발광표시장치
KR20220056591A (ko) 발광표시패널 및 이를 이용한 발광표시장치
KR20230103707A (ko) 발광표시장치
KR20220096042A (ko) 발광표시패널 및 이를 이용한 발광표시장치
US11910651B2 (en) Light emitting display apparatus including a bank and a capacitor
JP7475413B2 (ja) 表示装置及び表示パネル
KR20220056590A (ko) 표시패널 및 이를 이용한 표시장치
US11844255B2 (en) Display device having a second electrode layer connected to an auxiliary electrode layer, display panel and manufacturing method thereof
US20240196664A1 (en) Light emitting display device
US20210343826A1 (en) Display device
KR20230103186A (ko) 표시 장치
KR20230094648A (ko) 전계 발광 표시장치
KR20240108076A (ko) 표시 장치
JP2023016484A (ja) 表示装置及び電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal