KR20220053726A - 메모리 장치 - Google Patents

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KR20220053726A
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권혁제
최병용
이지상
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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 기판 상에 교대로 적층되는 게이트 전극들과 절연층들, 및 상기 기판의 상면에 수직하는 제1 방향으로 연장되어 상기 게이트 전극들과 상기 절연층들을 관통하며 상기 기판에 연결되는 채널 구조체들을 각각 포함하는 블록들이 배치되는 셀 영역, 및 상기 게이트 전극들과 연결되는 로우 디코더, 및 상기 채널 구조체들과 연결되는 페이지 버퍼를 포함하는 주변 회로 영역을 포함하며, 상기 블록들은 메인 블록들 및 적어도 하나의 스페어 블록을 포함하며, 상기 기판의 상면에 평행한 제2 방향에서 상기 스페어 블록의 길이는 상기 메인 블록들 각각의 길이보다 짧다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 기록하는 메모리 셀들이 배치되는 셀 영역, 및 셀 영역을 제어하는 회로들이 배치되는 주변 회로 영역을 포함하며, 셀 영역과 주변 회로 영역은 복수의 블록들로 구분될 수 있다. 복수의 블록들은 데이터를 저장하거나, 저장한 데이터를 출력하는 메인 블록들, 및 메모리 장치의 동작에 필요한 데이터를 저장하는 적어도 하나의 스페어 블록을 포함할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 스페어 블록을 메인 블록보다 작은 면적으로 형성함으로써 집적도가 개선된 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판 상에 교대로 적층되는 게이트 전극들과 절연층들, 및 상기 기판의 상면에 수직하는 제1 방향으로 연장되어 상기 게이트 전극들과 상기 절연층들을 관통하며 상기 기판에 연결되는 채널 구조체들을 각각 포함하는 블록들이 배치되는 셀 영역, 및 상기 게이트 전극들과 연결되는 로우 디코더, 및 상기 채널 구조체들과 연결되는 페이지 버퍼를 포함하는 주변 회로 영역을 포함하며, 상기 블록들은 메인 블록들 및 적어도 하나의 스페어 블록을 포함하며, 상기 기판의 상면에 평행한 제2 방향에서 상기 스페어 블록의 길이는 상기 메인 블록들 각각의 길이보다 짧다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하며, 복수의 블록들로 구분되는 메모리 셀 어레이, 워드라인들을 통해 상기 메모리 셀 어레이와 연결되는 로우 디코더, 비트라인들을 통해 상기 메모리 셀 어레이와 연결되는 페이지 버퍼, 및 상기 로우 디코더와 상기 페이지 버퍼를 통해 상기 메모리 셀 어레이를 제어하는 제어 로직을 포함하며, 상기 메모리 셀 어레이, 상기 로우 디코더, 및 상기 페이지 버퍼를 각각 갖는 복수의 플레인들을 포함하며, 상기 복수의 플레인들 중에서 제1 플레인 및 제2 플레인 각각의 메모리 셀 어레이는 메인 블록들 및 적어도 하나의 스페어 블록을 포함하며, 상기 스페어 블록에 포함되는 상기 메모리 셀들의 개수는, 상기 메인 블록들 각각에 포함되는 메모리 셀들의 개수보다 적다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판 상에 교대로 적층되는 게이트 전극들과 절연층들, 및 상기 기판의 상면에 수직하는 제1 방향으로 연장되어 상기 게이트 전극들과 상기 절연층들을 관통하며 상기 기판에 연결되는 채널 구조체들을 각각 포함하는 블록들이 배치되는 셀 영역, 및 상기 게이트 전극들과 연결되는 로우 디코더, 및 상기 채널 구조체들과 연결되는 페이지 버퍼를 포함하는 주변 회로 영역을 포함하며, 상기 블록들 각각에서 상기 게이트 전극들은 적어도 하나의 접지 선택 라인, 워드라인들, 및 스트링 선택 라인들을 제공하고, 상기 스트링 선택 라인들은 상기 제1 방향과 교차하며 상기 기판의 상면에 평행한 제2 방향에서 서로 분리되며, 상기 블록들 중 적어도 일부에 포함되는 상기 스트링 선택 라인들의 개수는 서로 다르다.
본 발명의 일 실시예에 따르면, 메모리 장치의 동작에 필요한 데이터 등을 저장하는 스페어 블록이, 메인 블록보다 작은 면적을 가질 수 있다. 따라서 스페어 블록이 차지하는 면적을 줄이고 메인 블록을 더 많이 배치할 수 있으며, 메모리 장치의 집적도를 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 플레인들의 구성을 간단하게 나타낸 도면들이다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 블록들을 간단하게 나타낸 도면들이다.
도 10, 도 11a 및 도 11b는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 블록들을 간단하게 나타낸 회로도이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 플레인의 구성을 간단하게 나타낸 도면이다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 블록을 간단하게 나타낸 도면들이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 플레인의 구성을 간단하게 나타낸 도면이다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 블록을 간단하게 나타낸 도면이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 사시도이다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 플레인의 구성을 간단하게 나타낸 도면이다.
도 21 내지 도 23은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 블록들을 간단하게 나타낸 도면들이다.
도 24는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 플레인의 구성을 간단하게 나타낸 도면이다.
도 25 및 도 26은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 블록들을 간단하게 나타낸 도면들이다.
도 27은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 플레인의 구성을 간단하게 나타낸 도면이다.
도 28 및 도 29는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 블록들을 간단하게 나타낸 도면들이다.
도 30은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 사시도이다.
도 31은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 32는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 제어 로직 회로(20), 메모리 셀 어레이(30), 페이지 버퍼부(40), 전압 생성기(50), 및 로우 디코더(60)를 포함할 수 있다. 메모리 장치(10)는 인터페이스 회로(11, 12)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 소스 드라이버 등을 더 포함할 수 있다.
제어 로직 회로(20)는 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(20)는 인터페이스 회로(11)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(20)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(30)는 복수의 메모리 블록들(BLK1-BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1-BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 일례로, 복수의 메모리 블록들(BLK1-BLKz)은 데이터를 저장하는 메인 블록들, 및 메모리 장치(10)의 동작에 필요한 데이터를 저장하는 적어도 하나의 스페어 블록을 포함할 수 있다. 메모리 셀 어레이(30)는 비트라인들(BL)을 통해 페이지 버퍼부(40)에 연결될 수 있고, 워드라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 로우 디코더(60)에 연결될 수 있다.
예시적인 실시예에서, 메모리 셀 어레이(30)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시예에서, 메모리 셀 어레이(30)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼부(40)는 복수의 페이지 버퍼들(PB1-PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1-PBn)은 복수의 비트라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(40)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트라인들(BL) 중 적어도 하나의 비트라인을 선택할 수 있다. 페이지 버퍼부(40)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(40)는 선택된 비트라인으로 프로그램하고자 하는 데이터에 대응하는 비트라인 전압을 인가할 수 있다. 읽기 동작 시, 페이지 버퍼부(40)는 선택된 비트라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다. 프로그램 동작으로 프로그램하고자 하는 데이터 및 읽기 동작으로 읽어온 데이터는 인터페이스 회로(12)를 통해 입출력될 수 있다.
전압 생성기(50)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 읽기, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(50)는 프로그램 전압, 읽기 전압, 패스 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다. 일 실시예에서, 제어 로직 회로(20)는 스페어 블록에 저장된 데이터를 이용하여, 프로그램, 읽기, 소거 동작들을 실행하기 위한 전압이 생성되도록 전압 생성기(50)를 제어할 수 있다. 전압 생성기(50)가 생성하는 전압들 중 일부는 로우 디코더(60)에 의해 워드라인 전압(VWL)으로서 워드라인들(WL)에 입력될 수 있으며, 일부는 소스 드라이버에 의해 공통 소스 라인에 입력될 수도 있다.
로우 디코더(60)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(60)는 선택된 워드라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 읽기 동작 시, 선택된 워드라인으로 읽기 전압을 인가할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 복수의 플레인들(101-104)과 로직 회로(105)를 포함할 수 있다. 일례로, 복수의 플레인들(101-104) 각각은 도 1을 참조하여 설명한 메모리 셀 어레이(30), 페이지 버퍼부(40), 및 로우 디코더(60) 등을 포함할 수 있으며, 로직 회로(105)는 제어 로직 회로(20) 및 전압 생성기(50) 등을 포함할 수 있다.
실시예들에 따라, 복수의 플레인들(101-104) 각각은 서로 독립적으로 동작할 수 있다. 일례로, 제1 플레인(101)이 외부의 메모리 컨트롤러 등으로부터 수신한 데이터를 기록하는 프로그램 동작을 실행하는 동안, 로직 회로(105)는 제2 플레인(102)에 저장된 데이터를 읽어와서 외부로 출력할 수 있다.
복수의 플레인들(101-104) 각각은 셀 영역과 주변 회로 영역을 포함할 수 있다. 셀 영역은 메모리 셀들을 포함하며, 주변 회로 영역은 셀 영역을 제어하기 위한 회로들, 예를 들어 로우 디코더, 페이지 버퍼부 등을 포함할 수 있다.
일 실시예에서, 복수의 플레인들(101-104) 각각의 셀 영역은 복수의 블록들을 포함할 수 있다. 앞서 설명한 바와 같이 복수의 블록들은 데이터를 저장하고, 로직 회로(105)로부터의 명령에 응답하여 데이터를 출력하는 메인 블록들, 및 메모리 장치(100)의 동작에 필요한 데이터를 저장하는 스페어 블록을 포함할 수 있다. 일 실시예에서, 복수의 플레인들(101-104) 중 일부만이 스페어 블록을 포함할 수도 있다. 예시로서, 제1 플레인(101)과 제2 플레인(102)은 스페어 블록을 포함하고, 제3 플레인(103)과 제4 플레인(104)은 스페어 블록을 포함하지 않으며 메인 블록들만을 포함할 수 있다. 제1 플레인(101)의 스페어 블록에 메모리 장치(100)의 동작에 필요한 데이터가 저장되는 경우, 제2 플레인(102)의 스페어 블록은 예비용으로 활용될 수 있다. 또는, 제1 플레인(101)만 스페어 블록을 포함하고, 나머지 플레인들(102-104)은 스페어 블록을 포함하지 않을 수도 있다.
일반적으로 스페어 블록에 저장되는 데이터는 용량이 크지 않으며, 스페어 블록 하나가 지원하는 전체 용량을 모두 이용하지 않을 수 있다. 일례로, 스페어 블록에 포함되는 메모리 셀들 중 일부는 활성 메모리 셀들로, 나머지는 비활성 메모리 셀들로 할당되며, 로직 회로(105)는 활성 메모리 셀들에만 데이터를 기록할 수 있다. 따라서, 스페어 블록을 메인 블록들 각각과 같은 면적으로 구현할 경우, 메모리 장치(100)의 집적도가 저하될 수 있다.
본 발명의 일 실시예에서는, 스페어 블록의 면적이 메인 블록들 각각의 면적보다 작을 수 있다. 따라서 스페어 블록의 면적을 줄여 확보한 공간을 메인 블록들을을 위한 공간으로 활용할 수 있으며, 메모리 장치(100)의 전체적인 집적도를 개선할 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 플레인들의 구성을 간단하게 나타낸 도면들이다.
먼저 도 3은, 도 2에 도시한 일 실시예에 따른 메모리 장치(100)의 제1 플레인(101)의 구성을 설명하기 위한 도면일 수 있다. 도 3을 참조하면, 제1 플레인(101)은 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)을 포함할 수 있다. 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)의 배치 및 개수는 실시예들에 따라 다양하게 변형될 수 있다. 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2) 각각은 제1 방향(Z축 방향)에서 적층되는 복수의 게이트 전극들 및 제1 방향으로 연장되는 복수의 채널 구조체들을 포함할 수 있다.
메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)은 제2 방향(Y축 방향)을 따라 배열될 수 있다. 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2) 각각에서 게이트 전극들은 제3 방향(X축 방향)으로 연장되며, 제3 방향에서 로우 디코더들(DEC1-DEC6)과 연결될 수 있다. 일례로, 제1 메인 블록(MBK1)에 포함되는 게이트 전극들은, 제3 방향에서 우측에 배치되는 제1 로우 디코더(DEC1)와 연결될 수 있다. 반면, 제2 메인 블록(MBK2)에 포함되는 게이트 전극들은 제3 방향에서 좌측에 배치되는 제2 로우 디코더(DEC2)와 연결될 수 있다.
페이지 버퍼부(PB)는 제2 방향에서 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)의 일측에 배치될 수 있다. 페이지 버퍼부(PB)는 제2 방향으로 연장되는 비트라인들을 통해 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)에 배치된 채널 구조체들과 연결될 수 있다. 일례로, 페이지 버퍼부(PB)는 복수의 페이지 버퍼들을 포함하며, 페이지 버퍼들 각각은 비트라인을 통해 하나 이상의 채널 구조체들과 연결될 수 있다.
도 3을 참조하면, 제2 방향에서 스페어 블록들(SBK1, SBK2) 각각의 길이는, 메인 블록들(MBK1-MBK4) 각각의 길이보다 짧을 수 있다. 실시예들에 따라, 제3 방향에서 스페어 블록들(SBK1, SBK2) 각각의 길이가 메인 블록들(MBK1-MBK4) 각각의 길이보다 짧을 수도 있다. 스페어 블록들(SBK1, SBK2) 각각이 차지하는 면적은, 메인 블록들(MBK1-MBK4) 각각이 차지하는 면적보다 작을 수 있으며, 스페어 블록들(SBK1, SBK2)의 면적 감소로 확보한 공간에 메인 블록들(MBK1-MBK4) 외에 다른 메인 블록을 추가 배치하거나, 페이지 버퍼부(PB)와 같은 주변 회로들을 배치하여 메모리 장치(100)의 집적도를 개선할 수 있다. 한편, 스페어 블록들(SBK1, SBK2) 각각의 면적이 감소함에 따라, 스페어 블록들(SBK1, SBK2) 각각에 연결되는 제5 및 제6 로우 디코더들(DEC5, DEC6)이 배치되는 영역의 면적은, 메인 블록들(MBK1-MBK4)에 연결되는 제1 내지 제4 로우 디코더들(MBK1-MBK4) 각각이 배치되는 영역의 면적보다 작을 수 있다.
도 4는 도 2에 도시한 일 실시예에 따른 메모리 장치(100)의 제2 플레인(102)의 구성을 설명하기 위한 도면일 수 있다. 도 4를 참조하면, 제2 플레인(102)은 스페어 블록 없이 메인 블록들(MBK1-MBK6)만을 포함할 수 있다. 메인 블록들(MBK1-MBK6)과 로우 디코더들(DEC1-DEC6) 및 페이지 버퍼부(PB)의 배치 형태는, 앞서 도 3을 참조하여 설명한 제1 플레인(101)과 유사할 수 있다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 블록들을 간단하게 나타낸 도면들이다.
먼저 도 5 및 도 6은, 본 발명의 일 실시예에 따른 메모리 장치에서 서로 인접하여 배치되는 메인 블록(MBK)의 일부 영역을 도시한 도면들일 수 있다. 도 6은 도 5의 I-I` 방향의 단면을 도시한 단면도일 수 있다.
도 5 및 도 6을 참조하면, 메인 블록(MBK)은 기판(110) 상에 교대로 적층되는 복수의 절연층들(120)과 복수의 게이트 전극들(130), 및 기판(110)의 상면에 수직하는 제1 방향(Z축 방향)으로 연장되는 채널 구조체들(CH) 등을 포함할 수 있다. 절연층들(120)과 게이트 전극들(130)의 상부에는 층간 절연층(125)이 형성될 수 있다.
채널 구조체들(CH)은 절연층들(120)과 게이트 전극들(130)을 관통하며 기판(110)까지 연장될 수 있으며, 채널층(141), 매립 절연층(143), 및 비트라인 연결층(145) 등을 포함할 수 있다. 기판(110)과 채널층(141)은 반도체 물질로 형성되며, 실시예들에 따라 불순물로 도핑될 수 있다. 채널 구조체들(CH)은 그 상부에서 비트라인 컨택들(150)을 통해 비트라인들(BL)과 연결될 수 있다.
절연층들(120)과 게이트 전극들(130)은 복수의 분리층들(MS1, MS2)에 의해 제2 방향(Y축 방향)에서 복수의 영역들로 나눠질 수 있다. 일례로, 제1 분리층들(MS1)은 메인 블록(MBK)을 정의하는 분리층들일 수 있으며, 제3 방향(X축 방향)으로 연장될 수 있다. 제2 분리층들(MS2)은 제1 분리층들(MS1) 사이에 배치될 수 있다. 일례로, 제1 분리층들(MS1)은 제3 방향을 따라 연장되어 메인 블록(MBK)의 경계를 정의할 수 있으며, 제2 분리층들(MS2)은 제1 분리층들(MS1) 사이에서 제1 분리층들(MS1)보다 짧게 연장될 수 있다. 제1 분리층들(MS1)과 제2 분리층들(MS2)은 적어도 기판(110)의 상면까지 연장될 수 있다.
게이트 전극들(130)은 접지 선택 라인을 제공하는 하부 게이트 전극(130G), 메모리 셀들에 연결되는 워드라인들을 제공하는 메모리 게이트 전극들(130W), 및 스트링 선택 라인을 제공하는 상부 게이트 전극들(130S)을 포함할 수 있다. 하부 게이트 전극(130G)과 상부 게이트 전극들(130S)의 개수는, 실시예들에 따라 다양하게 변형될 수 있으며, 메모리 게이트 전극들(130W)의 개수 역시 실시예에 따라 달라질 수 있다. 실시예들에 따라, 메모리 게이트 전극들(130W) 중 적어도 하나가 더미 워드라인을 제공할 수 있다. 또한, 하부 게이트 전극(130G) 및/또는 상부 게이트 전극(130S)에 인접하여 배치되는 게이트 전극이, 게이트 유도 누설 전류(Gate Induced Drain Leakage) 현상에 기초한 소거 동작에 이용되는 소거 트랜지스터에 연결되는 소거 제어 라인을 제공할 수도 있다.
도 5 및 도 6을 참조하면, 메인 블록(MBK)은 더미 채널 구조체들(DCH)을 포함할 수 있다. 더미 채널 구조체들(DCH)은 비트라인들(BL)과 연결되지 않을 수 있으며, 일례로 상부 분리층들(SS)을 따라 배치될 수 있다. 상부 분리층들(SS)은 스트링 선택 라인을 제공하는 상부 게이트 전극들(130S)을 제2 방향에서 복수의 영역들로 분할할 수 있다. 도 5 및 도 6에 도시한 일 실시예에서, 메인 블록(MBK)은 제2 분리층들(MS2) 및 상부 분리층들(SS)에 의해 제2 방향에서 서로 분리되는 6개의 스트링 선택 라인들을 포함하는 것으로 정의될 수 있다. 제2 방향에서 메인 블록(MBK)은 제1 길이(Y1)를 가질 수 있다.
도 7 및 도 8은, 본 발명의 일 실시예에 따른 메모리 장치에서 서로 인접하여 배치되는 스페어 블록(SBK)의 일부 영역을 도시한 도면들일 수 있다. 도 8은 도 7의 II-II` 방향의 단면을 도시한 단면도일 수 있다.
도 7 및 도 8을 참조하면, 스페어 블록(SBK)은 앞서 도 5 및 도 6을 참조하여 설명한 메인 블록(MBK)과 유사한 구조를 가질 수 있다. 일례로, 스페어 블록(SBK)은 기판(110) 상에 교대로 적층되는 복수의 절연층들(120)과 복수의 게이트 전극들(130), 및 제1 방향으로 연장되는 채널 구조체들(CH) 등을 포함할 수 있다. 절연층들(120)과 게이트 전극들(130)의 상부에는 층간 절연층(125)이 형성되며, 게이트 전극들(130)은 분리층들(MS1, MS2)에 의해 제2 방향에서 복수의 영역들로 나눠질 수 있다.
한 쌍의 제1 분리층들(MS1)은 스페어 블록(SBK)의 경계를 정의할 수 있으며, 제2 분리층(MS2)은 제1 분리층들(MS1) 사이에 배치될 수 있다. 앞서 도 5 및 도 6을 참조하여 설명한 바와 유사하게, 제3 방향에서 제1 분리층들(MS1) 각각은, 제2 분리층(MS2)보다 길게 연장될 수 있다.
제1 분리층들(MS1) 각각과 제2 분리층(MS2) 사이에는 상부 분리층들(SS)이 배치될 수 있다. 상부 분리층들(SS)은, 게이트 전극들(130) 중에서 스트링 선택 라인을 제공하는 상부 게이트 전극들(130S)을 제2 방향에서 복수의 영역들로 분리할 수 있다. 따라서, 스페어 블록(SBK)은 제2 분리층(MS2) 및 상부 분리층들(SS)에 의해 제2 방향에서 서로 분리되는 4개의 스트링 선택 라인들을 포함하는 것으로 정의될 수 있으며, 제2 방향에서 스페어 블록(SBK)은 제1 길이(Y1)보다 짧은 제2 길이(Y2)를 가질 수 있다.
본 발명의 일 실시예에서, 스페어 블록(SBK)에 포함되는 스트링 선택 라인들의 개수는 N개(N은 2 이상의 자연수)일 수 있으며, 메인 블록(MBK)에 포함되는 스트링 선택 라인들의 개수는 M개(M은 N보다 작은 자연수)일 수 있다. 따라서, 스페어 블록(SBK)이 제2 방향에서 메인 블록(MBK)보다 짧은 길이를 가질 수 있으며, 스페어 블록(SBK)이 차지하는 공간을 줄여서 확보한 여분의 공간에 메인 블록(MBK) 및/또는 주변 회로들을 배치함으로써 메모리 장치의 집적도를 개선할 수 있다.
도 9를 참조하면, 스페어 블록(SBK`)이 제2 방향에서 서로 분리되는 2개의 스트링 선택 라인들을 포함할 수도 있다. 따라서 도 9에 도시한 일 실시예에 따른 스페어 블록(SBK`)은, 제2 방향에서 제1 길이(Y1) 및 제2 길이(Y2)보다 작은 제3 길이(Y3)를 가질 수 있다. 실시예들에 따라, 메모리 장치에 포함되는 플레인들 중 적어도 하나가, 제2 방향에서 서로 다른 길이를 갖는 스페어 블록들(SBK, SBK`)을 모두 포함할 수도 있다.
도 10, 도 11a 및 도 11b는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 블록들을 간단하게 나타낸 회로도이다.
먼저 도 10은 메모리 장치에 포함되는 메인 블록(MBK)을 나타낸 회로도일 수 있다. 도 10을 참조하면, 메인 블록(MBK)은 기판 상에 삼차원 구조로 형성되며, 복수의 낸드 스트링들(NS11-NS33)이 기판과 수직하는 제1 방향(Z축 방향)으로 형성될 수 있다.
도 10을 참조하면, 메인 블록(MBK)은 제2 방향(Y축 방향)으로 연장되는 비트라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 낸드 스트링들(NS11-NS33)을 포함할 수 있다. 낸드 스트링들(NS11-NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1-MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 10에는 낸드 스트링들(NS11-NS33) 각각이 8개의 메모리 셀들(MC1-MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다. 복수의 메모리 셀들(MC1-MC8) 각각에는, 2비트 이상의 데이터가 저장될 수 있다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1-MC8)은 각각 상응하는 게이트 라인(GTL1-GTL8)에 연결될 수 있다. 게이트 라인(GTL1-GTL8)은 워드라인들에 해당할 수 있으며, 게이트 라인들(GTL1-GTL8) 중 적어도 하나는 더미 워드라인일 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 게이트 라인들(GTL1-GTL8)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 10에는 메인 블록(MBK)이 여덟 개의 게이트 라인들(GTL1-GTL8) 및 세 개의 비트라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
게이트 라인들(GTL1-GTL8)은 패스 트랜지스터들(PT)을 통해 워드라인 드라이버(WD)와 연결될 수 있다. 패스 트랜지스터들(PT)과 워드라인 드라이버(WD)는 로우 디코더에 포함될 수 있으며, 패스 트랜지스터들(PT)과 게이트 라인들(GTL1-GTL8)은 배선 패턴들을 통해 서로 연결될 수 있다. 패스 트랜지스터들(PT)은 블록 제어 신호(BS)에 의해 동시에 턴-온 및 턴-오프될 수 있으며, 워드라인 드라이버(WD)는 실행하고자 하는 동작에 따라 게이트 라인들(GTL1-GTL8) 각각에 워드라인 전압을 입력할 수 있다.
도 11a 및 도 11b는 메모리 장치에 포함되는 스페어 블록(SBK)을 나타낸 회로도일 수 있다. 도 11a와 도 11b를 참조하면, 스페어 블록(SBK)은 기판 상에 삼차원 구조로 형성되며, 복수의 낸드 스트링들(NS11-NS32)이 기판과 수직한 방향으로 형성될 수 있다. 다시 말해, 스페어 블록(SBK)은 메인 블록(MBK)과 유사한 구조를 가질 수 있다.
다만, 도 11a 및 도 11b에 도시한 바와 같이, 스페어 블록(SBK)에 포함되는 낸드 스트링들(NS11-NS32)의 개수는, 메인 블록(MBK)에 포함되는 낸드 스트링들(NS11-NS33)의 개수보다 적을 수 있다. 따라서, 스페어 블록(SBK)에 포함되는 메모리 셀들(MC1-MC8)의 개수가, 메인 블록(MBK)에 포함되는 메모리 셀들(MC1-MC8)의 개수보다 적을 수 있다. 이는, 앞서 도 5 내지 도 9를 참조하여 설명한 바와 같이, 스페어 블록(SBK)이 메인 블록(MBK)보다 작은 면적을 갖도록 형성되기 때문일 수 있다. 일례로, 스페어 블록(SBK)에 포함되는 스트링 선택 라인들(SSL1, SSL2)의 개수가 메인 블록(MBK)에 포함되는 스트링 선택 라인들(SSL1, SSL2, SSL3)의 개수보다 적을 수 있다. 스트링 선택 라인들(SSL1, SSL2)의 개수가 감소함에 따라, 제2 방향에서 스페어 블록(SBK)이 메인 블록(MBK)보다 작은 길이를 가질 수 있다.
패스 트랜지스터들(PT)과 워드라인 드라이버(WD)를 포함하는 로우 디코더는, 메모리 장치에서 제3 방향(X축 방향)으로 스페어 블록(SBK)의 일측에 배치될 수 있다. 패스 트랜지스터들(PT)과 워드라인 드라이버(WD)는 게이트 라인들(GTL1-GTL8)과 달리 제1 방향으로 적층되지 않으며, 기판 상에서 제2 방향 및/또는 제3 방향을 따라 서로 분리 배치될 수 있다. 따라서, 스페어 블록(SBK)에 연결되는 패스 트랜지스터들(PT)과 워드라인 드라이버(WD), 및 패스 트랜지스터들(PT)을 스페어 블록(SBK)과 연결하는 배선 패턴들이 배치되는 공간이, 메인 블록(MBK)에 비해 부족할 수 있다.
본 발명의 일 실시예에서는, 패스 트랜지스터들(PT) 및/또는 패스 트랜지스터들(PT)과 스페어 블록(SBK)을 연결하는 배선 패턴들 중 적어도 일부를 게이트 라인들(GTL1-GTL8)에 공통으로 연결함으로써, 상기와 같은 문제를 해결할 수 있다. 도 11a를 참조하면, 제1 및 제2 게이트 라인들(GTL1, GTL2)이 하나의 배선 패턴을 통해 패스 트랜지스터들(PT)과 연결되며, 제6 내지 제8 게이트 라인들(GTL6-GTL8)이 하나의 배선 패턴을 통해 패스 트랜지스터들(PT)과 연결될 수 있다. 한편, 도 11b에 도시한 일 실시예에서는, 제1 및 제2 게이트 라인들(GTL1, GTL2)이 패스 트랜지스터들(PT) 중 하나를 공유하고, 제6 내지 제8 게이트 라인들(GTL6-GTL8)이 패스 트랜지스터들(PT) 중 다른 하나를 공유할 수 있다. 따라서, 패스 트랜지스터들(PT) 및 패스 트랜지스터들(PT)을 스페어 블록(SBK)과 연결하는 배선 패턴들이 배치되는 면적을 줄일 수 있다.
도 11a 및 도 11b를 참조하여 설명한 실시예들에서, 배선 패턴들 및/또는 패스 트랜지스터들(PT)을 공유하는 일부의 게이트 라인들(GTL1, GTL2, GTL6-GTL8)은, 스페어 블록(SBK)에서 실제로 데이터를 기록하는 용도로 이용되지 않는 비활성 메모리 셀들에 연결될 수 있다. 다시 말해, 제3 내지 제5 게이트 라인들(GTL3-GTL5)에 연결된 메모리 셀들(MC3-MC5)은 데이터를 실제로 저장하는 활성 메모리 셀들로 할당되며, 나머지 게이트 라인들(GTL1, GTL2, GTL6-GTL8)에 연결된 메모리 셀들(MC1, MC2, MC6-MC8)은, 데이터를 실제로 저장하지 않는 비활성 메모리 셀들일 수 있다.
일례로 활성 메모리 셀들은, 제1 방향에서의 위치에 따라 결정될 수 있다. 메모리 장치의 제어 로직 회로는, 접지 선택 라인(GSL1, GSL2)과 스트링 선택 라인들(SSL1, SSL2)로부터 소정의 간격만큼 분리된 메모리 셀들을 활성 메모리 셀들로 선택할 수 있다. 일 실시예에서, 접지 선택 라인(GSL1, GSL2)과 스트링 선택 라인들(SSL1, SSL2)에 가까운 메모리 셀들은 비활성 메모리 셀들로 결정될 수 있다.
일 실시예에서, 스페어 블록(SBK)의 활성 메모리 셀들 각각에는 1비트의 데이터가 저장될 수 있다. 스페어 블록(SBK)은 메모리 장치의 동작에 필요한 데이터를 저장할 수 있으며, 데이터의 무결성과 신뢰성을 보장할 수 있도록, 활성 메모리 셀들 각각에 1비트의 데이터만을 저장할 수 있다. 메인 블록(MBK)에 포함되는 메모리 셀들(MC1-MC8) 각각에 2비트 이상의 데이터가 저장되는 경우에도, 스페어 블록(SBK)의 활성 메모리 셀들 각각에는 1비트의 데이터가 저장될 수 있다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 12 및 도 13은 메모리 장치에 포함되는 메모리 셀들 각각에 저장되는 데이터의 비트 수에 따른, 메모리 셀들의 문턱 전압 산포를 나타낸 도면들일 수 있다. 먼저 도 12는 스페어 블록에 배치되며 1비트의 데이터를 저장하는 활성 메모리 셀들의 문턱 전압 산포를 나타낸 도면일 수 있다.
도 12를 참조하면, 스페어 블록의 활성 메모리 셀들은 제1 상태(S1) 및 제2 상태(S2) 중 어느 하나를 가질 수 있다. 제1 상태(S1)의 활성 메모리 셀들은 제2 상태(S2)의 활성 메모리 셀들보다 낮은 문턱 전압을 가질 수 있다. 도 12에 도시한 일 실시예에서, 읽기 동작을 위해 스페어 블록의 워드라인들에 입력되는 읽기 전압(VRD)은, 제1 상태(S1)와 제2 상태(S2) 사이의 전압일 수 있다.
도 13은 메인 블록에 배치되며 3비트의 데이터를 각각 저장하는 메모리 셀들의 문턱 전압 산포를 나타낸 도면일 수 있다. 도 13에 도시한 일 실시예에서 메인 블록의 메모리 셀들 각각은 제1 내지 제8 상태들(S1-S8) 중 어느 하나를 가질 수 있다. 메인 블록과 연결된 로우 디코더는, 제1 내지 제8 상태들(S1-S8) 사이의 제1 내지 제7 읽기 전압들(VRD1-VRD7)을 워드라인들에 입력하여 읽기 동작을 실행할 수 있다.
도 12 및 도 13을 참조하면, 메모리 셀들 각각에 저장되는 데이터의 비트 수가 많을수록, 문턱 전압 산포가 좁아질 수 있다. 따라서, 메모리 장치의 동작에 필요한 데이터를 저장하는 스페어 블록에서는, 데이터의 무결성과 신뢰성이 충분히 보장되도록, 활성 메모리 셀들 각각에 1비트의 데이터만을 기록할 수 있다. 반면, 메인 블록의 메모리 셀들 각각에는, 메모리 장치의 저장 용량을 충분히 확보할 수 있도록 2비트 이상의 데이터를 기록할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 플레인의 구성을 간단하게 나타낸 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치(200)에 포함되는 플레인들 중에서, 적어도 하나의 스페어 블록(SBK1, SBK2)을 포함하는 플레인의 구성을 설명하기 위한 도면일 수 있다. 도 14를 참조하면, 메모리 장치(200)의 플레인은 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)을 포함할 수 있다. 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)의 배치 및 개수는 실시예들에 따라 다양하게 변형될 수 있다. 일례로, 스페어 블록들(SBK1, SBK2)이 메인 블록들(MBK1-MBK4) 중 적어도 일부의 사이에 배치될 수도 있다. 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2) 각각은 제1 방향(Z축 방향)에서 적층되는 복수의 게이트 전극들 및 제1 방향으로 연장되는 복수의 채널 구조체들을 포함할 수 있다.
메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)은 제2 방향(Y축 방향)을 따라 배열될 수 있다. 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2) 각각에서 게이트 전극들은 제3 방향(X축 방향)으로 연장되며, 제3 방향에서 로우 디코더들(DEC1-DEC6)과 연결될 수 있다. 일례로, 제1 스페어 블록(SBK1)에 포함되는 게이트 전극들은, 제3 방향에서 우측에 배치되는 제5 로우 디코더(DEC5)와 연결될 수 있다. 반면, 제2 스페어 블록(SBK2)에 포함되는 게이트 전극들은 제3 방향에서 좌측에 배치되는 제6 로우 디코더(DEC6)와 연결될 수 있다.
페이지 버퍼부(PB)는 제2 방향에서 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)의 일측에 배치될 수 있다. 페이지 버퍼부(PB)는 제2 방향으로 연장되는 비트라인들을 통해 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)에 배치된 채널 구조체들과 연결될 수 있다. 일례로, 페이지 버퍼부(PB)는 복수의 페이지 버퍼들을 포함하며, 페이지 버퍼들 각각은 비트라인을 통해 하나 이상의 채널 구조체들과 연결될 수 있다.
제2 방향에서 스페어 블록들(SBK1, SBK2) 각각의 길이는, 메인 블록들(MBK1-MBK4) 각각의 길이보다 짧을 수 있다. 스페어 블록들(SBK1, SBK2) 각각의 게이트 전극들에 연결되는 제5 및 제6 로우 디코더들(DEC5, DEC6) 각각의 배치 공간은, 메인 블록들(MBK1-MBK4) 각각의 게이트 전극들 연결되는 제1 내지 제4 로우 디코더들(DEC1-DEC4) 각각의 배치 공간보다 작을 수 있다. 스페어 블록들(SBK1, SBK2) 각각에 포함되는 게이트 전극들의 개수는 메인 블록들(MBK1-MBK4) 각각에 포함되는 게이트 전극들의 개수와 같을 수 있다. 따라서, 제5 및 제6 로우 디코더들(DEC5, DEC6) 각각을 배치하는 데에 어려움이 발생할 수 있다.
도 14에 도시한 일 실시예에서는, 제5 로우 디코더(DEC5)의 일부를 제1 스페어 블록(SBK1)의 좌측에 배치하고, 제6 로우 디코더(DEC6)의 일부를 제2 스페어 블록(SBK2)의 우측에 배치함으로써, 상기와 같은 문제를 해결할 수 있다. 다시 말해, 제3 방향에서 제6 로우 디코더(DEC6)와 제1 스페어 블록(SBK1) 사이의 공간에 제5 로우 디코더(DEC5)에 포함되는 소자들 중 일부를 배치할 수 있다. 일례로, 제5 로우 디코더(DEC5)에 포함되며 제1 스페어 블록(SBK1)의 게이트 전극들에 연결되는 패스 트랜지스터들 중 일부가, 제1 스페어 블록(SBK1)의 좌측에 배치될 수 있다.
실시예들에 따라, 앞서 도 11a 및 도 11b를 참조하여 설명한 실시예들에 따른 구조가 스페어 블록들(SBK1, SBK2)과 제5 및 제6 로우 디코더들(DEC5, DEC6)에 적용될 수도 있다. 예를 들어, 제5 로우 디코더(DEC5)에 포함되는 패스 트랜지스터들과 제1 스페어 블록(SBK1)에 포함되는 워드라인들 사이에 연결되는 배선 패턴들 중 적어도 하나가, 둘 이상의 패스 트랜지스터들 및 둘 이상의 워드라인들에 공통으로 연결될 수도 있다. 또는, 제5 로우 디코더(DEC5)에 포함되는 패스 트랜지스터들 중 적어도 하나에, 제1 스페어 블록(SBK1)에 포함되는 워드라인들 중 둘 이상이 공통으로 연결될 수 있다. 이 경우, 제5 로우 디코더(DEC5)에 포함되는 패스 트랜지스터들의 개수가, 제1 내지 제4 로우 디코더들(DEC1-DEC4) 각각에 포함되는 패스 트랜지스터들의 개수보다 적을 수 있다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 블록을 간단하게 나타낸 도면들이다.
도 15는, 앞서 도 14를 참조하여 설명한 일 실시예에 따른 메모리 장치(200)에 포함되는 제1 스페어 블록(SBK1), 및 스페어 블록(SBK1)의 게이트 전극들과 연결되는 주변 회로들의 일부를 나타낸 평면도일 수 있다. 한편, 도 16은 도 15의 III-III` 방향의 단면을 나타낸 단면도일 수 있다.
도 15 및 도 16을 참조하면, 제1 스페어 블록(SBK1)은 기판(210), 기판(210) 상에 적층되는 복수의 절연층들(220)과 복수의 게이트 전극들(230), 및 제1 방향(Z축 방향)으로 연장되며 게이트 전극들(230)을 관통하여 기판(210)까지 연장되는 복수의 채널 구조체들(CH) 등을 포함할 수 있다. 절연층들(220)과 게이트 전극들(230), 및 채널 구조체들(CH)의 특징은 앞서 도 5 및 도 6을 참조하여 설명한 바와 유사할 수 있다. 일례로, 채널 구조체들(CH) 각각은 채널층(241), 매립 절연층(243), 및 비트라인 연결층(245) 등을 포함할 수 있으며, 비트라인 컨택(250)을 통해 상부의 비트라인들(BL) 중 적어도 하나와 연결될 수 있다. 비트라인들(BL)은 제2 방향(Y축 방향)으로 연장될 수 있다.
제1 스페어 블록(SBK1)은 제1 영역(201) 및 제2 영역(202)을 포함할 수 있다. 제1 영역(201)은 채널 구조체들(CH)이 배치되는 셀 어레이 영역일 수 있으며, 제2 영역(202)은 게이트 전극들(230)과 연결되는 셀 컨택들(CMC)이 배치되는 패드 영역일 수 있다. 제2 영역(202)에서 게이트 전극들(230)은 제3 방향(X축 방향)을 따라 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 형성할 수 있다. 실시예들에 따라, 게이트 전극들(230) 중 적어도 일부, 예를 들어 두 개 이상의 게이트 전극들(230)이 하나의 그룹을 이루어 제3 방향으로 단차를 형성할 수 있다. 이때, 하나의 그룹에 포함되는 두 개 이상의 게이트 전극들은, 제2 방향에서 단차를 형성할 수 있다.
앞서 도 14를 참조하여 설명한 바와 같이, 제1 스페어 블록(SBK1)의 게이트 전극들(230)은 제5 로우 디코더(DEC5)에 연결될 수 있다. 다만, 메인 블록들(MBK1-MBK4)에 비해 제2 방향에서 짧은 길이를 갖는 제1 스페어 블록(SBK1)의 특성 상, 제3 방향에서 제1 스페어 블록(SBK1)의 일측에 제5 로우 디코더(DEC5)가 모두 배치되기 어려울 수 있다.
도 15 및 도 16을 참조하면, 제1 스페어 블록(SBK1)의 양측에 제5 로우 디코더(DEC5)에 포함되는 소자들, 예를 들어 패스 트랜지스터들(PT)을 분산 배치함으로써, 제5 로우 디코더(DEC5)를 효율적으로 배치할 수 있다. 제1 스페어 블록(SBK1)의 양측에 패스 트랜지스터들(PT)을 분산 배치하는 경우, 제1 스페어 블록(SBK1)의 일측에 패스 트랜지스터들(PT)을 모두 배치하는 경우와 비교하여 게이트 전극들(230)과 패스 트랜지스터들(PT)을 연결하는 배선 패턴들의 길이를 단축시킬 수 있다. 따라서, 저항 특성을 개선하고 메모리 장치(200)의 성능을 향상시킬 수 있다.
패스 트랜지스터들(PT)은, 수직 컨택(VC)과 제1 상부 배선 패턴(260)을 통해 셀 컨택들(CMC) 중 적어도 하나와 연결될 수 있다. 또한, 제3 방향에서 제1 스페어 블록(SBK1)의 양측에 분산 배치되는 패스 트랜지스터들(PT)은, 제2 상부 배선 패턴(270) 및 제3 상부 배선 패턴(280)을 통해 서로 연결될 수 있다. 일례로, 제3 상부 배선 패턴(280)은, 패스 트랜지스터들(PT)의 활성 영역들 중 게이트 전극들(230)과 직접 연결되지 않는 활성 영역에 연결되며, 워드라인 드라이버와 패스 트랜지스터들(PT)을 서로 연결할 수 있다.
도 14를 참조하여 설명한 바와 같이, 제1 스페어 블록(SBK1)의 일측에는 제5 로우 디코더(DEC5)에 포함되는 소자들과, 제6 로우 디코더(DEC6)에 포함되는 소자들이 배치될 수 있다. 제6 로우 디코더(DEC6)는 제1 스페어 블록(SBK1)과 다른 제2 스페어 블록(SBK2)의 게이트 전극들과 연결될 수 있다. 다만, 실시예들에 따라, 제6 로우 디코더(DEC6)는 제1 스페어 블록(SBK1)과 다른 메인 블록들(MBK1-MBK4) 중 하나와 연결되는 로우 디코더일 수도 있다. 도 15를 참조하면, 제3 방향에서 제6 로우 디코더(DEC6)와 제1 스페어 블록(SBK1) 사이에, 제5 로우 디코더(DEC5)의 소자들 중 일부가 배치될 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 플레인의 구성을 간단하게 나타낸 도면이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치(300)에 포함되는 플레인들 중에서, 적어도 하나의 스페어 블록(SBK1, SBK2)을 포함하는 플레인의 구성을 설명하기 위한 도면일 수 있다. 도 17을 참조하면, 메모리 장치(300)의 플레인은 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)을 포함할 수 있으며, 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)의 배치 및 개수는 실시예들에 따라 다양하게 변형될 수 있다.
메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2) 각각은 제1 방향(Z축 방향)에서 적층되는 복수의 게이트 전극들 및 제1 방향으로 연장되는 복수의 채널 구조체들을 포함할 수 있으며, 제2 방향(Y축 방향)을 따라 배열될 수 있다. 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2) 각각에서 게이트 전극들은 제3 방향(X축 방향)으로 연장되며, 제3 방향에서 로우 디코더들(DEC1-DEC6)과 연결될 수 있다. 한편, 페이지 버퍼부(PB)는 제2 방향으로 연장되는 비트라인들을 통해 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)에 배치된 채널 구조체들과 연결될 수 있다.
제2 방향에서 스페어 블록들(SBK1, SBK2) 각각의 길이는, 메인 블록들(MBK1-MBK4) 각각의 길이보다 짧으며, 따라서 제5 및 제6 로우 디코더들(DEC5, DEC6) 각각의 배치 공간은, 제1 내지 제4 로우 디코더들(DEC1-DEC4) 각각의 배치 공간보다 작을 수 있다. 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2) 각각에 포함되는 게이트 전극들의 개수는 동일하며, 따라서 제5 및 제6 로우 디코더들(DEC5, DEC6)을 배치하는 데에 어려움이 발생할 수 있다.
도 17에 도시한 일 실시예에서는, 스페어 블록들(SBK1, SBK2) 각각에서 일부 영역을 제거한 후, 상기 일부 영역에 제5 및 제6 로우 디코더들(DEC5, DEC6)에 포함되는 소자들 중 일부를 배치할 수 있다. 따라서, 스페어 블록들(SBK1, SBK2)이 메인 블록들(MBK1-MBK4)에 비해 상대적으로 작은 면적을 가짐에도 불구하고, 제5 및 제6 로우 디코더들(DEC5, DEC6)을 배치하기 위한 공간을 확보할 수 있다. 이하, 도 18을 참조하여 더욱 상세히 설명하기로 한다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 블록을 간단하게 나타낸 도면이다.
도 18은 도 17의 A 영역을 확대 도시한 평면도일 수 있다. 도 18을 참조하면, 제4 메인 블록(MBK4)과 제1 스페어 블록(SBK1) 각각은, 제1 영역(301) 및 제2 영역(302)을 포함할 수 있다. 제1 영역(301)은 채널 구조체들(CH)이 배치되는 셀 어레이 영역일 수 있으며, 제2 영역(302)은 게이트 전극들과 연결되는 셀 컨택들(CMC)이 배치되는 패드 영역일 수 있다.
앞서 도 14를 참조하여 설명한 바와 같이, 제1 스페어 블록(SBK1)의 게이트 전극들은 제5 로우 디코더(DEC5)에 연결될 수 있다. 제5 로우 디코더(DEC5)에 포함되는 소자들은, 제1 스페어 블록(SBK1)의 양측에 분산 배치될 수 있다. 도 18에 도시한 일 실시예에서는, 제1 스페어 블록(SBK1)의 제1 영역(301)이 제4 메인 블록(MBK4)의 제1 영역(301)보다 작게 형성될 수 있다. 따라서, 제1 스페어 블록(SBK1)의 제2 영역(302) 중 하나가 제4 메인 블록(MBK4)의 제1 영역(301)과 제2 방향(Y축 방향)에서 서로 중첩될 수 있다.
제1 스페어 블록(SBK1)의 제1 영역(301)을 작게 형성하여 추가로 확보한 공간에는, 제5 로우 디코더(DEC5)의 소자들 중 적어도 하나가 배치될 수 있다. 제1 스페어 블록(SBK1)은 메인 블록들(MBK1-MBK4)보다 작은 용량을 제공하는 것만으로 충분하며, 따라서 도 18에 도시한 바와 같이 제1 영역(301)을 상대적으로 작게 형성해도 제1 스페어 블록(SBK1)에 데이터를 저장하는 데에 충분한 용량을 확보할 수 있다. 일 실시예에서, 제1 스페어 블록(SBK1)의 제1 영역(301) 양측에 배치된 소자들은, 제1 방향에서 상부에 배치되는 메탈 배선들에 의해 서로 연결될 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 사시도이다.
도 19에 도시한 일 실시예에서, 메모리 장치는 제1 레이어(R1)와 제2 레이어(R2)를 포함할 수 있다. 제1 레이어(R1)는 셀 영역을 제공할 수 있으며, 제2 레이어(R2)는 주변 회로 영역을 제공할 수 있다. 제1 레이어(R1)와 제2 레이어(R2)는 제1 방향(Z축 방향)에서 적층될 수 있다.
제1 레이어(R1)의 셀 영역은 복수의 블록들을 포함하며, 복수의 블록들은 제2 방향(Y축 방향)을 따라 배열될 수 있다. 복수의 블록들은 메인 블록들(MBK1, MBK2)과 스페어 블록들(SBK1, SBK2)을 포함하며, 스페어 블록들(SBK1, SBK2)은 메인 블록들(MBK1, MBK2)에 비해 상대적으로 작은 면적을 가질 수 있다.
제2 레이어(R2)의 주변 회로 영역은 로우 디코더들(DEC1-DEC4)과 페이지 버퍼들(PB), 및 기타 주변 회로들(PC)을 포함할 수 있다. 로우 디코더들(DEC1-DEC4)은 제3 방향(X축 방향)에서 복수의 블록들의 양측에 배치되며, 로우 디코더들(DEC1-DEC4) 사이에 페이지 버퍼들(PB)과 기타 주변 회로들(PC)이 배치될 수 있다. 일례로, 페이지 버퍼들(PB)은 복수의 블록들 각각에서 채널 구조체들이 배치되는 셀 어레이 영역의 하부에 배치될 수 있다.
기타 주변 회로(PC)는 제어 로직 회로 및 전압 발생기를 포함하는 영역일 수 있으며, 예컨대, 래치 회로(latch circuit), 캐시 회로(cache circuit), 및/또는 감지 증폭기(sense amplifier)를 포함할 수 있다. 제2 레이어(R2)는 별도의 패드 영역을 더 포함할 수도 있으며, 이 경우 패드 영역은 ESD(Electrostatic discharge) 소자 또는 데이터 입출력 회로를 포함할 수 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 플레인의 구성을 간단하게 나타낸 도면이다.
도 20은 메모리 장치(400)에 포함되는 복수의 플레인들 중에서, 스페어 블록들(SBK1, SBK2)을 포함하는 플레인을 간단하게 나타낸 평면도일 수 있다. 메모리 장치(400)는 제1 방향(Z축 방향)에서 셀 영역이 주변 회로 영역의 상부에 배치되는 COP(Cell-On-Peri 또는 Cell-Over-Peri) 구조를 가질 수 있다. 도 20에 도시한 일 실시예에서, 로우 디코더들(DEC1-DEC6)은, 셀 영역에 포함되는 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)의 하부에 배치될 수 있다.
도 21 내지 도 23은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 블록들을 간단하게 나타낸 도면들이다.
도 21은 메모리 장치의 셀 영역에 포함되는 메인 블록(MBK)의 일부를 간단하게 나타낸 평면도일 수 있다. 도 21을 참조하면, 메인 블록(MBK)은 제1 영역(401)과 제2 영역(402)을 포함하며, 제1 영역(401)은 채널 구조체들(CH)이 배치되는 셀 어레이 영역이고, 제2 영역(402)은 게이트 전극들과 연결되는 셀 컨택들(CMC)이 배치되는 패드 영역일 수 있다. 게이트 전극들은 제1 방향(Z축 방향)에서 적층되며, 채널 구조체들(CH)은 제1 방향으로 연장되며 게이트 전극들을 관통할 수 있다.
제1 영역(401)에서 게이트 전극들(130)은 복수의 분리층들(MS1, MS2)에 의해 제2 방향(Y축 방향)에서 복수의 영역들로 나눠질 수 있다. 일례로, 제1 분리층들(MS1)은 메인 블록(MBK)을 정의하는 분리층들일 수 있으며, 제3 방향(X축 방향)으로 연장될 수 있다. 제2 분리층들(MS2)은 제1 분리층들(MS1) 사이에 배치될 수 있다. 제1 분리층들(MS1)은 제1 영역(401) 및 제2 영역(402)에서 제3 방향으로 연장되며, 제2 분리층들(MS2)은 제3 방향에서 제1 분리층들(MS1)보다 짧게 연장될 수 있다. 제2 분리층들(MS2)이 형성되지 않는 제2 영역(402)에서, 연결 영역(TB)이 형성될 수 있다.
연결 영역(TB)에는 수직 컨택들(VC)이 배치될 수 있다. 수직 컨택들(VC)은 제1 방향으로 연장되며, 셀 영역의 하부에 배치되는 주변 회로 영역까지 연장될 수 있다. 일례로, 수직 컨택들(VC)은 제1 방향의 상부에서는 셀 컨택들(CMC)과 전기적으로 연결되고 제1 방향의 하부에서는 주변 회로 영역에 배치되는 소자들과 전기적으로 연결될 수 있다.
도 22는 메모리 장치의 셀 영역에 포함되는 스페어 블록(SBK)의 일부를 간단하게 나타낸 평면도일 수 있다. 도 23은 도 22의 IV-IV` 방향의 단면을 나타낸 단면도일 수 있다. 도 22 및 도 23을 참조하면, 스페어 블록(SBK)은 메인 블록(MBK)과 마찬가지로 제1 영역(401)과 제2 영역(402)을 포함할 수 있다. 다만, 스페어 블록(SBK)은 메인 블록(MBK)보다 적은 개수의 제2 분리층(MS2) 및 상부 분리층들(SS)을 포함할 수 있다. 따라서, 제2 방향에서 스페어 블록(SBK)의 길이가 메인 블록(MBK)의 길이보다 작을 수 있다.
도 23에 도시한 바와 같이, 주변 회로 영역(PERI)은 셀 영역(CELL)의 하부에 배치될 수 있다. 셀 영역(CELL)은 제1 기판(410), 제1 기판(410) 상에 교대로 적층되는 절연층들(420)과 게이트 전극들(430), 및 제1 방향에서 제1 기판(410)까지 연장되는 채널 구조체들(CH) 등을 포함할 수 있다. 게이트 전극들(430) 상부에는 층간 절연층(425)이 배치되며, 채널 구조체들(CH)은 상부에서 비트라인 컨택(450)을 통해 비트라인들(BL)에 연결될 수 있다. 채널 구조체들(CH) 각각은 채널층(431), 매립 절연층(433) 및 비트라인 연결층(445) 등을 포함할 수 있다.
제1 기판(410)은 제1 내지 제3 층들(411-413)을 포함하며, 제1 내지 제3 층들(411-413)은 반도체 물질로 형성될 수 있다. 다만, 실시예들에 따라, 제3층(413)은 절연성 물질로 형성될 수도 있다. 채널 구조체들(CH) 각각에 포함되는 채널층(431)은 제2층(412)과 측면으로 접촉할 수 있다.
제2 영역(402)의 연결 영역(TB)은, 게이트 전극들(430)을 포함하지 않을 수 있다. 도 22에 도시한 바와 같이 연결 영역(TB)에는 제2 분리층들(MS2)이 형성되지 않으며, 따라서 게이트 전극들(430)을 형성하기 위해 절연층들(420) 사이의 희생층들(435)을 제거하는 공정에서, 희생층들(435)이 제거되지 않고 잔존할 수 있다. 따라서, 연결 영역(TB)은 제1 방향에서 교대로 적층되는 절연층들(420)과 희생층들(435)을 포함할 수 있다.
주변 회로 영역(PERI)은 제2 기판(510), 제2 기판(510) 상에 형성되는 복수의 소자들(520), 소자들(520)과 연결되는 소자 컨택들(530) 및 배선 패턴들(540) 등을 포함할 수 있다. 제2 기판(510) 상에는 하부 층간 절연층(525)이 형성되며, 하부 층간 절연층(525) 상에 셀 영역(CELL)이 형성될 수 있다.
연결 영역(TB)에 형성되는 수직 컨택들(VC)은 제1 상부 배선 패턴(460)에 의해 셀 컨택들(CMC)과 연결될 수 있다. 또한 수직 컨택들(VC)은 주변 회로 영역(PERI)의 배선 패턴들(540)과 연결될 수 있다. 일례로, 수직 컨택들(VC)은 배선 패턴들(540)을 통해 주변 회로 영역(PERI)에 형성된 소자들(520) 중에서 패스 트랜지스터들과 연결될 수 있다. 다시 말해, 스페어 블록(SBK)과 연결되는 로우 디코더는, 스페어 블록(SBK)의 제2 영역(402)에 형성되는 연결 영역(TB)의 하부에 배치될 수 있다.
도 24는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 플레인의 구성을 간단하게 나타낸 도면이다.
도 24는 메모리 장치(600)에서, 스페어 블록들(SBK1, SBK2)을 포함하는 플레인을 간단하게 나타낸 평면도일 수 있다. 메모리 장치(500)는 제1 방향(Z축 방향)에서 셀 영역이 주변 회로 영역의 상부에 배치되는 COP 구조를 가질 수 있다. 셀 영역에 포함되는 복수의 블록들은 제2 방향(Y축 방향)을 따라 배열될 수 있다.
도 24에 도시한 일 실시예에서, 로우 디코더들(DEC1-DEC6)은, 셀 영역에 포함되는 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)의 하부에 배치될 수 있다. 또한, 스페어 블록들(SBK1, SBK2)에 연결되는 제5 로우 디코더(DEC5)와 제6 로우 디코더(DEC6) 각각에 포함되는 소자들은, 제3 방향(X축 방향)의 양측에 분산 배치될 수 있다. 따라서, 스페어 블록들(SBK1, SBK2) 각각의 면적이 감소함에 따라 제5 및 제6 로우 디코더들(DEC5, DEC6)의 배치 공간이 감소하는 문제를 해결할 수 있다.
도 25 및 도 26은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 블록들을 간단하게 나타낸 도면들이다.
도 25는 메모리 장치(600)에 포함되는 스페어 블록(SBK)의 일부를 간단하게 나타낸 평면도일 수 있다. 도 26은 도 25의 V-V` 방향의 단면을 나타낸 단면도일 수 있다. 도 25 및 도 26을 참조하면, 스페어 블록(SBK)은 채널 구조체들(CH)을 포함하는 셀 어레이 영역인 제1 영역(601)과, 셀 컨택들(CMC)을 포함하는 패드 영역인 제2 영역들(602)을 포함할 수 있다.
앞서 도 24를 참조하여 설명한 바와 같이, 스페어 블록(SBK)은 다른 블록들, 예를 들어 메인 블록보다 작은 면적을 가질 수 있으며, 따라서 스페어 블록(SBK)에 연결되는 로우 디코더를 배치하기 위한 공간이 충분히 확보되지 못할 수 있다. 도 25 및 도 26에 도시한 일 실시예에서는, 스페어 블록(SBK)에 연결되는 로우 디코더의 소자들을, 제1 영역(601) 양측의 제2 영역들(602) 하부에 분산 배치할 수 있다. 따라서, 도 25에 도시한 바와 같이, 제1 영역(601) 양측의 제2 영역들(602)이 모두 연결 영역(TB)을 포함할 수 있다. 로우 디코더의 소자들은, 제2 영역들(602) 각각의 연결 영역(TB)의 하부에 배치될 수 있다.
도 26을 참조하면, 셀 영역(PERI)과 주변 회로 영역(PERI)의 기본적인 구성은 앞서 도 23을 참조하여 설명한 바와 유사할 수 있다. 셀 영역(PERI)은 제1 기판(610)과 절연층들(620), 게이트 전극들(630), 및 채널 구조체들(CH) 등을 포함하며, 연결 영역(TB)은 게이트 전극들(630)이 아닌 희생층들(635)을 포함할 수 있다. 채널 구조체들(CH)은 비트라인 컨택(650)을 통해 비트라인들(BL)에 연결될 수 있다. 주변 회로 영역(PERI)은 제2 기판(710), 복수의 소자들(720), 복수의 소자들(720)과 연결되는 소자 컨택들(730) 및 배선 패턴들(740) 등을 포함할 수 있다. 셀 영역(CELL)은 하부 층간 절연층(725) 상에 배치될 수 있다.
수직 컨택(VC)은 셀 컨택들(CMC)과 연결된 제1 상부 배선 패턴(660)으로부터 주변 회로 영역(PERI)까지 연장되며, 주변 회로 영역(PERI)의 배선 패턴들(740)과 연결될 수 있다. 일례로, 수직 컨택(VC)은 배선 패턴들(740)을 통해, 소자들(720) 중에서 로우 디코더를 제공하는 소자들(720)과 연결될 수 있다.
제1 영역(601) 양측에 위치한 제2 영역들(602)의 하부에 분산 배치되는 로우 디코더의 소자들은, 다양한 방식에 의해 서로 전기적으로 연결될 수 있다. 일례로, 제1 영역(601) 일측에 배치된 로우 디코더의 소자들을, 제1 영역(601)의 타측에 배치된 로우 디코더의 소자들과 연결하기 위한 배선 패턴들(740)이 주변 회로 영역(PERI)에 형성될 수 있다. 또는, 제1 상부 배선 패턴(760)보다 상부에 배치되는 배선 패턴들을 이용하여, 제1 영역(601)의 양측에 배치되는 로우 디코더의 소자들을 서로 전기적으로 연결할 수도 있다.
도 27은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 플레인의 구성을 간단하게 나타낸 도면이다.
도 27은 메모리 장치(800)에서, 스페어 블록들(SBK1, SBK2)을 포함하는 플레인을 간단하게 나타낸 평면도일 수 있다. 메모리 장치(800)는 제1 방향(Z축 방향)에서 셀 영역이 주변 회로 영역의 상부에 배치되는 COP 구조를 가지며, 셀 영역에 포함되는 복수의 블록들은 제2 방향(Y축 방향)을 따라 배열될 수 있다. 로우 디코더들(DEC1-DEC6)은, 셀 영역에 포함되는 메인 블록들(MBK1-MBK4)과 스페어 블록들(SBK1, SBK2)의 하부에 배치될 수 있다.
도 27을 참조하면, 제1 스페어 블록(SBK1)과 제2 스페어 블록(SBK2)은 서로 다른 면적을 가질 수 있다. 일례로, 제2 스페어 블록(SBK2)이 제1 스페어 블록(SBK1)보다 작은 면적을 가질 수 있다. 따라서, 제2 스페어 블록(SBK2)에 연결되는 제6 로우 디코더(DEC6)의 배치 공간이 충분히 확보되지 못할 수 있다.
본 발명의 일 실시예에서는, 스페어 블록들(SBK1, SBK2)의 면적 감소에 따라 로우 디코더들(DEC5, DEC6)의 배치 공간이 충분히 확보되지 않는 경우, 스페어 블록들(SBK1, SBK2) 중 적어도 하나에서, 셀 영역의 일부를 제거할 수 있다. 셀 영역의 일부가 제거된 공간에 로우 디코더들(DEC5, DEC6)의 일부, 예를 들어 로우 디코더들(DEC5, DEC6)의 소자들과 연결되는 배선 패턴들을 배치함으로써, 로우 디코더들(DEC5, DEC6)의 배치 공간을 확보할 수 있다.
도 27에 도시한 일 실시예에서는, 제2 스페어 블록(SBK2)에서 셀 영역의 일부를 제거하고, 셀 영역의 일부를 제거하여 확보한 공간에 제6 로우 디코더들(DEC6)의 일부가 배치될 수 있다. 따라서, 제3 방향(X축 방향)에서 제2 스페어 블록(SBK2)의 길이가, 메인 블록들(MBK1-MBK4) 각각의 길이보다 짧을 수 있다.
도 28 및 도 29는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 블록들을 간단하게 나타낸 도면들이다.
도 28은 메모리 장치(800)에 포함되는 스페어 블록들(SBK1, SBK2)의 일부를 간단하게 나타낸 평면도일 수 있다. 도 29는 도 28의 VI-VI` 방향의 단면을 나타낸 단면도일 수 있다. 도 28을 참조하면, 제1 스페어 블록(SBK1)과 제2 스페어 블록(SBK2)은 서로 다른 면적을 가질 수 있다. 제1 스페어 블록(SBK1)은 채널 구조체들(CH)을 포함하는 셀 어레이 영역인 제1 영역(801)과, 셀 컨택들(CMC)을 포함하는 패드 영역인 제2 영역(802)을 포함할 수 있다. 제2 스페어 블록(SBK2)의 제1 영역(801)은 제1 스페어 블록(SBK1)에 비해 상대적으로 작은 면적을 가질 수 있으며, 제1 영역(801)을 작게 형성하여 확보한 공간에는 제3 영역(803)이 형성될 수 있다.
제2 스페어 블록(SBK2)은 메인 블록들(MBK1-MBK4)은 물론, 제1 스페어 블록(SBK1)보다도 작은 면적을 가질 수 있다. 따라서, 도 28 및 도 29에 도시한 일 실시예에서는, 제2 스페어 블록(SBK2)에서 제1 영역(801)이 상대적으로 작게 형성되므로, 제2 스페어 블록(SBK2)의 제2 영역(802)은 제1 스페어 블록(SBK1)의 제1 영역(801)과 제2 방향(Y축 방향)에서 중첩될 수 있다. 제2 스페어 블록(SBK2)의 제3 영역(803)은 제6 로우 디코더(DEC6)를 배치하기 위한 공간으로 활용될 수 있다. 다시 말해, 제6 로우 디코더(DEC6)에 포함되는 소자들과 배선 패턴들 중 적어도 일부가 제3 영역(803)의 하부에 배치될 수 있다.
도 29를 참조하면, 셀 영역(PERI)과 주변 회로 영역(PERI)의 기본적인 구성은 앞서 도 23 및 도 26을 참조하여 설명한 바와 유사할 수 있다. 다만, 제2 스페어 블록(SBK2)에서 제1 영역(801)을 상대적으로 작게 형성하여 확보한 제3 영역(803)의 하부에 제6 로우 디코더(DEC6)에 포함되는 소자들(920), 소자 컨택들(930) 및 배선 패턴들(940) 중 일부가 배치될 수 있다.
제3 영역(803)의 하부에 배치되는 소자들(920)은 수직 컨택들(VC)과 상부 배선 패턴들(860, 870, 880)에 연결될 수 있다. 상부 배선 패턴들(860, 870, 880) 중 적어도 하나는 제3 방향으로 연장되어 제3 방향으로 제1 영역(801)의 좌측에 배치된 제6 로우 디코더(DEC6)의 소자들 중 적어도 하나와 연결될 수 있다. 다시 말해, 상부 배선 패턴들(860, 870, 880)에 의해 제1 영역(801)의 양측에 분산 배치된 제6 로우 디코더(DEC6)의 소자들이 서로 연결될 수 있다.
도 29를 참조하면, 제3 영역(803)에서는 게이트 전극들(830)과 채널 구조체들(CH)은 물론, 제1 기판(810)도 배치되지 않을 수 있다. 따라서, 수직 컨택들(VC)이 제1 기판(810)과 전기적으로 분리되며 제1 방향으로 연장되어 상부 배선 패턴들(860, 870, 880) 및 배선 패턴들(940)과 연결될 수 있다. 배선 패턴들(940) 중 적어도 하나는, 제1 방향에서 제1 기판(810)과 같거나 더 높은 레벨에 배치될 수 있다.
제3 영역(803)을 확보하기 위해, 제2 스페어 블록(SBK2)의 게이트 전극들(830)과 절연층들(820)은, 다른 블록들(MBK1-MBK4, SBK1)의 게이트 전극들(830) 및 절연층들(820)보다 제3 방향(X축 방향)에서 상대적으로 짧은 길이를 가질 수 있다. 일례로, 셀 컨택들(CMC)과 연결되는 패드 영역(802)을 형성하는 공정에서 제2 스페어 블록(SBK2)의 게이트 전극들(830)과 절연층들(820)의 길이를 조절하거나, 또는 게이트 전극들(830)과 절연층들(820)을 제1 기판(810) 상에 적층 형성하는 공정에서부터 짧은 길이로 형성할 수도 있다.
도 30은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 사시도이다. 도 31은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 30과 도 31을 참조하여 설명하는 일 실시예에서, 메모리 장치는 C2C(chip to chip) 구조를 가질 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 구조를 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
도 30을 참조하면, 상부의 제1 레이어(R1)에 로우 디코더들(DEC1-DEC4)과 페이지 버퍼들(PB) 및 기타 주변 회로들(PC)을 포함하는 주변 회로 영역이 형성되며, 하부의 제2 레이어(R2)에 복수의 블록들을 포함하는 셀 영역이 형성될 수 있다. 앞서 도 19를 참조하여 설명한 일 실시예와 달리, 도 30에 도시한 일 실시예에서 제1 레이어(R1)와 제2 레이어(R2)는 서로 다른 웨이퍼들에 각각 형성될 수 있다. 따라서, 도 31에 도시한 바와 같이, 제1 방향(Z축 방향)에서 제1 기판(810)과 제2 기판(910) 사이에 셀 영역(CELL)의 게이트 전극들(1130)과 채널 구조체들(CH), 및 주변 회로 영역(PERI)의 회로 소자들(1220a, 1220b, 1220c)이 배치될 수 있다.
앞서 설명한 다른 실시예들과 유사하게, 스페어 블록들(SBK1, SBK2)은 메인 블록들(MBK1, MBK2)보다 작은 면적을 가질 수 있다. 앞서 설명한 바와 같이 스페어 블록들(SBK1, SBK2) 각각에 포함되는 메모리 셀들 중 일부의 활성 메모리 셀들에만 메모리 장치(1000)의 동작에 필요한 데이터가 저장될 수 있다. 따라서, 스페어 블록들(SBK1, SBK2) 각각의 면적을 메인 블록들(MBK1, MBK2)보다 작게 형성해도, 데이터를 저장하는 데에 필요한 용량을 확보할 수 있다. 또한, 스페어 블록들(SBK1, SBK2)의 면적을 줄여 추가로 확보한 공간에 메인 블록들(MBK1, MBK2)을 추가로 더 형성함으로써, 메모리 장치(1000)의 집적도를 개선할 수 있다.
도 31을 참조하면, 메모리 장치(1000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1171b, 1172b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1171b, 1172b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1110)과 공통 소스 라인(1120)을 포함할 수 있다. 제2 기판(1110) 상에는, 제2 기판(1110)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 게이트 전극들(1131-1338; 1330)이 적층될 수 있다. 게이트 전극들(1130)은 접지 선택 라인들, 워드라인들, 및 스트링 선택 라인들을 제공할 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1110)의 상면에 수직하는 방향으로 연장되어 게이트 전극들(1130)을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1150c) 및 제2 메탈층(1160c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1150c)은 비트라인 컨택일 수 있고, 제2 메탈층(1160c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(1160c)은 제2 기판(1110)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 31에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(1160c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(1160c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(1193)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(1160c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1171c, 1172c)과 연결되며, 상부 본딩 메탈(1171c, 1172c)은 페이지 버퍼(1193)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 게이트 전극들(1130)은 제2 기판(1110)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1141-347; 340)와 연결될 수 있다. 게이트 전극들(1130)과 셀 컨택 플러그들(1140)은, 제2 방향을 따라 게이트 전극들(1130) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 게이트 전극들(1130)에 연결되는 셀 컨택 플러그들(1140)의 상부에는 제1 메탈층(1150b)과 제2 메탈층(1160b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1140)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1171b, 1172b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1140)은 주변 회로 영역(PERI)에서 로우 디코더(1194)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1194)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1193)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1193)를 제공하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1194)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1180)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1180)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1120)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1180) 상부에는 제1 메탈층(1150a)과 제2 메탈층(1160a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1180), 제1 메탈층(1150a), 및 제2 메탈층(1160a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1105)이 배치될 수 있다. 도 31를 참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도 31를 참조하면, 제2 기판(1110)의 상부에는 제2 기판(1110)의 상면을 덮는 상부 절연막(1101)이 형성될 수 있으며, 상부 절연막(1101) 상에 제2 입출력 패드(1105)가 배치될 수 있다. 제2 입출력 패드(1105)는 제2 입출력 컨택 플러그(1103)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1103)가 배치되는 영역에는 제2 기판(1110) 및 공통 소스 라인(1120) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1105)는 제3 방향(Z축 방향)에서 워드라인들(1180)과 오버랩되지 않을 수 있다. 도 31를 참조하면, 제2 입출력 컨택 플러그(1103)는 제2 기판(1110)의 상면에 평행한 방향에서 제2 기판(1110)과 분리되며, 셀 영역(CELL)의 층간 절연층(1115)을 관통하여 제2 입출력 패드(1105)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1105)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(1000)는 제1 기판(1201)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1101)의 상부에 배치되는 제2 입출력 패드(1105)만을 포함할 수 있다. 또는, 메모리 장치(1000)가 제1 입출력 패드(1205)와 제2 입출력 패드(1105)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(1000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1172a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1172a)과 동일한 형태의 하부 메탈 패턴(1276a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1276a)은 주변 회로 영역(PERI)에서 별도의 컨택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1171b, 1172b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1192)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1192) 상에는 컨택을 형성하지 않을 수 있다.
도 32는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 간단하게 나타낸 블록도이다.
도 32는 본 발명의 하나의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다. 도 32를 참조하면, 메모리 시스템(1500)은 메모리 장치(1300) 및 메모리 컨트롤러(1400)를 포함할 수 있다. 메모리 장치(1300)는 앞서 도 1 내지 도 31을 참조하여 설명한 실시예들 중 적어도 하나에 따른 장치일 수 있다. 메모리 컨트롤러(1400)는 메모리 장치(1300)를 제어하며, 메모리 컨트롤러(1400)가 메모리 장치(1300)를 제어하는 데에 필요한 데이터는 메모리 장치(1300)의 스페어 블록에 저장될 수 있다.
메모리 장치(1300)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(1310), 제어 로직 회로(1320), 및 메모리 셀 어레이(1330)를 포함할 수 있다.
메모리 인터페이스 회로(1310)는 제1 핀(P11)을 통해 메모리 컨트롤러(1400)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(1310)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(1400)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(1310)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(1400)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(1310)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(1400)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(1310)는 제7 핀(P17)을 통해 메모리 컨트롤러(1400)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(1400)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(1310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(1310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
예시적인 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(1310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(1310)는 제5 핀(P15)을 통해 메모리 컨트롤러(1400)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(1310)는 제6 핀(P16)을 통해 메모리 컨트롤러(1400)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 컨트롤러(1400)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(1300)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(1310)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(1310)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(1310)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(1310)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(1400)로 전송될 수 있다.
메모리 장치(1300)의 데이터(DATA) 입력 동작에서, 메모리 컨트롤러(1400)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)가 수신되는 경우, 메모리 인터페이스 회로(1310)는 메모리 컨트롤러(1400)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(1310)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(1310)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
메모리 인터페이스 회로(1310)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(1400)로 전송할 수 있다. 메모리 인터페이스 회로(1310)는 레디/비지 출력 신호(nR/B)를 통해 메모리 장치(1300)의 상태 정보를 메모리 컨트롤러(1400)로 전송할 수 있다. 메모리 장치(1300)가 비지 상태인 경우(즉, 메모리 장치(1300) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(1310)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(1400)로 전송할 수 있다. 메모리 장치(1300)가 레디 상태인 경우(즉, 메모리 장치(1300) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(1310)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(1400)로 전송할 수 있다. 예를 들어, 메모리 장치(1300)가 페이지 독출 명령에 응답하여 메모리 셀 어레이(1330)로부터 데이터(DATA)를 독출하는 동안, 메모리 인터페이스 회로(1310)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(1400)로 전송할 수 있다. 예를 들어, 메모리 장치(1300)가 프로그램 명령에 응답하여 메모리 셀 어레이(1330)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(1310)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(1400)로 전송할 수 있다.
제어 로직 회로(1320)는 메모리 장치(1300)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(1320)는 메모리 인터페이스 회로(1310)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(1320)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 메모리 장치(1300)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(1320)는 메모리 셀 어레이(1330)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(1330)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호들을 생성할 수 있다.
메모리 셀 어레이(1330)는 제어 로직 회로(1320)의 제어에 따라 메모리 인터페이스 회로(1310)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(1330)는 제어 로직 회로(1320)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(1310)로 출력할 수 있다.
메모리 셀 어레이(1330)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다. 일례로, 메모리 장치(1300)는 앞서 도 1 내지 도 31을 참조하여 설명한 실시예들 중 적어도 하나에 따른 장치일 수 있다.
메모리 컨트롤러(1400)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스 회로(1410)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 메모리 장치(1300)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스 회로(1410)는 제1 핀(P21)을 통해 메모리 장치(1300)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(1410)는 칩 인에이블 신호(nCE)를 통해 선택한 메모리 장치(1300)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스 회로(1410)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 메모리 장치(1300)로 전송할 수 있다. 컨트롤러 인터페이스 회로(1410)는 제7 핀(P27)을 통해 메모리 장치(1300)로 데이터 신호(DQ)를 전송하거나, 메모리 장치(1300)로부터 데이터 신호(DQ)를 수신할 수 있다.
컨트롤러 인터페이스 회로(1410)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(1300)로 전송할 수 있다. 컨트롤러 인터페이스 회로(1410)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 메모리 장치(1300)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(1300)로 전송할 수 있다.
컨트롤러 인터페이스 회로(1410)는 제5 핀(P25)을 통해 메모리 장치(1300)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(1410)는 제6 핀(P26)을 통해 메모리 장치(1300)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 장치(1300)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(1300)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(1410)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 메모리 장치(1300)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(1410)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 메모리 장치(1300)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(1410)는 메모리 장치(1300)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(1410)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
메모리 장치(1300)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(1410)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(1410)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(1410)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 메모리 장치(1300)로 전송할 수 있다.
컨트롤러 인터페이스 회로(1410)는 제8 핀(P28)을 통해 메모리 장치(1300)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(1410)는 레디/비지 출력 신호(nR/B)에 기초하여 메모리 장치(1300)의 상태 정보를 판별할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
MBK: 메인 블록
SBK: 스페어 블록
100, 200, 300, 400, 600, 800, 1000: 메모리 장치
130, 230, 330, 430, 630, 830, 1130: 게이트 전극들
CH: 채널 구조체들
CELL: 셀 영역
PERI: 주변 회로 영역
MS1: 제1 분리층
MS2: 제2 분리층
SS: 상부 분리층

Claims (20)

  1. 기판 상에 교대로 적층되는 게이트 전극들과 절연층들, 및 상기 기판의 상면에 수직하는 제1 방향으로 연장되어 상기 게이트 전극들과 상기 절연층들을 관통하며 상기 기판에 연결되는 채널 구조체들을 각각 포함하는 블록들이 배치되는 셀 영역; 및
    상기 게이트 전극들과 연결되는 로우 디코더, 및 상기 채널 구조체들과 연결되는 페이지 버퍼를 포함하는 주변 회로 영역; 을 포함하며,
    상기 블록들은 메인 블록들 및 적어도 하나의 스페어 블록을 포함하며,
    상기 기판의 상면에 평행한 제2 방향에서 상기 스페어 블록의 길이는 상기 메인 블록들 각각의 길이보다 짧은 메모리 장치.
  2. 제1항에 있어서,
    상기 블록들 각각에서, 상기 게이트 전극들 중 적어도 일부는 스트링 선택 라인들을 제공하며,
    상기 메인 블록들 각각에 포함되는 상기 스트링 선택 라인들의 개수는, 상기 스페어 블록에 포함되는 상기 스트링 선택 라인들의 개수보다 많은 메모리 장치.
  3. 제1항에 있어서,
    상기 메인 블록들과 상기 스페어 블록은 하나의 플레인에 배치되는 메모리 장치.
  4. 제1항에 있어서,
    상기 메인 블록들 각각에 연결되는 상기 로우 디코더가 배치되는 영역의 면적은, 상기 스페어 블록에 연결되는 상기 로우 디코더가 배치되는 영역의 면적보다 큰 메모리 장치.
  5. 제1항에 있어서,
    상기 게이트 전극들은, 상기 제2 방향과 교차하며 상기 기판의 상면에 평행한 제3 방향으로 연장되는 메모리 장치.
  6. 제5항에 있어서,
    상기 제3 방향에서 상기 스페어 블록의 길이는 상기 메인 블록들 각각의 길이보다 짧은 메모리 장치.
  7. 제5항에 있어서,
    상기 메인 블록들 각각에 연결되는 상기 로우 디코더는, 상기 제3 방향에서 상기 메인 블록들 각각의 일측에 배치되는 메모리 장치.
  8. 제7항에 있어서,
    상기 스페어 블록에 연결되는 상기 로우 디코더는, 상기 제3 방향에서 상기 스페어 블록의 양측에 배치되는 메모리 장치.
  9. 제8항에 있어서,
    상기 로우 디코더는 패스 트랜지스터들, 및 상기 패스 트랜지스터들과 상기 게이트 전극들을 연결하는 배선 패턴들을 포함하며,
    상기 제3 방향에서 상기 스페어 블록의 양측에 상기 패스 트랜지스터들 및 상기 배선 패턴들 중 적어도 일부가 분산 배치되는 메모리 장치.
  10. 제9항에 있어서,
    상기 스페어 블록에 포함되는 상기 게이트 전극들 중 적어도 일부의 게이트 전극들은, 상기 배선 패턴들 중 하나에 공통으로 연결되는 메모리 장치.
  11. 제9항에 있어서,
    상기 스페어 블록에 포함되는 상기 게이트 전극들 중 적어도 일부의 게이트 전극들은, 상기 패스 트랜지스터들 중 하나에 공통으로 연결되는 메모리 장치.
  12. 제9항에 있어서,
    상기 메인 블록들 각각에 연결되는 상기 로우 디코더에 포함되는 상기 패스 트랜지스터들의 개수는, 상기 스페어 블록에 연결되는 상기 로우 디코더에 포함되는 상기 패스 트랜지스터들의 개수보다 많은 메모리 장치.
  13. 복수의 메모리 셀들을 포함하며, 복수의 블록들로 구분되는 메모리 셀 어레이;
    워드라인들을 통해 상기 메모리 셀 어레이와 연결되는 로우 디코더;
    비트라인들을 통해 상기 메모리 셀 어레이와 연결되는 페이지 버퍼; 및
    상기 로우 디코더와 상기 페이지 버퍼를 통해 상기 메모리 셀 어레이를 제어하는 제어 로직 회로; 를 포함하며,
    상기 메모리 셀 어레이, 상기 로우 디코더, 및 상기 페이지 버퍼를 각각 갖는 복수의 플레인들을 포함하며,
    상기 복수의 플레인들 중에서 제1 플레인 및 제2 플레인 각각의 메모리 셀 어레이는 메인 블록들 및 적어도 하나의 스페어 블록을 포함하며,
    상기 스페어 블록에 포함되는 상기 메모리 셀들의 개수는, 상기 메인 블록들 각각에 포함되는 메모리 셀들의 개수보다 적은 메모리 장치.
  14. 제13항에 있어서,
    상기 제어 로직 회로는 상기 스페어 블록에 포함되는 상기 메모리 셀들 중 일부를 활성 메모리 셀들로 할당하고, 상기 메모리 셀들 중 나머지를 비활성 메모리 셀들로 할당하며,
    상기 활성 메모리 셀들에만 데이터를 기록하는 메모리 장치.
  15. 제14항에 있어서,
    상기 스페어 블록에서, 상기 활성 메모리 셀들의 개수는 상기 비활성 메모리 셀들의 개수보다 적은 메모리 장치.
  16. 제14항에 있어서,
    상기 제어 로직 회로는 상기 메인 블록들 각각에 포함되는 상기 메모리 셀들 각각에 2비트 이상의 데이터를 기록하며, 상기 활성 메모리 셀들 각각에 1비트의 데이터를 기록하는 메모리 장치.
  17. 기판 상에 교대로 적층되는 게이트 전극들과 절연층들, 및 상기 기판의 상면에 수직하는 제1 방향으로 연장되어 상기 게이트 전극들과 상기 절연층들을 관통하며 상기 기판에 연결되는 채널 구조체들을 각각 포함하는 블록들이 배치되는 셀 영역; 및
    상기 게이트 전극들과 연결되는 로우 디코더, 및 상기 채널 구조체들과 연결되는 페이지 버퍼를 포함하는 주변 회로 영역; 을 포함하며,
    상기 블록들 각각에서 상기 게이트 전극들은 적어도 하나의 접지 선택 라인, 워드라인들, 및 스트링 선택 라인들을 제공하고, 상기 스트링 선택 라인들은 상기 제1 방향과 교차하며 상기 기판의 상면에 평행한 제2 방향에서 서로 분리되며,
    상기 블록들 중 적어도 일부에 포함되는 상기 스트링 선택 라인들의 개수는 서로 다른 메모리 장치.
  18. 제17항에 있어서,
    상기 블록들은 N개(N은 2 이상의 자연수)의 상기 스트링 선택 라인들을 포함하는 메인 블록, 및 M개(M은 N보다 작은 자연수)의 상기 스트링 선택 라인들을 포함하는 스페어 블록을 포함하며,
    상기 제2 방향에서, 상기 메인 블록에 포함되는 상기 스트링 선택 라인들 각각의 길이는, 상기 스페어 블록에 포함되는 상기 스트링 선택 라인들 각각의 길이와 같은 메모리 장치.
  19. 제18항에 있어서,
    상기 기판의 상면에 평행하며 상기 제2 방향과 교차하는 제3 방향에서, 상기 메인 블록에 포함되는 상기 스트링 선택 라인들의 길이는, 상기 스페어 블록에 포함되는 상기 스트링 선택 라인들의 길이보다 긴 메모리 장치.
  20. 제17항에 있어서,
    상기 셀 영역과 상기 주변 회로 영역은 복수의 플레인들을 제공하며,
    상기 복수의 플레인들 중 제1 플레인에서 상기 주변 회로 영역에 포함되는 배선 패턴들과, 제2 플레인에서 상기 주변 회로 영역에 포함되는 배선 패턴들은 서로 다른 구조를 갖고,
    상기 제1 플레인에서 상기 셀 영역에 배치되는 상기 블록들 중 적어도 일부는 서로 다른 면적을 갖고, 상기 제2 플레인에서 상기 셀 영역에 배치되는 상기 블록들은 서로 같은 면적을 갖는 메모리 장치.
KR1020200137451A 2020-10-22 2020-10-22 메모리 장치 KR20220053726A (ko)

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