KR20220051497A - 지연 회로 및 이를 이용하는 지연 고정 루프 회로 - Google Patents

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Abstract

지연 회로는 코스 지연 회로, 헤더 회로 및 위상 혼합 회로를 포함할 수 있다. 상기 코스 지연 회로는 기준 클럭 신호를 지연시켜 제 1 클럭 신호 및 제 2 클럭 신호를 생성하고, 상기 제 1 및 제 2 클럭 신호의 위상을 단위 위상의 두 배만큼 변화시킬 수 있다. 상기 헤더 회로는 제 1 클럭 신호 및 제 2 클럭 신호를 수신하고, 상기 단위 위상의 절반에 대응하는 위상 차이를 갖는 제 1 위상 클럭 신호 및 제 2 위상 클럭 신호를 생성할 수 있다. 상기 위상 혼합 회로는 상기 제 1 및 제 2 위상 클럭 신호의 위상을 혼합하여 출력 클럭 신호를 생성할 수 있다.

Description

지연 회로 및 이를 이용하는 지연 고정 루프 회로 {DELAY CIRCUIT AND A DELAY LOCKED LOOP CIRCUIT USING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 신호를 지연시키는 지연 회로 및 이를 이용하는 지연 고정 루프 회로에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 시스템 클럭 신호를 버퍼링 또는 분주하여 다양한 위상을 갖는 내부 클럭 신호를 생성할 수 있다. 상기 반도체 장치들은 다양한 내부 회로를 통해 상기 내부 클럭 신호를 생성하므로, 비동기적인 지연이 발생될 수 있다. 이에 따라, 상기 내부 클럭 신호과 상기 시스템 클럭 신호 사이에 위상 차이가 발생될 수 있다. 일반적으로, 반도체 장치는 상기 비동기적인 지연을 보상하여 상기 시스템 클럭 신호와 동기되는 위상을 갖는 내부 클럭 신호를 생성하기 위해 지연 고정 루프 회로를 구비한다.
본 발명의 실시예는 코스 지연 회로의 단위 지연 시간보다 감소된 위상 차이를 갖는 위상 클럭 신호들을 생성하고, 상기 위상 클럭 신호들의 위상을 혼합하여 출력 클럭 신호를 생성할 수 있는 지연 회로 및 이를 이용하는 지연 고정 루프 회로를 제공할 수 있다.
본 발명의 실시예에 따른 지연 회로는 기준 클럭 신호를 지연시켜 제 1 클럭 신호 및 제 2 클럭 신호를 생성하고, 상기 제 1 및 제 2 클럭 신호의 위상을 단위 위상의 두 배만큼 변화시키는 코스 지연 회로; 제 1 클럭 신호 및 제 2 클럭 신호를 수신하고, 상기 단위 위상의 절반에 대응하는 위상 차이를 갖는 제 1 위상 클럭 신호 및 제 2 위상 클럭 신호를 생성하는 헤더 회로; 및 상기 제 1 및 제 2 위상 클럭 신호의 위상을 혼합하여 출력 클럭 신호를 생성하는 위상 혼합 회로를 포함할 수 있다.
본 발명의 실시예에 따른 지연 고정 루프 회로는 기준 클럭 신호를 지연시켜 제 1 클럭 신호와 상기 제 1 클럭 신호와 상보되는 위상을 갖는 제 2 클럭 신호를 생성하고, 코스 제어 신호에 기초하여 상기 제 1 및 제 2 클럭 신호의 위상을 단위 시간의 두 배만큼씩 변화시키는 코스 지연 회로; 파인 제어 신호에 기초하여, 상기 단위 시간의 절반에 대응하는 위상 차이를 갖는 제 1 위상 클럭 신호 및 제 2 위상 클럭 신호를 생성하고 상기 제 1 및 제 2 위상 클럭 신호의 위상을 혼합하여 출력 클럭 신호를 생성하는 파인 지연 회로; 상기 출력 클럭 신호를 모델링된 지연 시간만큼 지연시켜 피드백 클럭 신호를 생성하는 지연 모델 회로; 상기 기준 클럭 신호와 상기 피드백 클럭 신호의 위상을 감지하여 위상 감지 신호를 생성하는 위상 감지기; 및 상기 위상 감지 신호에 기초하여 상기 코스 제어 신호 및 상기 파인 제어 신호를 생성하는 지연 제어 회로를 포함할 수 있다.
본 발명의 실시예는 위상 혼합 회로를 제어하는 제어 신호의 비트 수 또는 위상 혼합 회로의 복잡성을 증가시키지 않으면서 위상 혼합 회로의 해상도 (resolution)를 증가시킬 수 있다. 따라서, 출력 클럭 신호의 위상을 정교하게 조절할 수 있고, 지연 회로 및 지연 고정 루프 회로를 구비하는 반도체 장치의 성능을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 지연 회로의 구성을 보여주는 도면이다.
도 3은 도 2에 도시된 코스 지연 라인의 구성을 보여주는 도면이다.
도 4는 도 2에 도시된 지연 헤더의 구성을 보여주는 도면이다.
도 5는 도 2에 도시된 위상 혼합기의 구성을 보여주는 도면이다.
도 6은 본 발명의 실시예에 따른 지연 회로의 동작을 보여주는 도면이다.
도 7은 본 발명의 실시예에 따른 클럭 생성 회로의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 보여주는 도면이다. 도 1을 참조하면, 상기 반도체 장치(100)는 클럭 수신기(110, RX), 지연 고정 루프 회로(120), 클럭 분배 네트워크(130) 및 클럭 전송기(140, TX)를 포함할 수 있다. 상기 클럭 수신기(110)는 외부 장치(도시하지 않음.)로부터 시스템 클럭 신호(CLK)를 수신할 수 있다. 상기 클럭 수신기(110)는 상기 시스템 클럭 신호(CLK)를 수신하여 기준 클럭 신호(CLKR)를 생성할 수 있다. 상기 시스템 클럭 신호(CLK)는 상보 신호(CLKB)와 함께 차동 신호로서 전송될 수도 있고, 싱글 엔디드 신호로서 전송될 수도 있다. 상기 시스템 클럭 신호(CLK)가 차동 신호로 전송될 때, 상기 클럭 수신기(110)는 상기 시스템 클럭 신호(CLK)와 상기 상보 신호(CLKB)를 차동 증폭하여 상기 기준 클럭 신호(CLKR)를 생성할 수 있다. 상기 시스템 클럭 신호(CLK)가 싱글 엔디드 신호로서 전송될 때, 상기 클럭 수신기(110)는 상기 시스템 클럭 신호(CLK)와 기준 전압(VREF)을 차동 증폭하여 상기 기준 클럭 신호(CLKR)를 생성할 수 있다. 상기 기준 전압(VREF)은 상기 시스템 클럭 신호(CLK)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다.
상기 지연 고정 루프 회로(120)는 상기 클럭 수신기(110)와 연결되어 상기 클럭 수신기(110)로부터 출력되는 상기 기준 클럭 신호(CLKR)를 수신할 수 있다. 상기 지연 고정 루프 회로(120)는 상기 기준 클럭 신호(CLKR)에 대한 지연 고정 동작을 수행하여 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 상기 반도체 장치(100)는 상기 시스템 클럭 신호(CLK)와 동기하여 상기 외부 장치와 데이터 통신을 수행할 수 있다. 상기 반도체 장치(100)는 상기 시스템 클럭 신호(CLK)를 수신하여 전송 클럭 신호(DQS)를 생성하고, 상기 전송 클럭 신호(DQS)에 동기하여 데이터를 상기 외부 장치로 전송할 수 있다. 하지만, 상기 시스템 클럭 신호(CLK)는 상기 반도체 장치(100)의 내부 회로에 의해 지연되므로, 상기 반도체 장치(100)는 상기 시스템 클럭 신호(CLK)가 수신되어 상기 전송 클럭 신호(DQS)가 출력되는 경로에서 발생하는 지연량을 보상하여야 한다. 상기 지연 고정 루프 회로(120)는 상기 지연량을 보상할 수 있도록 상기 기준 클럭 신호(CLKR)를 가변 지연시켜 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다.
상기 클럭 분배 네트워크(130)는 상기 출력 클럭 신호(CLKOUT)를 수신하고, 상기 출력 클럭 신호(CLKOUT)를 상기 클럭 전송기(140)로 전송할 수 있다. 상기 클럭 전송기(140)는 상기 클럭 분배 네트워크(130)로부터 전송된 클럭 신호를 구동하여 상기 전송 클럭 신호(DQS)를 상기 외부 장치로 출력할 수 있다. 도 1에서 하나의 클럭 전송기(140)만이 도시되었으나, 상기 반도체 장치(100)는 복수의 데이터 채널 및/또는 패드를 포함할 수 있고, 복수의 데이터 채널 및/또는 패드마다 클럭 전송기가 구비될 수 있다. 상기 클럭 분배 네트워크(130)는 상기 지연 고정 루프 회로(120)로부터 생성된 출력 클럭 신호(CLKOUT)를 상기 복수의 클럭 전송기로 각각 전송할 수 있다.
상기 지연 고정 루프 회로(120)는 지연 회로(121), 지연 모델 회로(122), 위상 감지기(123) 및 지연 제어 회로(124)를 포함할 수 있다. 상기 지연 회로(121)는 기준 클럭 신호(CLKR)를 수신하고, 상기 기준 클럭 신호(CLKR)를 지연시켜 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 상기 지연 회로(121)는 지연 제어 신호에 기초하여 상기 기준 클럭 신호(CLKR)를 가변 지연시킬 수 있다. 상기 지연 제어 신호는 상기 지연 회로(121)의 지연 시간을 변화 및/또는 업데이트하기 위한 제어 신호일 수 있다. 상기 지연 회로(121)는 코스 지연 회로(121-1) 및 파인 지연 회로(121-2)를 포함할 수 있다. 상기 지연 제어 신호는 코스 제어 신호(INCC, DECC) 및 파인 제어 신호(INCF, DECF)를 포함할 수 있다. 상기 코스 지연 회로(121-1)는 상기 코스 제어 신호(INCC, DECC)에 기초하여 지연 시간이 설정될 수 있다. 상기 코스 지연 회로(121-1)는 상기 기준 클럭 신호(CLKR)를 수신하고, 상기 기준 클럭 신호(CLKR)를 설정된 지연 시간만큼 지연시켜 제 1 클럭 신호(FCLK) 및 제 2 클럭 신호(SCLK)를 생성할 수 있다. 상기 제 2 클럭 신호(SCLK)는 상기 제 1 클럭 신호(FCLK)의 상보 클럭 신호일 수 있고, 상기 제 1 클럭 신호(FCLK)와 상보되는 위상, 즉, 180도의 위상 차이를 가질 수 있다. 상기 파인 지연 회로(121-2)는 상기 파인 제어 신호(INCF, DECF)에 기초하여 지연 시간이 설정될 수 있다. 상기 파인 지연 회로(121-2)는 위상 혼합 회로를 포함할 수 있고, 상기 파인 제어 신호(INCF, DECF)에 기초하여 상기 위상 혼합 회로의 가중치를 조절할 수 있다. 상기 파인 지연 회로(121-2)는 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)를 수신하고, 상기 파인 제어 신호(INCF, DECF)에 기초하여 설정된 가중치에 기초하여 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)의 위상을 혼합하여 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다.
상기 코스 지연 회로(121-1)의 단위 지연 시간은 상기 파인 지연 회로(121-2)의 단위 지연 시간보다 길 수 있다. 상기 지연 고정 루프 회로(120)는 코스 지연 고정 동작 및 파인 지연 고정 동작을 수행할 수 있다. 상기 코스 지연 고정 동작은 상기 위상 감지기(123)의 위상 감지 결과에 기초하여 상기 코스 지연 회로(121-1)의 지연 시간을 설정하기 위한 동작일 수 있다. 상기 파인 지연 고정 동작은 상기 위상 감지기(123)의 위상 감지 결과에 기초하여 상기 파인 지연 회로(121-2)의 지연 시간을 설정하기 위한 동작일 수 있다. 상기 파인 지연 고정 동작은 상기 코스 지연 고정 동작이 완료된 이후에 수행될 수 있다. 상기 파인 지연 고정 동작을 수행하면서 상기 코스 지연 고정 동작에 의해 설정된 상기 코스 지연 회로의 지연 시간이 추가적으로 변화될 수 있다.
상기 코스 지연 회로(121-1)의 단위 지연 시간에 따라 변화되는 위상은 단위 위상의 두 배에 대응할 수 있다. 상기 코스 지연 회로(121-1)는 상기 코스 제어 신호(INCC, DECC)에 따라 지연 시간이 업데이트될 때마다 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)의 위상을 상기 단위 위상의 두 배만큼씩 단계적으로 변화시킬 수 있다. 상기 파인 지연 회로(121-2)는 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)를 수신하여 단위 위상의 절반만큼 위상 차이를 갖는 두 개의 위상 클럭 신호를 생성하고, 상기 두 개의 위상 클럭 신호의 위상을 혼합하여 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 상기 단위 위상에 대해서는 후술하기로 한다.
상기 지연 모델 회로(122)는 상기 출력 클럭 신호(CLKOUT)를 수신하고, 상기 출력 클럭 신호(CLKOUT)를 모델링된 지연 시간만큼 지연시켜 피드백 클럭 신호(FBCLK)를 생성할 수 있다. 상기 지연 모델 회로(122)의 지연량은 상기 반도체 장치(100)의 클럭 경로에서 발생되는 지연 시간과 실질적으로 동일하게 설정될 수 있다. 상기 지연 모델 회로(122)는 상기 시스템 클럭 신호(CLK)가 수신되어 상기 전송 클럭 신호(DQS)가 출력되는 경로에서 발생하는 지연량에 대응하는 지연량을 가질 수 있다. 상기 지연 모델 회로(122)는 상기 시스템 클럭 신호(CLK)가 수신되어 상기 전송 클럭 신호(DQS)가 출력되는 경로에 존재하는 회로들을 모델링한 회로 및/또는 소자들을 포함할 수 있다.
상기 위상 감지기(123)는 상기 기준 클럭 신호(CLKR) 및 상기 피드백 클럭 신호(FBCLK)를 수신할 수 있다. 상기 위상 감지기(123)는 상기 기준 클럭 신호(CLKR)와 상기 피드백 클럭 신호(FBCLK)의 위상을 감지하여 위상 감지 신호(PD)를 생성할 수 있다. 예를 들어, 상기 위상 감지기(123)는 상기 피드백 클럭 신호(FBCLK)와 비교하여 상기 기준 클럭 신호(CLKR)의 위상이 앞서는지 또는 늦는지 여부를 판단할 수 있다. 상기 위상 감지기(123)는 상기 기준 클럭 신호(CLKR)의 위상이 상기 피드백 클럭 신호(FBCLK)의 위상보다 앞서는 경우 제 1 로직 레벨을 갖는 상기 위상 감지 신호(PD)를 생성할 수 있다. 상기 위상 감지기(123)는 상기 기준 클럭 신호(CLKR)의 위상이 상기 피드백 클럭 신호(FBCLK)의 위상보다 늦는 경우 제 2 로직 레벨을 갖는 상기 위상 감지 신호(PD)를 생성할 수 있다. 예를 들어, 상기 제 1 로직 레벨은 로직 하이 레벨일 수 있고, 상기 제 2 로직 레벨은 로직 로우 레벨일 수 있다.
상기 지연 제어 회로(124)는 상기 위상 감지기(123)로부터 상기 위상 감지 신호(PD)를 수신할 수 있다. 상기 지연 제어 회로(124)는 상기 위상 감지 신호(PD)에 기초하여 상기 지연 제어 신호를 생성할 수 있다. 상기 지연 제어 회로(124)는 상기 코스 지연 고정 동작 중에 상기 위상 감지 신호(PD)에 기초하여 상기 코스 제어 신호(INCC, DECC)를 생성할 수 있고, 상기 파인 지연 고정 동작 중에 상기 위상 감지 신호(PD)에 기초하여 상기 파인 제어 신호(INCF, DECF)를 생성할 수 있다. 상기 코스 제어 신호는 코스 증가 신호(INCC) 및 코스 감소 신호(DECC)를 포함할 수 있다. 상기 코스 증가 신호(INCC)는 상기 코스 지연 회로(121-1)의 지연 시간을 증가시키는 신호일 수 있고, 상기 코스 감소 신호(DECC)는 상기 코스 지연 회로(121-1)의 지연 시간을 감소시키는 신호일 수 있다. 상기 코스 지연 회로(121-1)는 상기 코스 증가 신호(INCC)에 기초하여 상기 기준 클럭 신호(CLKR)가 지연되는 시간을 증가시킬 수 있고, 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)의 위상은 상기 단위 위상의 두 배만큼 늦어질 수 있다. 상기 상기 코스 지연 회로(121-1)는 상기 코스 감소 신호(DECC)에 기초하여 상기 기준 클럭 신호(CLKR)가 지연되는 시간을 감소시킬 수 있고, 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)의 위상은 상기 단위 위상의 두 배만큼 빨라질 수 있다. 상기 파인 제어 신호는 파인 증가 신호(INCF) 및 파인 감소 신호(DECF)를 포함할 수 있다. 상기 파인 지연 회로(121-2)는 상기 파인 증가 신호(INCF) 및 상기 파인 감소 신호(DECF)에 기초하여 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)의 위상을 혼합하기 위한 가중치를 변화시킬 수 있다.
상기 파인 지연 회로(121-2)는 상기 파인 제어 신호(INCF, DECF)에 기초하여 제 1 클럭 선택 신호(FSEL) 및 제 2 클럭 선택 신호(SSEL)를 생성할 수 있다. 앞서 설명한 것과 같이, 상기 파인 지연 회로(121-1)는 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)를 수신하고, 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)로부터 상기 단위 위상의 절반만큼 위상 차이를 갖는 두 개의 위상 클럭 신호를 생성할 수 있다. 상기 지연 제어 회로(124)는 상기 제 1 및 제 2 클럭 선택 신호(FSEL, SSEL)에 기초하여 상기 코스 증가 신호(INCC) 및 상기 코스 감소 신호(DECF)를 생성할 수 있다. 상기 지연 제어 회로(124)는 상기 제 1 및 제 2 클럭 선택 신호(FSEL, SSEL)에 기초하여 상기 코스 증가 신호(INCC) 및 코스 감소 신호(DECC)를 생성하여 상기 파인 지연 회로(121-2)에 의해 상기 출력 클럭 신호(CLKOUT)의 위상이 상기 단위 위상의 절반만큼 계속해서 변화될 수 있도록 한다.
도 2는 본 발명의 실시예에 따른 지연 회로(200)의 구성을 보여주는 도면이다. 상기 지연 회로(200)는 도 1에 도시된 지연 회로(121)로 적용될 수 있다. 도 2를 참조하면, 상기 지연 회로(200)는 코스 지연 회로(210), 헤더 회로(220) 및 위상 혼합 회로(230)를 포함할 수 있다. 상기 헤더 회로(220) 및 상기 위상 혼합 회로(230)는 상기 파인 제어 회로의 구성 요소일 수 있다. 상기 코스 지연 회로(210)는 코스 쉬프트 레지스터(211) 및 코스 지연 라인(212)을 포함할 수 있다. 상기 코스 쉬프트 레지스터(211)는 코스 제어 신호(INCC, DECC)에 기초하여 제 1 내지 제 n 인에이블 신호(EN1, EN2, ENn)를 생성할 수 있다. 여기서, n은 3 이상의 정수일 수 있다. 상기 인에이블 신호의 개수는 상기 코스 지연 라인(212)이 구비하는 지연 셀의 개수에 대응할 수 있다. 상기 코스 쉬프트 레지스터(211)는 상기 코스 증가 신호(INCC)를 수신할 때, 상기 제 1 내지 제 n 인에이블 신호(EN1, EN2, ENn) 중 인에이블되는 인에이블 신호의 개수를 증가시킬 수 있다. 상기 코스 쉬프트 레지스터(211)는 상기 코스 감소 신호(DECC)를 수신할 때, 상기 제 1 내지 제 n 인에이블 신호(EN1, EN2, ENn) 중 인에이블되는 인에이블 신호의 개수를 감소시킬 수 있다. 상기 코스 쉬프트 레지스터(211)는 상기 제 1 내지 제 n 인에이블 신호(EN1, EN2, ENn) 중에서 인에이블 되는 신호의 개수를 순차적으로 증가시키거나 순차적으로 감소시킬 수 있다. 예를 들어, 상기 코스 쉬프트 레지스터(211)는 초기 상태에서 상기 제 1 인에이블 신호(EN1)만을 인에이블 시킬 수 있고, 상기 코스 증가 신호(INCC)를 수신하면 상기 제 1 인에이블 신호(EN1)와 함께 제 2 인에이블 신호(EN2)를 인에이블시키며, 상기 코스 증가 신호(INCC)를 수신할 때마다 인에이블되는 인에이블 신호의 개수를 하나씩 증가시킬 수 있다. 상기 코스 쉬프트 레지스터(211)는 상기 코스 감소 신호(DECC)를 수신할 때마다 인에이블되는 인에이블 신호의 개수를 하나씩 감소시킬 수 있다.
상기 코스 지연 라인(212)은 상기 기준 클럭 신호(CLKR)를 수신하고, 상기 기준 클럭 신호(CLKR)를 지연시켜 제 1 클럭 신호(FCLK) 및 제 2 클럭 신호(SCLK)를 생성할 수 있다. 상기 코스 지연 라인(212)은 제 1 내지 제 n 지연 셀(212-1, 212-2, 212-n)을 포함할 수 있다. 상기 제 1 내지 제 n 지연 셀(212-1, 212-2, 212-n)은 각각 상기 코스 지연 라인(212)의 단위 지연 시간에 대응하는 지연 시간을 가질 수 있다. 상기 코스 지연 라인(212)의 지연 시간은 활성화되는 지연 셀의 개수에 따라 변화될 수 있다. 하나의 지연 셀의 지연 시간은 상기 단위 위상의 두 배에 대응하는 시간일 수 있다. 상기 코스 지연 라인(212)은 상기 제 1 내지 제 n 인에이블 신호(EN1, EN2, ENn)에 기초하여 인에이블되는 지연 셀의 개수를 변화시킬 수 있다. 상기 제 1 지연 셀(212-1)은 상기 제 1 인에이블 신호(EN1)에 기초하여 활성화될 수 있다. 상기 제 2 지연 셀(212-2)은 제 2 인에이블 신호(EN2)에 기초하여 활성화될 수 있다. 상기 제 n 지연 셀(212-n)은 제 n 인에이블 신호(ENn)에 기초하여 활성화될 수 있다. 상기 제 1 지연 셀(212-1)은 상기 기준 클럭 신호를 수신하고, 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)는 상기 제 1 지연 셀(212-1)로부터 출력될 수 있다. 제 2 내지 제 n 지연 셀(212-2, 212-n)이 순차적으로 활성화될수록 상기 기준 클럭 신호(CLKR)가 진행되는 경로가 증가되어 상기 기준 클럭 신호(CLKR)의 지연 시간이 증가될 수 있다. 상기 제 n 지연 셀 내지 제 2 지연 셀(212-n, 212-2)이 순차적으로 비활성화될 수록 상기 기준 클럭 신호(CLKR)가 진행되는 경로가 감소되어 상기 기준 클럭 신호(CLKR)의 지연 시간이 감소될 수 있다.
후술되겠지만, 상기 제 1 내지 제 n 인에이블 신호(EN1, EN2, ENn)는 각각 상기 기준 클럭 신호(CLKR)가 상기 제 1 클럭 신호(FCLK)로 출력되는 시간을 증가시키기 위한 업 인에이블 신호와 상기 기준 클럭 신호(CLKR)가 상기 제 2 클럭 신호(SCLK)로 출력되는 시간을 증가시키기 위한 다운 인에이블 신호를 포함할 수 있다. 상기 코스 쉬프트 레지스터(211)는 코스 지연 고정 동작 중에 상기 코스 증가 신호(INCC) 및 상기 코스 감소 신호(DECC)에 기초하여 업 인에이블 신호와 다운 인에이블 신호를 모두 인에이블시키거나 모두 디스에이블시킬 수 있다. 상기 코스 쉬프트 레지스터(211)는 상기 파인 지연 고정 동작 중에 상기 코스 증가 신호(INCC) 및 상기 코스 감소신호(DECC)에 기초하여 상가 업 인에이블 신호 및 상기 다운 인에이블 신호를 하나씩 순차적으로 인에이블시키거나 하나씩 순차적으로 디스에이블시킬 수 있다. 예를 들어, 코스 지연 고정 동작을 통해 상기 제 1 인에이블 신호(EN1)만이 인에이블되었다고 가정하자. 상기 파인 지연 고정 동작 중에 상기 코스 쉬프트 레지스터(211)는 상기 코스 증가 신호(INCC)를 수신하면 상기 제 2 인에이블 신호(EN2)의 업 인에이블 신호를 먼저 인에이블 시킬 수 있고, 상기 코스 증가 신호(INCC)를 다시 수신하면 상기 제 2 인에이블 신호(EN2)의 다운 인에이블 신호를 인에이블시킬 수 있다. 반대로, 상기 파인 지연 고정 동작 중에 상기 코스 쉬프트 레지스터(211)가 상기 코스 감소 신호(DECC)를 수신하면 상기 제 1 인에이블 신호(EN1)의 다운 인에이블 신호를 먼저 디스에이블시킬 수 있고, 상기 코스 감소 신호(DECC)를 다시 수신하면 상기 제 1 인에이블 신호(EN1)의 업 인에이블 신호를 디스에이블시킬 수 있다. 상기 코스 쉬프트 레지스터(211)는 락킹 신호(LOCK)를 더 수신할 수 있다. 상기 락킹 신호(LOCK)는 상기 코스 지연 고정 동작이 완료되면 인에이블될 수 있다. 따라서, 상기 락킹 신호(LOCK)가 디스에이블 상태일 때 상기 코스 지연 공정 동작이 수행되는 중일 수 있고, 상기 락킹 신호(LOCK)가 인에이블되면 상기 파인 지연 고정 동작이 수행되는 중일 수 있다. 상기 코스 쉬프트 레지스터(211)는 상기 락킹 신호(LOCK)가 디스에이블되었을 때 상기 코스 증가 신호(INCC) 및 상기 코스 감소 신호(DECC)에 기초하여 상기 업 인에이블 신호와 상기 다운 인에이블 신호를 모두 인에이블시키거나 모두 디스에이블시킬 수 있다. 상기 코스 쉬프트 레지스터(211)는 상기 락킹 신호(LOCK)가 인에이블 되었을 때, 상기 업 인에이블 신호 및 상기 다운 인에이블 신호를 하나씩 순차적으로 인에이블시키거나 하나씩 순차적으로 디스에이블시킬 수 있다.
상기 헤더 회로(220)는 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)를 수신하고, 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)로부터 제 1 위상 클럭 신호(FCLKI) 및 제 2 위상 클럭 신호(SCLKI)를 생성할 수 있다. 상기 제 1 위상 클럭 신호(FCLKI) 및 제 2 위상 클럭 신호(SCLKI) 사이의 위상 차이는 상기 단위 위상의 절반에 대응할 수 있다. 상기 헤더 회로(220)는 상기 파인 제어 신호(INCF, DECF)에 기초하여 상기 제 2 위상 클럭 신호(SCLKI)보다 상기 단위 위상의 절반만큼 앞선 위상을 갖는 상기 제 1 위상 클럭 신호(FCLKI)를 생성하거나 상기 제 2 위상 클럭 신호(SCLKI)보다 상기 단위 위상의 절반만큼 늦는 위상을 갖는 상기 제 1 위상 클럭 신호(FCLKI)를 생성할 수 있다.
상기 위상 혼합 회로(230)는 상기 제 1 위상 클럭 신호(FCLKI), 상기 제 2 위상 클럭 신호(SCLKI) 및 상기 파인 제어 신호(INCF, DECF)를 수신할 수 있다. 상기 위상 혼합 회로(230)는 상기 파인 제어 신호(INCF, DECF)에 기초하여 상기 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)의 위상을 혼합하기 위한 가중치(R<0:7>)를 결정할 수 있다. 상기 위상 혼합 회로(230)는 상기 가중치(R<0:7>)에 따라 상기 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)의 위상을 혼합하여 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 예를 들어, 상기 위상 혼합 회로(230)는 상기 가중치(R<0:7>)의 값이 커질수록 상기 제 1 위상 클럭 신호(FCLKI)의 위상에 근접하는 위상을 갖는 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있고, 상기 가중치(R<0:7>)의 값이 작아질수록 상기 제 2 위상 클럭 신호(SCLKI)에 근접하는 위상을 갖는 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다.
상기 헤더 회로(220)는 헤더 제어기(221) 및 지연 헤더(222)를 포함할 수 있다. 상기 헤더 제어기(221)는 상기 파인 제어 신호(INCF, DECF)에 기초하여 결정된 상기 가중치(R<0:7>)를 수신할 수 있다. 상기 헤더 제어기(221)는 상기 가중치(R<0:7>)에 기초하여 상기 제 1 클럭 선택 신호(FSEL) 및 상기 제 2 클럭 선택 신호(SSEL)를 생성할 수 있다. 상기 헤더 제어기(221)는 상기 제 1 및 제 2 클럭 선택 신호(FSEL, SSEL)를 상기 지연 헤더(222)로 제공할 수 있다. 도 1을 함께 참조하면, 상기 헤더 제어기(221)는 상기 제 1 및 제 2 클럭 선택 신호(FSEL, SSEL)를 상기 지연 제어 회로(124)로 제공할 수 있다. 상기 헤더 제어기(221)는 상기 가중치(R<0:7>)가 최대 값을 가질 때마다 상기 제 1 클럭 선택 신호(FSEL)의 로직 레벨을 반대되는 로직 레벨로 천이시킬 수 있다. 상기 헤더 제어기(221)는 상기 가중치(R<0:7>)가 최소 값을 가질 때마다 상기 제 2 클럭 선택 신호(SSEL)의 로직 레벨을 반대되는 로직 레벨로 천이시킬 수 있다. 상기 헤더 제어기(221)는 리셋 신호(RST)를 더 수신할 수 있다. 상기 헤더 제어기(221)는 상기 리셋 신호(RST)에 기초하여 상기 제 1 및 제 2 클럭 선택 신호(FSEL, SSEL)를 제 1 로직 레벨로 초기화시킬 수 있다. 상기 리셋 신호(RST)는 상기 코스 지연 고정 동작이 완료되고 상기 파인 지연 고정 동작이 시작되면 인에이블될 수 있다.
상기 제 1 및 제 2 클럭 선택 신호(FSEL, SSEL)는 초기 상태에서 제 1 로직 레벨을 가질 수 있다. 상기 지연 제어 회로(124)는 상기 제 1 및 제 2 클럭 선택 신호(FSEL, SSEL) 중 어느 하나가 제 2 로직 레벨에서 제 1 로직 레벨로 천이할 때, 상기 코스 제어 신호(INCC, DECC)를 생성할 수 있다. 예를 들어, 상기 지연 제어 회로(124)는 상기 제 1 클럭 선택 신호(FSEL) 및 상기 제 2 클럭 선택 신호(SSEL) 중 하나가 제 2 로직 레벨에서 제 1 로직 레벨로 천이하고 상기 위상 감지 신호(PD)가 제 1 로직 레벨을 가지면, 상기 코스 증가 신호(INCC)를 생성하고, 상기 코스 지연 회로(210)는 상기 코스 지연 라인(212)의 지연 시간을 증가시킬 수 있다. 상기 지연 제어 회로(124)는 상기 제 1 클럭 선택 신호(FSEL) 및 상기 제 2 클럭 선택 신호(SCLK) 중 하나가 제 2 로직 레벨에서 제 1 로직 레벨로 천이하고 상기 위상 감지 신호(PD)가 제 2 로직 레벨을 가지면, 상기 코스 감소 신호(DECC)를 생성하고, 상기 코스 지연 회로(210)는 상기 코스 지연 라인(212)의 지연 시간을 감소시킬 수 있다.
상기 지연 헤더(222)는 상기 코스 지연 회로(210)로부터 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)를 수신하고 상기 헤더 제어기(221)로부터 상기 제 1 및 제 2 클럭 선택 신호(FSEL, SSEL)를 수신할 수 있다. 상기 지연 헤더(222)는 상기 제 1 클럭 선택 신호(FSEL)에 기초하여 상기 제 1 클럭 신호(FCLK)와 상기 제 1 클럭 신호(FCLK)가 상기 단위 위상만큼 지연된 제 1 지연 클럭 신호 중 하나로부터 상기 제 1 위상 클럭 신호(FCLKI)를 생성할 수 있다. 상기 지연 헤더(222)는 상기 제 2 클럭 선택 신호(SSEL)에 기초하여 상기 제 2 클럭 신호(SCLK)가 반전 구동된 반전 클럭 신호와 상기 반전 클럭 신호가 상기 단위 위상만큼 지연된 제 2 지연 클럭 신호 중 하나로부터 상기 제 2 위상 클럭 신호(SCLKI)를 생성할 수 있다.
상기 위상 혼합 회로(230)는 파인 쉬프트 레지스터(231) 및 위상 혼합기(232)를 포함할 수 있다. 상기 파인 쉬프트 레지스터(231)는 상기 파인 제어 신호(INCF, DECF)를 수신하여 상기 가중치(R<0:7>)를 생성할 수 있다. 상기 파인 쉬프트 레지스터(231)는 상기 파인 제어 신호(INCF, DECF)에 기초하여 상기 가중치(R<0:7>)를 변화시킬 수 있다. 상기 파인 쉬프트 레지스터(231)는 상기 파인 증가 신호(INCF)에 기초하여 상기 가중치의 값을 단계적으로 감소 또는 증가시킬 수 있고, 상기 파인 감소 신호(DECF)에 기초하여 상기 가중치의 값을 단계적으로 증가 또는 감소시킬 수 있다. 상기 가중치(R<0:7>)는 복수 비트를 갖는 디지털 신호일 수 있고, 상기 가중치(R<0:7>)의 로직 값은 써모미터 코드 (thermometer code)와 같이 증가되거나 감소될 수 있다. 상기 파인 쉬프트 레지스터(231)는 상기 파인 증가 신호(INCF)가 연속해서 상기 가중치(R<0:7>)의 비트 수를 초과하는 횟수만큼 생성될 때, 상기 가중치(R<0:7>)를 감소시키다가 상기 가중치(R<0:7>)가 최소 값에 도달하면 상기 가중치(R<0:7>)를 다시 증가시킬 수 있다. 반대로, 상기 파인 쉬프트 레지스터(231)는 상기 파인 감소 신호(DECF))가 연속해서 상기 가중치(R<0:7>)의 비트 수를 초과하는 횟수만큼 생성될 때, 상기 가중치(R<0:7>)를 증가시키다가 상기 가중치(R<0:7>)가 최대 값에 도달하면 상기 가중치(R<0:7>)를 다시 감소시킬 수 있다.
상기 파인 쉬프트 레지스터(231)는 상기 리셋 신호(RST)를 더 수신할 수 있다. 상기 파인 쉬프트 레지스터(231)는 상기 리셋 신호(RST)에 기초하여 상기 가중치(R<0:7>)를 초기화시킬 수 있다. 예를 들어, 상기 파인 쉬프트 레지스터(231)는 상기 리셋 신호(RST)가 인에이블되었을 때, 상기 가중치(R<0:7>)가 최대 값을 갖도록 초기화시킬 수 있다. 상기 파인 쉬프트 레지스터(231)는 상기 헤더 제어기(221)로부터 상기 제 1 클럭 선택 신호(FSEL) 및 상기 제 2 클럭 선택 신호(SSEL)를 더 수신할 수 있다. 상기 파인 쉬프트 레지스터(231)는 상기 파인 제어 신호(INCF, DECF), 상기 제 1 클럭 선택 신호(FSEL) 및 상기 제 2 클럭 선택 신호(SSEL)에 기초하여 상기 가중치(R<0:7>)의 값을 변화시킬 수 있다. 예를 들어, 상기 파인 쉬프트 레지스터(231)는 상기 제 1 클럭 선택 신호(FSEL)가 인에이블되었을 때 상기 파인 증가 신호(INCF)에 기초하여 상기 가중치(R<0:7>)를 감소시킬 수 있다. 상기 파인 쉬프트 레지스터(231)는 상기 제 1 클럭 신호(SSEL)가 디스에이블되었을 때 상기 파인 증가 신호(INCF)에 기초하여 상기 가중치(R<0:7>)를 증가시킬 수 있다. 상기 파인 쉬프트 레지스터(231)는 상기 제 2 클럭 선택 신호(SSEL)가 인에이블되었을 때 상기 파인 감소 신호(DECF)에 기초하여 상기 가중치(R<0:7>)를 증가시킬 수 있다. 상기 파인 쉬프트 레지스터(231)는 상기 제 2 클럭 선택 신호(SSEL)가 디스에이블되었을 때 상기 파인 감소 신호(DECF)에 기초하여 상기 가중치(R<0:7>)를 증가시킬 수 있다.
상기 위상 혼합기(232)는 상기 헤더 회로(220)로부터 상기 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)를 수신하고, 상기 파인 쉬프트 레지스터(231)로부터 상기 가중치(R<0:7>)를 수신할 수 있다. 상기 위상 혼합기(232)는 상기 가중치(R<0:7>)에 기초하여 상기 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)의 위상을 혼합하여 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 상기 위상 혼합기(232)는 가중치에 따라 두 개의 입력 클럭 신호의 위상을 혼합하여 출력 클럭 신호를 생성하는 어떠한 공지의 위상 혼합기라도 포함할 수 있다.
도 3은 도 2에 도시된 코스 지연 라인(212)의 구성을 보여주는 도면이다. 도 3을 참조하면, 상기 코스 지연 라인(212)은 제 1 지연 셀(301), 제 2 지연 셀(302) 및 제 n 지연 셀(30n)을 포함할 수 있다. 상기 제 1 지연 셀(301)은 상기 기준 클럭 신호(CLKR)를 수신하고, 상기 제 1 내지 제 n 지연 셀(301, 302, 30n)은 상기 기준 클럭 신호(CLKR)를 순차적으로 지연시킬 수 있다. 각각의 지연 셀(301, 302, 30n)은 8개의 낸드 게이트를 포함할 수 있다. 상기 제 1 내지 제 n 인에이블 신호(EN1, EN2, ENn)는 복수의 인에이블 신호를 포함할 수 있다. 하나의 인에이블 신호는 셀 인에이블 신호, 업 인에이블 신호 및 다운 인에이블 신호를 포함할 수 있다.
상기 제 1 지연 셀(301)은 제 1 내지 제 8 낸드 게이트(311, 312, 313, 314, 315, 316, 317, 318)를 포함할 수 있다. 상기 제 1 낸드 게이트(311)는 제 1 셀 인에이블 신호(CEN1) 및 상기 기준 클럭 신호(CLKR)를 수신할 수 있다. 상기 제 2 낸드 게이트(312)는 상기 제 1 낸드 게이트(311)의 출력과 전원 전압(VDD)을 수신할 수 있다. 상기 전원 전압은 로직 하이 레벨로 판단될 수 있도록 충분히 높은 전압 레벨을 가질 수 있다. 상기 제 3 낸드 게이트(313)는 상기 제 2 낸드 게이트(312)의 출력 및 제 1 업 인에이블 신호(FEN1)를 수신할 수 있다. 상기 제 4 낸드 게이트(314)는 상기 제 2 낸드 게이트(312)의 출력 및 제 1 다운 인에이블 신호(SEN1)를 수신할 수 있다. 상기 제 5 낸드 게이트(315)는 상기 제 3 낸드 게이트(313)의 출력과 제 2 지연 셀(302)로부터 출력된 신호를 수신할 수 있다. 상기 제 6 낸드 게이트(316)는 상기 제 5 낸드 게이트(315)의 출력과 상기 전원 전압(VDD)을 수신하고, 상기 제 1 클럭 신호(FCLK)를 출력할 수 있다. 상기 제 7 낸드 게이트(317)는 상기 제 4 낸드 게이트(314)의 출력과 상기 제 2 지연 셀(302)로부터 출력된 신호를 수신할 수 있다. 상기 제 8 낸드 게이트(318)는 상기 제 7 낸드 게이트(317)의 출력과 상기 전원 전압(VDD)을 수신하고, 상기 제 2 클럭 신호(SCLK)를 출력할 수 있다.
상기 제 2 지연 셀(302)은 제 1 내지 제 8 낸드 게이트(321, 322, 323, 324, 325, 326, 327, 328)를 포함할 수 있다. 상기 제 1 낸드 게이트(321)는 제 2 셀 인에이블 신호(CEN2) 및 상기 제 1 지연 셀(301)의 상기 제 2 낸드 게이트(312)의 출력을 수신할 수 있다. 상기 제 2 낸드 게이트(322)는 상기 제 1 낸드 게이트(321)의 출력 및 상기 전원 전압(VDD)을 수신할 수 있다. 상기 제 3 낸드 게이트(323)는 상기 제 2 낸드 게이트(322)의 출력 및 제 2 업 인에이블 신호(FEN2)를 수신할 수 있다. 상기 제 4 낸드 게이트(324)는 상기 제 2 낸드 게이트(322)의 출력 및 제 2 다운 인에이블 신호(SEN2)를 수신할 수 있다. 상기 제 5 낸드 게이트(325)는 상기 제 3 낸드 게이트(323)의 출력과 다음 단에 배치되는 지연 셀로부터 출력되는 신호를 수신할 수 있다. 상기 제 6 낸드 게이트(326)는 상기 제 5 낸드 게이트(325)의 출력 및 상기 전원 전압(VDD)을 수신하고, 상기 제 6 낸드 게이트(326)의 출력은 상기 제 1 지연 셀(301)의 제 5 낸드 게이트(315)로 입력될 수 있다. 상기 제 7 낸드 게이트(327)는 상기 제 4 낸드 게이트(324)의 출력과 다음 단에 배치되는 지연 셀로부터 출력되는 신호를 수신할 수 있다. 상기 제 8 낸드 게이트(328)는 상기 제 7 낸드 게이트(327)의 출력 및 상기 전원 전압(VDD)을 수신하고, 상기 제 8 낸드 게이트(328)의 출력은 상기 제 1 지연 셀(301)의 제 7 낸드 게이트(317)로 입력될 수 있다. 제 n 지연 셀(30n)은 제 7 및 제 8 낸드 게이트가 다음 단의 지연 셀로부터 출력되는 신호를 수신하는 대신 전원 전압(VDD)을 수신하는 점을 제외하고는 상기 제 1 및 제 2 지연 셀(301, 302)과 동일한 구조를 가질 수 있다.
도 2를 함께 참조하면, 상기 코스 쉬프트 레지스터(211)에 의해 제 1 인에이블 신호(EN1)가 인에이블되고 상기 제 2 인에이블 신호(EN2) 및 상기 제 n 인에이블 신호(ENn)는 디스에이블된 상태일 때, 상기 제 1 셀 인에이블 신호(CEN1), 상기 제 1 업 인에이블 신호(FEN1) 및 제 1 다운 인에이블 신호(SEN1)가 인에이블될 수 있다. 따라서, 상기 기준 클럭 신호(CLKR)는 상기 제 1 지연 셀(301)을 통해서만 지연될 수 있다. 상기 기준 클럭 신호(CLKR)는 순차적으로 상기 제 1 낸드 게이트(311), 상기 제 2 낸드 게이트(312), 상기 제 3 낸드 게이트(313), 상기 제 5 낸드 게이트(315) 및 상기 제 6 낸드 게이트(316)를 통해 상기 제 1 클럭 신호(FCLK)로 출력될 수 있다. 상기 기준 클럭 신호(CLKR)는 순차적으로 상기 제 1 낸드 게이트(311), 상기 제 2 낸드 게이트(312), 상기 제 4 낸드 게이트(314), 상기 제 7 낸드 게이트(317) 및 상기 제 8 낸드 게이트(318)를 통해 상기 제 2 클럭 신호(SCLK)로 출력될 수 있다. 상기 코스 쉬프트 레지스터(211)에 의해 상기 제 2 인에이블 신호(EN2)가 인에이블되면, 상기 제 2 셀 인에이블 신호(CEN2), 상기 제 2 업 인에이블 신호(FEN2) 및 상기 제 2 다운 인에이블 신호(SEN2)가 인에이블되고, 상기 기준 클럭 신호(CLKR)는 상기 제 1 지연 셀(301) 및 상기 제 2 지연 셀(302)을 통해 지연될 수 있다. 상기 기준 클럭 신호(CLKR)는 순차적으로 상기 제 1 지연 셀(301)의 상기 제 1 낸드 게이트(311), 상기 제 2 낸드 게이트(312), 상기 제 2 지연 셀(302)의 상기 제 1 낸드 게이트(321), 상기 제 2 낸드 게이트(322), 상기 제 3 낸드 게이트(323), 상기 제 5 낸드 게이트(325), 상기 제 6 낸드 게이트(326), 상기 제 1 지연 셀(301)의 상기 제 5 낸드 게이트(315) 및 상기 제 6 낸드 게이트(316)를 통해 상기 제 1 클럭 신호(FCLK)로 출력될 수 있다. 상기 기준 클럭 신호(CLKR)는 순차적으로 상기 제 1 지연 셀(301)의 상기 제 1 낸드 게이트(311), 상기 제 2 낸드 게이트(312), 상기 제 2 지연 셀(320)의 상기 제 1 낸드 게이트(321), 상기 제 2 낸드 게이트(322), 상기 제 4 낸드 게이트(324), 상기 제 7 낸드 게이트(327), 상기 제 8 낸드 게이트(328), 상기 제 1 지연 셀(301)의 상기 제 7 낸드 게이트(317) 및 상기 제 8 낸드 게이트(318)를 통해 상기 제 2 클럭 신호(SCLK)로 출력될 수 있다. 상기 기준 클럭 신호(CLKR)는 상기 제 1 지연 셀(301)의 5개의 낸드 게이트에 의해 지연되어 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)로 출력될 수 있다. 상기 기준 클럭 신호(CLKR)는 상기 제 1 및 제 2 지연 셀(301, 302)의 9개의 낸드 게이트에 의해 지연되어 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)로 출력될 수 있다. 따라서, 상기 제 1 내지 제 n 지연 셀(301, 302, 30n)의 단위 지연 시간은 4 게이트 지연 (4-gate delay)일 수 있다. 상기 단위 위상은 2 게이트 지연 (2-gate delay)일 수 있고, 상기 제 1 내지 제 n 지연 셀(301, 302, 30b)의 단위 지연 시간에 의해 변화되는 위상은 상기 단위 위상의 두 배일 수 있다. 인에이블되는 지연 셀의 개수가 증가할수록 상기 기준 클럭 신호(CLKR)의 지연 시간은 4 게이트 지연씩 증가할 수 있고, 인에이블되는 지연 셀의 개수가 감소할수록 상기 기준 클럭 신호(CLKR)의 지연 시간은 4 게이트 지연씩 감소할 수 있다.
도 4는 도 2에 도시된 지연 헤더(222)의 구성을 보여주는 도면이다. 도 4를 참조하면, 상기 지연 헤더(222)는 제 1 클럭 선택 회로(410) 및 제 2 클럭 선택 회로(420)를 포함할 수 있다. 상기 제 1 클럭 선택 회로(410)는 상기 제 1 클럭 신호(FCLK) 및 상기 제 1 클럭 선택 신호(FSEL)를 수신하여 상기 제 1 위상 클럭 신호(FCLKI)를 생성할 수 있다. 상기 제 1 클럭 선택 회로(410)는 상기 제 1 클럭 신호(FCLK)를 상기 단위 위상만큼 지연시켜 제 1 지연 클럭 신호(FCLKD)를 생성할 수 있다. 상기 제 1 클럭 선택 회로(410)는 상기 제 1 클럭 선택 신호(FSEL)에 기초하여 상기 제 1 클럭 신호(FCLK) 및 상기 제 1 지연 클럭 신호(FCLKD) 중 하나에 기초하여 상기 제 1 위상 클럭 신호(FCLKI)를 생성할 수 있다. 상기 제 1 클럭 선택 회로(410)는 상기 제 1 클럭 선택 신호(FSEL)가 제 1 로직 레벨로 인에이블되었을 때 상기 제 1 클럭 신호(FCLK)에 기초하여 상기 제 1 위상 클럭 신호(FCLKI)를 생성할 수 있다. 상기 제 1 클럭 선택 회로(410)는 상기 제 1 클럭 선택 신호(FSEL)가 제 2 로직 레벨로 디스에이블되었을 때 상기 제 1 지연 클럭 신호(FCLKD)에 기초하여 상기 제 1 위상 클럭 신호(FCLKI)를 생성할 수 있다.
상기 제 2 클럭 선택 회로(420)는 상기 제 2 클럭 신호(SCLK) 및 상기 제 2 클럭 선택 신호(SSEL)를 수신할 수 있다. 상기 제 2 클럭 선택 회로(420)는 상기 제 2 클럭 신호(SCLK)를 반전 구동하여 반전 클럭 신호(ISCLK)를 생성할 수 있다. 상기 반전 클럭 신호(ISCLK)는 상기 제 1 클럭 신호(FCLK)보다 상기 단위 위상의 절반만큼 늦는 위상을 가질 수 있다. 상기 제 2 클럭 선택 회로(420)는 상기 반전 클럭 신호(ISCLK)를 상기 단위 위상만큼 지연시켜 제 2 지연 클럭 신호(ISCLKD)를 생성할 수 있다. 상기 제 2 클럭 선택 회로(420)는 제 2 클럭 선택 신호(SSEL)에 기초하여 상기 반전 클럭 신호(ISCLK) 및 상기 제 2 지연 클럭 신호(ISCLKD) 중 하나에 기초하여 제 2 위상 클럭 신호(SCLKI)를 생성할 수 있다.
상기 제 1 클럭 선택 회로(410)는 제 1 인버터(411), 제 2 인버터(412), 제 1 패스 게이트(413), 제 2 패스 게이트(414) 및 제 3 인버터(415)를 포함할 수 있다. 상기 제 1 인버터(411)는 상기 제 1 클럭 신호(FCLK)를 반전 구동할 수 있다. 상기 제 2 인버터(412)는 상기 제 1 인버터(411)의 출력을 반전 구동하여 상기 제 1 지연 클럭 신호(FCLKD)를 생성할 수 있다. 상기 제 1 지연 클럭 신호(FCLKD)는 상기 제 1 및 제 2 인버터(411, 412)를 통해 지연되므로, 상기 제 1 지연 클럭 신호(FCLKD)는 상기 제 1 클럭 신호(FCLK)를 2 게이트 지연 (2-gate delay)만큼 지연시켜 생성될 수 있다. 상기 2 게이트 지연은 상기 단위 위상에 대응할 수 있다. 상기 제 1 패스 게이트(413)는 상기 제 1 클럭 선택 신호(FSEL)에 기초하여 상기 제 1 클럭 신호(FCLK)를 출력할 수 있다. 상기 제 1 패스 게이트(413)는 상기 제 1 클럭 선택 신호(FSEL) 및 상기 제 1 클럭 선택 신호의 상보 신호(FSELB)를 수신하고, 상기 제 1 클럭 선택 신호(FSEL)가 로직 하이 레벨로 인에이블되었을 때 상기 제 1 클럭 신호(FCLK)를 출력하고 상기 제 1 클럭 선택 신호(FSEL)가 로직 로우 레벨로 디스에이블되었을 때 상기 제 1 클럭 신호(FCLK)가 출력되는 것을 차단할 수 있다. 상기 제 2 패스 게이트(414)는 상기 제 1 클럭 선택 신호(FSEL)에 기초하여 상기 제 1 지연 클럭 신호(FCLKD)를 출력할 수 있다. 상기 제 2 패스 게이트(414)는 상기 제 1 클럭 선택 신호(FSEL) 및 상기 제 1 클럭 선택 신호의 상보 신호(FSELB)를 수신하고, 상기 제 1 클럭 선택 신호(FSEL)가 로직 로우 레벨로 디스에이블되었을 때 상기 제 1 지연 클럭 신호(FCLKD)를 출력하고 상기 제 1 클럭 선택 신호(FSEL)가 로직 하이 레벨로 인에이블되었을 때 상기 제 1 지연 클럭 신호(FCLKD)가 출력되는 것을 차단할 수 있다. 상기 제 3 인버터(415)는 상기 제 1 및 제 2 패스 게이트(413, 414)와 연결되고, 상기 제 1 및 제 2 패스 게이트(413, 414)의 출력을 반전 구동하여 상기 제 1 위상 클럭 신호(FCLKI)를 생성할 수 있다. 상기 제 1 클럭 선택 신호(FSEL)가 인에이블되었을 때 상기 제 1 패스 게이트(413)가 상기 제 1 클럭 신호(FCLK)를 출력하므로, 상기 제 3 인버터(415)는 상기 제 1 클럭 신호(FCLK)를 반전 구동하여 상기 제 1 위상 클럭 신호(FCLKI)를 생성할 수 있다. 상기 제 1 클럭 선택 신호(FSEL)가 디스에이블되었을 때 상기 제 2 패스 게이트(414)가 상기 제 1 지연 클럭 신호(FCLKD)를 출력하므로, 상기 제 3 인버터(415)는 상기 제 1 지연 클럭 신호(FCLKD)를 반전 구동하여 상기 제 1 위상 클럭 신호(FCLKI)를 생성할 수 있다.
상기 제 1 클럭 선택 회로(410)는 더미 인버터(416) 및 더미 패스 게이트(417)를 더 포함할 수 있다. 상기 더미 인버터(416)는 상기 제 2 인버터(412)로부터 출력된 상기 제 1 지연 클럭 신호(FCLKD)를 수신할 수 있다. 상기 더미 인버터(416)의 출력 단은 플로팅될 수 있다. 상기 더미 인버터(416)는 후술되는 상기 제 2 클럭 선택 회로(420)와 상기 제 1 클럭 선택 회로(410)의 로드를 매칭시키기 위해 구비될 수 있다. 상기 더미 패스 게이트(417)는 상기 제 1 및 제 2 패스 게이트(413, 414)의 출력을 수신하고, 상기 제 1 및 제 2 패스 게이트(413, 414)의 출력을 상기 제 3 인버터(415)로 제공할 수 있다. 상기 더미 패스 게이트(417)는 상기 전원 전압(VDD) 및 접지전압(VSS)을 수신하여 항상 턴온될 수 있다. 상기 더미 패스 게이트(417)는 후술되는 상기 제 2 클럭 선택 회로(420)와 상기 제 1 클럭 선택 회로(410)의 로드를 매칭시키기 위해 구비될 수 있다.
상기 제 2 클럭 선택 회로(420)는 제 1 인버터(421), 제 2 인버터(422), 제 3 인버터(423), 제 1 패스 게이트(424), 제 2 패스 게이트(425), 제 3 인버터(426) 및 제 4 인버터(427)를 포함할 수 있다. 상기 제 1 인버터(421)는 상기 제 2 클럭 신호(SCLK)를 반전 구동하여 상기 반전 클럭 신호(ISCLK)를 생성할 수 있다. 상기 반전 클럭 신호(ISCLK)는 상기 제 1 인버터(421)를 통해 지연되므로, 상기 반전 클럭 신호(ISCLK)는 상기 제 2 클럭 신호(SCLK)를 1 게이트 지연 (1-gate delay)만큼 지연시켜 생성될 수 있고, 상기 제 1 클럭 신호(FCLK)와 1 게이트 지연만큼 위상 차이를 가질 수 있다. 상기 제 2 인버터(422)는 상기 제 1 인버터(421)로부터 출력된 상기 반전 클럭 신호(ISCLK)를 수신하고, 상기 반전 클럭 신호(ISCLK)를 반전 구동할 수 있다. 상기 제 3 인버터(423)는 상기 제 2 인버터(422)의 출력을 반전 구동하여 상기 제 2 지연 클럭 신호(ISCLKD)를 생성할 수 있다. 상기 제 1 패스 게이트(424)는 상기 제 2 클럭 선택 신호(SSEL)에 기초하여 상기 반전 클럭 신호(ISCLK)를 출력할 수 있다. 상기 제 1 패스 게이트(424)는 상기 제 2 클럭 선택 신호(SSEL) 및 상기 제 2 클럭 선택 신호의 상보 신호(SSELB)를 수신하고, 상기 제 2 클럭 선택 신호(SSEL)가 로직 하이 레벨로 인에이블되었을 때 상기 반전 클럭 신호(ISCLK)를 출력하고 상기 제 2 클럭 선택 신호(SSEL)가 로직 로우 레벨로 디스에이블되었을 때 상기 반전 클럭 신호(ISCLK)가 출력되는 것을 차단할 수 있다. 상기 제 2 패스 게이트(425)는 상기 제 2 클럭 선택 신호(SSEL)에 기초하여 상기 제 2 지연 클럭 신호(ISCLKD)를 출력할 수 있다. 상기 제 2 패스 게이트(425)는 상기 제 2 클럭 선택 신호(SSEL) 및 상기 제 2 클럭 선택 신호의 상보 신호(SSELB)를 수신하고, 상기 제 2 클럭 선택 신호(SSEL)가 로직 로우 레벨로 디스에이블되었을 때 상기 제 2 지연 클럭 신호(ISCLKD)를 출력하고 상기 제 2 클럭 선택 신호(SSEL)가 로직 하이 레벨로 인에이블되었을 때 상기 제 2 지연 클럭 신호(ISCLKD)가 출력되는 것을 차단할 수 있다. 상기 제 4 인버터(426)는 상기 제 1 및 제 2 패스 게이트(424, 425)와 연결되고, 상기 제 1 및 제 2 패스 게이트(424, 425)의 출력을 반전 구동할 수 있다. 상기 제 5 인버터(427)는 상기 제 4 인버터(426)의 출력을 반전 구동하여 상기 제 2 위상 클럭 신호(SCLKI)를 생성할 수 있다. 상기 제 2 클럭 선택 신호(SSEL)가 인에이블되었을 때 상기 제 1 패스 게이트(424)가 상기 반전 클럭 신호(ISCLK)를 출력하므로, 상기 제 4 및 제 5 인버터(426, 427)는 상기 반전 클럭 신호(ISCLK)를 순차적으로 반전 구동하여 상기 제 2 위상 클럭 신호(SCLKI)를 생성할 수 있다. 상기 제 2 클럭 선택 신호(SSEL)가 디스에이블되었을 때 상기 제 2 패스 게이트(425)가 상기 제 2 지연 클럭 신호(ISCLKD)를 출력하므로, 상기 제 4 및 제 5 인버터(426, 427)는 상기 제 2 지연 클럭 신호(ISCLKD)를 반전 구동하여 상기 제 2 위상 클럭 신호(SCLKI)를 생성할 수 있다. 상기 제 2 클럭 선택 회로(420)의 제 3 인버터(423) 및 제 4 인버터(426)에 의한 로드와 매칭될 수 있도록 상기 제 1 클럭 선택 회로(410)는 상기 더미 인버터(416) 및 상기 더미 패스 게이트(417)를 구비할 수 있다.
상기 제 1 및 제 2 클럭 선택 신호(FSEL, SSEL)가 모두 인에이블되었을 때, 상기 제 1 클럭 선택 회로(410)는 상기 제 1 클럭 신호(FCLK)로부터 상기 제 1 위상 클럭 신호(FCLKI)를 생성하고, 상기 제 2 클럭 선택 회로(420)는 상기 반전 클럭 신호(ISCLKD)로부터 상기 제 2 위상 클럭 신호(SCLKI)를 생성할 수 있다. 따라서, 상기 제 1 위상 클럭 신호(FCLKI)는 상기 제 2 위상 클럭 신호(SCLKI)보다 1 게이트 지연 (즉, 상기 단위 위상의 절반)만큼 앞선 위상을 가질 수 있다. 상기 제 1 클럭 선택 신호(FSEL)가 디스에이블되면, 상기 제 1 클럭 선택 회로(410)는 상기 제 1 지연 클럭 신호(FCLKD)로부터 상기 제 1 위상 클럭 신호(FCLKI)를 생성하고, 상기 제 2 클럭 선택 회로(420)는 상기 반전 클럭 신호(ISCLK)로부터 상기 제 2 위상 클럭 신호(SCLKI)를 생성할 수 있다. 따라서, 상기 제 1 위상 클럭 신호(FCLKI)는 상기 제 2 위상 클럭 신호(SCLKI)보다 1 게이트 지연 (즉, 단위 위상의 절반)만큼 늦은 위상을 가질 수 있다. 상기 제 2 클럭 선택 신호(SSEL)가 디스에이블되면, 상기 제 1 클럭 선택 회로(410)는 상기 제 1 지연 클럭 신호(FCLKD)로부터 상기 제 1 위상 클럭 신호(FCLKI)를 생성하고, 상기 제 2 클럭 선택 회로(420)는 상기 제 2 지연 클럭 신호(ISCLKD)로부터 상기 제 2 위상 클럭 신호(SCLKI)를 생성할 수 있다. 따라서, 상기 제 1 위상 클럭 신호(FCLKI)는 다시 상기 제 2 위상 클럭 신호(SCLKI)보다 1 게이트 지연 (즉, 상기 단위 위상의 절반)만큼 앞선 위상을 가질 수 있다. 상기 지연 헤더(222)는 상기 단위 위상의 절반만큼 위상 차이를 갖는 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)를 생성하여 상기 위상 혼합 회로(230)의 해상도 (resolution)를 증가시킬 수 있다.
도 5는 도 2에 도시된 위상 혼합기(232)의 구성을 보여주는 도면이다. 상기 위상 혼합기(232)는 제 1 혼합기(510), 제 2 혼합기(520) 및 출력 혼합기(530)를 포함할 수 있다. 상기 제 1 혼합기(510)는 상기 제 1 위상 클럭 신호(FCLKI) 및 상기 제 2 위상 클럭 신호(SCLKI)를 수신하고, 상기 가중치(R<0:7>)에 기초하여 상기 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)의 위상을 혼합할 수 있다. 상기 제 1 혼합기(510)는 상기 가중치(R<0:7>)의 일부 비트에 기초하여 상기 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)의 위상을 혼합할 수 있다. 예를 들어, 상기 제 1 혼합기(510)는 상기 가중치의 홀수 번째 비트 (즉, 제 1, 제 3, 제 5 및 제 7 비트((R<0,2,4,6>))에 기초하여 위상 혼합 동작을 수행할 수 있다. 상기 제 2 혼합기(520)는 상기 제 1 위상 클럭 신호(FCLKI) 및 상기 제 2 위상 클럭 신호(SCLKI)를 수신하고, 상기 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)를 반전 구동할 수 있다. 상기 제 2 위상 혼합기(520)는 상기 가중치(R<0:7>)에 기초하여 상기 반전 구동된 제 1 및 제 2 위상 클럭 신호의 위상을 혼합할 수 있다. 상기 제 2 혼합기(520)는 상기 가중치(R<0:7>)의 일부 비트에 기초하여 상기 반전 구동된 제 1 및 제 2 위상 클럭 신호의 위상을 혼합할 수 있다. 예를 들어, 상기 제 2 혼합기(520)는 상기 가중치의 짝수 번째 비트 (즉, 제 2, 제 4, 제 6 및 제 8 비트(R<1,3,5,7>))에 기초하여 위상 혼합 동작을 수행할 수 있다. 상기 출력 혼합기(530)는 상기 제 1 및 제 2 혼합기(510, 520)의 출력을 수신하고, 상기 제 1 및 제 2 혼합기(510, 520)의 출력의 위상을 혼합하여 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 상기 출력 혼합기(530)는 상기 제 1 및 제 2 혼합기(510, 520)의 출력의 위상을 1대 1로 혼합하여 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다.
상기 제 1 혼합기(510)는 제 1 혼합 드라이버(511), 제 2 혼합 드라이버(512), 제 1 인버터(513) 및 제 2 인버터(514)를 포함할 수 있다. 상기 제 1 및 제 2 혼합 드라이버(511, 512)는 상기 가중치(R<0:7>)의 각 비트를 수신하는 복수의 인버터로 구성될 수 있다. 상기 가중치(R<0:7>)가 8개의 비트를 가질 때, 상기 제 1 및 제 2 혼합 드라이버(511, 512)는 상기 가중치의 홀수 번째 비트(R<0,2,4,6>)를 각각 수신하는 4개의 인버터로 구성될 수 있다. 상기 제 1 혼합 드라이버(511)는 상기 가중치의 반전 신호(RB<0,2,4,6>)를 수신하여 상기 제 1 위상 클럭 신호(FCLKI)를 반전 구동하는 구동력을 조절할 수 있고, 상기 제 2 혼합 드라이버(512)는 상기 가중치(R<0,2,4,6>)를 수신하여 상기 제 2 위상 클럭 신호(SCLKI)를 반전 구동하는 구동력을 조절할 수 있다. 상기 가중치(R<0,2,4,6>)의 값이 증가할수록 상기 제 1 혼합 드라이버(511)의 구동력은 증가하고 상기 제 2 혼합 드라이버(512)의 구동력은 감소할 수 있다. 상기 가중치(R<0,2,4,6>)의 값이 감소할수록 상기 제 1 혼합 드라이버(511)의 구동력은 감소하고 상기 제 2 혼합 드라이버(512)의 구동력은 증가할 수 있다. 상기 제 1 인버터(513)는 상기 제 1 및 제 2 혼합 드라이버(511, 512)의 출력을 수신하고, 상기 제 1 및 제 2 혼합 드라이버(511, 512)의 출력을 반전 구동할 수 있다. 상기 제 2 인버터(514)는 상기 제 1 인버터(513)의 출력을 반전 구동할 수 있다. 상기 제 1 및 제 2 인버터(513, 514)는 상기 제 1 및 제 2 혼합 드라이버(511, 512)의 출력의 위상을 1대 1로 혼합할 수 있다.
상기 제 2 혼합기(520)는 제 3 인버터(521), 제 4 인버터(522), 제 3 혼합 드라이버(523), 제 4 혼합 드라이버(524) 및 제 5 인버터(525)를 포함할 수 있다. 상기 제 3 인버터(521)는 상기 제 1 위상 클럭 신호(FCLKI)를 반전 구동할 수 있다. 상기 제 4 인버터(522)는 상기 제 2 위상 클럭 신호(SCLKI)를 반전 구동할 수 있다. 상기 제 3 및 제 4 혼합 드라이버(523, 524)는 상기 가중치의 각 비트를 수신하는 복수의 인버터로 구성될 수 있다. 상기 가중치(R<0:7>)가 8개의 비트를 가질 때, 상기 제 3 및 제 4 혼합 드라이버(523, 524)는 상기 가중치의 짝수 번째 비트(R<1,3,5,7>)를 각각 수신하는 4개의 인버터로 구성될 수 있다. 상기 제 3 혼합 드라이버(523)는 상기 가중치(R<1,3,5,7>)를 수신하여 상기 반전된 제 1 위상 클럭 신호를 반전 구동하는 구동력을 조절할 수 있고, 상기 제 4 혼합 드라이버(524)는 상기 가중치의 반전 신호(RB<1,3,5,7>)를 수신하여 상기 반전된 제 2 위상 클럭 신호를 반전 구동하는 구동력을 조절할 수 있다. 상기 가중치(R<1,3,5,7>)의 값이 감소할수록 상기 제 3 혼합 드라이버(523)의 구동력은 증가하고 상기 제 4 혼합 드라이버(524)의 구동력은 감소할 수 있다. 상기 가중치(R<1,3,5,7>)의 값이 증가할수록 상기 제 3 혼합 드라이버(523)의 구동력은 감소하고 상기 제 4 혼합 드라이버(524)의 구동력은 증가할 수 있다. 상기 제 5 인버터(525)는 상기 제 3 및 제 4 혼합 드라이버(523, 524)의 출력을 수신하고, 상기 제 3 및 제 4 혼합 드라이버(523, 524)의 출력을 반전 구동할 수 있다. 상기 제 5 인버터(525)는 상기 제 3 및 제 4 혼합 드라이버(523, 524)의 출력의 위상을 1대 1로 혼합할 수 있다.
상기 출력 혼합기(530)는 제 6 인버터(531)를 포함할 수 있다. 상기 제 6 인버터(531)는 상기 제 2 및 상기 제 5 인버터(514, 525)의 출력을 수신하고, 상기 제 2 및 제 5 인버터(514, 525)의 출력의 위상을 혼합하여 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 상기 제 6 인버터(531)는 상기 제 2 및 제 5 인버터(514, 525)의 출력의 위상을 1대 1로 혼합하여 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다.
상기 위상 혼합기(232)는 상기 가중치(R<0:7>) 중 제 1 로직 레벨를 갖는 비트의 개수가 많아질수록 상기 제 1 위상 클럭 신호(FCLKI)의 위상에 근접한 위상을 갖는 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 상기 위상 혼합기(232)는 상기 가중치(R<0:7>) 중 제 2 로직 레벨를 갖는 비트의 개수가 많아질수록 상기 제 2 위상 클럭 신호(SCLKI)의 위상에 근접한 위상을 갖는 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 상기 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)의 위상 차이는 단위 위상의 절반으로 유지되므로, 상기 위상 혼합기(232)는 상기 가중치(R<0:7>)에 기초하여 상기 출력 클럭 신호(CLKOUT)의 위상을 상기 단위 위상의 절반의 1/8만큼씩 단계적으로 변화시킬 수 있다.
도 6은 본 발명의 실시예에 따른 지연 고정 루프 회로(120) 및 지연 회로(200)의 동작을 보여주는 도면이다. 도 1 내지 도 6을 참조하여 본 발명의 실시예에 따른 지연 고정 루프 회로(120) 및 지연 회로(200)의 동작을 설명하면 다음과 같다. 상기 지연 고정 루프 회로(120)는 코스 지연 고정 동작을 완료하면 파인 지연 고정 동작을 수행할 수 있다. 상기 코스 지연 고정 동작을 수행하면서 상기 제 1 인에이블 신호(EN1)만이 인에이블된 상태이고, 상기 기준 클럭 신호(CLKR)의 위상이 상기 피드백 클럭 신호(FBCLK)의 위상보다 앞선 위상을 갖는 것으로 가정하자. 도 6에서, 2개의 점선 사이의 간격은 상기 지연 고정 루프 회로(120)의 업데이트 주기에 대응할 수 있다. 상기 지연 고정 루프 회로(120)가 파인 지연 고정 동작을 시작하면 상기 리셋 신호(RST)가 인에이블되고, 상기 리셋 신호(RST)에 기초하여 제 1 및 제 2 클럭 선택 신호(FSEL, SSEL)가 로직 하이 레벨로 초기화되고, 상기 가중치(R<0:7>)는 최대 값을 가질 수 있다. 상기 지연 헤더(222)는 상기 제 1 클럭 신호(FCLK)와 상기 반전 클럭 신호(ISCLK)에 대응하는 위상을 갖는 상기 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)로 각각 출력할 수 있다. 상기 가중치의 제 1 내지 제 8 비트(R<0:7>)는 로직 하이 레벨을 가질 수 있고, 상기 위상 혼합기(232)는 상기 제 1 위상 클럭 신호(FCLKI)에 근접한 위상을 갖는 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 첫 번째 업데이트 주기(T1)에서, 상기 위상 감지기(123)는 상기 기준 클럭 신호(CLKR)와 상기 피드백 클럭 신호(FBCLK)의 위상을 비교하여 로직 하이 레벨을 갖는 위상 감지 신호(PD)를 생성할 수 있다. 상기 지연 제어 회로(124)는 상기 위상 감지 신호(PD)에 기초하여 파인 증가 신호(INCF)를 생성할 수 있다. 상기 파인 쉬프트 레지스터(231)는 상기 가중치(R<0:7>)의 로직 값을 감소시킬 수 있고, 상기 가중치의 제 8 비트(R<7>)가 로직 로우 레벨을 가질 수 있다. 상기 위상 감지 신호(PD)가 로직 하이 레벨을 계속 유지하면, 상기 가중치(R<0:7>)의 로직 값은 순차적으로 감소될 수 있고, 상기 위상 혼합기(232)는 상기 제 2 위상 클럭 신호(SCLKI)에 근접하는 위상을 갖는 출력 클럭 신호(CLKOUT)를 생성할 수 있다.
여덟 번째 업데이트 주기(T8)에서, 상기 파인 쉬프트 레지스터(231)에 의해 상기 가중치(R<0:7>)가 최소 값을 갖고 상기 위상 혼합기(232)는 상기 제 2 위상 클럭 신호(SCLKI)에 대응하는 위상을 갖는 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 따라서, 상기 출력 클럭 신호(CLKOUT)는 코스 지연 고정 동작에 의해 설정된 위상보다 상기 단위 위상의 절반 (즉, 1 게이트 지연)만큼 더 지연될 수 있다. 아홉 번째 업데이트 주기(T9)에서, 상기 가중치(R<0:7>)가 최소 값을 가지므로 상기 헤더 제어기(221)는 상기 제 1 클럭 선택 신호(FSEL)를 로직 로우 레벨로 디스에이블시킬 수 있다. 상기 지연 헤더(222)는 상기 제 1 지연 클럭 신호(FCLKD)와 상기 반전 클럭 신호(ISCLK)를 상기 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)로 각각 출력할 수 있다. 열 번째 업데이트 주기(T10)에서, 상기 파인 증가 신호(INCF)가 다시 생성되면, 상기 파인 쉬프트 레지스터(231)는 상기 가중치(R<0:7>)의 로직 값을 다시 증가시킬 수 있고, 상기 가중치의 제 1 비트(R<0>)가 로직 하이 레벨을 가질 수 있다. 상기 위상 감지 신호(PD)가 로직 하이 레벨을 계속 유지하면, 상기 가중치(R<0:7>)의 로직 값은 순차적으로 증가될 수 있고, 상기 위상 혼합기(232)는 상기 제 1 위상 클럭 신호(FCLKI)에 근접하는 위상을 갖는 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다.
열일곱 번째 업데이트 주기(T17)에서, 상기 파인 쉬프트 레지스터(231)에 의해 상기 가중치(R<0:7>)가 최대 값을 갖고, 상기 위상 혼합기(232)는 상기 제 1 위상 클럭 신호(FCLKI)에 대응하는 위상을 갖는 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 따라서, 상기 출력 클럭 신호(CLKOUT)는 상기 코스 지연 고정 동작에 의해 설정된 위상보다 상기 단위 위상 (즉, 2 게이트 지연)만큼 더 지연될 수 있다. 열여덟 번째 업데이트 주기(T18)에서, 상기 가중치(R<0:7>)가 최대 값을 가지므로 상기 헤더 제어기(221)는 상기 제 2 클럭 선택 신호(SSEL)를 로직 로우 레벨로 디스에이블시킬 수 있다. 상기 지연 헤더(222)는 상기 제 1 지연 클럭 신호(FCLKD)와 상기 제 2 지연 클럭 신호(ISCLKD)를 상기 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)로 각각 출력할 수 있다. 열아홉 번째 업데이트 주기(T19)에서, 상기 파인 증가 신호(INCF)가 다시 생성되면, 상기 파인 쉬프트 레지스터(231)는 상기 가중치(R<0:7>)의 로직 값을 다시 감소시킬 수 있고, 상기 가중치의 제 8 비트(R<7>)가 로직 로우 레벨을 가질 수 있다. 상기 위상 감지 신호(PD)가 로직 하이 레벨을 계속 유지하면, 상기 가중치(R<0:7>)의 로직 값은 순차적으로 감소될 수 있고, 상기 위상 혼합기(232)는 상기 제 2 위상 클럭 신호(SCLKI)에 근접하는 위상을 갖는 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다.
스물여섯 번째 업데이트 주기(T26)에서, 상기 파인 쉬프트 레지스터(231)에 의해 상기 가중치(R<0:7>)가 최소 값을 갖고 상기 위상 혼합기(232)는 상기 제 2 위상 클럭 신호(SCLKI)에 대응하는 위상을 갖는 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 따라서, 상기 출력 클럭 신호(CLKOUT)는 상기 코스 지연 고정 동작에 의해 설정된 위상보다 상기 단위 위상의 3/2 (즉, 3 게이트 지연)만큼 더 지연될 수 있다. 스물일곱 번째 업데이트 주기(T27)에서, 상기 가중치(R<0:7>)가 최소 값을 가지므로 상기 헤더 제어기(221)는 상기 제 1 클럭 선택 신호(FSEL)를 로직 하이 레벨로 인에이블시킬 수 있다. 또한, 상기 지연 제어 회로(124)는 상기 제 1 클럭 선택 신호(FSEL)가 로직 로우 레벨에서 로직 하이 레벨로 천이하는 것을 감지하여 상기 코스 증가 신호(INCC)를 생성하고, 상기 코스 쉬프트 레지스터(211)는 상기 제 2 인에이블 신호(EN2) 중에서 상기 제 2 셀 인에이블 신호(CEN2) 및 상기 제 2 업 인에이블 신호(FEN2)를 인에이블시킬 수 있다. 상기 제 2 셀 인에이블 신호(CEN2) 및 상기 제 2 업 인에이블 신호(FEN2)가 인에이블되면, 상기 코스 지연 라인(212)는 상기 기준 클럭 신호(CLKR)가 5 게이트 지연만큼 지연된 제 2 클럭 신호(SCLK)를 생성하는데 비해, 상기 기준 클럭 신호(CLKR)가 9 게이트 지연만큼 지연된 상기 제 1 클럭 신호(FCLK)를 생성할 수 있다. 상기 지연 헤더(222)는 상기 제 1 클럭 신호(FCLK)와 상기 제 2 지연 클럭 신호(ISCLKD)를 상기 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)로 각각 출력할 수 있다. 상기 제 1 클럭 신호(FCLK)는 상기 제 2 클럭 신호(SCLK)보다 4 게이트 지연만큼 늦은 위상을 갖고, 상기 제 2 지연 클럭 신호(ISCLKD)는 상기 제 1 클럭 신호(FCLK)보다 3 게이트 지연만큼 더 지연될 수 있다. 따라서, 상기 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)의 위상 차이는 상기 단위 위상의 절반 (즉, 1 게이트 지연)으로 유지될 수 있다. 스물여Ž– 번째 업데이트 주기(T28)에서, 상기 파인 증가 신호(INCF)가 다시 생성되면, 상기 파인 쉬프트 레지스터(231)는 상기 가중치(R<0:7>)의 로직 값을 다시 증가시킬 수 있고, 상기 가중치의 제 1 비트(R<0>)가 로직 하이 레벨을 가질 수 있다. 상기 위상 감지 신호(PD)가 로직 하이 레벨을 계속 유지하면, 상기 가중치(R<0:7>)의 로직 값은 순차적으로 증가될 수 있고, 상기 위상 혼합기(232)는 상기 제 1 위상 클럭 신호(FCLKI)에 근접하는 위상을 갖는 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다.
서른다섯 번째 업데이트 주기(T35)에서, 상기 파인 쉬프트 레지스터(231)에 의해 상기 가중치(R<0:7>)가 최대 값을 갖고, 상기 위상 혼합기(232)는 상기 제 1 위상 클럭 신호(FCLKI)에 대응하는 위상을 갖는 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 따라서, 상기 출력 클럭 신호(CLKOUT)는 상기 코스 지연 고정 동작에 의해 설정된 위상보다 상기 단위 위상의 두 배 (즉, 4 게이트 지연)만큼 더 지연될 수 있다. 서른여섯 번째 업데이트 주기(T36)에서, 상기 가중치(R<0:7>)가 최대 값을 가지므로 상기 헤더 제어기(221)는 상기 제 2 클럭 선택 신호(SSEL)를 로직 하이 레벨로 인에이블시킬 수 있다. 또한, 상기 지연 제어 회로(124)는 상기 제 2 클럭 선택 신호(SSEL)가 로직 로우 레벨에서 로직 하이 레벨로 천이하는 것을 감지하여 상기 제 2 인에이블 신호(EN2) 중에서 상기 제 2 다운 인에이블 신호(SEN2)를 인에이블시킬 수 있다. 상기 제 2 셀 인에이블 신호(CEN2), 상기 제 2 업 인에이블 신호(FEN2) 및 상기 제 2 다운 인에이블 신호(SEN2)가 모두 인에이블되면, 상기 코스 지연 라인(212)은 상기 기준 클럭 신호(CLKR)가 9 게이트 지연만큼 지연된 상기 제 1 및 제 2 클럭 신호(FCLK, SCLK)를 생성할 수 있다. 상기 지연 헤더(222)는 상기 제 1 클럭 신호(FCLK)와 상기 반전 클럭 신호(ISCLK)를 상기 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)로 각각 출력할 수 있다. 따라서, 상기 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)의 위상 차이는 상기 단위 위상의 절반 (즉, 1 게이트 지연)으로 유지될 수 있다. 서른일곱 번째 업데이트 주기(T37)에서, 상기 파인 증가 신호(INCF)가 다시 생성되면, 상기 파인 쉬프트 레지스터(231)는 상기 가중치(R<0:7>)의 로직 값을 다시 감소시킬 수 있고, 상기 가중치의 제 8 비트(R<7>)가 로직 로우 레벨을 가질 수 있다. 상기 위상 감지 신호(PD)가 로직 하이 레벨을 계속 유지하면, 상기 가중치(R<0:7>)의 로직 값은 순차적으로 감소될 수 있고, 상기 위상 혼합기(232)는 상기 제 2 위상 클럭 신호(SCLKI)에 근접하는 위상을 갖는 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다.
이후, 위와 같은 동작들이 반복해서 수행되면서, 상기 출력 클럭 신호(CLKOUT)의 위상이 단계적으로 지연될 수 있다. 상기 출력 클럭 신호(CLKOUT)가 지연되어 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 기준 클럭 신호(CLKR)의 위상보다 빨라지면, 상기 위상 감지 신호(PD)는 로직 로우 레벨을 가질 수 있다. 상기 지연 제어 회로(124)는 파인 지연 고정 동작을 완료하고, 더 이상 상기 파인 증가 신호(INCF) 및 파인 감소 신호(DECF)를 생성하지 않을 수 있다.
상기 코스 지연 라인(212)의 단위 지연 시간을 감소시키면 상기 코스 지연 동작이 완료되는데 필요한 시간이 증가될 수 있고, 상기 코스 지연 라인(212)의 단위 지연 시간을 증가시키면 정확한 코스 지연 고정 동작을 수행하기 어렵다. 따라서, 상기 코스 지연 라인(212)의 단위 지연 시간을 적절하게 설정하는 것이 중요할 수 있고, 본 발명의 실시예에서는 상기 코스 지연 라인(212)의 단위 지연 시간은 4 게이트 지연으로 설정할 수 있다. 일반적인 헤더 회로를 사용하는 경우, 상기 위상 혼합 회로(230)로 제공되는 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)의 위상 차이는 상기 코스 지연 라인(212)의 단위 지연 시간의 절반에 해당하는 2 게이트 지연일 수 있다. 이 때, 본 발명의 실시예와 같이 8비트로 구성되는 가중치(R<0:7>)를 사용하여 위상 혼합 동작을 수행하는 경우, 상기 파인 지연 고정 동작 중에 상기 출력 클럭 신호(CLKOUT)의 위상은 2 게이트 지연의 1/8만큼씩 단계적으로 변화될 수 있다. 만약, 위상 혼합기의 해상도를 높이기 위해서는 가중치의 비트 수를 증가시키고, 혼합 드라이버를 구성하는 인버터의 개수를 증가시켜야 한다. 하지만, 본 발명의 실시예에 따른 헤더 회로(220)를 사용하는 경우, 상기 위상 혼합 회로(230)로 제공되는 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI)의 위상을 1 게이트 지연으로 유지시킬 수 있다. 따라서, 8비트로 구성되는 가중치(R<0:7>)로 위상 혼합 동작을 수행하여도, 상기 파인 지연 고정 동작 중에 상기 출력 클럭 신호(CLKOUT)의 위상은 1 게이트 지연의 1/8만큼씩 위상이 변화될 수 있다. 따라서, 보다 정확한 지연 고정 동작을 가능하게 한다. 또한, 상기 헤더 회로(220) 및 상기 위상 혼합 회로(230)는 상기 출력 클럭 신호(CLKOUT)의 위상을 혼합하기 위해 seamless boundary switching 방식으로 동작할 수 있다. 즉, 상기 가중치(R<0:7>)는 최대 값으로 증가되었다가 최소 값으로 감소되는 것을 순환 반복하고, 상기 가중치(R<0:7>)가 최대 값 또는 최소 값을 가질 때마다 상기 헤더 회로(220)는 제 1 및 제 2 위상 클럭 신호(FCLKI, SCLKI) 중에서 앞선 위상을 갖는 위상 클럭 신호를 변화시킬 수 있다. 따라서, 상기 파인 지연 고정 동작 중에 상기 제 1 및 제 2 클럭 선택 신호(FSEL, SSEL)의 로직 레벨 변화에 따라 코스 지연 라인의 지연 시간이 변화되더라도 지터 (jitter)가 발생되지 않을 수 있고 보다 위상 혼합 동작의 선형성을 개선시킬 수 있다.
도 7은 본 발명의 실시예에 따른 클럭 생성 회로(700)의 구성을 보여주는 도면이다. 상기 클럭 생성 회로(700)는 멀티 페이즈 클럭 생성 회로, 듀티 보정 회로 등의 다양한 형태의 회로들로 적용될 수 있다. 도 7을 참조하면, 상기 클럭 생성 회로(700)는 제 1 입력 클럭 신호(INCLK1), 제 2 입력 클럭 신호(INCLK2), 제 3 입력 클럭 신호(INCLK3) 및 제 4 입력 클럭 신호(INCLK4)를 수신하여 제 1 출력 클럭 신호(ICLK), 제 2 출력 클럭 신호(QCLK), 제 3 출력 클럭 신호(IBCLK) 및 제 4 출력 클럭 신호(QBCLK)를 생성할 수 있다. 상기 제 1 내지 제 4 입력 클럭 신호(INCLK1, INCLK2, INCLK3, INCLK4)는 순차적으로 90도의 위상 차이를 가질 수 있고, 상기 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 위상은 상기 제 1 내지 제 4 입력 클럭 신호(INCLK1, INCLK2, INCLK3, INCLK4)의 위상에 각각 대응될 수 있다. 상기 클럭 생성 회로(700)는 상기 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 위상을 감지하여 상기 제 1 내지 제 4 입력 클럭 신호(INCLK1, INCLK2, INCLK3, INCLK4)가 지연되는 지연 시간을 조절함으로써, 상기 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)가 90도의 위상 차이를 유지하고, 50대 50의 듀티비를 가질 수 있도록 한다.
상기 클럭 생성 회로(700)는 제 1 클럭 경로(710), 제 2 클럭 경로(720), 제 3 클럭 경로(730), 제 4 클럭 경로(740), 위상 감지 회로(750) 및 위상 제어 회로(760)를 포함할 수 있다. 상기 제 1 클럭 경로(710)는 제 1 입력 클럭 신호(INCLK1)를 수신하고, 제 1 지연 제어 신호(DC1)에 기초하여 상기 제 1 입력 클럭 신호(INCLK1)를 가변 지연시켜 상기 제 1 출력 클럭 신호(ICLK)를 생성할 수 있다. 상기 제 2 클럭 경로(720)는 제 2 입력 클럭 신호(INCLK2)를 수신하고, 제 2 지연 제어 신호(DC2)에 기초하여 상기 제 2 입력 클럭 신호(INCLK2)를 가변 지연시켜 상기 제 2 출력 클럭 신호(QCLK)를 생성할 수 있다. 상기 제 3 클럭 경로(730)는 제 3 입력 클럭 신호(INCLK3)를 수신하고, 제 3 지연 제어 신호(DC3)에 기초하여 상기 제 3 입력 클럭 신호(INCLK3)를 가변 지연시켜 상기 제 3 출력 클럭 신호(IBCLK)를 생성할 수 있다. 상기 제 4 클럭 경로(740)는 제 4 입력 클럭 신호(INCLK4)를 수신하고, 제 4 지연 제어 신호(DC4)에 기초하여 상기 제 4 입력 클럭 신호(INCLK4)를 가변 지연시켜 상기 제 4 출력 클럭 신호(QBCLK)를 생성할 수 있다.
상기 위상 감지 회로(750)는 상기 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)를 수신하고, 상기 제 1 내지 제 4 출력 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)의 위상을 비교하여 위상 감지 신호를 생성할 수 있다. 일 실시예에서, 상기 위상 감지 회로(750)는 상기 제 1 출력 클럭 신호(ICLK)를 기준으로 상기 제 1 출력 클럭 신호(ICLK)와 상기 제 2 내지 제 4 출력 클럭 신호(QCLK, IBCLK, QBCLK)의 위상을 각각 비교하여 제 1 위상 감지 신호(PD1), 제 2 위상 감지 신호(PD2) 및 제 3 위상 감지 신호(PD3)를 생성할 수 있다. 일 실시예에서, 상기 위상 감지 회로(750)는 인접하는 위상을 갖는 2개 이상의 클럭 신호의 위상을 비교하여 상기 제 1 내지 제 3 위상 감지 신호(PD1, PD2, PD3)를 생성할 수 있다. 예를 들어, 상기 위상 감지 회로(750)는 상기 제 1 출력 클럭 신호(ICLK)와 상기 제 2 출력 클럭 신호(QCLK)의 위상을 비교하여 상기 제 1 위상 감지 신호(PD1)를 생성하고, 상기 제 2 출력 클럭 신호(QCLK)와 상기 제 3 출력 클럭 신호(IBCLK)의 위상을 비교하여 상기 제 2 위상 감지 신호(PD2)를 생성하며, 상기 제 3 출력 클럭 신호(IBCLK)와 상기 제 4 출력 클럭 신호(QBCLK)의 위상을 비교하여 상기 제 3 위상 감지 신호(PD3)를 생성할 수 있다. 상기 위상 감지 회로(750)의 구성 및 동작 방식을 위와 같이 한정하려는 의도는 아니며, 4개의 클럭 신호의 위상을 감지할 수 있는 공지된 어떠한 위상 감지 회로라도 상기 위상 감지 회로(750)로 적용될 수 있다.
상기 위상 제어 회로(760)는 상기 위상 감지 신호(PD1, PD2, PD3)에 기초하여 제 1 지연 제어 신호(DC1), 제 2 지연 제어 신호(DC2), 제 3 지연 제어 신호(DC3) 및 제 4 지연 제어 신호(DC4)를 생성할 수 있다. 상기 위상 제어 회로(760)는 디폴트 값을 갖는 상기 제 1 내지 제 4 지연 제어 신호(DC1, DC2, DC3, DC4)를 생성할 수 있고, 상기 제 1 내지 제 3 위상 감지 신호(PD1, PD2, PD3)에 기초하여 상기 제 2 내지 제 4 지연 제어 신호(DC2, DC3, DC4)의 값을 변화 및/또는 업데이트시킬 수 있다. 상기 제 1 내지 제 4 클럭 경로(710, 720, 730, 740)는 상기 제 1 내지 제 4 지연 제어 신호(DC1, DC2, DC3, DC4)에 기초하여 상기 제 1 내지 제 4 입력 클럭 신호(INCLK1, INCLK2, INCLK3, INCLK4)가 지연 되는 시간을 변화시킬 수 있다.
상기 제 1 클럭 경로(710)는 제 1 가변 지연 회로(711), 제 1 헤더 회로(712) 및 제 1 위상 혼합 회로(713)를 포함할 수 있다. 상기 제 1 가변 지연 회로(711)는 코스 지연 회로일 수 있고, 상기 제 1 헤더 회로(712) 및 상기 제 1 위상 혼합 회로(713)는 파인 지연 회로일 수 있다. 도 2에 도시된 상기 지연 회로(200)의 상기 코스 지연 회로(210), 상기 헤더 회로(220) 및 상기 위상 혼합 회로(230)는 각각 상기 제 1 가변 지연 회로(711), 상기 제 1 헤더 회로(712) 및 상기 제 1 위상 혼합 회로(713)로 각각 적용될 수 있다. 상기 제 2 클럭 경로(720)는 제 2 가변 지연 회로(721), 제 2 헤더 회로(722) 및 제 2 위상 혼합 회로(723)를 포함할 수 있다. 상기 제 2 가변 지연 회로(721)는 코스 지연 회로일 수 있고, 상기 제 2 헤더 회로(722) 및 상기 제 2 위상 혼합 회로(723)는 파인 지연 회로일 수 있다. 도 2에 도시된 상기 지연 회로(200)의 상기 코스 지연 회로(210), 상기 헤더 회로(220) 및 상기 위상 혼합 회로(230)는 각각 상기 제 2 가변 지연 회로(721), 상기 제 2 헤더 회로(722) 및 상기 제 2 위상 혼합 회로(723)로 각각 적용될 수 있다. 상기 제 3 클럭 경로(730)는 제 3 가변 지연 회로(731), 제 3 헤더 회로(732) 및 제 3 위상 혼합 회로(733)를 포함할 수 있다. 상기 제 3 가변 지연 회로(731)는 코스 지연 회로일 수 있고, 상기 제 3 헤더 회로(732) 및 상기 제 3 위상 혼합 회로(733)는 파인 지연 회로일 수 있다. 도 2에 도시된 상기 지연 회로(200)의 상기 코스 지연 회로(210), 상기 헤더 회로(220) 및 상기 위상 혼합 회로(230)는 각각 상기 제 3 가변 지연 회로(731), 상기 제 3 헤더 회로(732) 및 상기 제 3 위상 혼합 회로(733)로 각각 적용될 수 있다. 상기 제 4 클럭 경로(740)는 제 4 가변 지연 회로(741), 제 4 헤더 회로(742) 및 제 4 위상 혼합 회로(743)를 포함할 수 있다. 상기 제 4 가변 지연 회로(741)는 코스 지연 회로일 수 있고, 상기 제 4 헤더 회로(742) 및 상기 제 4 위상 혼합 회로(743)는 파인 지연 회로일 수 있다. 도 2에 도시된 상기 지연 회로(200)의 상기 코스 지연 회로(210), 상기 헤더 회로(220) 및 상기 위상 혼합 회로(230)는 각각 상기 제 4 가변 지연 회로(741), 상기 제 4 헤더 회로(742) 및 상기 제 4 위상 혼합 회로(743)로 각각 적용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 기준 클럭 신호를 지연시켜 제 1 클럭 신호 및 제 2 클럭 신호를 생성하고, 상기 제 1 및 제 2 클럭 신호의 위상을 단위 위상의 두 배만큼 변화시키는 코스 지연 회로;
    제 1 클럭 신호 및 제 2 클럭 신호를 수신하고, 상기 단위 위상의 절반에 대응하는 위상 차이를 갖는 제 1 위상 클럭 신호 및 제 2 위상 클럭 신호를 생성하는 헤더 회로; 및
    상기 제 1 및 제 2 위상 클럭 신호의 위상을 혼합하여 출력 클럭 신호를 생성하는 위상 혼합 회로를 포함하는 지연 회로.
  2. 제 1 항에 있어서,
    상기 코스 지연 회로는 상기 제 1 및 제 2 클럭 신호의 위상을 단위 위상의 두 배만큼 단계적으로 증가시키거나 감소시키는 지연 회로.
  3. 제 1 항에 있어서,
    상기 제 1 위상 클럭 신호는 상기 제 2 위상 클럭 신호보다 상기 단위 위상의 절반만큼 앞서거나 늦는 위상을 갖는 지연 회로.
  4. 제 1 항에 있어서,
    상기 헤더 회로는, 상기 제 1 클럭 신호를 상기 단위 위상만큼 지연시켜 제 1 지연 클럭 신호를 생성하고, 제 1 클럭 선택 신호에 기초하여 상기 제 1 클럭 신호 및 상기 제 1 지연 클럭 신호 중 하나로부터 상기 제 1 위상 클럭 신호를 생성하는 제 1 클럭 선택 회로; 및
    상기 제 2 클럭 신호를 반전 구동하여 반전 클럭 신호를 생성하고, 상기 반전 클럭 신호를 상기 단위 위상만큼 지연시켜 제 2 지연 클럭 신호를 생성하며, 제 2 클럭 선택 신호에 기초하여 상기 반전 클럭 신호 및 상기 제 2 지연 클럭 신호 중 하나로부터 제 2 위상 클럭 신호를 생성하는 제 2 클럭 선택 회로를 포함하는 지연 회로.
  5. 제 4 항에 있어서,
    상기 제 1 클럭 선택 회로는, 상기 제 1 클럭 신호를 반전 구동하는 제 1 인버터;
    상기 제 1 인버터의 출력을 반전 구동하여 상기 제 1 지연 클럭 신호를 생성하는 제 2 인버터;
    상기 제 1 클럭 선택 신호가 인에이블되었을 때 상기 제 1 클럭 신호를 출력하는 제 1 패스 게이트;
    상기 제 1 클럭 선택 신호가 디스에이블되었을 때 상기 제 1 지연 클럭 신호를 출력하는 제 2 패스 게이트;
    상기 제 1 및 제 2 패스 게이트와 연결되고, 상기 제 1 및 제 2 패스 게이트의 출력을 반전 구동하여 상기 제 1 위상 클럭 신호를 생성하는 제 3 인버터를 포함하는 지연 회로.
  6. 제 5 항에 있어서,
    상기 제 1 클럭 선택 회로는, 상기 제 1 지연 클럭 신호를 수신하고, 상기 제 1 지연 클럭 신호를 반전 구동하는 더미 인버터; 및
    상기 제 1 및 제 2 패스 게이트의 출력을 상기 제 3 인버터로 제공하는 더미 패스 게이트를 더 포함하는 지연 회로.
  7. 제 4 항에 있어서,
    상기 제 2 클럭 선택 회로는, 상기 제 2 클럭 신호를 반전 구동하여 상기 반전 클럭 신호를 생성하는 제 1 인버터;
    상기 반전 클럭 신호를 반전 구동하는 제 2 인버터;
    상기 제 2 인버터의 출력을 반전 구동하여 상기 제 2 지연 클럭 신호를 생성하는 제 3 인버터;
    상기 제 2 클럭 선택 신호가 인에이블되었을 때 상기 반전 클럭 신호를 출력하는 제 1 패스 게이트;
    상기 제 2 클럭 선택 신호가 디스에이블되었을 때 상기 제 2 지연 클럭 신호를 출력하는 제 2 패스 게이트;
    상기 제 1 및 제 2 패스 게이트와 연결되고, 상기 제 1 및 제 2 패스 게이트의 출력을 반전 구동하는 제 4 인버터; 및
    상기 제 4 인버터의 출력을 반전 구동하여 상기 제 2 위상 클럭 신호를 생성하는 제 5 인버터를 포함하는 지연 회로.
  8. 제 1 항에 있어서,
    상기 위상 혼합 회로는, 가중치에 기초하여 상기 제 1 및 제 2 위상 클럭 신호의 위상을 혼합하는 제 1 혼합기;
    상기 가중치에 기초하여 상기 제 1 위상 클럭 신호의 반전 신호의 위상과 상기 제 2 위상 클럭 신호의 반전 신호의 위상을 혼합하는 제 2 혼합기; 및
    상기 제 1 및 제 2 혼합기의 출력의 위상을 혼합하여 상기 출력 클럭 신호를 생성하는 출력 혼합기를 포함하는 지연 회로.
  9. 기준 클럭 신호를 지연시켜 제 1 클럭 신호와 상기 제 1 클럭 신호와 상보되는 위상을 갖는 제 2 클럭 신호를 생성하고, 코스 제어 신호에 기초하여 상기 제 1 및 제 2 클럭 신호의 위상을 단위 시간의 두 배만큼씩 변화시키는 코스 지연 회로;
    파인 제어 신호에 기초하여, 상기 단위 시간의 절반에 대응하는 위상 차이를 갖는 제 1 위상 클럭 신호 및 제 2 위상 클럭 신호를 생성하고 상기 제 1 및 제 2 위상 클럭 신호의 위상을 혼합하여 출력 클럭 신호를 생성하는 파인 지연 회로;
    상기 출력 클럭 신호를 모델링된 지연 시간만큼 지연시켜 피드백 클럭 신호를 생성하는 지연 모델 회로;
    상기 기준 클럭 신호와 상기 피드백 클럭 신호의 위상을 감지하여 위상 감지 신호를 생성하는 위상 감지기; 및
    상기 위상 감지 신호에 기초하여 상기 코스 제어 신호 및 상기 파인 제어 신호를 생성하는 지연 제어 회로를 포함하는 지연 고정 루프 회로.
  10. 제 9 항에 있어서,
    상기 코스 지연 회로는 상기 코스 제어 신호에 기초하여 상기 제 1 및 제 2 클럭 신호의 위상을 상기 단위 위상의 두 배만큼씩 단계적으로 증가시키거나 감소시키는 지연 고정 루프 회로.
  11. 제 9 항에 있어서,
    상기 파인 지연 회로는, 상기 제 1 및 제 2 클럭 신호를 수신하고, 상기 파인 제어 신호에 기초하여 상기 제 1 위상 클럭 신호와 상기 제 1 위상 클럭 신호보다 상기 단위 위상의 절반만큼 앞서거나 늦는 위상을 갖는 상기 제 2 위상 클럭 신호를 생성하는 헤더 회로; 및
    상기 파인 제어 신호에 기초하여 결정되는 가중치에 기초하여 상기 제 1 및 제 2 위상 클럭 신호의 위상을 혼합하여 상기 출력 클럭 신호를 생성하는 위상 혼합 회로를 포함하는 지연 고정 루프 회로.
  12. 제 10 항에 있어서,
    상기 헤더 회로는, 상기 가중치에 기초하여 제 1 클럭 선택 신호 및 제 2 클럭 선택 신호를 생성하는 헤더 제어기; 및
    상기 제 1 클럭 선택 신호에 기초하여 상기 제 1 입력 클럭 신호와 상기 제 1 입력 클럭 신호가 상기 단위 위상만큼 지연된 제 1 지연 클럭 신호 중 하나로부터 상기 제 1 위상 클럭 신호를 생성하고, 상기 제 2 클럭 선택 신호에 기초하여 상기 제 2 입력 클럭 신호가 반전 구동된 반전 클럭 신호와 상기 반전 클럭 신호가 상기 단위 위상 만큼 지연된 제 2 지연 클럭 신호 중 하나로부터 상기 제 2 위상 클럭 신호를 생성하는 지연 헤더를 포함하는 지연 고정 루프 회로.
  13. 제 12 항에 있어서,
    상기 헤더 제어기는, 상기 제 1 및 제 2 클럭 선택 신호의 로직 레벨을 제 1 로직 레벨로 초기화시키고, 상기 가중치가 최대 값을 가질 때마다 상기 제 1 클럭 선택 신호의 로직 레벨을 반대 레벨로 천이시키고, 상기 가중치가 최소 값을 가질 때마다 상기 제 2 클럭 선택 신호의 로직 레벨을 반대 레벨로 천이시키는 지연 고정 루프 회로.
  14. 제 13 항에 있어서,
    상기 지연 제어 회로는 상기 제 1 및 제 2 클럭 선택 신호 중 어느 하나의 로직 레벨이 제 2 로직 레벨에서 제 1 로직 레벨로 천이할 때 상기 코스 제어 신호를 생성하는 지연 고정 루프 회로.
  15. 제 12 항에 있어서,
    상기 지연 헤더는, 상기 제 1 클럭 신호를 상기 단위 위상만큼 지연시켜 제 1 지연 클럭 신호를 생성하고, 상기 제 1 클럭 선택 신호에 기초하여 상기 제 1 클럭 신호 및 상기 제 1 지연 클럭 신호 중 하나로부터 상기 제 1 위상 클럭 신호를 생성하는 제 1 클럭 선택 회로; 및
    상기 제 2 클럭 신호를 반전 구동하여 반전 클럭 신호를 생성하고, 상기 반전 클럭 신호를 상기 단위 위상만큼 지연시켜 제 2 지연 클럭 신호를 생성하며, 상기 제 2 클럭 선택 신호에 기초하여 상기 반전 클럭 신호 및 상기 제 2 지연 클럭 신호 중 하나로부터 제 2 위상 클럭 신호를 생성하는 제 2 클럭 선택 회로를 포함하는 지연 고정 루프 회로.
  16. 제 15 항에 있어서,
    상기 제 1 클럭 선택 회로는, 상기 제 1 클럭 신호를 반전 구동하는 제 1 인버터;
    상기 제 1 인버터의 출력을 반전 구동하여 상기 제 1 지연 클럭 신호를 생성하는 제 2 인버터;
    상기 제 1 클럭 선택 신호가 인에이블되었을 때 상기 제 1 클럭 신호를 출력하는 제 1 패스 게이트;
    상기 제 1 클럭 선택 신호가 디스에이블되었을 때 상기 제 1 지연 클럭 신호를 출력하는 제 2 패스 게이트;
    상기 제 1 및 제 2 패스 게이트와 연결되고, 상기 제 1 및 제 2 패스 게이트의 출력을 반전 구동하여 상기 제 1 위상 클럭 신호를 생성하는 제 3 인버터를 포함하는 지연 고정 루프 회로.
  17. 제 16 항에 있어서,
    상기 제 1 클럭 선택 회로는, 상기 제 1 지연 클럭 신호를 수신하고, 상기 제 1 지연 클럭 신호를 반전 구동하는 더미 인버터; 및
    상기 제 1 및 제 2 패스 게이트의 출력을 상기 제 3 인버터로 제공하는 더미 패스 게이트를 더 포함하는 지연 고정 루프 회로.
  18. 제 15 항에 있어서,
    상기 제 2 클럭 선택 회로는, 상기 제 2 클럭 신호를 반전 구동하여 상기 반전 클럭 신호를 생성하는 제 1 인버터;
    상기 반전 클럭 신호를 반전 구동하는 제 2 인버터;
    상기 제 2 인버터의 출력을 반전 구동하여 상기 제 2 지연 클럭 신호를 생성하는 제 3 인버터;
    상기 제 2 클럭 선택 신호가 인에이블되었을 때 상기 반전 클럭 신호를 출력하는 제 1 패스 게이트;
    상기 제 2 클럭 선택 신호가 디스에이블되었을 때 상기 제 2 지연 클럭 신호를 출력하는 제 2 패스 게이트;
    상기 제 1 및 제 2 패스 게이트와 연결되고, 상기 제 1 및 제 2 패스 게이트의 출력을 반전 구동하는 제 4 인버터; 및
    상기 제 4 인버터의 출력을 반전 구동하여 상기 제 2 위상 클럭 신호를 생성하는 제 5 인버터를 포함하는 지연 고정 루프 회로.
  19. 제 11 항에 있어서,
    상기 위상 혼합 회로는, 상기 파인 제어 신호에 기초하여 상기 가중치의 값을 단계적으로 증가시키거나 감소시키는 파인 쉬프트 레지스터; 및
    상기 제 1 및 제 2 위상 클럭 신호를 수신하고, 상기 가중치에 기초하여 상기 제 1 및 제 2 위상 클럭 신호의 위상을 혼합하여 상기 출력 클럭 신호를 생성하는 위상 혼합기를 포함하는 지연 고정 루프 회로.
  20. 제 19 항에 있어서,
    상기 위상 혼합기는, 상기 제 1 및 제 2 위상 클럭 신호의 위상을 제 1 가중치에 따라 혼합하는 제 1 혼합기;
    상기 제 1 위상 클럭 신호의 반전 신호의 위상과 상기 제 2 위상 클럭 신호의 반전 신호의 위상을 제 2 가중치에 따라 혼합하는 제 2 혼합기; 및
    상기 제 1 및 제 2 혼합기의 출력의 위상을 혼합하여 상기 출력 클럭 신호를 생성하는 출력 혼합기를 포함하는 지연 고정 루프 회로.
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