KR20220051188A - 반도체 장치 및 반도체 장치의 동작 방법 - Google Patents

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KR20220051188A
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insulator
terminal
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케이 타카하시
타케시 아오키
무네히로 코즈마
다카유키 이케다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신규 비교 회로, 신규 증폭 회로, 신규 전지 제어 회로, 신규 전지 보호 회로, 축전 장치, 반도체 장치, 및 전기 기기 등을 제공한다. 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽 및 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 출력 단자에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 출력 단자에 전기적으로 접속되고, 제 2 트랜지스터의 게이트에 공급되는 신호와 제 3 트랜지스터의 게이트에 공급되는 신호의 비교 결과를 제 1 출력 단자 및 제 2 출력 단자로부터 출력하는 기능을 가지고, 제 1 트랜지스터의 백 게이트에 인가되는 전위에 따라 제 1 출력 단자로부터 출력되는 전위를 변화시키는 기능을 가지는 반도체 장치.

Description

반도체 장치 및 반도체 장치의 동작 방법
본 발명의 일 형태는 반도체 장치 및 반도체 장치의 동작 방법에 관한 것이다. 또한, 본 발명의 일 형태는 전지 제어 회로, 전지 보호 회로, 축전 장치, 및 전기 기기에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로 더 구체적으로 본 명세서에 개시되는 본 발명의 일 형태의 기술분야로서는 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로 들 수 있다.
축전 장치(배터리, 이차 전지라고도 함)는 소형 전기 기기부터 자동차에 이르기까지 폭넓은 분야에서 이용되고 있다. 전지의 응용 범위가 넓어지면서, 복수의 전지 셀을 직렬로 접속시킨 멀티 셀 구성의 배터리 스택(stack)을 사용한 애플리케이션이 늘고 있다.
축전 장치는 과방전, 과충전, 과전류, 또는 단락과 같은 충방전 시의 이상을 파악하기 위한 회로를 가진다. 이와 같이 전지의 보호 및 제어를 하는 회로에서, 충방전 시의 이상을 검출하기 위하여 전압이나 전류 등의 데이터를 취득한다. 또한 이와 같은 회로에서는, 관측되는 데이터에 기초하여 충방전의 정지나 셀 밸런싱 등의 제어를 한다.
특허문헌 1에는 전지 보호 회로로서 기능하는 보호 IC에 대하여 개시되어 있다. 특허문헌 1에는 내부에 복수의 콤퍼레이터(비교기)가 제공되고, 참조 전압과 전지가 접속된 단자의 전압을 비교하여 충방전 시의 이상을 검출하는 구성을 가지는 보호 IC에 대하여 개시되어 있다.
특허문헌 2에는 전계 효과 트랜지스터를 사용한 콤퍼레이터에 대하여 개시되어 있다.
미국 특허출원공개공보 US2011/267726호 일본 공개특허공보 특개2009-71653호
본 발명의 일 형태는 신규 비교 회로, 신규 증폭 회로, 신규 전지 제어 회로, 신규 전지 보호 회로, 축전 장치, 반도체 장치, 및 전기 기기 등을 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 소비 전력을 저감할 수 있는 신규 구성의 비교 회로, 증폭 회로, 전지 제어 회로, 전지 보호 회로, 축전 장치, 반도체 장치, 및 전기 기기 등을 제공하는 것을 과제 중 하나로 한다.
또한 본 발명의 일 형태의 과제는 위에 열거한 과제에 한정되지 않는다. 위에 열거한 과제는 다른 과제의 존재를 방해하는 것이 아니다. 또한 다른 과제는 이하에 기재되고 본 항목에서 언급되지 않은 과제이다. 본 항목에서 언급되지 않은 과제는 통상의 기술자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있는 것이며, 이들 기재에서 적절히 추출할 수 있다. 또한 본 발명의 일 형태는 상술한 과제 및/또는 다른 과제 중 적어도 하나의 과제를 해결하는 것이다.
본 발명의 일 형태는 제 1 출력 단자, 제 2 출력 단자, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 가지고, 제 1 트랜지스터는 백 게이트를 가지고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽 및 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 출력 단자에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 출력 단자에 전기적으로 접속되고, 제 2 트랜지스터의 게이트에 공급되는 신호와 제 3 트랜지스터의 게이트에 공급되는 신호의 비교 결과를 제 1 출력 단자 및 제 2 출력 단자로부터 출력하는 기능을 가지고, 백 게이트에 제 1 전위가 인가되는 제 1 단계 및 백 게이트에 제 2 전위가 인가되는 제 2 단계를 가지고, 제 1 단계에 있어서 제 1 출력 단자로부터 출력되는 전위는 제 2 단계에 있어서 제 1 출력 단자로부터 출력되는 전위보다 낮은 반도체 장치의 동작 방법이다.
또한, 상기 구성에 있어서, 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지는 것이 바람직하다.
또한, 상기 구성에 있어서, 제 1 트랜지스터의 소스와 드레인 사이를 흐르는 전류는 제 1 단계보다 제 2 단계에서 더 낮은 것이 바람직하다.
또한, 상기 구성에 있어서, 제 4 트랜지스터, 제 5 트랜지스터, 및 용량 소자를 가지고, 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 출력 단자에 전기적으로 접속되고, 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 용량 소자의 한쪽의 전극은 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 다른 쪽의 전극은 제 1 출력 단자에 전기적으로 접속되고, 제 1 단계 및 제 2 단계에 있어서, 제 5 트랜지스터는 오프 상태인 것이 바람직하다.
또한, 상기 구성에 있어서, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽에는 저전위 신호가 공급되고, 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽과 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽에는 고전위 신호가 공급되는 것이 바람직하다.
또는, 본 발명의 일 형태는 제 1 입력 단자, 제 2 입력 단자, 제 1 출력 단자, 제 2 출력 단자, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 선택 회로를 가지고, 제 1 트랜지스터는 백 게이트를 가지고, 선택 회로는 2개 이상의 전위로부터 하나를 선택하여 백 게이트에 공급하는 기능을 가지고, 제 2 트랜지스터의 게이트는 제 1 입력 단자에 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 제 2 입력 단자에 전기적으로 접속되고, 제 1 트랜지스터는 백 게이트를 가지고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽 및 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 출력 단자에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 출력 단자에 전기적으로 접속되고, 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지고, 제 1 입력 단자에 공급되는 신호와 제 2 입력 단자에 공급되는 신호의 비교 결과를 제 1 출력 단자 및 제 2 출력 단자로부터 출력하는 기능을 가지고, 선택 회로로부터 백 게이트에 인가하는 전위를 낮춤으로써, 제 1 출력 단자로부터 출력되는 전위를 낮추는 기능을 가지는 반도체 장치이다.
또한, 상기 구성에 있어서, 제 4 트랜지스터, 제 5 트랜지스터, 및 용량 소자를 가지고, 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 출력 단자에 전기적으로 접속되고, 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 용량 소자의 한쪽의 전극은 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 다른 쪽의 전극은 제 1 출력 단자에 전기적으로 접속되는 것이 바람직하다.
또는, 본 발명의 일 형태는 상술한 반도체 장치, 기억 장치, 및 이차 전지를 가지고, 이차 전지의 양극은 제 1 입력 단자에 전기적으로 접속되고, 기억 장치는 제 2 입력 단자에 전기적으로 접속되고, 기억 장치는 제 2 입력 단자에 공급되는 신호를 유지하는 기능을 가지고, 제 1 입력 단자에 공급되는 신호와 제 2 입력 단자에 공급되는 신호의 비교 결과에 따라, 이차 전지의 충전 및 방전 중 하나 이상의 제어를 수행하는 기능을 가지는 축전 시스템이다.
본 발명의 일 형태에 의하여, 신규 비교 회로, 신규 증폭 회로, 신규 전지 제어 회로, 신규 전지 보호 회로, 축전 장치, 반도체 장치, 및 전기 기기 등을 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여, 소비 전력을 저감할 수 있는 신규 구성의 비교 회로, 증폭 회로, 전지 제어 회로, 전지 보호 회로, 축전 장치, 반도체 장치, 및 전기 기기 등을 제공할 수 있다.
또한 본 발명의 일 형태의 효과는 위에서 열거한 효과에 한정되지 않는다. 위에서 열거한 효과는 다른 효과의 존재를 방해하는 것이 아니다. 또한 다른 효과는 이하에 기재되고 본 항목에서는 언급되지 않은 효과이다. 본 항목에서 언급되지 않은 효과는 통상의 기술자라면 명세서 또는 도면 등의 기재에서 도출할 수 있는 것이고, 이들 기재에서 적절히 추출할 수 있다. 또한 본 발명의 일 형태는 위에서 열거한 효과 및/또는 다른 효과 중 적어도 하나의 효과를 가지는 것이다. 따라서 본 발명의 일 형태는 경우에 따라서는 위에서 열거한 효과를 가지지 않는 경우도 있다.
도 1의 (A) 및 (B)는 회로의 구성예이다.
도 2의 (A)는 회로의 구성예이다. 도 2의 (B)는 회로의 동작을 설명하는 타이밍 차트이다.
도 3은 회로의 구성예이다.
도 4의 (A) 내지 (C)는 회로의 구성예이다.
도 5는 회로의 동작을 설명하는 타이밍 차트이다.
도 6의 (A) 및 (B)는 회로의 구성예이다.
도 7은 반도체 장치의 구성예를 나타낸 단면도이다.
도 8의 (A) 내지 (C)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 9의 (A)는 트랜지스터의 구조예를 나타낸 상면도이다. 도 9의 (B) 및 (C)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 10의 (A)는 트랜지스터의 구조예를 나타낸 상면도이다. 도 10의 (B) 및 (C)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 11의 (A)는 트랜지스터의 구조예를 나타낸 상면도이다. 도 11의 (B) 및 (C)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 12의 (A)는 트랜지스터의 구조예를 나타낸 상면도이다. 도 12의 (B) 및 (C)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 13의 (A)는 트랜지스터의 구조예를 나타낸 상면도이다. 도 13의 (B) 및 (C)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 14의 (A)는 트랜지스터의 구조예를 나타낸 상면도이다. 도 14의 (B) 및 (C)는 트랜지스터의 구조예를 나타낸 단면도이다.
도 15는 반도체 장치의 구성예를 나타낸 단면도이다.
도 16은 반도체 장치의 구성예를 나타낸 단면도이다.
도 17의 (A) 및 (B)는 회로의 구성예를 나타낸 도면이다.
도 18은 회로의 구성예를 나타낸 도면이다.
도 19는 회로의 구성예를 나타낸 도면이다.
도 20은 반도체 장치의 구성예를 나타낸 단면도이다.
도 21의 (A), (B), 및 (C)는 반도체 장치의 구성예를 나타낸 단면도이다.
도 22의 (A) 및 (B)는 본 발명의 일 형태의 구성예를 나타낸 도면이다.
도 23의 (A) 및 (B)는 본 발명의 일 형태의 구성예를 나타낸 도면이다.
도 24의 (A)는 축전 시스템의 구성예를 나타낸 도면이다. 도 24의 (B)는 마이크로 단락 검출 회로의 구성예를 나타낸 도면이다.
도 25의 (A)는 본 발명의 일 형태의 전기 기기를 설명하는 도면이다. 도 25의 (B)는 본 발명의 일 형태의 전기 기기를 설명하는 도면이다. 도 25의 (C)는 본 발명의 일 형태의 전기 기기를 설명하는 도면이다. 도 25의 (D)는 본 발명의 일 형태의 전기 기기를 설명하는 도면이다.
도 26의 (A)는 본 발명의 일 형태의 전기 기기를 설명하는 도면이다. 도 26의 (B)는 본 발명의 일 형태의 전기 기기를 설명하는 도면이다. 도 26의 (C)는 본 발명의 일 형태의 전기 기기를 설명하는 도면이다.
도 27의 (A)는 본 발명의 일 형태의 전기 기기를 설명하는 도면이다. 도 27의 (B)는 본 발명의 일 형태의 전기 기기를 설명하는 도면이다. 도 27의 (C)는 본 발명의 일 형태의 전기 기기를 설명하는 도면이다.
도 28의 (A)는 본 발명의 일 형태의 전기 기기를 설명하는 도면이다. 도 28의 (B)는 본 발명의 일 형태의 전기 기기를 설명하는 도면이다.
도 29의 (A)는 본 발명의 일 형태의 시스템의 일례이다. 도 29의 (B) 및 (C)는 이차 전지와 기판을 나타낸 도면이다.
도 30의 (A), (B)는 본 발명의 일 형태의 반도체 장치의 실장예이다.
도 31은 본 발명의 일 형태의 전자 기기의 일례이다.
도 32는 본 발명의 일 형태를 나타낸 사시도이다.
아래에서 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해된다. 따라서 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 본 명세서 등에서 '제 1', '제 2', 및 '제 3'이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성 요소의 수를 한정하는 것은 아니다. 또한 구성 요소의 순서를 한정하는 것은 아니다. 또한, 예를 들어 본 명세서 등의 한 실시형태에서 '제 1'이라고 언급된 구성 요소가 다른 실시형태 또는 청구범위에서 '제 2'라고 언급된 구성 요소가 될 수도 있다. 또한, 예를 들어 본 명세서 등의 한 실시형태에서 '제 1'이라고 언급된 구성 요소를 다른 실시형태 또는 청구범위에서 생략할 수도 있다.
또한 도면에서 동일한 요소 또는 같은 기능을 가지는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 이의 반복적인 설명은 생략하는 경우가 있다.
또한 도면 등에 있어서 나타내는 각 구성의 위치, 크기, 범위 등은 발명의 이해를 용이하게 하기 위하여 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 따라서 개시하는 발명은 도면 등에 나타낸 위치, 크기, 범위 등에 반드시 한정되는 것은 아니다. 예를 들어 실제의 제조 공정에서 에칭 등의 처리에 의하여 레지스트 마스크 등이 의도하지 않게 감소되는 경우가 있으나, 이해를 쉽게 하기 위하여 이를 도면에 반영하지 않은 경우가 있다.
또한 상면도('평면도'라고도 함)나 사시도 등에서, 도면을 이해하기 쉽게 하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다.
또한 본 명세서 등에서 '전극'이나 '배선'이라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 '전극'이나 '배선'이라는 용어는, 복수의 '전극'이나 '배선'이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한, 본 명세서 등에서 '단자'는 예를 들어 배선, 또는 배선에 접속되는 전극을 가리키는 경우가 있다. 또한, 본 명세서 등에서 '배선'의 일부를 '단자'라고 부르는 경우가 있다.
또한 본 명세서 등에서 '위'나 '아래'라는 용어는 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며 직접 접하는 것에 한정되지 않는다. 예를 들어 '절연층(A) 위의 전극(B)'이라는 표현이면, 절연층(A) 위에 전극(B)이 직접 접하여 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한 소스 및 드레인의 기능은 상이한 극성을 가지는 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등, 동작 조건 등에 따라 서로 바뀌기 때문에, 어느 쪽이 소스 또는 드레인인지를 한정하기가 어렵다. 그러므로 본 명세서에서는 소스 및 드레인이라는 용어는 서로 바꾸어 사용할 수 있는 것으로 한다.
또한 본 명세서 등에서 '전기적으로 접속'에는 직접 접속되는 경우와, '어떠한 전기적 작용을 가지는 것'을 통하여 접속되어 있는 경우가 포함된다. 여기서 '어떠한 전기적 작용을 가지는 것'은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 따라서 '전기적으로 접속된다'고 표현되는 경우에도 실제의 회로에서는 물리적인 접속 부분이 없고, 배선이 연장되어 있을 뿐인 경우도 있다.
또한, 본 명세서 등에서 '평행'이란, 예를 들어 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 '수직' 및 '직교'란, 예를 들어 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다.
또한, 본 명세서 등에서, 계수값 및 계량값에 관하여 '동일하다', '같다', '동등하다', 또는 '균일하다' 등으로 표현하는 경우에는, 명시되어 있는 경우를 제외하고, ±20%의 오차를 포함하는 것으로 한다.
또한 본 명세서에서 레지스트 마스크를 형성하고, 그 후에 에칭 처리를 수행하는 경우에는 특별한 설명이 없는 한, 상기 레지스트 마스크는 에칭 처리 종료 후에 제거되는 것으로 한다.
또한 전압이란 어떤 전위와 기준 전위(예를 들어 접지 전위 또는 소스 전위)의 전위차를 말하는 경우가 많다. 따라서 '전압'과 '전위'는 서로 환언할 수 있는 경우가 많다. 본 명세서 등에서는, 특별히 명시하지 않는 한 전압과 전위를 환언할 수 있는 것으로 한다.
또한 '반도체'라고 표기한 경우에도, 예를 들어 도전성이 충분히 낮은 경우에는 '절연체'로서의 특성을 가진다. 따라서 '반도체'를 '절연체'로 치환하여 사용할 수도 있다. 이 경우, '반도체'와 '절연체'의 경계는 애매하고, 이들을 엄밀하게 구별하는 것은 어렵다. 따라서 본 명세서에 기재된 '반도체'와 '절연체'는 서로 바꿔 읽을 수 있는 경우가 있다.
또한 '반도체'라고 표기한 경우에도, 예를 들어 도전성이 충분히 높은 경우에는 '도전체'로서의 특성을 가진다. 따라서 '반도체'를 '도전체'로 치환하여 사용할 수도 있다. 이 경우, '반도체'와 '도전체'의 경계는 애매하고, 이들을 엄밀하게 구별하는 것은 어렵다. 따라서 본 명세서에 기재된 '반도체'와 '도전체'는 서로 바꿔 읽을 수 있는 경우가 있다.
또한 본 명세서 등에서 트랜지스터의 '온 상태'란, 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있다고 간주할 수 있는 상태('도통 상태'라고도 함)를 말한다. 또한 트랜지스터의 '오프 상태'란 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있다고 간주할 수 있는 상태('비도통 상태'라고도 함)를 말한다.
또한 본 명세서 등에서 '온 전류'란, 트랜지스터가 온 상태일 때 소스와 드레인 사이를 흐르는 전류를 가리키는 경우가 있다. 또한 '오프 전류'란, 트랜지스터가 오프 상태일 때 소스와 드레인 사이를 흐르는 전류를 가리키는 경우가 있다.
또한, 본 명세서 등에서 고전위 신호란 저전위 신호보다 높은 전위의 전원 전위를 나타낸다. 또한, 저전위 신호란 고전위 신호보다 낮은 전위의 전원 전위를 나타낸다. 또한 접지 전위를 고전위 신호 또는 저전위 신호로서 사용할 수도 있다. 예를 들어 고전위 신호가 접지 전위인 경우에는 저전위 신호는 접지 전위보다 낮은 전위이고, 저전위 신호가 접지 전위인 경우에는 고전위 신호는 접지 전위보다 높은 전위이다. 또한, 고전위 신호를 고전원 전위라고 부르는 경우가 있다. 또한, 저전위 신호를 저전원 전위라고 부르는 경우가 있다.
또한 본 명세서 등에서 게이트란, 게이트 전극 및 게이트 배선의 일부 또는 전부를 가리킨다. 게이트 배선이란, 적어도 하나의 트랜지스터의 게이트 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 가리킨다.
또한 본 명세서 등에서 소스란, 소스 영역, 소스 전극, 및 소스 배선의 일부 또는 전부를 가리킨다. 소스 영역이란, 반도체층 중 저항률이 일정한 값 이하의 영역을 가리킨다. 소스 전극이란, 소스 영역과 접속되는 부분의 도전층을 가리킨다. 소스 배선이란, 적어도 하나의 트랜지스터의 소스 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 가리킨다.
또한 본 명세서 등에서 드레인이란, 드레인 영역, 드레인 전극, 및 드레인 배선의 일부 또는 전부를 가리킨다. 드레인 영역이란, 반도체층 중 저항률이 일정한 값 이하의 영역을 가리킨다. 드레인 전극이란, 드레인 영역과 접속되는 부분의 도전층을 가리킨다. 드레인 배선이란, 적어도 하나의 트랜지스터의 드레인 전극과, 다른 전극이나 다른 배선을 전기적으로 접속시키기 위한 배선을 가리킨다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치의 예에 대하여 설명한다. 본 발명의 일 형태의 반도체 장치는 다단으로 접속되는 증폭 회로를 가지는 것이 바람직하다.
<증폭 회로의 예 1>
도 1의 (A)에는 본 발명의 일 형태의 증폭 회로의 일례를 나타내었다.
도 1의 (A)에 나타낸 증폭 회로(11)는 트랜지스터(31), 트랜지스터(32), 트랜지스터(34), 트랜지스터(45), 용량 소자(41), 용량 소자(42), 회로(30a), 및 회로(30b)를 가진다. 또한, 증폭 회로(11)는 단자(VDD), 단자(VSS), 단자(BIAS1), 단자(VBG), 단자(SET1), 단자(21), 단자(22), 단자(51), 및 단자(52)를 가진다. 회로(30a) 및 회로(30b)는 전류원으로서의 기능을 가진다.
도 1의 (A)에 나타낸 증폭 회로가 가지는 트랜지스터는 게이트에 더하여 백 게이트(제 2 게이트)를 가지는 것이 바람직하다.
단자(VSS)에 바람직하게는 저전위 신호가 공급된다. 저전위 신호로서 접지 전위를 사용할 수 있다. 단자(VDD)에 바람직하게는 고전위 신호가 공급된다.
도 1의 (A)에 나타낸 증폭 회로(11)는 비교 회로로서의 기능을 가진다. 단자(21)에는 제 1 입력 신호가 공급되고, 단자(22)에는 제 2 입력 신호가 공급된다. 증폭 회로(11)는 단자(21)와 단자(22)에 공급되는 입력 신호를 비교하고, 비교 결과를 단자(51) 및 단자(52)에 출력하는 기능을 가진다.
단자(51) 및 단자(52)는, 예를 들어 다른 회로에 전기적으로 접속되고, 단자(51) 및 단자(52)로부터의 신호가 다른 회로에 공급된다. 또한, 복수 단의 증폭 회로(11)가 접속되는 경우에는, 예를 들어 단자(51) 및 단자(52)는 다음 단의 증폭 회로(11)에 전기적으로 접속된다. 또한, 단자(51) 및 단자(52)의 한쪽을 플로팅 상태로 하여도 좋다.
트랜지스터(31)의 게이트는 단자(21)에 전기적으로 접속된다. 트랜지스터(32)의 게이트는 단자(22)에 전기적으로 접속된다. 트랜지스터(31)의 게이트에는 단자(21)로부터의 신호가 공급되고, 트랜지스터(32)의 게이트에는 단자(22)로부터의 신호가 공급된다.
노드(ND5)는 트랜지스터(31)의 소스 및 드레인 중 한쪽 및 트랜지스터(32)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(31)의 소스 및 드레인 중 다른 쪽은 노드(ND3) 및 단자(52)에 전기적으로 접속된다. 트랜지스터(32)의 소스 및 드레인 중 다른 쪽은 단자(51) 및 노드(ND6)에 전기적으로 접속된다. 트랜지스터(34)의 소스 및 드레인 중 한쪽은 단자(VSS)에, 다른 쪽은 노드(ND5)에 각각 전기적으로 접속된다.
트랜지스터(45)의 소스 및 드레인 중 한쪽은 트랜지스터(34)의 게이트 및 노드(ND4)에, 다른 쪽은 단자(BIAS1)에 각각 전기적으로 접속된다. 트랜지스터(34)의 게이트에는 트랜지스터(45)를 통하여 단자(BIAS1)로부터 전위가 인가된다. 또한, 트랜지스터를 통하여 전위가 인가되는 경우에는, 트랜지스터의 저항에 의하여 미세하게 전압 하강이 생기는 경우가 있다.
용량 소자(41)의 한쪽의 전극은 단자(52) 및 노드(ND3)에 전기적으로 접속되고, 다른 쪽의 전극은 트랜지스터(34)의 게이트 및 노드(ND4)에 전기적으로 접속된다. 용량 소자(42)의 한쪽의 전극은 단자(51) 및 노드(ND6)에 전기적으로 접속되고, 다른 쪽의 전극은 트랜지스터(34)의 게이트 및 노드(ND4)에 전기적으로 접속된다.
단자(SET1)에 트랜지스터(45)가 오프 상태가 되는 전위, 예를 들어 저전위 신호를 공급함으로써 노드(ND4)는 플로팅 상태가 된다. 용량 소자(41) 및 용량 소자(42)는 트랜지스터(31)와 트랜지스터(32)의 특성의 편차로 인한 노드(ND4)의 변동을 억제하여, 증폭 회로(11)의 동작점을 안정시키는 효과를 가진다.
회로(30a)는 트랜지스터(83a), 트랜지스터(84a), 및 용량 소자(87a)를 가진다. 트랜지스터(83a)의 소스 및 드레인 중 한쪽은 단자(VDD)에, 다른 쪽은 단자(52) 및 노드(ND3)에 각각 전기적으로 접속된다. 트랜지스터(84a)의 소스 및 드레인 중 한쪽은 단자(VDD)에, 다른 쪽은 트랜지스터(83a)의 게이트에 각각 전기적으로 접속된다. 용량 소자(87a)의 한쪽의 전극은 트랜지스터(83a)의 게이트에, 다른 쪽은 단자(52) 및 노드(ND3)에 각각 전기적으로 접속된다.
회로(30b)는 트랜지스터(83b), 트랜지스터(84b), 및 용량 소자(87b)를 가진다. 트랜지스터(83b)의 소스 및 드레인 중 한쪽은 단자(VDD)에, 다른 쪽은 단자(51) 및 노드(ND6)에 각각 전기적으로 접속된다. 트랜지스터(84b)의 소스 및 드레인 중 한쪽은 단자(VDD)에, 다른 쪽은 트랜지스터(83b)의 게이트에 각각 전기적으로 접속된다. 용량 소자(87b)의 한쪽의 전극은 트랜지스터(83b)의 게이트에, 다른 쪽은 단자(51) 및 노드(ND6)에 각각 전기적으로 접속된다.
용량 소자(87a)의 용량값은, 예를 들어 트랜지스터(83a)의 게이트 용량의 2배 이상, 또는 5배 이상이다. 용량 소자(87b)의 용량값은, 예를 들어 트랜지스터(83b)의 게이트 용량의 2배 이상, 또는 5배 이상이다. 또는, 용량 소자(87a) 및 용량 소자(87b)의 용량값은, 예를 들어 1fF 이상 10pF 미만이다.
용량 소자(41) 및 용량 소자(42)의 용량값은, 예를 들어 용량 소자(87a)의 0.35배 이하, 또는 0.2배 이하이다. 용량 소자(41) 및 용량 소자(42)의 용량값이 지나치게 크면, 트랜지스터(31)와 트랜지스터(32)의 특성의 편차로 인한 노드(ND4)의 변동을 억제할 때, 용량 소자의 충전에 시간이 더 걸리기 때문에, 증폭 회로(11)의 동작 속도가 느려지는 경우가 있다.
본 발명의 일 형태의 증폭 회로가 가지는 트랜지스터로서 n채널형 트랜지스터 및 p채널형 트랜지스터 중 어느 것을 사용하여도 좋다. 도 1의 (A)에는, 일례로서 증폭 회로(11)에 사용되는 트랜지스터가 n채널형 트랜지스터인 예를 나타내었다.
증폭 회로(11)에서, 도 1의 (A)에 나타낸 회로(30a) 대신에 p채널형 제 1 트랜지스터 및 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되는 제 2 트랜지스터를 사용하고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 단자(VDD)가, 다른 쪽에 노드(ND3)가 각각 전기적으로 접속되고, 상기 제 2 트랜지스터의 게이트에 단자(SET1)가 전기적으로 접속되는 구성을 사용하여도 좋다. 또한, 회로(30b) 대신에 p채널형 제 3 트랜지스터 및 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되는 제 4 트랜지스터를 사용하고, 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 단자(VDD)가, 다른 쪽에 노드(ND6)가 각각 전기적으로 접속되고, 상기 제 4 트랜지스터의 게이트에 단자(SET1)가 전기적으로 접속되는 구성을 사용하여도 좋다.
도 1의 (A)에 나타낸 본 발명의 일 형태의 증폭 회로에서는, 트랜지스터(34)의 백 게이트 전위를 조정함으로써, 단자(51) 및 단자(52)로부터 출력되는 각각의 전위를 조정할 수 있다. 트랜지스터(34)의 백 게이트 전위를 조정함으로써, 예를 들어 단자(VDD)로부터 인가되는 전위에 대하여, 더 넓은 전위 범위에서 증폭 회로의 동작을 수행할 수 있다. 더 구체적으로는, 예를 들어 단자(VDD)에 인가되는 전위가 더 낮은 경우에서도, 증폭 회로의 출력 단자로부터 원하는 출력값을 얻을 수 있다. 이하에서 이 방법의 일례를 설명한다.
증폭 회로(11)의 단자(51) 및 단자(52)로부터는 노드(ND6) 및 노드(ND3)의 전위가 각각 출력된다.
도 1의 (A)에서는, 트랜지스터(84a)를 온 상태로 하고, 단자(VDD)의 전위가 트랜지스터(83a)의 게이트에 인가된다. 노드(ND3) 및 노드(ND6)의 전압을 높이기 위해서는, 예를 들어 트랜지스터(83a)의 게이트에 공급하는 전압이나, 트랜지스터(83b)의 게이트에 공급하는 전압을 높이면 좋다. 도 2의 (A)에 나타낸 바와 같이 단자(VDD)와 상이한 단자로서 단자(VBCS)를 제공하고, 예를 들어 단자(VDD)보다 높은 전위를 단자(VBCS)로부터 트랜지스터(83a)의 게이트에 인가할 수 있다. 도 1의 (A)에서는 트랜지스터(84a)의 소스 및 드레인 중 한쪽 및 트랜지스터(84b)의 소스 및 드레인 중 한쪽에는 단자(VDD)가 전기적으로 접속되지만, 도 2의 (A)에서는 단자(VBCS)가 전기적으로 접속된다.
그러나, 도 2의 (A)에서는 단자(VDD)에 더하여 단자(VBCS)를 제공하기 때문에, 증폭 회로(11)의 단자의 수가 증가한다. 또한, 단자(VDD)에 인가하는 전위를 생성하는 전원에 더하여, 단자(VBCS)에 인가하는 전위를 생성하는 전원이 더 필요하게 되는 경우가 있다.
본 발명의 일 형태의 증폭 회로에 있어서는, 단자의 수를 증가시키지 않아도 증폭 회로(11)를 동작시킬 수 있다. 도 1의 (A)에 나타낸 증폭 회로(11)에서, 트랜지스터(34)는 백 게이트를 가진다. 트랜지스터(34)의 백 게이트에 인가하는 전위를 제어함으로써, 단자의 수나 전원 등을 증가시키지 않고, 단자(VDD)의 전위에 대하여 더 넓은 전위 범위에서 증폭 회로를 동작시킬 수 있다.
트랜지스터의 백 게이트에 전위를 공급함으로써, 예를 들어 트랜지스터의 문턱값을 변화시킬 수 있다. 트랜지스터(34)의 문턱값을 제어함으로써, 후술하는 도 2의 (B) 등을 사용한 동작 설명에 있어서 자세히 설명하는 바와 같이, 단자(51) 및 단자(52)로부터 출력되는 전위를 변화시킬 수 있다.
트랜지스터의 백 게이트(제 2 게이트)와 트랜지스터의 게이트(제 1 게이트)는 반도체층을 사이에 두고 반대 측에 위치하는 것이 바람직하다. 또한, 트랜지스터에 있어서, 예를 들어 (제 1) 게이트, 게이트 절연막, 반도체층, 제 2 게이트 절연막, 백 게이트의 순서로 위로부터 또는 아래로부터 적층된다.
트랜지스터(34)가 가지는 백 게이트에는 제 1 게이트와 상이한 전위를 공급할 수 있다. 또는, 트랜지스터(34)의 백 게이트와 (제 1) 게이트를 도통시켜도 좋다.
트랜지스터(34)로서, 채널 형성 영역에 산화물 반도체를 가지는 트랜지스터(이하, OS 트랜지스터)를 사용할 수 있다.
OS 트랜지스터는 박막을 사용하여 형성할 수 있기 때문에, 기판 위에 제공된 박막 위에, 또는 실리콘 기판에 제공되는 실리콘 트랜지스터 위에 적층하여 제공할 수 있다. OS 트랜지스터는 백 게이트를 가지는 구성을 용이하게 형성할 수 있다. 예를 들어 추후의 실시형태에서 설명하는 박막 형성법을 사용하고, 도전체를 사용하여 백 게이트를 형성하고, 상기 백 게이트 위에 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 산화물 반도체를 형성하고, 백 게이트를 가지는 트랜지스터를 형성할 수 있다.
실리콘 기판에 제공되는 실리콘 트랜지스터에 있어서, 기판 전위를 변화시켜 트랜지스터의 특성을 제어할 수 있다. 한편, OS 트랜지스터에 있어서 백 게이트에 전위를 인가하여 트랜지스터의 특성을 제어하는 경우에는, 보다 작은 변화량으로 보다 크게 특성을 변화시킬 수 있기 때문에 더 바람직하다.
도 1의 (A)에 나타낸 증폭 회로(11)에서, 트랜지스터(34)의 백 게이트에는 선택 회로(90)가 전기적으로 접속된다. 선택 회로(90)는 2개 이상의 신호로부터 하나의 신호를 선택하여 출력하는 기능을 가진다.
도 1의 (A)에서, 선택 회로(90)는 단자(VBG) 및 단자(VSS)에 전기적으로 접속된다. 선택 회로(90)는 단자(VBG)로부터 공급되는 신호 및 단자(VSS)로부터 공급되는 신호 중 한쪽을 선택하고, 선택된 신호를 트랜지스터(34)의 백 게이트에 공급하는 기능을 가진다. 선택 회로(90)는, 예를 들어 제어 회로 등으로부터 수신되는 신호에 의거하여, 단자(VBG) 및 단자(VSS) 중 어느 쪽을 선택할지를 결정하고, 선택된 신호를 선택 회로(90)로부터 출력한다. 상기 제어 회로는, 예를 들어 증폭 회로(11)의 외부에 제공된다.
단자(VBG)와 단자(VDD)를 같은 전위로 함으로써, 입력 단자를 공통화하여, 증폭 회로(11)의 단자의 수를 줄여도 좋다.
증폭 회로(11)가 가지는 트랜지스터(34) 이외의 트랜지스터로서, OS 트랜지스터를 사용하여도 좋고, Si 트랜지스터를 사용하여도 좋다.
트랜지스터(45), 트랜지스터(84a), 및 트랜지스터(84b)로서 OS 트랜지스터를 사용하는 것이 바람직하다.
트랜지스터(34)의 게이트에 전위를 인가한 후, 트랜지스터(45)를 오프 상태로 함으로써, 인가한 전위를 유지할 수 있다. 단자(BIAS1)로부터 트랜지스터(34)의 게이트로의 신호 공급을 정지할 수 있어, 소비 전력을 저감할 수 있다. 이때, 오프 전류가 매우 낮다는 특징을 가지는 OS 트랜지스터를 트랜지스터(45)로서 사용함으로써, 인가한 전위를 장시간, 바람직하게는 1분 이상, 더 바람직하게는 1시간 이상, 더 바람직하게는 10시간 이상 유지할 수 있다. 마찬가지로, 트랜지스터(84a) 및 트랜지스터(84b)로서 각각 OS 트랜지스터를 사용함으로써, 트랜지스터(83a)의 게이트 및 트랜지스터(83b)의 게이트에 인가한 전위를 장시간 유지할 수 있다.
증폭 회로(11)가 가지는 트랜지스터는 각각 백 게이트를 가져도 좋다. 예를 들어 트랜지스터(45), 트랜지스터(84a), 트랜지스터(84b), 트랜지스터(83a), 및 트랜지스터(83b)에 백 게이트를 제공하여도 좋다. 각각의 트랜지스터의 백 게이트에는, 예를 들어 정전위 신호 또는 변동하는 전위 신호 등이 공급된다. 또는 각각의 트랜지스터의 백 게이트는 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되어도 좋다.
트랜지스터(31) 및 트랜지스터(32)는 백 게이트를 가지는 것이 바람직하다. 또한, 트랜지스터(31) 및 트랜지스터(32)는 백 게이트를 가지는 OS 트랜지스터로 하여도 좋다.
도 1의 (A)에 나타낸 증폭 회로(11)에서는, 트랜지스터(31)의 백 게이트 및 트랜지스터(32)의 백 게이트는 단자(VDD)에 전기적으로 접속된다. 트랜지스터(31) 및 트랜지스터(32)의 백 게이트에, 예를 들어 트랜지스터의 소스에 비하여 높은 전위를 공급함으로써, 트랜지스터(31) 및 트랜지스터(32)의 문턱값을 음으로 변동시킬 수 있다. 트랜지스터의 문턱값을 음으로 변동시킴으로써, 레벨이 더 낮은 입력 신호의 검지가 가능하게 된다. 레벨이 더 낮은 입력 신호란, 예를 들어 강도가 작은 신호를 가리킨다.
도 1의 (B)에는 선택 회로(90)의 구체적인 예 및 선택 회로(90)와 트랜지스터(34)의 접속 예를 나타내었다.
도 1의 (B)에 나타낸 선택 회로(90)는 트랜지스터(93), 트랜지스터(94), 및 단자(SETB1)를 가진다. 트랜지스터(93)의 소스 및 드레인 중 한쪽 및 게이트는 단자(VBG)에 전기적으로 접속된다. 트랜지스터(93)의 소스 및 드레인 중 다른 쪽은 단자(VSS)에 전기적으로 접속된다. 트랜지스터(94)의 소스 및 드레인 중 한쪽은 단자(VBG) 및 트랜지스터(34)의 백 게이트에 전기적으로 접속된다. 트랜지스터(94)의 소스 및 드레인 중 다른 쪽은 단자(VSS)에 전기적으로 접속된다. 트랜지스터(94)의 게이트는 단자(SETB1)에 전기적으로 접속된다.
단자(SETB1)로부터 트랜지스터(94)의 게이트로 트랜지스터(94)를 온 상태로 하는 전위, 여기서는 예를 들어 고전위 신호가 공급되면, 트랜지스터(94)가 도통 상태가 되고, 트랜지스터(34)의 백 게이트에는 단자(VSS)의 전위가 인가된다.
단자(SETB1)로부터 트랜지스터(94)의 게이트로 트랜지스터(94)를 오프 상태로 하는 전위, 여기서는 예를 들어 저전위 신호가 공급되면, 트랜지스터(34)의 백 게이트에는 단자(VBG)로부터의 전위가 인가된다.
즉, 도 1의 (B)에 나타낸 선택 회로(90)는 단자(SETB1)에 인가하는 전위를 변화시킴으로써, 단자(VSS)의 전위 또는 단자(VBG)의 전위를 선택하고 출력하는 기능을 가진다.
<증폭 회로의 동작 예 1>
다음으로, 도 2의 (B)에 나타낸 타이밍 차트를 사용하여 증폭 회로(11)의 동작 예에 대하여 설명한다.
시각 t0에 있어서, 단자(SET1)에는 트랜지스터(84a), 트랜지스터(84b), 및 트랜지스터(45)를 온 상태로 하는 전위, 여기서는 예를 들어 고전위 신호가 공급된다. 트랜지스터(84a)가 온 상태가 되어, 트랜지스터(83a)의 게이트에 단자(VDD)의 전위가 인가되고, 트랜지스터(84b)가 온 상태가 되어, 트랜지스터(83b)의 게이트에 단자(VDD)의 전위가 인가되고, 트랜지스터(45)가 온 상태가 되어, 트랜지스터(34)의 게이트에 단자(BIAS1)의 전위가 인가된다.
또한, 시각 t0에 있어서, 단자(SETB1)에는 트랜지스터(94)를 오프 상태로 하는 전위, 여기서는 예를 들어 저전위 신호가 공급된다. 선택 회로(90)로부터 단자(VBG)의 전위가 출력되고, 트랜지스터(34)의 백 게이트에 인가된다. 여기서는 단자(VBG)의 전위는, 예를 들어 단자(VSS)의 전위보다 높은 전위이다.
시각 t1에 있어서, 단자(SET1)에는 트랜지스터(84a), 트랜지스터(84b), 및 트랜지스터(45)를 오프 상태로 하는 전위, 여기서는 예를 들어 저전위 신호가 공급된다. 트랜지스터(83a)의 게이트 및 트랜지스터(83b)의 게이트에는 인가된 전위가 유지되고, 단자(VDD)로부터 플로팅 상태가 된다. 또한, 트랜지스터(34)의 게이트에는 인가된 전위가 유지되고, 단자(BIAS1)로부터 플로팅 상태가 된다.
시각 t2에 있어서, 단자(SETB1)에는 트랜지스터(94)를 온 상태로 하는 전위, 여기서는 예를 들어 고전위 신호가 공급된다. 선택 회로(90)로부터 단자(VSS)의 전위가 출력되고, 트랜지스터(34)의 백 게이트에 인가된다. 백 게이트에 인가되는 전위가 낮아지고, 트랜지스터(34)의 문턱값은 양으로 변동된다. 트랜지스터(34)는 n채널형 트랜지스터이기 때문에 문턱값의 변동에 따라 트랜지스터(34)의 소스-드레인 사이를 흐르는 전류가 감소되고, 노드(ND3) 및 노드(ND6)의 전위가 상승한다.
트랜지스터(83a)의 게이트는 단자(VDD)로부터 플로팅 상태이기 때문에 노드(ND3)의 전위의 상승에 따라, 용량 소자(87a)와의 용량 결합에 의하여 트랜지스터(83a)의 게이트의 전위도 상승한다. 트랜지스터(83a)를 흐르는 전류는 일정한 상태로 게이트 전위가 상승하기 때문에, 소스-드레인 사이의 전위차가 더 작아지고, 노드(ND3)의 전위는 더 상승한다.
마찬가지로, 노드(ND6)의 전위도 더 상승한다.
<증폭 회로의 예 2>
도 3에는 본 발명의 일 형태의 증폭 회로인 증폭 회로(80)를 나타내었다. 도 3에 나타낸 증폭 회로(80)에서, 복수 단의 증폭 회로(11)가 접속된다. 도 3에는 3단의 증폭 회로(11)가 접속되는 예를 나타내었지만, 증폭 회로(11)는 예를 들어 5단 이상 20단 이하, 또는 예를 들어 7단 이상 14단 이하 접속되어도 좋다.
도 3에 나타낸 증폭 회로(80)는 3단의 증폭 회로(11), 용량 소자(65a, 65b, 66a, 및 66b), 트랜지스터(91), 트랜지스터(92), 용량 소자(61), 증폭 회로(71), 트랜지스터(23a), 트랜지스터(23b), 트랜지스터(23c), 트랜지스터(24a), 트랜지스터(24b), 트랜지스터(24c), 단자(SET2), 단자(SETB2), 단자(INP1), 단자(INM1), 단자(VREF1), 및 단자(VREF2)를 가진다. 여기서, 3단의 증폭 회로(11) 중, 첫 번째 단의 증폭 회로(11)를 증폭 회로(11a), 두 번째 단의 증폭 회로(11)를 증폭 회로(11b), 마지막 단의 증폭 회로(11)를 증폭 회로(11c)라고 부른다. 또한, 증폭 회로(11a)가 가지는 단자(21), 단자(22), 단자(51), 및 단자(52)를 단자(21a), 단자(22a), 단자(51a), 및 단자(52a)로 한다. 또한, 증폭 회로(11b)가 가지는 단자(21), 단자(22), 단자(51), 및 단자(52)를 단자(21b), 단자(22b), 단자(51b), 및 단자(52b)로 한다. 또한, 증폭 회로(11c)가 가지는 단자(21), 단자(22), 단자(51), 및 단자(52)를 단자(21c), 단자(22c), 단자(51c), 및 단자(52c)로 한다.
단자(51a) 및 단자(52a)가 용량 소자(65a)의 한쪽의 전극 및 용량 소자(66a)의 한쪽의 전극에 각각 전기적으로 접속된다. 용량 소자(65a)의 다른 쪽의 전극 및 용량 소자(66a)의 다른 쪽의 전극은 각각 단자(21b) 및 단자(22b)에 각각 전기적으로 접속된다.
단자(51b) 및 단자(52b)가 용량 소자(65b)의 한쪽의 전극 및 용량 소자(66b)의 한쪽의 전극에 각각 전기적으로 접속된다. 용량 소자(65b)의 다른 쪽의 전극 및 용량 소자(66b)의 다른 쪽의 전극은 각각 단자(21c) 및 단자(22c)에 각각 전기적으로 접속된다.
단자(21a)에는 트랜지스터(91)의 소스 및 드레인 중 한쪽이 전기적으로 접속되고, 단자(22a)에는 트랜지스터(92)의 소스 및 드레인 중 한쪽이 전기적으로 접속된다. 트랜지스터(91)의 소스 및 드레인 중 다른 쪽은 단자(INP1)에, 트랜지스터(92)의 소스 및 드레인 중 다른 쪽은 단자(INM1)에 각각 전기적으로 접속된다. 트랜지스터(91)의 게이트 및 트랜지스터(92)의 게이트에는 각각 단자(SETB2)가 전기적으로 접속된다.
단자(51c)에는 용량 소자(61)의 한쪽의 전극이 전기적으로 접속되고, 단자(52c)는 플로팅 상태이다. 용량 소자(61)의 다른 쪽의 전극은 증폭 회로(71)에 전기적으로 접속된다. 용량 소자(61) 및 증폭 회로(71)에 대해서는 후술한다.
트랜지스터(23a)의 소스 및 드레인 중 한쪽은 단자(21a)에 전기적으로 접속되고, 다른 쪽은 단자(VREF1)에 전기적으로 접속된다. 트랜지스터(23b)의 소스 및 드레인 중 한쪽은 단자(21b)에 전기적으로 접속되고, 다른 쪽은 단자(VREF2)에 전기적으로 접속된다. 트랜지스터(23c)의 소스 및 드레인 중 한쪽은 단자(21c)에 전기적으로 접속되고, 다른 쪽은 단자(VREF2)에 전기적으로 접속된다.
트랜지스터(24a)의 소스 및 드레인 중 한쪽은 단자(22a)에 전기적으로 접속되고, 다른 쪽은 단자(VREF1)에 전기적으로 접속된다. 트랜지스터(24b)의 소스 및 드레인 중 한쪽은 단자(22b)에 전기적으로 접속되고, 다른 쪽은 단자(VREF2)에 전기적으로 접속된다. 트랜지스터(24c)의 소스 및 드레인 중 한쪽은 단자(22c)에 전기적으로 접속되고, 다른 쪽은 단자(VREF2)에 전기적으로 접속된다.
트랜지스터(23a, 23b, 23c, 24a, 24b, 및 24c) 각각의 게이트는 단자(SET2)에 전기적으로 접속된다.
다음으로, 도 4를 사용하여 증폭 회로(11c), 용량 소자(61), 및 증폭 회로(71)에 대하여 설명한다.
단자(51c)는 용량 소자(61)의 한쪽의 전극에 전기적으로 접속된다. 노드(ND1)는 단자(51) 및 용량 소자(61)의 한쪽의 전극에 전기적으로 접속된다.
증폭 회로(71)에는 단자(IN2), 단자(53), 단자(SET1), 단자(VDD), 단자(VSS), 및 단자(BIAS1)가 전기적으로 접속된다. 단자(IN2)는 용량 소자의 다른 쪽 전극에 전기적으로 접속된다.
도 4의 (A)에 나타낸 증폭 회로(71)는 트랜지스터(81), 트랜지스터(82), 및 저항 소자(89)를 가진다. 트랜지스터(81)의 소스 및 드레인 중 한쪽은 단자(VSS)에 전기적으로 접속되고, 다른 쪽은 단자(53) 및 저항 소자(89)의 한쪽의 전극에 전기적으로 접속된다. 저항 소자(89)의 다른 쪽은 단자(VDD)에 전기적으로 접속된다. 트랜지스터(82)의 소스 및 드레인 중 한쪽은 트랜지스터(81)의 게이트와 단자(IN2)에 전기적으로 접속되고, 다른 쪽은 단자(BIAS1)에 전기적으로 접속된다. 단자(SET1)는 트랜지스터(82)의 게이트에 전기적으로 접속된다.
단자(VDD)와 단자(VSS) 사이의 전압을 저항 소자(89)와 트랜지스터(81)의 저항값에 따라 저항 분할한 전위가 단자(53)로부터 출력된다.
노드(ND2)는 단자(IN2)와, 트랜지스터(81)의 게이트와, 트랜지스터(82)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 단자(SET1)로부터 트랜지스터(82)가 온 상태가 되는 신호를 트랜지스터(82)의 게이트에 공급함으로써, 단자(BIAS1)로부터의 신호가 트랜지스터(82)를 통하여 노드(ND2)에 공급된다.
트랜지스터(81)의 게이트에 접속되는 노드(ND2)에 적합한 전위를 인가함으로써, 증폭 회로(71)의 동작점(동작의 중심점이라고 부르는 경우가 있음)을 적합한 전위로 하여, 증폭 회로(71)의 이득을 더 높일 수 있다. 또한, 증폭 회로(71)의 출력 범위를 더 넓힐 수 있다.
트랜지스터(82)로서 OS 트랜지스터를 사용함으로써, 그 오프 전류를 매우 낮출 수 있다. 트랜지스터(82)를 오프 상태로 함으로써, 노드(ND2)에 적합한 전위를 인가한 후에 플로팅 상태로 할 수 있다. 즉 노드(ND2)에 전위를 인가한 후, 트랜지스터(82)를 오프 상태로 하여, 인가한 전위를 유지함으로써, 노드(ND2)에 전위를 프로그래밍할 수 있다.
노드(ND2)가 플로팅 상태가 됨으로써, 단자(BIAS1)로부터의 신호 공급을 정지하여도 노드(ND2)의 전위가 유지된다. 이때, 예를 들어 노드(ND2)에는 증폭 회로(71)의 적합한 동작점이 유지된다. 노드(ND2)에 동작점을 유지한 후, 단자(BIAS1)로의 신호 공급을 정지할 수 있기 때문에, 증폭 회로(71)의 소비 전력을 저감할 수 있다.
노드(ND2)가 플로팅 상태이기 때문에, 노드(ND2)의 전위는 용량 소자(61)와의 용량 결합에 의하여, 유지된 적합한 동작점을 중심으로 하여 노드(ND1)의 전위의 변동에 상당하는 양만큼 변동된다. 따라서, 증폭 회로(71)는 적합한 동작점에서 동작할 수 있다.
본 발명의 일 형태의 반도체 장치에 있어서, 증폭 회로(71)의 특성에 맞추어 조정된 전위를 단자(BIAS1)로부터 인가하고 노드(ND2)에 프로그래밍할 수 있다. 증폭 회로(71)가 가지는 트랜지스터의 특성에 따라, 예를 들어 적합한 동작점이 변화되는 경우에는, 프로그래밍하는 전위를 상기 트랜지스터의 특성에 맞추어 적합한 동작점으로 조정하면 좋다.
여기서, 증폭 회로(71)가 용량 소자(61) 및 트랜지스터(82)를 가지지 않는 경우를 생각한다. 이와 같은 경우에는, 예를 들어 단자(51)로부터의 신호가 트랜지스터(81)의 게이트에 공급되고, 증폭 회로(71)의 동작점은 증폭 회로(11)가 초기화된 상태에서의 단자(51)로부터의 출력 전위가 된다. 한편, 본 발명의 일 형태의 증폭 회로는 용량 소자(61) 및 트랜지스터(82)를 가지기 때문에, 증폭 회로(71)의 동작점을 원하는 값으로 할 수 있다.
용량 소자(61, 65a, 65b, 66a, 66b)의 용량값은, 예를 들어 트랜지스터(81)의 게이트 용량의 2배 이상 또는 5배 이상이다. 또한, 용량 소자(61, 65a, 65b, 66a, 66b)의 용량값은, 예를 들어 1fF 이상 10pF 미만이다.
도 4의 (B)에 나타낸 증폭 회로(71)는 도 4의 (A)에 나타낸 저항 소자(89) 대신에 회로(30c)를 가지는 점이 상이하다. 회로(30c)는 전류원으로서의 기능을 가진다.
회로(30c)의 일례에 대하여 도 4의 (C)를 사용하여 설명한다. 회로(30c)는 트랜지스터(83) 및 트랜지스터(84)를 가진다. 회로(30c)에서 트랜지스터(83)의 소스 및 드레인 중 한쪽은 단자(VDD)에, 다른 쪽은 단자(53)에 각각 전기적으로 접속된다. 트랜지스터(84)의 소스 및 드레인 중 한쪽은 트랜지스터(83)의 게이트에, 다른 쪽은 단자(VDD)에 각각 전기적으로 접속된다. 트랜지스터(84)의 게이트는 단자(SET1)에 전기적으로 접속된다.
도 4의 (A), (B)에 나타낸 증폭 회로(71)가 가지는 트랜지스터는 백 게이트를 가져도 좋고, 가지지 않아도 된다.
증폭 회로(71)가 가지는 트랜지스터는 백 게이트를 가져도 좋다. 트랜지스터의 백 게이트에 전위를 공급함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
트랜지스터(82)가 백 게이트를 가지는 경우에는, 상기 백 게이트는 단자(VBG)에 전기적으로 접속되면 좋다. 또한, 트랜지스터(81)가 백 게이트를 가지는 경우에는, 상기 백 게이트는 단자(VSS)에 전기적으로 접속되면 좋다.
<증폭 회로의 동작 예 2>
도 4의 (B)에 나타낸 증폭 회로(71)의 동작의 일례를, 도 2의 (B)를 사용하여 설명한다.
시각 t0에 있어서, 단자(SET1)로부터 트랜지스터(82)의 게이트에 신호가 공급되어 트랜지스터(82)가 온 상태가 된다. 따라서 단자(BIAS1)로부터 트랜지스터(82)를 통하여 노드(ND2)에 신호가 공급되어, 노드(ND2)의 전위는 전위 V2가 된다. 또한, 단자(51)로부터 신호가 출력되고, 노드(ND1)의 전위는 전위 V1이 된다.
시각 t1에 있어서, 단자(SET1)로부터 트랜지스터(82)의 게이트에 신호가 공급되어 트랜지스터(82)가 오프 상태가 된다. 트랜지스터(82)로서 OS 트랜지스터를 사용하는 경우에는, 그 오프 전류가 매우 작기 때문에 노드(ND2)가 플로팅 상태가 된다. 시각 t2에 있어서, 노드(ND2)가 플로팅 상태로 유지된다.
노드(ND1)의 전위가 일정한 경우에는, 노드(ND2)의 전위도 실질적으로 일정하게 유지된다.
노드(ND1)의 전위가 변동되는 경우에는, 노드(ND2)의 전위는 용량 소자(61)와의 용량 결합에 의하여 노드(ND1)의 전위의 변동에 상당하는 양만큼 변동된다.
전위 V2를 동작점으로 하여 증폭 회로(71)를 동작시킬 수 있다. 전위 V2가 적합한 값이 되도록, 단자(BIAS1)로부터 적합한 신호를 공급하면 좋다. 전위 V2는 예를 들어 트랜지스터(81)의 동작 영역이 적합하게 되도록 조정하면 좋다. 트랜지스터(81)를 예를 들어 포화 영역에 있어서 동작시키면 좋다.
또는 전위 V2는 단자(VDD)에 인가되는 전위와 단자(VSS)에 인가되는 전위의 중간의 전위인 것이 바람직하다.
전위 V2를 적합한 값으로 함으로써, 증폭 회로(71)의 이득을 더 높일 수 있다. 또한, 증폭 회로(71)의 출력 범위를 더 넓힐 수 있다.
<증폭 회로의 동작 예 3>
도 3에 나타낸 증폭 회로(80)의 동작 예를 도 5에 나타낸 타이밍 차트를 사용하여 설명한다.
시각 t0에 있어서, 단자(SET2)에는 고전위 신호가 공급되어, 트랜지스터(23a, 23b, 및 23c)가 온 상태가 된다. 단자(21a) 및 단자(22a)에는 초기화하기 위한 전위로서, 단자(VREF1)의 전위가 인가된다. 증폭 회로(11b 및 11c)의 단자(21) 및 단자(22)에는 초기화하기 위한 전위로서 단자(VREF2)의 전위가 각각 인가된다. 초기화하기 위한 전위란, 예를 들어 단자(VREF1) 또는 단자(VREF2)가 전기적으로 접속되는 입력 단자(단자(21) 및 단자(22))를 가지는 증폭 회로에 있어서, 입력 전위의 범위에서, 예를 들어 중심 근방의 값을 인가하면 좋다. 또는, 예를 들어 접지 전위, 저전위 신호 등 기준이 되는 신호를 공급하면 좋다.
또한, 시각 t0에 있어서, 단자(SET1)에는 고전위 신호가 공급되고, 도 2의 (B)의 설명에서 설명한 바와 같이, 증폭 회로(11a, 11b, 및 11c)의 각각에 있어서, 트랜지스터(83a, 83b, 및 34)의 게이트 및 트랜지스터(34)의 백 게이트에는 각각 원하는 전위가 인가된다. 또한, 증폭 회로(71)에서, 단자(SET1)로부터 트랜지스터(82)의 게이트에 고전위 신호가 공급되어, 트랜지스터(82)가 온 상태가 되고, 트랜지스터(81)의 게이트에 단자(BIAS1)의 전위가 인가된다. 또한, 단자(SET1)로부터 트랜지스터(84)의 게이트에 고전위 신호가 공급되어, 트랜지스터(84)가 온 상태가 되고, 트랜지스터(83)의 게이트에 단자(VDD)의 전위가 인가된다.
시각 t1에 있어서, 단자(SET1)에는 저전위 신호가 공급되고, 도 2의 (B)의 설명에서 설명한 바와 같이, 증폭 회로(11a, 11b, 및 11c)의 각각에 있어서, 트랜지스터(83a, 83b, 및 34)의 게이트 및 트랜지스터(34)의 백 게이트에는 각각에 인가된 원하는 전위가 유지된다. 또한, 증폭 회로(71)에서, 트랜지스터(81)의 게이트 및 트랜지스터(83)의 게이트에는 각각 인가된 원하는 전위가 유지된다.
시각 t2에 있어서, 단자(SETB1)에는 고전위 신호가 공급되고, 도 2의 (B)의 설명에서 설명한 바와 같이, 증폭 회로(11a, 11b, 및 11c)의 각각에 있어서, 트랜지스터(34)의 백 게이트에 인가되는 전위가 낮아지고, 노드(ND3) 및 노드(ND6)의 전위가 상승한다.
시각 t3에 있어서, 단자(SET2)에 저전위 신호가 공급되어, 트랜지스터(23a, 23b, 23c, 24a, 24b, 및 24c)는 오프 상태가 된다. 증폭 회로(11a)에서, 단자(21) 및 단자(22)에 인가된 전위는 유지되고, 단자(VREF1)로부터 플로팅 상태가 된다. 증폭 회로(11b 및 11c)에서, 단자(21) 및 단자(22)에 인가된 전위는 유지되고, 단자(VREF2)로부터 플로팅 상태가 된다. 증폭 회로(11a, 11b, 및 11c)의 단자(21) 및 단자(22)에 초기화된 전위가 유지된다.
시각 t4에 있어서, 단자(SETB2)에 고전위 신호가 공급되어, 트랜지스터(91) 및 트랜지스터(92)가 온 상태가 되고, 증폭 회로(11a)의 단자(21)에는 단자(INP1)로부터의 신호가 공급되고, 단자(22)에는 단자(INM1)로부터의 신호가 공급된다. 증폭 회로(11a)의 단자(51)의 전위 및 단자(52)의 전위는 단자(21) 및 단자(22)의 각각에 공급된 신호에 따라 변화된다. 구체적으로는, 예를 들어 단자(21)와 단자(22)의 신호의 차분이 증폭된 값이 단자(51)와 단자(52)의 차분으로서 출력된다.
증폭 회로(11a)의 단자(51)의 전위가 변화되면, 증폭 회로(11b)의 단자(21)의 전위도 용량 소자(65a)의 용량 결합에 의하여 단자(51)의 전위의 변화와 같은 정도 변화된다. 증폭 회로(11a)의 단자(52)의 전위가 변화되면, 증폭 회로(11b)의 단자(22)의 전위도 용량 소자(66a)의 용량 결합에 의하여 같은 정도 변화된다. 여기서 증폭 회로(11b)의 단자(21) 및 단자(22)에는 초기화된 전위를 기준으로 하여 전위를 공급할 수 있다. 마찬가지로, 증폭 회로(11c)의 단자(21) 및 단자(22)에는 초기화된 전위를 기준으로 하여 전위를 공급할 수 있다.
도 3에 나타낸 증폭 회로(80)는 단자(VREF1)나 단자(VREF2)를 통하여 초기화 전위가 인가되는 구성을 가진다. 도 17의 (A)에 초기화 전위가 인가되지 않는 구성의 증폭 회로를 나타내었다.
도 17의 (A)에 나타낸 증폭 회로(80z)는 도 17의 (B)에 나타낸 증폭 회로(11x)의 구성을 복수 단 반복한 후, 도 18에 나타낸 증폭 회로(11y)의 구성을 하나 또는 복수 단 반복한 구성을 가진다.
증폭 회로(80z)에서, 입력 단자(INPz)는 첫 번째 단의 증폭 회로(11x)의 입력 단자(21z)에, 입력 단자(INMz)는 첫 번째 단의 증폭 회로(11x)의 입력 단자(22z)에 각각 전기적으로 접속된다. 첫 번째 단의 증폭 회로의 출력 단자(51z)는 다음 단의 증폭 회로의 입력 단자(21z)에, 첫 번째 단의 증폭 회로의 출력 단자(52z)는 다음 단의 증폭 회로의 입력 단자(22z)에 각각 전기적으로 접속된다. 증폭 회로(11y)의 입력 단자(51w)는 복수 단의 증폭 회로(11x)의 마지막 단의 출력 단자(51z)에 전기적으로 접속되고, 입력 단자(52w)는 복수 단의 증폭 회로(11x)의 마지막 단의 출력 단자(52z)에 전기적으로 접속된다.
도 17의 (B)에 나타낸 증폭 회로(11x)는 트랜지스터(31) 대신에 직렬로 접속되는 2개의 트랜지스터(트랜지스터(31_1) 및 트랜지스터(31_2))를 사용하고, 트랜지스터(32) 대신에 직렬로 접속되는 2개의 트랜지스터(트랜지스터(32_1) 및 트랜지스터(32_2))를 사용하고, 트랜지스터(34) 대신에 직렬로 접속되는 2개의 트랜지스터(트랜지스터(34_1) 및 트랜지스터(34_2))를 사용한다. 또한, 도 2의 (A)에 나타낸 증폭 회로(11)의 트랜지스터(83a) 대신에 직렬로 접속되는 2개의 트랜지스터(트랜지스터(83a_1) 및 트랜지스터(83a_2))를 사용하고, 트랜지스터(83b) 대신에 직렬로 접속되는 2개의 트랜지스터(트랜지스터(83b_1) 및 트랜지스터(83b_2))를 사용한다.
트랜지스터(31_1) 및 트랜지스터(31_2)의 게이트는 입력 단자(21z)에, 트랜지스터(32_1) 및 트랜지스터(32_2)의 게이트는 입력 단자(22z)에 각각 전기적으로 접속된다.
도 2의 (A)에서는 트랜지스터(45)를 통하여 단자(BIAS1)의 전위가 트랜지스터(34)의 게이트에 인가되지만, 도 17의 (B)에서는 트랜지스터(34_1) 및 트랜지스터(34_2)의 게이트와 단자(BIAS1)가 트랜지스터(45)를 통하지 않고 전기적으로 접속된다. 따라서, 도 17의 (B)에서는 트랜지스터(45)를 통하지 않고 단자(BIAS1)의 전위가 트랜지스터(34_1) 및 트랜지스터(34_2)의 게이트에 인가된다.
도 2의 (A)에서는 트랜지스터(84a)(트랜지스터(84b))를 통하여 단자(VBCS)의 전위가 트랜지스터(83a)(트랜지스터(83b))의 게이트에 인가되지만, 도 17의 (B)에서는 트랜지스터(83a_1), 트랜지스터(83a_2), 트랜지스터(83b_1), 및 트랜지스터(83b_2)의 게이트에 단자(VDD)가 전기적으로 접속된다.
도 18에 나타낸 증폭 회로(11y)는 회로(68), 회로(69), 입력 단자(51w), 입력 단자(52w), 출력 단자(53z), 트랜지스터(72 내지 75), 트랜지스터(76a 내지 76d), 및 트랜지스터(77 내지 79)를 가진다.
증폭 회로(11y)는 입력 단자(51w)와 입력 단자(52w)의 차분에 대응하는 신호를 노드(ND7)에 공급하는 기능을 가지고, 노드(ND7)의 신호의 전압이 변동된 전압을 출력 단자(53z)로부터 출력하는 기능을 가진다.
또한, 회로(68)는 단자(EN)의 전위에 따라, 노드(ND8)와 단자(VSS) 사이를 도통 상태로 하는 기능과 비도통 상태로 하는 기능을 가진다. 회로(68)는 노드(ND8)와 단자(VSS) 사이에 직렬로 접속된 복수의 트랜지스터로 구성되고, 각 트랜지스터의 게이트가 단자(EN)에 전기적으로 접속되고, 백 게이트가 단자(VBG)에 전기적으로 접속된다.
또한, 회로(69)는 단자(EN)에 원하는 신호가 공급되면, 출력 단자(53z)의 전위를 단자(VSS)로부터의 전위로 리셋하는 기능을 가진다.
트랜지스터(72)의 게이트 및 백 게이트는 입력 단자(51w)에 전기적으로 접속된다. 트랜지스터(74)의 게이트 및 백 게이트는 입력 단자(52w)에 전기적으로 접속된다. 트랜지스터(72)의 소스 및 드레인 중 한쪽은 단자(VDD)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(73)의 게이트 및 트랜지스터(75)의 게이트에 전기적으로 접속된다. 트랜지스터(74)의 소스 및 드레인 중 한쪽은 단자(VDD)에 전기적으로 접속되고, 다른 쪽은 노드(ND7)에 전기적으로 접속된다. 트랜지스터(73)의 소스 및 드레인 중 한쪽은 트랜지스터(75)의 게이트에 전기적으로 접속되고, 다른 쪽은 단자(VSS)에 전기적으로 접속된다. 트랜지스터(75)의 소스 및 드레인 중 한쪽은 노드(ND7)에 전기적으로 접속되고, 다른 쪽은 단자(VSS)에 전기적으로 접속된다.
노드(ND7)의 전위는 트랜지스터(77)의 게이트 및 트랜지스터(79)의 게이트에 인가된다.
증폭 회로(11y)는 직렬로 접속된 4개의 트랜지스터(트랜지스터(76a, 76b, 76c, 및 76d)의 순서)를 가진다. 직렬로 접속된 4개의 트랜지스터의 한쪽 단부는 단자(VDD)에, 다른 쪽 단부는 트랜지스터(77)의 소스 및 드레인 중 한쪽에 각각 전기적으로 접속된다. 트랜지스터(77)의 소스 및 드레인 중 다른 쪽은 단자(VSS)에 전기적으로 접속된다. 트랜지스터(76a, 76b, 76c, 및 76d)의 게이트 및 백 게이트는 각각 단자(VDD)에 전기적으로 접속된다. 노드(ND8)는 트랜지스터(76b)의 소스 또는 드레인과 트랜지스터(76c)의 소스 또는 드레인이 전기적으로 접속되는 접속점이다.
노드(ND8)의 전위는 트랜지스터(78)의 게이트 및 백 게이트에 인가된다.
트랜지스터(78)의 소스 및 드레인 중 한쪽은 단자(VDD)에, 다른 쪽은 출력 단자(53z)에 각각 전기적으로 접속된다. 트랜지스터(79)의 소스 및 드레인 중 한쪽은 출력 단자(53z)에, 다른 쪽은 단자(VSS)에 각각 전기적으로 접속된다.
트랜지스터(73, 75, 76a, 76b, 76c, 76d, 77, 및 79)의 백 게이트는 단자(VDD)에 전기적으로 접속된다.
<반도체 장치의 예>
도 6의 (A)에는, 본 발명의 일 형태의 반도체 장치에 있어서 본 발명의 일 형태의 증폭 회로를 비교 회로(콤퍼레이터라고도 함)에 적용하고, 비교 회로의 한쪽 입력 단자에 기억 소자가 접속되는 예를 나타내었다. 도 6의 (A)에 나타낸 반도체 장치(70)는 기억 소자(114)와 증폭 회로(80)를 가진다.
증폭 회로(80)는 입력 단자로서 기능하는 단자(INP1) 및 단자(INM1)의 2개의 단자 및 출력 단자로서 기능하는 단자(53)를 가지는 비교 회로로서 기능한다. 단자(INP1) 및 단자(INM1) 각각에 입력되는 신호의 비교 결과에 따라, 단자(53)로부터 신호가 출력된다. 단자(INP1) 및 단자(INM1)의 한쪽은 비반전 입력 단자, 다른 쪽은 반전 입력 단자로서 기능하는 것이 바람직하다.
증폭 회로(80)를 비교 회로로서 사용하는 일례를 설명한다. 비반전 입력 단자 및 반전 입력 단자 중 한쪽에는 기준 신호가 공급되고, 다른 쪽에는 상기 기준 신호와 비교되는 신호가 공급된다. 도 6의 (A)에서는 단자(22)에 기준 신호가 공급되는 예를 나타내었다.
여기서, 기준 신호는 기억 소자에 유지되는 것이 바람직하다. 기준 신호를 기억 소자에 유지함으로써, 신호 공급 회로로부터 기준 신호를 공급한 후, 상기 신호 공급 회로와의 접속을 절단할 수 있다. 이에 의하여, 예를 들어 상기 신호 공급 회로의 전체 또는 일부에 있어서 전원을 차단할 수 있다.
기억 소자로서, 도 6의 (A)에 나타낸 기억 소자(114)의 구성을 사용할 수 있다. 도 6의 (A)에 나타낸 기억 소자(114)는 용량 소자(161) 및 트랜지스터(162)를 가진다. 트랜지스터(162)의 소스 및 드레인 중 한쪽은 단자(INM1)에 전기적으로 접속되고, 다른 쪽(도 6에서는 단자(VT))에는 기준 신호가 공급된다. 용량 소자(161)의 한쪽의 전극은 단자(22)에 전기적으로 접속되고, 다른 쪽에는 예를 들어 제 2 기준 신호가 공급된다. 여기서 제 2 기준 신호로서, 접지 전위, 저전위 신호, 고전위 신호, 이차 전지의 양극 또는 음극의 전위, 이차 전지의 양극과 음극의 전위 사이를 저항 분할한 값 등을 사용하여도 좋다.
트랜지스터(162)로서 OS 트랜지스터를 사용하는 것이 바람직하다. 또한 도 6의 (A)에서 트랜지스터(162)는 백 게이트를 가지지만, 가지지 않는 구성으로 하여도 좋다.
기억 소자(114)에서 기준 신호를 유지하기 위한 동작예를 나타낸다. 우선 트랜지스터(162)를 온 상태로 하고, 단자(VT)에 신호를 공급하고, 트랜지스터(162)를 통하여 단자(INM1)에 상기 신호에 대응하는 전위를 공급한다. 그 후, 트랜지스터(162)를 오프 상태로 한다. 트랜지스터(162)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(162)의 오프 전류를 매우 작게 할 수 있다. 따라서 단자(22)에 인가된 전위를 유지할 수 있다.
도 6의 (B)에는 본 발명의 일 형태의 반도체 장치를 축전 시스템에 적용하는 일례를 나타내었다. 축전 시스템(100)은 반도체 장치(70) 및 이차 전지(121)를 가진다. 증폭 회로(80)의 단자(21)에는 이차 전지(121)의 양극이 전기적으로 접속된다. 단자(22)에는, 예를 들어 양극으로서 바람직한 범위의 전압 영역의 상한 또는 하한이 유지된다. 이차 전지(121)로서 이차 전지, 커패시터 등의 축전 디바이스를 사용할 수 있다. 예를 들어 이차 전지(121)로서 리튬 이온 이차 전지를 사용할 수 있다. 또한 리튬 이온 이차 전지에 한정되지 않고, 이차 전지의 양극 재료로서 예를 들어 원소 A, 원소 X, 및 산소를 가지는 재료를 사용할 수 있다. 원소 A는 1족 원소 및 2족 원소에서 선택되는 하나 이상이다. 1족 원소로서 예를 들어 리튬, 소듐, 포타슘 등의 알칼리 금속을 사용할 수 있다. 또한 2족 원소로서 예를 들어 칼슘, 베릴륨, 마그네슘 등을 사용할 수 있다. 원소 X로서 예를 들어 금속 원소, 실리콘, 및 인에서 선택되는 하나 이상을 사용할 수 있다. 또한 원소 X는 코발트, 니켈, 망가니즈, 철, 및 바나듐에서 선택되는 하나 이상이다. 대표적으로는, 리튬 코발트 복합 산화물 LiCoO2나 인산 철 리튬 LiFePO4를 들 수 있다.
도 19에는 축전 시스템(100)에서 이차 전지에 접속되는 반도체 장치(70)가 증폭 회로(80) 및 기억 소자(114)에 더하여 제어 회로(99), 트랜지스터(140), 및 트랜지스터(150)를 가지는 예를 나타내었다.
도 6의 (B) 및 도 19에서는 단자(INP1)가 이차 전지(121)의 양극에 접속되는 예를 나타내었지만, 단자(INM1)를 이차 전지(121)의 양극에 전기적으로 접속하고, 단자(INP1)를 기억 소자(114)에 접속하는 구성으로 하여도 좋다.
단자(22)에 전압 영역의 상한이 유지되는 경우에는, 단자(INP1)의 전위가 단자(INM1)의 전위를 웃돌면, 단자(53)로부터의 신호가 반전된다. 이와 같은 기능을 사용하여, 예를 들어 과충전의 제어를 수행할 수 있다. 또한, 예를 들어 직렬로 접속된 복수의 이차 전지의 각각에서, 하나의 증폭 회로를 하나의 이차 전지의 양극에 전기적으로 접속함으로써, 셀 밸런스의 제어를 수행할 수 있다. 또한, 단자(22)에 전압 영역의 하한이 유지되는 경우에는, 예를 들어 과방전의 제어를 수행할 수 있다. 또한, 단자(53)에 이차 전지의 전류값에 대응하는 전위가 유지되는 경우에는, 과전류의 제어를 수행할 수 있다. 신호의 반전이란 예를 들어 고전위 신호가 저전위 신호로, 저전위 신호가 고전위 신호로 변화되는 것을 가리킨다. 신호의 반전에 따라, 단자(53)로부터의 출력이 공급되는 회로에서, 공급된 신호에 따라 이차 전지(121)의 제어가 수행된다.
또한, 도 19에 나타낸 바와 같이, 반도체 장치(70)는 트랜지스터(140) 및 트랜지스터(150)를 가지는 것이 바람직하고, 트랜지스터(140) 및 트랜지스터(150)의 온과 오프는 제어 회로(99)에 의하여 제어할 수 있다. 도 19에서, 트랜지스터(140)의 소스 및 드레인 중 한쪽이 이차 전지(121)의 음극에 전기적으로 접속되고, 다른 쪽이 트랜지스터(150)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 트랜지스터(150)의 소스 및 드레인 중 다른 쪽은 단자(VM)에 전기적으로 접속된다. 도 19에 나타낸 반도체 장치(70)는 제어 회로(99)를 가지고, 증폭 회로(80)의 출력 단자로서 기능하는 단자(53)로부터의 신호는 제어 회로(99)에 공급된다. 제어 회로(99)는 단자(53)로부터 공급되는 신호를 사용하여 이차 전지의 충전 조건이나 방전 조건의 제어를 수행한다. 또한, 제어 회로(99)는 트랜지스터(140) 및 트랜지스터(150)를 사용한 전류의 차단이 필요하다고 판단되는 경우에는, 트랜지스터(140)의 게이트 및 트랜지스터(150)의 게이트에 신호를 공급하고, 이차 전지의 충전 전류 또는 방전 전류를 차단함으로써, 이차 전지(121)를 보호할 수 있다. 또한, 트랜지스터(140) 및 트랜지스터(150)는 각각 기생 다이오드를 가지는 것이 바람직하다. 기생 다이오드의 일례에 대해서는 후술한다. 또는, 트랜지스터(140) 및 트랜지스터(150)에 병렬로 다이오드를 접속하여도 좋다.
또한, 도 24의 (A)에는, 본 발명의 일 형태의 축전 시스템(100)이 충전 검출 회로(13)를 가지는 예를 나타내었다. 도 24의 (A)에서, 충전 검출 회로(13)는 트랜지스터(M1), 트랜지스터(M3), 풀업 저항(R1), 및 인버터(X1)로 구성된다. 또한, 회로(15)는 기억 소자(114), 증폭 회로(80), 및 제어 회로(99)를 가진다. 회로(15)에 인가되는 전원 전위에는 파워 스위치라고 할 수 있는 트랜지스터(M2)를 통하여 전지의 전원 전위가 공급된다. 또한, 도 24의 (A)에 나타낸 축전 시스템(100)은 차단용 스위치(12)를 가진다. 차단용 스위치(12)는 트랜지스터(140) 및 트랜지스터(150)를 가진다. 트랜지스터(140) 및 트랜지스터(150)는 기생 다이오드를 가진다.
회로(15)는 도 24의 (A)에 나타낸 구성에 더하여, 지연 검출 로직 회로, 발진 회로, 잔량계용 회로, 마이크로 단락 검출 회로, 마이크로 단락 발생 예측 회로 등 중 어느 하나 또는 복수를 가지는 것이 바람직하다.
트랜지스터(M3)는, S1의 전위 유지를 실현하기 위하여 사용되는 매우 낮은 오프 누설 전류 특성을 가진다. 도 24의 (A)에서, 각 트랜지스터가 백 게이트를 가지지 않는 예를 나타내었지만, 특별히 한정되지 않고, 백 게이트를 가져도 좋다.
축전 시스템(100)이 온 상태일 때, S1이 High(VDD)이기 때문에 인버터(X1)의 입력 전위는 Low가 되고, 트랜지스터(M2)의 게이트 전위(인버터(X1)의 출력 전위)는 High가 된다. 즉, 트랜지스터가 온 상태가 되기 때문에, 회로(15)는 VSS가 공급되는 상태가 된다.
한편, 축전 시스템(100)이 오프 상태일 때, S1이 Low(VSS)이기 때문에 인버터(X1)의 입력 전위는 High가 되고, 트랜지스터(M2)의 게이트 전위(인버터(X1)의 출력 전위)는 Low가 된다. 즉, 트랜지스터(M2)가 오프 상태가 되기 때문에 회로(15)는 VSS가 공급되지 않는 상태(파워 게이팅 상태)가 된다. 따라서 트랜지스터(M2)로서 오프 누설 전류가 매우 낮다는 특성을 가지는 스위치(예를 들어 OS 트랜지스터)를 사용함으로써, 회로(15)의 오프 누설 전류를 저감할 수 있다. OS 트랜지스터의 반도체층으로서 인듐, 갈륨, 아연으로 이루어지는 산화물 반도체를 사용하는 것이 바람직하다.
또한, 오프 누설 전류를 특히 억제할 필요가 있는 과방전 상태일 때, G2의 전위가 VDD로 상승되기 때문에, S1-G2의 전위차가 되는 트랜지스터(M1)의 게이트-소스 사이의 전압 Vgs가 0V에 가까워짐으로써 트랜지스터(M1)는 오프 상태가 된다. 이때 풀업 저항(R1)에 의하여 인버터(X1)의 입력 전위는 High가 되고 트랜지스터(M2)의 게이트 전위(인버터(X1)의 출력 전위)는 Low가 된다. 즉, 트랜지스터(M2)가 오프 상태가 되기 때문에, 회로(15)는 전압 VSS가 공급되지 않는 상태(파워 게이팅 상태)가 된다. 따라서 트랜지스터(M2)로서 오프 누설 전류가 매우 낮다는 특성을 가지는 스위치(예를 들어 OS 트랜지스터)를 사용함으로써, 회로(15)의 오프 누설 전류를 저감할 수 있다. 그 후, 충전이 시작되면 G2의 전위가 VSS로 되돌아감으로써, 시스템이 온 상태일 때와 같은 회로 상태로 돌아가고, 회로(15)에 VSS가 공급되는 상태가 된다.
트랜지스터(M3)의 게이트 제어 신호는 S1의 노드를 유지하는 것을 목적으로 한다. 회로(15)로부터 S1에 대한 전위가 공급되지만 회로(15)가 오프 상태에서는 출력 신호의 공급원이 존재하지 않기 때문에 부정(不定)값이 된다. S1을 메모리로서 기능시킴으로써, 회로(15)가 오프 상태이더라도 충전 검출을 제대로 기능시킬 수 있다.
트랜지스터(M1)와 풀업 저항(R1)의 전류 공급 능력으로 인버터(X1)의 입력 전위가 결정되기 때문에, 트랜지스터(M1)의 온 전류는 풀업 저항(R1)에 비하여 충분히 크고 오프 전류는 충분히 작을 필요가 있다. 또한 풀업 저항(R1)을 트랜지스터가 사용된 풀 업 트랜지스터로 구성하여도 좋다. 트랜지스터(M1)+트랜지스터(M3)와 같은 접속 구성으로 풀업 저항을 실현하면, 기록 전위의 값에 따라 풀 업 전류의 양을 조절할 수 있다.
회로(15)에 의한 이차 전지의 검출 결과에 따라 트랜지스터(M2)의 ON/OFF를 제어할 수 있도록 회로(15)로부터 트랜지스터(M3)에 공급하는 신호의 출력 논리를 맞춘다.
반도체 장치(70)는 이차 전지(121)의 충전 전류 및 방전 전류를 검출하고 적산하여 전하량을 산출하는 클롱 카운터를 가져도 좋다. 클롱 카운터는 잔량계로서 기능하는 것이 바람직하다. 클롱 카운터를 사용하여 이차 전지의 SOC를 추정할 수 있다.
도 24의 (B)에는 마이크로 단락 검출 회로의 구성예를 나타내었다. 도 24의 (B)에 나타낸 마이크로 단락 검출 회로는 트랜지스터(211) 내지 트랜지스터(215), 용량 소자(C11), 및 콤퍼레이터(250)를 가진다. 콤퍼레이터(250)로서 증폭 회로(80) 등의 구성을 사용할 수 있다. 또한 본 명세서 등에서 설명하는 도면에서는, 주된 신호의 흐름을 화살표 또는 선으로 나타내고, 전원선 등은 생략하는 경우가 있다. 또한, 콤퍼레이터(250)로서, 히스테리시스 콤퍼레이터를 사용하여도 좋다. 또한, 도 24의 (B)에 나타낸 마이크로 단락 검출 회로는 직렬로 접속된 복수의 전지 셀에 있어서 검출을 수행하여도 좋고, 하나의 전지 셀마다 검출을 수행하여도 좋다.
또한, 도 24의 (B)에 나타낸 마이크로 단락 검출 회로는 단자(VC1), 소정의 전위 VB1이 공급되는 배선(VB1_IN), 소정의 전위 VB2가 공급되는 배선(VB2_IN), 및 샘플링 신호가 공급되는 배선(SH_IN)을 가진다.
여기서, 소정의 전위 VB1은 소정의 전위 VB2보다 높은 전위이고, 소정의 전위 VB2는 단자(VSSS)의 전위보다 높은 전위이다.
트랜지스터(211) 내지 트랜지스터(215)는 n채널형 트랜지스터이다. 본 명세서 등에서는 마이크로 단락 검출 회로를 n채널형 트랜지스터를 사용하여 구성한 예를 나타내었지만, p채널형 트랜지스터이어도 좋다. n채널형 트랜지스터를 사용하여 구성한 회로도에서 트랜지스터가 p채널형으로 변경된다는 것은 통상의 기술자라면 용이하게 이해할 수 있기 때문에, 그 설명은 생략한다.
트랜지스터(211)의 소스 및 드레인 중 한쪽은 단자(VSSS)에 전기적으로 접속되고, 트랜지스터(211)의 소스 및 드레인 중 다른 쪽은 트랜지스터(212)의 소스 및 드레인 중 한쪽 및 트랜지스터(215)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 트랜지스터(211)의 게이트는 배선(VB1_IN)에 전기적으로 접속되고, 트랜지스터(212)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(212)의 게이트는 단자(VC1)에 전기적으로 접속되어도 좋다.
트랜지스터(213)의 소스 및 드레인 중 한쪽은 단자(VSSS)에 전기적으로 접속되고, 트랜지스터(213)의 소스 및 드레인 중 다른 쪽은 트랜지스터(214)의 소스 및 드레인 중 한쪽 및 콤퍼레이터(250)의 반전 입력 단자에 전기적으로 접속되고, 트랜지스터(213)의 게이트는 배선(VB2_IN)에 전기적으로 접속되고, 트랜지스터(214)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(214)의 게이트는 단자(VC1)에 전기적으로 접속되어도 좋다.
또한, 트랜지스터(215)의 소스 및 드레인 중 다른 쪽은 용량 소자(C11)의 한쪽의 단자 및 콤퍼레이터(250)의 비반전 입력 단자에 전기적으로 접속되고, 트랜지스터(215)의 게이트는 배선(SH_IN)에 전기적으로 접속되고, 용량 소자(C11)의 다른 쪽의 단자는 단자(VSSS)에 전기적으로 접속된다. 또한, 용량 소자(C11)의 다른 쪽의 단자는 소정의 전위가 공급되는 배선이면, 단자(VSSS) 이외의 배선에 전기적으로 접속되어도 좋다.
여기서, 트랜지스터(211)의 소스 및 드레인 중 다른 쪽, 트랜지스터(212)의 소스 및 드레인 중 한쪽, 및 트랜지스터(215)의 소스 및 드레인 중 한쪽이 전기적으로 접속된 접속부를 노드(N11)라고 부르고, 트랜지스터(213)의 소스 및 드레인 중 다른 쪽, 트랜지스터(214)의 소스 및 드레인 중 한쪽, 및 콤퍼레이터(250)의 반전 입력 단자가 전기적으로 접속된 접속부를 노드(N12)라고 부르고, 트랜지스터(215)의 소스 및 드레인 중 다른 쪽, 용량 소자(C11)의 한쪽의 단자, 및 콤퍼레이터(250)의 비반전 입력 단자가 전기적으로 접속된 접속부를 노드(N13)라고 부른다.
또한, 트랜지스터(211) 및 트랜지스터(212)는 제 1 소스 폴로어를 구성하고, 트랜지스터(213) 및 트랜지스터(214)는 제 2 소스 폴로어를 구성한다. 즉, 트랜지스터(211)의 게이트는 제 1 소스 폴로어의 입력에 상당하고, 제 1 소스 폴로어의 출력은 노드(N11)에 공급된다. 트랜지스터(213)의 게이트는 제 2 소스 폴로어의 입력에 상당하고, 제 2 소스 폴로어의 출력은 노드(N12)에 공급된다.
조전지에 있어서 충전이 시작되면, 배선(SH_IN)으로 공급되는 샘플링 신호는 소정의 시간마다 하이 레벨이 된다. 전위 VB1로서 전위 VB2보다 높은 전위를 인가한다. 충전에 따라 노드(N11)의 전위 및 노드(N12)의 전위가 상승한다.
마이크로 단락의 발생에 의하여 양극 전위가 순간적으로 저하하면, 노드(N11) 및 노드(N12)의 전위는 순간적으로 저하한다. 한편, 배선(SH_IN)으로 공급되는 샘플링 신호가 로 레벨인 경우, 노드(N13)의 전위는 노드(N11)의 전위로 인한 영향을 받지 않고, 노드(N12)의 전위가 노드(N13)의 전위보다 낮아진다. 그리고, 콤퍼레이터(250)의 출력이 반전되고, 마이크로 단락이 검출된다.
또한, 마이크로 단락의 검출 정밀도를 높이기 위하여, 이차 전지의 전압을 아날로그 디지털 변환 회로에 의하여 디지털 데이터로 변환하고, 프로세서 유닛 등을 사용하여 상기 디지털 데이터를 바탕으로 연산을 수행하고, 충전의 파형 또는 방전의 파형을 해석함으로써, 마이크로 단락의 검출 또는 마이크로 단락의 예측을 수행하여도 좋다. 예를 들어 충전의 파형 또는 방전의 파형에 있어서, 각 시간 단계의 전압 오차의 변위를 사용하여 마이크로 단락의 검출 또는 예측을 수행한다. 전압 오차의 변위란, 전압 오차를 산출하고, 앞의 단계와의 차를 산출함으로써 구할 수 있다.
마이크로 단락의 검출 정밀도를 높이기 위하여, 신경망을 사용하여도 좋다.
신경망은 방법이며, 신경망부(예를 들어, CPU(Central Processing Unit), GPU(Graphics Processing Unit), APU(Accelerated Processing Unit), 메모리 등을 포함함)에서 수행하는 신경망 처리이다. 또한, APU는 CPU와 GPU를 하나로 통합한 칩을 가리킨다.
디바이스에 탑재되는 이차 전지의 방전은 사용자의 사용 방법에 의존하기 쉽기 때문에 랜덤으로 나타나지만, 충전은 충전 조건이 결정되어 있기 때문에, 방전에 비하여 충전은 예상하기 쉽다고 할 수 있다. 어느 정도 많은 충전 곡선을 학습용 데이터로 함으로써, 신경망을 사용하여 정확한 값을 예측할 수 있다. 충전 곡선을 취득하면, 신경망을 이용하여 초기 SOC(0), FCC, R0, Rd, Cd를 얻을 수 있다. 신경망의 연산에는 예를 들어 마이크로프로세서 등을 사용하면 좋다.
구체적으로는, 얻어지는 다양한 데이터를 기계 학습 또는 인공 지능을 사용하여 평가 및 학습하고, 예상되는 이차 전지의 열화 상태를 해석하고, 이상이 있는 경우에는 이차 전지에 대한 충전을 정지하거나, 또는 정전류 충전의 전류 밀도를 조정한다.
정전류 충전의 전류 밀도의 조정은 트랜지스터(140) 및 트랜지스터(150)의 온 전류를 제어함으로써 수행하여도 좋다.
예를 들어, 전기 자동차에 있어서, 주행 중에 학습 데이터를 취득할 수 있어, 이차 전지의 열화 상태를 파악할 수 있다. 또한, 이차 전지의 열화 상태의 예측에는 신경망을 사용한다. 신경망은 은닉층을 복수로 가지는 신경망, 즉 심층 신경망에 의하여 구성할 수 있다. 또한, 심층 신경망에서의 학습을 심층 학습이라고 부르는 경우가 있다.
기계 학습은, 우선 학습 데이터로부터 특징값을 추출한다. 시간에 따라 변화하는 상대적 변화량을 특징값으로서 추출하고, 추출된 특징값에 의거하여 신경망을 학습시킨다. 학습 수단은 시간 구간마다 서로 상이한 학습 패턴에 의거하여 신경망을 학습시킬 수 있다. 학습 데이터에 의거한 학습 결과에 따라서 신경망에 적용된 결합 가중치를 갱신할 수 있다.
신경망을 사용하여 수행하는 이차 전지의 충전 상태의 추정 방법으로서는, 회귀 모델, 예를 들어 칼만 필터 등을 사용하여 계산 처리하여 얻을 수 있다.
칼만 필터는 무한 임펄스 응답 필터의 일종이다. 또한 다중 회귀 분석은 다변량 해석의 하나이고, 회귀 분석의 독립 변수를 복수로 한 것이다. 다중 회귀 분석에 사용할 수 있는 연산 방법으로서는, 최소 이승법 등이 있다. 회귀 분석에서는 관측치의 시계열이 많이 필요하지만, 칼만 필터는 어느 정도의 데이터만 축적되어 있으면 축차적으로 최적의 보정 계수를 얻을 수 있다는 장점을 가진다. 또한 칼만 필터는 비정상(非定常) 시계열에 대해서도 적용할 수 있다.
이차 전지의 내부 저항 및 충전율(SOC)을 추정하는 방법으로서, 비선형 칼만 필터(구체적으로는 무향 칼만 필터(UKF라고도 함))를 이용할 수 있다. 또한 확장 칼만 필터(EKF(Extended Kalman Filter)라고도 함)를 사용할 수도 있다. SOC란, 충전 상태(충전율이라고도 함)를 나타낸 것이고, 만충전 시를 100%, 완전 방전 시를 0%로 하는 지표이다.
최적화 알고리듬에 의하여 얻어진 초기 파라미터를 n(n은 정수, 예를 들어 50) 사이클마다 모아, 이들 데이터군을 교사 데이터로 사용하여 신경망 처리함으로써 정밀도가 높은 SOC 추정을 수행할 수 있다.
학습 시스템은 교사 작성 장치 및 학습 장치를 가진다. 교사 데이터 작성 장치는 학습 장치가 학습할 때 이용하는 교사 데이터를 작성한다. 교사 데이터란 처리 대상 데이터와 인식 대상이 동일한 데이터와, 그 데이터에 대응하는 라벨의 평가를 포함한다. 교사 데이터 작성 장치는 입력 데이터 취득부, 평가 취득부, 교사 데이터 작성부를 가진다. 입력 데이터 취득부는 기억 장치에 기억된 데이터로부터 취득하여도 좋고, 인터넷을 통하여 학습의 입력 데이터를 취득하여도 좋고, 입력 데이터란 학습에 사용하는 데이터이며, 이차 전지의 전류값이나 전압값을 포함한다. 또한, 교사 데이터로서는 실측 데이터가 아니어도 좋고, 초기 파라미터에 대하여 조건 스프릿을 함으로써 다양성을 가지게 하여 실측에 가까운 데이터를 작성하고, 이들 소정의 특성 데이터베이스를 교사 데이터로서 사용하여 신경망 처리함으로써 충전율(SOC)을 추정하여도 좋다. 어떤 하나의 전지의 충방전 특성을 바탕으로 실측에 가까운 데이터를 작성하고, 이들 소정의 특성 데이터베이스를 교사 데이터로서 사용하여 신경망 처리함으로써, 같은 종류의 전지의 SOC 추정을 효율적으로 수행할 수도 있다.
이차 전지의 열화가 진행된 경우, 초기 파라미터의 FCC가 크게 변화하면SOC의 오차가 생길 우려가 있기 때문에, SOC의 추정을 위한 연산에 사용하는 초기 파라미터를 갱신하여도 좋다. 갱신하는 초기 파라미터는 미리 실측한 충방전 특성의 데이터를 사용하여 최적화 알고리듬에 의하여 산출한다. 갱신된 초기 파라미터를 사용한 회귀 모델, 예를 들어 칼만 필터로 계산 처리함으로써, 열화 후이어도 정밀도가 높은 SOC 추정을 수행할 수 있다. 본 명세서에서는 칼만 필터를 사용하여 계산 처리하는 것을 '칼만 필터 처리한다'라고도 표현한다.
초기 파라미터를 갱신하는 타이밍은 임의로 정할 수 있지만, 높은 정밀도로 SOC를 추정하기 위해서는, 갱신 빈도는 높은 것이 바람직하고, 정기적 및 연속적으로 갱신하는 것이 바람직하다. 또한, 이차 전지의 온도가 높은 상태에서, SOC가 높으면 열화가 진행되기 쉬운 경우가 있다. 이와 같은 경우에는, 이차 전지의 방전을 수행하고, SOC를 낮춤으로써 이차 전지의 열화를 억제하는 것이 바람직하다.
또한, 축전 시스템(100)은 이차 전지(121)의 온도를 측정하고, 측정된 온도에 의거하여 전지 셀의 충전 및 방전을 제어하는 기능을 가져도 좋다. 예를 들어 낮은 온도에서는 이차 전지의 저항이 증가하는 경우가 있기 때문에, 충전 전류 밀도 및 방전 전류 밀도를 작게 하는 경우가 있다. 또한, 높은 온도에서는 이차 전지의 저항이 감소되는 경우가 있기 때문에, 방전 전류 밀도를 높이는 경우가 있다. 또한, 높은 온도에서 충전 전류를 높임으로 인하여 이차 전지 특성의 열화가 우려되는 경우에는, 예를 들어 열화가 억제되는 충전 전류로 제어하면 좋다. 충전 조건, 방전 조건 등의 데이터는 반도체 장치(70)가 가지는 기억 회로 등에 저장되는 것이 바람직하다. 또한, 충전에 의하여 반도체 장치(70) 또는 이차 전지(121)의 온도가 상승하는 경우가 있다. 이와 같은 경우에는, 측정되는 온도에 맞추어 충전의 제어를 수행하는 것이 바람직하다. 예를 들어 온도의 상승에 따라 충전 전류를 억제하면 좋다.
반도체 장치(70)에서 단자(INP1)에, 예를 들어 온도에 따라 전압이 변화하는 소자를 전기적으로 접속하고, 단자(VT)에 기준이 되는 온도에 대응하는 전압을 기억함으로써, 온도 센서로서 기능시킬 수 있다. 여기서, 온도에 대응하는 전압은 전류를 전압으로 변환한 값이어도 좋다.
<OS 트랜지스터>
OS 트랜지스터는 채널 형성 영역에 산화물 반도체를 가진다. 산화물 반도체로서, 적어도 인듐 또는 아연을 포함하는 금속 산화물을 사용하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 금속 산화물을 사용하는 것이 바람직하다. 또한 이들에 더하여 갈륨, 이트륨, 주석 등이 포함되어 있는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는, 금속 산화물이 인듐, 원소 M, 및 아연을 포함한 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석으로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
상술한 바와 같이, 본 실시형태에서 나타낸 구성, 방법은 다른 실시형태에서 나타낸 구성, 방법과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치에 사용할 수 있는 OS 트랜지스터의 구성예에 대하여 설명한다. 또한, OS 트랜지스터는 박막 트랜지스터이므로, 적층하여 제공할 수 있기 때문에, 본 실시형태에서는 단결정 실리콘 기판에 형성된 Si 트랜지스터의 위쪽에 OS 트랜지스터를 제공한 반도체 장치의 구성예에 대하여 설명한다.
<반도체 장치의 구성예>
도 7에 나타낸 반도체 장치는 트랜지스터(300), 트랜지스터(500), 및 용량 소자(600)를 가진다. 도 8의 (A)는 트랜지스터(500)의 채널 길이 방향의 단면도이고, 도 8의 (B)는 트랜지스터(500)의 채널 폭 방향의 단면도이고, 도 8의 (C)는 트랜지스터(300)의 채널 폭 방향의 단면도이다.
트랜지스터(500)는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터(OS 트랜지스터)이다. 트랜지스터(500)는 오프 전류가 매우 작다는 특징을 가진다.
본 실시형태에서 설명하는 반도체 장치는 도 7에 나타낸 바와 같이 트랜지스터(300), 트랜지스터(500), 및 용량 소자(600)를 가진다. 트랜지스터(500)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(600)는 트랜지스터(300) 및 트랜지스터(500)의 위쪽에 제공되어 있다.
트랜지스터(300)는 기판(311) 위에 제공되고, 도전체(316), 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다.
도 8의 (C)에 나타낸 바와 같이, 트랜지스터(300)에서 반도체 영역(313)의 상면 및 채널 폭 방향의 측면은 절연체(315)를 개재(介在)하여 도전체(316)로 덮여 있다. 이와 같이, 트랜지스터(300)를 Fin형으로 함으로써, 실효적인 채널 폭이 증대되고, 트랜지스터(300)의 온 특성을 향상시킬 수 있다. 또한 게이트 전극의 전계의 기여를 높일 수 있기 때문에, 트랜지스터(300)의 오프 특성을 향상시킬 수 있다.
또한 트랜지스터(300)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
반도체 영역(313)의 채널이 형성되는 영역, 그 근방의 영역, 소스 영역 또는 드레인 영역이 되는 저저항 영역(314a) 및 저저항 영역(314b) 등에서 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는, Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소), InP(인화 인듐), SiC(실리콘카바이드), ZnSe(셀레늄화 아연), GaN(질화 갈륨), GaOx(산화 갈륨; x는 0보다 큰 실수) 등을 가지는 재료로 형성하여도 좋다. 결정 격자에 응력을 가하여, 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는, GaAs 및 GaAlAs 등을 사용함으로써, 트랜지스터(300)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
저저항 영역(314a) 및 저저항 영역(314b)은 반도체 영역(313)에 적용되는 반도체 재료에 더하여 비소, 인 등의 n형 도전성을 부여하는 원소 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)는 비소, 인 등의 n형 도전성을 부여하는 원소, 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다.
또한, 도전체의 재료에 따라 일함수가 결정되기 때문에, 도전체의 재료를 변경함으로써 트랜지스터의 Vth를 조정할 수 있다. 구체적으로는 도전체에 질화 타이타늄이나 질화 탄탈럼 등의 재료를 사용하는 것이 바람직하다. 또한 도전성과 매립성을 양립하기 위하여 도전체에 텅스텐이나 알루미늄 등의 금속 재료를 적층으로 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
또한 도 7에 나타낸 트랜지스터(300)는 일례이며, 그 구조에 한정되지 않고 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
트랜지스터(300)를 덮어 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공되어 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)로서 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 좋다.
절연체(322)는 그 아래쪽에 제공되는 트랜지스터(300) 등으로 인하여 생기는 단차를 평탄화하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
또한, 절연체(324)에는, 기판(311) 또는 트랜지스터(300) 등으로부터 트랜지스터(500)가 제공되는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막의 일례로서 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서 트랜지스터(500) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하하는 경우가 있다. 따라서 트랜지스터(500)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
수소의 이탈량은, 예를 들어 승온 이탈 가스 분석(TDS 분석)법 등을 사용하여 분석할 수 있다. 예를 들어 절연체(324)의 수소의 이탈량은 TDS 분석에서 막의 표면 온도가 50℃ 내지 500℃의 범위에서 수소 원자로 환산한 이탈량이 절연체(324)의 면적당으로 환산하여, 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이면 좋다.
또한 절연체(326)는 절연체(324)보다 유전율이 낮은 것이 바람직하다. 예를 들어 절연체(326)의 비유전율은 4 미만이 바람직하고, 3 미만이 더 바람직하다. 또한, 예를 들어 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 비유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한, 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(600) 또는 트랜지스터(500)와 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서의 기능을 가진다. 또한, 플러그 또는 배선으로서의 기능을 가지는 도전체에는, 복수의 구조를 합쳐서 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선과 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우, 그리고 도전체의 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선(도전체(328) 및 도전체(330) 등)의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층 또는 적층으로 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어 도 7에 있어서 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공된다. 또한 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 트랜지스터(300)에 접속되는 플러그 또는 배선으로서의 기능을 가진다. 또한, 도전체(356)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(350)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(356)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히 수소에 대한 배리어성을 가지는 절연체(350)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
또한 수소에 대한 배리어성을 가지는 도전체로서는 예를 들어 질화 탄탈럼 등을 사용하는 것이 좋다. 또한 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지하면서 트랜지스터(300)로부터의 수소의 확산을 억제할 수 있다. 이 경우 수소에 대한 배리어성을 가지는 질화 탄탈럼층이, 수소에 대한 배리어성을 가지는 절연체(350)와 접하는 구조인 것이 바람직하다.
절연체(354) 및 도전체(356) 위에 배선층을 제공하여도 좋다. 예를 들어 도 7에 있어서 절연체(360), 절연체(362), 및 절연체(364)가 순차적으로 적층되어 제공된다. 또한 절연체(360), 절연체(362), 및 절연체(364)에는 도전체(366)가 형성된다. 도전체(366)는 플러그 또는 배선으로서의 기능을 가진다. 또한, 도전체(366)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(360)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(366)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(360)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
절연체(364) 및 도전체(366) 위에 배선층을 제공하여도 좋다. 예를 들어 도 7에 있어서 절연체(370), 절연체(372), 및 절연체(374)가 순차적으로 적층되어 제공된다. 또한 절연체(370), 절연체(372), 및 절연체(374)에는 도전체(376)가 형성된다. 도전체(376)는 플러그 또는 배선으로서의 기능을 가진다. 또한, 도전체(376)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(370)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(376)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(370)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
절연체(374) 및 도전체(376) 위에 배선층을 제공하여도 좋다. 예를 들어 도 7에 있어서 절연체(380), 절연체(382), 및 절연체(384)가 순차적으로 적층되어 제공된다. 또한 절연체(380), 절연체(382), 및 절연체(384)에는 도전체(386)가 형성된다. 도전체(386)는 플러그 또는 배선으로서의 기능을 가진다. 또한, 도전체(386)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(380)에는 절연체(324)와 마찬가지로 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 또한, 도전체(386)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 절연체(380)가 가지는 개구부에 수소에 대한 배리어성을 가지는 도전체가 형성된다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
상기에서 도전체(356)를 포함하는 배선층, 도전체(366)를 포함하는 배선층, 도전체(376)를 포함하는 배선층, 및 도전체(386)를 포함하는 배선층에 대하여 설명하였지만, 본 실시형태에 따른 반도체 장치는 이에 한정되는 것이 아니다. 도전체(356)를 포함하는 배선층과 같은 배선층을 3층 이하로 하여도 좋고, 도전체(356)를 포함하는 배선층과 같은 배선층을 5층 이상으로 하여도 좋다.
절연체(384) 위에는 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)가 순차적으로 적층되어 제공된다. 절연체(510), 절연체(512), 절연체(514), 및 절연체(516) 중 어느 것에는 산소나 수소에 대하여 배리어성을 가지는 물질을 사용하는 것이 바람직하다.
예를 들어 절연체(510) 및 절연체(514)에는, 기판(311) 또는 트랜지스터(300)를 제공하는 영역 등으로부터 트랜지스터(500)를 제공하는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다. 따라서 절연체(324)와 같은 재료를 사용할 수 있다.
수소에 대한 배리어성을 가지는 막의 일례로서 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서 트랜지스터(500) 등의 산화물 반도체를 가지는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하하는 경우가 있다. 따라서 트랜지스터(500)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
또한, 수소에 대한 배리어성을 가지는 막으로서, 예를 들어 절연체(510) 및 절연체(514)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물의 트랜지스터(500)로의 혼입을 방지할 수 있다. 또한 트랜지스터(500)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로 트랜지스터(500)에 대한 보호막으로서 사용하는 것에 적합하다.
또한 예를 들어 절연체(512) 및 절연체(516)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한, 비교적 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(512) 및 절연체(516)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한, 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)에는 도전체(518) 및 트랜지스터(500)를 구성하는 도전체(도전체(503)) 등이 매립되어 있다. 또한, 도전체(518)는 용량 소자(600) 또는 트랜지스터(300)와 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(518)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
특히 절연체(510) 및 절연체(514)와 접한 영역의 도전체(518)는 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(300)와 트랜지스터(500)를 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여 분리할 수 있기 때문에, 트랜지스터(300)로부터 트랜지스터(500)로 수소가 확산되는 것을 억제할 수 있다.
절연체(516) 위쪽에는 트랜지스터(500)가 제공되어 있다.
도 8의 (A), (B)에 나타낸 바와 같이, 트랜지스터(500)는 절연체(512) 및 절연체(516)에 매립되도록 배치된 도전체(503), 절연체(516)와 도전체(503) 위에 배치된 절연체(520), 절연체(520) 위에 배치된 절연체(522), 절연체(522) 위에 배치된 절연체(524), 절연체(524) 위에 배치된 산화물(530a), 산화물(530a) 위에 배치된 산화물(530b), 산화물(530b) 위에 서로 이격되어 배치된 도전체(542a) 및 도전체(542b), 도전체(542a) 및 도전체(542b) 위에 배치되고 도전체(542a)와 도전체(542b) 사이에 중첩되어 개구가 형성된 절연체(580), 개구 내에 배치된 도전체(560), 산화물(530b), 도전체(542a), 도전체(542b), 및 절연체(580)와 도전체(560) 사이에 배치된 절연체(550), 그리고 산화물(530b), 도전체(542a), 도전체(542b), 및 절연체(580)와 절연체(550) 사이에 배치된 산화물(530c)을 가진다.
또한 도 8의 (A), (B)에 나타낸 바와 같이 산화물(530a), 산화물(530b), 도전체(542a), 및 도전체(542b)와 절연체(580) 사이에 절연체(544)가 배치되는 것이 바람직하다. 또한 도 8의 (A), (B)에 나타낸 바와 같이, 도전체(560)는 절연체(550)의 내측에 제공된 도전체(560a)와, 도전체(560a)의 내측에 매립되도록 제공된 도전체(560b)를 가지는 것이 바람직하다. 또한 도 8의 (A), (B)에 나타낸 바와 같이 절연체(580), 도전체(560), 및 절연체(550) 위에 절연체(574)가 배치되는 것이 바람직하다.
또한 이하에서 산화물(530a), 산화물(530b), 및 산화물(530c)을 통틀어 산화물(530)이라고 하는 경우가 있다. 또한, 도전체(542a) 및 도전체(542b)를 통틀어 도전체(542)라고 하는 경우가 있다.
또한, 채널이 형성되는 영역과 그 근방에서 산화물(530a), 산화물(530b), 및 산화물(530c)의 3층이 적층된 트랜지스터(500)의 구성을 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어 산화물(530b)의 단층, 산화물(530b)과 산화물(530a)의 2층 구조, 산화물(530b)과 산화물(530c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 또한 트랜지스터(500)에서는, 도전체(560)를 2층의 적층 구조로서 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(560)가 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다. 또한 도 7, 도 8의 (A), (B)에 나타낸 트랜지스터(500)는 일례이며, 그 구조에 한정되지 않고 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
여기서, 도전체(560)는 트랜지스터의 게이트 전극으로서 기능하고, 도전체(542a) 및 도전체(542b)는 각각 소스 전극 또는 드레인 전극으로서 기능한다. 상술한 바와 같이, 도전체(560)는 절연체(580)의 개구 및 도전체(542a)와 도전체(542b)에 끼워진 영역에 매립되도록 형성된다. 도전체(560), 도전체(542a), 및 도전체(542b)의 배치는 절연체(580)의 개구에 대하여 자기 정합(self-aligned)적으로 선택된다. 즉 트랜지스터(500)에서, 게이트 전극을 소스 전극과 드레인 전극 사이에 자기 정합적으로 배치시킬 수 있다. 따라서 도전체(560)를 위치를 맞추기 위한 마진의 제공없이 형성할 수 있기 때문에, 트랜지스터(500)의 점유 면적의 축소를 도모할 수 있다. 이에 의하여 반도체 장치의 미세화, 고집적화를 도모할 수 있다.
또한 도전체(560)가 도전체(542a)와 도전체(542b) 사이의 영역에 자기 정합적으로 형성되기 때문에, 도전체(560)는 도전체(542a) 또는 도전체(542b)와 중첩되는 영역을 가지지 않는다. 이로써 도전체(560)와 도전체(542a) 및 도전체(542b) 사이에 형성되는 기생 용량을 저감할 수 있다. 따라서 트랜지스터(500)의 스위칭 속도를 향상시키고, 높은 주파수 특성을 가지게 할 수 있다.
도전체(560)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한, 도전체(503)는 제 2 게이트(백 게이트 또는 보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(503)에 인가하는 전위를 도전체(560)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(500)의 Vth를 제어할 수 있다. 특히, 도전체(503)에 음의 전위를 인가함으로써, 트랜지스터(500)의 Vth를 0V보다 크게 하고, 오프 전류를 저감할 수 있게 된다. 따라서 도전체(503)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(560)에 인가하는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
도전체(503)는 산화물(530) 및 도전체(560)와 중첩되도록 배치된다. 이로써, 도전체(560) 및 도전체(503)에 전위를 인가한 경우, 도전체(560)로부터 발생되는 전계와 도전체(503)로부터 발생되는 전계가 연결되고, 산화물(530)에 형성되는 채널 형성 영역을 덮을 수 있다. 본 명세서 등에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한, 본 명세서 등에서, S-channel 구조는 소스 전극 및 드레인 전극으로서 기능하는 도전체(542a) 및 도전체(542b)에 접하는 산화물(530)의 측면 및 주변이 채널 형성 영역과 마찬가지로 I형인 특징을 가진다. 또한, 도전체(542a) 및 도전체(542b)에 접하는 산화물(530)의 측면 및 주변은 절연체(544)와 접하기 때문에, 채널 형성 영역과 마찬가지로 I형이 될 수 있다. 또한 본 명세서 등에서 I형은, 후술하는 고순도 진성과 같은 것으로 취급할 수 있다. 또한, 본 명세서 등에서 개시하는 S-channel 구조는 Fin형 구조 및 플레이너형 구조와 상이하다. S-channel 구조를 채용함으로써, 단채널 효과에 대한 내성이 높아진, 바꿔 말하면 단채널 효과가 일어나기 어려운 트랜지스터로 할 수 있다.
또한 도전체(503)는 도전체(518)와 같은 구성을 가지고, 절연체(514) 및 절연체(516)의 개구의 내벽에 접하여 도전체(503a)가 형성되고, 그 내측에 도전체(503b)가 형성된다.
절연체(520), 절연체(522), 절연체(524), 및 절연체(550)는 게이트 절연막으로서의 기능을 가진다.
여기서 산화물(530)과 접하는 절연체(524)에는 화학량론적 조성을 충족하는 산소보다 많은 산소를 포함하는 절연체를 사용하는 것이 바람직하다. 즉 절연체(524)에는 과잉 산소 영역이 형성되어 있는 것이 바람직하다. 이와 같은 과잉 산소를 포함하는 절연체를 산화물(530)에 접하여 제공함으로써, 산화물(530) 내의 산소 결손을 저감하여, 트랜지스터(500)의 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 가지는 절연체로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
또한 절연체(524)가 과잉 산소 영역을 가지는 경우, 절연체(522)는 산소(예를 들어 산소 원자, 산소 분자 등)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다.
절연체(522)가 산소나 불순물의 확산을 억제하는 기능을 가짐으로써, 산화물(530)이 가지는 산소는 절연체(520) 측으로 확산되지 않아 바람직하다. 또한 절연체(524)나 산화물(530)이 가지는 산소와 도전체(503)가 반응하는 것을 억제할 수 있다.
절연체(522)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연막의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연막으로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능해진다.
특히, 불순물 및 산소 등의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(522)를 형성한 경우, 절연체(522)는 산화물(530)로부터의 산소의 방출이나, 트랜지스터(500)의 주변부로부터 산화물(530)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시켜 사용하여도 좋다.
또한 절연체(520)는 열적으로 안정적인 것이 바람직하다. 예를 들어 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 적합하다. 또한 high-k 재료의 절연체를 산화 실리콘 또는 산화질화 실리콘과 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조의 절연체(520)를 얻을 수 있다.
또한 절연체(520), 절연체(522), 및 절연체(524)가 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
트랜지스터(500)는 채널 형성 영역을 포함하는 산화물(530)에 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 예를 들어 산화물(530)로서, In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한 산화물(530)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
또한 트랜지스터(500)에는 캐리어 농도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화물의 캐리어 농도를 낮추는 경우에는 금속 산화물 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한, 금속 산화물 내의 불순물로서는 예를 들어 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
특히 금속 산화물에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 금속 산화물 내에 산소 결손을 형성하는 경우가 있다. 금속 산화물 내의 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성이 되는 경우가 있다. 또한 산소 결손에 수소가 들어간 결함은 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다. 따라서, 수소가 많이 포함되는 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
산소 결손에 수소가 들어간 결함은 금속 산화물의 도너로서 기능할 수 있다. 그러나 상기 결함을 정량적으로 평가하는 것은 어렵다. 그러므로, 금속 산화물에서는 도너 농도가 아니라 캐리어 농도로 평가되는 경우가 있다. 따라서, 본 명세서 등에서는 금속 산화물의 파라미터로서 도너 농도가 아니라 전계가 인가되지 않는 상태를 상정한 캐리어 농도를 사용하는 경우가 있다. 즉, 본 명세서 등에 기재되는 '캐리어 농도'는 '도너 농도'라고 환언할 수 있는 경우가 있다.
따라서, 금속 산화물을 산화물(530)에 사용하는 경우, 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 금속 산화물에서 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 수소 등의 불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한, 산화물(530)에 금속 산화물을 사용하는 경우, 채널 형성 영역의 금속 산화물의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더 바람직하고, 1×1013cm-3 미만인 것이 더 바람직하고, 1×1012cm-3 미만인 것이 더 바람직하다. 또한, 채널 형성 영역의 금속 산화물의 캐리어 농도의 하한값에 대해서는 특별히 한정되지 않고, 예를 들어 1×10-9cm-3로 할 수 있다.
또한, 산화물(530)에 금속 산화물을 사용하는 경우, 도전체(542)(도전체(542a) 및 도전체(542b))와 산화물(530)이 접촉함으로써, 산화물(530) 내의 산소가 도전체(542)로 확산되어, 도전체(542)가 산화되는 경우가 있다. 도전체(542)가 산화됨으로써, 도전체(542)의 도전율이 저하될 개연성이 높다. 또한, 산화물(530) 내의 산소가 도전체(542)로 확산되는 것을 도전체(542)가 산화물(530) 내의 산소를 흡수한다고 환언할 수 있다.
또한, 산화물(530) 내의 산소가 도전체(542)(도전체(542a) 및 도전체(542b))로 확산됨으로써, 도전체(542a)와 산화물(530b) 사이 및 도전체(542b)와 산화물(530b) 사이에 이층(異層)이 형성되는 경우가 있다. 상기 이층은 도전체(542)보다 산소를 많이 포함하기 때문에, 상기 이층은 절연성을 가지는 것으로 추정된다. 이때, 도전체(542), 상기 이층, 및 산화물(530b)의 3층 구조는 금속-절연체-반도체로 이루어지는 3층 구조로 간주할 수 있고, MIS(Metal-Insulator-Semiconductor) 구조라고 부르거나, 또는 주로 MIS 구조를 가지는 다이오드 접합 구조라고 부르는 경우가 있다.
또한, 상기 이층은 도전체(542)와 산화물(530b) 사이에 형성되는 것에 한정되지 않고, 예를 들어 이층이 도전체(542)와 산화물(530c) 사이에 형성되는 경우나, 도전체(542)와 산화물(530b) 사이 및 도전체(542)와 산화물(530c) 사이에 형성되는 경우가 있다.
또한, 산화물(530)에서 채널 형성 영역으로서 기능하는 금속 산화물로서는, 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물(530)은 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(530b) 위에 산화물(530c)을 가짐으로써, 산화물(530c)보다 위쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다.
또한 산화물(530)은 각 금속 원자의 원자수비가 상이한 복수의 산화물층의 적층 구조를 가지는 것이 바람직하다. 구체적으로는 산화물(530a)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(530a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(530c)로서는 산화물(530a) 또는 산화물(530b)로서 사용할 수 있는 금속 산화물을 사용할 수 있다.
또한, 산화물(530a) 및 산화물(530c)의 전도대 하단의 에너지가 산화물(530b)의 전도대 하단의 에너지보다 높은 것이 바람직하다. 또한 환언하면, 산화물(530a) 및 산화물(530c)의 전자 친화력이 산화물(530b)의 전자 친화력보다 작은 것이 바람직하다.
여기서, 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 환언하면, 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다고 할 수도 있다. 이와 같이 하기 위해서는, 산화물(530a)과 산화물(530b)의 계면 및 산화물(530b)과 산화물(530c)의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮추면 좋다.
구체적으로는 산화물(530a)과 산화물(530b), 산화물(530b)과 산화물(530c)이, 산소 이외에 공통의 원소를 가짐으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(530b)이 In-Ga-Zn 산화물인 경우, 산화물(530a) 및 산화물(530c)로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 및 산화 갈륨 등을 사용하면 좋다.
이때 캐리어의 주된 경로는 산화물(530b)이다. 산화물(530a), 산화물(530c)을 상술한 구성으로 함으로써, 산화물(530a)과 산화물(530b)의 계면 및 산화물(530b)과 산화물(530c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아져, 트랜지스터(500)는 높은 온 전류를 얻을 수 있다.
산화물(530b) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(542)(도전체(542a) 및 도전체(542b))가 제공된다. 도전체(542)에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
또한 도 8의 (A)에 나타낸 바와 같이, 산화물(530)에서의 도전체(542)와의 계면과 그 근방에는 저저항 영역으로서 영역(543)(영역(543a) 및 영역(543b))이 형성되는 경우가 있다. 이때 영역(543a)은 소스 영역 및 드레인 영역 중 한쪽으로서 기능하고, 영역(543b)은 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능한다. 또한 영역(543a)과 영역(543b) 사이의 영역에 채널 형성 영역이 형성된다.
산화물(530)과 접하도록 상기 도전체(542)를 제공함으로써, 영역(543)의 산소 농도가 저감되는 경우가 있다. 또한, 영역(543)에, 도전체(542)에 포함되는 금속과, 산화물(530)의 성분을 포함하는 금속 화합물층이 형성되는 경우가 있다. 이와 같은 경우, 영역(543)의 캐리어 농도가 증가하여 영역(543)은 저저항 영역이 된다.
절연체(544)는 도전체(542)를 덮도록 제공되고, 도전체(542)의 산화를 억제한다. 이때 절연체(544)는 산화물(530)의 측면을 덮어 절연체(524)와 접하도록 제공되어도 좋다.
절연체(544)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히 절연체(544)에는, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체인, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로 추후의 공정에서의 열처리에서, 결정화하기 어렵기 때문에 바람직하다. 또한, 도전체(542)가 내산화성을 가지는 재료 또는 산소를 흡수하여도 도전성이 현저하게 저하하지 않는 재료인 경우, 절연체(544)는, 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연체(550)는 게이트 절연막으로서 기능한다. 절연체(550)는 산화물(530c)의 내측(상면 및 측면)에 접하여 배치되는 것이 바람직하다. 절연체(550)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 예를 들어 TDS 분석에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하의 범위가 바람직하다.
구체적으로는, 과잉 산소를 포함하는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘을 사용할 수 있다. 특히, 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이므로 바람직하다.
가열에 의하여 산소가 방출되는 절연체를 절연체(550)로서 산화물(530c)의 상면에 접하여 제공함으로써, 절연체(550)로부터 산화물(530c)을 통하여 산화물(530b)의 채널 형성 영역에 효과적으로 산소를 공급할 수 있다. 또한, 절연체(524)와 마찬가지로 절연체(550) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(550)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한 절연체(550)가 가지는 과잉 산소를 효율적으로 산화물(530)에 공급하기 위하여 절연체(550)와 도전체(560) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(550)로부터 도전체(560)로의 산소 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(550)로부터 도전체(560)로의 과잉 산소의 확산이 억제된다. 즉 산화물(530)에 공급하는 과잉 산소량의 감소를 억제할 수 있다. 또한 과잉 산소로 인한 도전체(560)의 산화를 억제할 수 있다. 상기 금속 산화물로서는 절연체(544)에 사용할 수 있는 재료를 사용하면 좋다.
제 1 게이트 전극으로서 기능하는 도전체(560)는 도 8의 (A), (B)에서는 2층 구조로 나타내었지만, 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
도전체(560a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(550)에 포함되는 산소로 인하여 도전체(560b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(560b)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한, 도전체(560b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
절연체(580)는 절연체(544)를 개재하여 도전체(542) 위에 제공된다. 절연체(580)는 과잉 산소 영역을 가지는 것이 바람직하다. 예를 들어 절연체(580)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등을 가지는 것이 바람직하다. 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이므로 바람직하다. 특히 산화 실리콘 및 공공을 가지는 산화 실리콘은 추후의 공정에서 용이하게 과잉 산소 영역을 형성할 수 있으므로 바람직하다.
절연체(580)는 과잉 산소 영역을 가지는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체(580)를 산화물(530c)과 접하여 제공함으로써, 절연체(580) 내의 산소를 산화물(530c)을 통하여 산화물(530)에 효율적으로 공급할 수 있다. 또한, 절연체(580) 내의 물 또는 수소 등 불순물의 농도가 저감되어 있는 것이 바람직하다.
절연체(580)의 개구는 도전체(542a)와 도전체(542b) 사이의 영역과 중첩하여 형성된다. 이에 의하여, 도전체(560)는 절연체(580)의 개구, 및 도전체(542a)와 도전체(542b) 사이의 끼워진 영역에 매립되도록 형성된다.
반도체 장치를 미세화하기 위하여 게이트 길이를 짧게 하는 것이 요구되지만, 도전체(560)의 도전성이 낮아지지 않도록 할 필요가 있다. 이를 위하여 도전체(560)의 막 두께를 두껍게 하면, 도전체(560)는 종횡비가 높은 형상이 될 수 있다. 본 실시형태에서는 도전체(560)를 절연체(580)의 개구에 매립되도록 제공하기 때문에, 도전체(560)를 종횡비가 높은 형상으로 하여도 공정 중에 도전체(560)가 무너지는 일 없이 형성할 수 있다.
절연체(574)는 절연체(580)의 상면, 도전체(560)의 상면, 및 절연체(550)의 상면과 접촉하여 제공되는 것이 바람직하다. 절연체(574)를 스퍼터링법으로 성막함으로써, 절연체(550) 및 절연체(580)에 과잉 산소 영역을 제공할 수 있다. 이에 의하여 이 과잉 산소 영역으로부터 산화물(530) 내에 산소를 공급할 수 있다.
예를 들어, 절연체(574)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히 산화 알루미늄은 배리어성이 높아 0.5nm 이상 3.0nm 이하의 박막이어도 수소 및 질소의 확산을 억제할 수 있다. 따라서 스퍼터링법으로 성막한 산화 알루미늄은 산소 공급원이면서 수소 등의 불순물의 배리어막으로서의 기능도 가질 수 있다.
또한 절연체(574) 위에 층간막으로서 기능하는 절연체(581)를 제공하는 것이 바람직하다. 절연체(581)는 절연체(524) 등과 마찬가지로, 막 내의 물 또는 수소 등 불순물의 농도가 저감되어 있는 것이 바람직하다.
또한, 절연체(581), 절연체(574), 절연체(580), 및 절연체(544)에 형성된 개구에 도전체(540a) 및 도전체(540b)를 배치한다. 도전체(540a) 및 도전체(540b)는 도전체(560)를 사이에 두고 대향되도록 제공한다. 도전체(540a) 및 도전체(540b)는 후술하는 도전체(546) 및 도전체(548)와 같은 구성이다.
절연체(581) 위에는 절연체(582)가 제공되어 있다. 절연체(582)는 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다. 따라서 절연체(582)에는 절연체(514)와 같은 재료를 사용할 수 있다. 예를 들어 절연체(582)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물의 트랜지스터(500)로의 혼입을 방지할 수 있다. 또한 트랜지스터(500)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로 트랜지스터(500)에 대한 보호막으로서 사용하는 것에 적합하다.
또한 절연체(582) 위에는 절연체(586)가 제공되어 있다. 절연체(586)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한, 비교적 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(586)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연체(520), 절연체(522), 절연체(524), 절연체(544), 절연체(580), 절연체(574), 절연체(581), 절연체(582), 및 절연체(586)에는 도전체(546) 및 도전체(548) 등이 매립되어 있다.
도전체(546) 및 도전체(548)는 용량 소자(600), 트랜지스터(500), 또는 트랜지스터(300)와 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(546) 및 도전체(548)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
이어서, 트랜지스터(500) 위쪽에는 용량 소자(600)가 제공되어 있다. 용량 소자(600)는 도전체(610), 도전체(620), 절연체(630)를 가진다.
또한 도전체(546) 및 도전체(548) 위에 도전체(612)를 제공하여도 좋다. 도전체(612)는 트랜지스터(500)와 접속되는 플러그 또는 배선으로서의 기능을 가진다. 도전체(610)는 용량 소자(600)의 전극으로서의 기능을 가진다. 또한 도전체(612) 및 도전체(610)는 동시에 형성할 수 있다.
도전체(612) 및 도전체(610)에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐에서 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 질화 텅스텐막) 등을 사용할 수 있다. 또는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.
도 7에서는 도전체(612) 및 도전체(610)를 단층 구조로 나타내었지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
절연체(630)를 개재하여 도전체(610)와 중첩되도록 도전체(620)를 제공한다. 또한, 도전체(620)에는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또한 도전체 등의 다른 구조와 동시에 형성하는 경우에는 저저항 금속 재료인 Cu(구리)나 Al(알루미늄) 등을 사용하면 좋다.
도전체(620) 및 절연체(630) 위에는 절연체(650)가 제공된다. 절연체(650)는 절연체(320)와 같은 재료를 사용하여 제공할 수 있다. 또한 절연체(650)는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다.
본 구조를 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서, 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다. 또는 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는 소비 전력이 저감된 반도체 장치를 제공할 수 있다. 또는, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치를 미세화 또는 고집적화할 수 있다.
<트랜지스터의 구조예>
또한, 본 실시형태에 나타내는 반도체 장치의 트랜지스터(500)는 상기 구조에 한정되는 것은 아니다. 이하, 트랜지스터(500)에 사용할 수 있는 구조예에 대하여 설명한다.
<트랜지스터의 구조예 1>
도 9의 (A), (B), 및 (C)를 사용하여 트랜지스터(510A)의 구조예에 대하여 설명한다. 도 9의 (A)는 트랜지스터(510A)의 상면도이다. 도 9의 (B)는 도 9의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 9의 (C)는 도 9의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 9의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 9의 (A), (B), 및 (C)에서는 트랜지스터(510A)와, 층간막으로서 기능하는 절연체(511), 절연체(512), 절연체(514), 절연체(516), 절연체(580), 절연체(582), 및 절연체(584)를 나타내었다. 또한 트랜지스터(510A)에 전기적으로 접속되고, 콘택트 플러그로서 기능하는 도전체(546)(도전체(546a) 및 도전체(546b))와, 배선으로서 기능하는 도전체(503)를 나타내었다. 도전체(546a) 및 도전체(546b)를 통틀어 도전체(546)라고 하는 경우가 있다.
트랜지스터(510A)는 제 1 게이트 전극으로서 기능하는 도전체(560)(도전체(560a) 및 도전체(560b)), 제 2 게이트 전극으로서 기능하는 도전체(505)(도전체(505a) 및 도전체(505b)), 제 1 게이트 절연막으로서 기능하는 절연체(550), 제 2 게이트 절연막으로서 기능하는 절연체(521), 절연체(522), 및 절연체(524), 채널이 형성되는 영역을 가지는 산화물(530)(산화물(530a), 산화물(530b), 및 산화물(530c)), 소스 및 드레인 중 한쪽으로서 기능하는 도전체(542a), 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(542b), 그리고 절연체(574)를 가진다.
또한 도 9에 나타내어진 트랜지스터(510A)에서는 산화물(530c), 절연체(550), 및 도전체(560)가 절연체(580)에 제공된 개구부 내에 절연체(574)를 개재하여 배치된다. 또한 산화물(530c), 절연체(550), 및 도전체(560)는 도전체(542a)와 도전체(542b) 사이에 배치된다.
절연체(511) 및 절연체(512)는 층간막으로서 기능한다.
층간막으로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 절연체를 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시켜 사용하여도 좋다.
예를 들어, 절연체(511)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 따라서, 절연체(511)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또한 예를 들어 절연체(511)로서 산화 알루미늄이나 질화 실리콘 등을 사용하여도 좋다. 상기 구성에 의하여 수소, 물 등의 불순물이 절연체(511)보다 기판 측으로부터 트랜지스터(510A) 측으로 확산되는 것을 억제할 수 있다.
예를 들어, 절연체(512)는 절연체(511)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
도전체(503)는 절연체(512)에 매립되도록 형성된다. 여기서, 도전체(503)의 상면의 높이와 절연체(512)의 상면의 높이는 같은 정도로 할 수 있다. 또한 도전체(503)는 단층으로 하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(503)를 2층 이상의 다층막 구조로 하여도 좋다. 또한 도전체(503)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는, 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다.
트랜지스터(510A)에서, 도전체(560)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한, 도전체(505)는 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(505)에 인가하는 전위를 도전체(560)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(510A)의 문턱 전압을 제어할 수 있다. 특히, 도전체(505)에 음의 전위를 인가함으로써, 트랜지스터(510A)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감할 수 있다. 따라서, 도전체(505)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(560)에 인가하는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
또한 예를 들어 도전체(505)와 도전체(560)를 중첩시켜 제공함으로써, 도전체(560) 및 도전체(505)에 전위를 인가한 경우, 도전체(560)로부터 발생되는 전계와 도전체(505)로부터 발생되는 전계가 연결되고, 산화물(530)에 형성되는 채널 형성 영역을 덮을 수 있다.
즉, 제 1 게이트 전극으로서의 기능을 가지는 도전체(560)의 전계와, 제 2 게이트 전극으로서의 기능을 가지는 도전체(505)의 전계로 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 즉, 상술한 트랜지스터(500)와 마찬가지로, surrounded channel(S-channel) 구조이다.
절연체(514) 및 절연체(516)는 절연체(511) 또는 절연체(512)와 마찬가지로 층간막으로서 기능한다. 예를 들어 절연체(514)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 상기 구성에 의하여 수소, 물 등의 불순물이 절연체(514)보다 기판 측으로부터 트랜지스터(510A) 측으로 확산되는 것을 억제할 수 있다. 또한 예를 들어 절연체(516)는 절연체(514)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
제 2 게이트로서 기능하는 도전체(505)는 절연체(514) 및 절연체(516)의 개구의 내벽에 접하여 도전체(505a)가 형성되고, 그 내측에 도전체(505b)가 형성되어 있다. 여기서, 도전체(505a) 및 도전체(505b)의 상면의 높이와 절연체(516)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(510A)에서는 도전체(505a) 및 도전체(505b)를 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(505)는 단층 또는 3층 이상의 적층 구조로 제공되는 구성을 가져도 좋다.
여기서, 도전체(505a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또한 본 명세서 등에서 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능이다.
예를 들어, 도전체(505a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(505b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다.
또한 도전체(505)가 배선의 기능을 겸하는 경우, 도전체(505b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는, 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다. 이 경우, 도전체(503)는 반드시 제공하지 않아도 된다. 또한 도전체(505b)를 단층으로 도시하였지만, 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연체(521), 절연체(522), 및 절연체(524)는 제 2 게이트 절연막으로서의 기능을 가진다.
또한 절연체(522)는 배리어성을 가지는 것이 바람직하다. 절연체(522)가 배리어성을 가짐으로써, 트랜지스터(510A)의 주변부로부터 트랜지스터(510A)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
절연체(522)에는 예를 들어 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연막의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연막으로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능해진다.
또한 절연체(521)는 열적으로 안정적인 것이 바람직하다. 예를 들어 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 적합하다. 또한 high-k 재료의 절연체를 산화 실리콘 또는 산화질화 실리콘과 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조의 절연체(521)를 얻을 수 있다.
또한 도 9에서는 제 2 게이트 절연막으로서 3층의 적층 구조를 나타내었지만, 단층, 또는 2층 이상의 적층 구조로 하여도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
채널 형성 영역으로서 기능하는 영역을 가지는 산화물(530)은 산화물(530a)과, 산화물(530a) 위의 산화물(530b)과, 산화물(530b) 위의 산화물(530c)을 가진다. 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(530b) 위에 산화물(530c)을 가짐으로써, 산화물(530c)보다 위쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 산화물(530)로서 상술한 금속 산화물의 1종류인 산화물 반도체를 사용할 수 있다.
또한 산화물(530c)은 절연체(580)에 제공된 개구부 내에 절연체(574)를 개재하여 제공되는 것이 바람직하다. 절연체(574)가 배리어성을 가지는 경우, 절연체(580)로부터의 불순물이 산화물(530)로 확산되는 것을 억제할 수 있다.
도전체(542)는 한쪽이 소스 전극으로서 기능하고, 다른 쪽이 드레인 전극으로서 기능한다.
도전체(542a)와 도전체(542b)에는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이를 주성분으로 하는 합금을 사용할 수 있다. 특히, 질화 탄탈럼 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성을 가지고, 또한 내산화성이 높기 때문에 바람직하다.
또한, 도 9에서는 단층 구조를 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 질화 탄탈럼막과 텅스텐막을 적층하는 것이 좋다. 또한 타이타늄막과 알루미늄막을 적층하여도 좋다. 또한 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조로 하여도 좋다.
또한, 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전성 재료를 사용하여도 좋다.
또한, 도전체(542) 위에 배리어층을 제공하여도 좋다. 배리어층에는 산소 또는 수소에 대하여 배리어성을 가지는 물질을 사용하는 것이 바람직하다. 상기 구성에 의하여 절연체(574)를 성막할 때 도전체(542)가 산화되는 것을 억제할 수 있다.
배리어층에는, 예를 들어 금속 산화물을 사용할 수 있다. 특히, 산화 알루미늄, 산화 하프늄, 산화 갈륨 등, 산소나 수소에 대한 배리어성을 가지는 절연막을 사용하는 것이 바람직하다. 또한, CVD법으로 형성한 질화 실리콘을 사용하여도 좋다.
배리어층을 가짐으로써 도전체(542)의 재료 선택의 폭을 넓힐 수 있다. 예를 들어 도전체(542)에 텅스텐이나 알루미늄 등의 내산화성이 낮은 반면 도전성이 높은 재료를 사용할 수 있다. 또한, 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
절연체(550)는 제 1 게이트 절연막으로서 기능한다. 절연체(550)는 절연체(580)에 제공된 개구부 내에 산화물(530c) 및 절연체(574)를 개재하여 제공되는 것이 바람직하다.
트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연막의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 이 경우, 절연체(550)는 제 2 게이트 절연막과 마찬가지로, 적층 구조로 하여도 좋다. 게이트 절연막으로서 기능하는 절연체를 high-k 재료와 열적으로 안정적인 재료의 적층 구조로 함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위의 저감이 가능해진다. 또한 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
제 1 게이트 전극으로서 기능하는 도전체(560)는 도전체(560a) 및 도전체(560a) 위의 도전체(560b)를 가진다. 도전체(560a)에는 도전체(505a)와 마찬가지로, 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(560b)의 재료 선택성을 향상시킬 수 있다. 즉 도전체(560a)를 가짐으로써, 도전체(560b)의 산화가 억제되고, 도전율이 저하하는 것을 방지할 수 있다.
산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한, 도전체(560a)로서, 산화물(530)로서 사용할 수 있는 산화물 반도체를 사용할 수 있다. 이 경우, 도전체(560b)를 스퍼터링법으로 성막함으로써, 도전체(560a)의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
도전체(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(560)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(560b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연체(580)와 트랜지스터(510A) 사이에 절연체(574)를 배치한다. 절연체(574)에는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한, 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘 또는 질화 실리콘 등을 사용할 수 있다.
절연체(574)를 가짐으로써, 절연체(580)가 가지는 물 및 수소 등의 불순물이 산화물(530c), 절연체(550)를 통하여 산화물(530b)로 확산되는 것을 억제할 수 있다. 또한 절연체(580)가 가지는 과잉 산소에 의하여 도전체(560)가 산화되는 것을 억제할 수 있다.
절연체(580), 절연체(582), 및 절연체(584)는 층간막으로서 기능한다.
절연체(582)는 절연체(514)와 마찬가지로, 물 또는 수소 등의 불순물이 외부로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다.
또한 절연체(580) 및 절연체(584)는 절연체(516)와 마찬가지로, 절연체(582)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한, 트랜지스터(510A)는 절연체(580), 절연체(582), 및 절연체(584)에 매립된 도전체(546) 등의 플러그나 배선을 통하여 다른 구조에 전기적으로 접속되어도 좋다.
또한, 도전체(546)의 재료로서는, 도전체(505)와 마찬가지로 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로, 또는 적층하여 사용할 수 있다. 예를 들어 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
예를 들어, 도전체(546)로서 수소 및 산소에 대하여 배리어성을 가지는 도전체인 질화 탄탈럼 등과, 도전성이 높은 텅스텐의 적층 구조를 사용함으로써, 배선으로서의 도전성을 유지한 채, 외부로부터의 불순물의 확산을 억제할 수 있다.
상기 구조를 가짐으로써, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치를 제공할 수 있다. 또는 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치를 제공할 수 있다. 또는, 전기 특성의 변동을 억제하여, 안정된 전기 특성을 가지면서 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
<트랜지스터의 구조예 2>
도 10의 (A), (B), 및 (C)를 사용하여 트랜지스터(510B)의 구조예에 대하여 설명한다. 도 10의 (A)는 트랜지스터(510B)의 상면도이다. 도 10의 (B)는 도 10의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 10의 (C)는 도 10의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 10의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510B)는 트랜지스터(510A)의 변형예이다. 따라서, 설명의 반복을 방지하기 위하여, 주로 트랜지스터(510A)와 상이한 점에 대하여 설명한다.
트랜지스터(510B)는 도전체(542)(도전체(542a) 및 도전체(542b))와 산화물(530c), 절연체(550), 및 도전체(560)가 중첩되는 영역을 가진다. 상기 구조로 함으로써, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또한, 제어성이 높은 트랜지스터를 제공할 수 있다.
제 1 게이트 전극으로서 기능하는 도전체(560)는 도전체(560a) 및 도전체(560a) 위의 도전체(560b)를 가진다. 도전체(560a)에는 도전체(505a)와 마찬가지로, 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(560b)의 재료 선택성을 향상시킬 수 있다. 즉 도전체(560a)를 가짐으로써, 도전체(560b)의 산화가 억제되고, 도전율이 저하하는 것을 방지할 수 있다.
또한, 도전체(560)의 상면 및 측면, 절연체(550)의 측면, 및 산화물(530c)의 측면을 덮도록 절연체(574)를 제공하는 것이 바람직하다. 또한, 절연체(574)에는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한, 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘 또는 질화 실리콘 등을 사용할 수 있다.
절연체(574)를 제공함으로써 도전체(560)의 산화를 억제할 수 있다. 또한, 절연체(574)를 가짐으로써 절연체(580)가 가지는 물 및 수소 등의 불순물이 트랜지스터(510B)로 확산되는 것을 억제할 수 있다.
또한, 도전체(546)와 절연체(580) 사이에 배리어성을 가지는 절연체(576)(절연체(576a) 및 절연체(576b))를 배치하여도 좋다. 절연체(576)를 제공함으로써, 절연체(580)의 산소가 도전체(546)와 반응하여 도전체(546)가 산화되는 것을 억제할 수 있다.
또한, 배리어성을 가지는 절연체(576)를 제공함으로써, 플러그나 배선에 사용되는 도전체의 재료 선택의 폭을 넓힐 수 있다. 예를 들어 산소를 흡수하는 성질을 가지는 반면 도전성이 높은 금속 재료를 도전체(546)에 사용함으로써, 저소비 전력의 반도체 장치를 제공할 수 있다. 구체적으로는 텅스텐이나 알루미늄 등의 내산화성이 낮은 반면 도전성이 높은 재료를 사용할 수 있다. 또한, 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
<트랜지스터의 구조예 3>
도 11의 (A), (B), 및 (C)를 사용하여 트랜지스터(510C)의 구조예에 대하여 설명한다. 도 11의 (A)는 트랜지스터(510C)의 상면도이다. 도 11의 (B)는 도 11의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 11의 (C)는 도 11의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 11의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510C)는 트랜지스터(510A)의 변형예이다. 따라서, 설명의 반복을 방지하기 위하여, 주로 트랜지스터(510A)와 상이한 점에 대하여 설명한다.
도 11에 나타내어진 트랜지스터(510C)는 도전체(542a)와 산화물(530b) 사이에 도전체(547a)가 배치되고, 도전체(542b)와 산화물(530b) 사이에 도전체(547b)가 배치되어 있다. 여기서 도전체(542a)(도전체(542b))는 도전체(547a)(도전체(547b))의 상면 및 도전체(560) 측의 측면을 넘어 연장되고, 산화물(530b)의 상면에 접하는 영역을 가진다. 여기서, 도전체(547)에는 도전체(542)에 사용될 수 있는 도전체를 사용하면 좋다. 또한, 도전체(547)의 막 두께는 적어도 도전체(542)보다 두꺼운 것이 바람직하다. 도전체(547a) 및 도전체(547b)를 통틀어 도전체(547)라고 하는 경우가 있다.
도 11에 나타내어진 트랜지스터(510C)는 상술한 바와 같은 구성을 가짐으로써 트랜지스터(510A)보다 도전체(542)를 도전체(560)에 가깝게 할 수 있다. 또는 도전체(542a)의 단부 및 도전체(542b)의 단부와 도전체(560)를 중첩시킬 수 있다. 이로써, 트랜지스터(510C)의 실질적인 채널 길이를 짧게 하여, 온 전류 및 주파수 특성을 향상시킬 수 있다.
또한, 도전체(547a)(도전체(547b))는 도전체(542a)(도전체(542b))와 중첩되어 제공되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 도전체(546a)(도전체(546b))를 매립하는 개구를 형성하는 에칭에 있어서 도전체(547a)(도전체(547b))가 스토퍼로서 기능하고 산화물(530b)이 오버 에칭되는 것을 방지할 수 있다.
또한 도 11에 나타내어진 트랜지스터(510C)는 절연체(544) 위에 접하여 절연체(545)를 배치하는 구성으로 하여도 좋다. 절연체(544)로서는 물 또는 수소 등의 불순물이나 과잉 산소가 절연체(580) 측으로부터 트랜지스터(510C)에 혼입하는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(545)로서는 절연체(544)에 사용할 수 있는 절연체를 사용할 수 있다. 또한, 절연체(544)로서는 예를 들어 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화 실리콘 또는 질화산화 실리콘 등의 질화물 절연체를 사용하여도 좋다.
또한 도 11에 나타내어진 트랜지스터(510C)는 도 9에 나타내어진 트랜지스터(510A)와 달리 도전체(505)를 단층 구조로 제공하여도 좋다. 이 경우, 패턴 형성된 도전체(505) 위에 절연체(516)가 되는 절연막을 성막하고, 상기 절연막의 상부를 도전체(505)의 상면이 노출될 때까지 CMP법 등을 사용하여 제거하면 좋다. 여기서, 도전체(505)의 상면의 평탄성을 양호하게 하는 것이 바람직하다. 예를 들어 도전체(505) 상면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.5nm 이하, 더 바람직하게는 0.3nm 이하로 하면 좋다. 이로써 도전체(505) 위에 형성되는 절연층의 평탄성을 양호하게 하여, 산화물(530b) 및 산화물(530c)의 결정성을 향상시킬 수 있다.
<트랜지스터의 구조예 4>
도 12의 (A), (B), 및 (C)를 사용하여 트랜지스터(510D)의 구조예에 대하여 설명한다. 도 12의 (A)는 트랜지스터(510D)의 상면도이다. 도 12의 (B)는 도 12의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 12의 (C)는 도 12의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 12의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510D)는 상기 트랜지스터의 변형예이다. 따라서, 설명의 반복을 방지하기 위하여, 주로 상기 트랜지스터와 상이한 점에 대하여 설명한다.
도 12의 (A) 내지 (C)에서는 도전체(503)를 제공하지 않고, 제 2 게이트로서의 기능을 가지는 도전체(505)를 배선으로서도 기능시켰다. 또한, 산화물(530c) 위에 절연체(550)를 가지고, 절연체(550) 위에 금속 산화물(552)을 가진다. 또한, 금속 산화물(552) 위에 도전체(560)를 가지고, 도전체(560) 위에 절연체(570)를 가진다. 또한, 절연체(570) 위에 절연체(571)를 가진다.
금속 산화물(552)은 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연체(550)와 도전체(560) 사이에 산소의 확산을 억제하는 금속 산화물(552)을 제공함으로써 도전체(560)로의 산소의 확산이 억제된다. 즉, 산화물(530)로 공급되는 산소량의 감소를 억제할 수 있다. 또한, 산소로 인한 도전체(560)의 산화를 억제할 수 있다.
또한, 금속 산화물(552)은 제 1 게이트의 일부로서의 기능을 가져도 좋다. 예를 들어 산화물(530)로서 사용할 수 있는 산화물 반도체를 금속 산화물(552)로서 사용할 수 있다. 이 경우, 도전체(560)를 스퍼터링법으로 성막함으로써, 금속 산화물(552)의 전기 저항값을 저하시켜 도전층으로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
또한, 금속 산화물(552)은 게이트 절연막의 일부로서의 기능을 가지는 경우가 있다. 따라서, 절연체(550)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 금속 산화물(552)로서는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 상기 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위를 저감할 수 있다. 또한, 게이트 절연막으로서 기능하는 절연층의 등가 산화막 두께(EOT)를 얇게 할 수 있다.
트랜지스터(510D)에서, 금속 산화물(552)을 단층으로 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 게이트 전극의 일부로서 기능하는 금속 산화물과 게이트 절연막의 일부로서 기능하는 금속 산화물을 적층하여 제공하여도 좋다.
금속 산화물(552)을 가짐으로써, 게이트 전극으로서 기능하는 경우에는 도전체(560)로부터의 전계의 영향을 약하게 하지 않고, 트랜지스터(510D)의 온 전류를 향상시킬 수 있다. 또는, 게이트 절연막으로서 기능하는 경우에는, 절연체(550)와 금속 산화물(552)의 물리적인 두께에 의하여 도전체(560)와 산화물(530) 사이의 거리를 유지함으로써, 도전체(560)와 산화물(530) 사이의 누설 전류를 억제할 수 있다. 따라서, 절연체(550) 및 금속 산화물(552)의 적층 구조를 제공함으로써, 도전체(560)와 산화물(530) 사이의 물리적인 거리 및 도전체(560)로부터 산화물(530)에 가해지는 전계 강도를 용이하게 적절히 조정할 수 있다.
구체적으로는, 금속 산화물(552)로서 산화물(530)에 사용할 수 있는 산화물 반도체를 저저항화시킴으로써, 금속 산화물(552)로서 사용할 수 있다. 또는, 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연층인, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로 추후의 공정에서의 열처리에서, 결정화하기 어렵기 때문에 바람직하다. 또한, 금속 산화물(552)은 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연체(570)에는 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하면 좋다. 예를 들어 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 이로써, 절연체(570)보다 위쪽으로부터의 산소로 도전체(560)가 산화되는 것을 억제할 수 있다. 또한, 절연체(570)보다 위쪽으로부터의 물 또는 수소 등의 불순물이 도전체(560) 및 절연체(550)를 통하여 산화물(530)에 혼입하는 것을 억제할 수 있다.
절연체(571)는 하드 마스크로서 기능한다. 절연체(571)를 제공함으로써, 도전체(560)를 가공할 때, 도전체(560)의 측면이 실질적으로 수직, 구체적으로는 도전체(560)의 측면과 기판 표면이 이루는 각을 75° 이상 100° 이하, 바람직하게는 80° 이상 95° 이하로 할 수 있다.
또한, 절연체(571)에 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용함으로써, 배리어층으로서의 기능을 겸비시켜도 좋다. 이 경우, 절연체(570)는 제공하지 않아도 된다.
절연체(571)를 하드 마스크로서 사용하여 절연체(570), 도전체(560), 금속 산화물(552), 절연체(550), 및 산화물(530c)의 일부를 선택적으로 제거함으로써, 이들 측면을 실질적으로 일치시키고, 또한 산화물(530b)의 표면의 일부를 노출시킬 수 있다.
또한, 트랜지스터(510D)는 노출된 산화물(530b) 표면의 일부에 영역(531a) 및 영역(531b)을 가진다. 영역(531a) 및 영역(531b) 중 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다.
영역(531a) 및 영역(531b)의 형성은, 예를 들어 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 사용하여, 노출된 산화물(530b) 표면에 인 또는 붕소 등의 불순물 원소를 도입함으로써 실현할 수 있다. 또한, 본 실시형태 등에서 '불순물 원소'란, 주성분 원소 이외의 원소를 가리킨다.
또한, 산화물(530b) 표면의 일부를 노출시킨 후에 금속막을 성막하고, 그 후 가열 처리함으로써, 상기 금속막에 포함되는 원소를 산화물(530b)로 확산시켜 영역(531a) 및 영역(531b)을 형성할 수도 있다.
산화물(530b)의 불순물 원소가 도입된 영역은 전기 저항률이 저하한다. 그러므로, 영역(531a) 및 영역(531b)을 '불순물 영역' 또는 '저저항 영역'이라고 하는 경우가 있다.
절연체(571) 및/또는 도전체(560)를 마스크로서 사용함으로써, 영역(531a) 및 영역(531b)을 자기 정합(셀프 얼라인먼트)적으로 형성할 수 있다. 따라서, 영역(531a) 및/또는 영역(531b)과 도전체(560)가 중첩되지 않으므로, 기생 용량을 저감할 수 있다. 또한, 채널 형성 영역과 소스 드레인 영역(영역(531a) 또는 영역(531b)) 사이에 오프셋 영역이 형성되지 않는다. 영역(531a) 및 영역(531b)을 자기 정합(셀프 얼라인먼트)적으로 형성함으로써, 온 전류의 증가, 문턱 전압의 저감, 동작 주파수의 향상 등을 실현할 수 있다.
또한 오프 전류를 더 저감하기 위하여 채널 형성 영역과 소스 드레인 영역 사이에 오프셋 영역을 제공하여도 좋다. 오프셋 영역이란, 전기 저항률이 높은 영역이며 상술한 불순물 원소의 도입이 수행되지 않는 영역이다. 오프셋 영역의 형성은, 절연체(575)의 형성 후에 상술한 불순물 원소의 도입을 수행함으로써 실현할 수 있다. 이 경우, 절연체(575)도 절연체(571) 등과 마찬가지로 마스크로서 기능한다. 따라서, 산화물(530b) 중 절연체(575)와 중첩되는 영역에 불순물 원소가 도입되지 않고, 상기 영역의 전기 저항률을 높게 유지할 수 있다.
또한, 트랜지스터(510D)는 절연체(570), 도전체(560), 금속 산화물(552), 절연체(550), 및 산화물(530c)의 측면에 절연체(575)를 가진다. 절연체(575)는 비유전율이 낮은 절연체인 것이 바람직하다. 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘, 또는 수지 등인 것이 바람직하다. 특히 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 공공을 가지는 산화 실리콘을 절연체(575)에 사용하면, 추후의 공정에서 절연체(575) 중에 과잉 산소 영역을 용이하게 형성할 수 있기 때문에 바람직하다. 또한, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이므로 바람직하다. 또한, 절연체(575)는 산소를 확산시키는 기능을 가지는 것이 바람직하다.
또한, 트랜지스터(510D)는 절연체(575), 산화물(530) 위에 절연체(574)를 가진다. 절연체(574)는 스퍼터링법을 사용하여 성막하는 것이 바람직하다. 스퍼터링법을 사용함으로써, 물 또는 수소 등의 불순물이 적은 절연체를 성막할 수 있다. 예를 들어 절연체(574)로서 산화 알루미늄을 사용하면 좋다.
또한 스퍼터링법을 사용한 산화막은 피성막 구조체로부터 수소를 추출하는 경우가 있다. 따라서, 절연체(574)가 산화물(530) 및 절연체(575)로부터 수소 및 물을 흡수함으로써, 산화물(530) 및 절연체(575)의 수소 농도를 저감할 수 있다.
<트랜지스터의 구조예 5>
도 13의 (A) 내지 (C)를 사용하여 트랜지스터(510E)의 구조예에 대하여 설명한다. 도 13의 (A)는 트랜지스터(510E)의 상면도이다. 도 13의 (B)는 도 13의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 13의 (C)는 도 13의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 13의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510E)는 상기 트랜지스터의 변형예이다. 따라서, 설명의 반복을 방지하기 위하여, 주로 상기 트랜지스터와 상이한 점에 대하여 설명한다.
도 13의 (A) 내지 (C)에서는 도전체(542)를 제공하지 않고, 노출된 산화물(530b) 표면의 일부에 영역(531a) 및 영역(531b)을 가진다. 영역(531a) 및 영역(531b) 중 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다. 또한, 산화물(530b)과 절연체(574) 사이에 절연체(573)를 가진다.
도 13에 나타내어진 영역(531)(영역(531a) 및 영역(531b))은 산화물(530b)에 후술하는 원소가 첨가된 영역이다. 영역(531)은 예를 들어 더미 게이트를 사용함으로써 형성할 수 있다.
구체적으로는, 산화물(530b) 위에 더미 게이트를 제공하고, 상기 더미 게이트를 마스크로서 사용하고, 상기 산화물(530b)을 저저항화시키는 원소를 첨가하는 것이 좋다. 즉, 산화물(530)이 더미 게이트와 중첩되지 않은 영역에 상기 원소가 첨가되어 영역(531)이 형성된다. 또한, 상기 원소의 첨가 방법으로서는 이온화된 원료 가스를 질량 분리하여 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
또한, 산화물(530)을 저저항화시키는 원소로서는, 대표적으로는 붕소 또는 인을 들 수 있다. 또한 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄, 희가스 등을 사용하여도 좋다. 희가스의 대표적인 예로서는, 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 상기 원소의 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry) 등을 사용하여 측정하면 좋다.
특히 붕소 및 인에는 비정질 실리콘 또는 저온 폴리실리콘의 제조 라인의 장치를 사용할 수 있기 때문에 바람직하다. 기존의 설비를 전용(轉用)할 수 있어, 설비 투자를 억제할 수 있다.
이어서, 산화물(530b) 및 더미 게이트 위에 절연체(573)가 되는 절연막 및 절연체(574)가 되는 절연막을 성막하여도 좋다. 절연체(573)가 되는 절연막 및 절연체(574)가 되는 절연막을 적층하여 제공함으로써, 영역(531)과 산화물(530c) 및 절연체(550)가 중첩되는 영역을 제공할 수 있다.
구체적으로는 절연체(574)가 되는 절연막 위에 절연체(580)가 되는 절연막을 제공한 후, 절연체(580)가 되는 절연막에 CMP(Chemical Mechanical Polishing) 처리를 수행함으로써, 절연체(580)가 되는 절연막의 일부를 제거하여 더미 게이트를 노출시킨다. 이어서 더미 게이트를 제거할 때에 더미 게이트와 접하는 절연체(573)의 일부도 제거하는 것이 좋다. 따라서, 절연체(580)에 제공된 개구부의 측면에는 절연체(574) 및 절연체(573)가 노출되고, 상기 개구부의 바닥면에는 산화물(530b)에 제공된 영역(531)의 일부가 노출된다. 다음으로 상기 개구부에 산화물(530c)이 되는 산화막, 절연체(550)가 되는 절연막, 및 도전체(560)가 되는 도전막을 순차적으로 성막한 후, 절연체(580)가 노출될 때까지 CMP 처리 등에 의하여 산화물(530c)이 되는 산화막, 절연체(550)가 되는 절연막, 및 도전체(560)가 되는 도전막의 일부를 제거함으로써, 도 13에 나타내어진 트랜지스터를 형성할 수 있다.
또한, 절연체(573) 및 절연체(574)는 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
도 13에 나타내어진 트랜지스터에는 기존의 장치를 전용할 수 있고, 또한 도전체(542)를 제공하지 않기 때문에 비용의 저감을 도모할 수 있다.
<트랜지스터의 구조예 6>
도 14의 (A) 내지 (C)를 사용하여 트랜지스터(510F)의 구조예에 대하여 설명한다. 도 14의 (A)는 트랜지스터(510F)의 상면도이다. 도 14의 (B)는 도 14의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 14의 (C)는 도 14의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 14의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510F)는 트랜지스터(510A)의 변형예이다. 따라서, 설명의 반복을 방지하기 위하여, 주로 상기 트랜지스터와 상이한 점에 대하여 설명한다.
트랜지스터(510A)에서는, 절연체(574)의 일부가 절연체(580)에 제공된 개구부 내에 제공되고, 도전체(560)의 측면을 덮도록 제공되어 있다. 한편, 트랜지스터(510F)에서는 절연체(580)와 절연체(574)의 일부를 제거하여 개구가 형성되어 있다.
또한, 도전체(546)와 절연체(580) 사이에 배리어성을 가지는 절연체(576)(절연체(576a) 및 절연체(576b))를 배치하여도 좋다. 절연체(576)를 제공함으로써, 절연체(580)의 산소가 도전체(546)와 반응하여 도전체(546)가 산화되는 것을 억제할 수 있다.
또한, 산화물(530)로서 산화물 반도체를 사용하는 경우에는, 각 금속 원자의 원자수비가 상이한 복수의 산화물층의 적층 구조를 가지는 것이 바람직하다. 구체적으로는 산화물(530a)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(530a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530c)로서는 산화물(530a) 또는 산화물(530b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
산화물(530a), 산화물(530b), 및 산화물(530c)은 결정성을 가지는 것이 바람직하고, 특히 CAAC-OS를 사용하는 것이 바람직하다. CAAC-OS 등의 결정성을 가지는 산화물은 불순물이나 결함(산소 결손 등)이 적고 결정성이 높은 치밀한 구조를 가진다. 따라서 소스 전극 또는 드레인 전극이 산화물(530b)로부터 산소를 추출하는 것을 억제할 수 있다. 이로써, 열처리를 수행하여도, 산화물(530b)로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(510F)는 제조 공정에서의 높은 온도(소위 써멀 버짓)에 대하여 안정적이다.
또한 산화물(530a) 및 산화물(530c) 중 한쪽 또는 양쪽을 생략하여도 좋다. 산화물(530)을 산화물(530b)의 단층으로 하여도 좋다. 산화물(530)을 산화물(530a), 산화물(530b), 및 산화물(530c)의 적층으로 하는 경우에는, 산화물(530a) 및 산화물(530c)의 전도대 하단의 에너지가 산화물(530b)의 전도대 하단의 에너지보다 높은 것이 바람직하다. 또한 환언하면, 산화물(530a) 및 산화물(530c)의 전자 친화력이 산화물(530b)의 전자 친화력보다 작은 것이 바람직하다. 이 경우, 산화물(530c)은 산화물(530a)에 사용할 수 있는 금속 산화물을 사용하는 것이 바람직하다. 구체적으로는, 산화물(530c)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530c)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(530c)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
여기서, 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 환언하면, 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다고 할 수도 있다. 이와 같이 하기 위해서는, 산화물(530a)과 산화물(530b)의 계면 및 산화물(530b)과 산화물(530c)의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮추면 좋다.
구체적으로는 산화물(530a)과 산화물(530b), 산화물(530b)과 산화물(530c)이, 산소 이외에 공통의 원소를 가짐으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(530b)이 In-Ga-Zn 산화물인 경우, 산화물(530a) 및 산화물(530c)로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하여도 좋다. 또한 산화물(530c)을 적층 구조로 하여도 좋다. 예를 들어 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 Ga-Zn 산화물의 적층 구조, 또는 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 산화 갈륨의 적층 구조를 사용할 수 있다. 환언하면, In-Ga-Zn 산화물과 In을 포함하지 않는 산화물의 적층 구조를 산화물(530c)로서 사용하여도 좋다.
구체적으로는, 산화물(530a)로서, In:Ga:Zn=1:3:4[원자수비] 또는 그 근방의 조성의 금속 산화물 혹은 1:1:0.5[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한, 산화물(530b)로서, In:Ga:Zn=1:1:1[원자수비] 또는 그 근방의 조성의 금속 산화물, In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 금속 산화물, In:Ga:Zn=5:1:3[원자수비] 또는 그 근방의 조성의 금속 산화물, 10:1:3[원자수비] 또는 그 근방의 조성의 금속 산화물, 혹은 In-Zn 산화물을 사용하면 좋다. 산화물(530a) 또는 산화물(530b)에 사용할 수 있는 금속 산화물을 사용하면 좋다. 또한 근방의 조성이란, 원하는 원자수비의 ±30%의 범위를 포함한 것이다.
또한 산화물(530c)은 2층 이상의 적층 구조를 가져도 좋다. 산화물(530c)을 적층 구조로 하는 경우의 구체적인 예로서는, 산화물(530c)의 하층으로서 In:Ga:Zn=5:1:3[원자수비] 또는 그 근방의 조성의 금속 산화물, 10:1:3[원자수비] 또는 그 근방의 조성의 금속 산화물, 혹은 In-Zn 산화물을 사용하고, 산화물(530c)의 위층으로서 In:Ga:Zn=1:3:4[원자수비] 또는 그 근방의 조성의 금속 산화물, Ga:Zn=2:1[원자수비] 또는 그 근방의 조성의 금속 산화물, Ga:Zn=2:5[원자수비] 또는 그 근방의 조성의 금속 산화물, 혹은 산화 갈륨을 사용하면 좋다.
산화물(530a), 산화물(530c)을 상술한 구성으로 함으로써, 산화물(530a)과 산화물(530b)의 계면 및 산화물(530b)과 산화물(530c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아져, 트랜지스터(510F)는 큰 온 전류 및 높은 주파수 특성을 얻을 수 있다. 또한, 산화물(530c)을 적층 구조로 한 경우, 상술한 산화물(530b)과 산화물(530c)의 계면에서의 결함 준위 밀도를 낮추는 효과에 더하여, 산화물(530c)이 가지는 구성 원소가 절연체(550) 측으로 확산되는 것을 억제하는 것이 기대된다. 더 구체적으로는, 산화물(530c)을 적층 구조로 하고, 적층 구조의 위쪽에 In을 포함하지 않는 산화물을 배치시키기 위하여, 절연체(550) 측으로 확산될 수 있는 In을 억제할 수 있다. 절연체(550)는 게이트 절연체로서 기능하기 때문에, In이 확산된 경우, 트랜지스터의 특성 불량이 된다. 따라서 산화물(530c)을 적층 구조로 함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있게 된다.
산화물(530)에는 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 예를 들어 산화물(530)의 채널 형성 영역이 되는 금속 산화물로서는, 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것을 사용하는 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다. 이와 같은 트랜지스터를 사용함으로써, 저소비 전력의 반도체 장치를 제공할 수 있다.
<반도체 장치의 구성예 2>
도 15에는, 도 7에 나타낸 반도체 장치에 있어서, 절연체(650) 위에 도전체(692)를 가지는 예를 나타내었다. 도전체(692)는 반도체 장치의 한쪽 면을 덮도록 형성된다. 도 15에는 도시되지 않았지만, 도전체(692)는 개구부를 가져도 좋다. 또한, 절연체(650)보다 아래층의 도전체에 전기적으로 접속되는 도전체가 상기 개구부 내에 제공되어도 좋다.
도전체(692)에 금속을 사용할 수 있다. 또한 도전성을 가지는 금속 질화물이나 금속 산화물을 사용하여도 좋다. 도전체(692)에는, 예를 들어 타이타늄, 질화 타이타늄, 산화 타이타늄 등을 사용할 수 있다. 도전체(692)는 반도체 장치의 외부로부터의 전자기파를 차단하는 기능 또는 약하게 하는 기능을 가진다. 또한 도전체(692)는 정전기를 확산시켜 방출하는 기능 또는 전하의 국재화(局在化)를 방지하는 기능을 가진다. 도전체(692)를 제공함으로써, 반도체 장치의 동작을 더 안정시킬 수 있다.
도 16에는, 절연체(650)와 도전체(692) 사이에 절연체(693)를 가지는 예를 나타내었다. 절연체(693)로서, 예를 들어 섬유체에 유기 수지가 함침(含浸)된 구조체를 사용할 수 있다. 섬유체로서 예를 들어 유리 섬유를 사용하여도 좋다. 또한 유기 수지로서 예를 들어 브로민화 에폭시 수지를 사용하여도 좋다.
실시형태 1에 나타낸 트랜지스터(140) 및 트랜지스터(150)는 파워 MOSFET(Power MOSFET)라고 불리는 경우가 있다.
트랜지스터(300)는 실시형태 1에 나타낸 트랜지스터(140) 및 트랜지스터(150) 등의 파워 MOSFET에 적용하는 것이 바람직하고, 도 20, 도 21의 (A), (B), 및 (C)에 예시한 트랜지스터(300)는 특히 트랜지스터(140) 및 트랜지스터(150)에 적용하는 것이 바람직하다. 도 20, 도 21의 (A), (B), 및 (C)에 나타낸 트랜지스터(300)는 D-MOS(Double Diffusion Metal Oxide Semiconductor) FET라고 불린다.
도 20에 예시한 바와 같이, 층(385)은 트랜지스터(300)를 가지는 층이고, 층(585)은 트랜지스터(500)를 가지는 층이다. 층(385)은 트랜지스터(300)가 제공되는 기판(311)이나 트랜지스터(300)의 게이트 전극으로서 기능하는 도전체(316) 등을 가진다. 층(585)은 트랜지스터(500)의 채널 형성 영역이 형성되는 산화물(530)이나, 트랜지스터(500)의 게이트 전극으로서 기능하는 도전체(560) 등을 가진다.
도 20에 나타낸 트랜지스터(300)는 플레이너형 트랜지스터이다. 저저항 영역(314a) 및 저저항 영역(314b)의 한쪽과 다른 쪽을 각각 소스 영역 및 드레인 영역으로서 사용함으로써, MOSFET로서 동작시킬 수 있지만, 여기서는 저저항 영역(314a) 및 저저항 영역(314b)을 모두 소스로서 기능시키고, 저저항 영역(314a) 및 저저항 영역(314b)의 외측에 영역(319)을 형성하고, 실리콘 기판의 반도체 영역(313)에 대하여 도 20에 나타낸 단면에서 아래쪽 영역에 저저항 영역(317)을 제공하고, 이의 아래쪽에 드레인 전극으로서 기능하는 뒷면 전극(318)을 제공함으로써, 트랜지스터(300)를 D-MOSFET로서 기능시킬 수 있다. 또한, 저저항 영역(314a) 및 저저항 영역(314b)을 모두 드레인으로서 기능시키고, 뒷면 전극(318)을 소스 전극으로서 기능시켜도 좋다. 영역(319)은 저저항 영역(314a) 및 저저항 영역(314b)과 반대의 극성의 영역인 것이 바람직하다. 예를 들어 저저항 영역(314a) 및 저저항 영역(314b)이 n형 영역인 경우에는 영역(319)은 p형 영역인 것이 바람직하다. 또는 영역(319)은 고저항 영역으로 하여도 좋다. 영역(319)은 진성 영역인 경우가 있다.
또한, 도 20에 있어서, 저저항 영역(314a) 및 저저항 영역(314b)은 반대의 극성의 영역인 영역(319)과 접함으로써, pn 접합이 형성된다. 이와 같은 pn 접합 영역을 본 명세서 등에서는 기생 다이오드라고 부른다. 기생 다이오드는 역류 방지, 정류 등의 기능을 가진다. 또한, 기생 다이오드는 트랜지스터를 보호하는 기능을 가진다. 기생 다이오드가 드레인(예를 들어 저저항 영역(314a) 및 저저항 영역(314b))과 소스(예를 들어 뒷면 전극(318)) 사이에 형성됨으로써, 소스와 드레인 사이에 고전압이 인가될 때의 전계 집중 등이 완화되어, 트랜지스터의 파괴 또는 열화를 억제할 수 있다.
도 20에서는 저저항 영역(314a) 및 저저항 영역(314b)에 각각 도전체(328) 등의 플러그가 전기적으로 접속되는 예를 나타내었지만, 도 21의 (A)에서는 도전체(328b)가 복수의 저저항 영역에 전기적으로 접속되는 예를 나타내었다. 도전체(32b)는 복수의 저저항 영역 각각의 적어도 일부를 덮는 형상인 것이 바람직하다. 또한, 도전체(32b)는 복수의 저저항 영역 각각의 적어도 일부와 중첩하는 것이 바람직하다.
도 20에는 트랜지스터(300)가 플레이너 구조를 가지는 D-MOSFET의 예를 나타내었지만, 도 21의 (B)에는 트랜지스터(300)가 트렌치 구조를 가지는 D-MOSFET의 예를 나타내었다. 도 21의 (A)에서 게이트로서 기능하는 도전체(316)는 저저항 영역(314a)과 저저항 영역(314b) 사이에 제공되는 트렌치 내에 형성된다. 저저항 영역(314a) 및 저저항 영역(314b)과 도전체(316) 사이에는 게이트 절연체로서 기능하는 절연체(315)가 형성된다.
도 21의 (B)에서는 저저항 영역(314a) 및 저저항 영역(314b)에 각각 도전체(328) 등의 플러그가 전기적으로 접속되는 예를 나타내었지만, 도 21의 (C)에서는 도전체(328b)가 복수의 저저항 영역에 전기적으로 접속되는 예를 나타내었다. 도전체(328b)는 복수의 저저항 영역 각각의 적어도 일부를 덮는 형상인 것이 바람직하다. 또한, 도전체(328b)는 복수의 저저항 영역 각각의 적어도 일부와 중첩되는 것이 바람직하다.
플레이너 구조와 비교하여, 트렌치 구조에서는 집적 회로의 면적은 0.5배 이하로 축소되는 것이 바람직하고, 0.4배 이하로 축소되는 것이 더 바람직하다.
도 22의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치의 구성의 일례를 나타낸 사시도이다. 도 22의 (A) 및 (B)에는 본 발명의 일 형태의 반도체 장치를 가지는 각 회로를 층(385) 및 층(585)에 제공하는 일례를 나타내었다. 층(385)으로서, 예를 들어 본 발명의 일 형태의 반도체 장치에서, Si 트랜지스터를 가지는 층을 적용할 수 있다. 층(585)은, 예를 들어 본 발명의 일 형태의 반도체 장치에서 OS 트랜지스터를 가지는 층이다. 또한, 각 회로가 층(385) 또는 층(585)에 제공된다고 하는 경우에는, 예를 들어 각각의 회로를 구성하는 소자 중 트랜지스터가 층(385) 또는 층(585)에 구성되면 좋다. 또한, 각각의 회로가 가지는 용량 소자 및 저항 소자는, 예를 들어 이들 층 사이 또는 층(585)의 위층에 제공되어도 좋다.
앞의 실시형태에서 설명한 반도체 장치(70)는 도 22의 (A) 및 (B)에 나타낸 바와 같이 층(385) 및 층(585)에 제공할 수 있다.
도 22의 (A)는 트랜지스터(140) 및 트랜지스터(150)로서, 예를 들어 실리콘을 채널 형성 영역에 가지는 트랜지스터를 사용하여 층(385)에 제공하는 일례를 나타낸 것이다. 반도체 장치(70)가 가지는 기억 소자(114), 증폭 회로(80), 및 제어 회로(99)는 각각 층(385)의 영역(900b) 및 층(585)의 영역(900a) 중 어느 쪽에 제공되어도 좋다. 기억 소자(114) 및 증폭 회로(80)는, 예를 들어 층(585)의 영역(900a)에 제공되는 것이 바람직하다.
도 22의 (B)는 트랜지스터(140) 및 트랜지스터(150)로서, 예를 들어 산화물 반도체를 채널 형성 영역에 가지는 트랜지스터를 사용하여 층(585)에 제공하는 일례를 나타낸 것이다. 반도체 장치(70)가 가지는 기억 소자(114), 증폭 회로(80), 및 제어 회로(99)는 각각 층(385)의 영역(900d) 및 층(585)의 영역(900c) 중 어느 쪽에 제공되어도 좋다. 기억 소자(114) 및 증폭 회로(80)는, 예를 들어 층(585)의 영역(900c)에 제공되는 것이 바람직하다.
또한 본 실시형태는 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 앞의 실시형태에서 설명한 OS 트랜지스터에 사용할 수 있는 금속 산화물의 구성에 대하여 설명한다.
<<금속 산화물>>
산화물(530)로서, 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 이하에서는, 본 발명에 따른 산화물(530)에 적용할 수 있는 금속 산화물에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여, 갈륨, 이트륨, 주석 등이 포함되어 있는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는, 금속 산화물이 인듐, 원소 M, 및 아연을 포함한 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석으로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 포함하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구조]
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS, 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 가지고, a-b면 방향에서 복수의 나노 결정이 연결되고, 변형을 가지는 결정 구조를 가진다. 또한 변형이란 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 오각형 및 칠각형 등의 격자 배열이 변형에 포함되는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있다는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이다.
또한 CAAC-OS는 인듐 및 산소를 포함하는 층(이하, In층)과, 원소 M, 아연, 및 산소를 포함하는 층(이하, (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 금속 산화물이라고 할 수도 있다. 따라서 CAAC-OS를 가지는 금속 산화물은 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS에서는 상이한 나노 결정 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한 인듐과 갈륨과 아연을 포함한 금속 산화물의 한 종류인 In-Ga-Zn 산화물(이하 IGZO)은 상술한 나노 결정으로 함으로써 안정적인 구조를 가지는 경우가 있다. 특히 IGZO는 대기 중에서 결정 성장하기 어려운 경향이 있기 때문에, 큰 결정(여기서는 수mm의 결정 또는 수cm의 결정)으로 형성되는 경우보다 작은 결정(예를 들어 상술한 나노 결정)으로 형성되는 경우에 구조적으로 더 안정되는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 금속 산화물이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 취하고, 각각이 상이한 특성을 가진다. 본 발명의 일 형태에 따른 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[불순물]
여기서, 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 불순물이 혼입되면, 결함 준위 또는 산소 결손이 형성되는 경우가 있다. 따라서, 산화물 반도체의 채널 형성 영역에 불순물이 혼입됨으로써, 산화물 반도체를 사용한 트랜지스터의 전기 특성이 변동되기 쉬워지고, 신뢰성이 낮아지는 경우가 있다. 또한 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성을 가지기 쉽다.
또한 상기 결함 준위에는 트랩 준위가 포함되는 경우가 있다. 금속 산화물의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
또한 산화물 반도체의 채널 형성 영역에 불순물이 존재하면, 채널 형성 영역의 결정성이 낮아지는 경우가 있고, 채널 형성 영역과 접하여 제공되는 산화물의 결정성이 낮아지는 경우가 있다. 채널 형성 영역의 결정성이 낮으면, 트랜지스터의 안정성 또는 신뢰성이 저하하는 경향이 있다. 또한 채널 형성 영역과 접하여 제공되는 산화물의 결정성이 낮으면, 계면 준위가 형성되어 트랜지스터의 안정성 또는 신뢰성이 저하하는 경우가 있다.
따라서 트랜지스터의 안정성 또는 신뢰성을 향상시키기 위해서는, 산화물 반도체의 채널 형성 영역 및 그 근방의 불순물 농도를 저감하는 것이 유효하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
구체적으로는, 상기 산화물 반도체의 채널 형성 영역 및 그 근방에서, SIMS에 의하여 얻어지는 상기 불순물의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 또는, 상기 산화물 반도체의 채널 형성 영역 및 그 근방에서, EDX를 사용한 원소 분석에 의하여 얻어지는 상기 불순물의 농도를 1.0atomic% 이하로 한다. 또한 상기 산화물 반도체로서 원소 M을 포함한 산화물을 사용하는 경우, 상기 산화물 반도체의 채널 형성 영역 및 그 근방에서, 원소 M에 대한 상기 불순물의 농도비를 0.10 미만, 바람직하게는 0.05 미만으로 한다. 여기서, 상기 농도비를 산출하는 경우에 사용하는 원소 M의 농도는, 상기 불순물의 농도를 산출한 영역과 같은 영역의 농도이어도 좋고, 상기 산화물 반도체 내의 농도이어도 좋다.
또한 불순물 농도가 저감된 금속 산화물은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 금속 산화물 내의 산소 결손에 수소가 들어간 경우, 산소 결손과 수소가 결합하여 VOH를 형성하는 경우가 있다. VOH는 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다.
따라서 수소가 많이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또한, 산화물 반도체 내의 수소는 열, 전계 등의 스트레스로 인하여 움직이기 쉽기 때문에, 산화물 반도체에 많은 수소가 포함되면 트랜지스터의 신뢰성이 저하할 우려도 있다.
즉, 금속 산화물 내의 VOH를 가능한 한 저감하여, 고순도 진성 또는 실질적으로 고순도 진성으로 하는 것이 바람직하다. 이와 같이, VOH가 충분히 저감된 산화물 반도체를 얻기 위해서는, 산화물 반도체 내의 수분, 수소 등의 불순물을 제거하는 것(탈수, 탈수소화 처리라고 기재하는 경우가 있음)과, 산화물 반도체에 산소를 공급하여 산소 결손을 보전하는 것(가산소화 처리라고 기재하는 경우가 있음)이 중요하다. VOH 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한 트랜지스터에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체의 캐리어 농도를 낮추는 경우에는, 산화물 반도체 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한, 산화물 반도체 내의 불순물로서는, 예를 들어 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
특히, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산화물 반도체 내에 산소 결손을 형성하는 경우가 있다. 산화물 반도체 내의 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성을 가지는 경우가 있다. 또한 산소 결손에 수소가 들어간 결함은 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다. 따라서 수소가 많이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다.
산소 결손에 수소가 들어간 결함(VOH)은 산화물 반도체의 도너로서 기능할 수 있다. 그러나 상기 결함을 정량적으로 평가하는 것은 어렵다. 그러므로 산화물 반도체에서는 도너 농도가 아니라 캐리어 농도로 평가되는 경우가 있다. 따라서 본 명세서 등에서는 산화물 반도체의 파라미터로서, 도너 농도 대신에 전계가 인가되지 않는 상태를 상정한 캐리어 농도를 사용하는 경우가 있다. 즉, 본 명세서 등에 기재되는 '캐리어 농도'는 '도너 농도'라고 환언할 수 있는 경우가 있다.
그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다. 수소 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한, 채널 형성 영역의 산화물 반도체의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더욱 바람직하고, 1×1013cm-3 미만인 것이 더욱 바람직하고, 1×1012cm-3 미만인 것이 더욱 바람직하다. 또한, 채널 형성 영역의 산화물 반도체의 캐리어 농도의 하한값에 대해서는 특별히 한정되지 않지만, 예를 들어 1×10-9cm-3로 할 수 있다.
본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태는 소비 전력이 낮은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
<<그 외의 반도체 재료>>
산화물(530)에 사용할 수 있는 반도체 재료는 상술한 금속 산화물에 한정되지 않는다. 산화물(530)로서, 밴드 갭을 가지는 반도체 재료(제로 갭 반도체가 아닌 반도체 재료)를 사용하여도 좋다. 예를 들어 실리콘 등의 단체 원소의 반도체, 비소화 갈륨 등의 화합물 반도체, 반도체로서 기능하는 층상 물질(원자층 물질, 2차원 재료 등이라고도 함) 등을 반도체 재료에 사용하는 것이 바람직하다. 특히, 반도체로서 기능하는 층상 물질을 반도체 재료에 사용하면 적합하다.
여기서, 본 명세서 등에서, 층상 물질이란 층상의 결정 구조를 가지는 재료군의 총칭이다. 층상의 결정 구조는 공유 결합이나 이온 결합에 의하여 형성되는 층이 반데르발스 힘과 같은 공유 결합이나 이온 결합보다 약한 결합으로 적층되어 있는 구조이다. 층상 물질은 단위층 내에서의 전기 전도성이 높고, 즉, 2차원 전기 전도성이 높다. 반도체로서 기능하고, 또한 2차원 전기 전도성이 높은 재료를 채널 형성 영역에 사용함으로써, 온 전류가 큰 트랜지스터를 제공할 수 있다.
층상 물질로서, 그래핀, 실리센, 칼코젠화물 등이 있다. 칼코젠화물은 칼코젠을 포함하는 화합물이다. 또한, 칼코젠은 16족에 속하는 원소의 총칭이며, 산소, 황, 셀레늄, 텔루륨, 폴로늄, 리버모륨이 포함된다. 또한, 칼코젠화물로서 전이 금속 칼코제나이드, 13족 칼코제나이드 등을 들 수 있다.
산화물(530)로서, 예를 들어 반도체로서 기능하는 전이 금속 칼코제나이드를 사용하는 것이 바람직하다. 산화물(530)로서 적용할 수 있는 전이 금속 칼코제나이드로서, 구체적으로는, 황화 몰리브데넘(대표적으로는 MoS2), 셀레늄화 몰리브데넘(대표적으로는 MoSe2), 몰리브데넘 텔루륨(대표적으로는 MoTe2), 황화 텅스텐(대표적으로는 WS2), 셀레늄화 텅스텐(대표적으로는 WSe2), 텅스텐 텔루륨(대표적으로는 WTe2), 황화 하프늄(대표적으로는 HfS2), 셀레늄화 하프늄(대표적으로는 HfSe2), 황화 지르코늄(대표적으로는 ZrS2), 셀레늄화 지르코늄(대표적으로는 ZrSe2) 등을 들 수 있다.
또한 본 실시형태는 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 상술한 실시형태에서 설명한 전지 제어 회로를 전자 부품으로 하는 예에 대하여, 도 23을 사용하여 설명한다.
도 23의 (A)에서는 상술한 실시형태에서 설명한 전지 제어 회로를 전자 부품으로 하는 예에 대하여 설명한다. 또한 전자 부품은 반도체 패키지 또는 IC용 패키지라고도 한다. 이 전자 부품은 단자 추출 방향이나 단자의 형상에 따라, 복수의 규격이나 명칭이 존재한다. 그러므로 본 실시형태에서는 그 일례에 대하여 설명하기로 한다.
OS 트랜지스터나 Si 트랜지스터로 구성된 회로부는 조립 공정(후공정)을 거쳐, 인쇄 기판에 탈착 가능한 복수의 부품이 합쳐짐으로써 완성된다.
후공정에 대해서는, 도 23의 (A)에 나타낸 각 공정을 거침으로써 완성시킬 수 있다. 구체적으로는 전공정에서 얻어지는 소자 기판이 완성(단계 S1)된 후, 기판의 뒷면을 연삭한다(단계 S2). 이 단계에서 기판을 박막화함으로써, 전공정에서의 기판의 휘어짐 등을 저감시키고, 부품의 소형화를 도모한다.
기판의 뒷면을 연삭하고 나서, 기판을 복수의 칩으로 분리하는 다이싱 공정을 수행한다. 그리고 분리된 칩을 각각 픽업(Pick up)하여 리드 프레임 위에 탑재하고 접합하는 다이 본딩 공정을 수행한다(단계 S3). 이 다이 본딩 공정에서의 칩과 리드 프레임의 접착은 수지에 의한 접착이나 테이프에 의한 접착 등, 제품에 따라 적합한 방법을 선택한다. 또한 다이 본딩 공정에서는, 인터포저 위에 탑재하여 접합하여도 좋다.
이어서, 리드 프레임의 리드와 칩 위의 전극을 금속 세선(와이어)으로 전기적으로 접속하는 와이어 본딩을 수행한다(단계 S4). 금속 세선에는 은선(silver line)이나 금선(gold line)을 사용할 수 있다. 또한 와이어 본딩으로서 볼 본딩(ball bonding)이나 웨지 본딩(wedge bonding)을 사용할 수 있다.
와이어 본딩된 칩에는 에폭시 수지 등으로 밀봉되는 몰딩 공정이 실시된다(단계 S5). 몰딩 공정을 수행함으로써 전자 부품의 내부가 수지로 충전(充塡)되어, 내장되는 회로부나 와이어에 대한, 기계적인 외력에 의한 대미지를 저감할 수 있고, 또한 수분이나 먼지로 인한 특성의 열화를 저감할 수 있다.
이어서 리드 프레임의 리드를 도금 처리한다. 그리고 리드를 절단 및 성형 가공한다(단계 S6). 이 도금 처리에 의하여 리드의 녹을 방지하고, 나중에 인쇄 기판에 실장할 때의 납땜을 더 확실하게 수행할 수 있다.
이어서, 패키지 표면에 인자 처리(마킹)를 실시한다(단계 S7). 그리고 최종적인 검사 공정(단계 S8)을 거쳐 PLD를 포함하는 회로부를 가지는 전자 부품이 완성된다(단계 S9).
또한, 완성된 전자 부품의 사시 모식도를 도 23의 (B)에 나타내었다. 도 23의 (B)에서는 전자 부품의 일례로서 QFP(Quad Flat Package)의 사시 모식도를 나타내었다. 도 23의 (B)에 나타낸 전자 부품(700)은 리드(701) 및 회로부(703)를 가진다. 도 23의 (B)에 나타낸 전자 부품(700)은, 예를 들어 인쇄 기판(702)에 실장된다. 이와 같은 전자 부품(700)이 복수로 조합되고, 각각이 인쇄 기판(702) 위에서 전기적으로 접속됨으로써 전기 기기의 내부에 탑재할 수 있다. 완성된 회로 기판(704)은 전기 기기 등의 내부에 제공된다.
인쇄 기판(702)에 실장되는 복수의 전자 부품 중 하나로서, 앞의 실시형태에서 설명한 전지 제어 회로를 가진 전자 부품을 들 수 있다. 또한, 다른 전자 부품으로서, 예를 들어 칩 코일, 칩인덕터 등을 들 수 있다. 또한, 앞의 실시형태에서 설명한 층(385), 층(585), 또는 층(585)에 적층되는 층에 스퍼터링법, 증착법 등을 사용하여 칩 코일, 칩인덕터 등을 형성함으로써, 회로 기판의 면적을 축소할 수 있는 경우가 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 앞의 실시형태에서 설명한 전지 제어 회로를 가지는 전자 부품을 적용할 수 있는 축전 장치 및 축전 시스템의 구성에 대하여 설명한다.
[원통형 이차 전지]
원통형 이차 전지의 예에 대하여 도 25의 (A)를 참조하여 설명한다. 원통형 이차 전지(400)는 도 25의 (A)에 나타낸 바와 같이 상면에 양극 캡(전지 뚜껑)(401)을 가지고, 측면 및 저면에 전지 캔(외장 캔)(402)을 가진다. 이들 양극 캡(401)과 전지 캔(외장 캔)(402)은 개스킷(절연 패킹)(410)에 의하여 절연되어 있다.
도 25의 (B)는 원통형 이차 전지의 단면을 모식적으로 나타낸 도면이다. 도 25의 (B)에 나타낸 원통형 이차 전지는 상면에 양극 캡(전지 뚜껑)(601)을 가지고, 측면 및 저면에 전지 캔(외장 캔)(602)을 가진다. 이들 양극 캡과 전지 캔(외장 캔)(602)은 개스킷(절연 패킹(616))에 의하여 절연되어 있다.
중공 원통형 전지 캔(602)의 안쪽에는, 띠 형상의 양극(604)과 음극(606)이 세퍼레이터(605)를 개재하여 권회된 전지 소자가 제공되어 있다. 도시하지 않았지만, 전지 소자는 센터 핀을 중심으로 권회되어 있다. 전지 캔(602)은 한쪽 끝이 닫혀 있고, 다른 쪽 끝이 열려 있다. 전지 캔(602)에는 전해액에 대하여 내부식성이 있는 니켈, 알루미늄, 타이타늄 등의 금속, 또는 이들의 합금이나, 이들과 다른 금속의 합금(예를 들어 스테인리스강 등)을 사용할 수 있다. 또한 전해액으로 인한 부식을 방지하기 위하여 니켈이나 알루미늄 등으로 전지 캔(602)을 피복하는 것이 바람직하다. 전지 캔(602)의 안쪽에서 양극, 음극, 및 세퍼레이터가 권회된 전지 소자는 대향하는 한 쌍의 절연판(608, 609) 사이에 끼워진다. 또한 전지 소자가 제공된 전지 캔(602)의 내부에는 비수전해액(도시하지 않았음)이 주입되어 있다. 비수전해액으로서는, 코인형 이차 전지에 사용하는 것과 같은 것을 사용할 수 있다.
원통형 축전지에 사용하는 양극 및 음극은 권회되기 때문에, 집전체의 양면에 활물질을 형성하는 것이 바람직하다. 양극(604)에는 양극 단자(양극 집전 리드)(603)가 접속되고, 음극(606)에는 음극 단자(음극 집전 리드)(607)가 접속된다. 양극 단자(603) 및 음극 단자(607)에는 각각 알루미늄 등의 금속 재료를 사용할 수 있다. 양극 단자(603)는 안전 밸브 기구(613)에, 음극 단자(607)는 전지 캔(602)의 바닥에 각각 저항 용접된다. 안전 밸브 기구(613)는 PTC 소자(Positive Temperature Coefficient)(611)를 통하여 양극 캡(601)에 전기적으로 접속되어 있다. 안전 밸브 기구(613)는 전지의 내압 상승이 소정의 문턱값을 초과한 경우에, 양극 캡(601)과 양극(604) 사이의 전기적인 접속을 절단하는 것이다. 또한 PTC 소자(611)는 온도가 상승한 경우에 저항이 증대되는 열감 저항 소자이며, 저항의 증대에 따라 전류량을 제한하여 이상 발열을 방지하는 것이다. PTC 소자에는 타이타늄산 바륨(BaTiO3)계 반도체 세라믹 등을 사용할 수 있다.
도 25의 (C)는 축전 시스템(415)의 일례를 나타낸 것이다. 축전 시스템(415)은 복수의 이차 전지(400)를 가진다. 각 이차 전지의 양극은 절연체(425)로 분리된 도전체(424)에 접촉하고 전기적으로 접속되어 있다. 도전체(424)는 배선(423)을 통하여 제어 회로(420)에 전기적으로 접속되어 있다. 또한 각 이차 전지의 음극은 배선(426)을 통하여 제어 회로(420)에 전기적으로 접속되어 있다. 제어 회로(420)로서는, 앞의 실시형태에서 설명한 전지 제어 회로를 사용할 수 있다.
도 25의 (D)는 축전 시스템(415)의 일례를 나타낸 것이다. 축전 시스템(415)은 복수의 이차 전지(400)를 가지고, 복수의 이차 전지(400)는 도전판(413)과 도전판(414) 사이에 끼워져 있다. 복수의 이차 전지(400)는 배선(416)에 의하여 도전판(413) 및 도전판(414)에 전기적으로 접속된다. 복수의 이차 전지(400)는 병렬 접속되어도 좋고, 직렬 접속되어도 좋고, 병렬로 접속된 후 직렬로 접속되어도 좋다. 복수의 이차 전지(400)를 가지는 축전 시스템(415)을 구성함으로써, 큰 전력을 추출할 수 있다.
복수의 이차 전지(400)가 병렬로 접속된 후, 직렬로 다시 접속되는 경우를 생각한다. 이와 같은 경우에는, 앞의 실시형태에서 설명한 전지 제어 회로에 있어서, 예를 들어 이차 전지(121)는 병렬로 접속된 복수의 이차 전지에 대응한다. 또한, 하나의 셀 밸런스 회로 등의 제어 회로가 병렬로 접속된 복수의 이차 전지에 전기적으로 접속되어도 좋다.
복수의 이차 전지(400) 사이에 온도 제어 장치를 가져도 좋다. 이차 전지(400)가 과열되었을 때에는 온도 제어 장치에 의하여 냉각하고, 이차 전지(400)가 지나치게 냉각되었을 때에는 온도 제어 장치에 의하여 가열할 수 있다. 그러므로 축전 시스템(415)의 성능이 외기 온도의 영향을 받기 어려워진다.
또한, 도 25의 (D)에서 축전 시스템(415)은 제어 회로(420)에 배선(421) 및 배선(422)을 통하여 전기적으로 접속되어 있다. 제어 회로(420)로서는, 앞의 실시형태에서 설명한 전지 제어 회로를 사용할 수 있다. 배선(421)은 도전판(413)을 통하여 복수의 이차 전지(400)의 양극에 전기적으로 접속되고, 배선(422)은 도전판(414)을 통하여 복수의 이차 전지(400)의 음극에 전기적으로 접속된다.
[이차 전지 팩]
다음으로 본 발명의 일 형태의 축전 시스템의 예에 대하여, 도 26을 사용하여 설명한다.
도 26의 (A)는 이차 전지 팩(533)의 외관을 나타낸 도면이다. 도 26의 (B)는 이차 전지 팩(533)의 구성을 설명하는 도면이다. 이차 전지 팩(533)은 회로 기판(501)과 이차 전지(513)를 가진다. 이차 전지(513)에는 라벨(509)이 부착되어 있다. 회로 기판(501)은 실(seal)(515)에 의하여 고정되어 있다. 또한, 이차 전지 팩(533)은 안테나(517)를 가진다.
회로 기판(501)은 제어 회로(590)를 가진다. 제어 회로(590)로서는, 앞의 실시형태에서 설명한 전지 제어 회로를 사용할 수 있다. 예를 들어, 도 26의 (B)에 나타낸 바와 같이, 회로 기판(501) 위에 제어 회로(590)를 가진다. 또한, 회로 기판(501)은 단자(523)에 전기적으로 접속되어 있다. 또한, 회로 기판(501)은 안테나(517), 이차 전지(513)의 양극 리드 및 음극 리드 중 한쪽(551), 그리고 양극 리드 및 음극 리드 중 다른 쪽(553)에 전기적으로 접속된다.
또는, 도 26의 (C)에 나타낸 바와 같이, 회로 기판(501) 위에 제공되는 회로 시스템(590a) 및 단자(523)를 통하여 회로 기판(501)에 전기적으로 접속되는 회로 시스템(590b)을 가져도 좋다. 예를 들어 본 발명의 일 형태의 제어 회로의 일부가 회로 시스템(590a)에 제공되고, 다른 일부가 회로 시스템(590b)에 제공된다.
또한 안테나(517)는 코일 형상에 한정되지 않고, 예를 들어 선형, 판형이어도 좋다. 또한 평면 안테나, 개구면 안테나, 진행파 안테나, EH 안테나, 자기장 안테나, 유전체 안테나 등의 안테나를 사용하여도 좋다. 또는 안테나(914)는 평판 형상의 도체이어도 좋다. 이 평판 형상의 도체는 전계 결합용 도체 중 하나로서 기능할 수 있다. 즉 콘덴서가 가지는 2개의 도체 중 하나의 도체로서 안테나(914)를 기능시켜도 좋다. 이에 의하여, 전자기장, 자기장뿐만 아니라 전계에 의한 전력의 송수신도 가능하게 된다.
이차 전지 팩(533)은 안테나(517)와 이차 전지(513) 사이에 층(519)을 가진다. 층(519)은, 예를 들어 이차 전지(513)에 의한 전자기장을 차폐할 수 있는 기능을 가진다. 층(519)으로서는 예를 들어 자성체를 사용할 수 있다.
이차 전지(513)는, 예를 들어 세퍼레이터를 끼워 음극과 양극이 중첩되어 적층되고, 상기 적층 시트가 권회된 것이다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태인 축전 시스템을, 차량에 탑재하는 예를 나타낸다. 차량으로서는 예를 들어 자동차, 이륜차, 자전거 등을 들 수 있다.
축전 시스템을 차량에 탑재하면 하이브리드 자동차(HEV), 전기 자동차(EV), 또는 플러그인 하이브리드 자동차(PHEV) 등의 차세대 클린 에너지 자동차를 실현할 수 있다.
도 27에 있어서, 본 발명의 일 형태인 축전 시스템을 사용한 차량을 예시하였다. 도 27의 (A)에 나타낸 자동차(8400)는 주행을 위한 동력원으로서 전기 모터를 사용하는 전기 자동차이다. 또는 주행을 위한 동력원으로서 전기 모터와 엔진을 적절히 선택하여 사용할 수 있는 하이브리드 자동차이다. 본 발명의 일 형태를 사용함으로써, 항속 거리가 긴 차량을 실현할 수 있다. 자동차(8400)는 축전 시스템을 가진다. 축전 시스템은 전기 모터(8406)를 구동시킬 뿐만 아니라 헤드라이트(8401)나 실내등(도시하지 않았음) 등의 발광 장치에 전력을 공급할 수 있다.
또한 축전 시스템은 자동차(8400)가 가지는 속도계, 회전 속도계 등의 표시 장치에 전력을 공급할 수 있다. 또한 축전 시스템은 자동차(8400)가 가지는 내비게이션 시스템 등에 전력을 공급할 수 있다.
도 27의 (B)에 나타낸 자동차(8500)는 자동차(8500)가 가지는 축전 시스템(8024)에 플러그인 방식이나 비접촉 급전 방식 등에 의하여 외부의 충전 설비로부터 전력 공급되어 충전할 수 있다. 도 27의 (B)에 지상 설치형 충전 장치(8021)로부터 자동차(8500)에 탑재된 축전 시스템(8024)을 케이블(8022)을 통하여 충전하고 있는 상태를 나타내었다. 충전에서는 충전 방법이나 커넥터의 규격 등을 CHAdeMO(등록 상표)나 콤보 등의 소정의 방식으로 적절히 수행하면 좋다. 충전 장치(8021)는 상용 시설에 설치된 충전 스테이션이어도 좋고, 또한 일반 주택의 전원이어도 좋다. 예를 들어 플러그인 기술을 이용하여, 외부로부터의 전력 공급에 의하여 자동차(8500)에 탑재된 축전 시스템(8024)을 충전할 수 있다. 충전은 ACDC 컨버터 등의 변환 장치를 통하여 교류 전력을 직류 전력으로 변환하여 수행할 수 있다.
또한 도시하지 않았지만, 수전 장치를 차량에 탑재하고 지상의 송전 장치로부터 전력을 비접촉으로 공급하여 충전할 수도 있다. 이 비접촉 급전 방식의 경우에는 도로나 외벽에 송전 장치를 조합함으로써 정차 시뿐만 아니라 주행 중에도 충전할 수 있다. 또한 이 비접촉 급전 방식을 이용하여 차량들 사이에서 전력을 송수신하여도 좋다. 또한 차량의 외장부에 태양 전지를 제공하여 정차 시나 주행 중에 축전 시스템의 충전을 하여도 좋다. 이와 같은 비접촉 전력 공급에는 전자기 유도 방식이나 자기장 공명 방식을 사용할 수 있다.
또한, 도 27의 (C)는 본 발명의 일 형태의 축전 시스템을 사용한 이륜차의 일례이다. 도 27의 (C)에 나타낸 스쿠터(8600)는 축전 시스템(8602), 사이드 미러(8601), 방향 지시등(8603)을 가진다. 축전 시스템(8602)은 방향 지시등(8603)에 전기를 공급할 수 있다.
또한, 도 27의 (C)에 나타낸 스쿠터(8600)는 좌석 아래 수납 공간(8604)에 축전 시스템(8602)을 수납할 수 있다. 축전 시스템(8602)은 좌석 아래 수납 공간(8604)이 소형이어도 좌석 아래 수납 공간(8604)에 수납할 수 있다.
또한, 도 28의 (A)는 본 발명의 일 형태의 축전 시스템을 사용한 전동 자전거의 일례이다. 도 28의 (A)에 나타낸 전동 자전거(8700)에 본 발명의 일 형태의 축전 시스템을 적용할 수 있다. 본 발명의 일 형태의 축전 시스템은, 예를 들어 복수의 축전지와, 보호 회로와, 신경망을 가진다.
전기 자전거(8700)는 축전 시스템(8702)을 포함한다. 축전 시스템(8702)은 운전자를 보조하는 모터에 전기를 공급할 수 있다. 또한, 축전 시스템(8702)은 들고 다닐 수 있으며, 도 28의 (B)에는 자전거로부터 분리된 상태를 나타내었다. 또한, 축전 시스템(8702)에는 본 발명의 일 형태의 축전 시스템이 가지는 축전지(8701)가 복수 내장되어 있으며, 그 배터리 잔량 등을 표시부(8703)에 표시할 수 있도록 하고 있다. 또한 축전 시스템(8702)은 본 발명의 일 형태의 제어 회로(8704)를 가진다. 제어 회로(8704)는 축전지(8701)의 양극 및 음극에 전기적으로 접속되어 있다. 제어 회로(8704)로서는, 앞의 실시형태에서 설명한 전지 제어 회로를 사용할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태의 전지 제어 회로가 탑재되는 시스템의 일례에 대하여 설명한다.
도 29의 (A)는 플렉시블 필름인 가요성 기판(811) 위에 형성된 반도체 장치(810)를 원통형 이차 전지(815)에 실장한 전지 제어 시스템의 개념도이다.
반도체 장치(810)로서, 예를 들어 앞의 실시형태에서 설명한 반도체 장치를 적용할 수 있다. 또는 반도체 장치(810)로서, 예를 들어 앞의 실시형태에서 설명한 반도체 장치의 일부의 구성, 예를 들어 층(585)에 제공되는 구성을 적용하여도 좋다.
본 발명의 일 형태의 전지 제어 시스템은 적어도 원통형 이차 전지(815)와, 반도체 장치(810)와, 스위치를 가진다.
원통형 이차 전지(815)는, 상면에 제 1 단자(812)를 가지고, 저면에 제 2 단자(813)를 가진다. 원통형 이차 전지의 제 1 단자(812)에 접속되고, 원통형 이차 전지(815)로부터 출력되는 전력을 전송(傳送)하는 제 1 전송로는 전극(818)을 통하여 충전 제어 회로의 단자에 전기적으로 접속된다. 또한, 원통형 이차 전지의 제 2 단자(813)에 접속되는 제 2 전송로는 전극(819)을 통하여 제 2 전송로를 차단하는 스위치와 접속되어 있다.
도 29의 (A)에서는, 제 2 전송로를 차단하는 스위치(차단용 스위치라고도 부름)가 2개 제공되어 있고, 다이오드도 각각 접속되어 있고, 과방전, 과충전, 또는 과전류를 방지하기 위한 보호 회로로서 기능한다. 스위치는 도통 및 차단 동작을 제어하며, 공급 및 차단을 전환하는 전환 수단이라고도 할 수 있다. 가요성 기판(811) 위에 형성된 제 2 전송로의 다른 쪽의 단자인 제 3 단자(814)는 충전기(816)나 모바일 기기(817)에 접속되어 있다.
반도체 장치(810)를 가요성 기판(811) 위에 형성하는 제작 방법으로서는 반도체 기판 위에 형성한 후, 박리 방법을 사용하여 박리 후에 가요성 기판(811) 위에 고정하는 방법을 사용한다. 박리 방법에서는 공지의 기술을 사용할 수 있다. 또한, 반도체 기판 위에 형성한 후에 뒷면을 연마한 후, 가요성 기판(811) 위에 고정하는 방법으로 하여도 좋다. 또한, 레이저 광을 사용하여 부분적으로 잘라내는, 소위 레이저 커팅 후, 가요성 기판(811) 위에 고정하는 방법으로 하여도 좋다. 또한, 반도체 장치(810)를 가요성 기판(811) 위에 직접 형성하는 방법으로 하여도 좋다. 또한, 유리 기판 위에 형성한 반도체 장치(810)를 박리 방법을 사용하여 박리한 후에 가요성 기판(811) 위에 고정하는 방법을 사용한다.
본 실시형태에서는, 이들 다이오드나 스위치도 가요성 기판(811) 위에 형성 또는 실장하는 예를 나타내었지만, 이 구성에 특별히 한정되지 않는다.
반도체 장치(810)가 마이크로 단락 등의 이상을 검지한 경우에는, 제 2 전송로를 차단하는 스위치의 게이트에 신호를 입력함으로써 제 2 전송로를 차단할 수 있다. 제 2 전송로를 차단하면, 충전기(816)로부터의 전류 공급의 정지, 또는 모바일 기기(817)로의 전류 공급의 정지를 수행할 수 있다. 또한, 제 2 전송로를 차단하는 스위치의 게이트에 인가하는 신호 전압을 메모리 회로(산화물 반도체를 사용한 트랜지스터를 포함함)로 유지함으로써, 차단을 장시간 유지할 수 있다. 따라서 안전성이 높은 충전 제어 시스템으로 할 수 있다.
또한, 도 29의 (B)는 원통형 이차 전지(815)와 가요성 기판(811)을 접합하기 직전의 상태를 나타낸 공정도이며, 가요성 기판(811)의 접촉면 측을 나타낸 것이다. 도 29의 (B)에 나타낸 바와 같이 가요성 기판(811)의 접촉면에 원통형 이차 전지(815)의 몸통 부분을 대어 굴림으로써, 몸통 부분의 원둘레 방향으로 가요성 기판(811)을 감아 접착한다. 또한, 가요성 기판(811)에는 Y 방향으로 전극(818)과 전극(819)을 배열한 배치로 하였지만 특별히 한정되지 않고, 한쪽이 X 방향으로 어긋나도 좋다. 또한, 굴린 후의 도면이 도 29의 (C)이다.
원통형 이차 전지(815)의 몸통 부분의 외주면을 덮도록 외장 필름이 장착되어 있다. 이 외장 필름은, 이차 전지 내부의 구조를 밀봉하기 위한 금속 캔을 보호하고, 금속 캔과의 절연성을 도모하기 위하여 사용된다.
외장 필름을 사용하지 않고, 원통형 이차 전지(815)의 외표면(단자 부분을 제외함)이 금속면인 경우에는, 전극(818)과의 사이, 전극(819)과의 사이에 절연 시트를 끼우는 것이 바람직하다. 전극(818) 또는 전극(819)은 도전성 금속박이나 도전성 재료로 이루어지는 도전성 테이프나 리드선이고, 납땜이나 와이어 본딩법 등의 공지의 방법에 의하여 원통형 이차 전지(815)의 단자와 접속된다. 또한, 전극(818) 또는 전극(819)은 납땜이나 와이어 본딩법에 의하여 충전 제어 회로의 단자와 접속된다.
도 29의 (A)에 나타낸 바와 같이, 원통형 이차 전지(815)로부터 모바일 기기(817)에 전력을 공급하는 경우, 원통형 이차 전지(815)는 방전 상태가 되고, 제 1 단자(812) 및 제 2 단자(813)에서의 전압이나 전류 등의 거동을 반도체 장치(810)로 감시하고, 이상을 검지한 경우에는, 제 2 전송로를 차단하여 방전을 정지시킨다.
모바일 기기(817)는 이차 전지 이외의 구성을 가리키고, 모바일 기기(817)에서의 전원이 원통형 이차 전지(815)이다. 또한, 모바일 기기(817)는 휴대하여 들고 다닐 수 있는 전자 기기이다.
또한, 원통형 이차 전지(815)에 충전기(816)로부터 전력을 공급받아 충전하는 경우, 원통형 이차 전지(815)는 충전 상태가 되고, 제 1 단자(812) 및 제 2 단자(813)에서의 전압이나 전류 등의 거동을 반도체 장치(810)로 감시하고, 이상을 검지한 경우에는 제 2 전송로를 차단하여 충전을 정지한다.
충전기(816)는, 외부 전원과 접속되는 어댑터를 가지는 기기나, 무선 신호를 사용하여 전력 전송을 수행하는 기기를 가리킨다. 또한, 충전기(816)가 모바일 기기(817)에 내장되어 있는 경우도 있다.
도 29에서는 원통형 이차 전지의 예를 나타내었지만, 다른 예로서 플렉시블한 필름인 가요성 기판(910) 위에 형성된 반도체 장치(964)를 편평 형상의 이차 전지(963)에 실장하는 예를 도 30에 나타낸다.
반도체 장치(964)는 가요성 기판(910) 위에 형성 또는 고정되어 있다. 반도체 장치(964)는 마이크로 단락 등의 이상을 검출한다. 또한, 과충전, 과방전, 및 과전류로부터 이차 전지(963)를 보호하는 보호 회로로서의 기능을 가져도 좋다.
반도체 장치(964)로서, 예를 들어 앞의 실시형태에서 설명한 반도체 장치를 적용할 수 있다. 또는 반도체 장치(810)로서, 예를 들어 앞의 실시형태에서 설명한 반도체 장치의 일부의 구성, 예를 들어 층(585)에 제공되는 구성을 적용하여도 좋다.
또한, 반도체 장치(964)에 더하여 안테나, 수신 회로, 및 정류 회로를 제공하여도 좋다. 안테나를 사용하여 이차 전지(963)에 비접촉으로 충전을 수행할 수도 있다. 안테나는 코일 형상에 한정되지 않고, 예를 들어 선 형상, 판 형상이어도 좋다. 또한 평면 안테나, 개구면 안테나, 진행파 안테나, EH 안테나, 자기장 안테나, 유전체 안테나 등의 안테나를 사용하여도 좋다. 안테나는 예를 들어 외부 기기와의 데이터 통신을 할 수 있는 기능을 가진다. 안테나를 통한 전지 팩과 다른 기기 간의 통신 방식으로서는 NFC 등, 전지 팩과 다른 기기 간에서 사용할 수 있는 응답 방식 등을 적용할 수 있다.
도 30의 (B)에 나타낸 바와 같이, 접속 단자(911)는 반도체 장치(964)를 통하여 이차 전지(963)가 가지는 단자(951) 및 단자(952)에 전기적으로 접속된다. 또한 접속 단자(911)를 복수 제공하여, 복수의 접속 단자(911)의 각각을 제어 신호 입력 단자, 전원 단자 등으로 하여도 좋다.
전지 팩은 반도체 장치(964)와 이차 전지(963) 사이에 절연 시트층(916)을 가진다. 절연 시트층(916)은, 예를 들어 이차 전지(963)에 의한 단락을 방지할 수 있는 기능을 가진다. 절연 시트층(916)으로서는 예를 들어 유기 수지 필름이나 접착 시트를 사용할 수 있다.
도 30의 (A)에서는, 하우징 표면에 절연 시트층(916)을 제공하고, 반도체 장치(964)가 제공되어 있는 면을 내측으로 하여 가요성 기판을 고정하는 예를 나타내었지만, 특별히 한정되지 않고, 충전 제어 회로가 형성되어 있는 면을 외측으로 하여 단자(951)나 단자(952)와 접속하여도 좋다. 다만 이 경우에는 접속 부분이 노출되기 때문에, 정전 파괴 또는 단락의 위험이 있어, 주의하여 조합하여야 한다.
위에서는 가요성 기판에 반도체 장치(964)를 제공하는 예를 나타내었지만, 특별히 한정되지 않고, 동일 기판 위에 보호 회로, 차단용 스위치, 안테나, 센서 등을 제공하여도 좋다. 반도체 장치(964)는 가요성 기판에 형성되어 있고, 굴곡시킬 수 있고, 또한 이차 전지의 마이크로 단락 등의 이상을 검지할 수 있다. 또한, 본 발명의 일 형태의 반도체 장치는 이차 전지의 측면에 제공할 수 있고, 공간 절약 및 사용 부품 개수의 삭감을 실현할 수 있다.
본 발명의 일 형태의 전지 제어 회로를 가진 전자 기기의 예에 대하여 도 31을 사용하여 설명을 한다.
로봇 청소기(7000)는 이차 전지, 상면에 배치된 디스플레이, 측면에 배치된 복수의 카메라, 브러시, 조작 버튼, 각종 센서 등을 가진다. 도시하지 않았지만, 로봇 청소기(7000)에는, 타이어, 흡입구 등이 제공되어 있다. 로봇 청소기(7000)는 자율적으로 주행하고, 먼지를 검지하고, 하면에 제공된 흡입구로부터 먼지를 흡인할 수 있다. 로봇 청소기(7000)의 이차 전지에 전기적으로 접속되는 본 발명의 일 형태의 전지 제어 회로를 탑재한 반도체 장치를 적용함으로써, 사용 부품 개수를 삭감할 수 있고, 또한 이차 전지의 마이크로 단락 등의 이상을 검지할 수 있다.
로봇 청소기(7000)는 이차 전지, 조도 센서, 마이크로폰, 카메라, 스피커, 디스플레이, 각종 센서(적외선 센서, 초음파 센서, 가속도 센서, 피에조 센서, 광 센서, 자이로 센서 등), 및 이동 기구 등을 가진다. 로봇 청소기(7000)의 이차 전지에 본 발명의 일 형태의 전지 제어 회로를 탑재한 반도체 장치를 적용함으로써, 이차 전지의 제어 및 보호 등을 수행할 수 있다.
마이크로폰은 사용자의 음성 및 환경 소리 등의 음향 신호를 검지하는 기능을 가진다. 또한 스피커는 음성 및 경고음 등의 오디오 신호를 출력하는 기능을 가진다. 로봇 청소기(7000)는 마이크로폰을 통하여 입력된 오디오 신호를 해석하여, 필요한 오디오 신호를 스피커로부터 발할 수 있다. 로봇 청소기(7000)는 마이크로폰 및 스피커를 사용하여 사용자와 의사소통을 할 수 있다.
카메라는 로봇 청소기(7000)의 주위를 촬상하는 기능을 가진다. 또한, 로봇 청소기(7000)는 이동 기구를 사용하여 이동하는 기능을 가진다. 로봇 청소기(7000)는 카메라를 사용하여 주위의 화상을 촬상하고, 화상을 해석하여 이동할 때의 장애물의 유무 등을 검지할 수 있다.
비행체(7120)는 프로펠러, 카메라, 및 이차 전지 등을 가지고, 자율적으로 비행하는 기능을 가진다.
또한, 비행체(7120)의 이차 전지에 본 발명의 일 형태의 전지 제어 회로를 탑재한 반도체 장치를 적용함으로써, 경량화에 더하여 이차 전지의 제어 및 보호 등을 수행할 수 있다.
전기 자동차(7160)는 이동체의 일례이다. 전기 자동차(7160)는 이차 전지, 타이어, 브레이크, 조타 장치, 카메라 등을 가진다. 전기 자동차(7160)의 이차 전지에 접속되는 본 발명의 일 형태의 전지 제어 회로를 탑재한 반도체 장치를 적용함으로써, 사용 부품 개수를 삭감할 수 있고, 또한 이차 전지의 마이크로 단락 등의 이상을 검지할 수 있다.
또한 위에서는 이동체의 일례로서 전기 자동차에 대하여 설명하였지만, 이동체는 전기 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등을 들 수도 있고, 이들 이동체의 이차 전지에 전기적으로 접속되는 본 발명의 일 형태의 전지 제어 회로를 탑재한 반도체 장치를 적용함으로써, 사용 부품 개수를 삭감할 수 있고, 또한 이차 전지의 마이크로 단락 등의 이상을 검지할 수 있다.
반도체 장치(810)를 가진 원통형 이차 전지 및/또는 반도체 장치(964)를 가진 전지 팩은 스마트폰(7210), PC(7220)(퍼스널 컴퓨터), 게임기(7240) 등에 제공할 수 있다. 또한, 원통형 이차 전지에 접착된 반도체 장치(810)는 도 29에 나타낸 반도체 장치(810)에 상당한다. 또한, 전지 팩에 접착된 반도체 장치(964)는 도 30에 나타낸 반도체 장치(964)에 상당한다.
스마트폰(7210)은 휴대 정보 단말기의 일례이다. 스마트폰(7210)은 마이크로폰, 카메라, 스피커, 각종 센서, 및 표시부를 가진다. 전지 제어 회로를 탑재한 반도체 장치에 의하여 이들 주변 기기가 제어된다. 스마트폰(7210)의 이차 전지에 전기적으로 접속되는 본 발명의 일 형태의 전지 제어 회로를 탑재한 반도체 장치를 적용함으로써, 사용 부품 개수를 삭감할 수 있고, 또한 이차 전지의 제어 및 보호 등을 수행할 수 있어 안전성을 높일 수 있다.
PC(7220)는 노트북형 PC의 예이다. 노트북형 PC의 이차 전지에 전기적으로 접속되는 본 발명의 일 형태의 전지 제어 회로를 탑재한 반도체 장치를 적용함으로써, 사용 부품 개수를 삭감할 수 있고, 또한 이차 전지의 제어 및 보호 등을 수행할 수 있어 안전성을 높일 수 있다.
게임기(7240)는 휴대용 게임기의 일례이다. 게임기(7260)는 가정용 거치형 게임기의 일례이다. 게임기(7260)에는 무선 또는 유선으로 컨트롤러(7262)가 접속되어 있다. 컨트롤러(7262)에 본 발명의 일 형태의 전지 제어 회로를 탑재한 반도체 장치를 적용함으로써, 사용 부품 개수를 삭감할 수 있고, 또한 이차 전지의 제어 및 보호 등을 수행할 수 있어 안전성을 높일 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
실시형태 7에서는, 플렉시블한 필름인 가요성 기판 위에 형성된 반도체 장치를 원통형 이차 전지에 실장한 예에 대하여 설명하였지만, 본 실시형태에서는 다른 일례로서 외장체 내부에 반도체 장치와 전지층을 적층하는 예에 대하여 설명한다. 또한, 도 32에 있어서, 도 26과 동일한 부분에는 같은 부호를 사용하여 설명한다.
도 32에 나타낸 바와 같이 이차 전지 팩(533)은 각형 외장체를 사용하여 이차 전지(513)가 봉입되어 있다. 또한, 각형 외장체에는 라벨(509)이 접착되어 있다.
복수의 전지층(614)이 적층되어 있고, 이들 중 하나의 전지층(614)이 회로층(615)과 적층되고, 이들이 모두 외장체에 봉입되어 있다. 또한, 각형 외장체 내에는 전해액을 봉입하여도 좋고, 폴리머겔 전해질을 사용하여도 좋다.
회로층(615)은 전지 제어 회로, 전지 보호 회로 등을 포함하고, 이들 회로는 OS 트랜지스터 등으로 구성되어 있고, 박막화되어 있기 때문에, 전지층(614)과 적층할 수 있다. 예를 들어 회로층(615)은 전지층(614)의 이상을 검지한 경우에는, 층마다 전류 공급을 차단할 수도 있다. 따라서, 하나의 층에서 이상(예를 들어 단락)이 발생되어도, 그 하나의 층만을 차단하고 다른 층은 계속 사용할 수도 있다.
전지층(614)은 양극, 세퍼레이터, 고체 전해질, 또는 음극으로부터 선택되는 적어도 하나 또는 복수의 적층체를 가리킨다. 또한, 양극 또는 음극은 집전체에 활물질을 형성한 것이다.
전지층(614)은 고체 전해질을 사용하는 경우, 세퍼레이터나 스페이서의 설치가 불필요하다. 또한 전지 전체를 고체화할 수 있기 때문에, 누액될 우려가 없어져 안전성이 비약적으로 향상된다.
도 32에 나타낸 이차 전지 팩(533)은 오프 전류가 작은 OS 트랜지스터 전지 제어 회로, 전지 보호 회로 등을 내장하기 때문에, 마이크로 단락 검출 등의 이상 검지가 가능하다. 회로층(615)은 전지 제어 회로, 전지 보호 회로 등을 포함하고, 이들 회로는 OS 트랜지스터 등으로 구성되어 있고, 박막화 및 경량화되어 있기 때문에, 전지 유닛의 디자인성 향상이나, 주변 회로의 소형화를 할 수 있다.
또한, 도 32에 나타낸 이차 전지 팩(533)은 보호 회로 등을 내장하기 때문에, 보호 회로를 위한 인쇄 기판을 불필요한 것으로 할 수 있다.
또한, 본 실시형태는 다른 실시형태와 자유로이 조합할 수 있다.
(실시예 1)
본 실시예에서는 본 발명의 일 형태의 증폭 회로의 특성을 평가하였다.
도 3에 나타낸 증폭 회로(80)의 구성을 적용한 증폭 회로를 24개 제작하고, 각각의 특성을 평가하였다. 상기 증폭 회로를 구성하는 트랜지스터로서, 채널 형성 영역에 인듐, 갈륨, 및 아연을 포함하는 산화물을 가지고, 채널 길이가 360nm 정도인 트랜지스터를 사용하였다. 증폭 회로(80)에 포함되는 증폭 회로(11a, 11b, 및 11c)에는 도 2의 (A)에 나타낸 증폭 회로(11)의 구성을 사용하였다.
특성의 평가에 있어서, 단자(VREF1) 및 단자(VREF2)에 1.25V를 인가하고, 단자(VBCS)에 2.5V를 인가하고, 단자(VBG)에 -1V를 인가하고, 단자(VDD)에 2.5V를 인가하고, 단자(VSS)에 0V를 인가하였다. 단자(BIAS1)에는 트랜지스터(34)의 바이어스 전류값이 100nA가 되는 전압을 인가하였다. 또한, 단자(SET1), 단자(SET2), 및 단자(SETB2)에 인가하는 고전위 신호를 4.5V로, 저전위 신호를 0.0V로 하였다.
증폭 회로(80)로의 입력으로서, 단자(INP1)에 1V를 인가하였다. 단자(INM1)에 0.0V 내지 2.0V의 범위에서 스위프하는 전압을 인가하고, 단자(53)가 기준 전압 1.5V가 되었을 때의 단자(INM1)의 전압에 대하여 24개의 증폭 회로 각각에서 조사하였다.
단자(INM1)에 인가하는 전압이 0V로부터 2.0V로 스위프될 때, 단자(53)가 1.5V가 되었을 때의 단자(INM1)의 전압은 평균값이 1.501V, 표준 편차는 0.000449V, 최댓값과 최솟값의 차는 0.00807V이었다.
단자(INM1)에 인가하는 전압이 2.0V로부터 0V로 스위프될 때, 단자(53)가 1.5V가 되었을 때의 단자(INM1)의 전압은 평균값이 1.500V, 표준 편차는 0.000418V, 최댓값과 최솟값의 차는 0.00901V이었다.
도 3에 나타낸 증폭 회로(80)에서는, 단자(VREF1)나 단자(VREF2)를 통하여 초기화 전위가 인가되었다. 다음으로, 초기화 전위가 인가되지 않는 구성의 증폭 회로에 대하여 평가하였다. 구체적으로는, 도 17의 (A)에 나타낸 증폭 회로(80z)의 구성을 적용한 증폭 회로를 25개 제작하고, 각각의 특성을 평가하였다. 본 실시예에서는 증폭 회로(11x)를 14단 접속한 후, 증폭 회로(11y)를 접속한 구성에 대하여 평가하였다.
단자(BIAS1)에는 증폭 회로(11x)의 바이어스 전류값이 100nA가 되는 전압을 인가하였다. 단자(VDD)에는 3.3V를 인가하고, 단자(VBG)에는 1V를 인가하고, 단자(VSS)에는 0V를 인가하고, 단자(EN)에는 0V를 인가하였다.
증폭 회로(80z)로의 입력으로서, 단자(INPz)에는 1.5V를 인가하고, 단자(INMz)에는 0.0V로부터 3.0V의 범위에서 스위프하는 전압을 공급하고, 출력 단자(53z)의 전위가 기준 전압 1.5V가 되었을 때의 단자(INMz)의 전압에 대하여 25개의 증폭 회로 각각에서 조사하였다.
단자(INMz)에 공급하는 전압이 0V로부터 3.0V로 스위프될 때, 출력 단자(53z)가 1.5V가 되었을 때의 단자(INMz)의 전압은 평균값이 1.513V, 표준 편차는 0.004976V, 최댓값과 최솟값의 차는 0.15304V이었다.
단자(INMz)에 공급하는 전압이 3.0V로부터 0V로 스위프될 때, 출력 단자(53z)가 1.5V가 되었을 때의 단자(INMz)의 전압은 평균값이 1.512V, 표준 편차는 0.004994V, 최댓값과 최솟값의 차는 0.154V이었다.
초기화 전위를 공급함으로써, 증폭 회로의 출력값의 편차를 저감할 수 있었다.
BIAS1: 단자, C11: 용량 소자, IN2: 단자, INM1: 단자, INP1: 단자, M1: 트랜지스터, M2: 트랜지스터, M3: 트랜지스터, N11: 노드, N12: 노드, N13: 노드, ND1: 노드, ND2: 노드, ND3: 노드, ND4: 노드, ND5: 노드, ND6: 노드, ND7: 노드, ND8: 노드, R1: 풀업 저항, SET1: 단자, SET2: 단자, SETB1: 단자, SETB2: 단자, VB1_IN: 배선, VB2_IN: 배선, VC1: 단자, VREF1: 단자, VREF2: 단자, X1: 인버터, 11: 증폭 회로, 11a: 증폭 회로, 11b: 증폭 회로, 11c: 증폭 회로, 11x: 증폭 회로, 11y: 증폭 회로, 12: 차단용 스위치, 13: 충전 검출 회로, 15: 회로, 21: 단자, 21a: 단자, 21b: 단자, 21c: 단자, 21z: 입력 단자, 22: 단자, 22a: 단자, 22b: 단자, 22c: 단자, 22z: 입력 단자, 23a: 트랜지스터, 23b: 트랜지스터, 23c: 트랜지스터, 24a: 트랜지스터, 24b: 트랜지스터, 24c: 트랜지스터, 30a: 회로, 30b: 회로, 30c: 회로, 31: 트랜지스터, 31_1: 트랜지스터, 31_2: 트랜지스터, 32: 트랜지스터, 32_1: 트랜지스터, 32_2: 트랜지스터, 32b: 도전체, 34: 트랜지스터, 34_1: 트랜지스터, 34_2: 트랜지스터, 41: 용량 소자, 42: 용량 소자, 45: 트랜지스터, 51: 단자, 51a: 단자, 51b: 단자, 51c: 단자, 51w: 입력 단자, 51z: 출력 단자, 52: 단자, 52a: 단자, 52b: 단자, 52c: 단자, 52w: 입력 단자, 52z: 출력 단자, 53: 단자, 53z: 출력 단자, 61: 용량 소자, 65a: 용량 소자, 65b: 용량 소자, 66a: 용량 소자, 66b: 용량 소자, 68: 회로, 69: 회로, 70: 반도체 장치, 71: 증폭 회로, 72: 트랜지스터, 73: 트랜지스터, 74: 트랜지스터, 75: 트랜지스터, 76a: 트랜지스터, 76b: 트랜지스터, 76c: 트랜지스터, 76d: 트랜지스터, 77: 트랜지스터, 78: 트랜지스터, 79: 트랜지스터, 80: 증폭 회로, 80z: 증폭 회로, 81: 트랜지스터, 82: 트랜지스터, 83: 트랜지스터, 83a: 트랜지스터, 83a_1: 트랜지스터, 83a_2: 트랜지스터, 83b: 트랜지스터, 83b_1: 트랜지스터, 83b_2: 트랜지스터, 84: 트랜지스터, 84a: 트랜지스터, 84b: 트랜지스터, 87a: 용량 소자, 87b: 용량 소자, 89: 저항 소자, 90: 선택 회로, 91: 트랜지스터, 92: 트랜지스터, 93: 트랜지스터, 94: 트랜지스터, 99: 제어 회로, 100: 축전 시스템, 114: 기억 소자, 121: 이차 전지, 140: 트랜지스터, 150: 트랜지스터, 161: 용량 소자, 162: 트랜지스터, 211: 트랜지스터, 212: 트랜지스터, 213: 트랜지스터, 214: 트랜지스터, 215: 트랜지스터, 250: 콤퍼레이터, 300: 트랜지스터, 311: 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 317: 저저항 영역, 318: 뒷면 전극, 319: 영역, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 328b: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 360: 절연체, 362: 절연체, 364: 절연체, 366: 도전체, 370: 절연체, 372: 절연체, 374: 절연체, 376: 도전체, 380: 절연체, 382: 절연체, 384: 절연체, 385: 층, 386: 도전체, 400: 이차 전지, 401: 양극 캡, 402: 전지 캔, 413: 도전판, 414: 도전판, 415: 축전 시스템, 416: 배선, 420: 제어 회로, 421: 배선, 422: 배선, 423: 배선, 424: 도전체, 425: 절연체, 426: 배선, 500: 트랜지스터, 501: 회로 기판, 503: 도전체, 503a: 도전체, 503b: 도전체, 505: 도전체, 505a: 도전체, 505b: 도전체, 509: 라벨, 510: 절연체, 510A: 트랜지스터, 510B: 트랜지스터, 510C: 트랜지스터, 510D: 트랜지스터, 510E: 트랜지스터, 510F: 트랜지스터, 511: 절연체, 512: 절연체, 513: 이차 전지, 514: 절연체, 515: 밀봉, 516: 절연체, 517: 안테나, 518: 도전체, 519: 층, 520: 절연체, 521: 절연체, 522: 절연체, 523: 단자, 524: 절연체, 530: 산화물, 530a: 산화물, 530b: 산화물, 530c: 산화물, 531: 영역, 531a: 영역, 531b: 영역, 533: 이차 전지 팩, 540a: 도전체, 540b: 도전체, 542: 도전체, 542a: 도전체, 542b: 도전체, 543: 영역, 543a: 영역, 543b: 영역, 544: 절연체, 545: 절연체, 546: 도전체, 546a: 도전체, 546b: 도전체, 547: 도전체, 547a: 도전체, 547b: 도전체, 548: 도전체, 550: 절연체, 551: 양극 리드 및 음극 리드 중 한쪽, 552: 금속 산화물, 553: 양극 리드 및 음극 리드의 다른 쪽, 560: 도전체, 560a: 도전체, 560b: 도전체, 570: 절연체, 571: 절연체, 573: 절연체, 574: 절연체, 575: 절연체, 576: 절연체, 576a: 절연체, 576b: 절연체, 580: 절연체, 581: 절연체, 582: 절연체, 584: 절연체, 585: 층, 586: 절연체, 590: 제어 회로, 590a: 회로 시스템, 590b: 회로 시스템, 600: 용량 소자, 601: 양극 캡, 602: 전지 캔, 603: 양극 단자, 604: 양극, 605: 세퍼레이터, 606: 음극, 607: 음극 단자, 608: 절연판, 609: 절연판, 610: 도전체, 611: PTC 소자, 612: 도전체, 613: 안전 밸브 기구, 614: 전지층, 615: 회로층, 616: 개스킷, 620: 도전체, 630: 절연체, 650: 절연체, 692: 도전체, 693: 절연체, 700: 전자 부품, 701: 리드, 702: 인쇄 기판, 703: 회로부, 704: 회로 기판, 810: 반도체 장치, 811: 가요성 기판, 812: 단자, 813: 단자, 814: 단자, 815: 원통형 이차 전지, 816: 충전기, 817: 모바일 기기, 818: 전극, 819: 전극, 900a: 영역, 900b: 영역, 900c: 영역, 900d: 영역, 910: 가요성 기판, 911: 접속 단자, 914: 안테나, 916: 절연 시트층, 951: 단자, 952: 단자, 963: 이차 전지, 964: 반도체 장치, 7000: 로봇 청소기, 7120: 비행체, 7160: 전기 자동차, 7210: 스마트폰, 7220: PC, 7240: 게임기, 7260: 게임기, 7262: 컨트롤러, 8021: 충전 장치, 8022: 케이블, 8024: 축전 시스템, 8400: 자동차, 8401: 헤드라이트, 8406: 전기 모터, 8500: 자동차, 8600: 스쿠터, 8601: 사이드 미러, 8602: 축전 시스템, 8603: 방향 지시등, 8604: 좌석 아래 수납 공간, 8700: 전동 자전거, 8701: 축전지, 8702: 축전 시스템, 8703: 표시부, 8704: 제어 회로

Claims (7)

  1. 제 1 출력 단자와, 제 2 출력 단자와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터를 가지는 반도체 장치의 동작 방법으로서,
    상기 제 1 트랜지스터는 백 게이트를 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 1 출력 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 출력 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트에 공급되는 신호와 상기 제 3 트랜지스터의 게이트에 공급되는 신호의 비교 결과를 상기 제 1 출력 단자 및 상기 제 2 출력 단자로부터 출력하는 기능을 가지고,
    상기 백 게이트에 제 1 전위가 인가되는 제 1 단계와,
    상기 백 게이트에 제 2 전위가 인가되는 제 2 단계를 가지고,
    상기 제 1 단계에 있어서 상기 제 1 출력 단자로부터 출력되는 전위는 상기 제 2 단계에 있어서 상기 제 1 출력 단자로부터 출력되는 전위보다 낮은, 반도체 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지는, 반도체 장치의 동작 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터의 소스와 드레인 사이를 흐르는 전류는 제 1 단계보다 제 2 단계에서 더 낮은, 반도체 장치의 동작 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    제 4 트랜지스터, 제 5 트랜지스터, 및 용량 소자를 가지고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 출력 단자에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 용량 소자의 한쪽의 전극은 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 다른 쪽의 전극은 상기 제 1 출력 단자에 전기적으로 접속되고,
    상기 제 1 단계 및 상기 제 2 단계에 있어서 상기 제 5 트랜지스터는 오프 상태인, 반도체 장치의 동작 방법.
  5. 제 4 항에 있어서,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽에는 저전위 신호가 공급되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽과 상기 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽에는 고전위 신호가 공급되는, 반도체 장치의 동작 방법.
  6. 반도체 장치로서,
    제 1 입력 단자와, 제 2 입력 단자와, 제 1 출력 단자와, 제 2 출력 단자와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 선택 회로를 가지고,
    상기 제 1 트랜지스터는 백 게이트를 가지고,
    상기 선택 회로는 2개 이상의 전위로부터 하나를 선택하여 상기 백 게이트에 공급하는 기능을 가지고,
    상기 제 2 트랜지스터의 게이트는 상기 제 1 입력 단자에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 2 입력 단자에 전기적으로 접속되고,
    상기 제 1 트랜지스터는 백 게이트를 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 1 출력 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 출력 단자에 전기적으로 접속되고,
    상기 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지고,
    상기 제 1 입력 단자에 공급되는 신호와 상기 제 2 입력 단자에 공급되는 신호의 비교 결과를 상기 제 1 출력 단자 및 상기 제 2 출력 단자로부터 출력하는 기능을 가지고,
    상기 선택 회로로부터 상기 백 게이트에 인가하는 전위를 낮춤으로써, 상기 제 1 출력 단자로부터 출력되는 전위를 낮추는 기능을 가지는, 반도체 장치.
  7. 제 6 항에 있어서,
    제 4 트랜지스터, 제 5 트랜지스터, 및 용량 소자를 가지고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 출력 단자에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 용량 소자의 한쪽의 전극은 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 다른 쪽의 전극은 상기 제 1 출력 단자에 전기적으로 접속되는, 반도체 장치.
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