KR20220050662A - 스위칭 레귤레이터 및 이것의 동작 방법 - Google Patents

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Abstract

본 개시의 예시적 실시예에 따른 스위칭 레귤레이터는, 입력 전압으로부터 출력 전압을 생성하고, 제1 변환 모드에서 제1 스위칭 제어 신호에 응답하여 상기 입력 전압을 수신하는 제1 노드와 선택적으로 연결되도록 구성된 제1 트랜지스터, 제1 플라잉 커패시터 및 상기 제1 스위칭 제어 신호를 부스팅시키도록 구성된 제1 부트스트랩 커패시터를 구비하는 제1 스위칭 회로, 제2 변환 모드에서 제2 스위칭 제어 신호에 응답하여 상기 출력 전압을 출력하는 제2 노드와 선택적으로 연결되도록 구성된 제2 트랜지스터, 제2 플라잉 커패시터 및 상기 제2 스위칭 제어 신호를 부스팅시키도록 구성된 제2 부트스트랩 커패시터를 구비하는 제2 스위칭 회로 및 상기 제1 및 제2 변환 모드들을 기반으로 상기 제1 플라잉 커패시터와 상기 제2 부트스트랩 커패시터 간의 제1 전하 공유 경로 및 상기 제2 플라잉 커패시터와 상기 제1 부트스트랩 커패시터 간의 제2 전하 공유 경로 중 어느 하나를 형성하도록 구성된 전하 공유 회로를 포함하는 것을 특징으로 한다.

Description

스위칭 레귤레이터 및 이것의 동작 방법{SWITCHING REGULATOR AND OPERATING METHOD THEREOF}
본 개시의 기술적 사상은 복수의 변환 모드들을 지원할 수 있는 스위칭 레귤레이터 및 이것의 동작 방법에 관한 것이다.
공급 전압(supply voltage)은 전자 부품들에 전력을 제공하기 위해 생성될 수 있고, 전자 부품에 의한 전력 소모를 감소시키기 위하여, 전자 부품에 제공되는 공급 전압의 레벨이 변경될 수 있다. 예를 들면, 디지털 신호를 처리하는 디지털 회로의 경우, 상대적으로 낮은 성능이 요구될 때 낮은 레벨의 공급 전압이 제공될 수 있는 한편, 상대적으로 높은 성능이 요구될 때 높은 레벨의 공급 전압이 제공될 수 있다. 이에 따라, 다양한 레벨의 공급 전압을 생성할 수 있는 스위칭 레귤레이터가 사용될 수 있다.
한편, 스위칭 레귤레이터는 복수의 변환 모드들을 지원하기 위해 복수의 스위치 소자들을 포함할 수 있다. 스위칭 레귤레이터가 원활하게 동작하기 위해서는 복수의 스위치 소자들이 제어 신호에 응답하여 오류없이 턴온 또는 턴오프되어야 한다. 이를 위해서는, 스위치 소자들에 충분한 게이트-소스 전압이 보장되어야 하며, 이에 대한 회로 설계 연구가 활발하게 진행되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 최소한의 회로 구성으로 복수의 스위치 소자들에 충분한 게이트-소스 전압을 보장해줌으로써 개선된 성능을 제공하는 스위칭 레귤레이터 및 이것의 동작 방법을 제공하는 데에 있다.
본 개시의 예시적 실시예에 따른 스위칭 레귤레이터는, 입력 전압으로부터 출력 전압을 생성하고, 제1 변환 모드에서 제1 스위칭 제어 신호에 응답하여 상기 입력 전압을 수신하는 제1 노드와 선택적으로 연결되도록 구성된 제1 트랜지스터, 제1 플라잉 커패시터 및 상기 제1 스위칭 제어 신호를 부스팅시키도록 구성된 제1 부트스트랩 커패시터를 구비하는 제1 스위칭 회로, 제2 변환 모드에서 제2 스위칭 제어 신호에 응답하여 상기 출력 전압을 출력하는 제2 노드와 선택적으로 연결되도록 구성된 제2 트랜지스터, 제2 플라잉 커패시터 및 상기 제2 스위칭 제어 신호를 부스팅시키도록 구성된 제2 부트스트랩 커패시터를 구비하는 제2 스위칭 회로 및 상기 제1 및 제2 변환 모드들을 기반으로 상기 제1 플라잉 커패시터와 상기 제2 부트스트랩 커패시터 간의 제1 전하 공유 경로 및 상기 제2 플라잉 커패시터와 상기 제1 부트스트랩 커패시터 간의 제2 전하 공유 경로 중 어느 하나를 형성하도록 구성된 전하 공유 회로를 포함하는 것을 특징으로 한다.
본 개시의 예시적 실시예에 따른 입력 전압으로부터 출력 전압을 생성하도록 구성된 스위칭 레귤레이터는, 상기 입력 전압을 수신하는 제1 노드와 연결되고, 벅 모드에서 교번적으로 턴온/턴오프되도록 구성된 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 전압을 부스팅시키도록 구성된 제1 부트스트랩 커패시터, 상기 출력 전압을 출력하는 제2 노드와 연결되고, 상기 벅 모드에서 지속적으로 턴온되도록 구성된 제2 트랜지스터, 상기 제2 트랜지스터의 게이트 전압을 부스팅시키도록 구성된 제2 부트스트랩 커패시터 및 상기 벅 모드에서 상기 제2 부트스트랩 커패시터와 전하를 공유하도록 구성된 제1 플라잉 커패시터를 포함하는 것을 특징으로 한다.
본 개시의 예시적 실시예에 따른 복수의 구간들을 포함하는 주기에 따라 반복되는 스위칭 레귤레이터의 동작 방법으로서, 벅 모드의 제1 구간에서, 제1 트랜지스터는 입력 전압을 수신하는 제1 노드와 끊어지는 단계, 상기 제1 구간에서, 제1 부트스트랩 커패시터 및 제1 플라잉 커패시터를 입력 전압으로 충전하는 단계, 상기 제1 구간에 후속하는 상기 벅 모드의 제2 구간에서, 상기 제1 트랜지스터는 상기 제1 노드와 연결되는 단계, 상기 제2 구간에서, 상기 제1 부트스트랩 커패시터는 상기 제1 트랜지스터의 게이트 전압을 부스팅하는 단계 및 상기 제2 구간에서, 상기 제1 플라잉 커패시터는 상기 스위칭 레귤레이터의 출력 전압이 출력되는 제2 노드와 연결된 제2 트랜지스터의 게이트 전압을 부스팅하기 위한 제2 부트스트랩 커패시터와 전하를 공유하는 단계를 포함하는 것을 특징으로 한다.
본 개시의 예시적 실시예에 따른 스위칭 레귤레이터는 플라잉 커패시터들 및 전하 공유 회로의 구성을 이용하여 복수의 변환 모드들에서 소정의 트랜지스터에 충분한 게이트-소스 전압을 보장함으로써 안정적으로 출력 전압을 생성할 수 있는 효과가 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터를 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작 방법을 설명하기 위한 순서도이다.
도 3a 및 도 3b는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터을 나타내는 도면이다.
도 4a 및 도 4b는 벅 모드에서의 스위칭 레귤레이터의 동작을 설명하기 위한 회로도이다.
도 5a 및 도 5b는 부스트 모드에서의 스위칭 레귤레이터의 동작을 설명하기 위한 회로도이다.
도 6은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 구체적으로 나타내는 회로도이다.
도 7a 내지 도 7c는 벅 모드에서의 스위칭 레귤레이터의 동작을 설명하기 위한 도면이다.
도 8a 내지 도 8c는 부스트 모드에서의 스위칭 레귤레이터의 동작을 설명하기 위한 도면이다.
도 9는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작 방법을 설명하기 위한 순서도이다.
도 10은 본 개시의 예시적 실시예에 따른 전압 비교 회로가 포함된 스위칭 레귤레이터를 나타내는 블록도이다.
도 11은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작 방법을 설명하기 위한 순서도이다.
도 12는 본 개시의 예시적 실시예에 따른 시스템을 나타내는 도면이다.
도 13은 본 개시의 예시적 실시예에 따른 무선 통신 장치를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터(10)를 개략적으로 나타내는 블록도이다. 스위칭 레귤레이터(10)의 입력 노드(15)는 입력 전압(VIN)을 수신하거나, 접지될 수 있고, 스위칭 레귤레이터(10)의 출력 노드(16)는 출력 전압(VOUT)을 출력하거나, 접지될 수 있다. 출력 전압(VOUT)은 다른 전자 부품들(이하에서, 부하로 통칭)의 공급 전압(supply voltage)으로서 사용될 수 있다. 이하에서는, 스위칭 레귤레이터(10)는 비반전 벅-부스트 컨버터로서 4개의 스위치 소자들이 구비된 구성을 중심으로 서술되나, 이는 예시적인 실시예에 불과한 바, 본 개시의 기술적 사상은 다른 방식으로 구현된 스위칭 레귤레이터에도 적용될 수 있음은 분명하다.
도 1을 참조하면, 스위칭 레귤레이터(10)는 제1 스위칭 회로(11), 제2 스위칭 회로(12), 전하 공유 회로(13) 및 컨트롤러(14)를 포함할 수 있다. 일부 실시예들에서, 스위칭 레귤레이터(10)에 포함된 구성요소들은 하나의 반도체 패키지에 포함될 수 있다. 일부 실시예들에서, 스위칭 레귤레이터(10)는 인쇄회로기판(Printed Circuit Board; PCB)을 포함할 수 있고, 스위칭 레귤레이터(10)의 구성요소들 중 적어도 2개는 분리된 반도체 패키지들로서 인쇄회로기판(PCB)에 실장될 수 있다.
스위칭 레귤레이터(10)는 소자의 온/오프를 전환(switch)함으로써 출력 전압(VOUT)을 생성하는 임의의 전자 회로를 지칭할 수 있다. 예를 들면, 스위칭 레귤레이터(10)의 제1 및 제2 스위칭 회로들(11, 12), 전하 공유 회로(13)는 컨트롤러(14)로부터 제공되는 제1 내지 제3 제어 신호들(CS_1~CS_3)을 기반으로 각각에 포함된 적어도 하나의 스위치 소자를 턴온 또는 턴오프할 수 있고, 이에 따라 인덕터(L)를 통과하는 인덕터 전류(IL)의 경로를 조정할 수 있다. 제1 내지 제3 제어 신호들(CS_1~CS_3)은 제1 및 제2 스위칭 회로들(11, 12), 전하 공유 회로(13)에 포함된 복수의 스위치 소자들의 턴온/턴오프를 제어하기 위한 복수의 스위칭 제어 신호들을 포함할 수 있다.
본 명세서에서, 스위치 소자의 온(on)은 스위치 소자의 양단이 전기적으로 연결된(connected) 상태를 지칭할 수 있고, 스위치 소자의 오프(off)는 스위치의 양단이 전기적으로 단선된(disconnected) 상태를 지칭할 수 있다. 또한, 온 상태의 스위치 및/또는 도선을 경유하여 전기적으로 연결된 2이상의 구성요소들은 단순하게 연결된(connected) 것으로 지칭될 수 있고, 도선 등을 통해서 전기적으로 항시 접속된 2이상의 구성요소들은 결합된(coupled) 것으로 지칭될 수 있다.
도 3a 등을 참조하여 후술되는 바와 같이, 스위칭 레귤레이터(10)는 DC 전압인 입력 전압(VIN)으로부터 DC 전압인 출력 전압(VOUT)을 생성할 수 있다. 스위칭 레귤레이터(10)는 전압 변환기(voltage converter)로 지칭될 수 있다. 예를 들면, 벅(buck) 모드로 동작하는 때의 스위칭 레귤레이터(10)는 입력 전압(VIN)의 레벨보다 낮은 레벨의 출력 전압(VOUT)을 생성할 수 있다. 부스트(boost) 모드로 동작하는 때의 스위칭 레귤레이터(10)는 입력 전압(VIN)의 레벨보다 높은 레벨의 출력 전압(VOUT)을 생성할 수 있다. 이하에서, 본 명세서에서 스위칭 레귤레이터(10)는 벅 모드 또는 부스트 모드에서의 DC-DC 변환 동작을 수행하는 것을 중심으로 설명될 것이나, 본 개시의 기술적 사상은 벅-부스트 모드 등의 다양한 변환 모드를 지원하거나, 입력 전압(VIN)이 AC 전압인 AC-DC 변환 동작 등을 지원할 수 있는 다른 종류의 스위칭 레귤레이터(10)에도 적용될 수 있음은 충분히 이해될 것이다.
예시적 실시예로, 제1 스위칭 회로(11)는 입력 노드(15)와 연결되는 제1 트랜지스터(TR_11), 제1 플라잉 커패시터(CF_1) 및 제1 트랜지스터(TR_11)의 게이트 전압을 부스팅시키는 제1 부트스트랩 커패시터(CB_1)를 포함할 수 있다.
예시적 실시예로, 제2 스위칭 회로(12)는 출력 노드(16)와 연결되는 제2 트랜지스터(TR_12), 제2 플라잉 커패시터(CF_2) 및 제2 트랜지스터(TR_12)의 게이트 전압을 부스팅시키는 제2 부트스트랩 커패시터(CB_2)를 포함할 수 있다. 한편, 도 1에는 도시되지 않았으나, 제1 및 제2 스위칭 회로들(11, 12)은 더 많은 스위치 소자들을 포함할 수 있다.
예시적 실시예로, 전하 공유 회로(13)는 제1 스위칭 회로(11)와 제2 스위칭 회로(12) 사이의 전하 공유 경로를 형성 또는 차단할 수 있다. 구체적으로, 전하 공유 회로(13)는 제2 제어 신호(CS_2)를 기반으로 제1 플라잉 커패시터(CF_1)와 제2 부트스트랩 커패시터(CB_2) 사이의 제1 전하 공유 경로와 제2 플라잉 커패시터(CF_2)와 제1 부트스트랩 커패시터(CB_1) 사이의 제2 전하 공유 경로를 형성 또는 차단할 수 있다.
제1 및 제2 스위칭 회로들(11, 12)은 제1 및 제3 제어 신호(CS_1, CS_3)를 기반으로 인덕터(L)에 제공되는 전압을 조절함으로써 인덕터(L)를 통과하는 인덕터 전류(IL)를 조정할 수 있다. 제1 및 제2 스위칭 회로들(11, 12)은 스위칭 레귤레이터(10)의 출력 전압(VOUT)을 수신하는 부하(load)(예를 들면, 도 3a의 부하(LD))가 있는 경우, 인덕터 전류(IL)의 적어도 일부가 부하에 제공될 수 있다.
인덕터(L) 및 출력 커패시터(CO)는 직렬 연결될 수 있으며, 인덕터 전류(IL)와 출력 전달 전류(ID)는 실질적으로 일치할 수 있다. 일부 실시예에서, 출력 커패시터(CO)의 커패시턴스는 스위칭 레귤레이터(10)의 출력 노드(16)에 연결되는 부하에 제공되는 전류를 기반으로 결정될 수 있다. 일부 실시예들에서, 인덕터(L)의 인덕턴스는 출력 커패시터(CO)의 커패시턴스 및/또는 스위칭 주파수를 기반으로 결정될 수 있다. 일부 실시예들에서, 제1 및 제2 부트스트랩 커패시터들(CB_1, CB_2), 제1 및 제2 플라잉 커패시터들(CF_1, CF_2)의 커패시턴스는 부하에 제공되는 전류, 스위칭 주파수, 입력 전압(VIN) 및/또는 출력 전압(VOUT)을 기반으로 결정될 수 있다.
예시적 실시예로, 컨트롤러(14)는 기준 전압(VREF) 및 출력 전압(VOUT)을 기반으로 제1 및 제3 제어 신호들(CS_1, CS_3)을 생성할 수 있다. 예를 들면, 컨트롤러(14)는 출력 전압(VOUT)을 분할하여 피드백 전압을 생성하고, 피드백 전압 및 기준 전압(VREF)을 비교함으로써 피드백 전압이 기준 전압(VREF)과 일치하도록 제1 및 제3 제어 신호들(CS_1, CS_3)을 생성할 수 있다. 이에 따라, 출력 전압(VOUT)의 레벨은 기준 전압(VREF)의 레벨에 의해서 결정될 수 있고, 기준 전압(VREF)의 레벨을 변경함으로써 출력 전압(VOUT)의 레벨이 변경될 수 있다.
예시적 실시예로, 스위칭 레귤레이터(10)는 출력 전압(VOUT)의 타겟 레벨(또는, 타겟 출력 전압)에 따라 벅 모드 또는 부스트 모드로 설정될 수 있다. 예를 들면, 컨트롤러(14)는 입력 전압(VIN) 및 출력 전압(VOUT)의 타겟 레벨을 기반으로 스위칭 레귤레이터(10)의 변환 모드를 설정할 수 있다. 예를 들어, 컨트롤러(14)는, 타겟 출력 전압이 입력 전압(VIN)보다 작은 때에 스위칭 레귤레이터(10)를 벅 모드로 설정할 수 있고, 타겟 출력 전압이 입력 전압(VIN)보다 큰 때에 스위칭 레귤레이터(10)를 부스트 모드로 설정할 수 있다.
예시적 실시예로, 컨트롤러(14)는 설정된 변환 모드를 기반으로 제2 제어 신호(CS_2)를 생성할 수 있다. 예를 들어, 컨트롤러(14)는 벅 모드일 때에 전하 공유 회로(13)가 소정의 구간에서 제1 플라잉 커패시터(CF_1)와 제2 부트스트랩 커패시터(CB_2) 사이의 제1 전하 공유 경로를 형성하도록 제어하기 위한 제2 제어 신호(CS_2)를 생성할 수 있다. 또한, 컨트롤러(14)는 부스트 모드일 때에 전하 공유 회로(13)가 소정의 구간에서 제2 플라잉 커패시터(CF_2)와 제1 부트스트랩 커패시터(CB_2) 사이의 제2 전하 공유 경로를 형성하도록 제어하기 위한 제2 제어 신호(CS_2)를 생성할 수 있다.
예시적 실시예로, 제1 플라잉 커패시터(CF_1)는 제1 부트스트랩 커패시터(CB_1)와 함께 입력 전압(VIN)으로 충전될 수 있으며, 제1 플라잉 커패시터(CF_1)는 전하 공유 회로(13)를 통해 제2 부트스트랩 커패시터(CB_2)와 전하를 공유할 수 있다. 즉, 제2 부트스트랩 커패시터(CB_2)는 제1 플라잉 커패시터(CF_1)로부터 충전될 수 있으며, 충전된 제2 부트스트랩 커패시터(CB_2)는 제2 트랜지스터(TR_12)의 게이트 전압을 충분히 부스팅시킬 수 있다. 이하에서, 제2 트랜지스터(TR_12)의 게이트 전압을 부스팅시키는 동작은 제2 트랜지스터(TR_12)의 게이트에 인가되는 스위칭 제어 신호를 부스팅시키는 동작으로 서술될 수 있다. 이에 따라. 제2 트랜지스터(TR_12)는 다양한 변환 모드들에서 충분한 게이트-소스 전압이 보장될 수 있는 바, 수신되는 제3 제어 신호(CS_3)에 민감하게 응답하여 스위칭 레귤레이터(10)의 성능을 개선할 수 있다.
또한, 예시적 실시예로, 제2 플라잉 커패시터(CF_2)는 제2 부트스트랩 커패시터(CB_2)와 함께 입력 전압(VIN)으로 충전될 수 있으며, 제2 플라잉 커패시터(CF_2)는 전하 공유 회로(13)를 통해 제1 부트스트랩 커패시터(CB_1)와 전하를 공유할 수 있다. 즉, 제1 부트스트랩 커패시터(CB_1)는 제2 플라잉 커패시터(CF_2)로부터 충전될 수 있으며, 충전된 제1 부트스트랩 커패시터(CB_1)는 제1 트랜지스터(TR_11)의 게이트 전압을 충분히 부스팅시킬 수 있다. 이하에서, 제1 트랜지스터(TR_11)의 게이트 전압을 부스팅시키는 동작은 제1 트랜지스터(TR_11)의 게이트에 인가되는 스위칭 제어 신호를 부스팅시키는 동작으로 서술될 수 있다. 이에 따라. 제1 트랜지스터(TR_11)는 다양한 변환 모드들에서 충분한 게이트-소스 전압이 보장될 수 있는 바, 수신되는 제1 제어 신호(CS_1)에 민감하게 응답하여 스위칭 레귤레이터(10)의 성능을 개선할 수 있다.
예시적 실시예로, 제1 및 제2 트랜지스터(TR_11, TR_12)에는 벅 모드 또는 부스트 모드에서 충분한 게이트-소스 전압이 보장되기 때문에 pMOS(p-channel metal oxide semiconductor) 트랜지스터보다 낮은 설계 면적을 갖는 nMOS(n-channel metal oxide semiconductor) 트랜지스터로서 구현될 수 있다. 그 결과, 스위칭 레귤레이터(10)의 집적도를 향상시키고, 소형화를 달성할 수 있다.
예시적 실시예로, 제1 및 제2 플라잉 커패시터들(CF_1, CF_2)의 커패시턴스는 제1 및 제2 부트스트랩 커패시터들(CB_1, CB_2)의 커패시턴스보다 작을 수 있으며, 이를 통해, 전하 공유 회로(13)를 통해 허용치를 초과하는 전류가 제1 및 제2 부트스트랩 커패시터들(CB_1, CB_2)로 흐르지않도록 제한할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작 방법을 설명하기 위한 순서도이다. 도 2는 이해를 돕기 위해 도 1을 참조하여 서술된다.
도 2를 참조하면, 단계 S100에서 스위칭 레귤레이터(10)는 활성화될 수 있다. 단계 S110에서 스위칭 레귤레이터(10)는 입력 전압과 타겟 출력 전압을 비교하여 입력 전압이 타겟 출력 전압보다 큰지 여부를 판별할 수 있다. 단계 S110이 'YES'인 때에, 단계 S120를 후속하여 스위칭 레귤레이터(10)는 벅 모드로 동작할 수 있다. 일 예로, 벅 모드 시에 제2 스위칭 회로(12)의 제2 트랜지스터(TR_12)는 고정적으로 출력 노드(16)와 연결되고, 제1 스위칭 회로(11)의 제1 트랜지스터(TR_11)를 포함한 복수의 트랜지스터들은 제1 제어 신호(CS_1)에 응답하여 교번적으로 턴온/턴오프될 수 있다. 단계 S130에서 벅 모드의 소정의 구간에서 제1 플라잉 커패시터(CF_1)를 이용하여 전하 공유 회로(13)를 통해 제2 부트스트랩 커패시터(CB_2)를 충전할 수 있다. 단계 S110이 'NO'인 때에, 단계 S140을 후속하여 스위칭 레귤레이터(10)는 부스트 모드로 동작할 수 있다. 일 예로, 부스트 모드 시에 제1 스위칭 회로(11)의 제1 트랜지스터(TR_11)는 고정적으로 입력 노드(15)와 연결되고, 제2 스위칭 회로(12)의 제2 트랜지스터(TR_12)를 포함한 복수의 트랜지스터들은 제3 제어 신호(CS_3)에 응답하여 교번적으로 턴온/턴오프될 수 있다. 단계 S160에서 스위칭 레귤레이터(10)가 비활성화되는지 여부를 판별할 수 있다. 단계 S160이 'NO'인 때에, 단계 S110이 후속될 수 있다.
한편, 단계 S110은 예시적 실시예인 바, 이에 국한되지 않으며, 스위칭 레귤레이터(10)를 벅 모드로 설정하기 위해, 타겟 출력 전압이 입력 전압(VIN)의 제1 퍼센트(예컨대, 약 90%) 미만인지 여부를 판별하고, 스위칭 레귤레이터(10)를 부스트 모드로 설정하기 위해, 타겟 출력 전압이 입력 전압(VIN)의 제2 퍼센트(예컨대, 약 110%) 초과하는지 여부를 판별할 수 있다. 또한, 스위칭 레귤레이터(10)는 타겟 출력 전압이 입력 전압(VIN)의 제1 퍼센트 이상, 제2 퍼센트 이하인 때에 벅-부스트 모드로도 동작할 수 있으며, 벅-부스트 모드로 동작할 때에도 본 개시의 기술적 사상이 적용될 수 있다.
도 3a 및 도 3b는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터(10a, 10b)을 나타내는 도면이다. 구체적으로, 도 3a는 벅 모드에서 스위칭 레귤레이터(10a)의 회로도이고, 도 3b는 부스트 모드에서 스위칭 레귤레이터(10b)의 회로도를 나타내는 타이밍도들이다.
도 3a를 참조하면, 스위칭 레귤레이터(10a)는 제1 내지 제4 스위치 소자들(SW_11, SW_21, SW_12, SW_22), 인덕터(L) 및 출력 캐패시터(CO)를 포함할 수 있고, 부하(LD)가 스위칭 레귤레이터(10a)에 연결될 수 있다. 한편, 제1 스위치 소자(SW_11)는 도 1의 제1 트랜지스터(TR_11)와 대응되고, 제3 스위치 소자(SW_12)는 도 1의 제2 트랜지스터(TR_12)와 대응될 수 있다. 스위칭 레귤레이터(10a)는 벅 모드 및 부스트 모드를 지원할 수 있고, 제1 내지 제4 스위치 소자들(SW_11, SW_21, SW_12, SW_22) 각각이 모드에 따라 온되거나 오프될 수 있다. 예를 들면, 도 3a에 도시된 바와 같이, 벅 모드에서 제1 내지 제4 스위치 소자들(SW_11, SW_21, SW_12, SW_22) 각각은 스위칭 주기에 포함된 구간들에 따라 온되거나 오프될 수 있다.
제1 구간에서, 제1 경로(PA1a)로 표시된 바와 같이, 제2 및 제3 스위치 소자들(SW_21, SW_12)이 온될 수 있고, 제1 및 제4 스위치 소자들(SW11, SW22)이 오프될 수 있다. 이에 따라, 인덕터 전류(IL)는 접지 노드로부터 제2 스위치 소자(SW_21), 인덕터(L) 및 제3 스위치 소자(SW_12)를 통과하여 출력 캐패시터(CO) 및 부하(LD)로 흐를 수 있다.
제2 구간에서, 제2 경로(PA2a)로 표시된 바와 같이, 제1 및 제3 스위치 소자들(SW_11, SW_12)이 온될 수 있고, 제2 및 제4 스위치 소자들(SW21, SW22)이 오프될 수 있다. 이에 따라, 인덕터 전류(IL)는 입력 노드로부터 제1 스위치 소자(SW_11), 인덕터(L) 및 제3 스위치 소자(SW_12)를 통과하여 출력 커패시터(CO) 및 부하(LD)로 흐를 수 있다.
즉, 도 3a에서와 같이 제3 스위치 소자(SW_12)에 대응하는 제2 트랜지스터(TR_12, 도 1)는 벅 모드에서 항상 출력 노드(16)와 연결되기 위해서 턴온 상태를 지속적으로 유지해야한다. 이를 위해, 본 개시의 기술적 사상에 따른 제1 플라잉 커패시터(CF_1) 및 전하 공유 회로(13)를 통해 벅 모드에서 제2 트랜지스터(TR_12)의 게이트-소스 전압이 충분한 레벨을 갖도록 할 수 있다.
도 3b를 참조하면, 스위칭 레귤레이터(10b)는 제1 내지 제4 스위치 소자들(SW_11, SW_21, SW_12, SW_22), 인덕터(L) 및 출력 캐패시터(CO)를 포함할 수 있고, 부하(LD)가 스위칭 레귤레이터(10b)에 연결될 수 있다. 이하에서는, 도 3a와 중복되는 내용은 생략한다. 도 3b에 도시된 바와 같이, 부스트 모드에서 제1 내지 제4 스위치 소자들(SW_11, SW_21, SW_12, SW_22) 각각은 스위칭 주기에 포함된 구간들에 따라 온되거나 오프될 수 있다.
제1 구간에서, 제1 경로(PA1b)로 표시된 바와 같이, 제1 및 제4 스위치 소자들(SW_11, SW_22)이 온될 수 있고, 제2 및 제3 스위치 소자들(SW21, SW12)이 오프될 수 있다. 이에 따라, 인덕터 전류(IL)는 입력 노드로부터 제1 스위치 소자(SW_11), 인덕터(L) 및 제4 스위치 소자(SW_22)를 통과하여 접지 노드로 흐를 수 있다.
제2 구간에서, 제2 경로(PA2b)로 표시된 바와 같이, 제1 및 제3 스위치 소자들(SW_11, SW_12)이 온될 수 있고, 제2 및 제4 스위치 소자들(SW21, SW22)이 오프될 수 있다. 이에 따라, 인덕터 전류(IL)는 입력 노드로부터 제1 스위치 소자(SW_11), 인덕터(L) 및 제3 스위치 소자(SW_12)를 통과하여 출력 커패시터(CO) 및 부하(LD)로 흐를 수 있다.
즉, 도 3b에서와 같이 제1 스위치 소자(SW_11)에 대응하는 제1 트랜지스터(TR_11, 도 1)는 부스트 모드에서 항상 입력 노드(15)와 연결되기 위해서 턴온 상태를 지속적으로 유지해야한다. 이를 위해, 본 개시의 기술적 사상에 따른 제2 플라잉 커패시터(CF_2) 및 전하 공유 회로(13)를 통해 부스트 모드에서 제1 트랜지스터(TR_11)의 게이트-소스 전압이 충분한 레벨을 갖도록 할 수 있다.
도 4a 및 도 4b는 벅 모드에서의 스위칭 레귤레이터(10)의 동작을 설명하기 위한 회로도이다. 이하에서는, 도 1에서 서술된 스위칭 레귤레이터(10)와 중복되는 내용은 생략하며, 스위칭 레귤레이터(10)가 벅 모드로 동작하는 것을 전제한다.
도 4a를 참조하면, 제1 구간에서 제1 스위칭 회로(11)는 컨트롤러(14)로부터 수신된 제1 제어 신호(CS_11)에 응답하여, 제1 부트스트랩 커패시터(CB_1)와 제1 플라잉 커패시터(CF_1)는 상호 병렬로 연결되어 입력 노드(15)를 통해 입력 전압(VIN)으로 충전되고, 제1 트랜지스터(TR_11)의 게이트에는 제1 전압(V_11a)에 부합하는 제1 스위칭 제어 신호가 인가되어 제1 트랜지스터(TR_11)는 턴오프될 수 있다. 제1 구간에서 제2 스위칭 회로(12)는 컨트롤러(14)로부터 수신된 제3 제어 신호(CS_31)에 응답하여, 제2 부트스트랩 커패시터(CB_2)는 제2 트랜지스터(TR_12)에 인가되는, 제2 전압(V_21)에 부합하는, 제2 스위칭 제어 신호를 부스팅하고, 제2 트랜지스터(TR_12)는 제2 스위칭 제어 신호에 의해 턴온되어 출력 노드(16)와 연결될 수 있다. 제1 구간에서 전하 공유 회로(13)는 컨트롤러(14)로부터 수신된 제2 제어 신호(CS_21)에 응답하여 비활성화될 수 있다.
도 4b를 더 참조하면, 제1 구간에 후속하여 제2 구간에서 제1 스위칭 회로(11)는 컨트롤러(14)로부터 수신된 제1 제어 신호(CS_12)에 응답하여, 제1 부트스트랩 커패시터(CB_1)는 제1 트랜지스터(TR_11)에 인가되는, 제1 전압(V_11b)에 부합하는, 제1 스위칭 제어 신호를 부스팅하고, 제1 트랜지스터(TR_11)는 제1 스위칭 제어 신호에 의해 턴온되어 입력 노드(15)와 연결될 수 있다. 제2 구간에서 전하 공유 회로(13)는 컨트롤러(14)로부터 수신된 제2 제어 신호(CS_22)에 응답하여, 제1 플라잉 커패시터(CF_1)와 제2 부트스트랩 커패시터(CB_2) 사이의 제1 전하 공유 경로(IS_1)를 형성할 수 있다. 제1 플라잉 커패시터(CF_1)는 제1 전하 공유 경로(IS_1)를 통해 제2 부트스트랩 커패시터(CB_2)를 충전할 수 있다. 제2 구간에서 제2 스위칭 회로(12)는 컨트롤러(14)로부터 수신된 제3 제어 신호(CS_32)에 응답하여, 제2 부트스트랩 커패시터(CB_2)는 제2 트랜지스터(TR_12)의 게이트에 인가되는, 제2 전압(V_21)에 부합하는, 제2 스위칭 제어 신호를 부스팅하고, 제2 트랜지스터(TR_12)는 스위칭 제어 신호에 의해 턴온되어 출력 노드(16)와 지속적으로 연결될 수 있다.
본 개시의 예시적 실시예에 따라 제2 부트스트랩 커패시터(CB_2)는 제1 전하 공유 경로(IS_1)를 통해 벅 모드에서 주기적으로 전하를 공급받을 수 있으며, 이를 통해, 제2 부트스트랩 커패시터(CB_2)는 제2 전압(V_21)에 부합하는 제2 스위칭 제어 신호를 충분한 레벨로 부스팅시킬 수 있다.
도 5a 및 도 5b는 부스트 모드에서의 스위칭 레귤레이터(10)의 동작을 설명하기 위한 회로도이다. 이하에서는, 도 1에서 서술된 스위칭 레귤레이터(10)와 중복되는 내용은 생략하며, 스위칭 레귤레이터(10)가 부스트 모드로 동작하는 것을 전제한다.
도 5a를 참조하면, 제1 구간에서 제1 스위칭 회로(11)는 컨트롤러(14)로부터 수신된 제1 제어 신호(CS_13)에 응답하여 제1 부트스트랩 커패시터(CB_1)는 제1 트랜지스터(TR_11)에 인가되는, 제1 전압(V_12)에 부합하는, 제1 스위칭 제어 신호를 부스팅하고, 제1 트랜지스터(TR_11)는 제1 스위칭 제어 신호에 의해 턴온되어 입력 노드(15)와 연결될 수 있다. 제1 구간에서 제2 스위칭 회로(12)는 컨트롤러(14)로부터 수신된 제3 제어 신호(CS_33)에 응답하여 제1 부트스트랩 커패시터(CB_2)와 제2 플라잉 커패시터(CF_2)는 상호 병렬로 연결되어 입력 노드(15)를 통해 입력 전압(VIN)으로 충전되고, 제2 트랜지스터(TR_12)의 게이트에는 제2 전압(V_22a)에 부합하는 제2 스위칭 제어 신호가 인가되어 제2 트랜지스터(TR_12)는 턴오프될 수 있다. 제2 구간에서 전하 공유 회로(13)는 컨트롤러(14)로부터 수신된 제2 제어 신호(CS_23)에 응답하여 비활성화될 수 있다.
도 5b를 더 참조하면, 제1 구간에 후속하여 제2 구간에서 제2 스위칭 회로(12)는 제3 제어 신호(CS_34)에 응답하여, 제2 부트스트랩 커패시터(CB_2)는 제2 트랜지스터(TR_12)의 게이트에 인가되는, 제2 전압(V_22b)에 부합하는, 제2 스위칭 제어 신호를 부스팅하고, 제2 트랜지스터(TR_12)는 스위칭 제어 신호에 의해 턴온되어 출력 노드(16)와 연결될 수 있다. 제2 구간에서 전하 공유 회로(13)는 컨트롤러(14)로부터 수신된 제2 제어 신호(CS_24)에 응답하여, 제2 플라잉 커패시터(CF_2)와 제1 부트스트랩 커패시터(CB_1) 사이의 제2 전하 공유 경로(IS_2)를 형성할 수 있다. 제2 플라잉 커패시터(CF_2)는 제2 전하 공유 경로(IS_2)를 통해 제1 부트스트랩 커패시터(CB_1)를 충전할 수 있다. 제2 구간에서 제1 스위칭 회로(11)는 컨트롤러(14)로부터 수신된 제1 제어 신호(CS_14)에 응답하여, 제1 부트스트랩 커패시터(CB_1)는 제1 트랜지스터(TR_11)의 게이트에 인가되는, 제1 전압(V_12)에 부합하는, 제1 스위칭 제어 신호를 부스팅하고, 제1 트랜지스터(TR_11)는 제1 스위칭 제어 신호에 의해 턴온되어 입력 노드(15)와 지속적으로 연결될 수 있다.
본 개시의 예시적 실시예에 따라 제1 부트스트랩 커패시터(CB_1)는 제2 전하 공유 경로(IS_2)를 통해 부스트 모드에서 주기적으로 전하를 공급받을 수 있으며, 이를 통해, 제1 부트스트랩 커패시터(CB_1)는 제1 전압(V_12)에 부합하는 제1 스위칭 제어 신호를 충분한 레벨로 부스팅시킬 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터(20)의 구체적으로 나타내는 회로도이다. 다만, 도 6에 도시된 스위칭 레귤레이터(20)는 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 본 개시의 기술적 사상이 적용된 동작을 수행하기 적합한 다양한 구성으로 스위치 레귤레이터가 구현될 수 있음은 분명하다.
도 6을 참조하면, 스위칭 레귤레이터(20)는 제1 내지 제4 트랜지스터들(TR_11, TR_12, TR21, TR_22), 제1 내지 제8 파워 스위치 소자들(PSW_11, PSW_12, PSW_21, PSW_22, PSW_31, PSW_32, PSW_33, PSW_34), 인덕터(L), 제1 및 제2 부트스트랩 커패시터들(CB_1, CB_2), 제1 및 제2 플라잉 커패시터들(CF_1, CF_2), 제1 및 제2 드라이버들(DRV_1, DRV_2)을 포함할 수 있다. 한편, 제1 트랜지스터(TR_11)는 도 2a의 제1 스위치 소자(SW_11)에 대응되고, 제2 트랜지스터(TR_12)는 도 2a의 제3 스위치 소자(SW_12)에 대응되고, 제3 트랜지스터(TR_21)는 도 2a의 제2 스위치 소자(SW_21)에 대응되며, 제4 트랜지스터(TR_22)는 도 2a의 제4 스위치 소자(SW_22)에 대응될 수 있다. 예시적 실시예로, 제1 내지 제4 트랜지스터(TR_11, TR_12, TR_21, TR_22)는 nMOS 트랜지스터로 구현될 수 있다. 또한, 제1 및 제3 신호들(S1, S3), 제1 충전 신호(CHS_1)는 도 1의 제1 제어 신호(CS_1)에 포함되고, 제2 및 제4 신호들(S2, S4), 제2 충전 신호(CHS_2)는 도 1의 제3 제어 신호(CS_3)에 포함되며, 제1 내지 제4 전하 공유 신호들(CHSS_1a, CHSS_1b, CHSS_2a, CHSS_2b)는 도 1의 제2 제어 신호(CS_2)에 포함될 수 있다.
제1 트랜지스터(TR_11)는 드레인을 통해 제1 노드(ND_1)(또는, 입력 노드)와 연결되고, 소스를 통해 제2 노드(ND_2)와 연결되며, 게이트를 통해 제1 드라이버(DRV_1)의 출력과 연결될 수 있다. 제1 부트스트랩 커패시터(CB_1)는 제2 및 제3 노드들(ND_2, ND_3)과 연결될 수 있으며, 제3 노드(ND_3)를 통해 제1 드라이버(DRV_1)에 부스팅된 전압을 제공할 수 있다. 제1 드라이버(DRV_1)는 제1 신호(S1)를 수신하고, 제1 부트스트랩 커패시터(CB_1)로부터 부스팅된 전압과 제1 신호(S1)를 기반으로 제1 전압(V_1)을 생성하여 제1 트랜지스터(TR_11)의 게이트로 출력할 수 있다. 제1 플라잉 커패시터(CF_1)는 제2 및 제4 노드들(ND_2, ND_4)과 연결될 수 있다.
제3 트랜지스터(TR_21)는 드레인을 통해 제2 노드(ND_2)와 연결되고, 소스를 통해 접지 노드와 연결되며, 게이트를 통해 제3 드라이버(DRV_3)의 출력과 연결될 수 있다. 제3 드라이버(DRV_3)는 제3 신호(S3)를 수신하고, 제1 노드(ND_1)로부터 수신된 입력 전압과 제3 신호(S3)를 기반으로 제3 전압(V_3)을 생성하여 제3 트랜지스터(TR_21)의 게이트로 출력할 수 있다.
제1 파워 스위치 소자(PSW_11)는 제1 및 제3 노드들(ND_1, ND_3)과 연결될 수 있으며, 제1 충전 신호(CHS_1)에 응답하여 제1 부트스트랩 커패시터(CB_1)를 충전하기 위한 경로를 형성할 수 있다. 제2 파워 스위치 소자(PSW_12)는 제1 및 제4 노드들(ND_1, ND_4)과 연결될 수 있으며, 제1 충전 신호(CHS_1)에 응답하여 제1 플라잉 커패시터(CF_1)를 충전하기 위한 경로를 형성할 수 있다.
제2 트랜지스터(TR_12)는 드레인을 통해 제5 노드(ND_5)(또는, 출력 노드)와 연결되고, 소스를 통해 제6 노드(ND_2)와 연결되며, 게이트를 통해 제2 드라이버(DRV_2)의 출력과 연결될 수 있다. 인덕터(L)는 제2 및 제6 노드들(ND_2, ND_6)과 연결될 수 있다. 제2 부트스트랩 커패시터(CB_2)는 제6 및 제7 노드들(ND_6, ND_7)과 연결될 수 있으며, 제7 노드(ND_7)를 통해 제2 드라이버(DRV_2)에 부스팅된 전압을 제공할 수 있다. 제2 드라이버(DRV_2)는 제2 신호(S2)를 수신하고, 제2 부트스트랩 커패시터(CB_2)로부터 부스팅된 전압과 제2 신호(S2)를 기반으로 제2 전압(V_2)을 생성하여 제2 트랜지스터(TR_12)의 게이트로 출력할 수 있다. 제2 플라잉 커패시터(CF_2)는 제6 및 제8 노드들(ND_6, ND_8)과 연결될 수 있다.
제4 트랜지스터(TR_22)는 드레인을 통해 제6 노드(ND_6)와 연결되고, 소스를 통해 접지 노드와 연결되며, 게이트를 통해 제4 드라이버(DRV_4)의 출력과 연결될 수 있다. 제4 드라이버(DRV_4)는 제4 신호(S4)를 수신하고, 제1 노드(ND_1)로부터 수신된 입력 전압과 제4 신호(S4)를 기반으로 제4 전압(V_4)을 생성하여 제4 트랜지스터(TR_22)의 게이트로 출력할 수 있다.
제3 파워 스위치 소자(PSW_21)는 제1 및 제7 노드들(ND_1, ND_7)과 연결될 수 있으며, 제2 충전 신호(CHS_2)에 응답하여 제2 부트스트랩 커패시터(CB_2)를 충전하기 위한 경로를 형성할 수 있다. 제4 파워 스위치 소자(PSW_22)는 제1 및 제8 노드들(ND_1, ND_8)과 연결될 수 있으며, 제2 충전 신호(CHS_2)에 응답하여 제1 플라잉 커패시터(CF_1)를 충전하기 위한 경로를 형성할 수 있다. 예시적 실시예로, 제1 내지 제4 파워 스위치 소자들(PSW_11, PSW_12, PSW_21, PSW_22)은 각각 nMOS 트랜지스터 및 다이오드를 포함할 수 있다. 다만, 이는 예시적 실시예에 불과한 바, 제1 내지 제4 파워 스위치 소자들(PSW_11, PSW_12, PSW_21, PSW_22)은 다양하게 구현될 수 있다.
제5 및 제6 파워 스위치 소자들(PSW_31, PSW_32)은 제4 노드(ND_4)와 제7 노드(ND_7) 사이에서 상호 직렬로 연결될 수 있다. 제5 및 제6 파워 스위치 소자들(PSW_31, PSW_32)은 제1 및 제2 전하 공유 신호들(CHSS_1a, CHSS_1b)에 응답하여 제1 플라잉 커패시터(CF_1)와 제2 부트스트랩 커패시터(CB_2) 사이의 전하 공유 경로를 형성할 수 있다. 제7 및 제8 파워 스위치 소자들(PSW_33, PSW_34)은 제3 노드(ND_3)와 제8 노드(ND_8) 사이에서 상호 직렬로 연결될 수 있다. 제7 및 제8 파워 스위치 소자들(PSW_33, PSW_34)은 제3 및 제3 전하 공유 신호들(CHSS_2a, CHSS_2b)에 응답하여 제2 플라잉 커패시터(CF_2)와 제1 부트스트랩 커패시터(CB_1) 사이의 전하 공유 경로를 형성할 수 있다. 예시적 실시예로, 제5 내지 제8 파워 스위치 소자들(PSW_31, PSW_32, PSW_33, PSW_34)은 각각 nMOS 트랜지스터 및 다이오드를 포함할 수 있다. 다만, 이는 예시적 실시예에 불과한 바, 제5 내지 제8 파워 스위치 소자들(PSW_31, PSW_32, PSW_33, PSW_34)은 다양하게 구현될 수 있다.
이하에서는, 도 6의 스위칭 레귤레이터(20)의 구체적인 동작을 서술한다.
도 7a 내지 도 7c는 벅 모드에서의 스위칭 레귤레이터(20)의 동작을 설명하기 위한 도면이다. 이하에서는, 도 6과 중복되는 내용은 생략한다.
도 7a 내지 도 7c를 참조하면, 제1 신호(S1)는 제1 펄스 신호(PWM_Buck)로서 제1 드라이버(DRV_1)에 입력되고, 제3 신호(S3)는 제1 펄스 신호(PWM_Buck)가 반전된 것으로, 제3 드라이버(DRV_3)에 입력될 수 있다. 't0' 시간에 제1 펄스 신호(PWM_Buck)는 로우 레벨에서 하이 레벨로 천이하고, 't1' 시간에서 제1 충전 신호(CHS_1)는 하이 레벨에서 로우 레벨로 천이할 수 있다. 제1 및 제2 파워 스위치 소자들(PSW_11, PSW_12)은 't1' 시간까지 턴온되어 제1 및 제2 충전 경로들(CHP_11, CHP_21)을 형성할 수 있다. 제1 부트스트랩 커패시터(CB_1) 및 제1 플라잉 커패시터(CF_1)는 제1 및 제2 충전 경로들(CHP_11, CHP_21)을 통해 각각 충전될 수 있다. 't2' 시간에서 제3 전압(V_3)은 하이 레벨에서 로우 레벨로 천이하여 제3 트랜지스터(TR_21)는 턴오프될 수 있다. 't3' 시간에서 제1 전압(V_1)은 로우 레벨에서 하이 레벨로 천이하여 제1 트랜지스터(TR_11)는 턴온될 수 있다. 한편, 제2 노드(ND_2)의 전압(V_ND_2)은 't2' 시간에서 소정의 레벨만큼 낮아지고, 't3' 시간에서 하이 레벨로 천이될 수 있다. 즉, 제2 노드(ND_2)는 't3' 시간에서 제3 트랜지스터(TR_21)를 통해 접지 노드와 끊어지고, 제1 트랜지스터(TR_11)를 통해 입력 노드(ND_1)와 연결되어, 제2 노드(ND_2)의 전압(V_ND_2)은 입력 전압에 부합하는 소정의 레벨만큼 상승할 수 있다. 제1 부트스트랩 커패시터(CB_1)는 제2 노드(ND_2)의 전압(V_ND_2)에 의해 부스팅된 제3 노드(ND_3)의 전압을 제1 드라이버(DRV_1)에 제공할 수 있다. 't4' 시간에서 제1 및 제2 전하 공유 신호들(CHSS_1a, CHSS_1b)은 로우 레벨에서 하이 레벨로 천이될 수 있다. 이를 통해, 제5 및 제6 파워 스위치 소자들(PSW_31, PSW_32)은 턴온되어 제1 플라잉 커패시터(CF_1)와 제2 부트스트랩 커패시터(CB_2) 사이의 제1 전하 공유 경로(CHSP1)가 형성될 수 있다. 제1 전하 공유 경로(CHSP1)를 통해 제2 부트스트랩 커패시터(CB_2)는 전하를 공급받음으로써, 일정한 전압 레벨을 유지할 수 있다. 예시적 실시예로, 제1 전하 공유 경로(CHSP1)의 형성 타이밍은 제1 트랜지스터(TR_11)의 턴온 타이밍보다 늦을 수 있다.
't5' 시간에 제1 펄스 신호(PWM_Buck)는 하이 레벨에서 로우 레벨로 천이하고, 't6' 시간에서 제1 및 제2 전하 공유 신호들(CHSS_1a, CHSS_1b)은 하이 레벨에서 로우 레벨로 천이될 수 있다. 이를 통해, 제5 및 제6 파워 스위치 소자들(PSW_31, PSW_32)은 턴오프되어 제1 전하 공유 경로(CHSP1)는 차단될 수 있다. 't7' 시간에서 제1 전압(V_1)은 하이 레벨에서 로우 레벨로 천이되어, 제1 트랜지스터(TR_11)는 턴오프될 수 있으며, 제2 노드(ND_2)는 제1 노드(ND_1)와 끊어지게 되어 제2 노드(ND_2)의 전압(V_ND_2)은 소정의 레벨로 천이될 수 있다. 't8' 시간에서 제3 전압(V_3)은 로우 레벨에서 하이 레벨로 천이되어 제3 트랜지스터(TR_21)는 턴온될 수 있고, 제2 노드(ND_2)는 접지 노드와 연결되어 제2 노드(ND_2)의 전압(V_ND_2)은 접지 전압에 부합하는 로우 레벨을 유지할 수 있다. 't9' 시간에서 제1 충전 신호(CHS_1)는 로우 레벨에서 하이 레벨로 천이되고, 제1 및 제2 파워 스위치 소자들(PSW_11, PSW_12)은 턴온되어 제1 및 제2 충전 경로들(CHP_11, CHP_21)을 형성할 수 있다.
도 8a 내지 도 8c는 부스트 모드에서의 스위칭 레귤레이터(20)의 동작을 설명하기 위한 도면이다. 이하에서는, 도 6과 중복되는 내용은 생략한다.
도 8a 내지 도 8c를 참조하면, 제4 신호(S4)는 제2 펄스 신호(PWM_Boost)로서 제4 드라이버(DRV_4)에 입력되고, 제2 신호(S2)는 제2 펄스 신호(PWM_Boost)가 반전된 것으로, 제2 드라이버(DRV_2)에 입력될 수 있다. 't0' 시간에 제2 펄스 신호(PWM_Boost)는 하이 레벨에서 로우 레벨로 천이하고, 't1' 시간에서 제2 충전 신호(CHS_2)는 하이 레벨에서 로우 레벨로 천이할 수 있다. 제3 및 제4 파워 스위치 소자들(PSW_21, PSW_22)은 't1' 시간까지 턴온되어 제3 및 제4 충전 경로들(CHP_12, CHP_22)을 형성할 수 있다. 제2 부트스트랩 커패시터(CB_2) 및 제2 플라잉 커패시터(CF_2)는 제3 및 제4 충전 경로들(CHP_12, CHP_22)을 통해 각각 충전될 수 있다. 't2' 시간에서 제4 전압(V_4)은 하이 레벨에서 로우 레벨로 천이하여 제4 트랜지스터(TR_22)는 턴오프될 수 있다. 't3' 시간에서 제2 전압(V_2)은 로우 레벨에서 하이 레벨로 천이하여 제2 트랜지스터(TR_12)는 턴온될 수 있다. 한편, 제6 노드(ND_6)의 전압(V_ND_6)은 't2' 시간에서 소정의 레벨만큼 낮아지고, 't3' 시간에서 하이 레벨로 천이될 수 있다. 즉, 제6 노드(ND_6)는 't3' 시간에서 제4 트랜지스터(TR_22)를 통해 접지 노드와 끊어지고, 제2 트랜지스터(TR_12)를 통해 출력 노드(ND_5)와 연결되어, 제6 노드(ND_6)의 전압(V_ND_6)은 출력 전압에 부합하는 소정의 레벨만큼 상승할 수 있다. 제2 부트스트랩 커패시터(CB_2)는 제6 노드(ND_6)의 전압(V_ND_6)에 의해 부스팅된 제7 노드(ND_7)의 전압을 제2 드라이버(DRV_2)에 제공할 수 있다. 't4' 시간에서 제3 및 제4 전하 공유 신호들(CHSS_2a, CHSS_2b)은 로우 레벨에서 하이 레벨로 천이될 수 있다. 이를 통해, 제7 및 제8 파워 스위치 소자들(PSW_33, PSW_34)은 턴온되어 제2 플라잉 커패시터(CF_2)와 제1 부트스트랩 커패시터(CB_1) 사이의 제2 전하 공유 경로(CHSP2)가 형성될 수 있다. 제2 전하 공유 경로(CHSP2)를 통해 제1 부트스트랩 커패시터(CB_1)는 전하를 공급받음으로써, 일정한 전압 레벨을 유지할 수 있다. 예시적 실시예로, 제2 전하 공유 경로(CHSP2)의 형성 타이밍은 제2 트랜지스터(TR_12)의 턴온 타이밍보다 늦을 수 있다.
't5' 시간에 제2 펄스 신호(PWM_Boost)는 로우 레벨에서 하이 레벨로 천이하고, 't6' 시간에서 제3 및 제4 전하 공유 신호들(CHSS_2a, CHSS_2b)은 하이 레벨에서 로우 레벨로 천이될 수 있다. 이를 통해, 제7 및 제8 파워 스위치 소자들(PSW_33, PSW_34)은 턴오프되어 제2 전하 공유 경로(CHSP2)는 차단될 수 있다. 't7' 시간에서 제2 전압(V_2)은 하이 레벨에서 로우 레벨로 천이되어, 제2 트랜지스터(TR_12)는 턴오프될 수 있으며, 제6 노드(ND_6)는 제5 노드(ND_5)와 끊어지게 되어 제6 노드(ND_6)의 전압(V_ND_6)은 소정의 레벨로 천이될 수 있다. 't8' 시간에서 제4 전압(V_4)은 로우 레벨에서 하이 레벨로 천이되어 제4 트랜지스터(TR_22)는 턴온될 수 있고, 제6 노드(ND_6)는 접지 노드와 연결되어 제6 노드(ND_6)의 전압(V_ND_6)은 접지 전압에 부합하는 로우 레벨을 유지할 수 있다. 't9' 시간에서 제2 충전 신호(CHS_2)는 로우 레벨에서 하이 레벨로 천이되고, 제3 및 제4 파워 스위치 소자들(PSW_21, PSW_22)은 턴온되어 제3 및 제4 충전 경로들(CHP_12, CHP_22)을 형성할 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작 방법을 설명하기 위한 순서도이다.
도 9를 참조하면, 단계 S200에서 스위칭 레귤레이터는 소정의 변환 모드로 입력 전압에 대한 변환 동작을 수행할 수 있다. 단계 S210에서 스위칭 레귤레이터는 부트스트랩 커패시터를 충전하기 위한 전하 공유 경로를 생성하기 전에 전하 공유 경로 형성 조건을 만족하는지 여부를 판별할 수 있다. 예시적 실시예로, 전하 공유 경로 형성 조건을 만족하는지 여부를 충전 대상이 되는 부트스트랩 커패시터의 양단 전압을 기반으로 판별될 수 있다. 이에 대한 구체적인 내용은 도 10 및 도 11에서 후술된다. 단계 S210이 'YES'인 때에, 스위칭 레귤레이터는 전하 공유 회로를 통해 전하 공유 경로를 형성할 수 있고, 단계 S210이 'NO'인 때에, 스위칭 레귤레이터는 전하 공유 회로를 비활성화시킴으로써 전하 공유 경로를 형성하지 않을 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 전압 비교 회로(14_1c)가 포함된 스위칭 레귤레이터(10c)를 나타내는 블록도이다. 이하에서는, 도 1과 중복되는 내용은 생략한다.
도 10을 참조하면, 스위칭 레귤레이터(10c)의 컨트롤러(14_1c)는 도 1의 스위칭 레귤레이터(10)와 비교하여 전압 비교 회로(14_1c)를 더 포함할 수 있다. 제1 및 제2 부트스트랩 커패시터들(CB_1, CB_2)의 전압이 일정 레벨을 초과하는 상태에서 전하 공유 회로(13c)에 의해 더 충전되면, 제1 및 제2 부트스트랩 커패시터들(CB_1, CB_2)에 의해 부스팅된 전압들은 허용치를 초과하여 제1 및 제2 트랜지스터(TR_11, TR12)들을 열화시킬 수 있다. 이를 방지하기 위해 전압 비교 회로(14_1c)는 제1 및 제2 부트스트랩 커패시터들(CB_1, CB_2)의 전압 상태를 고려하여 전하 공유 회로(13c)를 제어할 수 있다.
예시적 실시예로, 전압 비교 회로(14_1c)는 제1 및 제2 부트스트랩 커패시터들(CB_1, CB_2)의 일단의 제1 및 제2 센싱 전압들(SV_1, SV_2) 및 임계 전압(VTH)을 수신할 수 있다. 일부 실시예에 있어서, 전압 비교 회로(14_1c)는 제1 및 제2 센싱 전압들(SV_1, SV_2) 대신에 제1 및 제2 플라잉 커패시터들(CF_1, CF_2)의 전압들을 수신하여 전하 공유 경로 형성 여부를 판별하는 데에 이용할 수 있다. 전압 비교 회로(14_1c)는 제1 및 제2 센싱 전압들(SV_1, SV_2) 중 어느 하나를 임계 전압(VTH)과 비교하여 비교 결과를 기반으로 제2 제어 신호(CS_2')를 생성할 수 있다. 예를 들어, 전압 비교 회로(14_1c)는 제2 부트스트랩 커패시터(CB_2)를 충전하기 위한 제1 전하 공유 경로를 형성하기 전에 제2 부트스트랩 커패시터(CB_2)의 양의 단자의 제2 센싱 전압(SV_2)과 임계 전압(VTH)을 비교하고, 비교 결과를 기반으로 제1 전하 공유 경로 형성 여부를 결정할 수 있다. 구체적으로, 전압 비교 회로(14_1c)는 제2 센싱 전압(SV_2)이 임계 전압(VTH)보다 작은 때에 한하여 전하 공유 회로(13c)가 제1 전하 공유 경로를 형성할 수 있도록 제2 제어 신호(CS_2')를 생성할 수 있다. 또한, 전압 비교 회로(14_1c)는 제1 부트스트랩 커패시터(CB_1)를 충전하기 위한 제2 전하 공유 경로를 형성하기 전에 제1 부트스트랩 커패시터(CB_1)의 양의 단자의 제1 센싱 전압(SV_1)과 임계 전압(VTH)을 비교하고, 비교 결과를 기반으로 제2 전하 공유 경로 형성 여부를 결정할 수 있다. 구체적으로, 전압 비교 회로(14_1c)는 제1 센싱 전압(SV_1)이 임계 전압(VTH)보다 작은 때에 한하여 전하 공유 회로(13c)가 제2 전하 공유 경로를 형성할 수 있도록 제2 제어 신호(CS_2')를 생성할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터의 동작 방법을 설명하기 위한 순서도이다. 도 11의 이해를 돕기 위해 도 10을 참조하여 서술된다.
도 11을 참조하면, 단계 S120(도 2)에 후속하여 단계 S121에서 전압 비교 회로(14_1c)는 제2 부트스트랩 커패시터(CB_2)의 전압(SV_2)이 임계 전압(VTH) 미만인지 여부를 판별할 수 있다. 단계 S121이 'YES'인 때에, 단계 S130(도 2)가 후속될 수 있고, 단계 S121이 'NO'인 때에, 단계 S123에서 전하 공유 회로(13c)가 비활성되어 제1 전하 공유 경로는 형성되지 않을 수 있다. 단계 S140(도 2)에 후속하여 단계 S122에서 전압 비교 회로(14_1c)는 제1 부트스트랩 커패시터(CB_1)의 전압(SV_1)이 임계 전압(VTH) 미만인지 여부를 판별할 수 있다. 단계 S122가 'YES'인 때에, 단계 S150(도 2)이 후속될 수 있고, 단계 S122가 'NO'인 때에, 단계 S123이 후속되어 제2 전하 공유 경로는 형성되지 않을 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 시스템(100)을 나타내는 도면이다. 시스템(100)은, 일부 실시예들에서 시스템-온-칩(SoC)과 같이 하나의 반도체 집적회로일 수도 있고, 일부 실시예들에서 인쇄회로기판 및 이에 실장된 패키지들을 포함할 수도 있다. 도 12에 도시된 바와 같이, 시스템(100)은 제1 내지 제4 기능 블록들(110~140) 및 PMIC(150)를 포함할 수 있다.
제1 내지 제4 기능 블록들(110~140)은 PMIC(150)로부터 출력되는 제1 내지 제4 공급 전압들(VDD1~VDD4)에 의해서 제공되는 전력에 기초하여 동작할 수 다. 예를 들면, 제1 내지 제4 기능 블록들(110~140) 중 적어도 하나는 어플리케이션 프로세서(Application Processor; AP) 등과 같이 디지털 신호를 처리하는 디지털 회로일 수도 있고, 증폭기 등과 같이 아날로그 신호를 처리하는 아날로그 회로일 수도 있다. 또한, 아날로그-디지털 컨버터(Analog-to-Digital Converter; ADC) 등과 같은 혼합된 신호(mixed signal)를 처리하는 회로일 수도 있다. 비록 도 12에서 시스템(100)은 4개의 기능 블록들을 포함하는 것으로 도시되었으나, 일부 실시예들에서 시스템(100)은 4개 미만 또는 5개 이상의 기능 블록들을 포함할 수도 있다.
PMIC(Power Management Integrated Circuit)(155)는 입력 전압(VIN)으로부터 제1 내지 제4 공급 전압들(VDD1~VDD4)을 생성할 수 있고, 전압 제어 신호(C_V)에 따라 제1 내지 제4 공급 전압들(VDD1~VDD4) 중 적어도 하나의 레벨을 변경할 수 있다. 제1 내지 제4 기능 블록들(110 내지 140) 중 적어도 하나는 요구되는 성능 및 전력 소모에 따라 동적으로 가변되는 레벨의 공급 전압을 수신할 수 있다. 예를 들면, 제1 기능 블록(110)은 이미지 데이터를 처리하는 이미지 프로세서일 수 있고, 일련의 이미지들을 포함하는 동영상을 처리하는 동안 제1 기능 블록(110)은 높은 레벨의 제1 공급 전압(VDD1)을 수신할 수 있는 한편, 단일 이미지를 포함하는 사진을 처리하는 동안 제1 기능 블록(110)은 낮은 레벨의 제1 공급 전압(VDD1)을 수신할 수 있다. PMIC(150)는 제1 기능 블록(110)에서 요구되는 성능 및 전력 소모에 대응하는 전압 제어 신호(C_V)를 수신할 수 있고, PMIC(150)는 전압 제어 신호(C_V)에 기초하여 제1 공급 전압(VDD1)의 레벨을 증가시키거나 감소시킬 수 있다. 이와 같이, 기능 블록의 공급 전압의 레벨을 동적으로 변경하는 방법은 DVS(Dynamic Voltage Scaling)으로 지칭될 수 있다.
PMIC(150)는 도면들을 참조하여 전술된 스위칭 레귤레이터를 포함할 수 있고, 이에 따라 제1 공급 전압(VDD1)은 안정적으로 제1 기능 블록(110)에 공급될 수 있어 제1 기능 블록(110) 및 시스템(100)의 동작 신뢰도가 향상될 수 있다. 또한, PMIC(150)는 소형화되어 설계될 수 있어 시스템(100)의 집적도를 향상시킬 수 있다. PMIC(150)는 제1 기능 블록(110)과 같이 제2 내지 제4 기능 블록들(120~140)에도 각각 안정적인 제2 내지 제4 공급 전압(VDD2~VDD4)을 공급할 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 무선 통신 장치(200)를 나타내는 블록도이다. 구체적으로, 도 13은 배터리(250)에 의해서 전력이 제공되는 사용자 기기(User Equipment; UE)(또는 단말)를 나타낸다. 무선 통신 장치(200)는, 일부 실시예들에서, 5G, LTE 등과 같은 셀룰러 네트워크를 사용하는 무선 통신 시스템에 포함될 수도 있고, WLAN(Wireless Local Area Network) 시스템 또는 다른 임의의 무선 통신 시스템에 포함될 수도 있다. 무선 통신 장치(200)에서, 본 개시의 예시적 실시예에 따른 스위칭 레귤레이터는 전력 증폭기(216)에 가변적인 전력을 제공하기 위하여 사용될 수 있다. 도 13에 도시된 바와 같이, 무선 통신 장치(200)는 송수신기(210), 기저대역 프로세서(220), 안테나(230) 및 전원 회로(240) 및 배터리(250)를 포함할 수 있다.
송수신기(210)는 안테나 인터페이스 회로(211)를 포함할 수 있고, 입력 회로(212), 저잡음 증폭기(213) 및 수신 회로(214)를 포함하는 수신기 및 송신 회로(215), 전력 증폭기(216) 및 출력 회로(217)를 포함하는 송신기를 포함할 수 있다. 안테나 인터페이스 회로(211)는 송신 모드 또는 수신 모드에 따라 송신기 또는 수신기를 안테나(230)와 연결시킬 수 있다. 일부 실시예들에서, 입력 회로(212)는 매칭 회로 또는 필터를 포함할 수 있고, 저잡음 증폭기(213)는 입력 회로(212)의 출력 신호를 증폭할 수 있으며, 수신 회로(214)는 다운-컨버전을 위한 믹서를 포함할 수 있다. 일부 실시예들에서, 송신 회로(215)는 업-컨버전을 위한 믹서를 포함할 수 있고, 전력 증폭기(216)는 송신 회로(215)의 출력 신호를 증폭할 수 있고, 출력 회로(217)는 매칭 회로 또는 필터를 포함할 수 있다.
기저대역 프로세서(220)는 송수신기(210)와 기저대역의 신호들을 송수신할 수 있고, 변조/복조, 인코딩/디코딩 등을 수행할 수 있다. 일부 실시예들에서, 기저대역 프로세서(220)는 모뎀으로 지칭될 수 있다. 기저대역 프로세서(220)는 평균 전력 추적 모드 또는 포락선 추적 모드를 설정하기 위한 설정 신호(SET)를 생성할 수 있고, 출력 전압(VOUT)의 레벨을 변경하기 위한 설정 신호(SET)를 생성할 수 있다.
전원 회로(240)는 배터리(250)로부터 입력 전압(VIN)을 수신할 수 있고, 전력 증폭기(216)에 전력을 제공하는 출력 전압(VOUT)을 생성할 수 있다. 전원 회로(240)는 도면들을 참조하여 전술된 스위칭 레귤레이터를 포함할 수 있고, 이를 통해 안정적인 레벨을 갖는 출력 전압(VOUT)이 전력 증폭기(216)에 제공될 수 있다. 그 결과, 송수신기(210)는 개선된 통신 성능을 보장할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 입력 전압으로부터 출력 전압을 생성하도록 구성된 스위칭 레귤레이터로서,
    제1 변환 모드에서 제1 스위칭 제어 신호에 응답하여 상기 입력 전압을 수신하는 제1 노드와 선택적으로 연결되도록 구성된 제1 트랜지스터, 제1 플라잉(flying) 커패시터 및 상기 제1 스위칭 제어 신호를 부스팅(boosting)시키도록 구성된 제1 부트스트랩(bootstrap) 커패시터를 구비하는 제1 스위칭 회로;
    제2 변환 모드에서 제2 스위칭 제어 신호에 응답하여 상기 출력 전압을 출력하는 제2 노드와 선택적으로 연결되도록 구성된 제2 트랜지스터, 제2 플라잉 커패시터 및 상기 제2 스위칭 제어 신호를 부스팅시키도록 구성된 제2 부트스트랩 커패시터를 구비하는 제2 스위칭 회로; 및
    상기 제1 및 제2 변환 모드들을 기반으로 상기 제1 플라잉 커패시터와 상기 제2 부트스트랩 커패시터 간의 제1 전하 공유 경로 및 상기 제2 플라잉 커패시터와 상기 제1 부트스트랩 커패시터 간의 제2 전하 공유 경로 중 어느 하나를 형성하도록 구성된 전하 공유 회로를 포함하는 것을 특징으로 하는 스위칭 레귤레이터.
  2. 제1항에 있어서,
    상기 제1 스위칭 회로는,
    상기 제1 변환 모드의 제1 구간에서, 상기 제1 부트스트랩 커패시터 및 상기 제1 플라잉 커패시터는 상호 병렬로 상기 제1 노드와 연결되어 충전되도록 구성되고,
    상기 제1 변환 모드의 제2 구간에서, 상기 제1 부트스트랩 커패시터는 상기 제1 트랜지스터를 턴온시키기 위한 상기 제1 스위칭 제어 신호를 부스팅하고, 상기 제1 플라잉 커패시터는 상기 제1 전하 공유 경로를 통해 상기 제2 부트스트랩 커패시터와 연결되도록 구성된 것을 특징으로 하는 스위칭 레귤레이터.
  3. 제1항에 있어서,
    상기 제2 변환 모드의 제1 구간에서, 상기 제2 부트스트랩 커패시터 및 상기 제2 플라잉 커패시터는 상호 병렬로 상기 제1 노드와 연결되어 충전되도록 구성되고,
    상기 제2 변환 모드의 제2 구간에서, 상기 제2 부트스트랩 커패시터는 상기 제2 트랜지스터를 턴온시키기 위한 상기 제2 스위칭 제어 신호를 부스팅하고, 상기 제2 플라잉 커패시터는 상기 제2 전하 공유 경로를 통해 상기 제1 부트스트랩 커패시터와 연결되도록 구성된 것을 특징으로 하는 스위칭 레귤레이터.
  4. 제1항에 있어서,
    상기 전하 공유 회로는,
    상기 제1 전하 공유 경로를 형성 또는 차단하도록 구성된 적어도 하나의 제1 파워 스위치 소자; 및
    상기 제2 전하 공유 경로를 형성 또는 차단하도록 구성된 적어도 하나의 제2 파워 스위치 소자를 포함하는 것을 특징으로 하는 스위칭 레귤레이터.
  5. 제1항에 있어서,
    상기 제1 및 제2 플라잉 커패시터의 커패시턴스(capacitance)는,
    상기 제1 및 제2 부트스트랩 커패시터의 커패시턴스보다 작은 것을 특징으로 하는 스위칭 레귤레이터.
  6. 제1항에 있어서,
    상기 제1 스위칭 회로는,
    상기 제1 부트스트랩 커패시터 및 상기 제1 플라잉 커패시터 각각에 대한 상기 제1 노드로부터의 제1 충전 경로들을 형성하도록 구성된 복수의 제1 파워 스위치 소자들을 더 포함하고,
    상기 제2 스위칭 회로는,
    상기 제2 부트스트랩 커패시터 및 상기 제2 플라잉 커패시터 각각에 대한 상기 제1 노드로부터의 제2 충전 경로들을 형성하도록 구성된 복수의 제2 파워 스위치 소자들을 더 포함하는 것을 특징으로 하는 스위칭 레귤레이터.
  7. 제1항에 있어서,
    상기 전하 공유 회로는,
    상기 제2 부트스트랩 커패시터의 전압이 임계 전압 미만일 때에, 상기 제1 전하 공유 경로를 형성하고, 상기 제1 부트스트랩 커패시터의 전압이 상기 임계 전압 미만일 때에, 상기 제2 전하 공유 경로를 형성하도록 구성된 것을 특징으로 하는 스위칭 레귤레이터.
  8. 제1항에 있어서,
    상기 제1 및 제2 트랜지스터는,
    nMOS(n-channel metal oxide semiconductor) 트랜지스터에 해당하는 것을 특징으로 하는 스위칭 레귤레이터.
  9. 입력 전압으로부터 출력 전압을 생성하도록 구성된 스위칭 레귤레이터로서,
    상기 입력 전압을 수신하는 제1 노드와 연결되고, 벅 모드에서 교번적으로 턴온/턴오프되도록 구성된 제1 트랜지스터;
    상기 제1 트랜지스터의 게이트 전압을 부스팅시키도록 구성된 제1 부트스트랩 커패시터;
    상기 출력 전압을 출력하는 제2 노드와 연결되고, 상기 벅 모드에서 지속적으로 턴온되도록 구성된 제2 트랜지스터;
    상기 제2 트랜지스터의 게이트 전압을 부스팅시키도록 구성된 제2 부트스트랩 커패시터; 및
    상기 벅 모드에서 상기 제2 부트스트랩 커패시터와 전하를 공유하도록 구성된 제1 플라잉 커패시터를 포함하는 것을 특징으로 하는 스위칭 레귤레이터.
  10. 제9항에 있어서,
    부스트 모드에서 상기 제1 부트스트랩 커패시터와 전하를 공유하도록 구성된 제2 플라잉 커패시터를 더 포함하고,
    상기 제1 트랜지스터는, 상기 부스트 모드에서 지속적으로 턴온되도록 구성되고,
    상기 제2 트랜지스터는, 상기 부스트 모드에서 교번적으로 턴온/턴오프되도록 구성된 것을 특징으로 하는 스위칭 레귤레이터.
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