KR20220046845A - Transistor structure with reduced leakage current and adjustable on/off current - Google Patents

Transistor structure with reduced leakage current and adjustable on/off current Download PDF

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Abstract

A transistor structure includes a gate, a spacer, a channel region, a first recess part, and a first conductive region. The gate is disposed over the silicon surface. The spacer is disposed over the silicon surface and covers at least the sidewall of the upper gate. The channel region is disposed below the silicon surface. The first conductive region is formed at least partially in the first recess part. The conductive region of a neighboring transistor structure next to the transistor structure is formed at least partially in the first recess part.

Description

누설 전류가 감소되고 온/오프 전류를 조정할 수 있는 트랜지스터 구조체 {TRANSISTOR STRUCTURE WITH REDUCED LEAKAGE CURRENT AND ADJUSTABLE ON/OFF CURRENT}Transistor STRUCTURE WITH REDUCED LEAKAGE CURRENT AND ADJUSTABLE ON/OFF CURRENT with reduced leakage current and adjustable on/off current

관련 출원에 대한 상호 참조CROSS-REFERENCE TO RELATED APPLICATIONS

본 출원은 2019년 4월 19일에 출원된 "Reduced-Form-Factor Transistor Having Three-Terminals Self-Aligned and Wide Adjustability of On/Off-Currents and manufacture method thereof"라는 명칭의 미국 가출원 제62/836,088호, 2019년 5월 28일에 출원되고 "Reduced-Form-Factor Transistor with Self-Aligned Terminals and Adjustable On/Off-Currents and manufacture method thereof"라는 명칭의 미국 가출원 제62/853,675호의 혜택, 및 2019년 7월 10일에 출원된 "STAR-FET Ion Improvement"라는 명칭의 미국 가출원 제62/872,254호의 혜택을 주장하며, 그 내용은 인용에 의해 본 출원에 통한다.This application is a US Provisional Application Serial No. 62/836,088 entitled "Reduced-Form-Factor Transistor Having Three-Terminals Self-Aligned and Wide Adjustability of On/Off-Currents and manufacture method thereof" filed on April 19, 2019. , benefiting from U.S. Provisional Application Serial No. 62/853,675, filed May 28, 2019 and entitled “Reduced-Form-Factor Transistor with Self-Aligned Terminals and Adjustable On/Off-Currents and manufacture method thereof”, and 7, 2019 Claims the benefit of U.S. Provisional Application No. 62/872,254, entitled “STAR-FET Ion Improvement,” filed on the 10th of October, the contents of which are incorporated herein by reference.

본 발명은 트랜지스터 구조체에 관한 것으로, 특히 누설 전류가 감소된 트랜지스터 구조체에 관한 것이다.FIELD OF THE INVENTION The present invention relates to transistor structures, and more particularly to transistor structures with reduced leakage current.

가장 널리 사용되는 트랜지스터는 평면 실리콘 웨이퍼로 만들어진 금속 산화물 반도체 전계효과 트랜지스터(metal-oxide-semiconductor field-effect transistor, MOSFET)이며, 이는 유전체 재료에 의해 분리된 실리콘 표면 위에 만들어진 게이트를 갖는다. 또한, 트랜지스터의 소스와 드레인은 실리콘 표면 아래의 기판 내에 만들어진다. 트랜지스터의 치수가 스케일링됨에 따라, 핀 구조(fin-structure) 트랜지스터(예: 핀 전계효과 트랜지스터(FinFET), 3중 게이트(tri-gate) 전계효과 트랜지스터, 이중 게이트(double-gate) 트랜지스터 등)가 구현되어 트랜지스터의 치수는 22nm에서 7nm 그 이하로 크기를 계속 줄일 수 있다. 하지만, 핀 구조 트랜지스터의 대부분의 기술은 트랜지스터의 낮은 오프 전류를 위한 낮은 누설 전류 능력을 강조하기보다는, 트랜지스터의 높은 온 전류를 생성함으로써 높은 성능을 위한 전류 구동 능력을 강조한다. 그러나 딥 나노 미터 실리콘 기술(deep nanometer silicon technology)의 경우, 핀 구조 트랜지스터를 저 누설 및 저 전력 소자로 사용하는 것의 중요성이 증가하고 있는데, 특히 핀 구조 트랜지스터가 정적 랜덤 액세스 메모리(static random access memory, SRAM), 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM), 휴대형 집적 회로(integrated circuit, IC) 또는 웨어러블 IC 등과 같은 메모리 회로에서의 스위치 소자에 사용될 때 그렇다.The most widely used transistor is a metal-oxide-semiconductor field-effect transistor (MOSFET) made from a planar silicon wafer, which has a gate made on a silicon surface separated by a dielectric material. Also, the source and drain of the transistor are made in the substrate below the silicon surface. As transistor dimensions scale, fin-structure transistors (eg, fin field-effect transistors (FinFETs), tri-gate field-effect transistors, double-gate transistors, etc.) Implemented, the dimensions of the transistor can continue to shrink from 22nm to 7nm or less. However, most technologies of fin structure transistors emphasize current driving capability for high performance by generating high on-current of the transistor, rather than emphasizing the low leakage current capability for low off-current of the transistor. However, in the case of deep nanometer silicon technology, the importance of using fin-structured transistors as low-leakage and low-power devices is increasing. SRAM), dynamic random access memory (DRAM), portable integrated circuits (ICs), or when used as switch elements in memory circuits such as wearable ICs.

예를 들어, DRAM에 사용되는 가장 일반적인 메모리 셀은 하나의 액세스 트랜지스터와 하나의 저장 커패시터를 갖는 것이다. 평면 트랜지스터 또는 FinFET를 액세스 트랜지스터로 사용하는 최선단의 동작(state-of-art behavior)은 오프 상태에서 누설 전류가 높은데(예: 셀당 1 피코암페어 이상), 이는 DRAM의 저장된 신호 전하의 빠른 누출을 야기하기 때문에, 저장된 신호를 복원하기 위해 매우 짧은 리프레시 시간이 필요하여(그렇지 않으면 저장된 신호가 손실됨), 받아들일 수 없다. 또한, 오프 상태 동안에는 (a) 게이트와 채널 간(gate-to-channel) 누설, (b) 게이트 유도 드레인 누설(gate-induced-drain leakage, GIDL), (c) 게이트 유도 장벽 저하(drain-induced-barrier-lowering, DIBL) 누설, (d) 하위 임계 채널(sub-threshold channel) 누설, (e) 실리콘 재료의 pn 접합으로 인한 소스/드레인 측벽 또는 영역 누설 등과 같은, 많은 누설 전류원이 있음은 잘 알려져 있다. 소자당 펨토 암페어(femto-ampere, fA) 수준 근처의 낮은 오프 전류 목표를 충족시키기 위해, 일부 트랜지스터 크기 파라미터는 받아들일 수 없는 허용오차까지로 완화되어야 하는데, 이는 무어의 법칙 경제를 달성하려면 셀 크기를 줄이기 위해 트랜지스터의 치수를 축소해야 하는 스케일링 이론을 위반한다. 과장된 예로, 10 나노미터 기술의 경우, 셀당 1fA 요건을 충족시키려면 오프 전류를 줄이기 위해 게이트 길이가 100 나노미터를 넘어야 하는데, 이는 비현실적이다. 따라서 누설 전류가 낮은 트랜지스터를 제공하는 방법은 DRAM 시스템 설계자에게 중요한 문제이다.For example, the most common memory cell used in DRAM is one with one access transistor and one storage capacitor. The state-of-art behavior of using planar transistors or FinFETs as access transistors is high leakage current in the off-state (eg more than 1 picoampere per cell), which prevents rapid leakage of the DRAM's stored signal charge. As a result, a very short refresh time is required to restore the stored signal (otherwise the stored signal will be lost), which is unacceptable. Further, during the off state, (a) gate-to-channel leakage, (b) gate-induced-drain leakage (GIDL), and (c) gate-induced barrier degradation (drain-induced) It is well known that there are many leakage current sources, such as -barrier-lowering (DIBL) leakage, (d) sub-threshold channel leakage, (e) source/drain sidewall or region leakage due to pn junctions in silicon material. is known In order to meet the target of low off-current near the femto-ampere (fA) level per device, some transistor size parameters must be relaxed to unacceptable tolerances, which are necessary to achieve Moore's Law economy by cell size. It violates the scaling theory, which requires that the dimensions of the transistor be scaled down to reduce As an exaggeration, in the case of 10 nanometer technology, the gate length must exceed 100 nanometers to reduce the off current to meet the 1 fA per cell requirement, which is impractical. Therefore, how to provide transistors with low leakage current is an important issue for DRAM system designers.

본 발명의 일 실시예는 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 게이트, 스페이서(spacer), 채널 영역(channel region), 제1 오목부(concave) 및 제1 전도성 영역(conductive region)을 포함한다. 상기 게이트는 실리콘 표면 위에 있다. 상기 스페이서는 상기 실리콘 표면 위에 있고 적어도 상기 게이트의 측벽을 덮는다. 상기 채널 영역은 상기 실리콘 표면 아래에 있다. 상기 제1 전도성 영역은 상기 제1 오목부에 적어도 부분적으로 형성되며, 상기 트랜지스터 구조체 옆에 있는 이웃 트랜지스터 구조체의 전도성 영역은 상기 제1 오목부에 적어도 부분적으로 형성된다.One embodiment of the present invention provides a transistor structure. The transistor structure includes a gate, a spacer, a channel region, a first concave, and a first conductive region. The gate is over the silicon surface. The spacer is over the silicon surface and covers at least a sidewall of the gate. The channel region is below the silicon surface. The first conductive region is formed at least partially in the first recess, and a conductive region of a neighboring transistor structure next to the transistor structure is formed at least partially in the first recess.

본 발명의 일 측면에 따르면, 상기 트랜지스터 구조체는 제2 오목부; 및 제2 전도성 영역을 더 포함한다. 상기 제2 전도성 영역은 상기 제2 오목부에 적어도 부분적으로 형성된다. 상기 제1 전도성 영역은 제1 연장 방향을 따라 제1 도핑 농도 프로파일(doping concentration profile)을 갖고, 상기 제2 전도성 영역은 제2 연장 방향을 따라 제2 도핑 농도 프로파일을 가지며, 상기 제1 연장 방향과 상기 제2 연장 방향은 모두 상기 실리콘 표면의 법선 방향에 실질적으로 평행하고, 상기 제1 도핑 농도 프로파일과 상기 제2 도핑 농도 프로파일은 비대칭이다.According to an aspect of the present invention, the transistor structure includes a second concave portion; and a second conductive region. The second conductive region is formed at least partially in the second recess. the first conductive region has a first doping concentration profile along a first extension direction, the second conductive region has a second doping concentration profile along a second extension direction, and the first extension direction and the second extension direction are both substantially parallel to a normal direction of the silicon surface, and the first doping concentration profile and the second doping concentration profile are asymmetric.

본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조체는 제1 절연층(insulation layer)을 더 포함한다. 상기 제1 절연층은 상기 제1 오목부에 형성되고 상기 제1 전도성 영역 아래에 위치한다. 상기 제1 전도성 영역은 제1 상부 부분(upper part), 제2 상부 부분 및 하부 부분(lower part)을 포함하고, 상기 제1 상부 부분 및 상기 제2 상부 부분은 상기 스페이서에 접촉하고, 상기 하부 부분은 상기 채널 영역에 접촉하고 상기 제1 절연층 상에 위치한다. 상기 트랜지스터 구조체는 상기 제1 전도성 영역을 덮는 제2 절연층을 더 포함한다. 또한, 상기 트랜지스터 구조체는 접촉 영역(contact region)을 더 포함한다. 상기 접촉 영역은 상기 제1 오목부에 적어도 부분적으로 형성되며, 상기 제1 전도성 영역의 제2 상부 부분은 상기 접촉 영역과 접촉하고, 상기 제1 전도성 영역의 제1 상부 부분 및 하부 부분은 상기 제2 절연층에 의해 상기 접촉 영역으로부터 분리된다.According to another aspect of the present invention, the transistor structure further includes a first insulation layer (insulation layer). The first insulating layer is formed in the first concave portion and is located under the first conductive region. The first conductive region includes a first upper part, a second upper part and a lower part, the first upper part and the second upper part contacting the spacer, the lower part A portion contacts the channel region and is located on the first insulating layer. The transistor structure further includes a second insulating layer covering the first conductive region. In addition, the transistor structure further includes a contact region. The contact region is formed at least partially in the first recess, a second upper portion of the first conductive region contacts the contact region, and a first upper portion and a lower portion of the first conductive region are formed at the first 2 separated from the contact area by an insulating layer.

본 발명의 다른 측면에 따르면, 상기 이웃 트랜지스터 구조체의 전도성 영역은 상기 제1 전도성 영역으로부터 전기적으로 절연된다(electrically isolated). 또한, 본 발명의 다른 측면에 따르면, 상기 채널 영역의 적어도 일부는 상기 게이트 및 상기 스페이서 아래에 있고, 상기 채널 영역의 길이는 상기 게이트 길이와 상기 스페이서 길이의 합보다 작지 않다. 또한, 본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역, 상기 스페이서 및 상기 게이트 상에 고 응력 유전체층(high stress dielectric layer)이 형성된다.According to another aspect of the present invention, the conductive region of the neighboring transistor structure is electrically isolated from the first conductive region. Also, according to another aspect of the present invention, at least a portion of the channel region is under the gate and the spacer, and the length of the channel region is not less than the sum of the gate length and the spacer length. Also, according to another aspect of the present invention, a high stress dielectric layer is formed on the first conductive region, the spacer, and the gate.

본 발명의 다른 실시예는 새로운 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 게이트, 스페이서, 채널 영역 및 제1 전도성 영역은 포함한다. 상기 게이트는 실리콘 표면 위에 있다. 상기 스페이서는 상기 게이트의 측벽을 덮는다. 상기 채널 영역의 적어도 일부는 상기 게이트 및 상기 스페이서 아래에 있다. 상기 제1 전도성 영역은 상기 스페이서와 측면 절연층(side insulation layer) 사이에 형성되며, 상기 제1 전도성 영역의 측벽의 일부는 상기 측면 절연층에 의해 덮인다.Another embodiment of the present invention provides a novel transistor structure. The transistor structure includes a gate, a spacer, a channel region, and a first conductive region. The gate is over the silicon surface. The spacers cover sidewalls of the gate. At least a portion of the channel region is under the gate and the spacer. The first conductive region is formed between the spacer and a side insulation layer, and a part of a sidewall of the first conductive region is covered by the side insulation layer.

본 발명의 일 측면에 따르면, 상기 제1 전도성 영역은 제1 오목부에 부분적으로 형성되고, 상기 측면 절연층은 상기 제1 오목부에 부분적으로 형성된다. 상기 제1 오목부에 하부 절연층(bottom insulation layer)이 형성되고, 상기 제1 전도성 영역은 상기 하부 절연층 상에 위치한다. 상기 제1 전도성 영역은 제1 상부 부분, 제2 상부 부분 및 하부 부분을 포함하고, 상기 제1 상부 부분 및 상기 제2 상부 부분은 상기 스페이서에 접촉하고, 상기 하부 부분은 상기 채널 영역에 접촉하고 상기 하부 절연층 상에 위치한다. 또한, 상기 트랜지스터 구조체는, 상기 제1 오목부에 적어도 부분적으로 형성된 접촉 영역을 더 포함하고, 상기 제1 전도성 영역의 제2 상부 부분은 상기 접촉 영역과 접촉하며, 상기 제1 전도성 영역의 제1 상부 부분 및 하부 부분은 상기 측면 절연층에 의해 상기 접촉 영역으로부터 분리된다. 또한, 본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역은 실리콘, 실리콘-카바이드(SiC) 또는 실리콘-게르마늄(SiGe)을 포함한다.According to an aspect of the present invention, the first conductive region is partially formed in the first concave portion, and the side insulating layer is partially formed in the first concave portion. A bottom insulation layer is formed in the first concave portion, and the first conductive region is located on the lower insulation layer. the first conductive region includes a first upper portion, a second upper portion and a lower portion, the first upper portion and the second upper portion contacting the spacer, the lower portion contacting the channel region, and It is located on the lower insulating layer. Further, the transistor structure further includes a contact region formed at least partially in the first recess, wherein a second upper portion of the first conductive region is in contact with the contact region, and wherein the first conductive region of the first conductive region is in contact with the contact region. The upper part and the lower part are separated from the contact area by the side insulating layer. Further, according to another aspect of the present invention, the first conductive region includes silicon, silicon-carbide (SiC), or silicon-germanium (SiGe).

본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조체는, 제2 전도성 영역, 다른 측면 절연층, 및 다른 접촉 영역을 더 포함한다. 상기 제2 전도성 영역은 상기 제2 오목부에 부분적으로 형성된다. 상기 다른 측면 절연층은 상기 제2 오목부에 부분적으로 형성된다. 상기 다른 접촉 영역은 상기 제2 오목부에 부분적으로 형성되며, 상기 제2 전도성 영역은 제1 상부 부분, 제2 상부 부분 및 하부 부분을 포함한다. 상기 제2 전도성 영역의 하부 부분은 상기 채널 영역에 접촉하며, 상기 제2 전도성 영역의 제2 상부 부분은 상기 다른 접촉 영역과 접촉하고, 상기 제2 전도성 영역의 제1 상부 부분 및 하부 부분은 상기 다른 측면 절연층에 의해 상기 다른 접촉 영역으로부터 분리된다.According to another aspect of the present invention, the transistor structure further includes a second conductive region, another side insulating layer, and another contact region. The second conductive region is partially formed in the second concave portion. The other side insulating layer is partially formed in the second concave portion. The other contact region is partially formed in the second concave portion, and the second conductive region includes a first upper portion, a second upper portion and a lower portion. a lower portion of the second conductive region contacts the channel region, a second upper portion of the second conductive region contacts the other contact region, and a first upper portion and a lower portion of the second conductive region contact the channel region. It is separated from the other contact area by the other side insulating layer.

본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조체는 다른 스페이서를 더 포함한다. 상기 다른 스페이서는 상기 게이트의 다른 측벽을 덮고, 상기 채널 영역의 길이는 상기 게이트, 상기 스페이서 및 상기 다른 스페이서의 길이의 합보다 작지 않다. 또한, 상기 스페이서 및 상기 다른 스페이서는 재성장(re-growth) 스페이서이다. 또한, 상기 트랜지스터 구조체는 상기 스페이서 아래에 위치한 LDD 구역을 더 포함한다.According to another aspect of the present invention, the transistor structure further includes another spacer. The other spacer covers another sidewall of the gate, and the length of the channel region is not less than the sum of the lengths of the gate, the spacer, and the other spacer. Also, the spacer and the other spacer are re-growth spacers. Further, the transistor structure further includes an LDD region located below the spacer.

본 발명의 다른 실시예는 비대칭 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 게이트, 스페이서, 채널 영역, 제1 전도성 영역 및 제2 전도성 영역을 포함한다. 상기 게이트는 실리콘 표면 위에 있다. 상기 스페이서는 상기 실리콘 표면 위에 있고 상기 게이트의 측벽을 덮는다. 상기 채널 영역의 적어도 일부는 상기 게이트 및 상기 스페이서 아래에 있다. Another embodiment of the present invention provides an asymmetric transistor structure. The transistor structure includes a gate, a spacer, a channel region, a first conductive region and a second conductive region. The gate is over the silicon surface. The spacers are over the silicon surface and cover the sidewalls of the gate. At least a portion of the channel region is under the gate and the spacer.

본 발명의 다른 측면에 따르면, 제1 연장 방향을 따른 상기 제1 전도성 영역의 제1 도핑 농도 프로파일은 제2 연장 방향을 따른 상기 제2 전도성 영역의 제2 도핑 농도 프로파일과 다르다. 본 발명의 다른 측면에 따르면, 상기 게이트와 상기 제1 전도성 영역 사이의 구조는 상기 게이트와 상기 제2 전도성 영역 사이의 구조와 다르다. 또한, 본 발명의 다른 측면에 따르면, 상기 게이트와 상기 제1 전도성 영역 사이에 LDD 구역이 형성된다. 또한, 본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역은 상기 실리콘 표면 아래의 제1 하부 부분을 포함하고, 상기 제2 전도성 영역은 상기 실리콘 표면 아래의 제2 하부 부분을 포함하며, 상기 제1 하부 부분의 두께는 상기 제2 하부 부분의 두께와 다르다. 또한, 본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역 옆에 있는 상기 채널 영역의 한 단자(one terminal)의 폭은 상기 제2 전도성 영역 옆에 있는 상기 채널 영역의 다른 단자(another terminal)의 폭과 다르다. 또한, 본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역의 재료는 상기 제2 전도성 영역의 재료와 다르다.According to another aspect of the present invention, the first doping concentration profile of the first conductive region along the first extension direction is different from the second doping concentration profile of the second conductive region along the second extension direction. According to another aspect of the present invention, the structure between the gate and the first conductive region is different from the structure between the gate and the second conductive region. Further, according to another aspect of the present invention, an LDD region is formed between the gate and the first conductive region. Further, according to another aspect of the present invention, the first conductive region includes a first lower portion below the silicon surface, and the second conductive region includes a second lower portion below the silicon surface, wherein the first conductive region includes a second lower portion below the silicon surface. The thickness of the first lower portion is different from the thickness of the second lower portion. Further, according to another aspect of the present invention, the width of one terminal of the channel region next to the first conductive region is that of the other terminal of the channel region next to the second conductive region. different from the width. Further, according to another aspect of the present invention, the material of the first conductive region is different from the material of the second conductive region.

본 발명의 다른 실시예는 온/오프(ON/OFF) 전류를 조정 가능한 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 게이트, 스페이서, 채널 영역, 제1 전도성 영역, 및 제2 전도성 영역을 포함한다. 상기 게이트는 실리콘 표면 위에 있다. 상기 스페이서는 상기 실리콘 표면 위에 있고 상기 게이트의 측벽을 덮는다. 상기 채널 영역의 적어도 일부는 상기 게이트 및 상기 스페이서 아래에 있다. 상기 제1 전도성 영역은 상기 채널 영역의 한 단자에 전기적으로 결합되고, 상기 제2 전도성 영역은 상기 채널 영역의 다른 단자에 전기적으로 결합된다. 상기 트랜지스터 구조체의 온(ON) 전류는 상기 제1 전도성 영역의 파라미터, 상기 채널 영역의 파라미터, 상기 트랜지스터의 비대칭 파라미터, 및/또는 상기 제1 전도성 영역의 측벽을 덮는 제2 절연층의 존재에 의존한다.Another embodiment of the present invention provides a transistor structure with adjustable ON/OFF current. The transistor structure includes a gate, a spacer, a channel region, a first conductive region, and a second conductive region. The gate is over the silicon surface. The spacers are over the silicon surface and cover the sidewalls of the gate. At least a portion of the channel region is under the gate and the spacer. The first conductive region is electrically coupled to one terminal of the channel region, and the second conductive region is electrically coupled to the other terminal of the channel region. The ON current of the transistor structure depends on a parameter of the first conductive region, a parameter of the channel region, an asymmetry parameter of the transistor, and/or the presence of a second insulating layer covering sidewalls of the first conductive region. do.

본 발명의 다른 측면에 따르면, 상기 트랜지스터 구조체의 오프(OFF) 전류는 상기 제1 전도성 영역의 파라미터, 상기 채널 영역의 파라미터, 상기 트랜지스터의 비대칭 파라미터, 및/또는 상기 제1 전도성 영역 아래의 제1 절연층의 존재에 의존한다.According to another aspect of the present invention, the OFF current of the transistor structure is a parameter of the first conductive region, a parameter of the channel region, an asymmetry parameter of the transistor, and/or a first below the first conductive region. Depends on the presence of an insulating layer.

본 발명은 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 게이트, 스페이서, 채널 영역, 제1 전도성 영역 및 제2 전도성 영역을 포함하며, 제1 전도성 영역 및 상기 제2 전도성 영역은 상기 스페이서에 의해 상기 게이트로부터 분리된다. 또한, 상기 제1 전도성 영역은 제1 오목부의 측벽에 형성되고, 상기 제2 전도성 영역은 제2 오목부의 측벽에 형성되며, 상기 제1 전도성 영역 및 상기 제2 전도성 영역 각각의 전도성 영역의 측벽의 일부는 절연층에 의해 덮이고, 또 다른 추가 절연층은 상기 제1 오목부의 하부 표면 상에 선택적으로 형성될 수 있다. 따라서, 종래의 핀 구조 트랜지스터와 비교하면, 본 발명의 트랜지스터 구조체의 누설 전류를 줄일 수 있다.The present invention provides a transistor structure. The transistor structure includes a gate, a spacer, a channel region, a first conductive region and a second conductive region, the first conductive region and the second conductive region being separated from the gate by the spacer. In addition, the first conductive region is formed on a sidewall of the first concave portion, the second conductive region is formed on a sidewall of the second concave portion, and the sidewall of the conductive region of each of the first conductive region and the second conductive region. A part is covered by the insulating layer, and another additional insulating layer may be selectively formed on the lower surface of the first recess. Therefore, compared with the conventional fin structure transistor, it is possible to reduce the leakage current of the transistor structure of the present invention.

본 발명의 이러한 목적 및 다른 목적은 다음의 상세한 설명을 읽은 후에 당업자에게 의심의 여지 없이 명백해질 것이다.These and other objects of the present invention will become apparent to those skilled in the art without a doubt after reading the following detailed description.

도 1a는 본 발명의 일 실시예에 따른 트랜지스터 구조체를 도시한 도면이다.
도 1b는 본 발명의 다른 실시예에 따른 트랜지스터 구조체를 도시한 도면이다.
도 2는 본 발명의 제2 실시예에 따른 트랜지스터 구조체의 제조 방법을 나타낸 흐름도이다.
도 3은 실리콘 표면 상에 제1 유전체층, 폴리실리콘층, 제1 산화물층 및 제1 질화물층을 형성하는 것을 나타낸 도면이다.
도 4는 유전체, 게이트 및 캡 구조체(cap structure)의 형성을 나타낸 도면이다.
도 5는 유전체, 게이트 및 캡 구조체 옆에 형성되는 스페이서를 나타낸 도면이다.
도 6a는 이방성 식각 기술을 위한 마스크로서 스페이서를 사용하여 형성되는 제1 오목부 및 제2 오목부를 나타낸 도면이다.
도 6b는 본 발명의 다른 실시예에 따라 실리콘 표면의 일부를 노출하기 위해 에치백되는(etched back) 스페이서를 나타낸 도면이다.
도 7은 제1 오목부 및 제2 오목부 내부에 형성되는 제1 절연층을 나타낸 도면이다.
도 8은 에치백되는 제1 절연층을 나타낸 도면이다.
도 9는 제1 절연층 상에 형성되는 제1 전도성 영역 및 제2 전도성 영역을 나타낸 도면이다.
도 10a는 본 발명의 다른 실시예에 따라 제거되는 스페이서를 나타낸 도면이다.
도 10b는 본 발명의 다른 실시예에 따라 스페이서, 캡 구조체, 제1 전도성 영역 및 제2 전도성 영역 상에 형성되는 제2 유전체층을 나타낸 도면이다.
도 11은 형성되어 에치백되는 제2 절연층을 나타낸 도면이다.
도 12a는 트랜지스터 구조체의 최종 구조를 나타낸 도면이다.
도 12b는 도 6b에 도시된 실시예에 따른 트랜지스터 구조체의 최종 구조를 나타낸 도면이다.
도 13은 본 발명의 다른 실시예에 따라 각각 제1 오목부와 제2 오목부에 전적으로 형성되는 제1 전도성 영역과 제2 전도성 영역을 나타낸 도면이다.
도 14는 본 발명의 다른 실시예에 따라 제거되는 스페이서의 제2 산화물층을 나타낸 도면이다.
도 15는 본 발명의 다른 실시예에 따라 재성장되는 제3 산화물층을 나타낸 도면이다.
도 16은 본 발명의 다른 실시예에 따른 트랜지스터 구조체의 4가지 예를 나타낸 도면이다.
도 17은 본 발명의 일 실시예에 따른 트랜지스터 구조체를 나타낸 도면이다.1A is a diagram illustrating a transistor structure according to an embodiment of the present invention.
1B is a diagram illustrating a transistor structure according to another embodiment of the present invention.
2 is a flowchart illustrating a method of manufacturing a transistor structure according to a second embodiment of the present invention.
3 is a diagram illustrating the formation of a first dielectric layer, a polysilicon layer, a first oxide layer, and a first nitride layer on a silicon surface.
4 is a diagram illustrating the formation of a dielectric, a gate and a cap structure.
5 is a diagram illustrating spacers formed next to dielectric, gate and cap structures.
6A is a view illustrating a first concave portion and a second concave portion formed by using a spacer as a mask for an anisotropic etching technique.
6B is a diagram illustrating a spacer etched back to expose a portion of the silicon surface according to another embodiment of the present invention.
7 is a view showing a first insulating layer formed inside the first concave portion and the second concave portion.
8 is a diagram illustrating a first insulating layer to be etched back.
9 is a view showing a first conductive region and a second conductive region formed on the first insulating layer.
10A is a view showing a spacer to be removed according to another embodiment of the present invention.
10B is a diagram illustrating a spacer, a cap structure, and a second dielectric layer formed on the first conductive region and the second conductive region according to another embodiment of the present invention.
11 is a view showing a second insulating layer that is formed and etched back.
12A is a diagram illustrating a final structure of a transistor structure.
12B is a view showing a final structure of the transistor structure according to the embodiment shown in FIG. 6B.
13 is a view illustrating a first conductive region and a second conductive region formed entirely in the first concave portion and the second concave portion, respectively, according to another embodiment of the present invention.
14 is a view illustrating a second oxide layer of a spacer to be removed according to another embodiment of the present invention.
15 is a view showing a third oxide layer regrown according to another embodiment of the present invention.
16 is a view showing four examples of a transistor structure according to another embodiment of the present invention.
17 is a view showing a transistor structure according to an embodiment of the present invention.

도 1a를 참조하기 바란다. 도 1a는 본 발명의 제1 실시예에 따른 트랜지스터 구조체(100)를 나타낸 도면이다. 도 1a에 도시된 바와 같이, 트랜지스터(100)는 게이트(101), 스페이서(103), 채널 영역(105), 제1 전도성 영역(107) 및 제2 전도성 영역(109)을 포함한다. 또한, 얕은 트렌치 절연(shallow trench isolation, STI) 구조체(110)가 트랜지스터 구조체(100) 옆에 형성된다. STI 구조체(110)는 당업자에게 주지의 것이므로, 간략화를 위해 더 이상의 설명은 생략된다. 게이트(101)는 유전체(111) 상에 형성되고, 여기서 유전체(111)는 기판(112)의 실리콘 표면(113) 상에 또는 위에(on or above) 형성된다. 또한, 캡 구조체(115)는 게이트(101) 상에 형성될 수 있다. 스페이서(103)는 실리콘 표면(113) 상에 또는 위에 형성되고 제1 부분(1031) 및 제2 부분(1032)을 포함하며, 여기서 제1 부분(1031)은 게이트(101)의 좌측 측벽을 덮고, 제2 부분(1032)은 게이트(101)의 우측 측벽을 덮는다. 또한, 일 실시예에서, 스페이서(103)는 세 개의 층을 포함하고, 여기서 세 개의 층은 각각 얇은 산화물층, 질화물층 및 산화물층이다. 그러나 본 발명은 스페이서(103)가 3층 스페이서인 것에 한정되지 않는다. 즉, 스페이서(103)는 질화물, 산화물, 질화물/산화물, 또는 다른 유전체 재료를 포함하는 단일 또는 다수(single or multiple)의 유전체층일 수 있다. 채널 영역(105)은 게이트(101) 및 스페이서(103) 아래에 형성되고, 채널 영역(105)은 스페이서(103)와 정렬된다. 스페이서(103) 때문에, 채널 영역(105)의 길이는 게이트(101)의 길이보다 길다. 본 발명의 다른 실시예에서, 채널 영역(105)은 완전히 게이트(101) 및 스페이서(103) 아래에 있지 않다. 즉, 채널(105)의 적어도 일부가 게이트(101) 및 스페이서(103) 아래에 있다. 채널 영역(105)의 길이는 스페이서(103)의 길이와 게이트(101)의 길이에 따라 조절 가능하다. 또한, 채널 영역(105)에 도핑이 형성될 수 있다. 선택적으로, 게이트(101)와 제1 전도성 영역(107) 및/또는 게이트(101)와 제2 전도성 영역(109) 사이에 저농도 도핑 영역(lightly doping region)을 형성하는 것이 가능하다.Please refer to Figure 1a. 1A is a view showing a transistor structure 100 according to a first embodiment of the present invention. As shown in FIG. 1A , the transistor 100 includes a gate 101 , a spacer 103 , a channel region 105 , a first conductive region 107 , and a second conductive region 109 . A shallow trench isolation (STI) structure 110 is also formed next to the transistor structure 100 . Since the STI structure 110 is well known to those skilled in the art, further description is omitted for simplicity. The gate 101 is formed on a dielectric 111 , where the dielectric 111 is formed on or above the silicon surface 113 of the substrate 112 . Also, the cap structure 115 may be formed on the gate 101 . The spacer 103 is formed on or over the silicon surface 113 and includes a first portion 1031 and a second portion 1032 , wherein the first portion 1031 covers a left sidewall of the gate 101 and , the second portion 1032 covers the right sidewall of the gate 101 . Further, in one embodiment, the spacer 103 includes three layers, wherein the three layers are respectively a thin oxide layer, a nitride layer, and an oxide layer. However, the present invention is not limited to the spacer 103 being a three-layer spacer. That is, the spacers 103 may be single or multiple dielectric layers including nitride, oxide, nitride/oxide, or other dielectric material. A channel region 105 is formed under the gate 101 and the spacer 103 , and the channel region 105 is aligned with the spacer 103 . Because of the spacer 103 , the length of the channel region 105 is longer than the length of the gate 101 . In another embodiment of the present invention, the channel region 105 is not completely below the gate 101 and the spacer 103 . That is, at least a portion of the channel 105 is under the gate 101 and the spacer 103 . The length of the channel region 105 is adjustable according to the length of the spacer 103 and the length of the gate 101 . Also, doping may be formed in the channel region 105 . Optionally, it is possible to form a lightly doping region between the gate 101 and the first conductive region 107 and/or between the gate 101 and the second conductive region 109 .

제1 전도성 영역(107)은 형성되어 제1 오목부(117)의 측벽과 접촉하며, 제1 전도성 영역(107)은 하부 부분(1071)과, 제1 상부 부분(1072) 및 제2 상부 부분(1073)을 포함하는 상부 부분을 포함하며, 여기서 하부 부분(1071)은 채널 영역(105)에 결합되고, 제1 상부 부분(1072) 및 제2 상부 부분(1073)은 스페이서(103)의 제1 부분(1031)에 결합된다. 또한, 제2 상부 부분(1073)의 상부 표면(top surface)은 게이트(101)의 상부 표면보다 높거나 낮을 수 있고, 하부 부분(1071)의 두께(예: 하부 부분(1071)의 상부(top)에서 하부(bottom)까지의 거리이며, 하부 부분(1071)의 상부 표면은 실리콘 표면(113)과 정렬됨)는 도 1a에 도시된 바와 같이, 채널 영역(105)의 두께(예: 채널 영역(105)의 상부에서 하부까지의 거리)보다 두껍다. 또한, 본 발명의 다른 실시예에서, 제1 전도성 영역(107)의 높이는 실리콘 표면(113)을 따른 게이트(101)의 길이보다 크거나, 실리콘 표면(113)을 따른 게이트(101)의 길이와 길이의 합보다 크다. 또한, 제1 전도성 영역(107)은 실리콘, 실리콘-카바이드(SiC) 또는 실리콘-게르마늄(SiGe)과 같은, 실리콘 함유 물질을 포함할 수 있다.A first conductive region 107 is formed and in contact with a sidewall of the first recess 117 , the first conductive region 107 includes a lower portion 1071 , a first upper portion 1072 , and a second upper portion an upper portion comprising ( 1073 ), wherein the lower portion ( 1071 ) is coupled to the channel region ( 105 ), and the first upper portion ( 1072 ) and the second upper portion ( 1073 ) are the second portions of the spacer ( 103 ). 1 is coupled to the portion 1031 . Also, a top surface of the second upper portion 1073 may be higher or lower than an upper surface of the gate 101 , and a thickness of the lower portion 1071 (eg, a top surface of the lower portion 1071 ) ) to the bottom, where the upper surface of the lower portion 1071 is aligned with the silicon surface 113) is the thickness of the channel region 105 (eg, the channel region), as shown in FIG. 1A . (distance from the top to the bottom of 105)). Also, in another embodiment of the present invention, the height of the first conductive region 107 is greater than the length of the gate 101 along the silicon surface 113 , or equal to the length of the gate 101 along the silicon surface 113 and the length of the gate 101 along the silicon surface 113 . greater than the sum of the lengths. Additionally, the first conductive region 107 may include a silicon-containing material, such as silicon, silicon-carbide (SiC), or silicon-germanium (SiGe).

제1 절연층(119)은 제1 오목부(117)에 형성되고, 제1 오목부(117)의 하부 표면을 덮으며, 여기서 하부 부분(1071) 아래에 제1 절연층(119)이 형성된다. 제2 절연층(121)은 제1 전도성 영역(107) 옆에 형성되고 하부 부분(1071)의 측벽 및 제1 상부 부분(1072)의 측벽을 덮는다. 또한, 제1 절연층(119) 및/또는 제2 절연층(121)의 재료는 산화물, 질화물 또는 기타 절연 재료일 수 있다. 본 발명의 하나의 실시예에서, 제1 절연층(119) 및/또는 제2 절연층(121)은 열 산화(thermal oxidation)에 의해 형성될 수 있다. 다른 예로, 제1 절연층(119) 및 제2 절연층(121)은 원자층 증착(Aatomic-layer-deposition, ALD) 또는 화학 기상 증착(chemical vapor deposition, CVD) 기술에 의해 형성된다.A first insulating layer 119 is formed in the first concave portion 117 and covers a lower surface of the first concave portion 117 , wherein a first insulating layer 119 is formed under the lower portion 1071 . do. The second insulating layer 121 is formed next to the first conductive region 107 and covers the sidewalls of the lower portion 1071 and the sidewalls of the first upper portion 1072 . In addition, the material of the first insulating layer 119 and/or the second insulating layer 121 may be oxide, nitride, or other insulating material. In one embodiment of the present invention, the first insulating layer 119 and/or the second insulating layer 121 may be formed by thermal oxidation. As another example, the first insulating layer 119 and the second insulating layer 121 are formed by an atomic-layer-deposition (ALD) or chemical vapor deposition (CVD) technique.

또한, 전도성 영역(133)은 제1 오목부(117)에도 부분적으로 형성되며, 여기서 전도성 영역(133)은 트랜지스터 구조체(100) 옆에 있는 이웃 트랜지스터 구조체에 의해 포함되고, 전도성 영역(133)은 제2 절연층(121) 또는 다른 분리 방법에 의해 제1 전도성 영역(107)으로부터 전기적으로 절연될 수 있다. 다른 예에서, 전도성 영역(133) 및 제1 전도성 영역(107)은 제1 오목부(117)에 형성된 "칼라(collar)" 형상의 전도성 영역이 있도록 함께 형성되고 연결되며, 트랜지스터 구조체(100) 옆에 있는 구조체는 더미 구조체(dummy structure) 또는 다른 트랜지스터일 수 있다.Further, the conductive region 133 is also partially formed in the first recess 117 , wherein the conductive region 133 is covered by a neighboring transistor structure next to the transistor structure 100 , and the conductive region 133 is It may be electrically insulated from the first conductive region 107 by the second insulating layer 121 or another separation method. In another example, conductive region 133 and first conductive region 107 are formed and connected together such that there is a “collar” shaped conductive region formed in first recess 117 , transistor structure 100 . The adjacent structure may be a dummy structure or other transistor.

또한, 제1 전도성 영역(107)은 제2 상부 부분(1073)을 통해 접촉 영역(123)에 결합되고, 여기서 접촉 영역(123)은 트랜지스터 구조체(100)의 향후 상호연결을 위해 사용된다. 제2 절연층(121)으로 인해, 하부 부분(1071) 및 제1 상부 부분(1072)은 제2 절연층(121)에 의해 접촉 영역(123)으로부터 분리된다. 또한, 접촉 영역(123)은 고농도 도핑된 폴리실리콘 또는 금속 함유 재료를 포함할 수 있다. 이 경우, 전도성 영역(133)이 제1 전도성 영역(107)과 물리적으로 분리되어 있어도, 전도성 영역(133)은 접촉 영역(123)을 통해 제1 전도성 영역(107)에 전기적으로 결합된다.Also, the first conductive region 107 is coupled to the contact region 123 via the second upper portion 1073 , where the contact region 123 is used for future interconnection of the transistor structure 100 . Due to the second insulating layer 121 , the lower portion 1071 and the first upper portion 1072 are separated from the contact region 123 by the second insulating layer 121 . Further, the contact region 123 may include a heavily doped polysilicon or metal-containing material. In this case, even if the conductive region 133 is physically separated from the first conductive region 107 , the conductive region 133 is electrically coupled to the first conductive region 107 through the contact region 123 .

제1 전도성 영역(107)은 제1 전도성 영역(107)의 제1 연장 방향을 따라 제1 도핑 농도 프로파일을 가지며, 여기서 제1 연장 방향은 하부 부분(1071)에서 제2 상부 부분(1073)으로 위로 연장된다. 즉, 제1 연장 방향은 실리콘 표면(113)의 법선 방향과 평행(또는 실질적으로 평행)이다. 구체적으로, 제1 도핑 농도 프로파일은 하부 부분(1071), 제1 상부 부분(1072) 및 제2 상부 부분(1073)의 도핑 농도를 포함한다. 일례로, 제1 상부 부분(1072) 및/또는 제2 상부 부분(1073)의 도핑 농도는 하부 부분(1071)의 도핑 농도보다 높다. 하지만, 본 발명은 위의 예로 한정되지 않는다. 즉, 제1 도핑 농도 프로파일은 저농도 도핑(lightly doping), 정상 도핑(normal doping), 및 고농도 도핑(heavily doping)의 조합의 임의의 시퀀스와 같은, 다른 도핑 분포 프로파일일 수 있다.The first conductive region 107 has a first doping concentration profile along a first extension direction of the first conductive region 107 , wherein the first extension direction is from the lower portion 1071 to the second upper portion 1073 . extended upwards That is, the first direction of extension is parallel (or substantially parallel to) a direction normal to the silicon surface 113 . Specifically, the first doping concentration profile includes doping concentrations of the lower portion 1071 , the first upper portion 1072 , and the second upper portion 1073 . In one example, the doping concentration of the first upper portion 1072 and/or the second upper portion 1073 is higher than the doping concentration of the lower portion 1071 . However, the present invention is not limited to the above examples. That is, the first doping concentration profile may be another doping distribution profile, such as any sequence of combinations of lightly doping, normal doping, and heavily doping.

또한, 제1 도핑 농도 프로파일을 조정함으로써 제1 전도성 영역(107)의 저항을 제어할 수 있다. 즉, 예를 들어, 트랜지스터 구조체(100)의 온 전류가 제1 전도성 영역(107)에서 채널 영역(105)으로 흐를 때, 온 전류의 값은 또한 제1 전도성 영역(107)의 제1 도핑 농도 프로파일에 의존한다. 제1 전도성 영역(107)의 저항을 제어함으로써, 제1 전도성 영역(107)의 전압 강하는 감소 또는 변경될 수 있다. 더욱이, 도 1에 도시된 바와 같이, 채널 영역(105)의 길이는 게이트(101)의 길이보다 길고, 제1 절연 영역(119)은 또한 제1 전도성 영역(107)과 기판(112) 사이의 접촉 면적을 감소시킨다. 이러한 이유로, 트랜지스터 구조체(100)의 누설 전류를 줄일 수 있다. 또한, 본 발명의 다른 실시예에서, 제1 전도성 영역(107)의 저항은 제1 전도성 영역(107)의 높이, 폭 또는 길이에 의해 추가로 제어될 수 있다. 또한, 본 발명의 다른 실시예에서, 트랜지스터 구조체(100)의 누설 전류가 트랜지스터 구조체(100)의 작동을 위한 핵심 인자(key factor)가 아닌 경우 제1 절연 영역(119)은 생략될 수 있다.In addition, the resistance of the first conductive region 107 may be controlled by adjusting the first doping concentration profile. That is, for example, when the on current of the transistor structure 100 flows from the first conductive region 107 to the channel region 105 , the value of the on current also depends on the first doping concentration of the first conductive region 107 . Depends on the profile. By controlling the resistance of the first conductive region 107 , the voltage drop of the first conductive region 107 can be reduced or changed. Moreover, as shown in FIG. 1 , the length of the channel region 105 is longer than the length of the gate 101 , and the first insulating region 119 is also formed between the first conductive region 107 and the substrate 112 . Reduce the contact area. For this reason, it is possible to reduce the leakage current of the transistor structure 100 . Also, in another embodiment of the present invention, the resistance of the first conductive region 107 may be further controlled by the height, width or length of the first conductive region 107 . In addition, in another embodiment of the present invention, when the leakage current of the transistor structure 100 is not a key factor for the operation of the transistor structure 100 , the first insulating region 119 may be omitted.

제1 전도성 영역(107)과 유사하게, 트랜지스터 구조체(100)의 제2 전도성 영역(109)이 형성되고 제2 오목부(125)의 측벽과 접촉하며, 하부 부분(1091)과, 제1 상부 부분(1092) 및 제2 상부 부분(1093)을 포함하는 상부 부분을 포함하고, 여기서 제2 전도성 영역(109)은 제2 전도성 영역(109)의 제2 연장 방향을 따라 제2 도핑 농도 프로파일을 가지며, 제2 연장 방향은 하부 부분(1091)에서 제2 상부 부분(1093)으로 위로 연장된다. 또한, 제1 전도성 영역(107)의 제1 도핑 농도 프로파일과 제2 전도성 영역(109)의 제2 도핑 농도 프로파일은 대칭이다. 하지만, 본 발명의 다른 실시예에서, 제1 도핑 농도 프로파일 및 제2 도핑 농도 프로파일은 의도적으로 비대칭으로 만들어진다.Similar to the first conductive region 107 , a second conductive region 109 of the transistor structure 100 is formed and in contact with the sidewall of the second recess 125 , and includes a lower portion 1091 , and a first upper portion an upper portion comprising a portion 1092 and a second upper portion 1093 , wherein the second conductive region 109 exhibits a second doping concentration profile along a second extension direction of the second conductive region 109 . and a second extension direction extends upwardly from the lower portion 1091 to the second upper portion 1093 . Further, the first doping concentration profile of the first conductive region 107 and the second doping concentration profile of the second conductive region 109 are symmetrical. However, in another embodiment of the present invention, the first doping concentration profile and the second doping concentration profile are intentionally made asymmetrical.

또한, 제2 전도성 영역(109) 아래에 제1 절연층(127)이 형성되고, 제2 전도성 영역(109) 옆에 제2 절연층(129)이 형성되고, 제2 전도성 영역(109)은 접촉 영역(131)에 결합된다. 제2 전도성 영역(109), 제1 절연층(127), 제2 절연층(129) 및 접촉 영역(131)의 특성에 대해서는 전술한 제1 전도성 영역(107), 제1 절연층(119), 제2 절연층(121) 및 접촉 영역(123)에 대한 전술한 구조 및 특성을 참조할 수 있으므로, 간략화를 위해 더 이상의 설명은 생략한다.In addition, a first insulating layer 127 is formed under the second conductive region 109 , a second insulating layer 129 is formed next to the second conductive region 109 , and the second conductive region 109 is coupled to the contact area 131 . For the properties of the second conductive region 109 , the first insulating layer 127 , the second insulating layer 129 , and the contact region 131 , the first conductive region 107 and the first insulating layer 119 are described above. , the above-described structures and characteristics of the second insulating layer 121 and the contact region 123 may be referred to, and further descriptions thereof will be omitted for the sake of simplicity.

도 1b를 참조하기 바라며, 도 1b의 트랜지스터 구조체는 도 1b에서 설명한 것과 유사하지만, 이웃 트랜지스터 구조체의 전도성 영역(133)은 절연 재료(1231) 및 제2 절연층(121)에 의해 제1 전도성 영역(107)으로부터 물리적으로 분리되고 전기적으로 절연된다. 제1 전도성 영역(107)의 상부와 전도성 영역(133)의 상부는 스페이서(103)의 상부와 정렬될 수 있어서, 제1 전도성 영역(107)(또는 전도성 영역(133))은 트랜지스터 구조체 위의 다른 전도성 선로에 독립적이고 전기적으로 결합될 수 있다. 유사하게, 다른 이웃 트랜지스터 구조체의 다른 전도성 영역은 다른 절연 재료(1311) 및 제2 절연층(129)에 의해 제2 전도성 영역(109)으로부터 물리적으로 분리되고 전기적으로 절연되며, 제2 전도성 영역(109)은 다른 전도성 선로에도 독립적으로 전기적으로 결합될 수 있다. Referring to FIG. 1B , the transistor structure of FIG. 1B is similar to that described in FIG. 1B , but the conductive region 133 of the neighboring transistor structure is a first conductive region by an insulating material 1231 and a second insulating layer 121 . Physically isolated and electrically insulated from (107). The top of the first conductive region 107 and the top of the conductive region 133 may be aligned with the top of the spacer 103 so that the first conductive region 107 (or conductive region 133) is above the transistor structure. It can be independently and electrically coupled to other conductive lines. Similarly, another conductive region of another neighboring transistor structure is physically separated and electrically isolated from the second conductive region 109 by another insulating material 1311 and a second insulating layer 129, and the second conductive region ( 109) may be independently electrically coupled to other conductive lines.

도 2∼도 11을 참조하기 바란다. 도 2는 본 발명의 제2 실시예에 따른 트랜지스터 구조체(100)의 제조 방법을 나타낸 흐름도이다. 도 2에서의 제조 방법은 도 3∼도 11을 사용하여 나타내며, 도 3∼도 11은 또한 트랜지스터 구조체(100) 옆에 있는 이웃 트랜지스터 구조체(또는 인접 더미 구조체)를 도시하지만, 간략화를 위해 도 3∼도 11에는 그 구조체에 라벨을 부여되지 않는다. 세부 단계는 다음과 같다.Please refer to Figures 2 to 11. 2 is a flowchart illustrating a method of manufacturing the transistor structure 100 according to the second embodiment of the present invention. The fabrication method in FIG. 2 is shown using FIGS. 3-11 , which also show a neighboring transistor structure (or adjacent dummy structure) next to the transistor structure 100 , but for simplicity, FIG. 3 11, the structure is not labeled. The detailed steps are as follows.

단계 200: 시작한다.Step 200: Start.

단계 201: 실리콘 표면(113) 상에 제1 유전체층(301), 폴리실리콘층(303), 제1 산화물층(305) 및 제1 질화물층(307)을 형성한다.Step 201 : Form a first dielectric layer 301 , a polysilicon layer 303 , a first oxide layer 305 and a first nitride layer 307 on the silicon surface 113 .

단계 202: 게이트 패턴 외부의 영역을 에칭하여 유전체(111), 게이트(101) 및 캡 구조체(115)를 형성한다.Step 202: A dielectric 111, a gate 101, and a cap structure 115 are formed by etching a region outside the gate pattern.

단계 204: 유전체(111), 게이트(101) 및 캡 구조체(115) 옆에 스페이서(103)를 형성한다.Step 204 : Form spacers 103 next to dielectric 111 , gate 101 and cap structure 115 .

단계 206: 스페이서(103)를 이방성 에칭 기술을 위한 마스크로 사용하여 제1 오목부(117) 및 제2 오목부(125)를 형성한다.Step 206: Form the first concave portion 117 and the second concave portion 125 using the spacer 103 as a mask for an anisotropic etching technique.

단계 208: 제1 오목부(117) 및 제2 오목부(125) 내부에 각각 제1 절연층(119, 127)을 형성한다.Step 208: First insulating layers 119 and 127 are formed in the first concave portion 117 and the second concave portion 125, respectively.

단계 210: 제1 절연층(119, 127)을 에치백한다. Step 210: The first insulating layers 119 and 127 are etched back.

단계 212: 제1 절연층(119, 127) 상에 제1 전도성 영역(107)과 제2 전도성 영역(109)을 각각 형성한다. Step 212: A first conductive region 107 and a second conductive region 109 are formed on the first insulating layers 119 and 127, respectively.

단계 214: 제2 절연층(121, 129)을 형성하고 에치백한다. Step 214: The second insulating layers 121 and 129 are formed and etched back.

단계 216: 제1 오목부(117)와 제2 오목부(125)를 각각 충전하여 접촉 영역(123, 131)을 형성한다. Step 216: The first concave portion 117 and the second concave portion 125 are respectively filled to form contact regions 123 and 131 .

단계 218: 종료한다.Step 218: End.

처음에, STI 구조체(110)가 잘 알려진 처리 단계를 이용하여 기판(112)에 먼저 형성될 수 있으며, 여기서 STI 구조체(110)의 상부 표면은 25nm∼30nm 정도 실리콘 표면(113) 아래에 있고, STI 구조체(110)의 하부 표면은 기판(112) 내로 300nm∼1000nm 더 깊이 있을 수 있다. 도 3에 도시된 바와 같이, 단계 201에서, 제1 유전체층(301)이 실리콘 표면(113) 상에 형성되며, 여기서 제1 유전체층(301)은 열적으로 성장된 산화물, 산화물 및 복합 절연 재료, 또는 다른 고 유전 상수(high-dielectric constant)(high-k) 재료일 수 있다. 그 다음, 폴리실리콘층(303)(도핑된 폴리실리콘, 폴리실리콘+실리사이드 재료, 금속 또는 기타 게이트 재료 포함)이 제1 유전체층(301) 상에 증착되고, 제1 산화물층(305) 및 제1 질화물층(307)이 폴리실리콘층(3013) 상에 순서대로 증착된다.Initially, an STI structure 110 may be first formed on a substrate 112 using well-known processing steps, wherein the top surface of the STI structure 110 is below the silicon surface 113 by about 25 nm to 30 nm; The lower surface of the STI structure 110 may be 300 nm to 1000 nm deeper into the substrate 112 . 3 , in step 201 , a first dielectric layer 301 is formed on the silicon surface 113 , wherein the first dielectric layer 301 is a thermally grown oxide, oxide and composite insulating material, or It may be another high-dielectric constant (high-k) material. Then, a polysilicon layer 303 (including doped polysilicon, polysilicon+silicide material, metal or other gate material) is deposited on the first dielectric layer 301 , the first oxide layer 305 and the first A nitride layer 307 is sequentially deposited on the polysilicon layer 3013 .

단계 202에서, 도 4에 도시된 바와 같이, 유전체(111), 게이트(101) 및 캡 구조체(115)에 대응하는 게이트 패턴이 리소그래피 마스킹(lithography masking) 단계에 의해 규정되고, 이방성 에칭 기술이 게이트 패턴 외부 영역을 에칭으로 제거하는 데 사용되며, 유전체(111)는 제1 유전체층(301)을 포함하고, 게이트(101)는 폴리실리콘층(303)을 포함하고, 캡 구조체(115)는 제1 산화물층(305) 및 제1 질화물층(307)을 포함한다.In step 202 , as shown in FIG. 4 , gate patterns corresponding to dielectric 111 , gate 101 and cap structure 115 are defined by a lithography masking step, and an anisotropic etching technique is applied to the gate used to etch away regions outside the pattern, wherein the dielectric 111 includes a first dielectric layer 301 , the gate 101 includes a polysilicon layer 303 , and the cap structure 115 includes a first an oxide layer 305 and a first nitride layer 307 .

단계 204에서, 얇은 산화물층(401), 제2 질화물층(403) 및 제2 산화물층(405)이 순서대로 형성되며, 여기서 얇은 산화물층(401)은 유전체(111), 게이트(101) 및 캡 구조체(115)에 결합되고, 제2 질화물층(403)은 얇은 산화물층(401)에 결합되고, 제2 산화물층(405)은 제2 질화물층(403)에 결합된다. 그 후, 도 5에 도시된 바와 같이, 스페이서(103)(제1 부분(1031) 및 제2 부분(1032) 포함함)가 이방성 에칭 기술을 사용하여 형성된다. 물론, 스페이서(103)는 3층 구조로 한정되지 않으며, 2층 구조 또는 다른 다층 구조를 포함할 수 있다.In step 204, a thin oxide layer 401, a second nitride layer 403 and a second oxide layer 405 are formed in order, wherein the thin oxide layer 401 comprises a dielectric 111, a gate 101 and coupled to the cap structure 115 , the second nitride layer 403 is coupled to the thin oxide layer 401 , and the second oxide layer 405 is coupled to the second nitride layer 403 . Then, as shown in Fig. 5, spacers 103 (including the first portion 1031 and the second portion 1032) are formed using an anisotropic etching technique. Of course, the spacer 103 is not limited to a three-layer structure, and may include a two-layer structure or other multi-layer structure.

단계 206에서, 도 6a에 도시된 바와 같이, 제1 오목부(117) 및 제2 오목부(125)는 스페이서(103)를 마스크로 사용하는 에칭 기술(예: 이방성 에칭)에 의해 형성되고, 오목부(117, 125)의 측벽은 스페이서(103)와 정렬되며, 여기서 제1 오목부(117)와 제2 오목부(125) 각각의 깊이는 10nm, 또는 10nm∼30nm 사이일 수 있다. 또한, 본 발명의 다른 실시예에서, 스페이서(103)의 제2 산화물층과, 제2 질화층의 일부를 추가로 에칭하여 실리콘 표면(113)의 일부분(501)(도 6b에 도시됨)을 노출시킬 수 있으며, 여기서 일부분(501)은 오목부(117, 125)의 측벽의 상부에 있고, 결과적으로 오목부(117, 125)의 측벽은 스페이서(103)와 정렬되지 않는다. 도 7∼도 9, 도 10a, 도 10b, 도 11 및 도 12a는 도 6a에 도시된 구조에 기초하여 설명되고, 도 12b는 도 6b에 도시된 구조에 기초하여 설명된다. In step 206, as shown in Fig. 6A, the first concave portion 117 and the second concave portion 125 are formed by an etching technique (eg, anisotropic etching) using the spacer 103 as a mask, The sidewalls of the recesses 117 and 125 are aligned with the spacer 103 , wherein the depth of each of the first recesses 117 and the second recesses 125 may be 10 nm, or between 10 nm and 30 nm. Further, in another embodiment of the present invention, a portion 501 (shown in FIG. 6B ) of the silicon surface 113 is further etched by etching the second oxide layer of the spacer 103 and a portion of the second nitride layer. may be exposed, where the portion 501 is on top of the sidewalls of the recesses 117 , 125 , and consequently the sidewalls of the recesses 117 , 125 are not aligned with the spacer 103 . 7 to 9, 10A, 10B, 11 and 12A will be described based on the structure shown in FIG. 6A, and FIG. 12B will be described based on the structure shown in FIG. 6B.

단계 208에서, 도 7에 도시된 바와 같이, 제1 절연층(119)은 제1 오목부(117)의 내부에 형성되어 제1 오목부(117)의 측벽과 하부를 덮는다. 유사하게, 제1 절연층(127)은 제2 오목부(125) 내부에 형성되어 제2 오목부(125)의 측벽과 하부를 덮는다. 또한, 제1 절연층(119, 127)은 열 성장된 산화물, 증착된 산화물, 증착된 복합 절연 재료 또는 기타 high-k 재료일 수 있다.In step 208 , as shown in FIG. 7 , a first insulating layer 119 is formed inside the first concave portion 117 to cover sidewalls and a lower portion of the first concave portion 117 . Similarly, the first insulating layer 127 is formed inside the second concave portion 125 to cover the sidewalls and the lower portion of the second concave portion 125 . Additionally, the first insulating layers 119 and 127 may be thermally grown oxide, deposited oxide, deposited composite insulating material, or other high-k material.

단계 210에서, 도 8에 도시된 바와 같이, 제1 절연층(119, 127)의 일부분을 에치백하여 제1 절연층(119, 127)의 상부 표면을 실리콘 표면(113)보다 낮게 만든다. 따라서, 실리콘 채널(105)의 측벽이 노출된다.In step 210 , as shown in FIG. 8 , a portion of the first insulating layers 119 and 127 is etched back to make the upper surfaces of the first insulating layers 119 and 127 lower than the silicon surface 113 . Accordingly, the sidewall of the silicon channel 105 is exposed.

단계 212에서, 도 9에 도시된 바와 같이, 제1 전도성 영역(107)이 형성되고 제1 오목부(117)의 측벽과 접촉하며, 제1 절연층(119) 상에 위치한다. 유사하게, 제2 전도성 영역(109)이 형성되고 제2 오목부(125)의 측벽과 접촉한다. 본 발명의 하나의 실시예에서, 제1 전도성 영역(107)과 제2 전도성 영역(109)은 증착 기술(예: ALD 또는 CVD 기술)에 의해 형성된다. 하지만, 본 발명의 다른 실시예에서, 제1 전도성 영역(107)과 제2 전도성 영역(109)은 선택적 에피택시 성장(selective-epitaxy-growth, SEG) 기술에 의해 성장된다. 구체적으로, SEG 기술은 실리콘 채널(105)의 좌측 측벽을 실리콘 성장 시딩(silicon-growth seeding)으로 사용하여 제1 전도성 영역(107)의 하부 부분(1071)으로서 제1 오목부(117)의 측벽에 부분적으로 단결정 실리콘층을 성장시킬 수 있고, 그런 다음, 계속해서 SEG 기술을 사용하여 하부 부분(1071)에 기초하여 제1 전도성 영역(107)의 나머지를 성장시킨다. SEG 성장 동안, 제1 전도성 영역(107)의 제1 도핑 농도 프로파일이 제어될 수 있다. 유사하게, SEG 기술은 실리콘 채널(105)의 우측 측벽을 실리콘 성장 시딩으로 사용하여 제2 전도성 영역(109)으로서 제2 오목부(125)의 측벽 상에 부분적으로 단결정 실리콘층을 성장시킬 수 있다.In step 212 , as shown in FIG. 9 , a first conductive region 107 is formed and is in contact with the sidewall of the first recess 117 , and is located on the first insulating layer 119 . Similarly, a second conductive region 109 is formed and contacts the sidewall of the second recess 125 . In one embodiment of the present invention, the first conductive region 107 and the second conductive region 109 are formed by a deposition technique (eg, ALD or CVD technique). However, in another embodiment of the present invention, the first conductive region 107 and the second conductive region 109 are grown by a selective-epitaxy-growth (SEG) technique. Specifically, the SEG technique uses the left sidewall of the silicon channel 105 as silicon-growth seeding to form the sidewall of the first recess 117 as the lower portion 1071 of the first conductive region 107 . A single crystal silicon layer may be partially grown on the , and then continue to grow the remainder of the first conductive region 107 based on the lower portion 1071 using an SEG technique. During SEG growth, the first doping concentration profile of the first conductive region 107 may be controlled. Similarly, the SEG technique may use the right sidewall of the silicon channel 105 as a silicon growth seed to grow a monocrystalline silicon layer partially on the sidewall of the second recess 125 as the second conductive region 109 . .

또한, 하부 부분(1071), 제1 상부 부분(1072) 및 제2 상부 부분(1073)의 각 부분은, 제1 전도성 영역(107)이 제1 도핑 농도 프로파일을 갖게 하기 위해 상이한 메커니즘에 의해(예: 상이한 도핑 농도를 사용하거나 게르마늄 또는 탄소 원자 등과 같은 다른 비실리콘 재료의 혼합물을 사용함으로써) 증착(또는 성장)될 수 있다. 유사하게, 하부 부분(1091), 제1 상부 부분(1092) 및 제2 상부 부분(1093)의 각 부분은, 제2 전도성 영역(109)이 제2 도핑 농도 프로파일을 갖게 하기 위해 상이한 메커니즘에 의해 증착(또는 성장)될 수 있다. 또한, 본 발명의 다른 실시예에서, 제1 전도성 영역(107) 및 제2 전도성 영역(109)은 품질 및 안정성을 개선하기 위해 레이저 어닐링(laser-annealing) 기술(또는 급속 열 어닐링(rapid thermal-annealing) 기술 또는 기타 어닐링 기술)에 의해 처리될 수 있다. 또한, 제1 전도성 영역(107) 및 제2 전도성 영역(109)의 형상을 설계하는 방법은, 제1 전도성 영역(107) 및 제2 전도성 영역(109)의 저항 및 전압/전계 분포 효과가 요구되는 방식에 따라 달라지며, 여기서 제1 전도성 영역(107) 또는 제2 전도성 영역(109)의 형상/저항은 트랜지스터 구조체(100)의 온/오프 전류를 효과적으로 제어할 수 있다.Further, each portion of the lower portion 1071 , the first upper portion 1072 , and the second upper portion 1073 is formed by a different mechanism to cause the first conductive region 107 to have a first doping concentration profile ( Example: can be deposited (or grown) by using different doping concentrations or by using a mixture of other non-silicon materials such as germanium or carbon atoms, etc. Similarly, each portion of the lower portion 1091 , the first upper portion 1092 , and the second upper portion 1093 is formed by a different mechanism to cause the second conductive region 109 to have a second doping concentration profile. It may be deposited (or grown). Further, in another embodiment of the present invention, the first conductive region 107 and the second conductive region 109 are subjected to a laser-annealing technique (or rapid thermal-annealing technique) to improve quality and stability. annealing technique or other annealing techniques). In addition, the method of designing the shapes of the first conductive region 107 and the second conductive region 109 requires resistance and voltage/electric field distribution effects of the first conductive region 107 and the second conductive region 109 . The shape/resistance of the first conductive region 107 or the second conductive region 109 can effectively control the on/off current of the transistor structure 100 .

또한, 본 발명의 다른 실시예에서, 제1 전도성 영역(107) 및 제2 전도성 영역(109)은 채널 영역의 이동성을 개선하기 위한 응력(stress)을 생성하기 위해 실리콘 함유 재료(예: 실리콘, SiC 또는 SiGe)를 포함할 수 있다. 더욱이, 제1 전도성 영역(107) 및 제2 전도성 영역(109)이 SiC를 포함하는 경우, 도 10a에 도시된 바와 같이, 응력을 향상시키기 위해 스페이서(103)를 없앨 수 있다. 하지만, 본 발명의 다른 실시예에서, 스페이서(103), 캡 구조체(115) 및/또는 제1 전도성 영역(107) 및 제2 전도성 영역(109) 상에 고 응력 유전체 필름(1003)(예컨대, 도 10b에 도시된 SiN)이 형성될 수 있다. Further, in another embodiment of the present invention, the first conductive region 107 and the second conductive region 109 are formed of a silicon-containing material (eg, silicon, SiC or SiGe). Moreover, when the first conductive region 107 and the second conductive region 109 include SiC, the spacer 103 may be eliminated to improve the stress, as shown in FIG. 10A . However, in other embodiments of the present invention, the high stress dielectric film 1003 (eg, the spacer 103 ) over the cap structure 115 and/or the first conductive region 107 and the second conductive region 109 (eg, SiN shown in FIG. 10B) may be formed.

단계 214에서, 도 11에 도시된 바와 같이,제2 절연층(121)이 제1 전도성 영역(107)의 하부 부분(1071) 및 제1 상부 부분(1072)을 덮게 하고, 제2 절연층(129)이 제2 전도성 영역(109)의 하부 부분(1091) 및 제1 상부 부분(1092)을 덮게 하기 위해, 제2 절연층(121, 129)이 형성된 다음 에치백된다. 또한, 제2 절연층(121, 129)은 열 성장 산화물, 산화물 및 복합 절연 재료 또는 기타 high-k 재료일 수 있다. 도 11에 도시된 바와 같이, 제1 전도성 영역(107)의 제2 상부 부분(1073)은 제2 절연층(121)에 의해 덮이지 않고, 제2 전도성 영역(109)의 제2 상부 부분(1093)은 제2 절연층(129)에 의해 덮이지 않는다. In step 214 , as shown in FIG. 11 , a second insulating layer 121 covers the lower portion 1071 and the first upper portion 1072 of the first conductive region 107 , and a second insulating layer ( In order for 129 to cover the lower portion 1091 and the first upper portion 1092 of the second conductive region 109 , the second insulating layers 121 and 129 are formed and then etched back. In addition, the second insulating layers 121 and 129 may be thermally grown oxides, oxides and composite insulating materials or other high-k materials. 11 , the second upper portion 1073 of the first conductive region 107 is not covered by the second insulating layer 121 , and the second upper portion 1073 of the second conductive region 109 ( 1093 is not covered by the second insulating layer 129 .

단계 216에서, 접촉 영역(123, 131)은 제1 오목부(117) 및 제2 오목부(125)를 n+ 폴리실리콘 재료, p+ 폴리실리콘 재료, 금속 또는 기타 전도성 재료로 충전하여 형성된다. 여기서, 일례에서, 접촉 영역(123, 131)의 상부 표면은 캡 구조체(115)의 상부 표면과 정렬된다. 따라서, 트랜지스터 구조체(100)의 최종 구조는 도 12a에 도시된 것이다. 물론, 다른 예에서, 접촉 영역(123, 131)의 상부 표면은 캡 구조체(115)의 상부 표면보다 높을 수 있다. 또한, 도 12b는 도 6b에 도시된 실시에에 따른 트랜지스터 구조체(100)의 최종 구조이다. 도 12b에 도시된 바와 같이, 실리콘 표면(113)의 부분(501)을 노출시키기 위해 스페이서(103)가 에치백되기 때문에, 실리콘 표면(113) 상의 부분(501)은 또한 제1 전도성 영역(107) 및 제2 전도성 영역을 실리콘 표면(113) 상의 부분(501) 위에 수직으로 성장시키기 위한 실리콘 성장 시딩으로 사용될 수 있다.In step 216 , contact regions 123 , 131 are formed by filling first recess 117 and second recess 125 with n+ polysilicon material, p+ polysilicon material, metal or other conductive material. Here, in one example, the upper surface of the contact regions 123 , 131 is aligned with the upper surface of the cap structure 115 . Accordingly, the final structure of the transistor structure 100 is shown in FIG. 12A . Of course, in other examples, the upper surface of the contact regions 123 , 131 may be higher than the upper surface of the cap structure 115 . Also, FIG. 12B is a final structure of the transistor structure 100 according to the embodiment shown in FIG. 6B . As shown in FIG. 12B , since the spacer 103 is etched back to expose the portion 501 of the silicon surface 113 , the portion 501 on the silicon surface 113 is also the first conductive region 107 . ) and a second conductive region can be used as silicon growth seeding to grow vertically over the portion 501 on the silicon surface 113 .

본 발명의 다른 실시예에서, 제1 절연층(119, 127)을 형성할 필요가 없다, 즉, 단계 208이 생략될 수 있다. 또한, 도 13에 도시된 바와 같이, 본 발명의 다른 실시예에서, 실리콘 표면(113) 아래에 있는 제1 전도성 영역(107) 및 제2 전도성 영역(109)의 부분은 각각 제1 오목부(117) 및 제2 오목부(125)에 각각 전적으로 형성될 수 있다. 즉, 제2 절연층(121, 129)은 생략될 수 있다. 또한, 전술한 바와 같이, 제1 전도성 영역(107) 및 제2 전도성 영역(109)의 도핑 농도 프로파일을 제어할 수 있다.In another embodiment of the present invention, it is not necessary to form the first insulating layers 119 and 127, that is, step 208 can be omitted. Also, as shown in FIG. 13, in another embodiment of the present invention, the portions of the first conductive region 107 and the second conductive region 109 under the silicon surface 113 are each formed with a first recess ( 117) and the second concave portion 125 may be entirely formed, respectively. That is, the second insulating layers 121 and 129 may be omitted. In addition, as described above, the doping concentration profile of the first conductive region 107 and the second conductive region 109 may be controlled.

또한, 도 14에 도시된 바와 같이, 본 발명의 다른 실시예에서, 스페이서(103)의 제2 산화층은 갭(1303)을 드러내도록 제거될 수 있고, 제3 산화물 또는 절연층(1304)(도 15에 도시됨)이 제1 전도성 영역(107)과 스페이서(103) 사이의 계면 품질(interface quality) 및 제2 전도성 영역(109)과 스페이서(103) 사이의 계면 품질을 향상시키기 위해 갭(1303)에 형성되거나 재성장될 수 있다. 또한, 도 14, 도 15에 나타낸 스페이서의 재성장은 도 13에 도시된 실시예 구조에 한정되지 않으며, 도 12a 또는 도 12b의 실시예 구조에 사용될 수 있다. 더욱이, 본 발명의 다른 실시예에서, 게이트 먼저 프로세스(gate-first process)에 사용된 폴리실리콘층(303)(게이트(101)에 대응)은 게이트 나중 프로세스(gate-last process)에 사용된 p+ 도핑된 폴리실리콘 또는 적절한 일함수(4.0eV∼5.2eV)를 갖는 다른 재료로 대체될 수 있다. 14, in another embodiment of the present invention, the second oxide layer of spacer 103 may be removed to reveal gap 1303, and third oxide or insulating layer 1304 (FIG. 15 ) to improve the interface quality between the first conductive region 107 and the spacer 103 and the interface quality between the second conductive region 109 and the spacer 103 , the gap 1303 ) can be formed or re-growth. In addition, the regrowth of the spacer shown in Figs. 14 and 15 is not limited to the structure of the embodiment shown in Fig. 13, and may be used in the structure of the embodiment shown in Figs. 12A or 12B. Moreover, in another embodiment of the present invention, the polysilicon layer 303 (corresponding to the gate 101) used in the gate-first process is p+ used in the gate-last process. It can be replaced with doped polysilicon or other material with a suitable work function (4.0 eV to 5.2 eV).

또한, 본 발명의 다른 실시예에서, 제1 전도성 영역(107)의 제1 도핑 농도 프로파일과 제2 전도성 영역(109)의 제2 도핑 농도 프로파일은 트랜지스터의 온 전류를 향상시키기 위해 의도적으로 비대칭화될 수 있다. 예를 들어, 도 16을 참조하기 바라며, 도 16은 트랜지스터 구조체(1600, 1601, 1602, 1603)의 4가지 예를 도시하고, 트랜지스터 구조체(1600, 1601, 1602, 1603)은 각각 참조, 사례 1, 사례 2 및 사례 3에 대응한다. 또한, 트랜지스터 구조체(1600, 1601, 1602, 1603) 각각의 트랜지스터 구조체는 게이트 구조(G)를 포함하고, 트랜지스터 구조체(1600)는 소스(S0) 및 드레인(D0)을 포함하고, 트랜지스터 구조체(1601)는 소스(S1) 및 드레인(D1)을 포함하고, 트랜지스터 구조체(1602)는 소스(S2) 및 드레인(D2)을 포함하고, 트랜지스터 구조체(1603)는 소스(S3) 및 드레인(D3)을 포함하며, 여기서 소스 (S0∼S3)은 제1 전도성 영역이고, 드레인(D0∼D3)은 트랜지스터 구조체(1600, 1601, 1602, 1603)의 제2 전도성 영역이다. 단순화를 위해, 도 16은 트랜지스터 구조체(1600, 1601, 1602, 1603)의 게이트 구조(G), 소스(S0∼S3) 및 드레인(D0∼D3)만을 도시한다. 또한, 소스(S0∼S3)와 드레인(D0∼D3)은 상이한 도핑 농도를 나타내기 위해 상이한 표시로 도시되어 있으며, 여기서 상이한 도핑 농도를 설계하는 것은 온 전류 및/또는 오프 전류의 요건/적용 사이의 균형(tradoff)이다. 구체적으로, 참조 및 사례 1∼3에 도시된 같이, 소스(S0)의 도핑 농도 프로파일은 드레인(D0)의 도핑 농도 프로파일과 동일하고, 소스(S3)의 도핑 농도 프로파일은 드레인(D3)의 도핑 농도 프로파일과 동일하다. 하지만, 소스 S0(D0)의 도핑 농도 프로파일은 소스 S3(D3)의 도핑 농도 프로파일과 다르다. 예를 들어, 소스(S0)의 도핑 프로파일은, 아래에서 위로, 저농도 도핑, 정상 도핑 및 고농도 도핑을 포함하고; 소스(S3)의 도핑 프로파일은, 아래에서 위로, 단지 고농도 도핑만을 포함한다. 한편, 소스(S1)의 도핑 농도 프로파일(예: 아래에서 위로, 저농도 도핑, 정상 도핑 및 고농도 도핑)은 드레인(D1)의 도핑 농도 프로파일(예: 아래에서 위로, 단지 고농도 도핑), 및 소스(S2)의 도핑 농도 프로파일(예: 아래에서 위로, 단지 고농도 도핑)은 드레인(D2)의 도핑 농도 프로파일(예: 아래에서 위로, 저농도 도핑, 정상 도핑 및 고농도 도핑)과 다르다. 사례 1, 2의 온 전류는 참조의 온 전류보다 높다. 일반적으로, 비대칭 도핑 농도 프로파일을 가진 사례의 온 전류는 참조의 온 전류보다 높다. 더욱이, 일부 상황에서, 비대칭 도핑 농도 프로파일은 오프 전류를 약간 증가시킬 수 있지만, 원하는 비대칭 도핑 농도 프로파일을 선택하여 필요한 온 전류 및 허용 가능한 해당 오프 전류를 만들 수 있다.Further, in another embodiment of the present invention, the first doping concentration profile of the first conductive region 107 and the second doping concentration profile of the second conductive region 109 are intentionally asymmetrical to improve the on-current of the transistor. can be For example, reference is made to FIG. 16 , which shows four examples of transistor structures 1600 , 1601 , 1602 , 1603 , wherein transistor structures 1600 , 1601 , 1602 and 1603 are referenced, respectively, Example 1 , corresponding to case 2 and case 3. In addition, each of the transistor structures 1600 , 1601 , 1602 , and 1603 includes a gate structure G, the transistor structure 1600 includes a source SO and a drain DO, and the transistor structure 1601 ) includes a source S1 and a drain D1, the transistor structure 1602 includes a source S2 and a drain D2, and the transistor structure 1603 includes a source S3 and a drain D3. wherein sources S0-S3 are first conductive regions and drains DO-D3 are second conductive regions of transistor structures 1600 , 1601 , 1602 , 1603 . For simplicity, FIG. 16 shows only the gate structures G, the sources S0 to S3 and the drains D0 to D3 of the transistor structures 1600, 1601, 1602, and 1603. Also, the sources S0-S3 and drains DO-D3 are shown with different markings to indicate different doping concentrations, where designing the different doping concentrations is between the requirement/application of the on-current and/or off-current. is the tradeoff of Specifically, as shown in Reference and Examples 1 to 3, the doping concentration profile of the source S0 is the same as that of the drain D0, and the doping concentration profile of the source S3 is the doping of the drain D3. same as the concentration profile. However, the doping concentration profile of the source SO(D0) is different from the doping concentration profile of the source S3(D3). For example, the doping profile of the source SO includes, from bottom to top, light doping, normal doping and heavy doping; The doping profile of the source S3 includes, from bottom to top, only heavy doping. On the other hand, the doping concentration profile of the source S1 (eg, bottom to top, light doping, normal doping, and high doping) is the doping concentration profile of the drain D1 (eg bottom to top, only high doping), and the source ( The doping concentration profile (eg, bottom to top, only heavily doped) of S2) is different from the doping concentration profile of drain D2 (eg, bottom to top, lightly doped, normal doping, and heavily doped). The on-current of cases 1 and 2 is higher than the on-current of the reference. In general, the on-current of the case with the asymmetric doping concentration profile is higher than the on-current of the reference. Moreover, in some situations, the asymmetric doping concentration profile may slightly increase the off current, but the desired asymmetric doping concentration profile can be selected to produce the required on current and an acceptable corresponding off current.

앞서 언급한 바와 같이, 제1 전도성 영역(107) 및/또는 제2 전도성 영역(109)은 실리콘, SiC 또는 SiGe를 포함할 수 있으므로, 제1 전도성 영역(107)의 재료는 제2 전도성 영역(109)의 재료와 다르며, 따라서 이러한 트랜지스터는 비대칭 트랜지스터이다.As previously mentioned, the first conductive region 107 and/or the second conductive region 109 may include silicon, SiC, or SiGe, such that the material of the first conductive region 107 is the second conductive region ( 109), so these transistors are asymmetric transistors.

또한, 실리콘 표면 아래에, 스페이서를 완성하기 전에, 제1 전도성 영역(107)(예:드레인 영역)과 게이트 사이에 일부 확산 소스(주입 손상 없음) 또는 주입(나중에 열 또는 레이저 어닐링에 의해 손상을 제거)에 의해 LDD(Lightly-Doped-Drain) 구역(135)을 형성하는 것도 가능하다. LDD 구역(135)은 기판 또는 핀 구조의 실리콘 표면 아래에 형성되고, 게이트 외부 및/또는 스페이서 아래에 위치한다. 이러한 상황에서, 도 17에 도시된 바와 같이, 게이트와 제2 전도성 영역(109)(예: 소스 영역) 사이에는 LDD가 없다. 물론, 다른 실시예에서, 게이트와 드레인 영역 사이가 아니라 게이트와 소스 영역 사이에 형성된 LDD 구역이 있을 수 있다. 따라서 게이트와 소스 영역 사이의 구조는 게이트와 드레인 영역 사이의 구조와 다르며, 이러한 트랜지스터는 비대칭 트랜지스터이다.Also, below the silicon surface, before completing the spacers, some diffusion source (no implant damage) or implantation (later damage by thermal or laser annealing) between the gate and the first conductive region 107 (e.g. drain region) It is also possible to form a Lightly-Doped-Drain (LDD) zone 135 by removal). The LDD region 135 is formed below the silicon surface of the substrate or fin structure, and is located outside the gate and/or below the spacers. In this situation, as shown in FIG. 17 , there is no LDD between the gate and the second conductive region 109 (eg, the source region). Of course, in other embodiments, there may be an LDD region formed between the gate and source regions and not between the gate and drain regions. Thus, the structure between the gate and source regions is different from the structure between the gate and drain regions, and these transistors are asymmetric transistors.

또한, 제1 전도성 영역(107)의 하부 부분(1071)의 두께(즉, 실리콘 표면에서 하부 부분(1071)의 하부까지)는 제2 전도성의 하부 부분(1091)의 두께와 다를 수 있으므로, 채널 영역(105)의 한 단자의 폭은 채널 영역(105)의 다른 단자의 폭과 다를 수 있다. 이러한 트랜지스터도 또한 비대칭 트랜지스터이다.Further, since the thickness of the lower portion 1071 of the first conductive region 107 (ie, from the silicon surface to the lower portion of the lower portion 1071 ) may be different from the thickness of the lower portion 1091 of the second conductive region, the channel The width of one terminal of the region 105 may be different from the width of the other terminal of the channel region 105 . These transistors are also asymmetric transistors.

다시, 도 1a를 참조하기 바라며, 채널 영역(105), 제1 전도성 영역(107) 및 제2 전도성 영역(109)은 자기 정렬 기술로 만들어진다. 그 결과, 트랜지스터 구조체(100)는 더 정확하게 제어 가능하고, 더 작은 폼 팩터(form-factor)를 가지며, 더 적은 평면 영역을 차지한다. 또한, 트랜지스터 구조체(100)의 제조 방법의 단계는 제1 전도성 영역(107)(또는 제2 전도성 영역(109))과 기판(112) 사이에 pn 접합을 형성하기 위한 이온 주입 기술(ion-implantation technique)의 사용을 피할 수 있어, 이온 주입 기술에 의해 야기되는 pn 접합 내부에 형성된 손상을 감소시킬 수 있으며, p-n 접합의 위치, 제1 전도성 영역(107)의 하부 부분(1071)(또는 제2 전도성 영역(109)의 하부 부분(1091))의 두께, 그리고 제1 도핑 농도 프로파일 및 제2 도핑 농도 프로파일을 더욱 제어 가능하다.Referring again to FIG. 1A , the channel region 105 , the first conductive region 107 and the second conductive region 109 are made by a self-aligning technique. As a result, the transistor structure 100 is more precisely controllable, has a smaller form-factor, and occupies less planar area. Further, the steps of the method of manufacturing the transistor structure 100 include ion-implantation to form a pn junction between the first conductive region 107 (or the second conductive region 109 ) and the substrate 112 . technique) can be avoided, thereby reducing the damage formed inside the pn junction caused by the ion implantation technique, the location of the p-n junction, the lower part 1071 of the first conductive region 107 (or the second The thickness of the lower portion 1091 of the conductive region 109 ) and the first doping concentration profile and the second doping concentration profile are more controllable.

또한, 본 발명의 트랜지스터 구조체에서, 온/오프(ON/OFF) 전류는 제1 전도성 영역(107)의 파라미터(예컨대, 도핑 농도 프로파일, 재료, 제1 전도성 영역(107)의 하부 부분(1071) 두께, 제1 전도성 영역(107)의 제2 상부 부분(1073)의 두께), 제2 전도성 영역(109)의 파라미터, 채널 영역(105)의 파라미터(예컨대, 채널 영역의 길이), 트랜지스터의 비대칭 파라미터(예컨대, 위에서 설명한 비대칭 구조) 및/또는 제1 절연층/제2 절연층의 존재 등에 따라 달라질 것이다. 따라서, 상기한 파라미터 중 하나 또는 임의의 조합에 기초에 기초하여 트랜지스터 구조체의 온/오프 전류를 조정하는 것이 가능하다.Further, in the transistor structure of the present invention, the ON/OFF current is a parameter of the first conductive region 107 (eg, doping concentration profile, material, lower portion 1071 of the first conductive region 107 ). thickness, the thickness of the second upper portion 1073 of the first conductive region 107), the parameter of the second conductive region 109, the parameter of the channel region 105 (eg, the length of the channel region), the asymmetry of the transistor parameters (eg, the asymmetric structure described above) and/or the presence of the first insulating layer/second insulating layer, and the like. Accordingly, it is possible to adjust the on/off current of the transistor structure based on one or any combination of the above parameters.

요약하면, 본 발명에 의해 제공되는 트랜지스터 구조체는 게이트, 스페이서, 채널 영역, 제1 전도성 영역 및 제2 전도성 영역을 포함하며, 여기서 제1 전도성 영역 및 제2 전도성 영역은 스페이서에 의해 게이트로부터 분리된다. 또한, 제1 전도성 영역이 형성되고 제1 오목부의 측벽과 접촉하며, 제2 전도성 영역은 형성되고 제2 오목부의 측벽과 접촉하며, 여기서 제1 전도성 영역과 제2 전도성 영역 각각의 측벽의 일부분은 절연층으로 덮이고, 제1 오목부의 하부 표면 상에 다른 절연층이 형성될 수 있어, 제2 오목부의 하부 표면도 마찬가지이다. 따라서, 종래의 핀 구조 트랜지스터와 비교하면, 본 발명의 트랜지스터 구조체의 누설 전류는 감소될 수 있고 트랜지스터의 온/오프 전류는 트랜지스터의 파라미터에 따라 조정 가능하다.In summary, the transistor structure provided by the present invention includes a gate, a spacer, a channel region, a first conductive region and a second conductive region, wherein the first conductive region and the second conductive region are separated from the gate by a spacer. . Also, a first conductive region is formed and in contact with a sidewall of the first recess, a second conductive region is formed and in contact with a sidewall of the second recess, wherein a portion of the sidewall of each of the first conductive region and the second conductive region comprises: Covered with an insulating layer, another insulating layer may be formed on the lower surface of the first concave portion, so is the lower surface of the second concave portion. Therefore, compared with the conventional fin structure transistor, the leakage current of the transistor structure of the present invention can be reduced and the on/off current of the transistor is adjustable according to the parameters of the transistor.

당업자는 본 발명의 교시를 유지하면서 기기 및 방법의 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 이상의 개시는 첨부된 청구 범위의 범위에 의해서만 한정되는 것으로 해석되어야 한다.Those skilled in the art will readily appreciate that numerous modifications and variations of the apparatus and methods may be made while maintaining the teachings of the present invention. Accordingly, the above disclosure should be construed as being limited only by the scope of the appended claims.

Claims (29)

트랜지스터 구조체로서,
실리콘 표면 위의 게이트;
상기 실리콘 표면 위의 스페이서 - 상기 스페이서는 적어도 상기 게이트의 측벽을 덮음 -;
상기 실리콘 표면 아래의 채널 영역;
제1 오목부; 및
상기 제1 오목부에 적어도 부분적으로 형성된 제1 전도성 영역을 포함하고;
상기 트랜지스터 구조체 옆에 있는 이웃 트랜지스터 구조체의 전도성 영역은 적어도 부분적으로 상기 제1 오목부에 형성되는,
트랜지스터 구조체.A transistor structure comprising:
gate on silicon surface;
a spacer over the silicon surface, the spacer covering at least a sidewall of the gate;
a channel region below the silicon surface;
a first recess; and
a first conductive region formed at least partially in the first recess;
a conductive region of a neighboring transistor structure next to the transistor structure is formed at least partially in the first recess;
transistor structure. 제1항에 있어서,
제2 오목부; 및
상기 제2 오목부에 적어도 부분적으로 형성된 제2 전도성 영역을 더 포함하는 트랜지스터 구조체.According to claim 1,
a second recess; and
and a second conductive region at least partially formed in the second recess. 제2항에 있어서,
상기 제1 전도성 영역은 제1 연장 방향을 따라 제1 도핑 농도 프로파일을 갖고, 상기 제2 전도성 영역은 제2 연장 방향을 따라 제2 도핑 농도 프로파일을 가지며, 상기 제1 연장 방향과 상기 제2 연장 방향은 모두 상기 실리콘 표면의 법선 방향에 실질적으로 평행하고, 상기 제1 도핑 농도 프로파일과 상기 제2 도핑 농도 프로파일은 비대칭인, 트랜지스터 구조체.3. The method of claim 2,
the first conductive region has a first doping concentration profile along a first extension direction, the second conductive region has a second doping concentration profile along a second extension direction, the first extension direction and the second extension direction directions are all substantially parallel to a direction normal to the silicon surface, and wherein the first doping concentration profile and the second doping concentration profile are asymmetric. 제1항에 있어서,
상기 제1 오목부에 형성되고 상기 제1 전도성 영역 아래에 위치하는 제1 절연층을 더 포함하는 트랜지스터 구조체.According to claim 1,
and a first insulating layer formed in the first recess and positioned under the first conductive region. 제4항에 있어서,
상기 제1 전도성 영역은 제1 상부 부분, 제2 상부 부분 및 하부 부분을 포함하고, 상기 제1 상부 부분 및 상기 제2 상부 부분은 상기 스페이서에 접촉하고, 상기 하부 부분은 상기 채널 영역에 접촉하고 상기 제1 절연층 상에 위치하는, 트랜지스터 구조체.5. The method of claim 4,
the first conductive region includes a first upper portion, a second upper portion and a lower portion, the first upper portion and the second upper portion contacting the spacer, the lower portion contacting the channel region, and A transistor structure located on the first insulating layer. 제5항에 있어서,
상기 제1 전도성 영역을 덮는 제2 절연층을 더 포함하는 트랜지스터 구조체.6. The method of claim 5,
The transistor structure further comprising a second insulating layer covering the first conductive region. 제6항에 있어서,
상기 제1 오목부에 적어도 부분적으로 형성된 접촉 영역을 더 포함하고, 상기 제1 전도성 영역의 제2 상부 부분은 상기 접촉 영역과 접촉하고, 상기 제1 전도성 영역의 제1 상부 부분 및 하부 부분은 상기 제2 절연층에 의해 상기 접촉 영역으로부터 분리되는, 트랜지스터 구조체.7. The method of claim 6,
a contact region formed at least partially in the first recess, a second upper portion of the first conductive region contacting the contact region, and a first upper portion and a lower portion of the first conductive region comprising the separated from the contact region by a second insulating layer. 제1항에 있어서,
상기 이웃 트랜지스터 구조체의 전도성 영역은 상기 제1 전도성 영역으로부터 전기적으로 절연되는, 트랜지스터 구조체.According to claim 1,
and a conductive region of the neighboring transistor structure is electrically insulated from the first conductive region. 제1항에 있어서,
상기 채널 영역의 적어도 일부는 상기 게이트 및 상기 스페이서 아래에 있고, 상기 채널 영역의 길이는 상기 게이트 길이와 상기 스페이서 길이의 합보다 작지 않은, 트랜지스터 구조체.According to claim 1,
at least a portion of the channel region is under the gate and the spacer, and a length of the channel region is not less than the sum of the gate length and the spacer length. 제1항에 있어서,
상기 제1 전도성 영역, 상기 스페이서 및 상기 게이트 상에 고 응력 유전체층이 형성되는, 트랜지스터 구조체.According to claim 1,
A high stress dielectric layer is formed over the first conductive region, the spacer, and the gate. 트랜지스터 구조체로서,
실리콘 표면 위의 게이트;
상기 게이트의 측벽을 덮는 스페이서;
채널 영역 - 상기 채널 영역의 적어도 일부는 상기 게이트 및 상기 스페이서 아래에 있음 -; 및
상기 스페이서와 측면 절연층 사이에 형성된 제1 전도성 영역 - 상기 제1 전도성 영역의 측벽의 일부는 상기 측면 절연층에 의해 덮임 -
을 포함하는 트랜지스터 구조체.A transistor structure comprising:
gate on silicon surface;
a spacer covering sidewalls of the gate;
a channel region, wherein at least a portion of the channel region is below the gate and the spacer; and
a first conductive region formed between the spacer and the side insulating layer, wherein a portion of a sidewall of the first conductive region is covered by the side insulating layer;
A transistor structure comprising a. 제11항에 있어서,
상기 제1 전도성 영역은 제1 오목부에 부분적으로 형성되고, 상기 측면 절연층은 상기 제1 오목부에 부분적으로 형성되는, 트랜지스터 구조체.12. The method of claim 11,
wherein the first conductive region is partially formed in the first recess, and the side insulating layer is partially formed in the first recess. 제12항에 있어서,
상기 제1 오목부에 하부 절연층이 형성되고, 상기 제1 전도성 영역은 상기 하부 절연층 상에 위치하는, 트랜지스터 구조체.13. The method of claim 12,
A lower insulating layer is formed in the first recess, and the first conductive region is located on the lower insulating layer. 제13항에 있어서,
상기 제1 전도성 영역은 제1 상부 부분, 제2 상부 부분 및 하부 부분을 포함하고, 상기 제1 상부 부분 및 상기 제2 상부 부분은 상기 스페이서에 접촉하고, 상기 하부 부분은 상기 채널 영역에 접촉하고 상기 하부 절연층 상에 위치하는, 트랜지스터 구조체.14. The method of claim 13,
the first conductive region includes a first upper portion, a second upper portion and a lower portion, the first upper portion and the second upper portion contacting the spacer, the lower portion contacting the channel region, and A transistor structure located on the lower insulating layer. 제14항에 있어서,
상기 제1 오목부에 적어도 부분적으로 형성된 접촉 영역을 더 포함하고, 상기 제1 전도성 영역의 제2 상부 부분은 상기 접촉 영역과 접촉하며, 상기 제1 전도성 영역의 제1 상부 부분 및 하부 부분은 상기 측면 절연층에 의해 상기 접촉 영역으로부터 분리되는, 트랜지스터 구조체.15. The method of claim 14,
a contact region formed at least partially in the first recess, a second upper portion of the first conductive region in contact with the contact region, and a first upper portion and a lower portion of the first conductive region comprising the separated from the contact region by a side insulating layer. 제11항에 있어서,
상기 제1 전도성 영역은 실리콘, 실리콘-카바이드(SiC) 또는 실리콘-게르마늄(SiGe)을 포함하는, 트랜지스터 구조체.12. The method of claim 11,
wherein the first conductive region comprises silicon, silicon-carbide (SiC) or silicon-germanium (SiGe). 제11항에 있어서,
제2 오목부에 부분적으로 형성된 제2 전도성 영역;
상기 제2 오목부에 부분적으로 형성된 다른 측면 절연층; 및
상기 제2 오목부에 부분적으로 형성된 다른 접촉 영역을 더 포함하고;
상기 제2 전도성 영역은 제1 상부 부분, 제2 상부 부분 및 하부 부분을 포함하고, 상기 제2 전도성 영역의 하부 부분은 상기 채널 영역에 접촉하며, 상기 제2 전도성 영역의 제2 상부 부분은 상기 다른 접촉 영역과 접촉하고, 상기 제2 전도성 영역의 제1 상부 부분 및 하부 부분은 상기 다른 측면 절연층에 의해 상기 다른 접촉 영역으로부터 분리되는, 트랜지스터 구조체.12. The method of claim 11,
a second conductive region partially formed in the second recess;
another side insulating layer partially formed in the second concave portion; and
further comprising another contact area partially formed in said second recess;
The second conductive region includes a first upper portion, a second upper portion and a lower portion, a lower portion of the second conductive region contacts the channel region, and a second upper portion of the second conductive region comprises the in contact with another contact region, wherein a first upper portion and a lower portion of the second conductive region are separated from the other contact region by the other side insulating layer. 제11항에 있어서,
상기 게이트의 다른 측벽을 덮는 다른 스페이서를 더 포함하고, 상기 채널 영역의 길이는 상기 게이트, 상기 스페이서 및 상기 다른 스페이서의 길이의 합보다 작지 않은, 트랜지스터 구조체.12. The method of claim 11,
and another spacer covering the other sidewall of the gate, wherein the length of the channel region is not less than the sum of the lengths of the gate, the spacer and the other spacer. 제18항에 있어서,
상기 스페이서 및 상기 다른 스페이서는 재성장(re-growth) 스페이서인, 트랜지스터 구조체.19. The method of claim 18,
and the spacer and the other spacer are re-growth spacers. 제18항에 있어서,
상기 스페이서 아래에 위치한 LDD 구역을 더 포함하는 트랜지스터 구조체.19. The method of claim 18,
and an LDD region located below the spacer. 트랜지스터 구조체로서,
실리콘 표면 위의 게이트;
상기 실리콘 표면 위에 있고 상기 게이트의 측벽을 덮는 스페이서;
채널 영역 - 상기 채널 영역의 적어도 일부는 상기 게이트 및 상기 스페이서 아래에 있음 -; 및
제1 전도성 영역과 제2 전도성 영역을 포함하고;
상기 트랜지스터 구조체는 비대칭 트랜지스터인,
트랜지스터 구조체.A transistor structure comprising:
gate on silicon surface;
a spacer over the silicon surface and covering sidewalls of the gate;
a channel region, wherein at least a portion of the channel region is below the gate and the spacer; and
comprising a first conductive region and a second conductive region;
wherein the transistor structure is an asymmetric transistor;
transistor structure. 제21항에 있어서,
제1 연장 방향을 따른 상기 제1 전도성 영역의 제1 도핑 농도 프로파일은 제2 연장 방향을 따른 상기 제2 전도성 영역의 제2 도핑 농도 프로파일과 다른, 트랜지스터 구조체.22. The method of claim 21,
A first doping concentration profile of the first conductive region along a first extension direction is different from a second doping concentration profile of the second conductive region along a second extension direction. 제21항에 있어서,
상기 게이트와 상기 제1 전도성 영역 사이의 구조는 상기 게이트와 상기 제2 전도성 영역 사이의 구조와 다른, 트랜지스터 구조체.22. The method of claim 21,
and a structure between the gate and the first conductive region is different from a structure between the gate and the second conductive region. 제23항에 있어서,
상기 게이트와 상기 제1 전도성 영역 사이에 LDD 구역이 형성되는, 트랜지스터 구조체.24. The method of claim 23,
An LDD region is formed between the gate and the first conductive region. 제23항에 있어서,
상기 제1 전도성 영역은 상기 실리콘 표면 아래의 제1 하부 부분을 포함하고, 상기 제2 전도성 영역은 상기 실리콘 표면 아래의 제2 하부 부분을 포함하며, 상기 제1 하부 부분의 두께는 상기 제2 하부 부분의 두께와 다른, 트랜지스터 구조체.24. The method of claim 23,
the first conductive region includes a first lower portion below the silicon surface, the second conductive region includes a second lower portion below the silicon surface, wherein the thickness of the first lower portion is equal to the thickness of the second lower portion Different from the thickness of the part, the transistor structure. 제23항에 있어서,
상기 제1 전도성 영역 옆에 있는 상기 채널 영역의 한 단자의 폭은 상기 제2 전도성 영역 옆에 있는 상기 채널 영역의 다른 단자의 폭과 다른, 트랜지스터 구조체.24. The method of claim 23,
and a width of one terminal of the channel region next to the first conductive region is different from a width of the other terminal of the channel region next to the second conductive region. 제21항에 있어서,
상기 제1 전도성 영역의 재료는 상기 제2 전도성 영역의 재료와 다른, 트랜지스터 구조체.22. The method of claim 21,
The material of the first conductive region is different from the material of the second conductive region. 트랜지스터 구조체로서,
실리콘 표면 위의 게이트;
상기 실리콘 표면 위에 있고 상기 게이트의 측벽을 덮는 스페이서;
채널 영역 - 상기 채널 영역의 적어도 일부는 상기 게이트 및 상기 스페이서 아래에 있음 -; 및
상기 채널 영역의 한 단자에 전기적으로 결합된 제1 전도성 영역 및 상기 채널 영역의 다른 단자에 전기적으로 결합된 제2 전도성 영역을 포함하고;
상기 트랜지스터 구조체의 온(ON) 전류는 상기 제1 전도성 영역의 파라미터, 상기 채널 영역의 파라미터, 상기 트랜지스터의 비대칭 파라미터, 및/또는 상기 제1 전도성 영역의 측벽을 덮는 제2 절연층의 존재에 의존하는,
트랜지스터 구조체.A transistor structure comprising:
gate on silicon surface;
a spacer over the silicon surface and covering sidewalls of the gate;
a channel region, wherein at least a portion of the channel region is below the gate and the spacer; and
a first conductive region electrically coupled to one terminal of the channel region and a second conductive region electrically coupled to the other terminal of the channel region;
The ON current of the transistor structure depends on a parameter of the first conductive region, a parameter of the channel region, an asymmetry parameter of the transistor, and/or the presence of a second insulating layer covering sidewalls of the first conductive region. doing,
transistor structure. 제28항에 있어서,
상기 트랜지스터 구조체의 오프(OFF) 전류는 상기 제1 전도성 영역의 파라미터, 상기 채널 영역의 파라미터, 상기 트랜지스터의 비대칭 파라미터, 및/또는 상기 제1 전도성 영역 아래의 제1 절연층의 존재에 의존하는, 트랜지스터 구조체.29. The method of claim 28,
The OFF current of the transistor structure is dependent on a parameter of the first conductive region, a parameter of the channel region, an asymmetry parameter of the transistor, and/or the presence of a first insulating layer under the first conductive region; transistor structure.
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582987B2 (en) * 1985-10-30 1993-11-24 Intaanashonaru Bijinesu Mashiinzu Corp
KR20010089382A (en) * 1999-08-31 2001-10-06 추후제출 Method for producing a dram cell arrangement
KR20040036914A (en) * 2001-08-23 2004-05-03 제네럴 세미컨덕터, 인코포레이티드 Trench dmos transistor with embedded trench schottky rectifier
KR20040037002A (en) * 2002-10-25 2004-05-04 삼성전자주식회사 Transistor structures including separate anti-punchthrough layer and methods of forming same
KR20120038195A (en) * 2010-10-13 2012-04-23 삼성전자주식회사 Semiconductor device and manufacturing method thereof
KR20140038826A (en) * 2012-09-21 2014-03-31 삼성전자주식회사 Semiconductor devices and methods of manufacturing the same
KR20150096300A (en) * 2014-02-14 2015-08-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Transistor strain-inducing scheme

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582987B2 (en) * 1985-10-30 1993-11-24 Intaanashonaru Bijinesu Mashiinzu Corp
KR20010089382A (en) * 1999-08-31 2001-10-06 추후제출 Method for producing a dram cell arrangement
KR20040036914A (en) * 2001-08-23 2004-05-03 제네럴 세미컨덕터, 인코포레이티드 Trench dmos transistor with embedded trench schottky rectifier
KR20040037002A (en) * 2002-10-25 2004-05-04 삼성전자주식회사 Transistor structures including separate anti-punchthrough layer and methods of forming same
KR20120038195A (en) * 2010-10-13 2012-04-23 삼성전자주식회사 Semiconductor device and manufacturing method thereof
KR20140038826A (en) * 2012-09-21 2014-03-31 삼성전자주식회사 Semiconductor devices and methods of manufacturing the same
KR20150096300A (en) * 2014-02-14 2015-08-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Transistor strain-inducing scheme

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