KR20220043743A - 화소 구동 회로를 포함한 전계발광 표시패널 - Google Patents

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Abstract

본 명세서의 일 실시예에 따른 전계발광 표시패널은 서브화소들을 포함하는 화소를 포함하고, 화소는 서브화소들이 배치되는 서브화소 영역 및 공통 영역을 포함하고, 화소는 애노드 전극 및 캐소드 전극을 포함하는 발광 소자를 포함하며, 애노드 전극은 고전위 전압이 제공되는 제1 전원 배선에 전기적으로 연결된다. 서브화소들 각각은 소스가 N1 노드에, 게이트가 N2 노드에, 드레인이 N3 노드에 연결된 구동 소자, N2 노드와 N4 노드에 연결된 캐패시터, N1 노드에 연결된 N1 스위칭 회로, N2 노드에 연결된 N2 스위칭 회로, N3 노드에 연결된 N3 스위칭 회로, 및 N4 노드에 연결된 N4 스위칭 회로를 포함한다. 발광 소자는 제1 전원 배선과 구동 소자 사이에 전기적으로 연결된다. 이 경우, 표시패널에서 정전기 기인으로 인한 휘점 발생을 줄일 수 있다.

Description

화소 구동 회로를 포함한 전계발광 표시패널{ELECTROLUMINESCENT DISPLAY PANEL HAVING THE PIXEL DRIVING CIRCUIT}
본 명세서는 화소 구동 회로를 포함한 전계발광 표시패널에 관한 것으로서, 화질 불량을 개선한 전계발광 표시패널에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시장치의 시장이 커지고 있다. 사용자 간에 문자 중심의 정보 전달을 넘어 다양한 형태의 커뮤니케이션이 활발하다. 정보의 유형이 변함에 따라 정보를 표시해주는 표시장치의 성능도 발전하고 있다. 이에 따라, 전계발광 표시장치, 액정 표시장치, 및 양자점 표시장치 등과 같은 다양한 형태의 표시장치에 대한 사용이 증가하고 있다. 이 중, 전계발광 표시장치는 발광 소자의 종류에 따라 유기발광 표시장치 또는 무기발광 표시장치로 구분할 수 있다. 그리고 무기발광 표시장치는 LED 표시장치를 포함한다.
유기발광 표시장치는 스스로 발광하는 유기발광 다이오드(“Organic light emitting diode)를 포함하고, LED 표시장치는 스스로 발광하는 LED(Light emitting diode)를 포함한다. 유기발광 표시장치 또는 LED 표시장치는 발광 소자를 포함하는 화소들을 특정 패턴으로 배열하고 영상 데이터의 계조에 따라 화소들의 휘도를 조절한다. 화소들 각각은 게이트-소스 간 전압에 따라 발광 소자에 흐르는 구동전류를 제어하는 구동 소자(또는 구동 트랜지스터)와, 구동 소자의 게이트-소스 간 전압을 프로그래밍하기 위한 하나 이상의 스위칭 소자(또는 스위칭 트랜지스터)를 포함하며, 구동전류에 따른 발광 소자의 발광량으로 표시계조(또는 휘도)를 조절한다.
최근에는 무기층을 포함하는 발광 소자인 LED를 이용한 LED 표시장치에 대한 관심과 개발이 증가하고 있다. LED는 유기발광 다이오드에 비해 더욱 고휘도의 계조를 출력할 수 있고, 열, 수분, 산소 등에 대한 신뢰성이 뛰어나다.
화소들 간 휘도, 색감 차이 없는 균일한 화질을 구현하기 위해서는 화소들 간의 구동 특성이 동일해야 한다. 하지만, 공정 편차 등 다양한 원인에 의해 화소들 간 구동 특정에 편차가 있을 수 있다. 또한, 표시장치의 구동 시간에 따라 화소들 간의 열화 속도가 다를 수 있기 때문에 화소들의 구동 특성에 차이가 발생할 수 있다. 따라서, 화소들 간의 구동 특성 편차에 따라 발광 소자로 흐르는 구동전류량이 변화되고 이에 의해 화질의 불균일이 초래될 수 있다.
구동 특성 편차를 보상하기 위해 화소들은 내부보상 방식의 화소 구동 회로 또는 외부보상 방식의 화소 구동 회로를 적용하고 있다. 이러한 화소 구동 회로는 앞서설명한 구동 소자, 스위칭 소자, 및 커패시터등의 소자들로 구현된다. 화소 구동 회로의 신뢰성, 구동전류의 편차 등 이러한 구동특성은 화소 구동 회로를 구성하는 소자들의 연결관계 및 구동 방법에 따라 달라질 수 있다.
앞서 설명한, 구동 소자 또는 스위칭 소자는 박막 트랜지스터(이하, 트랜지스터)로 구현될 수 있다. 트랜지스터는 반도체층, 전극층, 및 복수의 절연층으로 구현된다. 그런데, 트랜지스터를 형성하는 과정에서 정전기 발생으로 인해 절연층이 손상을 받아 트랜지스터 불량이 발생할 수 있다. 이는 전계발광 표시장치의 화질 불량, 특히 휘점 불량을 야기한다. 특히, LED 표시장치의 경우 LED를 발광시키기 위해 고휘도의 구동전류가 필요하므로 휘점이 화질 불량으로 이어질 수 있다. 정전기 문제를 해결하기 위해 정전기가 발생하지 않도록 공정장비에 직접적인 조치를 취할 수도 있지만 정전기 발생을 백퍼센트 막을 수는 없다. 따라서, 정전기가 발생하더라도 불량으로 인지되지 않을 수 있도록 화소 구동 회로를 구현할 필요가 있다. 다시 설명하면, 휘점 발생을 줄일 수 있는 화소 구동 회로를 발명하여 표시패널에 적용할 필요가 있다.
본 명세서의 실시예에 따른 해결 과제는 정전기에 의한 휘점 발생을 줄일 수 있는 화소 구동 회로를 포함한 전계발광 표시패널을 제공하는 것이다.
본 명세서의 실시예에 따른 해결 과제는 복수의 트랜지스터로 구성된 화소 구동 회로를 보다 간략하게 구성함으로써 집적도를 향상시킨 전계발광 표시패널을 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 전계발광 표시패널에 있어서, 서브화소들을 포함하는 화소를 포함하고, 화소는 서브화소들이 배치되는 서브화소 영역 및 공통 영역을 포함하고, 화소는 애노드 전극 및 캐소드 전극을 포함하는 발광 소자를 포함하며, 애노드 전극은 고전위 전압이 제공되는 제1 전원 배선에 전기적으로 연결된다. 서브화소들 각각은 소스가 N1 노드에, 게이트가 N2 노드에, 드레인이 N3 노드에 연결된 구동 소자, N2 노드와 N4 노드에 연결된 캐패시터, N1 노드에 연결된 N1 스위칭 회로, N2 노드에 연결된 N2 스위칭 회로, N3 노드에 연결된 N3 스위칭 회로, 및 N4 노드에 연결된 N4 스위칭 회로를 포함한다. 발광 소자는 제1 전원 배선과 구동 소자 사이에 전기적으로 연결된다. 이 경우, 표시패널에서 정전기 기인으로 인한 휘점 발생을 줄일 수 있다.
본 명세서의 일 실시예에 따른 전계발광 표시패널에 있어서, 애노드 및 캐소드를 포함하는 발광 소자, 및 발광 소자에 구동 전류를 제공하는 화소 구동 회로를 포함한다. 애노드는 고전위 전압이 제공되는 제1 전원 배선에 연결된다. 발광 소자 및 화소 구동 회로를 포함하는 서브화소는 소스가 N1 노드에, 게이트가 N2 노드에, 드레인이 N3 노드에 연결된 구동 소자, 애노드 및 캐소드에 연결된 발광 제어 회로, N2 노드와 N4 노드에 연결된 캐패시터, N2 노드에 연결된 N2 스위칭 회로, N3 노드에 연결된 N3 스위칭 회로, 및 N1 노드에 연결된 N1 스위칭 회로 또는 N4 노드에 연결된 N4 스위칭 회로를 포함한다. N3 노드는 저전위 전압이 제공되는 제2 전원 배선에 전기적으로 연결된다. 이에 따라, 표시패널에서 정전기 기인으로 인한 휘점 발생을 줄일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예들에 따르면, 발광 소자의 애노드에 정전압을 제공하고 화소 구동 회로를 통해 캐소드에는 구동 전류를 제공함으로써, 전계발광 표시패널에 휘점이 발생하는 불량을 방지할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 발광 소자의 애노드와 캐소드에 연결된 트랜지스터를 구비함으로써, 발광 기간이 아닌 기간 동안 발광 소자가 발광하는 것을 방지하고 표시패널의 명암비가 낮아지지 않게 할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 단위 화소 내에 포함된 서브화소들은 단위 화소 내에 배치된 화소 구동 회로의 일부를 공유함으로써, 단위 화소 내에서 비발광 영역의 크기를 줄여 표시패널의 해상도를 높일 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치의 블록도이다.
도 2는 전계발광 표시패널의 각 화소에 포함된 발광 소자의 일 실시예를 나타낸 도면이다.
도 3은 전계발광 표시패널에 포함된 화소의 구성을 나타낸 도면이다.
도 4a 및 도 4b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 화소 구동 회로에 입력되는 신호 파형도이다.
도 5a 및 도 5b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 화소 구동 회로에 입력되는 신호 파형도이다.
도 6a 및 도 6b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 화소 구동 회로에 입력되는 신호 파형도이다.
도 7a 및 도 7b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 화소 구동 회로에 입력되는 신호 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 명세서에서 표시패널의 기판 상에 형성되는 구동 회로와 게이트 구동 회로는 N타입 또는 P타입의 트랜지스터로 구현될 수 있다. 예를 들어, 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)을 포함한 3전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 드레인으로 이동한다. N타입 트랜지스터의 경우, 캐리어가 전자(electron)이므로 전자가 소스에서 드레인으로 이동하며 소스 전압이 드레인 전압보다 낮은 전압을 가진다. N타입 트랜지스터에서 전자가 소스로부터 드레인으로 이동하기 때문에 전류의 방향은 드레인으로부터 소스로 향한다. P타입 트랜지스터의 경우, 캐리어가 정공(hole)이므로 정공이 소스에서 드레인으로 이동할 수 있도록 소스 전압이 드레인 전압보다 높다. P타입 트랜지스터의 정공이 소스로부터 드레인 쪽으로 이동하기 때문에 전류의 방향은 소스로부터 드레인로 향한다. 트랜지스터의 소스와 드레인은 고정된 것이 아니고, 트랜지스터의 소스와 드레인은 인가 전압에 따라 변경될 수 있다.
이하에서, 게이트-온 신호(gate-on signal)는 트랜지스터를 턴-온(turn-on)시키는 게이트 신호이고, 게이트-오프 신호(gate-off signal)는 트랜지스터를 턴-오프(turn-off)시키는 게이트 신호이다. P타입 트랜지스터에서 게이트-온 신호는 로직 로우 전압일 수 있고, 게이트-오프 신호는 로직 하이 전압일 수 있다. N타입 트랜지스터에서 게이트-온 신호는 로직 하이 전압일 수 있고, 게이트-오프 신호는 로직 로우 전압일 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 화소 구동 회로 및 이를 포함한 전계발광 표시패널에 대하여 설명하기로 한다.
도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치의 블록도이다. 도 2는 전계발광 표시패널의 각 화소에 포함된 발광 소자의 일 실시예를 나타낸 도면이다.
도 1 및 도 2를 참고하면, 본 명세서에 따른 전계발광 표시장치는 화소들(PXL)이 구비된 표시패널(10), 화소들(PXL)에 연결된 신호배선들에 신호를 제공하는 표시패널 구동회로(12, 13), 및 표시패널 구동회로(12, 13)를 제어하는 타이밍 컨트롤러(11)를 포함한다.
표시패널 구동회로(12, 13)는 표시패널(10)의 화소들(PXL)에 입력 영상 데이터(DATA)를 제공한다. 표시패널 구동회로(12, 13)는 화소들(PXL)에 연결된 데이터 배선들(14)에 데이터 신호를 제공하는 소스 드라이버(12)와 화소들(PXL)에 연결된 게이트 배선들(15)에 게이트 신호를 제공하는 게이트 드라이버(13)를 포함한다.
표시패널(10)에는 복수의 데이터 배선들(14)과 복수의 게이트 배선들(15)이 제공된다. 화소들(PXL) 각각은 데이터 배선들(14)과 게이트 배선들(15)이 제공하는 신호를 제공받아 구동되므로 데이터 배선들(14)과 게이트 배선들(15)에 의해 화소들(PXL) 각각의 영역을 구분할 수도 있다. 화소들(PXL)은 도 2에 도시된 LED와 같은 발광 소자(130)를 포함한다.
발광 소자(130)는 발광층(EL), 제1 전극(E1), 및 제2 전극(E2)을 포함할 수 있다. 발광층(EL)은 제1 전극(E1), 제1 전극(E1)과 제2 전극(E2) 사이에서 이동하는 전자와 정공의 재결합에 따라 발광한다. 발광층(EL)은 제1 반도체층(131), 활성층(133), 및 제2 반도체층(135)을 포함할 수 있다.
제1 반도체층(131)은 활성층(133)에 전자를 제공한다. 예를 들어, 제1 반도체층(131)은 n-GaN계 반도체 물질로 이루어질 수 있고, n-GaN계 반도체 물질로는 GaN, AlGaN, InGaN, 또는 AlInGaN 등일 수 있다. 제1 반도체층(131)의 도핑에 사용되는 불순물로는 Si, Ge, Se, Te, 또는 C 등이 사용될 수 있다.
활성층(133)은 제1 반도체층(131)의 일측 상에 마련된다. 활성층(133)은 우물층과 우물층보다 밴드 갭이 높은 장벽층을 갖는 다중 양자 우물(MQW; Multi quantum well) 구조를 갖는다. 활성층(133)은 InGaN/GaN 등의 다중 양자 우물 구조를 가질 수 있다.
제2 반도체층(135)은 활성층(133) 상에 마련되어, 활성층(133)에 정공을 제공한다. 제2 반도체층(135)은 p-GaN계 반도체 물질로 이루어질 수 있고, p-GaN계 반도체 물질로는 GaN, AlGaN, InGaN, 또는 AlInGaN 등이 될 수 있다. 제2 반도체층(135)의 도핑에 사용되는 불순물로는 Mg, Zn, 또는 Be 등이 사용될 수 있다.
제1 반도체층(131)과 활성층(133), 및 제2 반도체층(135) 각각은 반도체 기판 상에 순차적으로 적층되는 구조로 마련될 수 있다. 반도체 기판은 사파이어(Sapphire) 기판 또는 실리콘(Si) 기판 등의 반도체 물질을 포함한다. 반도체 기판은 제1 반도체층(131)과 활성층(133) 및 제2 반도체층(135) 각각을 성장시키기 위한 성장용 기판으로 사용된 후, 기판 분리 공정에 의해 제1 반도체층(131)으로부터 분리될 수 있다. 기판 분리 공정은 레이저 리프트 오프(Laser lift off) 또는 케미컬 리프트 오프(Chemical lift off) 등의 공정일 수 있다. 반도체 기판이 분리된 발광 소자(130)는 화소들(PXL) 각각에 옮겨져 화소 구동 회로와 연결된다.
제1 전극(E1)은 제2 반도체층(135) 상에 마련된다. 제2 전극(E2)은 활성층(133)과 제2 반도체층(135)으로부터 전기적으로 분리되도록 제1 반도체층(131)의 타측 상에 마련될 수 있다. 예를 들어, 제1 전극(E1) 및 제2 전극(E2) 각각은 투명 도전성 물질일 수 있고, 투명 도전성 물질은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등일 수 있지만, 이에 한정되지는 않는다. 또는, 제1 전극(E1) 및 제2 전극(E2) 각각은 Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, 또는 Cr 등의 금속 물질 및 그 합금 중 하나 이상을 포함한 물질일 수 있다.
발광 소자(130)에서 발생된 광은 제1 전극(E1) 및 제2 전극(E2) 각각을 투과하여 외부로 방출되어 영상을 표시한다. 발광 소자(130)의 제1 전극(E1)은 애노드 전극, 제2 전극(E2)은 캐소드 전극으로 일컫을 수도 있다.
도 3은 전계발광 표시패널에 포함된 화소의 구성을 나타낸 도면이다.
화소(PXL)는 복수의 서브화소들(SPXL)을 포함한다. 서브화소들(SPXL)이 배치된 각각의 영역을 서브화소 영역이라고 일컫을 수도 있다. 서브화소들(SPXL) 각각은 다양한 컬러 구현을 위하여 적색 서브화소, 녹색 서브화소, 청색 서브화소, 및 백색 서브화소 중 어느 하나일 수 있다. 화소(PXL)에서 구현되는 컬러는 적색 서브화소, 녹색 서브화소, 청색 서브화소, 및 백색 서브화소의 발광 비율에 따라 결정될 수 있다. 서브화소들(SPXL) 각각은 서브화소들(SPXL)의 색을 발광시키기 위한 발광 소자(130) 및 화소 구동 회로를 포함한다. 그리고, 화소 구동 회로가 차지하는 면적을 최소화하기 위해 화소 구동 회로의 일부는 서브화소들(SPXL)에 공용으로 사용될 수 있다. 서브화소들(SPXL)에 공용으로 사용되는 화소 구동 회로는 공통 영역(CA)에 배치시킬 수 있다. 단위 화소는 복수의 서브화소 영역 및 공통 영역을 포함한다. 공통 영역(CA)에 배치된 화소 구동 회로에 대해서는 후에 자세히 설명하기로 한다.
다시 도 1을 참조하면, 서브화소들(SPXL) 각각에는 데이터 배선(14) 및 게이트 배선(15)뿐만 아니라 전원 배선들을 통해 전원전압들이 제공된다. 전원전압은 전원 생성부로부터 제공되고, 고전위 전압(VDD), 저전위 전압(VSS), 초기화 전압(Vini), 기준 전압(Vref)을 포함한다. 고전위 전압(VDD)은 제1 전원 배선을 통해, 저전위 전압(VSS)은 제2 전원 배선을 통해, 초기화 전압(Vini)은 제3 전원 배선을 통해, 기준 전압(Vref)은 제4 전원 배선을 통해 서브화소들(SPXL)에 제공된다. 예를 들어, 고전위 전압(VDD)은 기준 전압(Vref) 보다 높은 전압이고, 기준 전압(Vref)은 저전위 전압(VSS) 보다 높은 전압이며, 저전위 전압(VSS)은 초기화 전압(Vini)보다 높은 전압일 수 있다. 서브화소들(SPXL)에 연결된 전원 배선들의 구조적인 형태는 선형 형태 및 두 개 이상의 서브화소들(SPXL)에 걸쳐 형성된 판상 형태를 포함한다.
소스 드라이버(12)는 매 프레임 마다 타이밍 컨트롤러(11)로부터 수신되는 입력 영상 데이터(DATA)를 데이터 전압(Vdata)으로 변환한 후, 데이터 전압(Vdata)을 데이터 배선들(14)에 공급한다. 소스 드라이버(12)는 입력 영상 데이터(DATA)를 감마 보상 전압으로 변환하는 디지털 아날로그 컨버터(Digital to analog converter)를 이용하여 데이터 전압(Vdata)을 출력한다. 예를 들어, 데이터 전압(Vdata)은 저전위 전압(VSS)과 고전위 전압(VDD) 사이의 전압일 수 있다.
게이트 드라이버(13)는 게이트-인-패널(Gate drive-in-panel) 공정으로 화소들(PXL)과 함께 표시패널(10)의 기판 상에 직접 형성될 수 있으나, 이에 한정되지는 않는다. 게이트 드라이버(13)는 IC(Integrated circuit) 타입으로 제작된 후 도전성 필름을 통해 표시패널(10)에 접합될 수도 있다.
타이밍 컨트롤러(11)는 도시하지 않은 호스트 시스템으로부터 수신된 타이밍 제어 신호(Control signal)를 바탕으로 소스 드라이버(12)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)와 게이트 드라이버(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 생성한다. 예를 들어, 타이밍 제어 신호(Control signal)는 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE)등을 포함한다.
도 4a 및 도 4b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 화소 구동 회로에 입력되는 신호 파형도이다.
도 4a를 참조하면, 본 명세서의 일 실시예에 따른 화소 구동 회로는 구동 소자, N1 스위칭 회로, N2 스위칭 회로, N3 스위칭 회로, N4 스위칭 회로, 및 캐패시터를 포함한다. 도 4a는 n번째 행에 위치한 화소들에 포함된 화소 구동 회로를 예로 들어 설명한다. n번째 행에 위치한 화소 구동 회로들에는 제n 스캔 신호(S(n)), 제(n-1) 스캔 신호(S(n-1)), 제n 에미션 신호(EM(n))가 제공된다. 제n 스캔 신호(S(n))는 제n 스캔 배선(15a(n))을 통해 제공되고, 제(n-1) 스캔 신호(S(n-1))는 제(n-1) 스캔 배선(15a(n-1))을 통해 제공되며, 제n 에미션 신호(EM(n))은 제n 에미션 배선(15b(n))를 통해 제공된다. 제n 스캔 배선(15a(n)), 제(n-1) 스캔 배선(15a(n-1)), 및 제n 에미션 배선(15b(n))은 게이트 배선들(15)이다.
구동 소자는 데이터 전압에 따른 구동 전류를 발생시키고, 구동 전류를 발광 소자(130)의 캐소드 전극에 제공한다. 발광 소자(130)의 애노드 전극은 고전위 전압(VDD)이 흐르는 제1 전원 배선(16)에 연결되고, 캐소드 전극은 구동 소자와 전기적으로 연결된다. 표시패널 상에 배치된 모든 발광 소자(130)의 애노드 전극은 제1 전원 배선(16)과 연결되므로 고전위 전압(VDD)이 흐르는 제1 전원 배선(16)은 표시패널 상의 모든 화소에 포함된 발광 소자(130)들에 공유될 수 있다. 이 경우, 제1 전원 배선(16)의 형태는 홀이 있는 판상형 또는 메쉬형태의 판상형으로 구현될 수 있다. 그리고, 발광 소자(130)의 캐소드 전극은 서브화소(SPXL)별로 서로 다른 구동 전류가 제공될 수 있도록 서브화소(SPXL)별로 이격되어 배치된다.
발광 소자(130)의 발광시에 캐소드 전극의 전압은 애노드 전극의 전압과 비교하여 상대적으로 낮은 전압의 상태에 있다. 화소 구동 회로에서 발광 소자(130)를 제외한 나머지 구동 소자 및 스위칭 회로들은 발광 소자(130)를 발광시키기 위해 발광 소자(130)의 캐소드 전극에 상대적으로 고전위 전압(VDD) 보다 낮은 전압의 상태가 되도록 구동 전류를 발생시킨다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 P타입의 트랜지스터들, 특히 PMOS TFT(P-channel metal oxide semiconductor thin film transistor), 로 구현된다. P타입의 트랜지스터들은 턴-오프시 게이트의 전압이 로직 하이 전압이다. 예를 들어, 발광 소자(130)의 캐소드 전극에 저전위 전압(VSS)이 제공되는 제2 전원 배선(17)이 연결되고, 애노드 전극에 구동 소자로부터 발생한 구동 전류가 인가되는 경우, 구동 소자 및 스위칭 회로들 중 어느 하나 이상의 트랜지스터가 정전기의 영향을 받아 불량이 발생하게되면, 트랜지스터가 턴-오프 상태에서 게이트 전압이 로직 하이 전압이기 때문에 발광 소자(130)의 애노드 전극에 영향을 미치므로 휘점이 발생하기 쉽다. 앞에 언급한 불량에 대해 구체적으로 설명하면, 트랜지스터의 게이트 절연층이 정전기로 인해 파괴(breakdown)되어 게이트와 액티브간에 단락(short)이 발생하는 경우를 일컫을 수 있다. 단락된 게이트와 액티브를 통해 전달된 로직 하이 전압은 발광 소자(130)의 애노드 전극에 전달되고 발광 소자(130)를 발광시킨다. 따라서, 발광 소자(130)가 불필요하게 발광하여 휘점으로 인지되지 않게 하기 위해 발광 소자(130)의 애노드 전극에 고전위 전압(VDD)이 인가되도록 제1 전원 배선(16)을 연결시키고 캐소드 전극에는 화소 구동 회로와 전기적으로 연결시킴으로써, 표시패널에 휘점이 발생하는 것을 방지할 수 있다.
구동 소자는 T1 트랜지스터로 구현되고, T1 트랜지스터의 게이트, 소스, 드레인은 각각 N2 노드, N1 노드, N3 노드에 연결된다. 구동 소자는 게이트 전압에 의해 턴-온되어 N1 노드에 일정한 구동 전류를 제공할 수 있다.
N1 스위칭 회로는 T6 트랜지스터 및 T8 트랜지스터를 포함한다. T6 트랜지스터는 제n 스캔 신호(S(n))에 의해 제어되어 데이터 배선(14)을 통해 흐르는 데이터 전압(Vdata)을 N1 노드에 제공한다. 데이터 전압(Vdata)이 N1 노드에 제공됨으로써 구동 소자는 데이터 전압(Vdata)에 따른 구동 전류를 발생시킬 수 있다. T8 트랜지스터는 제n 에미션 신호(EM(n))에 의해 제어되어 N1 노드와 발광 소자(130)의 캐소드 전극을 도통시킨다. T8 트랜지스터는 발광 소자(130)의 발광 타이밍을 제어할 수 있다.
N2 스위칭 회로는 T2 트랜지스터 및 T4 트랜지스터를 포함한다. T2 트랜지스터는 제(n-1) 스캔 신호(S(n-1))에 의해 제어되어 제3 전원 배선(18)을 통해 흐르는 초기화 전압(Vini)을 N2 노드에 제공한다. N2 노드에 제공된 초기화 전압(Vini)은 T1 트랜지스터의 게이트를 초기화 전압(Vini)으로 방전시킴으로써 구동 소자의 문턱 전압 보상 및 구동 전류 생성시 구동 소자의 게이트에 정확한 전압이 인가될 수 있게한다. T4 트랜지스터는 제n 스캔 신호(S(n))에 의해 제어되어 N2 노드 및 N3 노드를 도통시킨다. T4 트랜지스터는 구동 소자의 게이트 및 드레인을 도통시킴으로써 구동 소자의 문턱 전압을 추출한다. 추출된 문턱 전압은 구동 소자의 게이트 전압에 반영되고 최종적으로 구동 소자가 발생시키는 구동 전류에서는 상쇄되므로 구동 소자의 문턱 전압의 보상이 이루어진다.
N3 스위칭 회로는 T9 트랜지스터를 포함한다. T9 트랜지스터는 제n 에미션 신호(EM(n))에 의해 제어되어 N3 노드에 저전위 전압(VSS)을 제공한다. T9 트랜지스터는 구동 소자의 드레인에 저전위 전압(VSS)을 제공함으로써 구동 전류가 발생할 수 있게 한다.
N4 스위칭 회로는 T3 트랜지스터, T5 트랜지스터, 및 T7 트랜지스터를 포함한다. T3 트랜지스터는 제(n-1) 스캔 신호(S(n-1))에 의해 제어되어 고전위 전압(VDD)을 N4 노드에 제공한다. T3 트랜지스터는 발광 소자(130)의 발광 후 플로팅된 N4 노드에 정전압을 제공하고 보상 기간에서 구동 소자의 게이트에 정확한 전압이 커플링되어 인가될 수 있게 한다. T5 트랜지스터는 제n 스캔 신호(S(n))에 의해 제어되어 기준 전압(Vref)을 N4 노드에 제공한다. T5 트랜지스터는 N4 노드에 고전위 전압(VDD)에 이어 기준 전압(Vref)을 제공함으로써 캐패시터(Cs)를 통해 N2 노드의 전압을 조절할 수 있다. T7 트랜지스터는 제n 에미션 신호(EM(n))에 의해 제어되어 고전위 전압(VDD)을 N4 노드에 제공한다. T7 트랜지스터는 발광 소자(130)가 발광하는 동안에 N4 노드를 정전압으로 유지시켜 구동 전류가 일정할 수 있게 한다. N4 스위칭 회로는 구동 소자에 직접적으로 연결되지 않고 N4 노드에 고전위 전압(VDD) 또는 기준 전압(Vref)의 정전압을 제공하는 회로이므로 N4 스위칭 회로는 한 개의 화소(PXL) 내에 포함된 복수의 서브화소들(SPXL)에 공유될 수 있다. N4 스위칭 회로는 N4 스위칭 회로를 구성하고 있는 트랜지스터들의 크기에 따라 복수 개의 화소(PXL)에 공유될 수도 있다. 트랜지스터들의 크기는 캐패시터(Cs)를 충전하는 시간에 따라 결정될 수 있다.
도 3을 참조하면, N4 스위칭 회로는 화소(PXL)의 공통 영역(CA)에 배치되어 서브화소들(SPXL)에 공유될 수 있다. 이 경우, N4 노드가 서브화소들(SPXL)에 공유될 수 있다. 따라서, 서브화소들(SPXL)이 차지하는 면적을 줄일 수 있고, 결과적으로 화소(PXL)의 면적을 줄일 수 있으므로 고해상도 표시패널을 구현할 수 있다.
캐패시터(Cs)는 두 개의 전극으로 구현되고 각각 N4 노드와 N2 노드에 연결된다. 캐패시터(Cs)는 캐패시터(Cs) 소자의 커플링 특성을 이용하여 N2 노드의 전압을 조절하고, 발광시 구동 소자의 게이트에 인가된 전압을 고정시켜 구동 전류 및 발광 휘도를 일정하게 한다.
도 4a 및 도 4b를 참조하면, 화소 구동 회로의 구동은 초기화 기간(①), 샘플링 기간(②), 홀딩 기간(③), 및 발광 기간(④)으로 구분할 수 있다. 도 4b의 파형도에서 점선으로 도시된 부분은 해당 노드가 플로팅된 부분으로 점선으로 도시된 전압 외에 다른 전압으로 흔들릴 수 있음을 의미한다.
제(n-1) 스캔 신호(S(n-1)) 및 제n 스캔 신호(S(n))는 각각 1 수평기간(1H) 동안 로직 로우 전압인 펄스를 포함하고, 제n 에미션 신호(EM(n))는 적어도 2 수평기간(2H) 동안 로직 하이 전압의 펄스를 포함한다. 제(n-1) 스캔 신호(S(n-1))가 로직 로우 전압인 1 수평기간(1H) 동안은 화소 구동 회로의 초기화 기간(①)이라 한다. 그리고, 제n 스캔 신호(S(n))가 로직 로우 전압인 1 수평기간(1H) 동안은 화소 구동 회로의 샘플링 기간(②)이라 한다. 도 4b에서 제n 에미션 신호(EM(n))는 4 수평기간(4H) 동안 로직 하이 전압을 갖는 것으로 도시하였지만, 이에 한정되지는 않는다. 제n 에미션 신호(EM(n))는 적어도 화소 구동 회로의 초기화 기간(①), 샘플링 기간(②)에서 로직 하이 전압을 가짐으로써 발광 소자(130)의 발광을 방지한다. 제n 에미션 신호(EM(n))는 초기화 기간(①) 및 샘플링 기간(②) 이외의 기간에서, 또는 4 수평기간(4H) 이외의 기간에서 로직 로우 전압일 수 있다. 제n 에미션 신호(EM(n))가 로직 로우 전압인 기간 동안은 화소 구동 회로의 발광 기간(④)이라 한다.
화소 구동 회로는 초기화 기간(①)에서 T3 트랜지스터를 턴-온시켜 N4 노드에 고전위 전압(VDD)을 인가시키고, T2 트랜지스터를 턴-온시켜 N2 노드에 초기화 전압(Vini)을 인가시킨다. 이에 따라, 캐패시터(Cs)에는 고전위 전압(VDD)과 초기화 전압(Vini)의 차이만큼의 캐패시턴스가 저장된다.
화소 구동 회로는 샘플링 기간(②)에서 T5 트랜지스터를 턴-온시켜 N4 노드에 기준 전압(Vref)을 인가시킨다. N4 노드가 고전위 전압(VDD)에서 기준 전압(Vref)으로 전압이 변경됨으로써 캐패시터(Cs)의 커플링으로 인해 N2 노드는 샘플링 기간(②)의 시작시점에서 (Vini+Vref-VDD)의 전압으로 떨어진다.
화소 구동 회로는 샘플링 기간(②)에서 T6 트랜지스터를 턴-온시켜 N1 노드에 데이터 전압(Vdata)을 인가시키고, T4 트랜지스터를 턴-온시켜 N2 노드와 N3 노드를 도통시킨다. 이에 따라, 구동 소자는 게이트와 드레인이 단락(short)되기 때문에 N2 노드의 전압과 N1 노드의 전압의 차이가 구동 소자의 문턱 전압(Vth)에 해당할때까지 N2 노드의 전압은 상승한다. 따라서, 샘플링 기간(②)의 종료시점에서 N2 노드의 전압은 (Vdata+Vth)이 된다. N2 노드의 전압 상승은 시간을 필요로 한다. 구동 소자의 문턱 전압을 정확히 샘플링 하기 위해서는 샘플링 시간이 충분히 주어질 필요가 있다. 그리고, 제n 스캔 신호(S(n))가 온전히 로직 하이 전압으로 전환되는데도 시간이 필요하므로 샘플링 기간(②) 이후에 홀딩 기간(③)을 마련할 수 있다. 홀딩 기간(③)은 1 수평기간(1H)으로 도시하였지만 이에 한정되지는 않는다. 홀딩 기간(③)동안에도 발광 소자(130)가 발광하지 않도록 하기 위해 제n 에미션 신호(EM(n))는 로직 하이 전압을 유지한다. 그리고, 제n 에미션 신호(EM(n))가 로직 로우 전압으로 전환되면서 발광 소자(130)의 발광이 시작된다.
화소 구동 회로는 발광 기간(④)에서 T7 트랜지스터를 턴-온시켜 N4 노드에 고전위 전압(VDD)을 인가시킨다. N4 노드의 전압이 기준 전압(Vref)에서 고전위 전압(VDD)으로 변경됨에 따라 캐패시터(Cs)의 커플링으로 인해 N2 노드의 전압은 (Vdata+Vth+VDD-Vref)가 된다.
화소 구동 회로는 발광 기간(④)에서 T9 트랜지스터를 턴-온시켜 N3 노드에 저전위 전압(VSS)을 인가시켜 구동 소자를 턴-온시키고, T8 트랜지스터를 턴-온시켜 발광 소자(130)의 캐소드 전극과 N1 노드를 도통시킴으로써 발광 소자(130)에 구동 전류를 제공하여 발광하게 한다. 이 경우, N1 노드의 전압은 적어도 고전위 전압(VDD)과 발광 소자(130)의 문턱 전압의 차이를 갖는다. 구동 소자의 구동 전류(ID)는 수학식 1과 같다.
[수학식 1]
ID = k(Vdata - Vref)2/2
수학식 1에서 k는 구동 소자의 특성에 대한 상수값이다. 수학식 1을 참조하면, 구동 전류(ID)에서 구동 소자의 문턱전압(Vth) 값은 제거되므로, 구동 전류(ID)는 구동 소자의 문턱전압(Vth)에 의존하지 않고 문턱전압(Vth)의 변화에도 영향을 받지 않는다.
또한, 구동 전류(ID)는 전류의 영향으로 전압강하가 발생하는 고전위 전압(VDD)이 아니라 정접압이 인가되어 전압강하의 영향을 거의 받지 않는 기준 전압(Vref)의 영향을 받으므로 표시패널 상에서 화소(PXL)의 위치에 따른 휘도 변화를 방지할 수 있다.
도 5a 및 도 5b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 화소 구동 회로에 입력되는 신호 파형도이다.
도 5a를 참조하면, 본 명세서의 일 실시예에 따른 화소 구동 회로는 구동 소자, N1 스위칭 회로, N2 스위칭 회로, N3 스위칭 회로, N4 스위칭 회로, 및 캐패시터를 포함한다. 도 5a의 화소 구동 회로는 도 4a의 화소 구동 회로에서 N1 스위칭 회로와 발광 소자(130)의 연결관계만 상이하고 나머지 구성요소들은 동일하게 적용되므로 중복되는 구성요소들의 설명은 생략한다. 또한, 도 5b는 도 4b의 신호 파형도와 동일하므로 설명을 간략히 하거나 생략한다.
본 명세서의 일 실시예에 따른 화소 구동 회로 및 발광 소자(130)의 연결관계에 있어서, 발광 소자(130)의 애노드 전극은 고전위 전압(VDD)이 흐르는 제1 전원 배선(16)에 전기적으로 연결되고, 캐소드 전극은 구동 소자와 연결된다. 표시패널 상에 배치된 모든 발광 소자(130)의 애노드 전극은 고전위 전압(VDD)을 제공받기 때문에 고전위 전압(VDD)이 흐르는 제1 전원 배선(16)은 모든 화소에 있는 발광 소자(130)들에 공유될 수 있다. 이 경우, 제1 전원 배선(16)의 형태는 홀이 있는 판상형 또는 메쉬형태로 구현될 수 있다. 그리고, 발광 소자(130)의 캐소드 전극은 서브화소(SPXL)별로 서로 다른 구동 전류가 제공될 수 있도록 서브화소(SPXL)별로 이격되어 배치된다. 발광 소자(130)의 캐소드 전극은 각 서브화소(SPXL)에 배치된 화소 구동 회로의 N1 노드와 연결된다.
발광 소자(130)의 발광시에 캐소드 전극의 전위는 애노드 전극의 전위에 비교하여 상대적으로 낮은 전위의 상태가 된다. 화소 구동 회로에서 발광 소자(130)를 제외한 나머지 구동 소자 및 스위칭 회로들은 발광 소자(130)를 발광시키기 위해 발광 소자(130)의 캐소드 전극에 상대적으로 고전위 전압(VDD) 보다 낮은 전압의 상태가 되도록 구동된다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 P타입의 트랜지스터들, 특히 PMOS TFT(P-channel metal oxide semiconductor thin film transistor), 로 구현된다. P타입의 트랜지스터들은 턴-오프시 게이트의 전압이 로직 하이 전압이다. 발광 소자(130)의 애노드 전극에 고전위 전압(VDD)이 제공될 수 있도록 제1 전원 배선(16)이 연결되고 캐소드 전극에는 구동 소자의 소스에 연결된 구조로 화소 구동 회로를 구현시킴으로써, 트랜지스터의 게이트 절연층이 정전기로 인해 파괴(breakdown)되어 게이트와 액티브간에 단락(short)이 발생하더라도 표시패널에 휘점이 발생하는 것을 방지할 수 있다.
화소 구동 회로의 구동 소자, N2 스위칭 회로, N3 스위칭 회로, N4 스위칭 회로, 및 캐패시터의 연결관계는 도 4a에 도시된 화소 구동 회로의 구성요소들과 동일하므로 설명을 생략하고, 이하에서는 N1 스위칭 회로에 대해 설명한다.
N1 스위칭 회로는 T6 트랜지스터 및 T8' 트랜지스터를 포함한다. T6 트랜지스터는 제n 스캔 신호(S(n))에 의해 제어되어 데이터 배선(14)을 통해 흐르는 데이터 전압(Vdata)을 N1 노드에 제공한다. T8' 트랜지스터는 제n 에미션 신호(EM(n))에 의해 제어되어 제1 전원 배선(16)과 발광 소자(130)의 캐소드 전극을 도통시킨다. T8' 트랜지스터는 발광 소자(130)의 발광 타이밍을 제어할 수 있다.
도 5a 및 도 5b를 참조하면, 화소 구동 회로의 구동은 초기화 기간(①), 샘플링 기간(②), 홀딩 기간(③), 및 발광 기간(④)으로 구분할 수 있다.
화소 구동 회로는 초기화 기간(①)에서 T3 트랜지스터를 턴-온시켜 N4 노드에 고전위 전압(VDD)을 인가시키고, T2 트랜지스터를 턴-온시켜 N2 노드에 초기화 전압(Vini)을 인가시켜 T1 트래지스터의 게이트를 방전시킨다.
화소 구동 회로는 샘플링 기간(②)에서 T5 트랜지스터를 턴-온시켜 N4 노드에 기준 전압(Vref)을 인가시킨다. N4 노드가 고전위 전압(VDD)에서 기준 전압(Vref)으로 전압이 변경됨으로써 캐패시터(Cs)의 커플링으로 인해 N2 노드는 샘플링 기간(②)의 시작시점에서 (Vini+Vref-VDD)의 전압으로 떨어진다.
화소 구동 회로는 샘플링 기간(②)에서 T6 트랜지스터를 턴-온시켜 N1 노드에 데이터 전압(Vdata)을 인가시키고, T4 트랜지스터를 턴-온시켜 N2 노드와 N3 노드를 도통시킨다. 이에 따라, N2 노드의 전압은 상승한다. 따라서, 샘플링 기간(②)의 종료시점에서 N2 노드의 전압은 (Vdata+Vth)이 된다. 샘플링 기간(②)에 이어서 홀딩 기간(③)을 1 수평기간(1H)으로 도시하였지만 이에 한정되지는 않는다. 홀딩 기간(③)은 생략될 수도 있다.
화소 구동 회로는 발광 기간(④)에서 T7 트랜지스터를 턴-온시켜 N4 노드에 고전위 전압(VDD)을 인가시킨다. N4 노드의 전압이 기준 전압(Vref)에서 고전위 전압(VDD)으로 변경됨에 따라 캐패시터(Cs)의 커플링으로 인해 N2 노드의 전압은 (Vdata+Vth+VDD-Vref)가 된다.
화소 구동 회로는 발광 기간(④)에서 T9 트랜지스터를 턴-온시켜 N3 노드에 저전위 전압(VSS)을 인가시켜 구동 소자를 턴-온시키고, T8' 트랜지스터를 턴-온시켜 발광 소자(130)의 애노드 전극과 제1 전원 배선(16)을 도통시킴으로써 발광 소자(130)가 발광하게 한다. 이 경우, 구동 소자의 구동 전류(ID)는 수학식 1과 같다.
앞서 설명한 바와 같이, 구동 전류(ID)는 전류의 영향으로 전압강하가 발생하는 고전위 전압(VDD)이 아니라 정접압이 인가되어 전압강하의 영향을 거의 받지 않는 기준 전압(Vref)의 영향을 받으므로 표시패널 상에서 화소(PXL)의 위치에 따른 휘도 변화를 방지할 수 있다.
도 6a 및 도 6b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 화소 구동 회로에 입력되는 신호 파형도이다.
도 6a를 참조하면, 본 명세서의 일 실시예에 따른 화소 구동 회로는 구동 소자, N1 스위칭 회로, N2 스위칭 회로, N3 스위칭 회로, 발광 제어 회로, 및 캐패시터를 포함한다. 도 6a에서 도 4a 또는 도 5a의 화소 구동 회로에 포함된 구성요소 중 중복되는 구성요소에 대해서는 설명을 생략한다.
발광 소자(130)의 애노드 전극은 고전위 전압(VDD)이 흐르는 제1 전원 배선(16)에 연결되고, 캐소드 전극은 구동 소자와 전기적으로 연결된다. 표시패널 상에 배치된 모든 발광 소자(130)의 애노드 전극은 고전위 전압(VDD)과 연결되므로 고전위 전압(VDD)이 흐르는 제1 전원 배선(16)은 모든 화소에 있는 발광 소자(130)들에 공유될 수 있다. 이 경우, 제1 전원 배선(16)의 형태는 홀이 있는 판상형 또는 메쉬형태로 구현될 수 있다. 그리고, 발광 소자(130)의 캐소드 전극은 서브화소(SPXL)별로 서로 다른 구동 전류가 제공될 수 있도록 서브화소(SPXL)별로 이격되어 배치된다.
발광 소자(130)의 애노드 전극에 고전위 전압(VDD)이 제공될 수 있도록 제1 전원 배선(16)이 연결되고 캐소드 전극에는 구동 소자의 소스에 전기적으로 연결된 구조로 화소 구동 회로를 구현시킴으로써, 트랜지스터의 게이트 절연층이 정전기로 인해 파괴(breakdown)되어 게이트와 액티브간에 단락(short)이 발생하더라도 표시패널에 휘점이 발생하는 것을 방지할 수 있다.
구동 소자는 T1 트랜지스터로 구현되고, T1 트랜지스터의 게이트, 소스, 드레인은 각각 N2 노드, N1 노드, N3 노드에 연결된다. 구동 소자는 게이트 전압에 의해 턴-온되어 N1 노드에 일정한 구동 전류를 제공할 수 있다.
N1 스위칭 회로는 T6 트랜지스터 및 T10 트랜지스터를 포함한다. T6 트랜지스터는 제n 스캔 신호(S(n))에 의해 제어되어 데이터 배선(14)을 통해 흐르는 데이터 전압(Vdata)을 N1 노드에 제공한다. 데이터 전압(Vdata)이 N1 노드에 제공됨으로써 구동 소자는 데이터 전압(Vdata)을 구동 전류에 반영시킬 수 있다. T10 트랜지스터는 제n 에미션 신호(EM(n))에 의해 제어되어 N1 노드와 N4 노드를 도통시킨다. T10 트랜지스터는 발광 소자(130)의 캐소드 전극을 N1 노드와 분리시킴으로써 발광 기간 이외의 기간에서 발광 소자(130)가 발광하지 않게 한다.
N2 스위칭 회로는 T2 트랜지스터 및 T4 트랜지스터를 포함한다. T2 트랜지스터는 제(n-1) 스캔 신호(S(n-1))에 의해 제어되어 제3 전원 배선(18)을 통해 흐르는 초기화 전압(Vini)을 N2 노드에 제공한다. N2 노드에 제공된 초기화 전압(Vini)은 T1 트랜지스터의 게이트를 초기화 전압(Vini)으로 방전시킴으로써 구동 소자의 문턱 전압 보상 및 구동 전류 생성시 구동 소자의 게이트에 정확한 전압이 인가될 수 있게한다. T4 트랜지스터는 제n 스캔 신호(S(n))에 의해 제어되어 N2 노드 및 N3 노드를 도통시킨다. T4 트랜지스터는 구동 소자의 게이트 및 드레인을 도통시킴으로써 구동 소자의 문턱 전압을 추출한다. 추출된 문턱 전압은 구동 소자의 게이트 전압에 반영되고 최종적으로 구동 소자가 발생시키는 구동 전류에서는 상쇄되므로 구동 소자의 문턱 전압의 보상이 이루어진다.
N3 스위칭 회로는 T9 트랜지스터를 포함한다. T9 트랜지스터는 제n 에미션 신호(EM(n))에 의해 제어되어 N3 노드에 저전위 전압(VSS)을 제공한다. T9 트랜지스터는 구동 소자의 드레인에 저전위 전압(VSS)을 제공함으로써 구동 전류가 발생할 수 있게 한다.
발광 제어 회로는 T3 트랜지스터를 포함한다. T3 트랜지스터는 제(n-1) 스캔 신호(S(n-1))에 의해 제어되어 고전위 전압(VDD)을 N4 노드에 제공하고, 초기화 기간에서 캐패시터(Cs)의 커플링 효과에 의해 N4 노드 전압이 변화되어 발광 소자(130)가 발광하는 것을 방지하고 표시패널의 명암비가 감소하는 것을 방지할 수 있다.
캐패시터(Cs)는 두 개의 전극으로 구현되고 각각 N4 노드와 N2 노드에 연결된다. 캐패시터(Cs)는 캐패시터(Cs) 소자의 커플링 특성을 이용하여 N2 노드의 전압을 조절하고, 발광시 구동 소자의 게이트에 인가된 전압을 고정시켜 구동 전류 및 발광 휘도를 일정하게 한다.
도 6a 및 도 6b를 참조하면, 화소 구동 회로의 구동은 초기화 기간(①), 샘플링 기간(②) 및 발광 기간(④)으로 구분할 수 있다.
제(n-1) 스캔 신호(S(n-1)) 및 제n 스캔 신호(S(n))는 각각 1 수평기간(1H) 동안 로직 로우 전압인 펄스를 포함하고, 제n 에미션 신호(EM(n))는 적어도 2 수평기간(2H) 동안 로직 하이 전압의 펄스를 포함한다. 제(n-1) 스캔 신호(S(n-1))가 로직 로우 전압인 1 수평기간(1H) 동안은 화소 구동 회로의 초기화 기간(①)이라 한다. 제n 스캔 신호(S(n))가 로직 로우 전압인 1 수평기간(1H) 동안은 화소 구동 회로의 샘플링 기간(②)이라 한다. 그리고, 제n 에미션 신호(EM(n))는 약 2 수평기간(2H) 동안 로직 하이 전압을 갖는 것으로 도시하였지만, 이에 한정되지는 않는다. 제n 에미션 신호(EM(n))는 적어도 화소 구동 회로의 초기화 기간(①), 샘플링 기간(②)에서 로직 하이 전압을 가짐으로써 발광 소자(130)의 발광을 방지한다. 제n 에미션 신호(EM(n))는 초기화 기간(①) 및 샘플링 기간(②) 이외의 기간에서 로직 로우 전압일 수 있다.
화소 구동 회로는 초기화 기간(①)에서 T3 트랜지스터를 턴-온시켜 N4 노드에 고전위 전압(VDD)을 인가시키고, T2 트랜지스터를 턴-온시켜 N2 노드에 초기화 전압(Vini)을 인가시킨다. 이에 따라, 캐패시터(Cs)에는 고전위 전압(VDD)과 초기화 전압(Vini)의 차이만큼의 캐패시턴스가 저장된다. 또한, T3 트랜지스터는 발광 소자(130)의 애노드와 캐소드가 등전위가 되도록 만들어주기 때문에 초기화 기간(①)에서 발광 소자(130)가 발광하는 것을 방지한다.
화소 구동 회로는 샘플링 기간(②)에서 T6 트랜지스터를 턴-온시켜 N1 노드에 데이터 전압(Vdata)을 인가시키고, T4 트랜지스터를 턴-온시켜 N2 노드와 N3 노드를 도통시킨다. 이에 따라, 구동 소자는 게이트와 드레인이 단락(short)되기 때문에 N2 노드의 전압과 N1 노드의 전압의 차이가 구동 소자의 문턱 전압(Vth)에 해당할때까지 N2 노드의 전압은 상승한다. 따라서, 샘플링 기간(②)의 종료시점에서 N2 노드의 전압은 (Vdata+Vth)이 되고, N4 노드의 전압은 캐패시터(Cs)의 커플링에 의해 (VDD+Vdata+Vth-Vini)가 된다.
화소 구동 회로는 발광 기간(④)에서 T9 트랜지스터를 턴-온시켜 N3 노드에 저전위 전압(VSS)을 인가시켜 구동 소자를 턴-온시키고, T10 트랜지스터를 턴-온시켜 발광 소자(130)의 캐소드 전극과 N1 노드를 도통시킴으로써 발광 소자(130)에 구동 전류를 제공하여 발광하게 한다. 이 경우, 구동 소자의 구동 전류(ID)는 수학식 2와 같다.
[수학식 2]
ID = k(Vdata - Vini)2/2
수학식 2에서 k는 구동 소자의 특성에 대한 상수값이다. 수학식 2를 참조하면, 구동 전류(ID)에서 구동 소자의 문턱전압(Vth) 값은 제거되므로, 구동 전류(ID)는 구동 소자의 문턱전압(Vth)에 의존하지 않고 문턱전압(Vth)의 변화에도 영향을 받지 않는다.
또한, 구동 전류(ID)는 전류의 영향으로 전압강하가 발생하는 고전위 전압(VDD)이 아니라 정접압이 인가되어 전압강하의 영향을 거의 받지 않는 기준 전압(Vref)의 영향을 받으므로 표시패널 상에서 화소(PXL)의 위치에 따른 휘도 변화를 방지할 수 있다.
도 7a 및 도 7b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 화소 구동 회로에 입력되는 신호 파형도이다.
도 7a를 참조하면, 본 명세서의 일 실시예에 따른 화소 구동 회로는 구동 소자, N2 스위칭 회로, N3 스위칭 회로, N4 스위칭 회로, 발광 제어 회로, 및 캐패시터를 포함한다. 도 7a에서 도 4a, 도 5a, 또는 도 6a의 화소 구동 회로에 포함된 구성요소 중 중복되는 구성요소에 대해서는 설명을 생략한다.
발광 소자(130)의 애노드 전극은 고전위 전압(VDD)이 흐르는 제1 전원 배선(16)에 연결되고, 캐소드 전극은 구동 소자와 전기적으로 연결된다. 표시패널 상에 배치된 모든 발광 소자(130)의 애노드 전극은 고전위 전압(VDD)과 연결되므로 고전위 전압(VDD)이 흐르는 제1 전원 배선(16)은 모든 화소에 있는 발광 소자(130)들에 공유될 수 있다. 이 경우, 제1 전원 배선(16)의 형태는 홀이 있는 판상형 또는 메쉬형태로 구현될 수 있다. 그리고, 발광 소자(130)의 캐소드 전극은 서브화소(SPXL)별로 서로 다른 구동 전류가 제공될 수 있도록 서브화소(SPXL)별로 이격되어 배치된다.
발광 소자(130)의 애노드 전극에 고전위 전압(VDD)이 제공될 수 있도록 제1 전원 배선(16)이 연결되고 캐소드 전극에는 구동 소자의 소스에 전기적으로 연결된 구조로 화소 구동 회로를 구현시킴으로써, 트랜지스터의 게이트 절연층이 정전기로 인해 파괴(breakdown)되어 게이트와 액티브간에 단락(short)이 발생하더라도 표시패널에 휘점이 발생하는 것을 방지할 수 있다.
구동 소자는 T1 트랜지스터로 구현되고, T1 트랜지스터의 게이트, 소스, 드레인은 각각 N2 노드, N1 노드, N3 노드에 연결된다. 구동 소자는 게이트 전압에 의해 턴-온되어 N1 노드에 일정한 구동 전류를 제공할 수 있다.
N2 스위칭 회로는 T4 트랜지스터를 포함한다. T4 트랜지스터는 제n 스캔 신호(S(n))에 의해 제어되어 N2 노드 및 N3 노드를 도통시킨다. T4 트랜지스터는 구동 소자의 게이트 및 드레인을 도통시킴으로써 구동 소자의 문턱 전압을 추출한다. 추출된 문턱 전압은 구동 소자의 게이트 전압에 반영되고 최종적으로 구동 소자가 발생시키는 구동 전류에서는 상쇄되므로 구동 소자의 문턱 전압의 보상이 이루어진다.
N3 스위칭 회로는 T9 트랜지스터 및 T11 트랜지스터를 포함한다. T9 트랜지스터는 제n 에미션 신호(EM(n))에 의해 제어되어 N3 노드에 저전위 전압(VSS)을 제공한다. T9 트랜지스터는 구동 소자의 드레인에 저전위 전압(VSS)을 제공함으로써 구동 전류가 발생할 수 있게 한다. T11 트랜지스터는 제(n-1) 스캔 신호(S(n-1))에 의해 제어되어 기준 전압(Vref)을 N3 노드에 제공한다. 따라서, 구동 소자의 드레인을 기준 전압(Vref)으로 리셋시킨다.
N4 스위칭 회로는 T6' 트랜지스터 및 T5' 트랜지스터를 포함한다. T6' 트랜지스터는 제n 스캔 신호(S(n))에 의해 제어되어 데이터 전압(Vdata)을 N4 노드에 제공한다. 이에 따라, 구동 소자의 게이트에 데이터 전압(Vdata)이 인가된다. T5' 트랜지스터는 제n 에미션 신호(EM(n))에 의해 제어되어 기준 전압(Vref)을 N4 노드에 제공한다. T5' 트랜지스터는 N4 노드에 정전압을 제공함으로써, 발광 기간에서 N2 노드가 흔들리지 않고 일정한 전압을 유지할 수 있도록 한다.
발광 제어 회로는 T3' 트랜지스터를 포함한다. T3' 트랜지스터는 제n 스캔 신호(S(n))에 의해 제어되어 고전위 전압(VDD)을 N1 노드에 제공하고, 데이터 전압(Vdata)이 N1 노드에 제공되는 기간에서 발광 소자(130)가 발광 하는 것을 방지한다.
캐패시터(Cs)는 두 개의 전극으로 구현되고 각각 N4 노드와 N2 노드에 연결된다. 캐패시터(Cs)는 캐패시터(Cs) 소자의 커플링 특성을 이용하여 N2 노드의 전압을 조절하고, 발광시 구동 소자의 게이트에 인가된 전압을 고정시켜 구동 전류 및 발광 휘도를 일정하게 한다.
도 7a 및 도 7b를 참조하면, 화소 구동 회로의 구동은 초기화 기간(①), 샘플링 기간(②), 및 발광 기간(④)으로 구분할 수 있다.
제(n-1) 스캔 신호(S(n-1)) 및 제n 스캔 신호(S(n))는 각각 적어도 1 수평기간(1H) 동안 로직 로우 전압인 펄스를 포함하고, 제n 에미션 신호(EM(n))는 적어도 2 수평기간(2H) 동안 로직 하이 전압의 펄스를 포함한다. 제(n-1) 스캔 신호(S(n-1))가 로직 로우 전압인 기간 동안은 화소 구동 회로의 초기화 기간(①)이라 한다. 제n 스캔 신호(S(n))가 로직 로우 전압인 기간 동안은 화소 구동 회로의 샘플링 기간(②)이라 한다. 초기화 기간(①)과 샘플링 기간(②)은 서로 α의 기간만큼 서로 중첩된다. 구체적으로, 제(n-1) 스캔 신호(S(n-1))와 제n 스캔 신호(S(n))는 각각 1 수평기간(1H)에서 α만큼의 기간을 합한 기간만큼 로직 로우 전압의 펄스를 갖는다. 이 경우, α는 1 수평기간(1H) 보다 짧은 기간이다. 그리고, 제n 에미션 신호(EM(n))는 약 2 수평기간(2H) 동안 로직 하이 전압을 갖는 것으로 도시하였지만, 이에 한정되지는 않는다. 제n 에미션 신호(EM(n))는 적어도 화소 구동 회로의 초기화 기간(①), 샘플링 기간(②)에서 로직 하이 전압을 가짐으로써 발광 소자(130)의 발광을 방지한다. 제n 에미션 신호(EM(n))는 초기화 기간(①) 및 샘플링 기간(②) 이외의 기간에서 로직 로우 전압일 수 있다.
화소 구동 회로는 초기화 기간(①)에서 T11 트랜지스터를 턴-온시켜 N3 노드에 기준 전압(Vref)을 인가시켜, 구동 소자의 드레인을 기준 전압(Vref)으로 리셋시킨다. 그리고, 초기화 기간(①)이 끝날때쯤 T4 트랜지스터를 턴-온시켜 N2 노드에도 기준 전압(Vref)을 인가시켜, 구동 소자의 게이트도 기준 전압(Vref)으로 리셋시킨다.
화소 구동 회로는 샘플링 기간(②)에서 T6' 트랜지스터를 턴-온시켜 N4 노드에 데이터 전압(Vdata)을 인가시키고, T3' 트랜지스터를 턴-온시켜 N1 노드에 고전위 전압(VDD)을 인가시키며, T4 트랜지스터를 턴-온시켜 N2 노드와 N3 노드를 도통시킨다. 이에 따라, 구동 소자의 게이트와 드레인이 단락(short)되기 때문에 N2 노드의 전압과 N1 노드의 전압의 차이가 구동 소자의 문턱 전압(Vth)에 해당할때까지 N2 노드의 전압은 상승한다. 따라서, 샘플링 기간(②)의 종료시점에서 N2 노드의 전압은 (VDD+Vth)이 된다. 그리고, 캐패시터(Cs)에는 N2 노드와 N4 노드의 전압 차이가 저장된다.
화소 구동 회로는 발광 기간(④)에서 T5' 트랜지스터를 턴-온시켜 기준 전압(Vref)을 N4 노드에 제공한다. N4 노드의 전압이 변동됨으로써 캐패시터(Cs)의 커플링에 의해 N2 노드의 전압은 (VDD+Vth+Vdata-Vref)가 된다. 그리고, T9 트랜지스터를 턴-온시켜 N3 노드에 저전위 전압(VSS)을 인가시키고 구동 전류에 의해 발광 소자(130)가 발광하게 한다. 이 경우, 구동 소자의 구동 전류(ID)는 수학식 1과 같다.
앞서 설명한 바와 같이, 구동 전류(ID)는 전류의 영향으로 전압강하가 발생하는 고전위 전압(VDD)이 아니라 정접압이 인가되어 전압강하의 영향을 거의 받지 않는 기준 전압(Vref)의 영향을 받으므로 표시패널 상에서 화소(PXL)의 위치에 따른 휘도 변화를 방지할 수 있다.
또한, 구동 전류(ID)는 고전위 전압(VDD)이 아닌 기준 전압(Vref)의 영향을 받으므로 고전위 전압(VDD)의 전압강하에 따른 영향을 받지 않으므로 표시패널 상에서 화소(PXL)의 위치에 따른 휘도 변화를 방지할 수 있다.
본 명세서의 실시예에 따른 전계발광 표시패널은 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 표시패널은, 서브화소들을 포함하는 화소를 포함하고 화소는 서브화소들이 배치되는 서브화소 영역 및 공통 영역을 포함하고, 화소는 애노드 전극 및 캐소드 전극을 포함하는 발광 소자를 포함하며, 애노드 전극은 고전위 전압이 제공되는 제1 전원 배선에 전기적으로 연결된다. 서브화소들 각각은 소스가 N1 노드에, 게이트가 N2 노드에, 드레인이 N3 노드에 연결된 구동 소자, N2 노드와 N4 노드에 연결된 캐패시터, N1 노드에 연결된 N1 스위칭 회로, N2 노드에 연결된 N2 스위칭 회로, N3 노드에 연결된 N3 스위칭 회로, 및 N4 노드에 연결된 N4 스위칭 회로를 포함한다. 발광 소자는 제1 전원 배선과 구동 소자 사이에 전기적으로 연결된다. 이 경우, 표시패널에서 정전기 기인으로 인한 휘점 발생을 줄일 수 있다.
본 발명의 다른 특징에 따르면, N4 스위칭 회로는 공통 영역에 배치되어 적어도 두 개 이상의 서브화소들에 전기적으로 연결될 수 있다. 그리고, 두 개 이상의 서브화소들은 N4 노드를 통해 서로 연결될 수 있다.
본 발명의 다른 특징에 따르면, N4 스위칭 회로는 공통 영역에 위치할 수 있다.
본 발명의 다른 특징에 따르면, N4 스위칭 회로는 제(n-1) 스캔 신호, 제n 스캔 신호, 및 제n 에미션 신호에 의해 제어되는 트랜지스터들로 구현될 수 있다.
본 발명의 다른 특징에 따르면, N4 스위칭 회로는 기준 전압을 제공하는 제4 전원 배선에 연결되고, 발광 소자가 발광하는 동안 구동 소자가 발생시키는 구동 전류값은 기준 전압에 기초하여 결정될 수 있다.
본 발명의 다른 특징에 따르면, N1 스위칭 회로는 제n 스캔 신호에 의해 제어되어 데이터 전압을 N1 노드에 제공하도록 구현될 수 있다.
본 발명의 다른 특징에 따르면, N2 스위칭 회로는 제(n-1) 스캔 신호 및 제n 스캔 신호에 의해 제어되고, 초기화 전압이 제공되는 제3 전원 배선과 연결되어 초기화 전압을 N2 노드에 제공할 수 있다.
본 발명의 다른 특징에 따르면, N3 스위칭 회로는 제n 에미션 신호에 의해 제어되어 N3 노드가 저전위 전압이 제공되는 제2 전원 배선에 연결될 수 있다.
본 명세서의 일 실시예에 따른 표시패널은, 애노드 및 캐소드를 포함하는 발광소자, 및 발광 소자에 구동 전류를 제공하는 화소 구동 회로를 포함한다. 애노드는 고전위 전압이 제공되는 제1 전원 배선에 연결된다. 발광 소자 및 화소 구동 회로를 포함하는 서브화소는 소스가 N1 노드에, 게이트가 N2 노드에, 드레인이 N3 노드에 연결된 구동 소자, 애노드 및 캐소드에 연결된 발광 제어 회로, N2 노드와 N4 노드에 연결된 캐패시터, N2 노드에 연결된 N2 스위칭 회로, N3 노드에 연결된 N3 스위칭 회로, 및 N1 노드에 연결된 N1 스위칭 회로 또는 N4 노드에 연결된 N4 스위칭 회로를 포함한다. N3 노드는 저전위 전압이 제공되는 제2 전원 배선에 전기적으로 연결된다. 이에 따라, 표시패널에서 정전기 기인으로 인한 휘점 발생을 줄일 수 있다
본 발명의 다른 특징에 따르면, 발광 제어 회로는 제(n-1) 스캔 신호 또는 제n 스캔 신호에 의해 제어되도록 구현될 수 있다.
본 발명의 다른 특징에 따르면, N2 스위칭 회로는 제n 스캔 신호에 의해 제어되도록 구현될 수 있다. 그리고, N2 스위칭 회로는 제(n-1) 스캔 신호에 의해 제어되고 초기화 전압이 제공되는 제3 전압 배선에 연결된 스위칭 회로를 더 포함할 수 있다.
본 발명의 다른 특징에 따르면, N3 스위칭 회로는 제n 발광 신호에 의해 제어되도록 구현될 수 있다. 그리고 N3 스위칭 회로는 제(n-1) 스캔 신호에 의해 제어되고 기준 전압이 제공되는 제4 전압 배선에 연결된 스위칭 회로를 더 포함할 수 있다.
본 발명의 다른 특징에 따르면, N1 스위칭 회로는 제n 스캔 신호에 의해 제어되어 데이터 전압을 N1 노드에 제공하도록 구현될 수 있다.
본 발명의 다른 특징에 따르면, N4 스위칭 회로는 제n 스캔 신호에 의해 제어되어 데이터 전압을 N4 노드에 제공하도록 구현될 수 있다. 그리고 N4 스위칭 회로는 제n 에미션 신호에 의해 제어되고 기준 전압이 제공되는 제4 전압 배선에 연결된 스위칭 회로를 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10 : 표시패널
11 : 타이밍 컨트롤러
12 : 소스 드라이버
13 : 게이트 드라이버
14 : 데이터 배선
15 : 게이트 배선
16 : 제1 전원 배선
17 : 제2 전원 배선
18 : 제3 전원 배선
19 : 제4 전원 배선
130 : 발광 소자
131 : 제1 반도체층
133 : 활성층
135 : 제2 반도체층

Claims (18)

  1. 서브화소들을 포함하는 화소를 포함하고,
    상기 화소는 상기 서브화소들이 배치되는 서브화소 영역 및 공통 영역을 포함하고,
    상기 화소는 애노드 전극 및 캐소드 전극을 포함하는 발광 소자를 포함하며,
    상기 애노드 전극은 고전위 전압이 제공되는 제1 전원 배선에 전기적으로 연결되며,
    상기 서브화소들 각각은,
    소스가 N1 노드에, 게이트가 N2 노드에, 드레인이 N3 노드에 연결된 구동 소자;
    상기 N2 노드와 N4 노드에 연결된 캐패시터;
    상기 N1 노드에 연결된 N1 스위칭 회로;
    상기 N2 노드에 연결된 N2 스위칭 회로;
    상기 N3 노드에 연결된 N3 스위칭 회로; 및
    상기 N4 노드에 연결된 N4 스위칭 회로를 포함하고,
    상기 발광 소자는 상기 제1 전원 배선과 상기 구동 소자 사이에 전기적으로 연결된, 표시패널.
  2. 제1항에 있어서,
    상기 N4 스위칭 회로는 상기 공통 영역에 배치되어 적어도 두 개 이상의 상기 서브화소들에 전기적으로 연결된, 표시패널.
  3. 제2항에 있어서,
    상기 두 개 이상의 서브화소들은 상기 N4 노드를 통해 서로 연결된, 표시패널.
  4. 제1항에 있어서,
    상기 N4 스위칭 회로는 상기 공통 영역에 위치한, 표시패널.
  5. 제1항에 있어서,
    상기 N4 스위칭 회로는 제(n-1) 스캔 신호, 제n 스캔 신호, 및 제n 에미션 신호에 의해 제어되는 트랜지스터들로 구현된, 표시패널.
  6. 제1항에 있어서,
    상기 N4 스위칭 회로는 기준 전압을 제공하는 제4 전원 배선에 연결되고, 상기 발광 소자가 발광하는 동안 상기 구동 소자가 발생시키는 구동 전류값은 상기 기준 전압에 기초하여 결정되는, 표시패널.
  7. 제1항에 있어서,
    상기 N1 스위칭 회로는 제n 스캔 신호에 의해 제어되어 데이터 전압을 상기 N1 노드에 제공하도록 구현된, 표시패널.
  8. 제1항에 있어서,
    상기 N2 스위칭 회로는 제(n-1) 스캔 신호 및 제n 스캔 신호에 의해 제어되고, 초기화 전압이 제공되는 제3 전원 배선과 연결되어 상기 초기화 전압을 상기 N2 노드에 제공하는, 표시패널.
  9. 제1항에 있어서,
    상기 N3 스위칭 회로는 제n 에미션 신호에 의해 제어되어 N3 노드가 저전위 전압이 제공되는 제2 전원 배선에 연결된, 표시패널.
  10. 애노드 및 캐소드를 포함하는 발광 소자; 및
    상기 발광 소자에 구동 전류를 제공하는 화소 구동 회로를 포함하고,
    상기 애노드는 고전위 전압이 제공되는 제1 전원 배선에 연결되고,
    상기 발광 소자 및 상기 화소 구동 회로를 포함하는 서브화소는,
    소스가 N1 노드에, 게이트가 N2 노드에, 드레인이 N3 노드에 연결된 구동 소자;
    상기 애노드 및 상기 캐소드에 연결된 발광 제어 회로;
    상기 N2 노드와 N4 노드에 연결된 캐패시터;
    상기 N2 노드에 연결된 N2 스위칭 회로;
    상기 N3 노드에 연결된 N3 스위칭 회로; 및
    상기 N1 노드에 연결된 N1 스위칭 회로 또는 상기 N4 노드에 연결된 N4 스위칭 회로를 포함하고,
    상기 N3 노드는 저전위 전압이 제공되는 제2 전원 배선에 전기적으로 연결된, 표시패널.
  11. 제10항에 있어서,
    상기 발광 제어 회로는 제(n-1) 스캔 신호 또는 제n 스캔 신호에 의해 제어되도록 구현된, 표시패널.
  12. 제10항에 있어서,
    상기 N2 스위칭 회로는 제n 스캔 신호에 의해 제어되도록 구현된, 표시패널.
  13. 제12항에 있어서,
    상기 N2 스위칭 회로는 제(n-1) 스캔 신호에 의해 제어되고 초기화 전압이 제공되는 제3 전압 배선에 연결된 스위칭 회로를 더 포함하는, 표시패널.
  14. 제9항에 있어서,
    상기 N3 스위칭 회로는 제n 발광 신호에 의해 제어되도록 구현된, 표시패널.
  15. 제14항에 있어서,
    상기 N3 스위칭 회로는 제(n-1) 스캔 신호에 의해 제어되고 기준 전압이 제공되는 제4 전압 배선에 연결된 스위칭 회로를 더 포함하는, 표시패널.
  16. 제9항에 있어서,
    상기 N1 스위칭 회로는 제n 스캔 신호에 의해 제어되어 데이터 전압을 상기 N1 노드에 제공하도록 구현된, 표시패널.
  17. 제9항에 있어서,
    상기 N4 스위칭 회로는 제n 스캔 신호에 의해 제어되어 데이터 전압을 상기 N4 노드에 제공하도록 구현된, 표시패널.
  18. 제17항에 있어서,
    상기 N4 스위칭 회로는 제n 에미션 신호에 의해 제어되고 기준 전압이 제공되는 제4 전압 배선에 연결된 스위칭 회로를 더 포함하는, 표시패널.
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