KR20220038615A - Non-volatile memory device, manufacturing method for the same, and electronic system including the same - Google Patents

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KR20220038615A KR1020220030110A KR20220030110A KR20220038615A KR 20220038615 A KR20220038615 A KR 20220038615A KR 1020220030110 A KR1020220030110 A KR 1020220030110A KR 20220030110 A KR20220030110 A KR 20220030110A KR 20220038615 A KR20220038615 A KR 20220038615A
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황윤조
김은지
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삼성전자주식회사
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Abstract

A non-volatile memory device according to the present invention includes a cell structure including first and second surfaces facing each other; and a periphery structure including third and fourth surfaces facing each other, the third surface being bonded to the second surface. The cell structure includes a cell substrate including a front surface and a rear surface facing each other, wherein the front surface of the cell substrate faces a third surface; a mold structure including gate electrodes and mold insulating films that are alternately stacked on the front surface of the cell substrate; a channel structure penetrating the mold structure; a word line cutting structure spaced apart from the channel structure and penetrating the mold structure; and an insulating structure penetrating the cell substrate and connected to the word line cutting structure. The periphery structure includes a peripheral substrate including a front surface and a rear surface facing each other, wherein the front surface of the peripheral substrate faces the second surface; and peripheral circuit elements for operating the cell structure on the front surface of the peripheral substrate. The present invention can provide the non-volatile memory device capable of improving the performance and reliability.

Description

비휘발성 메모리 장치, 비휘발성 메모리 장치 제조 방법, 및 비휘발성 메모리 장치를 포함하는 전자 시스템{NON-VOLATILE MEMORY DEVICE, MANUFACTURING METHOD FOR THE SAME, AND ELECTRONIC SYSTEM INCLUDING THE SAME}NON-VOLATILE MEMORY DEVICE, MANUFACTURING METHOD FOR THE SAME, AND ELECTRONIC SYSTEM INCLUDING THE SAME

본 발명은 비휘발성 메모리 장치, 비휘발성 메모리 장치 제조 방법, 및 비휘발성 메모리 장치를 포함하는 전자 시스템에 관한 것이다.The present invention relates to a non-volatile memory device, a method of manufacturing a non-volatile memory device, and an electronic system including the non-volatile memory device.

소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 비휘발성 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 비휘발성 메모리 장치의 경우 그 집적도가 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다.In order to meet the excellent performance and low price demanded by consumers, it is required to increase the density of the non-volatile memory device. In the case of a non-volatile memory device, since the degree of integration is an important factor determining the price of a product, an increased degree of integration is particularly required.

한편, 2차원 또는 평면적 비휘발성 메모리 장치의 경우 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 비휘발성 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 비휘발성 메모리 장치들이 제안되고 있다.On the other hand, in the case of a two-dimensional or planar nonvolatile memory device, the degree of integration is largely determined by the area occupied by the unit memory cell, and thus is greatly affected by the level of fine pattern forming technology. However, since ultra-expensive equipment is required for pattern miniaturization, the degree of integration of the 2D nonvolatile memory device is increasing, but is still limited. Accordingly, three-dimensional nonvolatile memory devices including three-dimensionally arranged memory cells have been proposed.

본 발명이 해결하려는 기술적 과제는, 성능 및 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.SUMMARY The technical problem to be solved by the present invention is to provide a nonvolatile memory device with improved performance and reliability.

본 발명이 해결하려는 다른 기술적 과제는, 성능 및 신뢰성이 향상된 비휘발성 메모리 장치 제조 방법을 제공하는 것이다. Another technical problem to be solved by the present invention is to provide a method of manufacturing a nonvolatile memory device having improved performance and reliability.

본 발명이 해결하려는 또 다른 기술적 과제는, 성능 및 신뢰성이 향상된 비휘발성 메모리 장치를 포함하는 전자 시스템을 제공하는 것이다.Another technical problem to be solved by the present invention is to provide an electronic system including a nonvolatile memory device having improved performance and reliability.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다. The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 서로 대향하는 제1 면 및 제2 면을 포함하는 셀 구조체, 및 서로 대향하는 제3 면 및 제4 면을 포함하고, 제3 면은 제2 면과 본딩되는 페리 구조체를 포함하되, 셀 구조체는, 서로 대향하는 전면 및 후면을 포함하는 셀 기판으로, 셀 기판의 전면은 제3 면과 마주보는 셀 기판, 셀 기판의 전면 상에, 교대로 적층되는 게이트 전극들 및 몰드 절연막들을 포함하는 몰드 구조체, 몰드 구조체를 관통하는 채널 구조체, 채널 구조체와 이격되고, 몰드 구조체를 관통하는 워드라인 절단 구조체, 및 셀 기판을 관통하여 워드라인 절단 구조체와 연결되는 절연 구조체를 포함하고, 페리 구조체는, 서로 대향하는 전면 및 후면을 포함하는 페리 기판으로, 페리 기판의 전면은 제2 면과 마주보는 페리 기판, 및 페리 기판의 전면 상에, 셀 구조체를 동작시키는 주변 회로 소자들을 포함한다.A nonvolatile memory device according to some embodiments of the present invention for achieving the above technical object includes a cell structure including first and second surfaces facing each other, and third and fourth surfaces facing each other and a third surface comprising a ferri structure bonded to the second surface, wherein the cell structure is a cell substrate including a front surface and a rear surface facing each other, the front surface of the cell substrate being a cell substrate facing the third surface, a cell On the entire surface of the substrate, a mold structure including gate electrodes and mold insulating films that are alternately stacked, a channel structure penetrating the mold structure, a word line cutting structure spaced apart from the channel structure and penetrating the mold structure, and a cell substrate an insulating structure passing therethrough to be connected to the wordline cutting structure, wherein the ferry structure is a ferry substrate including a front surface and a rear surface opposite to each other, the front surface of the ferry substrate being the ferry substrate facing the second surface, and On the front side, peripheral circuit elements for operating the cell structure are included.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치 제조 방법은, 서로 대향하는 제1 면 및 제2 면을 포함하는 셀 구조체를 형성하고, 서로 대향하는 제3 면 및 제4 면을 포함하는 페리 구조체를 형성하고, 셀 구조체의 제2 면과 페리 구조체의 제3 면을 본딩하는 것을 포함하되, 셀 구조체를 형성하는 것은, 서로 대향하는 전면 및 후면을 포함하는 셀 기판을 제공하되, 셀 기판의 전면은 제3 면과 마주보고, 셀 기판의 전면 상에, 교대로 적층되는 게이트 전극 및 몰드 절연막들을 포함하는 몰드 구조체를 형성하고, 몰드 구조체를 관통하는 채널 구조체를 형성하고, 몰드 구조체를 관통하고, 채널 구조체와 이격된 워드라인 절단 구조체를 형성하고, 셀 기판을 관통하고, 워드라인 절단 구조체와 연결되는 절연 구조체를 형성하는 것을 포함하고, 페리 구조체를 형성하는 것은, 서로 대향하는 전면 및 후면을 포함하는 페리 기판을 제공하되, 페리 기판의 전면은 상기 제2 면과 마주보고, 페리 기판의 전면 상에, 셀 구조체를 동작시키는 주변 회로 소자들을 형성하는 것을 포함한다.In a method for manufacturing a nonvolatile memory device according to some embodiments of the present invention for achieving the above technical object, a cell structure including first and second surfaces facing each other is formed, and a third surface and a third surface facing each other are provided. Forming a peripheral structure including four sides, and bonding a second surface of the cell structure and a third surface of the peripheral structure, wherein forming the cell structure comprises: forming a cell substrate including a front surface and a rear surface opposite to each other; Provided, that the front surface of the cell substrate faces the third surface, and on the front surface of the cell substrate, a mold structure including a gate electrode and mold insulating layers that are alternately stacked is formed, and a channel structure passing through the mold structure is formed, , penetrating the mold structure, forming a wordline cutting structure spaced apart from the channel structure, penetrating the cell substrate, and forming an insulating structure connected to the wordline cutting structure, wherein forming the perimeter structure comprises: A method of providing a peripheral substrate including opposite front and rear surfaces, the front surface of the peripheral substrate facing the second surface, and forming peripheral circuit elements for operating a cell structure on the front surface of the peripheral substrate.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 전자 시스템은, 메인 기판, 메인 기판 상의 비휘발성 메모리 장치, 및 메인 기판 상에, 비휘발성 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하고, 비휘발성 메모리 장치는, 서로 대향하는 제1 면 및 제2 면을 포함하는 셀 구조체, 및 서로 대향하는 제3 면 및 제4 면을 포함하고, 제3 면은 제2 면과 본딩되는 페리 구조체를 포함하되, 셀 구조체는, 서로 대향하는 전면 몇 및 후면을 포함하는 셀 기판으로, 셀 기판의 전면은 상기 제3 면과 마주보는 셀 기판, 셀 기판의 전면 상에, 교대로 적층되는 게이트 전극들 및 몰드 절연막들을 포함하는 몰드 구조체, 몰드 구조체를 관통하는 채널 구조체, 채널 구조체와 이격되고, 몰드 구조체를 관통하는 워드라인 절단 구조체, 및 셀 기판을 관통하여 워드라인 절단 구조체와 연결되는 절연 구조체를 포함하고, 페리 구조체는, 서로 대향하는 전면 및 후면을 포함하는 페리 기판으로, 페리 기판의 전면은 제2 면과 마주보는 페리 기판, 및 페리 기판의 전면 상에, 셀 구조체를 동작시키는 주변 회로 소자들을 포함한다.An electronic system according to some embodiments of the present invention for achieving the above technical object includes a main board, a nonvolatile memory device on the main board, and a controller on the main board, electrically connected to the nonvolatile memory device, A non-volatile memory device includes a cell structure including a first surface and a second surface facing each other, and a third surface and a fourth surface opposite to each other, the third surface including a peripheral structure bonded to the second surface; A cell structure comprising: a cell substrate including several front surfaces and a rear surface opposite to each other, the front surface of the cell substrate facing the third surface, and gate electrodes alternately stacked on the front surface of the cell substrate and a mold structure including mold insulating films, a channel structure passing through the mold structure, a word line cutting structure spaced apart from the channel structure and penetrating the mold structure, and an insulating structure connected to the word line cutting structure through a cell substrate and, the ferry structure is a ferry substrate including a front surface and a rear surface opposite to each other, the front surface of the ferry substrate is a peripheral substrate facing the second surface, and peripheral circuit elements for operating the cell structure on the front surface of the peripheral substrate include

기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the description and drawings.

도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 2는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 3은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 4는 도 3의 A-A 선을 따라 절단한 단면도이다.
도 5는 도 3의 B-B 선을 따라 절단한 단면도이다.
도 6은 도 5의 P 영역을 설명하기 위한 확대 단면도이다.
도 7은 도 5의 Q 영역을 설명하기 위한 확대 단면도이다.
도 8 내지 도 10은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 단면도들이다.
도 11은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 단면도이다.
도 12 내지 도 17은 몇몇 실시예에 따른 비휘발성 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 18은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 블록도이다.
도 19는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 사시도이다.
도 20은 도 19의 I-I 선을 따라 절단한 개략적인 단면도이다. 1 is an exemplary block diagram illustrating a nonvolatile memory device according to some embodiments.
2 is an exemplary circuit diagram illustrating a nonvolatile memory device according to some embodiments.
3 is an exemplary layout diagram illustrating a nonvolatile memory device according to some embodiments.
4 is a cross-sectional view taken along line AA of FIG. 3 .
FIG. 5 is a cross-sectional view taken along line BB of FIG. 3 .
6 is an enlarged cross-sectional view for explaining the P region of FIG. 5 .
7 is an enlarged cross-sectional view for explaining the Q region of FIG. 5 .
8 to 10 are exemplary cross-sectional views for describing a nonvolatile memory device according to some embodiments.
11 is an exemplary cross-sectional view illustrating a nonvolatile memory device according to some embodiments.
12 to 17 are intermediate steps for explaining a method of manufacturing a nonvolatile memory device according to some embodiments.
18 is an exemplary block diagram for describing an electronic system according to some embodiments.
19 is an exemplary perspective view for explaining an electronic system according to some embodiments.
20 is a schematic cross-sectional view taken along line II of FIG. 19 .

이하에서, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명의 몇몇 실시예에 따른 첨부된 도면을 참조하여 보다 상세하게 설명하고자 한다.Hereinafter, in order to describe the present invention in more detail, it will be described in more detail with reference to the accompanying drawings according to some embodiments of the present invention.

이하에서, 도 1 내지 도 11을 참조하여 예시적인 실시예들에 따른 비휘발성 메모리 장치를 설명한다. Hereinafter, a nonvolatile memory device according to exemplary embodiments will be described with reference to FIGS. 1 to 11 .

도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 블록도이다.1 is an exemplary block diagram illustrating a nonvolatile memory device according to some embodiments.

도 1을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함한다.Referring to FIG. 1 , a nonvolatile memory device 10 according to some embodiments includes a memory cell array 20 and a peripheral circuit 30 .

메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1~BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1~BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)는 비트라인(BL), 워드라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다. 구체적으로, 메모리 셀 블록들(BLK1~BLKn)은 워드라인(WL), 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1~BLKn)은 비트라인(BL)을 통해 페이지 버퍼(35)에 연결될 수 있다.The memory cell array 20 may include a plurality of memory cell blocks BLK1 to BLKn. Each of the memory cell blocks BLK1 to BLKn may include a plurality of memory cells. The memory cell array 20 may be connected to the peripheral circuit 30 through a bit line BL, a word line WL, at least one string selection line SSL, and at least one ground selection line GSL. Specifically, the memory cell blocks BLK1 to BLKn may be connected to the row decoder 33 through the word line WL, the string select line SSL, and the ground select line GSL. Also, the memory cell blocks BLK1 to BLKn may be connected to the page buffer 35 through the bit line BL.

주변 회로(30)는 비휘발성 메모리 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 비휘발성 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33) 및 페이지 버퍼(35)를 포함할 수 있다. 도시되지 않았으나, 주변 회로(30)는 입출력 회로, 비휘발성 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수도 있다.The peripheral circuit 30 may receive an address ADDR, a command CMD, and a control signal CTRL from the outside of the nonvolatile memory device 10 , and may receive data from an external device of the nonvolatile memory device 10 . (DATA) can be transmitted and received. The peripheral circuit 30 may include a control logic 37 , a row decoder 33 , and a page buffer 35 . Although not shown, the peripheral circuit 30 detects errors in the input/output circuit, the voltage generating circuit generating various voltages necessary for the operation of the nonvolatile memory device 10 , and the data DATA read from the memory cell array 20 . It may further include various sub-circuits such as an error correction circuit for correcting the error.

제어 로직(37)은 로우 디코더(33), 상기 입출력 회로 및 상기 전압 생성 회로에 연결될 수 있다. 제어 로직(37)은 비휘발성 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 비휘발성 메모리 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드라인(WL) 및 비트라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.The control logic 37 may be connected to the row decoder 33 , the input/output circuit, and the voltage generation circuit. The control logic 37 may control the overall operation of the nonvolatile memory device 10 . The control logic 37 may generate various internal control signals used in the nonvolatile memory device 10 in response to the control signal CTRL. For example, the control logic 37 may adjust the voltage level provided to the word line WL and the bit line BL when a memory operation such as a program operation or an erase operation is performed.

로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1~BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록들(BLK1~BLKn)의 적어도 하나의 워드라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 선택할 수 있다. 또한, 로우 디코더(33)는 선택된 메모리 셀 블록들(BLK1~BLKn)의 워드라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.The row decoder 33 may select at least one of the plurality of memory cell blocks BLK1 to BLKn in response to the address ADDR, and at least one word line WL of the selected memory cell blocks BLK1 to BLKn. ), at least one string selection line SSL, and at least one ground selection line GSL may be selected. Also, the row decoder 33 may transmit a voltage for performing a memory operation to the word line WL of the selected memory cell blocks BLK1 to BLKn.

페이지 버퍼(35)는 비트라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 수행 시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트라인(BL)에 인가할 수 있다. 한편, 독출 동작 수행 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.The page buffer 35 may be connected to the memory cell array 20 through the bit line BL. The page buffer 35 may operate as a write driver or a sense amplifier. Specifically, when performing a program operation, the page buffer 35 operates as a write driver to apply a voltage according to data DATA to be stored in the memory cell array 20 to the bit line BL. Meanwhile, when a read operation is performed, the page buffer 35 may operate as a sense amplifier to sense data DATA stored in the memory cell array 20 .

도 2는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.2 is an exemplary circuit diagram illustrating a nonvolatile memory device according to some embodiments.

도 2를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이(예컨대, 도 1의 20)는 공통 소오스 라인(CSL), 복수의 비트라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함한다.Referring to FIG. 2 , a memory cell array (eg, 20 in FIG. 1 ) of a nonvolatile memory device according to some embodiments may include a common source line CSL, a plurality of bit lines BL, and a plurality of cell strings CSTR. ) are included.

공통 소오스 라인(CSL)은 제1 방향(X)으로 연장될 수 있다. 몇몇 실시예에서, 복수의 공통 소오스 라인(CSL)들은 2차원적으로 배열될 수 있다. 예를 들어, 복수의 공통 소오스 라인(CSL)들은 서로 이격되어 각각 제1 방향(X)으로 연장될 수 있다. 공통 소오스 라인(CSL)들에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.The common source line CSL may extend in the first direction X. In some embodiments, the plurality of common source lines CSL may be two-dimensionally arranged. For example, the plurality of common source lines CSL may be spaced apart from each other and extend in the first direction X, respectively. The same voltage may be electrically applied to the common source lines CSL, or different voltages may be applied to be separately controlled.

복수의 비트라인(BL)들은 2차원적으로 배열될 수 있다. 예를 들어, 비트라인(BL)들은 서로 이격되어 제1 방향(X)과 교차하는 제2 방향(Y)으로 각각 연장될 수 있다. 각각의 비트라인(BL)들에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 비트라인(BL)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.The plurality of bit lines BL may be two-dimensionally arranged. For example, the bit lines BL may be spaced apart from each other and extend in the second direction Y intersecting the first direction X, respectively. A plurality of cell strings CSTR may be connected in parallel to each of the bit lines BL. The cell strings CSTR may be commonly connected to the common source line CSL. That is, a plurality of cell strings CSTR may be disposed between the bit lines BL and the common source line CSL.

각각의 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 비트라인(BL)에 접속되는 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.Each of the cell strings CSTR includes a ground select transistor GST connected to the common source line CSL, a string select transistor SST connected to the bit line BL, a ground select transistor GST, and a string select transistor GST connected to the bit line BL. SST) may include a plurality of memory cell transistors MCT. Each of the memory cell transistors MCT may include a data storage element. The ground select transistor GST, the string select transistor SST, and the memory cell transistors MCT may be connected in series.

공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트라인(BL) 사이에는 그라운드 선택 라인(GSL), 복수의 워드라인들(WL1~WLn) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 워드라인들(WL1~WLn)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.The common source line CSL may be commonly connected to sources of the ground select transistors GST. Also, a ground selection line GSL, a plurality of word lines WL1 to WLn, and a string selection line SSL may be disposed between the common source line CSL and the bit line BL. The ground select line GSL may be used as a gate electrode of the ground select transistor GST, the word lines WL1 to WLn may be used as gate electrodes of the memory cell transistors MCT, and the string select line SSL ) may be used as a gate electrode of the string select transistor SST.

몇몇 실시예에서, 공통 소오스 라인(CSL)과 그라운드 선택 트랜지스터(GST) 사이에 소거 제어 트랜지스터(ECT)가 배치될 수 있다. 공통 소오스 라인(CSL)은 소거 제어 트랜지스터(ECT)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 그라운드 선택 라인(GSL) 사이에는 소거 제어 라인(ECL)이 배치될 수 있다. 소거 제어 라인(ECL)은 소거 제어 트랜지스터(ECT)의 게이트 전극으로 사용될 수 있다. 소거 제어 트랜지스터(ECT)들은 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시켜 상기 메모리 셀 어레이의 소거 동작을 수행할 수 있다.In some embodiments, an erase control transistor ECT may be disposed between the common source line CSL and the ground select transistor GST. The common source line CSL may be commonly connected to sources of the erase control transistors ECT. Also, an erase control line ECL may be disposed between the common source line CSL and the ground selection line GSL. The erase control line ECL may be used as a gate electrode of the erase control transistor ECT. The erase control transistors ECT may generate a gate induced drain leakage (GIDL) to perform an erase operation of the memory cell array.

도 3은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 4는 도 3의 A-A 선을 따라 절단한 단면도이다. 도 5는 도 3의 B-B 선을 따라 절단한 단면도이다. 도 6은 도 5의 P 영역을 설명하기 위한 확대 사시도이다. 도 7은 도 5의 Q 영역을 설명하기 위한 확대 단면도이다.3 is an exemplary layout diagram illustrating a nonvolatile memory device according to some embodiments. 4 is a cross-sectional view taken along line A-A of FIG. 3 . FIG. 5 is a cross-sectional view taken along line B-B of FIG. 3 . 6 is an enlarged perspective view for explaining the P region of FIG. 5 . 7 is an enlarged cross-sectional view for explaining the Q region of FIG. 5 .

도 3 내지 도 7을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 셀 구조체(CELL) 및 페리 구조체(PERI)를 포함한다. 3 to 7 , a nonvolatile memory device according to some embodiments includes a cell structure CELL and a peripheral structure PERI.

몇몇 실시예에 따른 비휘발성 메모리 장치는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 구조체(CELL)를 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 페리 구조체(PERI)를 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다. The nonvolatile memory device according to some embodiments may have a chip to chip (C2C) structure. In the C2C structure, an upper chip including a cell structure (CELL) is fabricated on a first wafer, a lower chip including a peri structure (PERI) is fabricated on a second wafer different from the first wafer, and then the upper chip and the lower chip may be connected to each other by a bonding method. For example, the bonding method may refer to a method of electrically connecting the bonding metal formed in the uppermost metal layer of the upper chip and the bonding metal formed in the uppermost metal layer of the lower chip to each other. For example, when the bonding metal is formed of copper (Cu), the bonding method may be a Cu-Cu bonding method, and the bonding metal may be formed of aluminum or tungsten.

좀 더 구체적으로, 셀 구조체(CELL)는 서로 대향하는 제1 면(100a)과 제2 면(100b)을 포함할 수 있다. 페리 구조체(PERI)는 서로 대향하는 제3 면(200a)과 제4 면(200b)을 포함할 수 있다. 셀 구조체(CELL)의 제2 면(100b)은 페리 구조체(PERI)의 제3면(200a)과 서로 마주볼 수 있다. 셀 구조체(CELL)의 제2 면(100b)과 페리 구조체(PERI)의 제3 면(200a)은 서로 본딩될 수 있다. More specifically, the cell structure CELL may include a first surface 100a and a second surface 100b facing each other. The peripheral structure PERI may include a third surface 200a and a fourth surface 200b that face each other. The second surface 100b of the cell structure CELL may face the third surface 200a of the peripheral structure PERI. The second surface 100b of the cell structure CELL and the third surface 200a of the peri structure PERI may be bonded to each other.

몇몇 실시예에서, 셀 구조체(CELL)는 셀 기판(101), 절연 기판(102), 상부 절연막(103), 몰드 구조체(MS), 제1 층간 절연막(140), 채널 구조체(CH), 워드라인 절단 구조체(WLC), 비트라인(BL), 셀 컨택 플러그(150), 공통 소오스 라인 컨택 플러그(160), 제1 입출력 컨택 플러그(170), 및 절연 구조체(120)를 포함할 수 있다. In some embodiments, the cell structure CELL includes the cell substrate 101 , the insulating substrate 102 , the upper insulating layer 103 , the mold structure MS, the first interlayer insulating layer 140 , the channel structure CH, and the word. It may include a line cutting structure WLC, a bit line BL, a cell contact plug 150 , a common source line contact plug 160 , a first input/output contact plug 170 , and an insulating structure 120 .

셀 기판(101)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 셀 기판(101)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다. 몇몇 실시예에서, 셀 기판(101)은 불순물을 포함할 수 있다. 예를 들어, 셀 기판(101)은 n형 불순물(예컨대, 인(P), 비소(As) 등)을 포함할 수 있다. 셀 기판(101)은 폴리실리콘막을 포함할 수 있다. The cell substrate 101 may include, for example, a semiconductor substrate such as a silicon substrate, a germanium substrate, or a silicon-germanium substrate. Alternatively, the cell substrate 101 may include a silicon-on-insulator (SOI) substrate or a germanium-on-insulator (GOI) substrate. In some embodiments, the cell substrate 101 may include impurities. For example, the cell substrate 101 may include n-type impurities (eg, phosphorus (P), arsenic (As), etc.). The cell substrate 101 may include a polysilicon layer.

셀 기판(101)은 전면(101a)과 후면(101b)을 포함할 수 있다. 셀 기판의 전면(101a) 및 셀 기판의 후면(101b)은 서로 대향할 수 있다. 셀 기판의 전면(101a)은 페리 구조체(PERI)의 제3 면(200a)과 마주볼 수 있다. The cell substrate 101 may include a front surface 101a and a rear surface 101b. The front surface 101a of the cell substrate and the rear surface 101b of the cell substrate may face each other. The front surface 101a of the cell substrate may face the third surface 200a of the peripheral structure PERI.

몇몇 실시예에 따른 비휘발성 메모리 장치는, 셀 어레이 영역(R1)과, 확장 영역(R2)과, 관통 영역(R3)을 포함할 수 있다. 셀 어레이 영역(R1)에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(예컨대, 도 1의 20)가 형성될 수 있다. 예를 들어, 셀 어레이 영역(R1)에는 후술되는 채널 구조체(CH), 비트라인(BL) 및 게이트 전극들(ECL, GSL, WL1~WLn, SSL) 등이 배치될 수 있다.The nonvolatile memory device according to some embodiments may include a cell array region R1 , an extension region R2 , and a through region R3 . A memory cell array (eg, 20 of FIG. 1 ) including a plurality of memory cells may be formed in the cell array region R1 . For example, a channel structure CH, a bit line BL, and gate electrodes ECL, GSL, WL1 to WLn, SSL, which will be described later, may be disposed in the cell array region R1 .

확장 영역(R2)은 셀 어레이 영역(R1) 주변에 배치될 수 있다. 확장 영역(R2)에는 후술되는 게이트 전극들(ECL, GSL, WL1~WLn, SSL)이 계단형으로 적층될 수 있다. The extension region R2 may be disposed around the cell array region R1 . Gate electrodes ECL, GSL, WL1 to WLn, and SSL, which will be described later, may be stacked in a step shape in the extension region R2 .

관통 영역(R3)은 셀 어레이 영역(R1) 및 확장 영역(R2)의 내측에 배치되거나, 셀 어레이 영역(R1) 및 확장 영역(R2)의 외측에 배치될 수 있다. 관통 영역(R3)에는 후술되는 공통 소오스 라인 컨택 플러그(160) 및 제1 입출력 컨택 플러그(170) 등이 배치될 수 있다. The through region R3 may be disposed inside the cell array region R1 and the expansion region R2 , or may be disposed outside the cell array region R1 and the expansion region R2 . A common source line contact plug 160 , a first input/output contact plug 170 , and the like, which will be described later, may be disposed in the through region R3 .

절연 기판(102)은 셀 기판의 후면(101b) 상에 제공될 수 있다. 절연 기판(102)은 절연 물질을 포함할 수 있다. 절연 기판(102)은 제1 입출력 패드(195)를 덮을 수 있다. 제1 입출력 패드(195)는 절연 기판(102) 내에 제공될 수 있다. 제1 입출력 패드(195)는 제1 입출력 컨택 플러그(170)와 연결될 수 있다. 제1 입출력 패드(195)는 제1 입출력 컨택 플러그(170)를 통해 페리 구조체(PERI)와 전기적으로 연결될 수 있다. The insulating substrate 102 may be provided on the rear surface 101b of the cell substrate. The insulating substrate 102 may include an insulating material. The insulating substrate 102 may cover the first input/output pad 195 . The first input/output pad 195 may be provided in the insulating substrate 102 . The first input/output pad 195 may be connected to the first input/output contact plug 170 . The first input/output pad 195 may be electrically connected to the peripheral structure PERI through the first input/output contact plug 170 .

절연 기판(102)은 산화물 계열의 절연 물질을 포함할 수 있다. 예를 들어, 절연 기판(102)은 실리콘 산화물(SiO2)을 포함할 수 있다. 구체적으로 절연 기판(102)은 예를 들어, FOX(Flowble oxide), TOSZ(Tonen Silazen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphosilica Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합을 포함할 수 있다. The insulating substrate 102 may include an oxide-based insulating material. For example, the insulating substrate 102 may include silicon oxide (SiO 2 ). Specifically, the insulating substrate 102 is, for example, FOX (Flowble oxide), TOSZ (Tonen Silazen), USG (Undoped Silica Glass), BSG (Borosilica Glass), PSG (PhosphoSilica Glass), BPSG (BoroPhosphosilica Glass), PE - may include Plasma Enhanced Tetra Ethyl Ortho Silicate (TEOS), Fluoride Silicate Glass (FSG), High Density Plasma (HDP), Plasma Enhanced Oxide (PEOX), Flowable CVD (FCVD), or a combination thereof.

상부 절연막(103)은 절연 기판(102) 상에 제공될 수 있다. 상부 절연막(103)은 절연 기판(102)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상부 절연막(103)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있지만, 이에 한정되는 것은 아니다. The upper insulating layer 103 may be provided on the insulating substrate 102 . The upper insulating layer 103 may include a material having an etch selectivity to the insulating substrate 102 . The upper insulating layer 103 may include, for example, silicon nitride (SiN), but is not limited thereto.

몰드 구조체(MS)는 셀 기판의 전면(101a) 상에 제공될 수 있다. 몰드 구조체(MS)는 셀 기판(101) 상에 교대로 적층되는 복수의 게이트 전극들(ECL, GSL, WL1~WLn, SSL) 및 복수의 몰드 절연막(110)들을 포함할 수 있다. 각각의 게이트 전극들(ECL, GSL, WL1~WLn, SSL) 및 각각의 몰드 절연막(110)들은 셀 기판의 전면(101a)과 평행하게 연장되는 층상 구조일 수 있다. 게이트 전극들(ECL, GSL, WL1~WLn, SSL)은 몰드 절연막(110)들에 의해 상호 이격되어 셀 기판(101) 상에 차례로 적층될 수 있다.The mold structure MS may be provided on the front surface 101a of the cell substrate. The mold structure MS may include a plurality of gate electrodes ECL, GSL, WL1 to WLn, SSL and a plurality of mold insulating layers 110 that are alternately stacked on the cell substrate 101 . Each of the gate electrodes ECL, GSL, WL1 to WLn, SSL and each of the mold insulating layers 110 may have a layered structure extending parallel to the front surface 101a of the cell substrate. The gate electrodes ECL, GSL, WL1 to WLn, and SSL are spaced apart from each other by the mold insulating layers 110 and may be sequentially stacked on the cell substrate 101 .

게이트 전극들(ECL, GSL, WL1~WLn, SSL)은 확장 영역(R2)에서 계단형으로 적층될 수 있다. 예를 들어, 게이트 전극들(ECL, GSL, WL1~WLn, SSL)은 제1 방향(X)에서 서로 다른 길이로 연장되어 단차를 가질 수 있다. 몇몇 실시예에서, 게이트 전극들(ECL, GSL, WL1~WLn, SSL)은 제2 방향(Y)에서 단차를 가질 수도 있다. 이에 따라, 각각의 게이트 전극들(ECL, GSL, WL1~WLn, SSL)은 다른 게이트 전극들로부터 노출되는 패드 영역(미도시)을 포함할 수 있다. 패드 영역은 셀 컨택 플러그(150)와 게이트 전극들(ECL, GSL, WL1~WLn, SSL)이 접촉하는 영역을 의미할 수 있다. The gate electrodes ECL, GSL, WL1 to WLn, and SSL may be stacked in a step shape in the extension region R2 . For example, the gate electrodes ECL, GSL, WL1 to WLn, and SSL may extend to have different lengths in the first direction X to have a step difference. In some embodiments, the gate electrodes ECL, GSL, WL1 to WLn, and SSL may have a step difference in the second direction Y. Accordingly, each of the gate electrodes ECL, GSL, WL1 to WLn, and SSL may include a pad region (not shown) exposed from other gate electrodes. The pad region may refer to a region in which the cell contact plug 150 and the gate electrodes ECL, GSL, WL1 to WLn, and SSL contact each other.

몇몇 실시예에서, 게이트 전극들(ECL, GSL, WL1~WLn, SSL)은 셀 기판(101) 상에 차례로 적층되는 소거 제어 라인(ECL), 그라운드 선택 라인(GSL) 및 복수의 워드라인들(WL1~WLn)을 포함할 수 있다. 다른 몇몇 실시예에서, 소거 제어 라인(ECL)은 생략될 수도 있다.In some embodiments, the gate electrodes ECL, GSL, WL1 to WLn, and SSL may include an erase control line ECL, a ground selection line GSL, and a plurality of word lines sequentially stacked on the cell substrate 101 . WL1 to WLn) may be included. In some other embodiments, the erase control line ECL may be omitted.

몰드 절연막(110)들은 확장 영역(R2)에서, 계단형으로 적층될 수 있다. 예를 들어, 몰드 절연막(110)들은 제1 방향(X)에서 서로 다른 길이로 연장되어 단차를 가질 수 있다. 몇몇 실시예에서, 몰드 절연막(110)들은 제2 방향(Y)에서 단차를 가질 수도 있다. The mold insulating layers 110 may be stacked in a step shape in the extension region R2 . For example, the mold insulating layers 110 may extend to different lengths in the first direction X to have a step difference. In some embodiments, the mold insulating layers 110 may have a step difference in the second direction (Y).

게이트 전극들(ECL, GSL, WL1~WLn, SSL)은 각각 도전 물질, 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 게이트 전극들(ECL, GSL, WL1~WLn, SSL)은 각각 텅스텐(W)을 포함할 수 있다. 도시된 것과 달리 게이트 전극들(ECL, GSL, WL1~WLn, SSL)은 다중막일 수 있다. 예를 들어, 게이트 전극들(ECL, GSL, WL1~WLn, SSL)이 다중막일 경우, 게이트 전극들(ECL, GSL, WL1~WLn, SSL)은 게이트 전극 배리어막과, 게이트 전극 필링막을 포함할 수 있다. 게이트 전극 배리어막은 예를 들어, 티타늄 질화물(TiN)을 포함하고, 게이트 전극 필링막은 텅스텐(W)을 포함할 수 있지만, 이에 한정되는 것은 아니다. Each of the gate electrodes ECL, GSL, WL1 to WLn, and SSL may include a conductive material, for example, a metal such as tungsten (W), cobalt (Co), nickel (Ni), or a semiconductor material such as silicon. However, the present invention is not limited thereto. For example, each of the gate electrodes ECL, GSL, WL1 to WLn, and SSL may include tungsten (W). Unlike the drawings, the gate electrodes ECL, GSL, WL1 to WLn, and SSL may be multilayered. For example, when the gate electrodes ECL, GSL, WL1 to WLn, and SSL are multi-layered, the gate electrodes ECL, GSL, WL1 to WLn, SSL may include a gate electrode barrier layer and a gate electrode filling layer. can The gate electrode barrier layer may include, for example, titanium nitride (TiN), and the gate electrode filling layer may include tungsten (W), but is not limited thereto.

몰드 절연막(110)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 몰드 절연막(110)은 실리콘 산화물을 포함할 수 있다.The mold insulating layer 110 may include an insulating material, for example, at least one of silicon oxide, silicon nitride, and silicon oxynitride, but is not limited thereto. For example, the mold insulating layer 110 may include silicon oxide.

제1 층간 절연막(140)은 셀 기판의 전면(101a) 상에 제공될 수 있다. 제1 층간 절연막(140)은 몰드 구조체(MS)를 덮을 수 있다. 제1 층간 절연막(140)은 산화물 계열의 절연 물질을 포함할 수 있다. 제1 층간 절연막(140)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.The first interlayer insulating layer 140 may be provided on the front surface 101a of the cell substrate. The first interlayer insulating layer 140 may cover the mold structure MS. The first interlayer insulating layer 140 may include an oxide-based insulating material. The first interlayer insulating layer 140 may include, for example, at least one of silicon oxide, silicon oxynitride, and a low-k material having a dielectric constant lower than that of silicon oxide, but is not limited thereto.

채널 구조체(CH)는 셀 어레이 영역(R1)의 몰드 구조체(MS) 내에 제공될 수 있다. 채널 구조체(CH)는 셀 기판의 전면(101a)과 교차하는 수직 방향 또는 셀 기판(101)의 두께 방향(이하, 제3 방향(Z))으로 연장되어 몰드 구조체(MS)를 관통할 수 있다. 예를 들어, 채널 구조체(CH)는 제3 방향(Z)으로 연장되는 필러(pillar) 모양(예컨대, 원기둥 모양)일 수 있다. 이에 따라, 채널 구조체(CH)는 각각의 게이트 전극들(ECL, GSL, WL1~WLn, SSL)과 교차할 수 있다. The channel structure CH may be provided in the mold structure MS of the cell array region R1 . The channel structure CH may extend in a vertical direction crossing the front surface 101a of the cell substrate or in a thickness direction of the cell substrate 101 (hereinafter, a third direction Z) to pass through the mold structure MS. . For example, the channel structure CH may have a pillar shape (eg, a cylindrical shape) extending in the third direction Z. Accordingly, the channel structure CH may cross each of the gate electrodes ECL, GSL, WL1 to WLn, and SSL.

채널 구조체(CH)는 반도체 패턴(130) 및 정보 저장막(132)을 포함할 수 있다.The channel structure CH may include a semiconductor pattern 130 and an information storage layer 132 .

반도체 패턴(130)은 제3 방향(Z)으로 연장되어 몰드 구조체(MS)를 관통할 수 있다. 반도체 패턴(130)은 컵(cup) 형상인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(130)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다. 반도체 패턴(130)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.The semiconductor pattern 130 may extend in the third direction Z and penetrate the mold structure MS. The semiconductor pattern 130 is illustrated only in the shape of a cup, but this is only an example. For example, the semiconductor pattern 130 may have various shapes, such as a cylindrical shape, a rectangular cylindrical shape, and a hollow filler shape. The semiconductor pattern 130 may include, for example, a semiconductor material such as single crystal silicon, polycrystalline silicon, an organic semiconductor material, and a carbon nanostructure, but is not limited thereto.

정보 저장막(132)은 반도체 패턴(130)과 각각의 게이트 전극들(ECL, GSL, WL1~WLn, SSL) 사이에 개재될 수 있다. 예를 들어, 정보 저장막(132)은 반도체 패턴(130)의 외측면을 따라 연장될 수 있다. 정보 저장막(132)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.The information storage layer 132 may be interposed between the semiconductor pattern 130 and each of the gate electrodes ECL, GSL, WL1 to WLn, and SSL. For example, the information storage layer 132 may extend along the outer surface of the semiconductor pattern 130 . The information storage layer 132 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and a high-k material having a dielectric constant greater than that of silicon oxide. The high-k material is, for example, aluminum oxide, hafnium oxide, lanthanum oxide, tantalum oxide, titanium oxide, lanthanum hafnium oxide), lanthanum aluminum oxide, dysprosium scandium oxide, and combinations thereof.

몇몇 실시예에서, 복수의 채널 구조체(CH)들은 지그재그(zigzag) 형태로 배열될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 복수의 채널 구조체(CH)들은 제1 방향(X) 및 제2 방향(Y)에서 서로 엇갈리게 배열될 수 있다. 지그재그 형태로 배열된 복수의 채널 구조체(CH)들은 비휘발성 메모리 장치의 집적도를 보다 향상시킬 수 있다. 몇몇 실시예에서, 복수의 채널 구조체(CH)들은 벌집(honeycomb) 형태로 배열될 수 있다.In some embodiments, the plurality of channel structures CH may be arranged in a zigzag shape. For example, as shown in FIG. 3 , the plurality of channel structures CH may be alternately arranged in the first direction (X) and the second direction (Y). The plurality of channel structures CH arranged in a zigzag shape may further improve the degree of integration of the nonvolatile memory device. In some embodiments, the plurality of channel structures CH may be arranged in a honeycomb shape.

몇몇 실시예에서, 확장 영역(R2)의 몰드 구조체(MS) 내에 더미 채널 구조체(DCH)가 형성될 수 있다. 더미 채널 구조체(DCH)는 채널 구조체(CH)와 유사한 형상으로 형성되어 확장 영역(R2)에서 몰드 구조체(MS)에 인가되는 스트레스를 경감할 수 있다.In some embodiments, a dummy channel structure DCH may be formed in the mold structure MS of the extension region R2 . The dummy channel structure DCH may be formed in a shape similar to that of the channel structure CH to reduce stress applied to the mold structure MS in the extension region R2 .

몇몇 실시예에서, 정보 저장막(132)은 다중막으로 형성될 수 있다. 예를 들어, 도 7에 도시된 것처럼, 정보 저장막(132)은 반도체 패턴(130)의 외측면 상에 차례로 적층되는 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다.In some embodiments, the information storage layer 132 may be formed of a multilayer. For example, as shown in FIG. 7 , the information storage layer 132 includes a tunnel insulating layer 132a , a charge storage layer 132b , and a blocking insulating layer 132c sequentially stacked on the outer surface of the semiconductor pattern 130 . may include

터널 절연막(132a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(132b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(132c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.The tunnel insulating layer 132a may include, for example, silicon oxide or a high-k material having a higher dielectric constant than silicon oxide (eg, aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 )). The charge storage layer 132b may include, for example, silicon nitride. The blocking insulating layer 132c may include, for example, silicon oxide or a high-k material having a higher dielectric constant than silicon oxide (eg, aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 )).

몇몇 실시예에서, 채널 구조체(CH)는 충진 패턴(134)을 더 포함할 수 있다. 충진 패턴(134)은 컵 형상인 반도체 패턴(130)의 내부를 채우도록 형성될 수 있다. 충진 패턴(134)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.In some embodiments, the channel structure CH may further include a filling pattern 134 . The filling pattern 134 may be formed to fill the inside of the cup-shaped semiconductor pattern 130 . The filling pattern 134 may include an insulating material, for example, silicon oxide, but is not limited thereto.

몇몇 실시예에서, 채널 구조체(CH)는 채널 패드(136)를 더 포함할 수 있다. 채널 패드(136)는 반도체 패턴(130)과 접속되도록 형성될 수 있다. 예를 들어, 채널 패드(136)는 제1 층간 절연막(140) 내에 제공되어 반도체 패턴(130)의 상부와 접속될 수 있다. 채널 패드(136)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.In some embodiments, the channel structure CH may further include a channel pad 136 . The channel pad 136 may be formed to be connected to the semiconductor pattern 130 . For example, the channel pad 136 may be provided in the first interlayer insulating layer 140 to be connected to an upper portion of the semiconductor pattern 130 . The channel pad 136 may include, for example, polysilicon doped with impurities, but is not limited thereto.

몇몇 실시예에서, 셀 기판(101) 상에 소오스 층(105)이 제공될 수 있다. 소오스 층(105)은 셀 기판의 전면(101a) 상에 형성될 수 있다. 소오스 층(105)은 셀 기판(101)과 몰드 구조체(MS) 사이에 개재될 수 있다. 예를 들어, 소오스 층(105)은 셀 기판의 전면(101a)을 따라 연장될 수 있다. In some embodiments, a source layer 105 may be provided on the cell substrate 101 . The source layer 105 may be formed on the front surface 101a of the cell substrate. The source layer 105 may be interposed between the cell substrate 101 and the mold structure MS. For example, the source layer 105 may extend along the front surface 101a of the cell substrate.

몇몇 실시예에서, 소오스 층(105)은 채널 구조체(CH)의 반도체 패턴(130)과 접속되도록 형성될 수 있다. 예를 들어, 도 7에 도시된 것처럼 소오스 층(105)의 일면은 반도체 패턴(130)의 일면과 접촉할 수 있다. 소오스 층(105)은 반도체 패턴(130) 상에 배치될 수 있다. 이러한 소오스 층(105)은 비휘발성 메모리 장치의 공통 소오스 라인(예컨대, 도 2의 CSL)으로 제공될 수 있다. 소오스 층(105)은 예를 들어, 불순물이 도핑된 폴리실리콘 또는 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.In some embodiments, the source layer 105 may be formed to be connected to the semiconductor pattern 130 of the channel structure CH. For example, as shown in FIG. 7 , one surface of the source layer 105 may contact one surface of the semiconductor pattern 130 . The source layer 105 may be disposed on the semiconductor pattern 130 . The source layer 105 may be provided as a common source line (eg, CSL of FIG. 2 ) of the nonvolatile memory device. The source layer 105 may include, for example, polysilicon doped with impurities or a metal, but is not limited thereto.

도시되지 않았으나, 셀 기판(101)과 소오스 층(105) 사이에 베이스 절연막이 개재될 수도 있다. 상기 베이스 절연막은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.Although not shown, a base insulating layer may be interposed between the cell substrate 101 and the source layer 105 . The base insulating layer may include, for example, at least one of silicon oxide, silicon nitride, and silicon oxynitride, but is not limited thereto.

워드라인 절단 구조체(WLC)는 제1 방향(X)으로 연장되어 몰드 구조체(MS)를 절단할 수 있다. 몰드 구조체(MS)는 복수의 워드라인 절단 구조체(WLC)들에 의해 절단되어 복수의 메모리 셀 블록들(예컨대, 도 1의 BLK1~BLKn)을 형성할 수 있다. 예를 들어, 인접하는 2개의 워드라인 절단 구조체(WLC)들은 그들 사이에 하나의 메모리 셀 블록을 정의할 수 있다. 워드라인 절단 구조체(WLC)들에 의해 정의되는 각각의 메모리 셀 블록들 내에는 복수의 채널 구조체(CH)들이 배치될 수 있다.The word line cutting structure WLC may extend in the first direction X to cut the mold structure MS. The mold structure MS may be cut by the plurality of word line cutting structures WLC to form a plurality of memory cell blocks (eg, BLK1 to BLKn of FIG. 1 ). For example, two adjacent wordline cutting structures (WLCs) may define one memory cell block therebetween. A plurality of channel structures CH may be disposed in each of the memory cell blocks defined by the word line cutoff structures WLCs.

도 3에서, 하나의 메모리 셀 블록 내에 제2 방향(Y)을 따라 지그재그로 배열되는 채널 구조체(CH)들의 개수는 9개인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 각각의 메모리 셀 블록들 내에 배치되는 채널 구조체(CH)들의 개수는 도시된 것에 한정되지 않고 다양할 수 있음은 물론이다.In FIG. 3 , the number of channel structures CH arranged in a zigzag along the second direction Y in one memory cell block is only nine, but this is only exemplary. Of course, the number of channel structures CH disposed in each of the memory cell blocks is not limited to the illustrated ones and may vary.

몇몇 실시예에서, 워드라인 절단 구조체(WLC)는 제1 방향(X)으로 연장되어 소오스 층(105) 및 게이트 전극들(ECL, GSL, WL1~WLn, SSL)을 절단할 수 있다. 워드라인 절단 구조체(WLC)의 상면(WLC_US)은 셀 기판의 전면(101a)보다 높은 레벨에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 워드라인 절단 구조체(WLC)의 상면(WLC_US)은 셀 기판의 전면(101a)과 동일 평면에 놓일 수도 있다. In some embodiments, the word line cutting structure WLC may extend in the first direction X to cut the source layer 105 and the gate electrodes ECL, GSL, WL1 to WLn, and SSL. Although it is illustrated that the upper surface WLC_US of the word line cutting structure WLC is disposed at a level higher than the front surface 101a of the cell substrate, this is only exemplary. As another example, the upper surface WLC_US of the word line cutting structure WLC may be coplanar with the front surface 101a of the cell substrate.

몇몇 실시예에서, 워드라인 절단 구조체(WLC)는 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연 물질은 워드라인 절단 구조체(WLC)를 채울 수 있다. 상기 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.In some embodiments, the wordline cutting structure WLC may include an insulating material. For example, the insulating material may fill the word line cutting structure WLC. The insulating material may include, for example, at least one of silicon oxide, silicon nitride, and silicon oxynitride, but is not limited thereto.

비트라인(BL)은 몰드 구조체(MS) 및 제1 층간 절연막(140) 상에 형성될 수 있다. 비트라인(BL)은 제2 방향(Y)으로 연장되어 워드라인 절단 구조체(WLC)와 교차할 수 있다. 또한, 비트라인(BL)은 제2 방향(Y)으로 연장되어 제2 방향(Y)을 따라 배열되는 복수의 채널 구조체(CH)들과 접속될 수 있다. 예를 들어, 제1 층간 절연막(140) 내에 각각의 채널 구조체(CH)들의 상부와 접속되는 비트라인 컨택(180)이 형성될 수 있다. 비트라인(BL)은 비트라인 컨택(180)을 통해 채널 구조체(CH)들과 전기적으로 연결될 수 있다.The bit line BL may be formed on the mold structure MS and the first interlayer insulating layer 140 . The bit line BL may extend in the second direction Y to cross the word line cutting structure WLC. Also, the bit line BL may extend in the second direction Y to be connected to a plurality of channel structures CH arranged in the second direction Y. For example, a bit line contact 180 connected to upper portions of each of the channel structures CH may be formed in the first interlayer insulating layer 140 . The bit line BL may be electrically connected to the channel structures CH through the bit line contact 180 .

셀 컨택 플러그(150)는 확장 영역(R2)에 제공될 수 있다. 셀 컨택 플러그(150)는 확장 영역(R2)에서, 제3 방향(Z)으로 연장되어, 제1 층간 절연막(140)을 관통할 수 있다. 셀 컨택 플러그(150)는 확장 영역(R2)에서 각각의 게이트 전극들(ECL, GSL, WL1~WLn, SSL)과 접속될 수 있다. 설명의 편의상 셀 컨택 플러그(150)가 일곱 개인 것으로 도시하였으나, 이에 한정되는 것은 아니다. The cell contact plug 150 may be provided in the expansion region R2 . The cell contact plug 150 may extend in the third direction Z in the extension region R2 to pass through the first interlayer insulating layer 140 . The cell contact plug 150 may be connected to each of the gate electrodes ECL, GSL, WL1 to WLn, and SSL in the extension region R2 . For convenience of description, although seven cell contact plugs 150 are illustrated, the present invention is not limited thereto.

셀 컨택 플러그(150)는 각각 게이트 전극들(ECL, GSL, WL1~WLn, SSL)과 접촉될 수 있다. 이를 통해, 셀 컨택 플러그(150)는 게이트 전극들(ECL, GSL, WL1~WLn, SSL)과 전기적으로 연결될 수 있다. 셀 컨택 플러그(150)는 셀 컨택(155)을 통해 비트라인(BL)과 전기적으로 연결될 수 있다. The cell contact plug 150 may contact the gate electrodes ECL, GSL, WL1 to WLn, and SSL, respectively. Through this, the cell contact plug 150 may be electrically connected to the gate electrodes ECL, GSL, WL1 to WLn, and SSL. The cell contact plug 150 may be electrically connected to the bit line BL through the cell contact 155 .

셀 컨택 플러그(150)는 도전 물질을 포함할 수 있다. 셀 컨택 플러그(150)는 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속을 포함할 수 있지만, 금속의 종류는 이에 제한되지 않는다. 일례로, 셀 컨택 플러그(150)는 텅스텐(W)을 포함할 수 있다. 셀 컨택(155)은 도전 물질을 포함할 수 있다. 예를 들어, 셀 컨택(155)은 텅스텐(W) 또는 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.The cell contact plug 150 may include a conductive material. The cell contact plug 150 may include, for example, a metal such as tungsten (W), cobalt (Co), or nickel (Ni), but the type of the metal is not limited thereto. For example, the cell contact plug 150 may include tungsten (W). The cell contact 155 may include a conductive material. For example, the cell contact 155 may include tungsten (W) or copper (Cu), but is not limited thereto.

공통 소오스 라인 컨택 플러그(160)는 관통 영역(R3)에 배치될 수 있다. 공통 소오스 라인 컨택 플러그(160)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 소오스 층(105)과 전기적으로 연결될 수 있다. 공통 소오스 라인 컨택 플러그(160)는 소오스 컨택(165)을 통해 비트라인(BL)과 전기적으로 연결될 수 있다. 소오스 컨택(165)은 도전 물질을 포함할 수 있다. 소오스 컨택(165)은 예를 들어, 텅스텐(W) 또는 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.The common source line contact plug 160 may be disposed in the through region R3 . The common source line contact plug 160 may be formed of a metal, a metal compound, or a conductive material such as polysilicon, and may be electrically connected to the source layer 105 . The common source line contact plug 160 may be electrically connected to the bit line BL through the source contact 165 . The source contact 165 may include a conductive material. The source contact 165 may include, for example, tungsten (W) or copper (Cu), but is not limited thereto.

제1 입출력 컨택 플러그(170)는 제1 층간 절연막(140)을 관통하여 제1 입출력 패드(195)와 연결될 수 있다. 제1 입출력 컨택 플러그(170)는 관통 영역(R3)에 제공될 수 있다. 일부 실시예들에 따라, 제1 입출력 컨택 플러그(170)가 배치되는 영역에는 셀 기판(101) 및 소오스 층(105)이 배치되지 않을 수 있다. 또한, 제1 입출력 패드(195)는 제3 방향(Z)에서 게이트 전극들(ECL, GSL, WL1~WLn, SSL)과 오버랩되지 않을 수 있다. The first input/output contact plug 170 may pass through the first interlayer insulating layer 140 to be connected to the first input/output pad 195 . The first input/output contact plug 170 may be provided in the through region R3 . According to some embodiments, the cell substrate 101 and the source layer 105 may not be disposed in the region where the first input/output contact plug 170 is disposed. Also, the first input/output pad 195 may not overlap the gate electrodes ECL, GSL, WL1 to WLn, and SSL in the third direction Z.

절연 구조체(120)는 셀 기판(101) 내에 제공될 수 있다. 절연 구조체(120)는 셀 기판(101)을 관통할 수 있다. 절연 구조체(120)는 워드라인 절단 구조체(WLC)와 연결될 수 있다. The insulating structure 120 may be provided in the cell substrate 101 . The insulating structure 120 may penetrate the cell substrate 101 . The insulating structure 120 may be connected to the word line cutting structure WLC.

도 6에서, 절연 구조체(120)의 상면(120US)은 셀 기판의 후면(101b)과 동일 평면에 놓일 수 있다. 절연 구조체(120)의 바닥면(120BS)은 워드라인 절단 구조체(WLC)의 상면(WLC_US)과 접촉할 수 있다. 절연 구조체(120)의 바닥면(120US)은 셀 기판의 전면(101a)과 후면(101b) 사이에 제공될 수 있다. In FIG. 6 , the upper surface 120US of the insulating structure 120 may be coplanar with the rear surface 101b of the cell substrate. The bottom surface 120BS of the insulating structure 120 may contact the upper surface WLC_US of the word line cutting structure WLC. The bottom surface 120US of the insulating structure 120 may be provided between the front surface 101a and the rear surface 101b of the cell substrate.

몇몇 실시예에서, 절연 구조체(120)의 바닥면(120BS)은 제1 폭(W1)을 가질 수 있다. 워드라인 절단 구조체(WLC)의 상면(WLC_US)은 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 작을 수 있다. 다시 말하면, 절연 구조체(120)의 바닥면(120BS)은 워드라인 절단 구조체(WLC)의 상면(WLC_US)과 제3 방향(Z)으로 중첩될 수 있다. In some embodiments, the bottom surface 120BS of the insulating structure 120 may have a first width W1 . The upper surface WLC_US of the word line cutting structure WLC may have a second width W2 . The first width W1 may be smaller than the second width W2 . In other words, the bottom surface 120BS of the insulating structure 120 may overlap the upper surface WLC_US of the word line cutting structure WLC in the third direction Z.

몇몇 실시예에서, 절연 구조체(120)는 워드라인 절단 구조체(WLC)와 제3 방향(Z)으로 완전히 중첩될 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. In some embodiments, the insulating structure 120 may completely overlap the word line cutting structure WLC in the third direction (Z). However, the technical spirit of the present invention is not limited thereto.

절연 구조체(120)는 산화물 계열의 절연 물질을 포함할 수 있다. 예를 들어 절연 구조체(120)는 실리콘 산화물을 포함할 수 있지만, 이에 한정되는 것은 아니다. 절연 구조체(120)를 통해 수소 이온(H+)이 이동될 수 있다. 절연 구조체(120)는 수소 이온(H+)의 이동 통로일 수 있다. The insulating structure 120 may include an oxide-based insulating material. For example, the insulating structure 120 may include silicon oxide, but is not limited thereto. Hydrogen ions (H + ) may move through the insulating structure 120 . The insulating structure 120 may be a passage of hydrogen ions (H + ).

다시 도 4 및 도 5를 참조하면, 페리 구조체(PERI)는 페리 기판(201), 하부 절연막(202), 주변 회로 소자(PT), 제2 층간 절연막(240), 배선 패턴들(260, 275), 배선 컨택들(255, 265), 제2 입출력 컨택 플러그(270), 및 제2 입출력 패드(295)를 포함할 수 있다. Referring back to FIGS. 4 and 5 , the peripheral structure PERI includes a peripheral substrate 201 , a lower insulating layer 202 , a peripheral circuit element PT, a second interlayer insulating layer 240 , and wiring patterns 260 and 275 . ), wiring contacts 255 and 265 , a second input/output contact plug 270 , and a second input/output pad 295 .

페리 기판(201)은 서로 대향하는 전면(201a)과 후면(201b)을 포함할 수 있다. 페리 기판의 전면(201a)은 셀 기판의 전면(101a)과 서로 마주볼 수 있다. 페리 기판의 전면(201a)은 셀 구조체(CELL)의 제2 면(100b)과 서로 마주볼 수 있다. The peripheral substrate 201 may include a front surface 201a and a rear surface 201b opposite to each other. The front surface 201a of the peripheral substrate may face the front surface 101a of the cell substrate. The front surface 201a of the peripheral substrate may face the second surface 100b of the cell structure CELL.

페리 기판(201)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 페리 기판(201)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다.The peripheral substrate 201 may include, for example, a semiconductor substrate such as a silicon substrate, a germanium substrate, or a silicon-germanium substrate. Alternatively, the peripheral substrate 201 may include a silicon-on-insulator (SOI) substrate, a germanium-on-insulator (GOI) substrate, or the like.

주변 회로 소자(PT)는 페리 기판(201) 상에 형성될 수 있다. 주변 회로 소자(PT)는 페리 기판의 전면(201a) 상에 배치될 수 있다. 주변 회로 소자(PT)는 비휘발성 메모리 장치의 동작을 제어하는 주변 회로(예컨대, 도 1의 30)를 구성할 수 있다. 예를 들어, 주변 회로 소자(PT)는 제어 로직(예컨대, 도 1의 37), 로우 디코더(예컨대, 도 1의 33) 및 페이지 버퍼(예컨대, 도 1의 35) 등을 포함할 수 있다. The peripheral circuit device PT may be formed on the peripheral substrate 201 . The peripheral circuit device PT may be disposed on the front surface 201a of the peripheral substrate. The peripheral circuit element PT may constitute a peripheral circuit (eg, 30 of FIG. 1 ) that controls the operation of the nonvolatile memory device. For example, the peripheral circuit element PT may include control logic (eg, 37 of FIG. 1 ), a row decoder (eg, 33 of FIG. 1 ), and a page buffer (eg, 35 of FIG. 1 ).

주변 회로 소자(PT)는 예를 들어, 트랜지스터를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 주변 회로 소자(PT)는 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다. The peripheral circuit element PT may include, for example, a transistor, but is not limited thereto. For example, the peripheral circuit element PT may include not only various active elements such as transistors, but also various passive elements such as capacitors, resistors, and inductors. may be

페리 기판(201)의 후면(201b) 상에 하부 절연막(202)이 배치될 수 있다. 하부 절연막(202) 상에 제2 입출력 패드(295)가 배치될 수 있다. 제2 입출력 패드(295)는 제2 입출력 컨택 플러그(270)를 통해 페리 구조체(PERI)에 배치되는 주변 회로 소자들(PT) 중 적어도 하나와 연결될 수 있다. 하부 절연막(202)에 의해 페리 기판(201)과 제2 입출력 패드(295)가 분리될 수 있다. A lower insulating layer 202 may be disposed on the rear surface 201b of the peripheral substrate 201 . A second input/output pad 295 may be disposed on the lower insulating layer 202 . The second input/output pad 295 may be connected to at least one of the peripheral circuit elements PT disposed in the peripheral structure PERI through the second input/output contact plug 270 . The peripheral substrate 201 and the second input/output pad 295 may be separated by the lower insulating layer 202 .

제2 층간 절연막(240)은 페리 기판(201)의 전면(201a) 상에 제공될 수 있다. 제2 층간 절연막(240) 내에 복수의 배선 패턴들(260, 275), 및 복수의 배선 컨택들(255, 265)이 제공될 수 있다. 제2 층간 절연막(240)은 절연 물질을 포함할 수 있다. 예를 들어, 제2 층간 절연막(240)은 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.The second interlayer insulating layer 240 may be provided on the front surface 201a of the peripheral substrate 201 . A plurality of wiring patterns 260 and 275 and a plurality of wiring contacts 255 and 265 may be provided in the second interlayer insulating layer 240 . The second interlayer insulating layer 240 may include an insulating material. For example, the second interlayer insulating layer 240 may include at least one of silicon oxide, silicon oxynitride, and a low-k material having a dielectric constant lower than that of silicon oxide, but is not limited thereto.

복수의 배선 패턴들(260, 275), 및 복수의 배선 컨택들(255, 265)은 서로 전기적으로 연결될 수 있다. 복수의 배선 패턴들(260, 275), 및 복수의 배선 컨택들(255, 265)을 통해 주변 회로 소자(PT)와 비트라인들(BL)이 전기적으로 연결될 수 있다. 복수의 배선 패턴들(260, 275), 및 복수의 배선 컨택들(255, 265)은 도전 물질을 포함할 수 있다. 복수의 배선 패턴들(260, 275), 및 복수의 배선 컨택들(255, 265)은 예를 들어, 텅스텐(W) 또는 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다. The plurality of wiring patterns 260 and 275 and the plurality of wiring contacts 255 and 265 may be electrically connected to each other. The peripheral circuit element PT and the bit lines BL may be electrically connected to each other through the plurality of wiring patterns 260 and 275 and the plurality of wiring contacts 255 and 265 . The plurality of wiring patterns 260 and 275 and the plurality of wiring contacts 255 and 265 may include a conductive material. The plurality of wiring patterns 260 and 275 and the plurality of wiring contacts 255 and 265 may include, for example, tungsten (W) or copper (Cu), but are not limited thereto.

몇몇 실시예에 따른 비휘발성 메모리 장치는 셀 구조체(CELL)의 최상부 금속층에 형성된 제1 본딩 금속(190)과, 페리 구조체(PERI)의 최상부 금속층에 형성된 제2 본딩 금속(290)을 더 포함할 수 있다. The nonvolatile memory device according to some embodiments may further include a first bonding metal 190 formed on an uppermost metal layer of the cell structure CELL and a second bonding metal 290 formed on an uppermost metal layer of the perimeter structure PERI. can

제1 본딩 금속(190)과 제2 본딩 금속(290)은 서로 본딩될 수 있다. 이에 따라, 셀 구조체(CELL)의 제2 면(100b)과 페리 구조체(PERI)의 제3 면(200a)이 서로 본딩될 수 있다. 제1 본딩 금속(190) 및 제2 본딩 금속(290)이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. The first bonding metal 190 and the second bonding metal 290 may be bonded to each other. Accordingly, the second surface 100b of the cell structure CELL and the third surface 200a of the peripheral structure PERI may be bonded to each other. When the first bonding metal 190 and the second bonding metal 290 are formed of copper (Cu), the bonding method may be a Cu-Cu bonding method.

제1 본딩 금속(190)은 제1 본딩 컨택(185)을 통해 비트라인(BL)과 연결될 수 있다. 제2 본딩 금속(290)은 제2 본딩 컨택(285)을 통해 주변 회로 소자들(PT)과 연결될 수 있다. 이를 통해 페리 구조체(PERI)와 셀 구조체(CELL)가 서로 전기적으로 연결될 수 있다. The first bonding metal 190 may be connected to the bit line BL through the first bonding contact 185 . The second bonding metal 290 may be connected to the peripheral circuit elements PT through the second bonding contact 285 . Through this, the peripheral structure PERI and the cell structure CELL may be electrically connected to each other.

도 8 내지 도 10은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 단면도들이다. 설명의 편의상 도 1 내지 도 7을 이용하여 설명한 것과 중복되는 내용은 간단히 설명하거나 생략한다. 참고적으로 도 8 내지 도 10은 도 5의 P 영역의 예시적인 단면도들일 수 있다. 8 to 10 are exemplary cross-sectional views for describing a nonvolatile memory device according to some embodiments. For convenience of description, content overlapping with those described with reference to FIGS. 1 to 7 will be briefly described or omitted. For reference, FIGS. 8 to 10 may be exemplary cross-sectional views of region P of FIG. 5 .

먼저, 도 8을 참조하면, 제1 폭(W1)은 제2 폭(W2)과 동일할 수 있다. 절연 구조체(120)의 바닥면(120BS)은 워드라인 절단 구조체(WLC)의 상면(WLC_US)과 완전히 접촉될 수 있다. First, referring to FIG. 8 , the first width W1 may be the same as the second width W2 . The bottom surface 120BS of the insulating structure 120 may completely contact the upper surface WLC_US of the word line cutting structure WLC.

도 9를 참조하면, 절연 구조체(120)는 워드라인 절단 구조체(WLC)와 오프셋될 수 있다. 절연 구조체(120)의 바닥면(120BS)의 중심과 워드라인 절단 구조체(WLC)의 상면(WLC_US)의 중심은 오프셋될 수 있다. 예를 들어, 절연 구조체(120)의 바닥면(120BS)의 일부는 워드라인 절단 구조체(WLC)의 상면(WLC_US)과 접촉하지 않을 수 있다. 절연 구조체(120)는 워드라인 절단 구조체(WLC)와 제3 방향(Z)으로 중첩되지 않는 부분을 포함할 수 있다. Referring to FIG. 9 , the insulating structure 120 may be offset from the word line cutting structure WLC. The center of the bottom surface 120BS of the insulating structure 120 and the center of the upper surface WLC_US of the word line cutting structure WLC may be offset. For example, a portion of the bottom surface 120BS of the insulating structure 120 may not contact the upper surface WLC_US of the word line cutting structure WLC. The insulating structure 120 may include a portion that does not overlap the word line cutting structure WLC in the third direction (Z).

도 10을 참조하면, 절연 구조체(120)의 바닥면(120BS)의 일부는 워드라인 절단 구조체(WLC)의 상면(WLC_US)보다 낮은 레벨에 배치될 수 있다. 절연 구조체(120)가 워드라인 절단 구조체(WLC)와 오프셋되면서, 절연 구조체(120)의 일부가 워드라인 절단 구조체(WLC)와 제1 방향(X) 또는 제2 방향(Y)으로 오버랩될 수 있다. Referring to FIG. 10 , a portion of the bottom surface 120BS of the insulating structure 120 may be disposed at a lower level than the upper surface WLC_US of the word line cutting structure WLC. As the insulating structure 120 is offset from the wordline cutting structure WLC, a portion of the insulating structure 120 may overlap the wordline cutting structure WLC in the first direction (X) or the second direction (Y). there is.

도 11은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 단면도이다. 설명의 편의상 도 1 내지 도 7을 이용하여 설명한 것과 중복되는 내용은 간단히 설명하거나 생략한다. 참고적으로 도 11은 도 5의 Q 영역의 예시적인 단면도일 수 있다. 11 is an exemplary cross-sectional view illustrating a nonvolatile memory device according to some embodiments. For convenience of description, content overlapping with those described with reference to FIGS. 1 to 7 will be briefly described or omitted. For reference, FIG. 11 may be an exemplary cross-sectional view of region Q of FIG. 5 .

도 11을 참조하면, 소오스 층(105)은 정보 저장막(132)을 관통하여 반도체 패턴(130)과 접촉할 수 있다. 반도체 패턴(130)의 측부면과 소오스 층(105)이 접촉될 수 있다. 이 경우에도 소오스 층(105)은 비휘발성 메모리 장치의 공통 소오스 라인(예컨대, 도 2의 CSL)으로 제공될 수 있다. Referring to FIG. 11 , the source layer 105 may penetrate the information storage layer 132 and contact the semiconductor pattern 130 . A side surface of the semiconductor pattern 130 may be in contact with the source layer 105 . Even in this case, the source layer 105 may be provided as a common source line (eg, CSL of FIG. 2 ) of the nonvolatile memory device.

도시되지 않았지만, 소오스 층(105) 상에 소오스 지지층이 배치될 수도 이다. 소오스 지지층은 소오스 층(105)을 형성하기 위한 대체(replacement) 공정에서 몰드 스택의 무너짐 또는 쓰러짐을 방지하기 위한 지지층으로 이용될 수 있다. Although not shown, a source support layer may be disposed on the source layer 105 . The source support layer may be used as a support layer for preventing collapsing or collapsing of the mold stack in a replacement process for forming the source layer 105 .

도 12 내지 도 17은 몇몇 실시예에 따른 비휘발성 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 이하에서, 도 12 내지 도 17을 참조하여 몇몇 실시예에 따른 비휘발성 메모리 장치 제조 방법을 설명한다. 설명의 편의상 도 1 내지 도 11을 이용하여 설명한 것과 중복되는 내용은 생략한다. 12 to 17 are intermediate steps for explaining a method of manufacturing a nonvolatile memory device according to some embodiments. Hereinafter, a method of manufacturing a nonvolatile memory device according to some exemplary embodiments will be described with reference to FIGS. 12 to 17 . For convenience of description, content overlapping with those described with reference to FIGS. 1 to 11 will be omitted.

먼저 도 12를 참조하면, 셀 기판(101) 상에, 소오스 층(105)과, 몰드 구조체(MS)와, 채널 구조체(CH)와, 워드라인 절단 구조체(WLC)가 형성될 수 있다. Referring first to FIG. 12 , a source layer 105 , a mold structure MS, a channel structure CH, and a word line cutting structure WLC may be formed on a cell substrate 101 .

도시되진 않았지만, 희생층(미도시)과 몰드 절연막(110)이 교대로 적층된 희생 구조체가 먼저 형성되고, 희생 구조체를 관통하여 채널 구조체(CH)와 워드라인 절단 구조체(WLC)가 형성될 수 있다. 이어서, 리플레이스먼트 공정을 통해 희생층을 게이트 전극들(ECL, GSL, WL1~WLn, SSL)로 치환할 수 있다. Although not shown, a sacrificial structure in which a sacrificial layer (not shown) and a mold insulating film 110 are alternately stacked is first formed, and a channel structure CH and a word line cutting structure WLC may be formed through the sacrificial structure. there is. Subsequently, the sacrificial layer may be replaced with the gate electrodes ECL, GSL, WL1 to WLn, and SSL through a replacement process.

채널 구조체(CH) 상에, 채널 패드(136), 비트라인 컨택(180), 비트라인(BL), 제1 본딩 금속(190), 및 제1 본딩 컨택(185)이 형성될 수 있다. A channel pad 136 , a bit line contact 180 , a bit line BL, a first bonding metal 190 , and a first bonding contact 185 may be formed on the channel structure CH.

도 13을 참조하면, 셀 기판(101)의 후면(101b) 상에, 마스크막(MASK)이 형성될 수 있다. Referring to FIG. 13 , a mask layer MASK may be formed on the rear surface 101b of the cell substrate 101 .

마스크막(MASK)은 절연 구조체(120)의 위치를 개략적으로 한정하는 개구부를 가질 수 있다. 마스크막(MASK)은 포토레지스트막, ACL(Amorphous Carbon Layer), SOH(Spin on Hardmask), SOC(Spin on Carbon) 및 실리콘 질화막 중 적어도 하나로 형성될 수 있다. The mask layer MASK may have an opening that roughly defines the position of the insulating structure 120 . The mask layer MASK may be formed of at least one of a photoresist layer, an amorphous carbon layer (ACL), a spin on hardmask (SOH), a spin on carbon (SOC) layer, and a silicon nitride layer.

도 14를 참조하면, 마스크막(MASK)을 식각 마스크로 이용하여 셀 기판(101)의 일부가 식각될 수 있다. Referring to FIG. 14 , a portion of the cell substrate 101 may be etched using the mask layer MASK as an etch mask.

셀 기판(101)의 일부를 식각하여 절연 트렌치(t)를 형성할 수 있다. 절연 트렌치(t)는 워드라인 절단 구조체(WLC)를 노출시킬 수 있다. A portion of the cell substrate 101 may be etched to form an insulating trench t. The isolation trench t may expose the wordline cut structure WLC.

도 15를 참조하면, 절연 트렌치(t)를 채우는 절연 구조체(120)가 형성될 수 있다. 절연 구조체(120)는 셀 기판(101) 내에 형성될 수 있다. 절연 구조체(120)는 워드라인 절단 구조체(WLC)와 연결될 수 있다. Referring to FIG. 15 , the insulating structure 120 filling the insulating trench t may be formed. The insulating structure 120 may be formed in the cell substrate 101 . The insulating structure 120 may be connected to the word line cutting structure WLC.

도 16을 참조하면, 셀 기판의 후면(101b) 상에 절연 기판(102)과 상부 절연막(103)이 형성될 수 있다. 절연 기판(102)은 셀 기판의 후면(101b)을 덮을 수 있다. 절연 기판(102)은 절연 구조체(120)를 덮을 수 있다. Referring to FIG. 16 , the insulating substrate 102 and the upper insulating layer 103 may be formed on the rear surface 101b of the cell substrate. The insulating substrate 102 may cover the rear surface 101b of the cell substrate. The insulating substrate 102 may cover the insulating structure 120 .

도 17을 참조하면, 페리 구조체(PERI)가 형성될 수 있다. 이어서, 페리 구조체(PERI)와 셀 구조체(CELL)는 서로 본딩될 수 있다. 셀 구조체(CELL)의 제2 면(100b)과 페리 구조체(PERI)의 제3 면(200a)은 서로 본딩될 수 있다. Referring to FIG. 17 , a peri structure PERI may be formed. Subsequently, the peripheral structure PERI and the cell structure CELL may be bonded to each other. The second surface 100b of the cell structure CELL and the third surface 200a of the peri structure PERI may be bonded to each other.

페리 구조체(PERI)를 형성하는 것은, 페리 기판(201)을 제공하고, 페리 기판(201)의 전면(201a) 상에, 주변 회로 소자들(PT)을 형성하는 것을 포함할 수 있다. 주변 회로 소자들(PT)은 셀 구조체(PERI)를 동작시키는 트랜지스터를 포함할 수 있다. Forming the peripheral structure PERI may include providing the peripheral substrate 201 and forming the peripheral circuit elements PT on the front surface 201a of the peripheral substrate 201 . The peripheral circuit elements PT may include a transistor that operates the cell structure PERI.

이하에서, 도 1 내지 도 11, 및 도 18 내지 도 20을 참조하여, 예시적인 실시예들에 따른 비휘발성 메모리 장치를 포함하는 전자 시스템을 설명한다.Hereinafter, an electronic system including a nonvolatile memory device according to example embodiments will be described with reference to FIGS. 1 to 11 and FIGS. 18 to 20 .

도 18은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 블록도이다. 도 19는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 사시도이다. 도 20은 도 19의 I-I 선을 따라 절단한 개략적인 단면도이다. 18 is an exemplary block diagram for describing an electronic system according to some embodiments. 19 is an exemplary perspective view for explaining an electronic system according to some embodiments. 20 is a schematic cross-sectional view taken along line I-I of FIG. 19 .

도 18을 참조하면, 몇몇 실시예에 따른 전자 시스템(1000)은 비휘발성 메모리 장치(1100) 및 비휘발성 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 비휘발성 메모리 장치(1100)들을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 비휘발성 메모리 장치(1100)들을 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.Referring to FIG. 18 , the electronic system 1000 according to some embodiments may include a nonvolatile memory device 1100 and a controller 1200 electrically connected to the nonvolatile memory device 1100 . The electronic system 1000 may be a storage device including one or a plurality of nonvolatile memory devices 1100 or an electronic device including a storage device. For example, the electronic system 1000 may be a solid state drive device (SSD) device, a universal serial bus (USB) device, a computing system, a medical device, or a communication device including one or more non-volatile memory devices 1100 . there is.

비휘발성 메모리 장치(1100)는 예를 들어, NAND 플래쉬 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 11을 이용하여 상술한 비휘발성 메모리 장치일 수 있다. 비휘발성 메모리 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.The nonvolatile memory device 1100 may be, for example, a NAND flash memory device, for example, the nonvolatile memory device described above with reference to FIGS. 1 to 11 . The nonvolatile memory device 1100 may include a first structure 1100F and a second structure 1100S on the first structure 1100F.

제1 구조물(1100F)은 디코더 회로(1110; 예컨대, 도 1의 로우 디코더(33)), 페이지 버퍼(1120; 예컨대, 도 1의 페이지 버퍼(35)) 및 로직 회로(1130; 예컨대, 도 1의 제어 로직(37))를 포함하는 주변 회로 구조물일 수 있다.The first structure 1100F includes a decoder circuit 1110 (eg, row decoder 33 in FIG. 1 ), a page buffer 1120 (eg, page buffer 35 in FIG. 1 ), and a logic circuit 1130 (eg, FIG. 1 ). may be a peripheral circuit structure including the control logic 37 of

제2 구조물(1100S)은 도 2를 이용하여 상술한 공통 소오스 라인(CSL), 복수의 비트라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다. 셀 스트링(CSTR)들은 워드라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 디코더 회로(1110)에 연결될 수 있다. 또한, 셀 스트링(CSTR)들은 비트라인(BL)들을 통해 페이지 버퍼(1120)에 연결될 수 있다.The second structure 1100S may include the common source line CSL, the plurality of bit lines BL, and the plurality of cell strings CSTR described above with reference to FIG. 2 . The cell strings CSTR may be connected to the decoder circuit 1110 through a word line WL, at least one string select line SSL, and at least one ground select line GSL. In addition, the cell strings CSTR may be connected to the page buffer 1120 through bit lines BL.

몇몇 실시예에서, 공통 소오스 라인(CSL) 및 셀 스트링(CSTR)들은, 제1 구조물(1100F)로부터 제2 구조물(1100S)까지 연장되는 제1 연결 배선(1115)들을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. In some embodiments, the common source line CSL and the cell strings CSTR are connected to the decoder circuit 1110 and the decoder circuit 1110 through first connection lines 1115 extending from the first structure 1100F to the second structure 1100S. may be electrically connected.

몇몇 실시예에서, 비트라인(BL)들은 제1 구조물(1100F)로부터 제2 구조물(1100S)까지 연장되는 제2 연결 배선(1125)들을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다. In some embodiments, the bit lines BL may be electrically connected to the page buffer 1120 through second connection wires 1125 extending from the first structure 1100F to the second structure 1100S.

비휘발성 메모리 장치(1100)는 로직 회로(1130; 예컨대, 도 1의 제어 로직(37))와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.The nonvolatile memory device 1100 may communicate with the controller 1200 through the input/output pad 1101 electrically connected to the logic circuit 1130 (eg, the control logic 37 of FIG. 1 ). The input/output pad 1101 may be electrically connected to the logic circuit 1130 through an input/output connection line 1135 extending from the first structure 1100F to the second structure 1100S.

컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220) 및 호스트 인터페이스(1230)를 포함할 수 있다. 몇몇 실시예에서, 전자 시스템(1000)은 복수의 비휘발성 메모리 장치(1100)들을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 비휘발성 메모리 장치(1100)들을 제어할 수 있다.The controller 1200 may include a processor 1210 , a NAND controller 1220 , and a host interface 1230 . In some embodiments, the electronic system 1000 may include a plurality of non-volatile memory devices 1100 , and in this case, the controller 1200 may control the plurality of non-volatile memory devices 1100 .

프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 비휘발성 메모리 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 비휘발성 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 비휘발성 메모리 장치(1100)를 제어하기 위한 제어 명령, 비휘발성 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 비휘발성 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 비휘발성 메모리 장치(1100)를 제어할 수 있다.The processor 1210 may control the overall operation of the electronic system 1000 including the controller 1200 . The processor 1210 may operate according to a predetermined firmware, and may access the nonvolatile memory device 1100 by controlling the NAND controller 1220 . The NAND controller 1220 may include a NAND interface 1221 that handles communication with the nonvolatile memory device 1100 . A control command for controlling the nonvolatile memory device 1100, data to be written to the memory cell transistors MCT of the nonvolatile memory device 1100, and the nonvolatile memory device 1100 through the NAND interface 1221 Data to be read from the memory cell transistors MCT of the . The host interface 1230 may provide a communication function between the electronic system 1000 and an external host. When receiving a control command from an external host through the host interface 1230 , the processor 1210 may control the nonvolatile memory device 1100 in response to the control command.

도 18 내지 도 20을 참조하면, 몇몇 실시예에 따른 전자 시스템은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 메인 컨트롤러(2002), 하나 이상의 반도체 패키지(2003) 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 메인 컨트롤러(2002)와 서로 연결될 수 있다.18 to 20 , an electronic system according to some exemplary embodiments includes a main board 2001 , a main controller 2002 mounted on the main board 2001 , one or more semiconductor packages 2003 , and a DRAM 2004 . may include The semiconductor package 2003 and the DRAM 2004 may be connected to the main controller 2002 by wiring patterns 2005 formed on the main board 2001 .

메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메인 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.The main board 2001 may include a connector 2006 including a plurality of pins coupled to an external host. The number and arrangement of the plurality of pins in the connector 2006 may vary depending on a communication interface between the electronic system 2000 and the external host. In some embodiments, the electronic system 2000 includes interfaces such as Universal Serial Bus (USB), Peripheral Component Interconnect Express (PCI-Express), Serial Advanced Technology Attachment (SATA), M-Phy for Universal Flash Storage (UFS), etc. It can communicate with an external host according to either one. In some embodiments, the electronic system 2000 may operate by power supplied from an external host through the connector 2006 . The electronic system 2000 may further include a power management integrated circuit (PMIC) for distributing power supplied from the external host to the main controller 2002 and the semiconductor package 2003 .

메인 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.The main controller 2002 may write data to or read data from the semiconductor package 2003 , and may improve the operating speed of the electronic system 2000 .

DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메인 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.The DRAM 2004 may be a buffer memory for mitigating a speed difference between the semiconductor package 2003 as a data storage space and an external host. The DRAM 2004 included in the electronic system 2000 may operate as a kind of cache memory, and may provide a space for temporarily storing data in a control operation for the semiconductor package 2003 . When the electronic system 2000 includes the DRAM 2004 , the main controller 2002 may further include a DRAM controller for controlling the DRAM 2004 in addition to the NAND controller for controlling the semiconductor package 2003 .

반도체 패키지(2003)는 서로 이격된 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)를 포함할 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.The semiconductor package 2003 may include a first semiconductor package 2003a and a second semiconductor package 2003b spaced apart from each other. Each of the first semiconductor package 2003a and the second semiconductor package 2003b may be a semiconductor package including a plurality of semiconductor chips 2200 . Each of the first semiconductor package 2003a and the second semiconductor package 2003b includes a package substrate 2100 , semiconductor chips 2200 on the package substrate 2100 , and adhesive layers disposed on lower surfaces of the semiconductor chips 2200 , respectively. 2300 , a connection structure 2400 electrically connecting the semiconductor chips 2200 and the package substrate 2100 , and a molding layer 2500 covering the semiconductor chips 2200 and the connection structure 2400 on the package substrate 2100 . ) may be included.

패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄 회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 25의 입출력 패드(1101)에 해당할 수 있다.The package substrate 2100 may be a printed circuit board including package upper pads 2130 . Each semiconductor chip 2200 may include an input/output pad 2210 . The input/output pad 2210 may correspond to the input/output pad 1101 of FIG. 25 .

몇몇 실시예에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.In some embodiments, the connection structure 2400 may be a bonding wire electrically connecting the input/output pad 2210 and the upper package pads 2130 . Accordingly, in each of the first semiconductor package 2003a and the second semiconductor package 2003b , the semiconductor chips 2200 may be electrically connected to each other by a bonding wire method, and the package upper pads 2130 of the package substrate 2100 . ) can be electrically connected to. In some embodiments, in each of the first semiconductor package 2003a and the second semiconductor package 2003b , the semiconductor chips 2200 may be connected to a through-electrode (Through Silicon Via, TSV) instead of the bonding wire-type connection structure 2400 . ) may be electrically connected to each other by a connection structure comprising a.

몇몇 실시예에서, 메인 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 몇몇 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메인 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 메인 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.In some embodiments, the main controller 2002 and the semiconductor chips 2200 may be included in one package. In some embodiments, the main controller 2002 and the semiconductor chips 2200 are mounted on a separate interposer substrate different from the main substrate 2001, and the main controller 2002 and the semiconductor are formed by wiring formed on the interposer substrate. Chips 2200 may be connected to each other.

몇몇 실시예에서, 패키지 기판(2100)은 인쇄 회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 26과 같이 전자 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.In some embodiments, the package substrate 2100 may be a printed circuit board. The package substrate 2100 is disposed on or exposed through the package substrate body 2120 , the package upper pads 2130 disposed on the upper surface of the package substrate body 2120 , and the lower surface of the package substrate body 2120 . It may include lower pads 2125 to be formed, and internal wirings 2135 electrically connecting the upper pads 2130 and the lower pads 2125 in the package substrate body 2120 . The upper pads 2130 may be electrically connected to the connection structures 2400 . The lower pads 2125 may be connected to the wiring patterns 2005 of the main board 2001 of the electronic system 2000 as shown in FIG. 26 through conductive connectors 2800 .

도 19 및 도 20을 참조하면, 몇몇 실시예에 따른 전자 시스템에서, 반도체 칩들(2200) 각각은 도 1 내지 도 11을 이용하여 상술한 비휘발성 메모리 장치를 포함할 수 있다. 예를 들어, 반도체 칩들(2200) 각각은 페리 구조체(PERI) 및 셀 구조체(CELL)를 포함할 수 있다. 예시적으로, 페리 구조체(PERI)는 도 3 내지 7을 이용하여 상술한 페리 기판(201) 및 주변 회로 소자(PT)를 포함할 수 있다. 또한, 예시적으로, 셀 구조체(CELL)는 도 3 내지 도 7을 이용하여 상술한 셀 기판(101), 몰드 구조체(MS), 채널 구조체(CH), 워드라인 절단 구조체(WLC), 절연 구조체(120), 비트라인(BL) 및 셀 컨택 플러그(150)를 포함할 수 있다.19 and 20 , in an electronic system according to some embodiments, each of the semiconductor chips 2200 may include the nonvolatile memory device described above with reference to FIGS. 1 to 11 . For example, each of the semiconductor chips 2200 may include a peripheral structure PERI and a cell structure CELL. For example, the peripheral structure PERI may include the peripheral substrate 201 and the peripheral circuit device PT described above with reference to FIGS. 3 to 7 . Also, by way of example, the cell structure CELL includes the cell substrate 101 , the mold structure MS, the channel structure CH, the word line cut structure WLC, and the insulating structure described above with reference to FIGS. 3 to 7 . 120 , a bit line BL, and a cell contact plug 150 may be included.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the present invention is not limited to the above embodiments, but may be manufactured in various different forms, and those of ordinary skill in the art to which the present invention pertains. It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

CELL: 셀 구조체 PERI: 페리 구조체
101: 셀 기판 102: 절연 기판
105: 소오스 층 110: 몰드 절연막
120: 절연 구조체 MS: 몰드 구조체
CH: 채널 구조체 BL: 비트라인
WLC: 워드라인 절단 구조체
PT: 주변 회로 소자 201: 페리 기판CELL: cell structure PERI: peri structure
101: cell substrate 102: insulating substrate
105: source layer 110: mold insulating film
120: insulating structure MS: mold structure
CH: channel structure BL: bit line
WLC: Wordline Truncation Structure
PT: peripheral circuit element 201: peripheral board

Claims (10)

서로 대향하는 제1 면 및 제2 면을 포함하는 셀 구조체; 및
서로 대향하는 제3 면 및 제4 면을 포함하고, 상기 제3 면은 상기 제2 면과 본딩되는 페리 구조체를 포함하되,
상기 셀 구조체는,
서로 대향하는 전면 및 후면을 포함하는 셀 기판으로, 상기 셀 기판의 전면은 상기 제3 면과 마주보는 셀 기판;
상기 셀 기판의 전면 상에, 교대로 적층되는 게이트 전극들 및 몰드 절연막들을 포함하는 몰드 구조체;
상기 몰드 구조체를 관통하는 채널 구조체;
상기 채널 구조체와 이격되고, 상기 몰드 구조체를 관통하는 워드라인 절단 구조체; 및
상기 셀 기판을 관통하여 상기 워드라인 절단 구조체와 연결되는 절연 구조체를 포함하고,
상기 페리 구조체는,
서로 대향하는 전면 및 후면을 포함하는 페리 기판으로, 상기 페리 기판의 전면은 상기 제2 면과 마주보는 페리 기판; 및
상기 페리 기판의 전면 상에, 상기 셀 구조체를 동작시키는 주변 회로 소자들을 포함하는, 비휘발성 메모리 장치. a cell structure including first and second surfaces opposite to each other; and
A ferri structure comprising a third surface and a fourth surface facing each other, wherein the third surface is bonded to the second surface,
The cell structure is
a cell substrate including a front surface and a rear surface opposite to each other, wherein the front surface of the cell substrate faces the third surface;
a mold structure including gate electrodes and mold insulating layers alternately stacked on the entire surface of the cell substrate;
a channel structure passing through the mold structure;
a word line cutting structure spaced apart from the channel structure and penetrating the mold structure; and
Including an insulating structure connected to the word line cutting structure through the cell substrate,
The ferri structure is
a ferry substrate including a front surface and a rear surface opposite to each other, the front surface of the ferry substrate being opposite to the second surface; and
and peripheral circuit elements configured to operate the cell structure on a front surface of the peripheral substrate. 제 1항에 있어서,
상기 절연 구조체의 바닥면은 상기 워드라인 절단 구조체의 상면과 접촉하는, 비휘발성 메모리 장치. The method of claim 1,
A bottom surface of the insulating structure is in contact with a top surface of the word line cutting structure. 제 2항에 있어서,
상기 절연 구조체의 바닥면의 폭은 상기 워드라인 절단 구조체의 상면의 폭보다 작은, 비휘발성 메모리 장치. 3. The method of claim 2,
A width of a bottom surface of the insulating structure is smaller than a width of a top surface of the word line cutting structure. 제 1항에 있어서,
상기 절연 구조체의 적어도 일부는 상기 워드라인 절단 구조체와 상기 셀 기판의 두께 방향으로 비오버랩되는, 비휘발성 메모리 장치. The method of claim 1,
At least a portion of the insulating structure is non-overlapping with the word line cutting structure in a thickness direction of the cell substrate. 제 1항에 있어서,
상기 절연 구조체는 산화물 계열의 절연 물질을 포함하는, 비휘발성 메모리 장치. The method of claim 1,
The insulating structure includes an oxide-based insulating material. 제 1항에 있어서,
상기 셀 기판의 후면 상에 배치되는 절연 기판을 더 포함하는, 비휘발성 메모리 장치. The method of claim 1,
The nonvolatile memory device further comprising an insulating substrate disposed on a rear surface of the cell substrate. 제 1항에 있어서,
상기 절연 구조체는 상기 워드라인 절단 구조체와 상기 셀 기판의 두께 방향으로 완전히 오버랩되는 비휘발성 메모리 장치. The method of claim 1,
The insulating structure completely overlaps the word line cutting structure in a thickness direction of the cell substrate. 서로 대향하는 제1 면 및 제2 면을 포함하는 셀 구조체를 형성하고,
서로 대향하는 제3 면 및 제4 면을 포함하는 페리 구조체를 형성하고,
상기 셀 구조체의 제2 면과 상기 페리 구조체의 제3 면을 본딩하는 것을 포함하되,
상기 셀 구조체를 형성하는 것은,
서로 대향하는 전면 및 후면을 포함하는 셀 기판을 제공하되, 상기 셀 기판의 전면은 상기 제3 면과 마주보고,
상기 셀 기판의 전면 상에, 교대로 적층되는 게이트 전극 및 몰드 절연막들을 포함하는 몰드 구조체를 형성하고,
상기 몰드 구조체를 관통하는 채널 구조체를 형성하고,
상기 몰드 구조체를 관통하고, 상기 채널 구조체와 이격된 워드라인 절단 구조체를 형성하고,
상기 셀 기판을 관통하고, 상기 워드라인 절단 구조체와 연결되는 절연 구조체를 형성하는 것을 포함하고,
상기 페리 구조체를 형성하는 것은,
서로 대향하는 전면 및 후면을 포함하는 페리 기판을 제공하되, 상기 페리 기판의 전면은 상기 제2 면과 마주보고,
상기 페리 기판의 전면 상에, 상기 셀 구조체를 동작시키는 주변 회로 소자들을 형성하는 것을 포함하는, 비휘발성 메모리 장치 제조 방법. Forming a cell structure including a first surface and a second surface facing each other,
forming a perimeter structure including a third surface and a fourth surface opposite to each other;
Including bonding the second surface of the cell structure and the third surface of the peri structure,
Forming the cell structure,
Provide a cell substrate including a front surface and a rear surface facing each other, wherein the front surface of the cell substrate faces the third surface,
forming a mold structure including a gate electrode and mold insulating layers alternately stacked on the entire surface of the cell substrate;
forming a channel structure penetrating through the mold structure;
Forming a word line cutting structure passing through the mold structure and spaced apart from the channel structure,
Penetrating the cell substrate and comprising forming an insulating structure connected to the word line cutting structure,
Forming the ferri structure is,
Provide a ferry substrate including a front surface and a rear surface facing each other, wherein the front surface of the ferry substrate faces the second surface,
and forming peripheral circuit elements for operating the cell structure on the front surface of the peripheral substrate. 제 8항에 있어서,
상기 절연 구조체는 상기 워드라인 절단 구조체와 상기 셀 기판의 두께 방향으로 완전히 오버랩되는, 비휘발성 메모리 장치 제조 방법. 9. The method of claim 8,
and the insulating structure completely overlaps the word line cutting structure in a thickness direction of the cell substrate. 메인 기판;
상기 메인 기판 상의 비휘발성 메모리 장치; 및
상기 메인 기판 상에, 상기 비휘발성 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하고,
상기 비휘발성 메모리 장치는,
서로 대향하는 제1 면 및 제2 면을 포함하는 셀 구조체; 및
서로 대향하는 제3 면 및 제4 면을 포함하고, 상기 제3 면은 상기 제2 면과 본딩되는 페리 구조체를 포함하되,
상기 셀 구조체는,
서로 대향하는 전면 몇 및 후면을 포함하는 셀 기판으로, 상기 셀 기판의 전면은 상기 제3 면과 마주보는 셀 기판;
상기 셀 기판의 전면 상에, 교대로 적층되는 게이트 전극들 및 몰드 절연막들을 포함하는 몰드 구조체;
상기 몰드 구조체를 관통하는 채널 구조체;
상기 채널 구조체와 이격되고, 상기 몰드 구조체를 관통하는 워드라인 절단 구조체; 및
상기 셀 기판을 관통하여 상기 워드라인 절단 구조체와 연결되는 절연 구조체를 포함하고,
상기 페리 구조체는,
서로 대향하는 전면 및 후면을 포함하는 페리 기판으로, 상기 페리 기판의 전면은 상기 제2 면과 마주보는 페리 기판; 및
상기 페리 기판의 전면 상에, 상기 셀 구조체를 동작시키는 주변 회로 소자들을 포함하는, 전자 시스템.main board;
a nonvolatile memory device on the main board; and
a controller electrically connected to the nonvolatile memory device on the main board;
The non-volatile memory device comprises:
a cell structure including first and second surfaces opposite to each other; and
A ferri structure comprising a third surface and a fourth surface facing each other, wherein the third surface is bonded to the second surface,
The cell structure is
a cell substrate including a plurality of front surfaces and a rear surface opposite to each other, the front surface of the cell substrate being opposite to the third surface;
a mold structure including gate electrodes and mold insulating layers alternately stacked on the entire surface of the cell substrate;
a channel structure passing through the mold structure;
a word line cutting structure spaced apart from the channel structure and penetrating the mold structure; and
Including an insulating structure connected to the word line cutting structure through the cell substrate,
The ferri structure is
a ferry substrate including a front surface and a rear surface opposite to each other, the front surface of the ferry substrate being opposite to the second surface; and
and peripheral circuit elements for operating the cell structure, on the front surface of the peripheral substrate.
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