KR20220036020A - 반도체 장치의 신호 전달 회로 - Google Patents

반도체 장치의 신호 전달 회로 Download PDF

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Abstract

본 기술은 출력 노드의 신호를 입력 노드에 피드백시키고, 피드백 시간을 조정함으로써 상기 입력 노드의 신호 및 상기 출력 노드의 신호에 대한 제 1 엠퍼시스 동작을 수행하도록 구성된 제 1 엠퍼시스부; 및 상기 제 1 엠퍼시스부와 병렬 연결되며, 상기 출력 노드의 신호를 상기 입력 노드에 피드백시키고, 피드백 시간을 조정함으로써 상기 입력 노드의 신호 및 상기 출력 노드의 신호에 대한 제 2 엠퍼시스 동작을 수행하도록 구성된 제 2 엠퍼시스부를 포함할 수 있다.

Description

반도체 장치의 신호 전달 회로{SIGNAL TRANSMISSION CIRCUIT OF SEMICONDUCTOR APPARATUS}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 장치의 신호 전달 회로에 관한 것이다.
도 1을 참조하면, 종래의 기술에 따른 반도체 장치의 신호 전달 회로는 복수의 인버터 예를 들어, 제 1 인버터(11) 및 제 2 인버터(12)로 구성될 수 있다.
인터버의 수는 신호 위상 및 드라이빙 능력을 고려하여 가변될 수 있다.
제 1 인버터(11) 및 제 2 인버터(12)는 제 1 부하 즉, 프리 스테이지와 제 2 부하 즉, 넥스트 스테이지 사이에 연결될 수 있다.
제 1 인버터(11) 및 제 2 인버터(12)는 단순히 프리 스테이지의 출력 신호를 반복적으로 반전시켜 넥스트 스테이지에 전달한다.
프리 스테이지는 클럭 신호(clock)에 따라 데이터(Data_In)를 수신하기 위한 회로 구성이다.
프리 스테이지는 스텍(stack) 구조로서, 병렬 형태로 입력되는 데이터(Data_In)를 직렬화하기 위한 다중화기, 래치, 플립플롭 및 다양한 로직 게이트들을 포함하므로 로딩(loading)이 증가하게 된다.
프리 스테이지와 같이 로딩이 큰 회로 구조에 의해 심볼간 간섭(Inter-Symbol Interference: ISI)이 발생하고, 그에 따라 발생된 지터(jitter) 및 출력 신호의 스윙 폭 감소에 의해 타이밍 마진을 감소시키게 된다.
해당 시스템의 동작 주파수가 증가할수록 대역폭 감소 특성에 따라 상술한 타이밍 마진 감소 문제는 더욱 커지게 된다.
본 발명의 실시예는 신호 전달 성능을 향상시킬 수 있는 반도체 장치의 신호 전달 회로를 제공한다.
본 발명의 실시예는 출력 노드의 신호를 입력 노드에 피드백시키고, 피드백 시간을 조정함으로써 상기 입력 노드의 신호 및 상기 출력 노드의 신호에 대한 제 1 엠퍼시스 동작을 수행하도록 구성된 제 1 엠퍼시스부; 및 상기 제 1 엠퍼시스부와 병렬 연결되며, 상기 출력 노드의 신호를 상기 입력 노드에 피드백시키고, 피드백 시간을 조정함으로써 상기 입력 노드의 신호 및 상기 출력 노드의 신호에 대한 제 2 엠퍼시스 동작을 수행하도록 구성된 제 2 엠퍼시스부를 포함할 수 있다.
본 발명의 실시예는 출력 노드의 신호를 입력 노드에 피드백시키고, 피드백 시간을 조정함으로써 상기 입력 노드의 신호 및 상기 출력 노드의 신호에 대한 제 1 엠퍼시스 동작을 수행하도록 구성된 제 1 엠퍼시스부; 및 상기 입력 노드에 상기 제 1 엠퍼시스부와 병렬 연결되며, 상기 입력 노드의 신호를 상기 입력 노드에 피드백시키고, 피드백 시간을 조정함으로써 상기 입력 노드의 신호에 대한 제 2 엠퍼시스 동작을 수행하도록 구성된 제 2 엠퍼시스부를 포함할 수 있다.
본 발명의 실시예는 출력 노드의 신호 또는/및 입력 노드의 신호를 입력 노드에 피드백시킴으로써 상기 입력 노드의 신호 및 상기 출력 노드의 신호에 대한 엠퍼시스 동작을 수행하도록 구성된 엠퍼시스부; 및 상기 엠퍼시스부에 의한 피드백의 시간을 조정하도록 구성된 지연부를 포함할 수 있다.
본 기술은 신호 전달 성능을 향상시킬 수 있다.
도 1은 종래의 기술에 따른 신호 전달 회로의 구성을 나타낸 도면,
도 2는 본 발명의 실시예에 따른 신호 전달 회로의 구성을 나타낸 도면,
도 3은 도 2의 제 2 버퍼 유닛의 구성을 나타낸 도면,
도 4는 본 발명의 실시예에 따른 신호 전달 회로의 동작을 설명하기 위한 도면,
도 5는 본 발명의 다른 실시예에 따른 신호 전달 회로의 구성을 나타낸 도면이고,
도 6은 본 발명의 다른 실시예에 따른 신호 전달 회로의 동작을 설명하기 위한 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 신호 전달 회로(101)의 구성을 나타낸 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 신호 전달 회로(101)는 제 1 부하 즉, 프리 스테이지와 제 2 부하 즉, 넥스트 스테이지 사이에 연결될 수 있다.
신호 전달 회로(101)는 복수의 버퍼 유닛 및 복수의 저항 예를 들어, 제 1 내지 제 3 버퍼 유닛(111 - 113) 및 제 1 내지 제 3 저항(121 - 123)을 포함할 수 있다.
제 1 내지 제 3 버퍼 유닛(111 - 113) 중에서 적어도 하나는 구동력 제어신호(EQ<1:N>)에 따라 구동력의 조정이 가능하다.
제 1 내지 제 3 버퍼 유닛(111 - 113) 중에서 적어도 하나의 구동력을 조정함으로써 엠퍼시스(Emphasis) 동작의 세기를 조정할 수 있다.
제 1 버퍼 유닛(111)은 제 2 및 제 3 버퍼 유닛(112, 113)에 비해 큰 구동력을 갖도록 설계될 수 있다.
제 2 또는/및 제 3 버퍼 유닛(112, 113)의 구동력은 조정이 가능하나, 제 2 또는/및 제 3 버퍼 유닛(112, 113)의 최대 구동력이 제 1 버퍼 유닛(111)의 디폴트 구동력에 비해 작은 값을 갖도록 설계될 수 있다.
제 1 내지 제 3 저항(121 - 123) 중에서 적어도 하나는 스위칭 제어신호(SW<1:3>)에 따라 해당 신호 경로와 연결/분리가 가능하다.
제 1 내지 제 3 저항(121 - 123) 중에서 적어도 하나를 해당 신호 경로와 연결/분리함으로써 피드백(feedback) 시간을 조정할 수 있다.
구동력 제어신호(EQ<1:N>) 및 스위칭 제어신호(SW<1:3>)는 신호 전달 회로(101)의 동작 특성에 맞도록 그 값들이 정해지고 필요에 따라 가변될 수 있다.
구동력 제어신호(EQ<1:N>) 및 스위칭 제어신호(SW<1:3>)는 반도체 장치 내부의 비 휘발성 저장 소자 예를 들어, 퓨즈 셋 등에 프로그램될 수 있다.
구동력 제어신호(EQ<1:N>) 및 스위칭 제어신호(SW<1:3>)는 반도체 장치의 모드 레지스터 셋에 저장될 수 있고, 모드 레지스터 라이트 동작 등에 의해 그 값들의 가변이 가능하다.
제 1 버퍼 유닛(111)은 신호 전달 회로(101)의 입력 노드(이하, 입력 노드)와 신호 전달 회로(101)의 출력 노드(이하, 출력 노드) 사이에 연결될 수 있다.
제 2 버퍼 유닛(112) 및 제 3 버퍼 유닛(113)은 입력 노드와 출력 노드 사이에 제 1 버퍼(111)와 병렬로 연결될 수 있다.
제 2 버퍼 유닛(112)은 그 출력단이 입력 노드와 연결될 수 있다.
제 3 버퍼 유닛(113)은 그 출력단이 제 2 버퍼 유닛(112)의 입력단과 연결되고, 자신의 입력단이 출력 노드와 연결될 수 있다.
제 1 저항(121)은 제 1 버퍼 유닛(111)과 병렬로 연결될 수 있다.
제 2 저항(122)은 제 2 버퍼 유닛(112)과 병렬로 연결될 수 있다.
제 3 저항(123)은 제 3 버퍼 유닛(113)과 병렬로 연결될 수 있다.
제 2 저항(122)과 제 3 저항(123)은 직렬 연결될 수 있다.
제 1 버퍼 유닛(111) 및 제 1 저항(121)은 출력 노드의 신호를 입력 노드에 피드백시키기 위한 제 1 피드백 루프를 구성할 수 있다.
제 2 버퍼 유닛(112), 제 3 버퍼 유닛(113), 제 2 저항(122) 및 제 3 저항(123)은 출력 노드의 신호를 입력 노드에 피드백시키기 위한 제 2 피드백 루프를 구성할 수 있다.
제 1 내지 제 3 저항(121 - 123) 각각이 제 1 내지 제 3 버퍼 유닛(111 - 113) 각각과 병렬 연결되므로 신호 전달 회로(101)의 입력 노드와 출력 노드의 대역폭을 증가시킬 수 있다.
제 1 내지 제 3 버퍼 유닛(111 - 113) 및 제 1 내지 제 3 저항(121 - 123)은 엠퍼시스부와 지연부로 구분될 수 있다.
엠퍼시스부는 출력 노드의 신호를 입력 노드에 피드백시킴으로써 입력 노드의 신호 및 출력 노드의 신호에 대한 엠퍼시스 동작을 수행할 수 있다.
엠퍼시스부는 제 1 내지 제 3 버퍼 유닛(111 - 113)을 포함할 수 있다.
지연부는 엠퍼시스부에 의한 피드백의 시간을 조정할 수 있다.
지연부는 제 1 내지 제 3 저항(121 - 123)을 포함할 수 있다.
신호 전달 회로(101)는 두 개의 피드백 루프를 포함하고 그에 따라 더블 엠퍼시스 동작을 수행하므로 제 1 내지 제 3 버퍼 유닛(111 - 113) 및 제 1 내지 제 3 저항(121 - 123)을 제 1 엠퍼시스부와 제 2 엠퍼시스부로 구분할 수 있다.
제 1 엠퍼시스부는 제 1 피드백 루프를 이용하여 출력 노드의 신호를 입력 노드에 피드백시키고, 피드백 시간을 조정함으로써 입력 노드의 신호 및 출력 노드의 신호에 대한 제 1 엠퍼시스 동작을 수행할 수 있다.
제 1 엠퍼시스부는 제 1 버퍼 유닛(111) 및 제 1 저항(121)을 포함할 수 있다.
제 2 엠퍼시스부는 제 1 엠퍼시스부와 병렬 연결되며, 제 2 피드백 루프를 이용하여 출력 노드의 신호를 입력 노드에 피드백시키고, 피드백 시간을 조정함으로써 입력 노드의 신호 및 출력 노드의 신호에 대한 제 2 엠퍼시스 동작을 수행할 수 있다.
제 2 엠퍼시스부는 제 2 버퍼 유닛(112), 제 3 버퍼 유닛(113), 제 2 저항(122) 및 제 3 저항(123)을 포함할 수 있다.
신호 전달 회로(101)의 출력은 하나 또는 그 이상의 버퍼(200)를 경유하여 넥스트 스테이지에 전달될 수 있다.
버퍼(200)의 수는 신호 전달 회로(101)의 출력 신호의 위상 및 신호 전달 회로(101)의 드라이빙 능력 등에 따라 가변될 수 있다.
버퍼(200)는 단순히 입력 신호를 반전시키는 인버터로 구성할 수도 있고, 신호 전달 회로(101) 또는 추후 설명할 도 5의 신호 전달 회로(102)와 동일한 형태로 구성할 수도 있다.
도 3은 도 2의 제 2 버퍼 유닛(112)의 구성을 나타낸 도면이다.
도 3에 도시된 바와 같이, 제 2 버퍼 유닛(112)은 복수의 피모스 트랜지스터들(130, 150-1 - 150-n) 및 복수의 엔모스 트랜지스터들(140, 160-1 - 160-n)을 포함할 수 있다.
피모스 트랜지스터(130)는 게이트 단이 입력 단(IN)과 연결되고, 드레인 단이 출력 단(OUT)과 연결될 수 있다.
복수의 피모스 트랜지스터들(150-1 - 150-n)은 소오스 단이 전원 단과 연결되고, 게이트 단에는 구동력 제어신호(EQ<1:N>)를 반전시킨 신호들(EQB<1:N>)이 각각 입력되며, 드레인 단은 피모스 트랜지스터(130)의 소오스 단과 공통 연결될 수 있다.
엔모스 트랜지스터(140)는 게이트 단이 입력 단(IN)과 연결되고, 드레인 단이 출력 단(OUT)과 연결될 수 있다.
복수의 엔모스 트랜지스터들(160-1 - 160-n)은 소오스 단이 접지 단과 연결되고, 게이트 단에는 구동력 제어신호(EQ<1:N>)가 각각 입력되며, 드레인 단은 엔모스 트랜지스터(140)의 소오스 단과 공통 연결될 수 있다.
구동력 제어신호(EQ<1:N>)의 신호 비트들 중에서 '1'의 값을 갖는 신호 비트가 많을수록 제 2 버퍼 유닛(112)의 구동력이 증가하고, 구동력 제어신호(EQ<1:N>)의 신호 비트들 중에서 '1'의 값을 갖는 신호 비트가 적을수록 제 2 버퍼 유닛(112)의 구동력이 감소한다.
구동력 제어신호(EQ<1:N>)의 신호 비트들 중에서 하나만이 '1'의 값을 가질 경우, 예를 들어, EQ<1:N> 중에서 EQ<1> 만이 '1'인 경우, 복수의 피모스 트랜지스터들(150-1 - 150-n) 및 복수의 엔모스 트랜지스터들(160-1 - 160-n) 중에서 150-1과 160-1 만이 턴 온 되므로 제 2 버퍼 유닛(112)의 구동력이 최소로 조정될 수 있다.
구동력 제어신호(EQ<1:N>)의 신호 비트들이 모두 '1'의 값을 가질 경우 복수의 피모스 트랜지스터들(150-1 - 150-n) 및 복수의 엔모스 트랜지스터들(160-1 - 160-n)이 모두 턴 온 되므로 제 2 버퍼 유닛(112)의 구동력이 최대로 조정될 수 있다.
구동력 제어신호(EQ<1:N>)의 신호 비트들이 모두 '0'의 값을 가질 경우 복수의 피모스 트랜지스터들(150-1 - 150-n) 및 복수의 엔모스 트랜지스터들(160-1 - 160-n)이 모두 턴 오프 될 수 있다. 복수의 피모스 트랜지스터들(150-1 - 150-n) 및 복수의 엔모스 트랜지스터들(160-1 - 160-n)이 모두 턴 오프 됨에 따라 피모스 트랜지스터(130)로의 전류 소싱(Sourcing) 패스 및 엔모스 트랜지스터(140)로부터의 전류 싱킹(Sinking) 패스 또한 차단되므로 제 2 버퍼 유닛(112)의 동작이 중지될 수 있다.
제 3 버퍼 유닛(113)은 제 2 버퍼 유닛(112)과 동일한 회로 구성을 가질 수 있다.
제 2 버퍼 유닛(112) 또는/및 제 3 버퍼 유닛(113)의 구동력 조정에 따라 엠피서스 동작의 세기가 조정될 수 있다.
도 4는 본 발명의 실시예에 따른 신호 전달 회로(101)의 동작을 설명하기 위한 도면이다.
본 발명의 실시예에 따른 신호 전달 회로(101)는 더블 엠퍼시스 동작 즉, 제 1 엠퍼시스 동작(F1)과 제 2 엠퍼시스 동작(F2)을 수행할 수 있다.
제 1 버퍼 유닛(111)과 제 1 저항(121)에 의해 제 1 엠퍼시스 동작(F1)이 이루어질 수 있다.
입력 신호가 제 1 버퍼 유닛(111)을 경유하여 출력되고, 제 1 저항(121)을 경유하여 제 1 버퍼 유닛(111)의 입력으로서 피드백될 수 있다.
제 1 버퍼 유닛(111)의 입력 신호와 출력 신호가 제 1 저항(121)을 경유함에 따라 지연된 전류를 제 1 전류(IR1A)와 제 2 전류(IR1B)라 칭할 수 있다.
신호 전달 회로(101)에 초기 입력되는 신호를 선 입력 신호(Pre-input signal)(IN_PRE)라 칭하고, 초기 입력 신호(IN_PRE)에 따른 신호 전달 회로(101)의 출력 신호를 선 출력 신호(Pre-output signal)(OUT_PRE)라 칭하며, 제 1 저항(121)을 경유하여 제 1 버퍼 유닛(111)에 피드백되는 신호를 후 입력 신호(Post-input signal)(IN_POST)라 칭하기로 한다.
후 입력 신호(IN_POST)는 제 1 전류(IR1A)에 의해 프리-엠퍼시스(Pre-emphasis)가 이루어지고, 제 2 전류(IR1B)에 의해 디-앰퍼시스(De-emphasis)가 이루어진 파형을 가질 수 있다.
신호 전달 회로(101)의 입력 신호에 대한 엠퍼시스 동작이 수행되고, 입력 신호(IN_POST)에 의해 신호 전달 회로(101)의 출력 신호에 대한 엠퍼시스 또한 수행될 수 있다.
제 1 엠퍼시스 동작(F1)과 동시에 제 2 버퍼 유닛(112), 제 3 버퍼 유닛(113), 제 2 저항(122) 및 제 3 저항(123)에 의해 제 2 엠퍼시스 동작(F2)이 이루어질 수 있다.
입력 신호가 제 2 버퍼 유닛(112) 및 제 3 버퍼 유닛(113)을 경유하여 출력되고, 제 2 저항(122) 및 제 3 저항(123)을 경유하여 제 2 버퍼 유닛(112) 및 제 3 버퍼 유닛(113)의 입력으로서 피드백될 수 있다.
초기 입력 신호(IN_PRE)가 제 2 버퍼 유닛(112), 제 3 버퍼 유닛(113), 제 2 저항(122) 및 제 3 저항(123)을 경유한 신호를 엠퍼시스 출력 신호(Emphasis output signal)(OUT_EMP)라 칭하며, 초기 입력 신호(IN_PRE)와 엠퍼시스 출력 신호(OUT_EMP)가 합성된 신호를 후 입력 신호(IN_POST)라 칭하기로 한다.
후 입력 신호(IN_POST)는 초기 입력 신호(IN_PRE)와 엠퍼시스 출력 신호(OUT_EMP)의 합성에 의해 제 1 엠퍼시스 동작(F1)과 유사한 형태의 프리-엠퍼시스 및 디-앰퍼시스가 이루어진 파형을 가질 수 있다.
신호 전달 회로(101)의 입력 신호에 대한 엠퍼시스 동작이 수행되고, 입력 신호(IN_POST)에 의해 신호 전달 회로(101)의 출력 신호에 대한 엠퍼시스 또한 수행될 수 있다.
상술한 바와 같이, 더블 엠퍼시스 동작에 의해 신호 전달 회로(101)의 입력 신호는 물론이고 출력 신호에 대한 엠퍼시스 동작이 이루어질 수 있다.
도 5는 본 발명의 다른 실시예에 따른 신호 전달 회로(102)의 구성을 나타낸 도면이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 신호 전달 회로(102)는 제 1 부하 즉, 프리 스테이지와 제 2 부하 즉, 넥스트 스테이지 사이에 연결될 수 있다.
신호 전달 회로(102)는 복수의 버퍼 유닛 및 복수의 저항 예를 들어, 제 1 내지 제 4 버퍼 유닛(211 - 214) 및 제 1 내지 제 4 저항(221 - 224)을 포함할 수 있다.
제 1 내지 제 4 버퍼 유닛(211 - 214) 중에서 적어도 하나는 구동력 제어신호(EQ<1:N>)에 따라 구동력의 조정이 가능하다.
제 1 내지 제 4 버퍼 유닛(211 - 214) 중에서 적어도 하나의 구동력을 조정함으로써 엠퍼시스 동작의 세기를 조정할 수 있다.
제 1 버퍼 유닛(211)은 제 2 내지 제 4 버퍼 유닛(212 - 214)에 비해 큰 구동력을 갖도록 설계될 수 있다.
제 2 내지 제 4 버퍼 유닛(212 - 214)의 구동력은 조정이 가능하나, 제 2 내지 제 4 버퍼 유닛(212 - 214)의 최대 구동력이 제 1 버퍼 유닛(211)의 디폴트 구동력에 비해 작은 값을 갖도록 설계될 수 있다.
제 1 내지 제 4 저항(221 - 224) 중에서 적어도 하나는 스위칭 제어신호(SW<1:4>)에 따라 해당 신호 경로와 연결/분리가 가능하다.
제 1 내지 제 4 저항(221 - 224) 중에서 적어도 하나를 해당 신호 경로와 연결/분리함으로써 피드백 시간을 조정할 수 있다.
구동력 제어신호(EQ<1:N>) 및 스위칭 제어신호(SW<1:4>)는 신호 전달 회로(102)의 동작 특성에 맞도록 그 값들이 정해지고 필요에 따라 가변될 수 있다.
구동력 제어신호(EQ<1:N>) 및 스위칭 제어신호(SW<1:4>)는 반도체 장치 내부의 비 휘발성 저장 소자 예를 들어, 퓨즈 셋 등에 프로그램될 수 있다.
구동력 제어신호(EQ<1:N>) 및 스위칭 제어신호(SW<1:4>)는 반도체 장치의 모드 레지스터 셋에 저장될 수 있고, 모드 레지스터 라이트 동작 등에 의해 그 값들의 가변이 가능하다.
제 1 버퍼 유닛(211)은 신호 전달 회로(102)의 입력 노드(이하, 입력 노드)와 신호 전달 회로(102)의 출력 노드(이하, 출력 노드) 사이에 연결될 수 있다.
제 2 내지 제 4 버퍼 유닛(212 - 214)은 입력 노드에만 연결될 수 있다.제 2 버퍼 유닛(212)은 그 출력단이 입력 노드와 연결될 수 있다.
제 3 버퍼 유닛(213)은 그 출력단이 제 2 버퍼 유닛(212)의 입력단과 연결될 수 있다.
제 4 버퍼 유닛(214)은 그 출력단이 제 3 버퍼 유닛(213)의 입력단과 연결되고, 입력단이 입력 노드와 연결될 수 있다.
제 2 내지 제 4 버퍼 유닛(212 - 214)은 도 3과 동일한 회로 구성을 가질 수 있다.
제 1 저항(221)은 제 1 버퍼 유닛(211)과 병렬로 연결될 수 있다.
제 2 저항(222)은 제 2 버퍼 유닛(212)과 병렬로 연결될 수 있다.
제 3 저항(223)은 제 3 버퍼 유닛(213)과 병렬로 연결될 수 있다.
제 4 저항(224)은 제 4 버퍼 유닛(214)과 병렬로 연결될 수 있다.
제 2 저항(222), 제 3 저항(223) 및 제 4 저항(224)은 직렬 연결될 수 있다.
제 1 버퍼 유닛(211) 및 제 1 저항(221)은 출력 노드의 신호를 입력 노드에 피드백시키기 위한 제 1 피드백 루프를 구성할 수 있다.
제 2 내지 제 4 버퍼 유닛(212 - 214) 및 제 2 내지 제 4 저항(222 - 224)은 입력 노드의 신호를 입력 노드에 피드백시키기 위한 제 2 피드백 루프를 구성할 수 있다.
제 1 내지 제 4 저항(221 - 224) 각각이 제 1 내지 제 4 버퍼 유닛(211 - 214) 각각과 병렬 연결되므로 신호 전달 회로(102)의 입력 노드와 출력 노드의 대역폭을 증가시킬 수 있다.
제 1 내지 제 4 버퍼 유닛(211 - 214) 및 제 1 내지 제 4 저항(221 - 224)은 엠퍼시스부와 지연부로 구분될 수 있다.
엠퍼시스부는 입력 노드의 신호와 출력 노드의 신호 각각을 입력 노드에 피드백시킴으로써 입력 노드의 신호 및 출력 노드의 신호에 대한 엠퍼시스 동작을 수행할 수 있다.
엠퍼시스부는 제 1 내지 제 4 버퍼 유닛(211 - 214)을 포함할 수 있다.
지연부는 엠퍼시스부에 의한 피드백의 시간을 조정할 수 있다.
지연부는 제 1 내지 제 4 저항(221 - 224)을 포함할 수 있다.
신호 전달 회로(102)는 두 개의 피드백 루프를 포함하고 그에 따라 더블 엠퍼시스 동작을 수행하므로 제 1 내지 제 4 버퍼 유닛(211 - 214) 및 제 1 내지 제 4 저항(221 - 224)을 제 1 엠퍼시스부와 제 2 엠퍼시스부로 구분할 수 있다.
제 1 엠퍼시스부는 제 1 피드백 루프를 이용하여 출력 노드의 신호를 입력 노드에 피드백시키고, 피드백 시간을 조정함으로써 입력 노드의 신호 및 출력 노드의 신호에 대한 제 1 엠퍼시스 동작을 수행할 수 있다.
제 1 엠퍼시스부는 제 1 버퍼 유닛(211) 및 제 1 저항(221)을 포함할 수 있다.
제 2 엠퍼시스부는 입력 노드에 연결되며, 제 2 피드백 루프를 이용하여 입력 노드의 신호를 입력 노드에 피드백시키고, 피드백 시간을 조정함으로써 입력 노드의 신호에 대한 제 2 엠퍼시스 동작을 수행할 수 있다.
제 2 엠퍼시스부는 제 2 내지 제 4 버퍼 유닛(212 - 214) 및 제 2 내지 제 4 저항(222 - 224)을 포함할 수 있다.
신호 전달 회로(102)의 출력은 하나 또는 그 이상의 버퍼(200)를 경유하여 넥스트 스테이지에 전달될 수 있다.
버퍼(200)의 수는 신호 전달 회로(102)의 출력 신호의 위상 및 신호 전달 회로(102)의 드라이빙 능력 등에 따라 가변될 수 있다.
버퍼(200)는 단순히 입력 신호를 반전시키는 인버터로 구성할 수도 있고, 도 2의 신호 전달 회로(101) 또는 도 5의 신호 전달 회로(102)와 동일한 형태로 구성할 수도 있다.
도 6은 본 발명의 다른 실시예에 따른 신호 전달 회로(102)의 동작을 설명하기 위한 도면이다.
본 발명의 다른 실시예에 따른 신호 전달 회로(102)는 더블 엠퍼시스 동작 즉, 제 1 엠퍼시스 동작(F1)과 제 2 엠퍼시스 동작(F2)을 수행할 수 있다.
제 1 버퍼 유닛(211)과 제 1 저항(221)에 의해 제 1 엠퍼시스 동작(F1)이 이루어질 수 있다.
입력 신호가 제 1 버퍼 유닛(211)을 경유하여 출력되고, 제 1 저항(221)을 경유하여 제 1 버퍼 유닛(211)의 입력으로서 피드백될 수 있다.
제 1 버퍼 유닛(211)의 입력 신호와 출력 신호가 제 1 저항(221)을 경유함에 따라 지연된 전류를 제 1 전류(IR1A)와 제 2 전류(IR1B)라 칭할 수 있다.
신호 전달 회로(102)에 초기 입력되는 신호를 선 입력 신호(IN_PRE)라 칭하고, 초기 입력 신호(IN_PRE)에 따른 신호 전달 회로(102)의 출력 신호를 선 출력 신호(OUT_PRE)라 칭하며, 제 1 저항(221)을 경유하여 제 1 버퍼 유닛(211)에 피드백되는 신호를 후 입력 신호(IN_POST)라 칭할 수 있다.
후 입력 신호(IN_POST)는 제 1 전류(IR1A)에 의해 프리-엠퍼시스가 이루어지고, 제 2 전류(IR1B)에 의해 디-앰퍼시스가 이루어진 파형을 가질 수 있다.
신호 전달 회로(102)의 입력 신호에 대한 엠퍼시스 동작이 수행되고, 입력 신호(IN_POST)에 의해 신호 전달 회로(102)의 출력 신호에 대한 엠퍼시스 또한 수행될 수 있다.
제 1 엠퍼시스 동작(F1)과 동시에 제 2 내지 제 4 버퍼 유닛(212 - 214), 제 2 내지 제 4 저항(222 - 224)에 의해 제 2 엠퍼시스 동작(F2)이 이루어질 수 있다.
입력 신호가 제 2 내지 제 4 버퍼 유닛(212 - 214)을 경유하여 출력되고, 제 2 내지 제 4 저항(222 - 224)을 경유하여 제 2 내지 제 4 버퍼 유닛(212 - 214)의 입력으로서 피드백될 수 있다.
초기 입력 신호(IN_PRE)가 제 2 내지 제 4 버퍼 유닛(212 - 214) 및 제 2 내지 제 4 저항(222 - 224)을 경유한 신호를 엠퍼시스 출력 신호(OUT_EMP)라 칭하며, 초기 입력 신호(IN_PRE)와 엠퍼시스 출력 신호(OUT_EMP)가 합성된 신호를 후 입력 신호(IN_POST)라 칭할 수 있다.
후 입력 신호(IN_POST)는 초기 입력 신호(IN_PRE)와 엠퍼시스 출력 신호(OUT_EMP)의 합성에 의해 제 1 엠퍼시스 동작(F1)과 유사한 형태의 프리-엠퍼시스 및 디-앰퍼시스가 이루어진 파형을 가질 수 있다.
신호 전달 회로(102)의 입력 신호에 대한 엠퍼시스 동작이 수행되고, 입력 신호(IN_POST)에 의해 신호 전달 회로(102)의 출력 신호에 대한 엠퍼시스 또한 수행될 수 있다.
상술한 바와 같이, 더블 엠퍼시스 동작에 의해 신호 전달 회로(102)의 입력 신호는 물론이고 출력 신호에 대한 엠퍼시스 동작이 이루어질 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 출력 노드의 신호를 입력 노드에 피드백시키고, 피드백 시간을 조정함으로써 상기 입력 노드의 신호 및 상기 출력 노드의 신호에 대한 제 1 엠퍼시스 동작을 수행하도록 구성된 제 1 엠퍼시스부; 및
    상기 제 1 엠퍼시스부와 병렬 연결되며, 상기 출력 노드의 신호를 상기 입력 노드에 피드백시키고, 피드백 시간을 조정함으로써 상기 입력 노드의 신호 및 상기 출력 노드의 신호에 대한 제 2 엠퍼시스 동작을 수행하도록 구성된 제 2 엠퍼시스부를 포함하는 반도체 장치의 신호 전달 회로.
  2. 제 1 항에 있어서,
    구동력 제어신호에 따라 상기 제 1 엠퍼시스부 및 상기 제 2 엠퍼시스부 중에서 적어도 하나의 엠퍼시스 세기가 조정되는 반도체 장치의 신호 전달 회로.
  3. 제 2 항에 있어서,
    스위칭 제어신호에 따라 상기 제 1 엠퍼시스부의 피드백 시간 및 상기 제 2 엠퍼시스부의 피드백 시간 중에서 적어도 하나가 조정되는 반도체 장치의 신호 전달 회로.
  4. 제 3 항에 있어서,
    상기 구동력 제어신호 및 상기 스위칭 제어신호는 그 값들의 가변이 가능하도록 반도체 장치 내부에 저장되는 반도체 장치의 신호 전달 회로.
  5. 제 1 항에 있어서,
    상기 제 1 엠퍼시스부는
    상기 입력 노드와 상기 출력 노드 사이에 연결된 제 1 버퍼 유닛, 및
    상기 제 1 버퍼 유닛과 병렬 연결된 제 1 저항을 포함하는 반도체 장치의 신호 전달 회로.
  6. 제 5 항에 있어서,
    상기 제 2 엠퍼시스부는
    상기 제 1 버퍼 유닛과 병렬 연결된 제 2 버퍼 유닛, 및
    상기 제 2 버퍼 유닛과 병렬 연결된 제 2 저항을 포함하는 반도체 장치의 신호 전달 회로.
  7. 출력 노드의 신호를 입력 노드에 피드백시키고, 피드백 시간을 조정함으로써 상기 입력 노드의 신호 및 상기 출력 노드의 신호에 대한 제 1 엠퍼시스 동작을 수행하도록 구성된 제 1 엠퍼시스부; 및
    상기 입력 노드에 상기 제 1 엠퍼시스부와 병렬 연결되며, 상기 입력 노드의 신호를 상기 입력 노드에 피드백시키고, 피드백 시간을 조정함으로써 상기 입력 노드의 신호에 대한 제 2 엠퍼시스 동작을 수행하도록 구성된 제 2 엠퍼시스부를 포함하는 반도체 장치의 신호 전달 회로.
  8. 제 7 항에 있어서,
    구동력 제어신호에 따라 상기 제 1 엠퍼시스부 및 상기 제 2 엠퍼시스부 중에서 적어도 하나의 엠퍼시스 세기가 조정되는 반도체 장치의 신호 전달 회로.
  9. 제 8 항에 있어서,
    스위칭 제어신호에 따라 상기 제 1 엠퍼시스부의 피드백 시간 및 상기 제 2 엠퍼시스부의 피드백 시간 중에서 적어도 하나가 조정되는 반도체 장치의 신호 전달 회로.
  10. 제 9 항에 있어서,
    상기 구동력 제어신호 및 상기 스위칭 제어신호는 그 값들의 가변이 가능하도록 반도체 장치 내부에 저장되는 반도체 장치의 신호 전달 회로.
  11. 제 7 항에 있어서,
    상기 제 1 엠퍼시스부는
    상기 입력 노드와 상기 출력 노드 사이에 연결된 제 1 버퍼 유닛, 및
    상기 제 1 버퍼 유닛과 병렬 연결된 제 1 저항을 포함하는 반도체 장치의 신호 전달 회로.
  12. 제 11 항에 있어서,
    상기 제 2 엠퍼시스부는
    상기 입력 노드에 연결된 제 2 버퍼 유닛, 및
    상기 제 2 버퍼 유닛과 병렬 연결된 제 2 저항을 포함하는 반도체 장치의 신호 전달 회로.
  13. 출력 노드의 신호 또는/및 입력 노드의 신호를 입력 노드에 피드백시킴으로써 상기 입력 노드의 신호 및 상기 출력 노드의 신호에 대한 엠퍼시스 동작을 수행하도록 구성된 엠퍼시스부; 및
    상기 엠퍼시스부에 의한 피드백의 시간을 조정하도록 구성된 지연부를 포함하는 반도체 장치의 신호 전달 회로.
  14. 제 13 항에 있어서,
    구동력 제어신호에 따라 상기 엠퍼시스부의 엠퍼시스 세기가 조정되는 반도체 장치의 신호 전달 회로.
  15. 제 14 항에 있어서,
    스위칭 제어신호에 따라 상기 지연부의 피드백 시간이 조정되는 반도체 장치의 신호 전달 회로.
  16. 제 15 항에 있어서,
    상기 구동력 제어신호 및 상기 스위칭 제어신호는 그 값들의 가변이 가능하도록 반도체 장치 내부에 저장되는 반도체 장치의 신호 전달 회로.
  17. 제 13 항에 있어서,
    상기 엠퍼시스부는
    상기 입력 노드와 상기 출력 노드 사이에 연결된 제 1 버퍼 유닛, 및
    상기 제 1 버퍼 유닛과 병렬 연결된 제 2 버퍼 유닛을 포함하는 반도체 장치의 신호 전달 회로.
  18. 제 17 항에 있어서,
    상기 지연부는
    상기 제 1 버퍼 유닛과 병렬 연결된 제 1 저항, 및
    상기 제 2 버퍼 유닛과 병렬 연결된 제 2 저항을 포함하는 반도체 장치의 신호 전달 회로.
  19. 제 13 항에 있어서,
    상기 엠퍼시스부는
    상기 입력 노드와 상기 출력 노드 사이에 연결된 제 1 버퍼 유닛, 및
    상기 입력 노드의 신호를 상기 입력 노드에 피드백시키기 위한 피드백 루프를 구성하는 제 2 버퍼 유닛을 포함하는 반도체 장치의 신호 전달 회로.
  20. 제 19 항에 있어서,
    상기 지연부는
    상기 제 1 버퍼 유닛과 병렬 연결된 제 1 저항, 및
    상기 제 2 버퍼 유닛과 병렬 연결된 제 2 저항을 포함하는 반도체 장치의 신호 전달 회로.
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