KR20220028678A - Soi 기판 상에 형성된 반도체 소자 - Google Patents

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Abstract

반도체 소자가 개시된다. 상기 반도체 소자는, 기판의 표면 부위들에 형성되는 불순물 영역들과, 상기 불순물 영역들 사이에서 상기 기판의 표면 부위들 상에 형성되는 게이트 구조물들과, 상기 불순물 영역들과 상기 게이트 구조물들 상에 형성되는 제1 절연막과, 상기 제1 절연막 상에 형성되는 제1 배선 패턴들과, 상기 제1 절연막을 통해 상기 불순물 영역들과 상기 제1 배선 패턴들 사이를 연결하는 제1 콘택 패턴들을 포함하며, 상기 제1 배선 패턴들은 지그재그 형태를 갖도록 배열된다.

Description

SOI 기판 상에 형성된 반도체 소자{Semiconductor device formed on SOI substrate}
본 발명의 실시예들은 SOI(Semiconductor On Insulator) 기판 상에 형성된 반도체 소자에 관한 것이다. 보다 상세하게는, RF(Radio Frequency) 스위치 소자로서 사용 가능한 SOI 트랜지스터들을 포함하는 반도체 소자에 관한 것이다.
일반적으로 SOI 기판 상에 형성되는 트랜지스터들과 같은 반도체 소자는 휴대용 전자 장치들에서의 RF 스위치들에 사용될 수 있다. 예를 들면, 직렬로 결합된 복수의 SOI 트랜지스터들은 휴대용 전화기에서 요구되는 전력 레벨들을 핸들링할 수 있는 RF 스위치를 제공할 수 있다.
예를 들면, 대한민국 공개특허공보 제10-2019-0087052호에는 SOI 기판 상에 형성된 반도체 소자가 개시되어 있다. 상기 반도체 소자는 멀티 핑거 구조를 갖는 복수의 트랜지스터들을 포함할 수 있다. 구체적으로, 상기 반도체 소자는 제1 방향으로 연장하며 소스/드레인 영역들로서 사용될 수 있는 복수의 불순물 영역들과 상기 불순물 영역들 사이에 배치되는 복수의 게이트 구조물들을 포함할 수 있다. 또한, 상기 반도체 소자는 상기 불순물 영역들과 상기 게이트 구조물들 상에 형성되는 제1 절연막과 상기 제1 절연막 상에 형성되는 제1 배선 패턴들 및 상기 제1 절연막을 통해 상기 불순물 영역들과 상기 제1 배선 패턴들을 연결하는 복수의 콘택 플러그들을 포함할 수 있다.
한편, 상기 반도체 소자의 성능 지수(FOM; Figure Of Merit)는 온 상태(On-state)에서의 저항(Ron)과 오프 상태(Off-state)에서의 커패시턴스(Coff)에 의해 결정될 수 있으며, 상기 제1 배선 패턴들이 서로 인접하게 배열되는 이유로 상기 반도체 소자의 오프 상태 커패시턴스가 증가될 수 있고, 이에 의해 상기 반도체 소자의 성능 지수가 저하될 수 있다.
대한민국 공개특허공보 제10-2010-0131914호 (공개일자 2010년 12월 16일) 대한민국 공개특허공보 제10-2019-0087052호 (공개일자 2019년 07월 24일)
본 발명의 실시예들은 오프 상태에서의 커패시턴스를 감소시킬 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자는, 제1 방향으로 배열되고 상기 제1 방향에 대하여 수직하는 제2 방향으로 서로 평행하게 연장하도록 기판의 표면 부위들에 형성되는 복수의 불순물 영역들과, 상기 불순물 영역들 사이에서 상기 기판의 표면 부위들 상에 형성되고 상기 불순물 영역들과 평행하게 연장하는 복수의 게이트 구조물들과, 상기 불순물 영역들과 상기 게이트 구조물들 상에 형성되는 제1 절연막과, 상기 제1 절연막 상에 형성되며 상기 불순물 영역들과 평행하게 연장하는 복수의 제1 배선 패턴들과, 상기 제1 절연막을 통해 상기 불순물 영역들과 상기 제1 배선 패턴들 사이를 연결하며 상기 불순물 영역들과 평행하게 연장하는 복수의 제1 콘택 패턴들을 포함할 수 있으며, 상기 제1 배선 패턴들은 상기 제1 콘택 패턴들보다 짧은 길이를 가질 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 불순물 영역들은 상기 게이트 구조물들보다 짧은 길이를 가질 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 제1 콘택 패턴들은 상기 불순물 영역보다 짧은 길이를 갖고 상기 제1 방향으로 배열될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 제1 배선 패턴들은 상기 제1 방향으로 지그재그 형태를 갖도록 배열될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 기판은 하부 반도체층과 상부 반도체층 및 상기 하부 반도체층과 상기 상부 반도체층 사이에 배치되는 매립 절연층을 포함할 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 불순물 영역들은 상기 상부 반도체층의 표면 부위들에 형성될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 반도체 소자는, 상기 상부 반도체층 내에 형성되는 웰 영역을 더 포함하며, 상기 불순물 영역들은 상기 웰 영역 상에 형성될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 반도체 소자는, 상기 게이트 구조물들의 단부들과 연결되며 상기 제1 방향으로 연장하는 연결 구조물과, 상기 연결 구조물의 단부에 연결되는 게이트 콘택 영역을 더 포함할 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 반도체 소자는, 상기 기판 내에 형성되는 웰 영역과, 상기 웰 영역과 연결되는 웰 콘택 영역을 더 포함하며, 상기 불순물 영역들은 상기 웰 영역 상에 형성되고, 상기 연결 구조물은 상기 웰 콘택 영역 상에 형성될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 반도체 소자는, 상기 제1 절연막과 상기 제1 배선 패턴들 상에 형성되는 제2 절연막과, 상기 제2 절연막 상에 형성되는 복수의 제2 배선 패턴들과, 상기 제2 절연막을 통해 상기 제1 배선 패턴들과 상기 제2 배선 패턴들 사이를 연결하는 복수의 제2 콘택 패턴들을 더 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따른 반도체 소자는, 제1 방향으로 배열되고 상기 제1 방향에 대하여 수직하는 제2 방향으로 서로 평행하게 연장하도록 기판의 표면 부위들에 형성되는 복수의 불순물 영역들과, 상기 불순물 영역들 사이에서 상기 기판의 표면 부위들 상에 형성되고 상기 불순물 영역들과 평행하게 연장하는 복수의 게이트 구조물들과, 상기 불순물 영역들과 상기 게이트 구조물들 상에 형성되는 제1 절연막과, 상기 제1 절연막 상에 형성되며 상기 불순물 영역들과 평행하게 연장하는 복수의 제1 배선 패턴들과, 상기 제1 절연막을 통해 상기 불순물 영역들과 상기 제1 배선 패턴들 사이를 연결하며 상기 불순물 영역들과 평행하게 연장하는 복수의 제1 콘택 패턴들을 포함하며, 상기 제1 배선 패턴들은 상기 제1 방향으로 지그재그 형태를 갖도록 배열될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 제1 콘택 패턴들은 상기 제1 배선 패턴들보다 짧은 길이를 가질 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 제1 콘택 패턴들은 상기 제1 방향으로 지그재그 형태를 갖도록 배열될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 불순물 영역들은 상기 게이트 구조물들보다 짧은 길이를 가질 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 기판은 하부 반도체층과 상부 반도체층 및 상기 하부 반도체층과 상기 상부 반도체층 사이에 배치되는 매립 절연층을 포함하며, 상기 불순물 영역들은 상기 상부 반도체층의 표면 부위들에 형성될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 반도체 소자는, 상기 상부 반도체층 내에 형성되는 웰 영역을 더 포함하며, 상기 불순물 영역들은 상기 웰 영역 상에 형성될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 매립 절연층 상에 형성되며 상기 웰 영역을 정의하기 위한 소자 분리 패턴을 더 포함할 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 반도체 소자는, 상기 게이트 구조물들의 단부들과 연결되며 상기 제1 방향으로 연장하는 연결 구조물과, 상기 연결 구조물의 단부에 연결되는 게이트 콘택 영역을 더 포함할 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 기판 내에 형성되는 웰 영역과, 상기 웰 영역과 연결되는 웰 콘택 영역을 더 포함하며, 상기 불순물 영역들은 상기 웰 영역 상에 형성되고, 상기 연결 구조물은 상기 웰 콘택 영역 상에 형성될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 반도체 소자는, 상기 매립 절연층 상에 형성되며 상기 웰 영역과 상기 웰 콘택 영역을 정의하기 위한 소자 분리 패턴을 더 포함할 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 상기 반도체 소자는 멀티 핑거 구조를 갖는 복수의 트랜지스터들을 포함할 수 있으며, 상기 불순물 영역들과 상기 제1 배선 패턴들을 연결하기 위한 상기 제1 콘택 패턴들은 상기 불순물 영역들을 따라 길게 연장할 수 있다. 따라서, 종래 기술에서의 콘택 플러그들과 비교하여 상기 반도체 소자의 온 상태 저항이 크게 감소될 수 있다. 또한, 상기 제1 배선 패턴들은 지그재그 형태로 배열될 수 있으며, 이에 의해 상기 제1 배선 패턴들 사이의 거리가 증가될 수 있다. 결과적으로, 상기 반도체 소자의 오프 상태 커패시턴스가 크게 감소될 수 있으며, 아울러 상기 반도체 소자의 성능 지수(FOM)가 크게 개선될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ’ 라인을 따라 획득된 개략적인 단면도이다.
도 3은 도 1의 Ⅲ-Ⅲ’ 라인을 따라 획득된 개략적인 단면도이다.
도 4는 도 1에 도시된 제1 콘택 패턴들을 설명하기 위한 개략적인 평면도이다.
도 5는 도 1에 도시된 연결 구조물을 설명하기 위해 도 1에 도시된 Ⅴ-Ⅴ’ 라인을 따라 획득된 개략적인 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 평면도이다.
이하, 본 발명의 실시예들은 첨부 도면들을 참조하여 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.
본 발명의 실시예들에서 하나의 요소가 다른 하나의 요소 상에 배치되는 또는 연결되는 것으로 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접 배치되거나 연결될 수도 있으며, 다른 요소들이 이들 사이에 개재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접 배치되거나 연결되는 것으로 설명되는 경우 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.
본 발명의 실시예들에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 요소들은 전적으로 개략적인 것이며 이들의 형상은 요소들의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ’ 라인을 따라 획득된 개략적인 단면도이며, 도 3은 도 1의 Ⅲ-Ⅲ’ 라인을 따라 획득된 개략적인 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는, 기판(110)의 표면 부위들에 형성되는 복수의 불순물 영역들(120)과, 상기 불순물 영역들(120) 사이에서 상기 기판(110)의 표면 부위들 상에 형성되는 복수의 게이트 구조물들(122)과, 상기 불순물 영역들(120)과 상기 게이트 구조물들(122) 상에 형성되는 제1 절연막(130)과, 상기 제1 절연막(130) 상에 형성되는 복수의 제1 배선 패턴들(132)과, 상기 제1 절연막(130)을 통해 상기 불순물 영역들(120)과 상기 제1 배선 패턴들(132) 사이를 연결하는 복수의 제1 콘택 패턴들(134)을 포함할 수 있다.
또한, 상기 반도체 소자(100)는 상기 제1 절연막(130)과 상기 제1 배선 패턴들(132) 상에 형성된 제2 절연막(140), 상기 제2 절연막(140) 상에 형성된 제2 배선 패턴들(142), 및 상기 제2 절연막(140)을 통해 상기 제1 배선 패턴들(132)과 상기 제2 배선 패턴들(142)을 서로 연결하는 제2 콘택 패턴들(144)을 포함할 수 있다. 한편, 설명의 편의를 위하여, 도 1에서는 상기 제1 절연막(130)과 제2 절연막(140), 그리고 제2 배선 패턴들(142) 및 제2 콘택 패턴(144), 등은 도시되지 않는다.
상기 기판(110)은 SOI 기판일 수 있으며, 상부 반도체층(112)과 하부 반도체층(114) 및 상기 상부 반도체층(112)과 상기 하부 반도체층(114) 사이에 배치되는 매립 절연층(116), 예를 들면, 매립 산화물층을 포함할 수 있다. 상기 불순물 영역들(120)은 상기 반도체 소자(100)의 소스/드레인 영역들로서 기능할 수 있으며, 상기 기판(110)의 표면 부위들 즉 상기 상부 반도체층(112)의 표면 부위들에 이온 주입 공정을 통해 형성될 수 있다. 특히, 상기 불순물 영역들(120)은 제1 방향, 예를 들면, X축 방향으로 일정 간격 이격되도록 배열될 수 있으며, 상기 제1 방향에 대하여 수직하는 제2 방향, 예를 들면, Y축 방향으로 서로 평행하게 연장할 수 있다.
상기 게이트 구조물들(122)은 상기 불순물 영역들(120)과 평행하게 즉 상기 제2 방향으로 서로 평행하게 연장할 수 있으며, 상기 기판(110)의 표면 부위 즉 상기 상부 반도체층(112)의 표면 부위 상에 형성되는 게이트 절연막(124)과 상기 게이트 절연막(124) 상에 형성되는 게이트 전극(126) 및 상기 게이트 전극(126)의 측면들 상에 형성되는 게이트 스페이서들(128)을 각각 포함할 수 있다.
도 4는 도 1에 도시된 제1 콘택 패턴들을 설명하기 위한 개략적인 평면도이다.
도 4를 참조하면, 상기 제1 콘택 패턴들(134)은 상기 불순물 영역들(120) 상에 형성될 수 있다. 특히 상기 제1 콘택 패턴들(134)은 상기 제1 방향으로 배열되고 상기 불순물 영역들(120)과 평행하게 즉 상기 제2 방향으로 서로 평행하게 연장할 수 있다. 또한, 상기 제1 콘택 패턴들(134)은 상기 불순물 영역들(120)보다 다소 짧은 길이를 가질 수 있다. 따라서, 종래 기술의 콘택 플러그들과 비교하여 상기 제1 콘택 패턴들(134)은 보다 넓은 단면적을 가질 수 있으며, 이에 따라 상기 반도체 소자(100)의 온 상태 저항이 감소될 수 있다.
특히, 본 발명의 일 실시예에 따르면, 상기 제1 배선 패턴들(132)은 상기 제1 콘택 패턴들(134) 상에 형성될 수 있으며, 상기 불순물 영역들(120)과 평행하게 연장할 수 있다. 특히, 상기 제1 배선 패턴들(132)은 상기 제1 콘택 패턴들(134)보다 짧은 길이를 가질 수 있으며, 도 1에 도시된 바와 같이, 상기 제1 방향으로 즉 상기 X축 방향으로 지그재그 형태를 갖도록 배열될 수 있다. 따라서, 상기 제1 배선 패턴들(132) 사이의 거리가 증가될 수 있으며, 이에 따라 상기 반도체 소자(100)의 오프 상태 커패시턴스가 크게 감소될 수 있다.
다시 도 1 내지 도 3을 참조하면, 상기 반도체 소자(100)는 상기 상부 반도체층(112) 내에 형성되는 웰 영역(150) 및 상기 웰 영역(150)과 연결되는 웰 콘택 영역(152)을 포함할 수 있다.
또한, 상기 반도체 소자(100)는 상기 게이트 구조물들(122)에 게이트 전압을 인가하기 위한 게이트 콘택 영역(160)과, 상기 게이트 구조물들(122)과 상기 게이트 콘택 영역(160) 사이를 연결하기 위한 연결 구조물(162)을 포함할 수 있다. 예를 들면, 상기 연결 구조물(162)은 상기 게이트 구조물들(122)의 단부들에 연결될 수 있으며 상기 제1 방향으로 연장할 수 있다.
구체적으로, 액티브 영역(미도시)을 정의하기 위한 즉 상기 액티브 영역의 범위를 한정하기 위한 소자 분리 패턴(118)이 형성될 수 있으며, 상기 액티브 영역은 이온 주입 공정에 의해 상기 웰 영역(150)과 상기 웰 콘택 영역(152)으로 형성될 수 있다. 상기 소자 분리 패턴(118)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있으며, 상기 웰 영역(150)과 상기 웰 콘택 영역(152)은 상기 소자 분리 패턴(118)에 의해 그 범위가 한정될 수 있다. 특히, 상기 상부 반도체층(112)은 이방성 식각 공정에 의해 상기 매립 절연층(116)이 노출되도록 부분적으로 제거될 수 있으며, 이에 의해 상기 소자 분리 패턴(118)을 형성하기 위한 트렌치(미도시)가 형성될 수 있다. 상기 트렌치는 절연 물질, 예를 들면, 실리콘 산화물에 의해 매립될 수 있으며, 이에 의해 상기 소자 분리 패턴(118)이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 구조물들(122)은 상기 웰 영역(150) 상에 형성될 수 있으며, 상기 연결 구조물(162)은 상기 웰 콘택 영역(152) 상에 형성될 수 있다. 특히, 상기 연결 구조물(162)은 상기 웰 콘택 영역(152)을 가로질러 제1 방향으로 연장할 수 있으며, 상기 연결 구조물(162)의 양측 단부들은 상기 소자 분리 패턴(118) 상에 형성될 수 있다.
도 5는 도 1에 도시된 연결 구조물을 설명하기 위해 도 1에 도시된 Ⅴ-Ⅴ’ 라인을 따라 획득된 개략적인 단면도이다.
도 5를 참조하면, 상기 연결 구조물(162)은 상기 게이트 구조물들(122)과 동시에 형성될 수 있으며, 상기 게이트 전극들(126)과 연결되는 제2 게이트 전극(166)과, 상기 제2 게이트 전극(166)과 상기 웰 콘택 영역(152) 사이에 형성되는 제2 게이트 절연막(164)과, 상기 제2 게이트 전극(166)의 측면들 상에 형성되는 제2 게이트 스페이서들(168)을 포함할 수 있다.
상기 게이트 콘택 영역(160)은 상기 게이트 전극(126) 및 상기 제2 게이트 전극(166)과 동시에 형성될 수 있다. 구체적으로, 상기 웰 영역(150) 및 상기 웰 콘택 영역(152)을 형성한 후 상기 기판(110) 상에 불순물 도핑된 폴리실리콘층과 같은 도전층(미도시)이 형성될 수 있으며, 이어서 상기 웰 영역(150)과 상기 웰 콘택 영역(152) 상에 게이트 절연막들(124)과 제2 게이트 절연막(164)이 형성될 수 있다. 일 예로서, 상기 게이트 절연막들(124)과 상기 제2 게이트 절연막(164)은 열산화 공정에 의해 형성될 수 있다.
상기 게이트 전극들(126)과 상기 제2 게이트 전극(166) 및 상기 게이트 콘택 영역(160)은 상기 도전층을 패터닝함으로써 형성될 수 있으며, 상기 게이트 전극들(126)과 상기 제2 게이트 전극(166)의 측면들 상에는 각각 게이트 스페이서들(128)과 제2 게이트 스페이서들(168)이 형성될 수 있다. 이때, 상기 게이트 콘택 영역(160)의 측면들 상에는 상기 게이트 스페이서들(128)과 상기 제2 게이트 스페이서들(168)과 동시에 제3 스페이서들(미도시)이 형성될 수 있다.
또한, 상기 게이트 콘택 영역(160) 상에는 게이트 콘택 플러그들(170)이 형성될 수 있으며, 상기 웰 콘택 영역(152) 상에는 웰 콘택 플러그들(154)이 형성될 수 있다. 상기 게이트 콘택 플러그들(170)과 상기 웰 콘택 플러그들(154)은 상기 제1 콘택 패턴들(134)과 동시에 형성될 수 있다.
상기 불순물 영역들(120)은 이온 주입 공정에 의해 상기 웰 영역(150) 상에 형성될 수 있다. 예를 들면, 상기 불순물 영역들(120)을 형성하기 위한 이온 주입 공정은 상기 게이트 전극들(126)과 상기 제2 게이트 전극(166) 또는 상기 게이트 구조물들(122) 또는 상기 제2 게이트 구조물(162)을 이용하는 자기 정렬 방식으로 수행될 수 있으며, 이를 따라 상기 불순물 영역들(120)은 상기 게이트 구조물들(122)보다 짧은 길이를 가질 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 평면도이다.
본 발명의 다른 실시예에 따르면, 도 6에 도시된 바와 같이, 상기 반도체 소자(100)는 상기 제1 배선 패턴들(132)보다 짧은 길이를 갖는 제1 콘택 패턴들(180)을 포함할 수 있다. 상기 제1 배선 패턴들(132)과 상기 제1 콘택 패턴들(180)은 상기 제1 방향으로 지그재그 형태를 갖도록 배치될 수 있다. 따라서, 상기 제1 콘택 패턴들(180) 사이의 거리가 증가될 수 있으며, 이에 의해 상기 반도체 소자(100)의 오프 상태 커패시턴스가 크게 감소될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 상기 반도체 소자(100)는 멀티 핑거 구조를 갖는 복수의 트랜지스터들을 포함할 수 있으며, 상기 불순물 영역들(120)과 상기 제1 배선 패턴들(132)을 연결하기 위한 상기 제1 콘택 패턴들(134)은 상기 불순물 영역들(120)을 따라 길게 연장할 수 있다. 따라서, 종래 기술에서의 콘택 플러그들과 비교하여 상기 반도체 소자(100)의 온 상태 저항이 크게 감소될 수 있다. 또한, 상기 제1 배선 패턴들(132)은 지그재그 형태로 배열될 수 있으며, 이에 의해 상기 제1 배선 패턴들(132) 사이의 거리가 증가될 수 있다. 결과적으로, 상기 반도체 소자(100)의 오프 상태 커패시턴스가 크게 감소될 수 있으며, 아울러 상기 반도체 소자(100)의 성능 지수(FOM)가 크게 개선될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 반도체 소자 110 : 기판
112 : 상부 반도체층 114 : 하부 반도체층
116 : 매립 절연층 118 : 소자 분리 패턴
120 : 불순물 영역 122 : 게이트 구조물
124 : 게이트 절연막 126 : 게이트 전극
128 : 게이트 스페이서 130 : 제1 절연막
132 : 제1 배선 패턴 134 : 제1 콘택 패턴
140 : 제2 절연막 142 : 제2 배선 패턴
144 : 제2 콘택 패턴 150 : 웰 영역
152 : 웰 콘택 영역 154 : 웰 콘택 플러그
160 : 게이트 콘택 영역 162 : 연결 구조물
164 : 제2 게이트 절연막 166 : 제2 게이트 전극
168 : 제2 게이트 스페이서 170 : 게이트 콘택 플러그

Claims (20)

  1. 제1 방향으로 배열되고 상기 제1 방향에 대하여 수직하는 제2 방향으로 서로 평행하게 연장하도록 기판의 표면 부위들에 형성되는 복수의 불순물 영역들;
    상기 불순물 영역들 사이에서 상기 기판의 표면 부위들 상에 형성되고 상기 불순물 영역들과 평행하게 연장하는 복수의 게이트 구조물들;
    상기 불순물 영역들과 상기 게이트 구조물들 상에 형성되는 제1 절연막;
    상기 제1 절연막 상에 형성되며 상기 불순물 영역들과 평행하게 연장하는 복수의 제1 배선 패턴들; 및
    상기 제1 절연막을 통해 상기 불순물 영역들과 상기 제1 배선 패턴들 사이를 연결하며 상기 불순물 영역들과 평행하게 연장하는 복수의 제1 콘택 패턴들을 포함하며,
    상기 제1 배선 패턴들은 상기 제1 콘택 패턴들보다 짧은 길이를 갖는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 불순물 영역들은 상기 게이트 구조물들보다 짧은 길이를 갖는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 콘택 패턴들은 상기 불순물 영역보다 짧은 길이를 갖고 상기 제1 방향으로 배열되는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 배선 패턴들은 상기 제1 방향으로 지그재그 형태를 갖도록 배열되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 기판은 하부 반도체층과 상부 반도체층 및 상기 하부 반도체층과 상기 상부 반도체층 사이에 배치되는 매립 절연층을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 불순물 영역들은 상기 상부 반도체층의 표면 부위들에 형성되는 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서, 상기 상부 반도체층 내에 형성되는 웰 영역을 더 포함하며,
    상기 불순물 영역들은 상기 웰 영역 상에 형성되는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서, 상기 게이트 구조물들의 단부들과 연결되며 상기 제1 방향으로 연장하는 연결 구조물과,
    상기 연결 구조물의 단부에 연결되는 게이트 콘택 영역을 더 포함하는 것을 반도체 소자.
  9. 제8항에 있어서, 상기 기판 내에 형성되는 웰 영역과,
    상기 웰 영역과 연결되는 웰 콘택 영역을 더 포함하며,
    상기 불순물 영역들은 상기 웰 영역 상에 형성되고,
    상기 연결 구조물은 상기 웰 콘택 영역 상에 형성되는 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서, 상기 제1 절연막과 상기 제1 배선 패턴들 상에 형성되는 제2 절연막과,
    상기 제2 절연막 상에 형성되는 복수의 제2 배선 패턴들과,
    상기 제2 절연막을 통해 상기 제1 배선 패턴들과 상기 제2 배선 패턴들 사이를 연결하는 복수의 제2 콘택 패턴들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제1 방향으로 배열되고 상기 제1 방향에 대하여 수직하는 제2 방향으로 서로 평행하게 연장하도록 기판의 표면 부위들에 형성되는 복수의 불순물 영역들;
    상기 불순물 영역들 사이에서 상기 기판의 표면 부위들 상에 형성되고 상기 불순물 영역들과 평행하게 연장하는 복수의 게이트 구조물들;
    상기 불순물 영역들과 상기 게이트 구조물들 상에 형성되는 제1 절연막;
    상기 제1 절연막 상에 형성되며 상기 불순물 영역들과 평행하게 연장하는 복수의 제1 배선 패턴들; 및
    상기 제1 절연막을 통해 상기 불순물 영역들과 상기 제1 배선 패턴들 사이를 연결하며 상기 불순물 영역들과 평행하게 연장하는 복수의 제1 콘택 패턴들을 포함하며,
    상기 제1 배선 패턴들은 상기 제1 방향으로 지그재그 형태를 갖도록 배열되는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서, 상기 제1 콘택 패턴들은 상기 제1 배선 패턴들보다 짧은 길이를 갖는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서, 상기 제1 콘택 패턴들은 상기 제1 방향으로 지그재그 형태를 갖도록 배열되는 것을 특징으로 하는 반도체 소자.
  14. 제12항에 있어서, 상기 불순물 영역들은 상기 게이트 구조물들보다 짧은 길이를 갖는 것을 특징으로 하는 반도체 소자.
  15. 제11항에 있어서, 상기 기판은 하부 반도체층과 상부 반도체층 및 상기 하부 반도체층과 상기 상부 반도체층 사이에 배치되는 매립 절연층을 포함하며,
    상기 불순물 영역들은 상기 상부 반도체층의 표면 부위들에 형성되는 것을 특징으로 하는 반도체 소자.
  16. 제15항에 있어서, 상기 상부 반도체층 내에 형성되는 웰 영역을 더 포함하며,
    상기 불순물 영역들은 상기 웰 영역 상에 형성되는 것을 특징으로 하는 반도체 소자.
  17. 제16항에 있어서, 상기 매립 절연층 상에 형성되며 상기 웰 영역을 정의하기 위한 소자 분리 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제11항에 있어서, 상기 게이트 구조물들의 단부들과 연결되며 상기 제1 방향으로 연장하는 연결 구조물과,
    상기 연결 구조물의 단부에 연결되는 게이트 콘택 영역을 더 포함하는 것을 반도체 소자.
  19. 제18항에 있어서, 상기 기판 내에 형성되는 웰 영역과,
    상기 웰 영역과 연결되는 웰 콘택 영역을 더 포함하며,
    상기 불순물 영역들은 상기 웰 영역 상에 형성되고,
    상기 연결 구조물은 상기 웰 콘택 영역 상에 형성되는 것을 특징으로 하는 반도체 소자.
  20. 제19항에 있어서, 상기 매립 절연층 상에 형성되며 상기 웰 영역과 상기 웰 콘택 영역을 정의하기 위한 소자 분리 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
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