KR20220025325A - Semiconductor memory device and method for fabricating the same - Google Patents

Semiconductor memory device and method for fabricating the same Download PDF

Info

Publication number
KR20220025325A
KR20220025325A KR1020200105869A KR20200105869A KR20220025325A KR 20220025325 A KR20220025325 A KR 20220025325A KR 1020200105869 A KR1020200105869 A KR 1020200105869A KR 20200105869 A KR20200105869 A KR 20200105869A KR 20220025325 A KR20220025325 A KR 20220025325A
Authority
KR
South Korea
Prior art keywords
memory cell
pattern
layer
passivation layer
selection pattern
Prior art date
Application number
KR1020200105869A
Other languages
Korean (ko)
Inventor
최동성
김종욱
박광민
오철
이자빈
정재호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200105869A priority Critical patent/KR20220025325A/en
Priority to US17/364,378 priority patent/US11856794B2/en
Publication of KR20220025325A publication Critical patent/KR20220025325A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H01L27/2481—
    • H01L27/2427—
    • H01L45/1233—
    • H01L45/141—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe

Abstract

Provided are a semiconductor memory device with improved performance and reliability and a method for fabricating the same. The semiconductor memory device includes a first memory cell and a second memory cell spaced apart from each other on the substrate, a passivation layer extending along side surfaces of the first memory cell and the second memory cell, and a gap fill layer covering the passivation layer. Each of the first memory cell and the second memory cell includes a selection pattern having the ovonic threshold switching (OTS), and a storage pattern provided on the selection pattern. The passivation layer includes a lower portion filling a space between the selection pattern of the first memory cell and the selection pattern of the second memory cell, and an upper portion extending along a side surface of the storage pattern. The gap fill layer is not interposed between the selection pattern of the first memory cell and the selection pattern of the second memory cell, and is interposed between the storage pattern of the first memory cell and the storage pattern of the second memory cell.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}Semiconductor memory device and manufacturing method thereof

본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 보호막 및 갭필막을 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor memory device and a method for manufacturing the same. More specifically, the present invention relates to a semiconductor memory device including a passivation layer and a gap fill layer, and a method of manufacturing the same.

반도체 메모리 장치가 점점 고집적화됨에 따라, 빠른 동작, 낮은 동작 전압 등을 갖는 고성능 메모리 장치가 요구되고 있다. 최근에는 신규한 메모리 장치로서 가변적인 저항 특성을 가지는 가변 저항 메모리 장치들이 개발되고 있다. 예를 들어, 상기 가변 저항 메모리 장치로서 상변화 메모리(phase change random access memory; PRAM) 장치, 자기 저항 메모리(magnetic random access memory; MRAM) 장치 및 저항 변화 메모리(resistive random access memory; RRAM) 등이 연구되고 있다.As semiconductor memory devices are increasingly highly integrated, high-performance memory devices having a fast operation and a low operating voltage are required. Recently, variable resistance memory devices having variable resistance characteristics have been developed as novel memory devices. For example, the variable resistance memory device includes a phase change random access memory (PRAM) device, a magnetic random access memory (MRAM) device, and a resistive random access memory (RRAM) device. is being studied

본 발명이 해결하고자 하는 기술적 과제는 성능 및 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.SUMMARY The technical problem to be solved by the present invention is to provide a semiconductor memory device with improved performance and reliability.

본 발명이 해결하고자 하는 다른 기술적 과제는 성능 및 신뢰성이 향상된 반도체 메모리 장치의 제조 방법을 제공하는 것이다.Another technical problem to be solved by the present invention is to provide a method of manufacturing a semiconductor memory device with improved performance and reliability.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에 서로 이격되는 제1 메모리 셀 및 제2 메모리 셀, 제1 메모리 셀의 측면 및 제2 메모리 셀의 측면을 따라 연장되는 보호막, 및 보호막을 덮는 갭필막을 포함하되, 각각의 제1 메모리 셀 및 제2 메모리 셀은, 오보닉 문턱 스위칭(OTS) 특성을 갖는 선택 패턴 및 선택 패턴 상의 저장 패턴을 포함하고, 보호막은, 제1 메모리 셀의 선택 패턴과 제2 메모리 셀의 선택 패턴 사이의 공간을 채우는 하부와, 저장 패턴의 측면을 따라 연장되는 상부를 포함하고, 갭필막은, 제1 메모리 셀의 선택 패턴과 제2 메모리 셀의 선택 패턴 사이에 비개재되고, 제1 메모리 셀의 저장 패턴과 제2 메모리 셀의 저장 패턴 사이에 개재된다.A semiconductor memory device according to some embodiments of the present invention provides a first memory cell and a second memory cell spaced apart from each other on a substrate, and extending along side surfaces of the first memory cell and the second memory cell. a passivation layer and a gap fill layer covering the passivation layer, wherein each of the first and second memory cells includes a selection pattern having an ovonic threshold switching (OTS) characteristic and a storage pattern on the selection pattern, the protection layer comprising: a lower portion filling a space between the selection pattern of the first memory cell and the selection pattern of the second memory cell, and an upper portion extending along a side surface of the storage pattern, wherein the gap-fill layer includes the selection pattern of the first memory cell and the second memory cell is not interposed between the selection patterns of , and is interposed between the storage pattern of the first memory cell and the storage pattern of the second memory cell.

상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 기판, 기판 상에, 제1 방향으로 각각 연장되는 복수의 제1 도전 라인들, 기판 상에, 제1 방향과 교차하는 제2 방향으로 각각 연장되는 복수의 제2 도전 라인들, 제1 도전 라인들과 제2 도전 라인들의 교차점에 각각 배치되는 복수의 메모리 셀들, 각각의 메모리 셀의 측면을 따라 연장되는 보호막, 및 보호막을 덮는 갭필막을 포함하되, 각각의 메모리 셀은, 기판 상에 차례로 적층되는 하부 전극 패턴, 선택 패턴, 중부 전극 패턴, 저장 패턴 및 상부 전극 패턴을 포함하고, 저장 패턴을 둘러싸는 보호막의 제1 두께는, 선택 패턴을 둘러싸는 보호막의 제2 두께보다 작다.According to some embodiments of the present invention, a semiconductor memory device includes a substrate, a plurality of first conductive lines extending in a first direction on the substrate, and a second conductive line intersecting the first direction on the substrate a plurality of second conductive lines extending in each direction, a plurality of memory cells respectively disposed at intersections of the first conductive lines and the second conductive lines, a protective film extending along side surfaces of each memory cell, and a protective film covering the protective film A gap-fill film, wherein each memory cell includes a lower electrode pattern, a selection pattern, a middle electrode pattern, a storage pattern, and an upper electrode pattern that are sequentially stacked on a substrate, and the first thickness of the protective film surrounding the storage pattern is: It is smaller than the second thickness of the passivation layer surrounding the selection pattern.

상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 기판, 기판 상에, 제1 방향으로 각각 연장되는 복수의 제1 도전 라인들, 기판 상에, 제1 방향과 교차하는 제2 방향으로 각각 연장되는 복수의 제2 도전 라인들, 제1 도전 라인들과 제2 도전 라인들의 교차점에 각각 배치되는 복수의 메모리 셀들, 각각의 메모리 셀의 측면을 따라 연장되는 보호막, 및 보호막을 덮는 갭필막을 포함하되, 각각의 메모리 셀은, 오보닉 문턱 스위칭 특성을 갖는 선택 패턴 및 선택 패턴 상의 저장 패턴을 포함하고, 저장 패턴의 제1 폭은 선택 패턴의 제2 폭보다 작다.According to some embodiments of the present invention, a semiconductor memory device includes a substrate, a plurality of first conductive lines extending in a first direction on the substrate, and a second conductive line intersecting the first direction on the substrate a plurality of second conductive lines extending in each direction, a plurality of memory cells respectively disposed at intersections of the first conductive lines and the second conductive lines, a protective film extending along side surfaces of each memory cell, and a protective film covering the protective film A gap-fill layer, wherein each memory cell includes a selection pattern having an ovonic threshold switching characteristic and a storage pattern on the selection pattern, wherein a first width of the storage pattern is smaller than a second width of the selection pattern.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A를 따라서 절단한 단면도이다.
도 3a 내지 도 3d는 도 2의 B-B 및 C-C를 따라서 절단한 다양한 단면도들이다.
도 4a 내지 도 4c는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다양한 단면도들이다.
도 5 및 도 6은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다양한 단면도들이다.
도 7a 내지 도 7d는 도 5 및 도 6의 D-D 및 E-E를 따라서 절단한 다양한 단면도들이다.
도 8 내지 도 17은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18 및 도 19는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20 내지 도 25는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 26 내지 도 28은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 29 내지 도 33은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 34 내지 도 39는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.1 is a layout diagram illustrating a semiconductor memory device according to some exemplary embodiments.
FIG. 2 is a cross-sectional view taken along line AA of FIG. 1 .
3A to 3D are various cross-sectional views taken along lines BB and CC of FIG. 2 .
4A to 4C are various cross-sectional views illustrating semiconductor memory devices according to some embodiments.
5 and 6 are various cross-sectional views illustrating semiconductor memory devices according to some embodiments.
7A to 7D are various cross-sectional views taken along DD and EE of FIGS. 5 and 6 .
8 to 17 are intermediate steps for describing a method of manufacturing a semiconductor memory device according to some embodiments.
18 and 19 are intermediate steps for explaining a method of manufacturing a semiconductor memory device according to some embodiments.
20 to 25 are intermediate steps for explaining a method of manufacturing a semiconductor memory device according to some embodiments.
26 to 28 are intermediate steps for explaining a method of manufacturing a semiconductor memory device according to some embodiments.
29 to 33 are intermediate steps for explaining a method of manufacturing a semiconductor memory device according to some embodiments.
34 to 39 are intermediate steps for explaining a method of manufacturing a semiconductor memory device according to some embodiments.

이하에서, 도 1 내지 도 7d를 참조하여, 몇몇 실시예들에 따른 반도체 메모리 장치를 설명한다.Hereinafter, a semiconductor memory device according to some exemplary embodiments will be described with reference to FIGS. 1 to 7D .

본 명세서에서, 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.In this specification, although first, second, etc. are used to describe various elements or components, these elements or components are not limited by these terms, of course. These terms are only used to distinguish one element or component from another. Therefore, it goes without saying that the first element or component mentioned below may be the second element or component within the spirit of the present invention.

도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A를 따라서 절단한 단면도이다. 도 3a 내지 도 3d는 도 2의 B-B 및 C-C를 따라서 절단한 다양한 단면도들이다.1 is a layout diagram illustrating a semiconductor memory device according to some exemplary embodiments. FIG. 2 is a cross-sectional view taken along line A-A of FIG. 1 . 3A to 3D are various cross-sectional views taken along lines B-B and C-C of FIG. 2 .

도 1 내지 도 3d를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 기판(100), 제1 도전 라인(WL), 제2 도전 라인(BL), 층간 절연막(105), 복수의 메모리 셀들(MC1~MC4), 보호막(180) 및 갭필막(190)을 포함한다.1 to 3D , a semiconductor memory device according to some exemplary embodiments includes a substrate 100 , a first conductive line WL, a second conductive line BL, an interlayer insulating layer 105 , and a plurality of memory cells ( MC1 to MC4 ), a passivation layer 180 , and a gap fill layer 190 .

기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.The substrate 100 may be a semiconductor substrate. For example, the substrate 100 may be bulk silicon or silicon-on-insulator (SOI). Substrate 100 may be a silicon substrate, or may include another material, for example, silicon germanium, indium antimonide, lead tellurium, indium arsenide, indium phosphide, gallium arsenide, or gallium antimonide. Alternatively, the substrate 100 may have an epitaxial layer formed on the base substrate.

제1 도전 라인(WL)은 기판(100) 상에 형성될 수 있다. 제1 도전 라인(WL)은 복수 개로 서로 이격되어 나란히 연장될 수 있다. 예를 들어, 제1 도전 라인(WL)은 각각 기판(100)의 상면과 평행한 제1 방향(Y)으로 연장될 수 있다.The first conductive line WL may be formed on the substrate 100 . A plurality of first conductive lines WL may be spaced apart from each other and extend side by side. For example, each of the first conductive lines WL may extend in a first direction Y parallel to the top surface of the substrate 100 .

제2 도전 라인(BL)은 기판(100) 상에 형성될 수 있다. 제2 도전 라인(BL)은 복수 개로 서로 이격되어 나란히 연장될 수 있다. 제2 도전 라인(BL)은 제1 도전 라인(WL)과 교차할 수 있다. 예를 들어, 제2 도전 라인(BL)은 각각 기판(100)의 상면과 평행하며 제1 방향(Y)과 교차하는 제2 방향(X)으로 연장될 수 있다.The second conductive line BL may be formed on the substrate 100 . A plurality of second conductive lines BL may be spaced apart from each other and extend side by side. The second conductive line BL may cross the first conductive line WL. For example, the second conductive lines BL may extend in a second direction X parallel to the upper surface of the substrate 100 and intersecting the first direction Y, respectively.

제1 도전 라인(WL) 및 제2 도전 라인(BL)은 각각 텅스텐(W), 텅스텐 질화물(WN), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 티타늄 알루미늄 질화물(TiAlN), 니켈(Ni), 코발트(Co), 크롬(Cr), 주석(Sn), 아연(Zn), 인듐 주석 산화물(ITO) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 도전 라인(WL) 및 제2 도전 라인(BL)은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다. 몇몇 실시예에서, 제1 도전 라인(WL) 및 제2 도전 라인(BL)은 각각 텅스텐(W)을 포함할 수 있다.The first conductive line WL and the second conductive line BL are tungsten (W), tungsten nitride (WN), gold (Au), silver (Ag), copper (Cu), aluminum (Al), and titanium aluminum, respectively. It may include at least one of nitride (TiAlN), nickel (Ni), cobalt (Co), chromium (Cr), tin (Sn), zinc (Zn), indium tin oxide (ITO), and combinations thereof, but this It is not limited. The first conductive line WL and the second conductive line BL may include the same material or different materials. In some embodiments, each of the first conductive line WL and the second conductive line BL may include tungsten (W).

몇몇 실시예에서, 제1 도전 라인(WL)은 워드 라인이고, 제2 도전 라인(BL)은 비트 라인일 수 있다.In some embodiments, the first conductive line WL may be a word line, and the second conductive line BL may be a bit line.

층간 절연막(105)은 기판(100) 상에 형성될 수 있다. 층간 절연막(105)은 복수 개의 제1 도전 라인(WL)들을 전기적으로 이격시킬 수 있다. 예를 들어, 층간 절연막(105)은 제1 도전 라인(WL)의 측면 및 기판(100)의 상면을 덮을 수 있다. 층간 절연막(105)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.The interlayer insulating layer 105 may be formed on the substrate 100 . The interlayer insulating layer 105 may electrically separate the plurality of first conductive lines WL. For example, the interlayer insulating layer 105 may cover a side surface of the first conductive line WL and an upper surface of the substrate 100 . The interlayer insulating layer 105 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and a combination thereof, but is not limited thereto.

복수의 메모리 셀들(MC1~MC4)은 기판(100) 및 층간 절연막(105) 상에 형성될 수 있다. 메모리 셀들(MC1~MC4)은 각각 제1 도전 라인(WL)과 제2 도전 라인(BL)의 교차점에 배치될 수 있다. 또한, 메모리 셀들(MC1~MC4)은 각각 제1 도전 라인(WL)과 제2 도전 라인(BL)을 전기적으로 연결할 수 있다.The plurality of memory cells MC1 to MC4 may be formed on the substrate 100 and the interlayer insulating layer 105 . The memory cells MC1 to MC4 may be respectively disposed at intersections of the first conductive line WL and the second conductive line BL. Also, the memory cells MC1 to MC4 may electrically connect the first conductive line WL and the second conductive line BL, respectively.

메모리 셀들(MC1~MC4)은 서로 이격되어 복수의 고립 영역들을 형성할 수 있다. 예를 들어, 메모리 셀들(MC1~MC4)은 서로 이격되는 제1 내지 제4 메모리 셀(MC1~MC4)을 포함할 수 있다. 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 제2 방향(X)을 따라 배열될 수 있고, 제1 메모리 셀(MC1)과 제3 메모리 셀(MC3)은 제1 방향(Y)을 따라 배열될 수 있다. 제4 메모리 셀(MC4)은 제2 메모리 셀(MC2)과 제1 방향(Y)을 따라 배열될 수 있고, 제3 메모리 셀(MC3)과 제2 방향(X)을 따라 배열될 수 있다. 즉, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 대각선 방향으로 배열될 수 있다.The memory cells MC1 to MC4 may be spaced apart from each other to form a plurality of isolated regions. For example, the memory cells MC1 to MC4 may include first to fourth memory cells MC1 to MC4 spaced apart from each other. The first memory cell MC1 and the second memory cell MC2 may be arranged in the second direction X, and the first memory cell MC1 and the third memory cell MC3 may be aligned in the first direction Y ) can be arranged along The fourth memory cell MC4 may be aligned with the second memory cell MC2 in the first direction Y, and may be aligned with the third memory cell MC3 along the second direction X. That is, the first memory cell MC1 and the second memory cell MC2 may be arranged in a diagonal direction.

몇몇 실시예에서, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 제2 도전 라인(BL)을 공유할 수 있고, 제1 메모리 셀(MC1)과 제3 메모리 셀(MC3)은 제1 도전 라인(WL)을 공유할 수 있다. 마찬가지로, 제2 메모리 셀(MC2)과 제4 메모리 셀(MC4)은 제1 도전 라인(WL)을 공유할 수 있고, 제3 메모리 셀(MC3)과 제4 메모리 셀(MC4)은 제2 도전 라인(BL)을 공유할 수 있다.In some embodiments, the first memory cell MC1 and the second memory cell MC2 may share the second conductive line BL, and the first memory cell MC1 and the third memory cell MC3 may The first conductive line WL may be shared. Similarly, the second memory cell MC2 and the fourth memory cell MC4 may share a first conductive line WL, and the third memory cell MC3 and the fourth memory cell MC4 may have a second conductivity. Line BL can be shared.

메모리 셀들(MC1~MC4)은 각각 원기둥 형상을 갖는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 메모리 셀들(MC1~MC4)은 각각 사각 기둥 등 다른 다양한 형상을 가질 수도 있음은 물론이다.The memory cells MC1 to MC4 are illustrated as having a cylindrical shape, respectively, but this is only an example. For example, each of the memory cells MC1 to MC4 may have various other shapes, such as a square pillar.

메모리 셀들(MC1~MC4)은 각각 기판(100) 상에 차례로 적층되는 하부 전극 패턴(110), 선택 패턴(120), 중부 전극 패턴(130), 저장 패턴(150) 및 상부 전극 패턴(170)을 포함할 수 있다.The memory cells MC1 to MC4 are a lower electrode pattern 110 , a selection pattern 120 , a middle electrode pattern 130 , a storage pattern 150 , and an upper electrode pattern 170 that are sequentially stacked on the substrate 100 , respectively. may include

하부 전극 패턴(110)은 제1 도전 라인(WL)과 선택 패턴(120) 사이에 개재될 수 있다. 하부 전극 패턴(110)은 제1 도전 라인(WL)과 선택 패턴(120)을 전기적으로 연결할 수 있다. 하부 전극 패턴(110)은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈럼(Ta) 등의 금속, 티타늄 질화물(TiN) 등의 금속 질화물, 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 하부 전극 패턴(110)은 탄소(C)층을 포함할 수 있다.The lower electrode pattern 110 may be interposed between the first conductive line WL and the selection pattern 120 . The lower electrode pattern 110 may electrically connect the first conductive line WL and the selection pattern 120 . The lower electrode pattern 110 may be, for example, tungsten (W), platinum (Pt), palladium (Pd), rhodium (Rh), ruthenium (Ru), iridium (Ir), copper (Cu), or aluminum (Al). , a metal such as titanium (Ti) and tantalum (Ta), a metal nitride such as titanium nitride (TiN), and combinations thereof, but is not limited thereto. In some embodiments, the lower electrode pattern 110 may include a carbon (C) layer.

선택 패턴(120)은 하부 전극 패턴(110)과 중부 전극 패턴(130) 사이에 개재될 수 있다. 선택 패턴(120)은 메모리 셀들(MC1~MC4)의 전류 흐름을 제어할 수 있다.The selection pattern 120 may be interposed between the lower electrode pattern 110 and the middle electrode pattern 130 . The selection pattern 120 may control the current flow of the memory cells MC1 to MC4 .

몇몇 실시예에서, 선택 패턴(120)은 오보닉 문턱 스위칭(OTS; ovonic threshold switching) 특성을 가질 수 있다. 즉, 선택 패턴(120)이 Off 상태(고저항 상태)일 때, 선택 패턴(120)에 특정 전압(문턱 스위칭 전압) 이상의 전압을 인가하면 선택 패턴(120)은 On 상태(저저항 상태)로 바뀔 수 있다. 반대로, 선택 패턴(120)이 On 상태(저저항 상태)일 때, 선택 패턴(120)에 인가되는 전압을 특정 전압(유지 전압) 이하로 낮추면 선택 패턴(120)은 Off 상태(고저항 상태)로 복원하는 특성을 가질 수 있다.In some embodiments, the selection pattern 120 may have an ovonic threshold switching (OTS) characteristic. That is, when a voltage higher than a specific voltage (threshold switching voltage) is applied to the selection pattern 120 when the selection pattern 120 is in the Off state (high resistance state), the selection pattern 120 is turned on to the On state (low resistance state). can change Conversely, when the selection pattern 120 is in the On state (low resistance state), if the voltage applied to the selection pattern 120 is lowered to a specific voltage (maintenance voltage) or less, the selection pattern 120 is in the Off state (high resistance state) It may have the property of restoring to .

선택 패턴(120)은 예를 들어, 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 예시적으로, 선택 패턴(120)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe 및 GeAsBiSe 중 적어도 하나를 포함할 수 있다.The selection pattern 120 may include, for example, a chalcogenide material. The chalcogenide material includes at least one of Te and Se, which are chalcogen elements, and at least one of Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, and P. One may include a combined compound. Exemplarily, the selection pattern 120 may include AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSbS, AsTeGeSiSiP, AsTeGeGeSiP, AsTeGeGeSiP, AsTeGeGeSiP It may include at least one of AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, and GeAsBiSe.

중부 전극 패턴(130)은 선택 패턴(120)과 저장 패턴(150) 사이에 개재될 수 있다. 중부 전극 패턴(130)은 선택 패턴(120)과 저장 패턴(150)을 전기적으로 연결할 수 있다. 중부 전극 패턴(130)은 예를 들어, 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 텅스텐 질화물(WN), 텅스텐 실리콘 질화물(WSiN), 탄탈럼 질화물(TaN), 탄탈럼 실리콘 질화물(TaSiN), 지르코늄 질화물(ZrN), 지르코늄 실리콘 질화물(ZrSiN) 등의 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 중부 전극 패턴(130)은 탄소(C)층을 포함할 수 있다.The central electrode pattern 130 may be interposed between the selection pattern 120 and the storage pattern 150 . The central electrode pattern 130 may electrically connect the selection pattern 120 and the storage pattern 150 . The middle electrode pattern 130 may be, for example, titanium nitride (TiN), titanium silicon nitride (TiSiN), tungsten nitride (WN), tungsten silicon nitride (WSiN), tantalum nitride (TaN), or tantalum silicon nitride (TaSiN). ), zirconium nitride (ZrN), zirconium silicon nitride (ZrSiN), etc. may include a metal nitride or metal silicon nitride, but is not limited thereto. In some embodiments, the central electrode pattern 130 may include a carbon (C) layer.

저장 패턴(150)은 중부 전극 패턴(130)과 상부 전극 패턴(170) 사이에 개재될 수 있다. 저장 패턴(150)은 중부 전극 패턴(130)과 상부 전극 패턴(170)을 전기적으로 연결할 수 있다. 저장 패턴(150)은 상변화 패턴일 수 있다. 즉, 저장 패턴(150)은 온도 변화에 따라 저항이 변하여 데이터를 저장할 수 있다.The storage pattern 150 may be interposed between the central electrode pattern 130 and the upper electrode pattern 170 . The storage pattern 150 may electrically connect the central electrode pattern 130 and the upper electrode pattern 170 . The storage pattern 150 may be a phase change pattern. That is, the storage pattern 150 may store data by changing its resistance according to a change in temperature.

저장 패턴(150)은 예를 들어, 칼코겐(chalcogen) 원소인 Te 및 Se 중 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중 적어도 하나가 조합된 화합물을 포함할 수 있다. 예시적으로, 저장 패턴(150)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe 및 InSbTe 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 저장 패턴(150)은 GST(GeSbTe)를 포함할 수 있다.The storage pattern 150 includes, for example, at least one of Te and Se, which are chalcogen elements, and Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, and P. , O and C may include a combination of at least one. For example, the storage pattern 150 may include at least one of GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, and InSbTe. In some embodiments, the storage pattern 150 may include GeSbTe (GST).

몇몇 실시예에서, 저장 패턴(150)의 제1 폭(W1)은 선택 패턴(120)의 제2 폭(W2)과 동일할 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다. 여기서, 제1 폭(W1) 및 제2 폭(W2)이란, 기판(100)의 상면과 평행한 방향에서의 폭을 의미한다. 예를 들어, 도 3a에 도시된 것처럼, 제1 폭(W1) 및 제2 폭(W2)은 각각 제2 방향(X)에서의 폭으로 정의될 수 있다.In some embodiments, the first width W1 of the storage pattern 150 may be the same as the second width W2 of the selection pattern 120 . In the present specification, the term "same" means not only exactly the same thing, but also includes a minute difference that may occur due to a margin on a process. Here, the first width W1 and the second width W2 mean widths in a direction parallel to the upper surface of the substrate 100 . For example, as illustrated in FIG. 3A , the first width W1 and the second width W2 may be defined as widths in the second direction X, respectively.

몇몇 실시예에서, 중부 전극 패턴(130)과 저장 패턴(150) 사이에 제1 배리어 패턴(140)이 개재될 수 있다. 제1 배리어 패턴(140)은 중부 전극 패턴(130)에 포함된 물질이 저장 패턴(150)으로 확산되어 저장 패턴(150)의 특성이 열화되는 것을 방지할 수 있다. 제1 배리어 패턴(140)은 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.In some embodiments, the first barrier pattern 140 may be interposed between the central electrode pattern 130 and the storage pattern 150 . The first barrier pattern 140 may prevent the material included in the central electrode pattern 130 from being diffused into the storage pattern 150 to prevent deterioration of the properties of the storage pattern 150 . The first barrier pattern 140 may include, for example, tungsten (W), but is not limited thereto.

상부 전극 패턴(170)은 저장 패턴(150)과 제2 도전 라인(BL) 사이에 개재될 수 있다. 상부 전극 패턴(170)은 저장 패턴(150)과 제2 도전 라인(BL)을 전기적으로 연결할 수 있다. 상부 전극 패턴(170)은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈럼(Ta) 등의 금속, 티타늄 질화물(TiN) 등의 금속 질화물, 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 하부 전극 패턴(110)은 탄소(C)층을 포함할 수 있다.The upper electrode pattern 170 may be interposed between the storage pattern 150 and the second conductive line BL. The upper electrode pattern 170 may electrically connect the storage pattern 150 and the second conductive line BL. The upper electrode pattern 170 may be, for example, tungsten (W), platinum (Pt), palladium (Pd), rhodium (Rh), ruthenium (Ru), iridium (Ir), copper (Cu), or aluminum (Al). , a metal such as titanium (Ti) and tantalum (Ta), a metal nitride such as titanium nitride (TiN), and combinations thereof, but is not limited thereto. In some embodiments, the lower electrode pattern 110 may include a carbon (C) layer.

몇몇 실시예에서, 저장 패턴(150)과 상부 전극 패턴(170) 사이에 제2 배리어 패턴(160)이 개재될 수 있다. 제2 배리어 패턴(160)은 상부 전극 패턴(170)에 포함된 물질이 저장 패턴(150)으로 확산되어 저장 패턴(150)의 특성이 열화되는 것을 방지할 수 있다. 제2 배리어 패턴(160)은 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.In some embodiments, the second barrier pattern 160 may be interposed between the storage pattern 150 and the upper electrode pattern 170 . The second barrier pattern 160 may prevent the material included in the upper electrode pattern 170 from being diffused into the storage pattern 150 , thereby preventing deterioration of the properties of the storage pattern 150 . The second barrier pattern 160 may include, for example, tungsten (W), but is not limited thereto.

각각의 메모리 셀들(MC1~MC4)은 선택 패턴(120)을 포함하는 제1 스택(ST1) 및 저장 패턴(150)을 포함하는 제2 스택(ST2)을 포함할 수 있다. 몇몇 실시예에서, 제1 스택(ST1)은 하부 전극 패턴(110), 선택 패턴(120) 및 중부 전극 패턴(130)을 포함할 수 있고, 제2 스택(ST2)은 제1 배리어 패턴(140), 저장 패턴(150), 제2 배리어 패턴(160) 및 상부 전극 패턴(170)을 포함할 수 있다.Each of the memory cells MC1 to MC4 may include a first stack ST1 including the selection pattern 120 and a second stack ST2 including the storage pattern 150 . In some embodiments, the first stack ST1 may include a lower electrode pattern 110 , a selection pattern 120 , and a middle electrode pattern 130 , and the second stack ST2 may include a first barrier pattern 140 . ), a storage pattern 150 , a second barrier pattern 160 , and an upper electrode pattern 170 .

몇몇 실시예에서, 제1 스택(ST1)의 폭 및 제2 스택(ST2)의 폭은 동일할 수 있다.In some embodiments, the width of the first stack ST1 and the width of the second stack ST2 may be the same.

보호막(180)은 각각의 메모리 셀들(MC1~MC4)의 측면을 따라 연장될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 보호막(180)은 제1 메모리 셀(MC1)의 측면, 제2 메모리 셀(MC2)의 측면 및 층간 절연막(105)의 상면을 따라 연장될 수 있다. 또한, 도 3a에 도시된 것처럼, 보호막(180)은 각각의 메모리 셀들(MC1~MC4)의 측면을 둘러쌀 수 있다.The passivation layer 180 may extend along side surfaces of each of the memory cells MC1 to MC4 . For example, as shown in FIG. 2 , the passivation layer 180 may extend along a side surface of the first memory cell MC1 , a side surface of the second memory cell MC2 , and a top surface of the interlayer insulating layer 105 . Also, as shown in FIG. 3A , the passivation layer 180 may surround side surfaces of each of the memory cells MC1 to MC4 .

보호막(180)은 하부(180L) 및 하부(180L) 상의 상부(180U)를 포함할 수 있다. 보호막(180)의 하부(180L)는 선택 패턴(120)의 측면을 덮을 수 있다. 예를 들어, 보호막(180)의 하부(180L)는 제1 스택(ST1)의 측면을 따라 연장될 수 있다. 보호막(180)의 상부(180U)는 저장 패턴(150)의 측면을 덮을 수 있다. 예를 들어, 보호막(180)의 상부(180U)는 보호막(180)의 하부(180L)로부터 연장되어 제2 스택(ST2)의 측면을 따라 연장될 수 있다.The passivation layer 180 may include a lower portion 180L and an upper portion 180U on the lower portion 180L. The lower portion 180L of the passivation layer 180 may cover the side surface of the selection pattern 120 . For example, the lower portion 180L of the passivation layer 180 may extend along the side surface of the first stack ST1 . The upper portion 180U of the passivation layer 180 may cover the side surface of the storage pattern 150 . For example, an upper portion 180U of the passivation layer 180 may extend from a lower portion 180L of the passivation layer 180 to extend along a side surface of the second stack ST2 .

각각의 메모리 셀들(MC1~MC4)의 저장 패턴(150)의 측면을 따라 연장되는 보호막(180)의 상부(180U)는 서로 이격될 수 있다. 예를 들어, 도 2 및 도 3a의 B 영역에 도시된 것처럼, 제1 메모리 셀(MC1)의 선택 패턴(120)의 측면을 따라 연장되는 보호막(180)의 상부(180U)는 제2 메모리 셀(MC2)의 선택 패턴(120)의 측면을 따라 연장되는 보호막(180)의 상부로부터 이격될 수 있다.The upper portion 180U of the passivation layer 180 extending along the side surface of the storage pattern 150 of each of the memory cells MC1 to MC4 may be spaced apart from each other. For example, as shown in area B of FIGS. 2 and 3A , the upper portion 180U of the passivation layer 180 extending along the side surface of the selection pattern 120 of the first memory cell MC1 is the second memory cell. It may be spaced apart from the upper portion of the passivation layer 180 extending along the side surface of the selection pattern 120 of the MC2.

보호막(180)의 하부(180L)는 서로 인접하는 메모리 셀들(MC1~MC4)의 선택 패턴(120) 사이의 공간을 채울 수 있다. 예를 들어, 도 2, 도 3a의 C 영역에 도시된 것처럼, 보호막(180)의 하부(180L)는 제1 메모리 셀(MC1)의 선택 패턴(120)과 제2 메모리 셀(MC2)의 선택 패턴(120) 사이의 공간을 채울 수 있다.The lower portion 180L of the passivation layer 180 may fill a space between the selection patterns 120 of the memory cells MC1 to MC4 adjacent to each other. For example, as shown in region C of FIGS. 2 and 3A , the lower portion 180L of the passivation layer 180 includes the selection pattern 120 of the first memory cell MC1 and the selection pattern of the second memory cell MC2 . The space between the patterns 120 may be filled.

몇몇 실시예에서, 서로 인접하는 메모리 셀들(MC1~MC4)의 선택 패턴(120)을 둘러싸는 보호막(180)의 하부(180L)는 서로 접촉할 수 있다. 예를 들어, 제1 메모리 셀(MC1)의 선택 패턴(120)을 둘러싸는 보호막(180)의 하부(180L)는 제2 메모리 셀(MC2)의 선택 패턴(120)을 둘러싸는 보호막(180)의 하부(180L)와 접촉할 수 있다.In some embodiments, the lower portion 180L of the passivation layer 180 surrounding the selection pattern 120 of the memory cells MC1 to MC4 adjacent to each other may contact each other. For example, the lower portion 180L of the passivation layer 180 surrounding the selection pattern 120 of the first memory cell MC1 is the passivation layer 180 surrounding the selection pattern 120 of the second memory cell MC2 . may be in contact with the lower portion 180L of the

몇몇 실시예에서, 보호막(180)의 하부(180L)는 심(seam, 180S)을 포함할 수 있다. 심(180S)은 서로 인접하는 메모리 셀들(MC1~MC4) 사이에서 형성되는 보호막(180)의 하부(180L)의 경계일 수 있다. 예를 들어, 심(180S)은 제1 메모리 셀(MC1)의 선택 패턴(120)을 둘러싸는 보호막(180)의 하부(180L)와 제2 메모리 셀(MC2)의 선택 패턴(120)을 둘러싸는 보호막(180)의 하부(180L)가 만나 형성되는 경계일 수 있다. 이러한 심(180S)은 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 사이에서 기판(100)의 상면과 교차하는 방향으로 연장될 수 있다. 몇몇 실시예에서, 심(180S)은 층간 절연막(105)의 상면으로부터 이격될 수 있다.In some embodiments, the lower portion 180L of the passivation layer 180 may include a seam 180S. The shim 180S may be a boundary of the lower portion 180L of the passivation layer 180 formed between the memory cells MC1 to MC4 adjacent to each other. For example, the shim 180S surrounds the lower portion 180L of the passivation layer 180 surrounding the selection pattern 120 of the first memory cell MC1 and the selection pattern 120 of the second memory cell MC2 . may be a boundary formed by meeting the lower portion 180L of the passivation layer 180 . The shim 180S may extend between the first memory cell MC1 and the second memory cell MC2 in a direction crossing the top surface of the substrate 100 . In some embodiments, the shim 180S may be spaced apart from the top surface of the interlayer insulating layer 105 .

그러나, 몇몇 실시예에서, 보호막(180)의 하부(180L)는 심(180S)을 포함하지 않을 수도 있다. 예를 들어, 보호막(180)의 하부(180L)를 형성하는 공정 상의 특징에 따라, 심(180S)은 존재하지 않을 수도 있다.However, in some embodiments, the lower portion 180L of the passivation layer 180 may not include the shim 180S. For example, the shim 180S may not exist according to characteristics of the process of forming the lower portion 180L of the passivation layer 180 .

몇몇 실시예에서, 보호막(180)의 상부(180U)의 제1 두께(TH11)는 보호막(180)의 하부(180L)의 제2 두께(TH12)보다 작을 수 있다. 도 2 및 도 3a에 도시된 것처럼, 제1 두께(TH11)는 각각의 메모리 셀들(MC1~MC4)의 저장 패턴(150)의 측면으로부터 후술되는 갭필막(190)까지의 거리로 정의될 수 있다. 또한, 제2 두께(TH12)는 각각의 메모리 셀들(MC1~MC4)의 선택 패턴(120)의 측면으로부터 보호막(180)의 심(180S)까지의 거리로 정의될 수 있다.In some embodiments, the first thickness TH11 of the upper portion 180U of the passivation layer 180 may be smaller than the second thickness TH12 of the lower portion 180L of the passivation layer 180 . 2 and 3A , the first thickness TH11 may be defined as a distance from a side surface of the storage pattern 150 of each of the memory cells MC1 to MC4 to a gap fill layer 190 to be described later. . Also, the second thickness TH12 may be defined as a distance from the side surface of the selection pattern 120 of each of the memory cells MC1 to MC4 to the core 180S of the passivation layer 180 .

보호막(180)은 메모리 셀들(MC1~MC4)을 보호할 수 있다. 예를 들어, 보호막(180)은 반도체 메모리 장치의 제조 공정에서 산화 및 흡습으로부터 메모리 셀들(MC1~MC4)을 보호하여 선택 패턴(120)의 산포 및 특성이 열화되는 것을 방지할 수 있다. 몇몇 실시예에서, 선택 패턴(120)의 산소 농도는 10% 이하일 수 있다.The passivation layer 180 may protect the memory cells MC1 to MC4 . For example, the passivation layer 180 may protect the memory cells MC1 to MC4 from oxidation and moisture absorption in the manufacturing process of the semiconductor memory device, thereby preventing dispersion and deterioration of characteristics of the selection pattern 120 . In some embodiments, the oxygen concentration of the selection pattern 120 may be 10% or less.

보호막(180)은 예를 들어, 실리콘 산화물, 알루미늄 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.The passivation layer 180 may include, for example, at least one of silicon oxide, aluminum oxide, silicon nitride, silicon oxynitride, silicon carbide, silicon carbonitride, silicon oxycarbonitride, and combinations thereof, but is not limited thereto. .

보호막(180)은 단일막인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 보호막(180)은 메모리 셀들(MC1~MC4) 상에 적층되는 다중막일 수도 있음은 물론이다. 일례로, 보호막(180)은 실리콘 질화막(SiN) 및 실리콘 탄질화막(SiCN)의 적층 구조일 수 있다. 다른 예로, 보호막(180)은 실리콘 질화막(SiN) 및 실리콘 산화막(SiO2)의 적층 구조일 수 있다. 또 다른 예로, 보호막(180)은 실리콘 질화막(SiN), 실리콘 산화막(SiO2) 및 실리콘 질화막(SiN)의 적층 구조일 수 있다.Although it is illustrated that the passivation layer 180 is a single layer, this is only exemplary. For example, it goes without saying that the passivation layer 180 may be a multilayer stacked on the memory cells MC1 to MC4 . For example, the passivation layer 180 may have a stacked structure of a silicon nitride layer (SiN) and a silicon carbonitride layer (SiCN). As another example, the passivation layer 180 may have a stacked structure of a silicon nitride layer (SiN) and a silicon oxide layer (SiO 2 ). As another example, the passivation layer 180 may have a stacked structure of a silicon nitride layer (SiN), a silicon oxide layer (SiO 2 ), and a silicon nitride layer (SiN).

갭필막(190)은 보호막(180) 상에 형성될 수 있다. 갭필막(190)은 보호막(180)을 덮을 수 있다. 갭필막(190)은 보호막(180)이 형성되고 남은 메모리 셀들(MC1~MC4)의 측면 상의 공간을 채울 수 있다.The gap-fill layer 190 may be formed on the passivation layer 180 . The gap-fill layer 190 may cover the passivation layer 180 . The gap-fill layer 190 may fill a space on the side surface of the memory cells MC1 to MC4 remaining after the passivation layer 180 is formed.

갭필막(190)은 서로 인접하는 메모리 셀들(MC1~MC4)의 저장 패턴(150) 사이의 공간을 채울 수 있다. 예를 들어, 도 2 및 도 3a의 B 영역에 도시된 것처럼, 갭필막(190)은 제1 메모리 셀(MC1)의 저장 패턴(150)과 제2 메모리 셀(MC2)의 저장 패턴(150) 사이에 개재될 수 있다. 갭필막(190)은 서로 이격되는 보호막(180)의 상부(180U) 사이의 공간을 채울 수 있다.The gap-fill layer 190 may fill a space between the storage patterns 150 of the memory cells MC1 to MC4 adjacent to each other. For example, as shown in area B of FIGS. 2 and 3A , the gap-fill layer 190 includes the storage pattern 150 of the first memory cell MC1 and the storage pattern 150 of the second memory cell MC2. may be interposed between them. The gap-fill layer 190 may fill a space between the upper portions 180U of the passivation layer 180 that are spaced apart from each other.

몇몇 실시예에서, 제2 도전 라인(BL)은 상부 전극 패턴(170)의 상면, 보호막(180)의 상면 및 갭필막(190)의 상면을 따라 연장될 수 있다.In some embodiments, the second conductive line BL may extend along the top surface of the upper electrode pattern 170 , the top surface of the passivation layer 180 , and the top surface of the gap fill layer 190 .

몇몇 실시예에서, 보호막(180)의 상부(180U) 내에 리세스(190t)가 형성될 수 있다. 리세스(190t)의 하면은 저장 패턴(150)의 하면보다 낮게 형성될 수 있다. 갭필막(190)은 리세스(190t)를 채우도로 형성될 수 있다. 이에 따라, 갭필막(190)은 제1 메모리 셀(MC1)의 저장 패턴(150)과 제2 메모리 셀(MC2)의 저장 패턴(150) 사이에 개재될 수 있다. 몇몇 실시예에서, 리세스(190t)의 하면은 위로 오목할 수 있다.In some embodiments, a recess 190t may be formed in the upper portion 180U of the passivation layer 180 . A lower surface of the recess 190t may be formed lower than a lower surface of the storage pattern 150 . The gap-fill layer 190 may be formed to fill the recess 190t. Accordingly, the gap-fill layer 190 may be interposed between the storage pattern 150 of the first memory cell MC1 and the storage pattern 150 of the second memory cell MC2 . In some embodiments, the underside of recess 190t may be concave upward.

상술한 것처럼, 보호막(180)의 하부(180L)는 서로 인접하는 메모리 셀들(MC1~MC4)의 선택 패턴(120) 사이의 공간을 채울 수 있다. 이에 따라, 도 2 및 도 3a의 C 영역에 도시된 것처럼, 갭필막(190)은 서로 인접하는 메모리 셀들(MC1~MC4)의 선택 패턴(120) 사이에 개재되지 않을 수 있다. 예를 들어, 갭필막(190)은 제1 메모리 셀(MC1)의 선택 패턴(120)과 제2 메모리 셀(MC2)의 선택 패턴(120) 사이에 개재되지 않을 수 있다.As described above, the lower portion 180L of the passivation layer 180 may fill a space between the selection patterns 120 of the memory cells MC1 to MC4 adjacent to each other. Accordingly, as shown in region C of FIGS. 2 and 3A , the gap-fill layer 190 may not be interposed between the selection patterns 120 of the memory cells MC1 to MC4 adjacent to each other. For example, the gap fill layer 190 may not be interposed between the selection pattern 120 of the first memory cell MC1 and the selection pattern 120 of the second memory cell MC2 .

몇몇 실시예에서, 리세스(190t)의 하면은 선택 패턴(120)의 상면보다 높게 형성될 수 있다. 이에 따라, 갭필막(190)은 제1 메모리 셀(MC1)의 선택 패턴(120)과 제2 메모리 셀(MC2)의 선택 패턴(120) 사이에 개재되지 않을 수 있다.In some embodiments, the lower surface of the recess 190t may be formed to be higher than the upper surface of the selection pattern 120 . Accordingly, the gap-fill layer 190 may not be interposed between the selection pattern 120 of the first memory cell MC1 and the selection pattern 120 of the second memory cell MC2 .

몇몇 실시예에서, 갭필막(190)의 일부는 대각선 방향으로 배열되는 메모리 셀들(MC1~MC4)의 선택 패턴(120) 간에 개재될 수 있다. 예를 들어, 도 2 및 도 3a의 C 영역에 도시된 것처럼, 갭필막(190)의 일부는 제1 메모리 셀(MC1)의 선택 패턴(120)과 제4 메모리 셀(MC4)의 선택 패턴(120) 사이(또는 제2 메모리 셀(MC2)의 선택 패턴(120)과 제3 메모리 셀(MC3)의 선택 패턴(120) 사이)에 개재될 수 있다.In some embodiments, a portion of the gap-fill layer 190 may be interposed between the selection patterns 120 of the memory cells MC1 to MC4 arranged in a diagonal direction. For example, as shown in region C of FIGS. 2 and 3A , a portion of the gap fill layer 190 includes the selection pattern 120 of the first memory cell MC1 and the selection pattern of the fourth memory cell MC4 ( ). 120) (or between the selection pattern 120 of the second memory cell MC2 and the selection pattern 120 of the third memory cell MC3).

갭필막(190)은 인접하는 메모리 셀들(MC1~MC4) 간의 간섭을 방지할 수 있다. 예를 들어, 갭필막(190)은 메모리 셀들(MC1~MC4) 간에 열이 확산되는 것을 방지하여 저장 패턴(150) 간의 크로스톡(cross-talk)을 방지할 수 있다.The gap-fill layer 190 may prevent interference between adjacent memory cells MC1 to MC4 . For example, the gap-fill layer 190 may prevent heat from diffusing between the memory cells MC1 to MC4 to prevent cross-talk between the storage patterns 150 .

갭필막(190)은 보호막(180)보다 열전도도(thermal conductivity)가 낮은 물질을 포함할 수 있다. 예를 들어, 갭필막(190)은 실리콘 산화물, 실리콘 산탄화물, 실리콘 산화물보다 열전도도가 낮은 저열전도도(low thermal conductivity) 물질 중 적어도 하나를 포함할 수 있다. 예시적으로, 갭필막(190)은 SiO2, SiOC, SOG(Spin-On glass), SOD(Spin-On Dielectric), HDP(High Density Plasma) 산화물, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), TEOS(Tetra Ethyl Ortho Silicate), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.The gap-fill layer 190 may include a material having lower thermal conductivity than the passivation layer 180 . For example, the gap-fill layer 190 may include at least one of silicon oxide, silicon oxycarbide, and a material having a low thermal conductivity lower than that of silicon oxide. Exemplarily, the gap-fill layer 190 is SiO 2 , SiOC, SOG (Spin-On glass), SOD (Spin-On Dielectric), HDP (High Density Plasma) oxide, FOX (Flowable Oxide), TOSZ (Torene SilaZene). , USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), TEOS(Tetra Ethyl Ortho Silicate), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Glass) , CDO (Carbon Doped Silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG (Organo Silicate Glass), Parylene, BCB (bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material, and combinations thereof. However, the present invention is not limited thereto.

도 1, 도 2 및 도 3b를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 메모리 셀들(MC1~MC4)은 각각 사각 기둥 형상을 갖는다.1, 2, and 3B , in the semiconductor memory device according to some embodiments, each of the memory cells MC1 to MC4 has a quadrangular pillar shape.

예를 들어, 각각의 메모리 셀들(MC1~MC4)은 제2 방향(X)으로 연장되는 제1 측면(MS1) 및 제1 방향(Y)으로 연장되는 제2 측면(MS2)을 포함할 수 있다.For example, each of the memory cells MC1 to MC4 may include a first side surface MS1 extending in the second direction X and a second side surface MS2 extending in the first direction Y. .

상술한 것처럼, 보호막(180)의 상부(180U)는 저장 패턴(150)을 둘러쌀 수 있고, 보호막(180)의 하부(180L)는 선택 패턴(120)을 둘러쌀 수 있다. 이에 따라, 보호막(180)의 상부(180U)는 저장 패턴(150)의 제1 측면(MS1) 및 제2 측면(MS2)을 덮을 수 있고, 보호막(180)의 하부(180L)는 선택 패턴(120)의 제1 측면(MS1) 및 제2 측면(MS2)을 덮을 수 있다.As described above, the upper portion 180U of the passivation layer 180 may surround the storage pattern 150 , and the lower portion 180L of the passivation layer 180 may surround the selection pattern 120 . Accordingly, the upper portion 180U of the passivation layer 180 may cover the first side surface MS1 and the second side surface MS2 of the storage pattern 150 , and the lower portion 180L of the passivation layer 180 is formed with the selection pattern ( The first side surface MS1 and the second side surface MS2 of 120 may be covered.

도 1, 도 2 및 도 3c를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 보호막(180)은 제1 막(182) 및 제2 막(184)을 포함한다.1, 2, and 3C , in the semiconductor memory device according to some embodiments, the passivation layer 180 includes a first layer 182 and a second layer 184 .

제1 막(182)은 제1 방향(Y)으로 연장되어 각각의 메모리 셀들(MC1~MC4)의 제1 측면(MS1)을 덮을 수 있다. 제2 막(184)은 제2 방향(X)으로 연장되어 각각의 메모리 셀들(MC1~MC4)의 제2 측면(MS2)을 덮을 수 있다.The first layer 182 may extend in the first direction Y to cover the first side surface MS1 of each of the memory cells MC1 to MC4 . The second layer 184 may extend in the second direction X to cover the second side surface MS2 of each of the memory cells MC1 to MC4 .

몇몇 실시예에서, 갭필막(190)은 제1 부분(190a) 및 제2 부분(190b)을 포함할 수 있다. 갭필막(190)의 제1 부분(190a)은 인접하는 제1 막(182)들의 상부(180U) 사이에 개재될 수 있다. 예를 들어, 인접하는 제1 막(182)들의 상부(180U) 사이에 개재되는 갭필막(190)의 제1 부분(190a)은 제1 방향(Y)으로 연장될 수 있다. 갭필막(190)의 제2 부분(190b)은 인접하는 제2 막(184)들의 상부(180U) 사이에 개재될 수 있다. 예를 들어, 인접하는 제2 막(184)들의 상부(180U) 사이에 개재되는 갭필막(190)의 제2 부분(190b)은 제1 방향(Y)으로 연장될 수 있다.In some embodiments, the gap-fill layer 190 may include a first portion 190a and a second portion 190b. The first portion 190a of the gap-fill layer 190 may be interposed between the upper portions 180U of the adjacent first layers 182 . For example, the first portion 190a of the gap-fill layer 190 interposed between the upper portions 180U of the adjacent first layers 182 may extend in the first direction (Y). The second portion 190b of the gap-fill layer 190 may be interposed between the upper portions 180U of the adjacent second layers 184 . For example, the second portion 190b of the gap-fill layer 190 interposed between the upper portions 180U of the adjacent second layers 184 may extend in the first direction (Y).

몇몇 실시예에서, 제1 막(182)은 제2 막(184)에 의해 절단될 수 있다. 예를 들어, 제2 막(184)은 제2 방향(X)으로 길게 연장되어 제2 측면(MS2) 및 제1 막(182)의 측면을 덮을 수 있다.In some embodiments, the first film 182 may be cleaved by the second film 184 . For example, the second layer 184 may extend long in the second direction X to cover the second side surface MS2 and side surfaces of the first layer 182 .

제1 막(182)의 상부(180U)의 제3 두께(TH21) 및 제2 막(184)의 상부(180U)의 제4 두께(TH22)는 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 제1 막(182)의 하부(180L)의 제5 두께(TH23) 및 제2 막(184)의 하부(180L)의 제6 두께(TH24) 또한 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.The third thickness TH21 of the upper portion 180U of the first film 182 and the fourth thickness TH22 of the upper portion 180U of the second film 184 are shown to be the same, but this is only exemplary, The technical spirit of the present invention is not limited thereto. In addition, only the fifth thickness TH23 of the lower portion 180L of the first layer 182 and the sixth thickness TH24 of the lower portion 180L of the second layer 184 are the same, but this is merely exemplary. Only, the technical spirit of the present invention is not limited thereto.

몇몇 실시예에서, 제1 막(182)의 상부(180U)의 제3 두께(TH21)는 제1 막(182)의 하부(180L)의 제5 두께(TH23)보다 작을 수 있다. 또한, 몇몇 실시예에서, 제2 막(184)의 상부(180U)의 제4 두께(TH22)는 제2 막(184)의 하부(180L)의 제6 두께(TH24)보다 작을 수 있다.In some embodiments, the third thickness TH21 of the upper portion 180U of the first layer 182 may be smaller than the fifth thickness TH23 of the lower portion 180L of the first layer 182 . Also, in some embodiments, the fourth thickness TH22 of the upper portion 180U of the second layer 184 may be smaller than the sixth thickness TH24 of the lower portion 180L of the second layer 184 .

도 1, 도 2 및 도 3d를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 막(182)은 저장 패턴(150)의 제1 측면(MS1) 및 제2 측면(MS2)을 덮는다.1, 2 and 3D , in the semiconductor memory device according to some embodiments, the first layer 182 covers the first side surface MS1 and the second side surface MS2 of the storage pattern 150 . .

예를 들어, 제1 막(182)은 저장 패턴(150)의 둘러쌀 수 있다. 몇몇 실시예에서, 제2 막(184)은 제1 막(182)에 의해 저장 패턴(150)으로부터 이격될 수 있다. 예를 들어, 제2 막(184)은 제2 방향(X)으로 길게 연장되어 제1 막(182)의 상부(180U)의 측면을 덮을 수 있다.For example, the first layer 182 may surround the storage pattern 150 . In some embodiments, the second layer 184 may be spaced apart from the storage pattern 150 by the first layer 182 . For example, the second layer 184 may extend in the second direction X to cover the side surface of the upper portion 180U of the first layer 182 .

몇몇 실시예에서, 제1 막(182)은 선택 패턴(120)의 제1 측면(MS1)을 덮지 않을 수 있다. 예를 들어, 제2 막(184)은 제2 방향(X)으로 길게 연장되어 선택 패턴(120)의 제2 측면(MS2) 및 제1 막(182)의 하부(180L)의 측면을 덮을 수 있다.In some embodiments, the first layer 182 may not cover the first side surface MS1 of the selection pattern 120 . For example, the second layer 184 may extend long in the second direction X to cover the second side surface MS2 of the selection pattern 120 and the side surface of the lower portion 180L of the first layer 182 . there is.

칼코게나이드 물질을 포함하여 오보닉 문턱 스위칭(OTS) 특성을 갖는 선택 패턴은, 반도체 메모리 장치의 제조 공정에서 산화 및 흡습으로 인해 손상되어 산포 및 특성이 열화되는 문제가 있다. 이를 방지하기 위해 메모리 셀들의 측면 상에 일정 두께 이상의 보호막이 형성될 수 있다. 그러나, 이러한 보호막은 갭필막을 형성하기 위한 공간을 협소하게 하여 인접하는 저장 패턴들 간의 간섭을 증가시키는 원인이 된다.A selection pattern including a chalcogenide material having an ovonic threshold switching (OTS) characteristic is damaged due to oxidation and moisture absorption in a manufacturing process of a semiconductor memory device, so that dispersion and characteristics are deteriorated. To prevent this, a passivation layer having a predetermined thickness or more may be formed on the side surfaces of the memory cells. However, the passivation layer narrows a space for forming the gap fill layer, thereby increasing interference between adjacent storage patterns.

그러나, 몇몇 실시예에 따른 반도체 메모리 장치에서, 보호막(180)은 선택 패턴(120)이 형성되는 영역에서 메모리 셀들(MC1~MC4) 간의 공간을 채우고, 저장 패턴(150)이 형성되는 영역에서 갭필막(190)을 형성하기 위한 공간을 제공할 수 있다. 예를 들어, 상술한 것처럼, 저장 패턴(150)을 따라 연장되는 보호막(180)의 상부(180U)의 제1 두께(TH11)는, 선택 패턴(120)을 따라 연장되는 보호막(180)의 하부(180L)의 제2 두께(TH12)보다 작을 수 있다. 이에 따라, 선택 패턴(120)의 산포 및 특성 열화가 방지되고, 저장 패턴(150) 간의 간섭이 방지되어 성능 및 신뢰성이 향상된 반도체 메모리 장치가 제공될 수 있다.However, in the semiconductor memory device according to some embodiments, the passivation layer 180 fills a space between the memory cells MC1 to MC4 in the region where the selection pattern 120 is formed, and a gap in the region where the storage pattern 150 is formed. A space for forming the fill film 190 may be provided. For example, as described above, the first thickness TH11 of the upper portion 180U of the passivation layer 180 extending along the storage pattern 150 is the lower portion of the passivation layer 180 extending along the selection pattern 120 . It may be smaller than the second thickness TH12 of 180L. Accordingly, a semiconductor memory device with improved performance and reliability may be provided by preventing dispersion and deterioration of characteristics of the selection patterns 120 and preventing interference between the storage patterns 150 .

도 4a 내지 도 4c는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 3d를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.4A to 4C are various cross-sectional views illustrating semiconductor memory devices according to some embodiments. For convenience of description, portions overlapping those described above with reference to FIGS. 1 to 3D will be briefly described or omitted.

도 4a를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 보호막(180)은 갭(180A)을 포함한다.Referring to FIG. 4A , in the semiconductor memory device according to some embodiments, the passivation layer 180 includes a gap 180A.

갭(180A)은 보호막(180) 내에 형성되는 에어갭(airgap) 또는 보이드(void)일 수 있다. 에어갭 또는 보이드로 형성되는 갭(180)은 보호막(180) 또는 갭필막(190)보다 열전도도가 낮으므로, 인접하는 메모리 셀들(MC1~MC4) 간의 간섭을 방지할 수 있다.The gap 180A may be an air gap or a void formed in the passivation layer 180 . Since the gap 180 formed of an air gap or a void has lower thermal conductivity than the passivation layer 180 or the gap fill layer 190 , interference between adjacent memory cells MC1 to MC4 may be prevented.

도 4b를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 도전 라인(WL)의 폭은 제1 스택(ST1) 및/또는 제2 스택(ST2)의 폭과 동일하다.Referring to FIG. 4B , in the semiconductor memory device according to some embodiments, the width of the first conductive line WL is the same as the width of the first stack ST1 and/or the second stack ST2 .

이는, 제1 도전 라인(WL)이 제1 스택(ST1) 및/또는 제2 스택(ST2)과 동시에 패터닝됨에 기인할 수 있으나, 이에 제한되는 것은 아니다.This may be due to the first conductive line WL being patterned simultaneously with the first stack ST1 and/or the second stack ST2 , but is not limited thereto.

몇몇 실시예에서, 보호막(180)은 제1 도전 라인(WL)의 측면을 따라 더 연장될 수 있다. 예를 들어, 보호막(180)은 제1 메모리 셀(MC1)의 측면, 제2 메모리 셀(MC2)의 측면, 제1 도전 라인(WL)의 측면 및 층간 절연막(105)의 상면을 따라 연장될 수 있다.In some embodiments, the passivation layer 180 may further extend along a side surface of the first conductive line WL. For example, the passivation layer 180 may extend along a side surface of the first memory cell MC1 , a side surface of the second memory cell MC2 , a side surface of the first conductive line WL, and an upper surface of the interlayer insulating layer 105 . can

도 4c는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3d를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.4C is a cross-sectional view illustrating a semiconductor memory device according to some embodiments. For convenience of description, portions overlapping those described above with reference to FIGS. 1 to 3D will be briefly described or omitted.

도 4c를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 보호막(180)의 상부(180U)는 보호막(180)의 하부(180L)의 상면을 따라 연장된다.Referring to FIG. 4C , in the semiconductor memory device according to some embodiments, an upper portion 180U of the passivation layer 180 extends along a top surface of a lower portion 180L of the passivation layer 180 .

예를 들어, 리세스(190t)는 각각의 메모리 셀들(MC1~MC4)의 제2 스택(ST2)의 측면을 노출시킬 수 있다. 또한, 리세스(190t)는 보호막(180)의 하부(180L)의 상면을 노출시킬 수 있다. 보호막(180)의 상부(180U)는 리세스(190t)의 측면 및 하면을 따라 연장될 수 있다. 이에 따라, 보호막(180)의 상부(180U)는 제2 스택(ST2)의 측면 및 보호막(180)의 하부(180L)의 상면을 따라 연장될 수 있다. 몇몇 실시예에서, 보호막(180)의 상부(180U)는 제2 스택(ST2)의 측면 및 보호막(180)의 하부(180L)의 상면을 따라 컨포멀하게 연장될 수 있다.For example, the recess 190t may expose a side surface of the second stack ST2 of each of the memory cells MC1 to MC4 . Also, the recess 190t may expose a top surface of the lower portion 180L of the passivation layer 180 . An upper portion 180U of the passivation layer 180 may extend along side surfaces and a lower surface of the recess 190t. Accordingly, the upper portion 180U of the passivation layer 180 may extend along the side surface of the second stack ST2 and the upper surface of the lower portion 180L of the passivation layer 180 . In some embodiments, the upper portion 180U of the passivation layer 180 may conformally extend along a side surface of the second stack ST2 and a top surface of the lower portion 180L of the passivation layer 180 .

도시된 것처럼, 보호막(180)의 하부(180L)와 보호막(180)의 상부(180U) 사이에 경계면이 형성될 수 있다. 이는, 보호막(180)의 하부(180L)와 보호막(180)의 상부(180U)가 서로 다른 공정 단계에서 형성됨에 기인할 수 있다.As illustrated, an interface may be formed between the lower portion 180L of the passivation layer 180 and the upper portion 180U of the passivation layer 180 . This may be because the lower portion 180L of the passivation layer 180 and the upper portion 180U of the passivation layer 180 are formed in different process steps.

몇몇 실시예에서, 심(180S)은 보호막(180)의 상부(180U)까지 연장될 수 있다.In some embodiments, the shim 180S may extend to the upper portion 180U of the passivation layer 180 .

몇몇 실시예에서, 보호막(180)의 하부(180L)의 상면은 위로 오목할 수 있다. 이에 따라, 보호막(180)의 상부(180U)의 하면은 아래로 볼록할 수 있다.In some embodiments, a top surface of the lower portion 180L of the passivation layer 180 may be concave upward. Accordingly, the lower surface of the upper portion 180U of the passivation layer 180 may be convex downward.

도 5 및 도 6은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다양한 단면도들이다. 도 7a 내지 도 7d는 도 5 및 도 6의 D-D 및 E-E를 따라서 절단한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 3d를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.5 and 6 are various cross-sectional views illustrating semiconductor memory devices according to some embodiments. 7A to 7D are various cross-sectional views taken along lines D-D and E-E of FIGS. 5 and 6 . For convenience of description, portions overlapping those described above with reference to FIGS. 1 to 3D will be briefly described or omitted.

도 5 내지 도 7d를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 저장 패턴(150)의 제1 폭(W1)은 선택 패턴(120)의 제2 폭(W2)보다 작다.5 to 7D , in the semiconductor memory device according to some embodiments, the first width W1 of the storage pattern 150 is smaller than the second width W2 of the selection pattern 120 .

여기서, 제1 폭(W1) 및 제2 폭(W2)이란, 기판(100)의 상면과 평행한 방향에서의 폭을 의미한다. 예를 들어, 도 7a에 도시된 것처럼, 제1 폭(W1) 및 제2 폭(W2)은 각각 제2 방향(X)에서의 폭으로 정의될 수 있다.Here, the first width W1 and the second width W2 mean widths in a direction parallel to the upper surface of the substrate 100 . For example, as illustrated in FIG. 7A , the first width W1 and the second width W2 may be defined as widths in the second direction X, respectively.

몇몇 실시예에서, 제2 스택(ST2)의 폭은 제1 스택(ST1)의 폭보다 클 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제2 스택(ST2)의 측면은 제1 스택(ST1)의 측면보다 돌출될 수 있다. 이에 따라, 도 5 및 도 7a에 도시된 것처럼, 저장 패턴(150)의 제1 폭(W1)은 선택 패턴(120)의 제2 폭(W2)보다 작을 수 있다.In some embodiments, the width of the second stack ST2 may be greater than the width of the first stack ST1 . For example, as illustrated in FIG. 5 , a side surface of the second stack ST2 may protrude more than a side surface of the first stack ST1 . Accordingly, as shown in FIGS. 5 and 7A , the first width W1 of the storage pattern 150 may be smaller than the second width W2 of the selection pattern 120 .

몇몇 실시예에서, 제1 스택(ST1)은 하부 전극 패턴(110), 선택 패턴(120) 및 중부 전극 패턴(130)을 포함할 수 있고, 제2 스택(ST2)은 제1 배리어 패턴(140), 저장 패턴(150), 제2 배리어 패턴(160) 및 상부 전극 패턴(170)을 포함할 수 있다. 이러한 경우에, 중부 전극 패턴(130)의 상면의 일부는 제2 스택(ST2)으로부터 노출될 수 있다.In some embodiments, the first stack ST1 may include a lower electrode pattern 110 , a selection pattern 120 , and a middle electrode pattern 130 , and the second stack ST2 may include a first barrier pattern 140 . ), a storage pattern 150 , a second barrier pattern 160 , and an upper electrode pattern 170 . In this case, a portion of the upper surface of the central electrode pattern 130 may be exposed from the second stack ST2 .

몇몇 실시예에서, 보호막(180)은 각각의 메모리 셀들(MC1~MC4)의 측면을 따라 컨포멀하게 연장될 수 있다. 예를 들어, 보호막(180)은 제1 스택(ST1)의 측면 및 제2 스택(ST2)의 측면을 따라 컨포멀하게 연장될 수 있다.In some embodiments, the passivation layer 180 may conformally extend along side surfaces of each of the memory cells MC1 to MC4 . For example, the passivation layer 180 may conformally extend along the side surface of the first stack ST1 and the side surface of the second stack ST2 .

몇몇 실시예에서, 보호막(180)의 상부(180U)의 제1 두께(TH11)는 보호막(180)의 하부(180L)의 제2 두께(TH12)와 동일하거나 그보다 클 수 있다. 일례로, 제1 메모리 셀(MC1)의 제1 스택(ST1)과 제2 메모리 셀(MC2)의 제1 스택(ST1) 사이의 거리가 제1 두께(TH11)의 2배와 동일한 경우에, 보호막(180)의 상부(180U)의 제1 두께(TH11)는 보호막(180)의 하부(180L)의 제2 두께(TH12)와 동일할 수 있다. 다른 예로, 제1 메모리 셀(MC1)의 제1 스택(ST1)과 제2 메모리 셀(MC2)의 제1 스택(ST1) 사이의 거리가 제1 두께(TH11)의 2배보다 작은 경우에, 보호막(180)의 상부(180U)의 제1 두께(TH11)는 보호막(180)의 하부(180L)의 제2 두께(TH12)보다 클 수 있다.In some embodiments, the first thickness TH11 of the upper portion 180U of the passivation layer 180 may be equal to or greater than the second thickness TH12 of the lower portion 180L of the passivation layer 180 . For example, when the distance between the first stack ST1 of the first memory cell MC1 and the first stack ST1 of the second memory cell MC2 is equal to twice the first thickness TH11, The first thickness TH11 of the upper portion 180U of the passivation layer 180 may be the same as the second thickness TH12 of the lower portion 180L of the passivation layer 180 . As another example, when the distance between the first stack ST1 of the first memory cell MC1 and the first stack ST1 of the second memory cell MC2 is less than twice the first thickness TH11, The first thickness TH11 of the upper portion 180U of the passivation layer 180 may be greater than the second thickness TH12 of the lower portion 180L of the passivation layer 180 .

도 6 및 도 7a를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 스택(ST1)의 폭 및 제2 스택(ST2)의 폭은 각각 기판(100)의 상면으로부터 멀어짐에 따라 감소한다.Referring to FIGS. 6 and 7A , in the semiconductor memory device according to some embodiments, the width of the first stack ST1 and the width of the second stack ST2 decrease as they move away from the top surface of the substrate 100 , respectively. .

예를 들어, 제1 메모리 셀(MC1)의 폭 및 제2 메모리 셀(MC2)의 폭은 각각 기판(100)의 상면으로부터 멀어짐에 따라 감소할 수 있다. 이에 따라, 도 6 및 도 7a에 도시된 것처럼, 저장 패턴(150)의 제1 폭(W1)은 선택 패턴(120)의 제2 폭(W2)보다 작을 수 있다.For example, the width of the first memory cell MC1 and the width of the second memory cell MC2 may decrease as they move away from the top surface of the substrate 100 , respectively. Accordingly, as shown in FIGS. 6 and 7A , the first width W1 of the storage pattern 150 may be smaller than the second width W2 of the selection pattern 120 .

제1 스택(ST1)의 상면의 폭은 제2 스택(ST2)의 하면의 폭과 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 스택(ST1)의 상면의 폭은 제2 스택(ST2)의 하면의 폭보다 작을 수도 있고, 그보다 클 수도 있다.It is illustrated that the width of the upper surface of the first stack ST1 is the same as the width of the lower surface of the second stack ST2 , but this is only exemplary. For example, the width of the upper surface of the first stack ST1 may be smaller than or greater than the width of the lower surface of the second stack ST2 .

몇몇 실시예에서, 보호막(180)은 각각의 메모리 셀들(MC1~MC4)의 측면을 따라 컨포멀하게 연장될 수 있다. 예를 들어, 보호막(180)은 제1 메모리 셀(MC1)의 측면 및 제2 메모리 셀(MC2)의 측면을 따라 컨포멀하게 연장될 수 있다.In some embodiments, the passivation layer 180 may conformally extend along side surfaces of each of the memory cells MC1 to MC4 . For example, the passivation layer 180 may conformally extend along the side surface of the first memory cell MC1 and the side surface of the second memory cell MC2 .

도 5, 도 6 및 도 7b를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 메모리 셀들(MC1~MC4)은 각각 사각 기둥 형상을 갖는다.5, 6, and 7B , in the semiconductor memory device according to some embodiments, each of the memory cells MC1 to MC4 has a quadrangular prism shape.

예를 들어, 각각의 메모리 셀들(MC1~MC4)은 제2 방향(X)으로 연장되는 제1 측면(MS1) 및 제1 방향(Y)으로 연장되는 제2 측면(MS2)을 포함할 수 있다.For example, each of the memory cells MC1 to MC4 may include a first side surface MS1 extending in the second direction X and a second side surface MS2 extending in the first direction Y. .

상술한 것처럼, 보호막(180)의 상부(180U)는 저장 패턴(150)을 둘러쌀 수 있고, 보호막(180)의 하부(180L)는 선택 패턴(120)을 둘러쌀 수 있다. 이에 따라, 보호막(180)의 상부(180U)는 저장 패턴(150)의 제1 측면(MS1) 및 제2 측면(MS2)을 덮을 수 있고, 보호막(180)의 하부(180L)는 선택 패턴(120)의 제1 측면(MS1) 및 제2 측면(MS2)을 덮을 수 있다.As described above, the upper portion 180U of the passivation layer 180 may surround the storage pattern 150 , and the lower portion 180L of the passivation layer 180 may surround the selection pattern 120 . Accordingly, the upper portion 180U of the passivation layer 180 may cover the first side surface MS1 and the second side surface MS2 of the storage pattern 150 , and the lower portion 180L of the passivation layer 180 is formed with the selection pattern ( The first side surface MS1 and the second side surface MS2 of 120 may be covered.

도 5, 도 6 및 도 7c를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 보호막(180)은 제1 막(182) 및 제2 막(184)을 포함한다.5, 6, and 7C , in the semiconductor memory device according to some embodiments, the passivation layer 180 includes a first layer 182 and a second layer 184 .

몇몇 실시예에서, 제1 막(182)의 상부(180U)의 제3 두께(TH21)는 제1 막(182)의 하부(180L)의 제5 두께(TH23)와 동일하거나 그보다 클 수 있다. 또한, 몇몇 실시예에서, 제2 막(184)의 상부(180U)의 제4 두께(TH22)는 제2 막(184)의 하부(180L)의 제6 두께(TH24)와 동일하거나 그보다 클 수 있다.In some embodiments, the third thickness TH21 of the upper portion 180U of the first layer 182 may be equal to or greater than the fifth thickness TH23 of the lower portion 180L of the first layer 182 . Also, in some embodiments, the fourth thickness TH22 of the upper portion 180U of the second film 184 may be equal to or greater than the sixth thickness TH24 of the lower portion 180L of the second film 184 . there is.

도 5, 도 6 및 도 7d를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 막(182)은 저장 패턴(150)의 제1 측면(MS1) 및 제2 측면(MS2)을 덮는다.5, 6, and 7D , in the semiconductor memory device according to some embodiments, the first layer 182 covers the first side surface MS1 and the second side surface MS2 of the storage pattern 150 . .

예를 들어, 제1 막(182)은 저장 패턴(150)의 둘러쌀 수 있다. 몇몇 실시예에서, 제2 막(184)은 제1 막(182)에 의해 저장 패턴(150)으로부터 이격될 수 있다. 예를 들어, 제2 막(184)은 제2 방향(X)으로 길게 연장되어 제1 막(182)의 상부(180U)의 측면을 덮을 수 있다.For example, the first layer 182 may surround the storage pattern 150 . In some embodiments, the second layer 184 may be spaced apart from the storage pattern 150 by the first layer 182 . For example, the second layer 184 may extend in the second direction X to cover the side surface of the upper portion 180U of the first layer 182 .

몇몇 실시예에서, 제1 막(182)은 선택 패턴(120)의 제1 측면(MS1)을 덮지 않을 수 있다. 예를 들어, 제2 막(184)은 제2 방향(X)으로 길게 연장되어 선택 패턴(120)의 제2 측면(MS2) 및 제1 막(182)의 하부(180L)의 측면을 덮을 수 있다.In some embodiments, the first layer 182 may not cover the first side surface MS1 of the selection pattern 120 . For example, the second layer 184 may extend long in the second direction X to cover the second side surface MS2 of the selection pattern 120 and the side surface of the lower portion 180L of the first layer 182 . there is.

몇몇 실시예에 따른 반도체 메모리 장치에서, 보호막(180)은 선택 패턴(120)이 형성되는 영역에서 메모리 셀들(MC1~MC4) 간의 공간을 채우고, 저장 패턴(150)이 형성되는 영역에서 갭필막(190)을 형성하기 위한 공간을 제공할 수 있다. 예를 들어, 상술한 것처럼, 저장 패턴(150)의 제1 폭(W1)은 선택 패턴(120)의 제2 폭(W2)보다 작을 수 있다. 이에 따라, 선택 패턴(120)의 산포 및 특성 열화가 방지되고, 저장 패턴(150) 간의 간섭이 방지되어 성능 및 신뢰성이 향상된 반도체 메모리 장치가 제공될 수 있다.In the semiconductor memory device according to some embodiments, the passivation layer 180 fills a space between the memory cells MC1 to MC4 in a region where the selection pattern 120 is formed, and a gap fill layer ( 190) may be provided. For example, as described above, the first width W1 of the storage pattern 150 may be smaller than the second width W2 of the selection pattern 120 . Accordingly, a semiconductor memory device with improved performance and reliability may be provided by preventing dispersion and deterioration of characteristics of the selection patterns 120 and preventing interference between the storage patterns 150 .

이하에서, 도 1 내지 도 39를 참조하여, 몇몇 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor memory device according to some embodiments will be described with reference to FIGS. 1 to 39 .

도 8 내지 도 17은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.8 to 17 are intermediate steps for describing a method of manufacturing a semiconductor memory device according to some embodiments. For convenience of description, portions overlapping those described above with reference to FIGS. 1 to 7 will be briefly described or omitted.

도 8을 참조하면, 기판(100) 상에 하부 전극막(110a), 선택막(120a), 중부 전극막(130a), 저장막(150a) 및 상부 전극막(170a)을 차례로 형성한다.Referring to FIG. 8 , a lower electrode film 110a, a selection film 120a, a middle electrode film 130a, a storage film 150a, and an upper electrode film 170a are sequentially formed on a substrate 100 .

몇몇 실시예에서, 기판(100) 상에 제1 도전 라인(WL) 및 층간 절연막(105)이 형성될 수 있다. 제1 도전 라인(WL)은 복수 개로 서로 이격되어 나란히 연장될 수 있다. 예를 들어, 제1 도전 라인(WL)은 각각 제1 방향(Y)으로 연장될 수 있다. 층간 절연막(105)은 복수 개의 제1 도전 라인(WL)들을 전기적으로 이격시킬 수 있다. 하부 전극막(110a)은 제1 도전 라인(WL)과 전기적으로 연결되도록 적층될 수 있다. 예를 들어, 하부 전극막(110a)은 제1 도전 라인(WL)의 상면 및 층간 절연막(105)의 상면을 따라 연장될 수 있다.In some embodiments, a first conductive line WL and an interlayer insulating layer 105 may be formed on the substrate 100 . A plurality of first conductive lines WL may be spaced apart from each other and extend side by side. For example, each of the first conductive lines WL may extend in the first direction Y. The interlayer insulating layer 105 may electrically separate the plurality of first conductive lines WL. The lower electrode layer 110a may be stacked to be electrically connected to the first conductive line WL. For example, the lower electrode layer 110a may extend along the top surface of the first conductive line WL and the top surface of the interlayer insulating layer 105 .

그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 도전 라인(WL)은 후술되는 제1 스택(ST1)과 동시에 패터닝되어 형성될 수도 있다. 예를 들어, 제1 도전 라인(WL)은 후술되는 도 12의 단계에서 패터닝될 수도 있다.However, the inventive concept is not limited thereto, and the first conductive line WL may be patterned and formed simultaneously with the first stack ST1 to be described later. For example, the first conductive line WL may be patterned in the operation of FIG. 12 to be described later.

하부 전극막(110a) 및 상부 전극막(170a)은 예를 들어, 각각 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈럼(Ta) 등의 금속, 티타늄 질화물(TiN) 등의 금속 질화물, 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 하부 전극막(110a) 및 상부 전극막(170a)은 각각 탄소(C)층을 포함할 수 있다.The lower electrode layer 110a and the upper electrode layer 170a are, for example, tungsten (W), platinum (Pt), palladium (Pd), rhodium (Rh), ruthenium (Ru), iridium (Ir), and copper, respectively. (Cu), aluminum (Al), titanium (Ti), a metal such as tantalum (Ta), a metal nitride such as titanium nitride (TiN), and may include at least one of a combination thereof, but is limited thereto not. In some embodiments, each of the lower electrode layer 110a and the upper electrode layer 170a may include a carbon (C) layer.

선택막(120a)은 오보닉 문턱 스위칭(OTS; ovonic threshold switching) 특성을 가질 수 있다. 선택막(120a)은 예를 들어, 칼코게나이드(chalcogenide) 물질을 포함할 수 있다.The selection layer 120a may have an ovonic threshold switching (OTS) characteristic. The selective layer 120a may include, for example, a chalcogenide material.

중부 전극막(130a)은 예를 들어, 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 텅스텐 질화물(WN), 텅스텐 실리콘 질화물(WSiN), 탄탈럼 질화물(TaN), 탄탈럼 실리콘 질화물(TaSiN), 지르코늄 질화물(ZrN), 지르코늄 실리콘 질화물(ZrSiN) 등의 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 중부 전극막(130a)은 탄소(C)층을 포함할 수 있다.The middle electrode layer 130a may be, for example, titanium nitride (TiN), titanium silicon nitride (TiSiN), tungsten nitride (WN), tungsten silicon nitride (WSiN), tantalum nitride (TaN), or tantalum silicon nitride (TaSiN). ), zirconium nitride (ZrN), zirconium silicon nitride (ZrSiN), etc. may include a metal nitride or metal silicon nitride, but is not limited thereto. In some embodiments, the middle electrode layer 130a may include a carbon (C) layer.

저장막(150a)은 온도 변화에 따라 저항이 변하는 물질을 포함할 수 있다. 저장막(150a)은 예를 들어, 칼코겐(chalcogen) 원소인 Te 및 Se 중 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중 적어도 하나가 조합된 화합물을 포함할 수 있다. 몇몇 실시예에서, 저장 패턴(150)은 GST(GeSbTe)를 포함할 수 있다.The storage layer 150a may include a material whose resistance changes according to a change in temperature. The storage layer 150a may include, for example, at least one of Te and Se, which are chalcogen elements, and Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, and P. , O and C may include a combination of at least one. In some embodiments, the storage pattern 150 may include GeSbTe (GST).

몇몇 실시예에서, 중부 전극막(130a)과 저장막(150a) 사이에 제1 배리어막(140a)을 형성할 수 있다. 제1 배리어막(140a)은 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.In some embodiments, the first barrier layer 140a may be formed between the central electrode layer 130a and the storage layer 150a. The first barrier layer 140a may include, for example, tungsten (W), but is not limited thereto.

몇몇 실시예에서, 저장막(150a)과 상부 전극막(170a) 사이에 제2 배리어막(160a)을 형성할 수 있다. 제2 배리어막(160a)은 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.In some embodiments, the second barrier layer 160a may be formed between the storage layer 150a and the upper electrode layer 170a. The second barrier layer 160a may include, for example, tungsten (W), but is not limited thereto.

도 9 및 도 10을 참조하면, 제1 배리어막(140a), 저장막(150a), 제2 배리어막(160a) 및 상부 전극막(170a)을 패터닝한다.9 and 10 , the first barrier layer 140a, the storage layer 150a, the second barrier layer 160a, and the upper electrode layer 170a are patterned.

이에 따라, 제1 배리어 패턴(140), 저장 패턴(150), 제2 배리어 패턴(160) 및 상부 전극 패턴(170)을 포함하는 제2 스택(ST2)이 형성될 수 있다. 몇몇 실시예에서, 제2 스택(ST2)은 서로 이격되는 복수의 고립 영역들을 형성할 수 있다.Accordingly, the second stack ST2 including the first barrier pattern 140 , the storage pattern 150 , the second barrier pattern 160 , and the upper electrode pattern 170 may be formed. In some embodiments, the second stack ST2 may form a plurality of isolation regions spaced apart from each other.

제2 스택(ST2)은 원기둥 형상을 갖는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제2 스택(ST2)은 사각 기둥 등 다른 다양한 형상을 가질 수도 있음은 물론이다.The second stack ST2 is illustrated as having a cylindrical shape, but this is only an example. For example, it goes without saying that the second stack ST2 may have other various shapes, such as a square pillar.

도 11을 참조하면, 제2 스택(ST2) 상에 스페이서막(300)을 형성한다.Referring to FIG. 11 , a spacer layer 300 is formed on the second stack ST2 .

예를 들어, 스페이서막(300)은 제2 스택(ST2)의 측면 및 상면, 중부 전극막(130a)의 상면을 따라 컨포멀하게 연장될 수 있다. 스페이서막(300)은 후술되는 제1 스택(ST1)을 형성하는 과정에서 제2 스택(ST2)을 보호할 수 있다.For example, the spacer layer 300 may conformally extend along the side and top surfaces of the second stack ST2 and the top surface of the central electrode layer 130a. The spacer layer 300 may protect the second stack ST2 in the process of forming the first stack ST1 to be described later.

도 12 및 도 13을 참조하면, 스페이서막(300)을 이용하여 하부 전극막(110a), 선택막(120a) 및 중부 전극막(130a)을 패터닝한다.12 and 13 , the lower electrode layer 110a, the selective layer 120a, and the middle electrode layer 130a are patterned using the spacer layer 300 .

이에 따라, 하부 전극 패턴(110), 선택 패턴(120) 및 중부 전극 패턴(130)을 포함하는 제1 스택(ST1)이 형성될 수 있다. 또한, 제1 스택(ST1) 및 제2 스택(ST2)을 포함하는 복수의 메모리 셀들(MC1~MC4)이 형성될 수 있다.Accordingly, the first stack ST1 including the lower electrode pattern 110 , the selection pattern 120 , and the middle electrode pattern 130 may be formed. Also, a plurality of memory cells MC1 to MC4 including the first stack ST1 and the second stack ST2 may be formed.

메모리 셀들(MC1~MC4)은 각각 원기둥 형상을 갖는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 메모리 셀들(MC1~MC4)은 각각 사각 기둥 등 다른 다양한 형상을 가질 수도 있음은 물론이다.The memory cells MC1 to MC4 are illustrated as having a cylindrical shape, respectively, but this is only an example. For example, each of the memory cells MC1 to MC4 may have various other shapes, such as a square pillar.

몇몇 실시예에서, 저장 패턴(150)의 제1 폭(W1)은 선택 패턴(120)의 제2 폭(W2)과 동일할 수 있다.In some embodiments, the first width W1 of the storage pattern 150 may be the same as the second width W2 of the selection pattern 120 .

도 14를 참조하면, 메모리 셀들(MC1~MC4) 상에 보호막(180)을 형성한다.Referring to FIG. 14 , a passivation layer 180 is formed on the memory cells MC1 to MC4 .

예를 들어, 보호막(180)은 제1 메모리 셀(MC1)의 측면, 제2 메모리 셀(MC2)의 측면 및 층간 절연막(105)의 상면을 따라 연장될 수 있다. 또한, 보호막(180)은 각각의 메모리 셀들(MC1~MC4)의 측면을 둘러쌀 수 있다.For example, the passivation layer 180 may extend along a side surface of the first memory cell MC1 , a side surface of the second memory cell MC2 , and a top surface of the interlayer insulating layer 105 . Also, the passivation layer 180 may surround side surfaces of each of the memory cells MC1 to MC4 .

몇몇 실시예에서, 보호막(180)은 서로 인접하는 메모리 셀들(MC1~MC4) 사이의 공간을 채우도록 형성될 수 있다. 예를 들어, 보호막(180)은 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 사이의 공간을 채우도록 형성될 수 있다.In some embodiments, the passivation layer 180 may be formed to fill a space between the memory cells MC1 to MC4 adjacent to each other. For example, the passivation layer 180 may be formed to fill a space between the first memory cell MC1 and the second memory cell MC2 .

몇몇 실시예에서, 보호막(180)은 컨포멀하게 연장될 수 있다. 몇몇 실시예에서, 보호막(180)은 심(180S)을 포함할 수 있다.In some embodiments, the passivation layer 180 may extend conformally. In some embodiments, the passivation layer 180 may include a shim 180S.

보호막(180)은 예를 들어, 실리콘 산화물, 알루미늄 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.The passivation layer 180 may include, for example, at least one of silicon oxide, aluminum oxide, silicon nitride, silicon oxynitride, silicon carbide, silicon carbonitride, silicon oxycarbonitride, and combinations thereof, but is not limited thereto. .

보호막(180)은 단일막인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 보호막(180)은 메모리 셀들(MC1~MC4) 상에 적층되는 다중막일 수도 있음은 물론이다.Although it is illustrated that the passivation layer 180 is a single layer, this is only exemplary. For example, it goes without saying that the passivation layer 180 may be a multilayer stacked on the memory cells MC1 to MC4 .

도 15 및 도 16을 참조하면, 보호막(180) 내에 리세스(190t)를 형성한다.15 and 16 , a recess 190t is formed in the passivation layer 180 .

예를 들어, 보호막(180)에 대한 에치백 공정 또는 리세스 공정이 수행될 수 있다. 몇몇 실시예에서, 리세스(190t)의 하면은 저장 패턴(150)의 하면보다 낮고, 선택 패턴(120)의 상면보다 높게 형성될 수 있다.For example, an etch-back process or a recess process may be performed on the passivation layer 180 . In some embodiments, the lower surface of the recess 190t may be lower than the lower surface of the storage pattern 150 and higher than the upper surface of the selection pattern 120 .

리세스(190t)는 저장 패턴(150)의 측면을 노출시키지 않을 수 있다. 예를 들어, 리세스(190t)는 제2 스택(ST2)의 측면을 노출시키지 않을 수 있다. 이에 따라, 하부(180L) 및 상부(180U)를 포함하는 보호막(180)이 형성될 수 있다. 보호막(180)의 하부(180L)는 선택 패턴(120)의 측면을 덮을 수 있고, 보호막(180)의 상부(180U)는 저장 패턴(150)의 측면을 덮을 수 있다. 또한, 보호막(180)의 상부(180U)의 제1 두께(TH11)는 보호막(180)의 하부(180L)의 제2 두께(TH12)보다 작을 수 있다.The recess 190t may not expose the side surface of the storage pattern 150 . For example, the recess 190t may not expose the side surface of the second stack ST2 . Accordingly, the passivation layer 180 including the lower portion 180L and the upper portion 180U may be formed. The lower portion 180L of the passivation layer 180 may cover the side surface of the selection pattern 120 , and the upper portion 180U of the passivation layer 180 may cover the side surface of the storage pattern 150 . Also, the first thickness TH11 of the upper portion 180U of the passivation layer 180 may be smaller than the second thickness TH12 of the lower portion 180L of the passivation layer 180 .

도 17을 참조하면, 보호막(180) 상에 갭필막(190)을 형성한다.Referring to FIG. 17 , a gap fill layer 190 is formed on the passivation layer 180 .

갭필막(190)은 보호막(180)을 덮을 수 있다. 갭필막(190)은 서로 인접하는 메모리 셀들(MC1~MC4)의 저장 패턴(150) 사이의 공간을 채울 수 있다. 예를 들어, 갭필막(190)은 제1 메모리 셀(MC1)의 저장 패턴(150)과 제2 메모리 셀(MC2)의 저장 패턴(150) 사이에 개재될 수 있다. 갭필막(190)은 서로 인접하는 메모리 셀들(MC1~MC4)의 선택 패턴(120) 사이에 개재되지 않을 수 있다. 예를 들어, 갭필막(190)은 제1 메모리 셀(MC1)의 선택 패턴(120)과 제2 메모리 셀(MC2)의 선택 패턴(120) 사이에 개재되지 않을 수 있다.The gap-fill layer 190 may cover the passivation layer 180 . The gap-fill layer 190 may fill a space between the storage patterns 150 of the memory cells MC1 to MC4 adjacent to each other. For example, the gap-fill layer 190 may be interposed between the storage pattern 150 of the first memory cell MC1 and the storage pattern 150 of the second memory cell MC2 . The gap-fill layer 190 may not be interposed between the selection patterns 120 of the memory cells MC1 to MC4 adjacent to each other. For example, the gap fill layer 190 may not be interposed between the selection pattern 120 of the first memory cell MC1 and the selection pattern 120 of the second memory cell MC2 .

갭필막(190)은 보호막(180)보다 열전도도(thermal conductivity)가 낮은 물질을 포함할 수 있다. 예를 들어, 갭필막(190)은 실리콘 산화물, 실리콘 산탄화물, 실리콘 산화물보다 열전도도가 낮은 저열전도도(low thermal conductivity) 물질 중 적어도 하나를 포함할 수 있다.The gap-fill layer 190 may include a material having lower thermal conductivity than the passivation layer 180 . For example, the gap-fill layer 190 may include at least one of silicon oxide, silicon oxycarbide, and a material having a low thermal conductivity lower than that of silicon oxide.

이어서, 도 1 내지 도 3b를 참조하면, 메모리 셀들(MC1~MC4) 상에 제2 도전 라인(BL)을 형성한다.Next, referring to FIGS. 1 to 3B , a second conductive line BL is formed on the memory cells MC1 to MC4 .

예를 들어, 상부 전극 패턴(170)의 상면을 노출시키는 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이어서, 상부 전극 패턴(170), 보호막(180) 및 갭필막(190) 상에 제2 도전 라인(BL)이 형성될 수 있다. 이에 따라, 제2 도전 라인(BL)은 상부 전극 패턴(170)과 전기적으로 연결될 수 있다.For example, a planarization process for exposing the upper surface of the upper electrode pattern 170 may be performed. The planarization process may include, for example, a chemical mechanical polishing (CMP) process, but is not limited thereto. Subsequently, a second conductive line BL may be formed on the upper electrode pattern 170 , the passivation layer 180 , and the gap fill layer 190 . Accordingly, the second conductive line BL may be electrically connected to the upper electrode pattern 170 .

제2 도전 라인(BL)은 복수 개로 서로 이격되어 나란히 연장될 수 있다. 예를 들어, 제2 도전 라인(BL)은 각각 제2 방향(X)으로 연장될 수 있다.A plurality of second conductive lines BL may be spaced apart from each other and extend side by side. For example, each of the second conductive lines BL may extend in the second direction X.

이에 따라, 성능 및 신뢰성이 향상된 반도체 메모리 장치의 제조 방법이 제공될 수 있다.Accordingly, a method of manufacturing a semiconductor memory device having improved performance and reliability may be provided.

도 18 및 도 19는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 17을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 18은 도 14 이후의 단계를 설명하기 위한 도면이다.18 and 19 are intermediate steps for explaining a method of manufacturing a semiconductor memory device according to some embodiments. For convenience of description, portions overlapping those described above with reference to FIGS. 1 to 17 will be briefly described or omitted. For reference, FIG. 18 is a diagram for explaining a step subsequent to FIG. 14 .

도 18을 참조하면, 보호막(180) 내에 리세스(190t)를 형성한다.Referring to FIG. 18 , a recess 190t is formed in the passivation layer 180 .

리세스(190t)는 저장 패턴(150)의 측면을 노출시킬 수 있다. 예를 들어, 리세스(190t)는 제2 스택(ST2)의 측면을 노출시킬 수 있다. 이에 따라, 보호막(180)의 하부(180L)가 형성될 수 있다. 보호막(180)의 하부(180L)는 선택 패턴(120)의 측면을 덮을 수 있다.The recess 190t may expose a side surface of the storage pattern 150 . For example, the recess 190t may expose a side surface of the second stack ST2 . Accordingly, the lower portion 180L of the passivation layer 180 may be formed. The lower portion 180L of the passivation layer 180 may cover the side surface of the selection pattern 120 .

도 19를 참조하면, 보호막(180)의 하부(180L) 상에 보호막(180)의 상부(180U)를 형성한다.Referring to FIG. 19 , an upper portion 180U of the passivation layer 180 is formed on a lower portion 180L of the passivation layer 180 .

보호막(180)의 상부(180U)는 리세스(190t)의 측면 및 하면을 따라 연장될 수 있다. 이에 따라, 보호막(180)의 상부(180U)는 제2 스택(ST2)의 측면 및 보호막(180)의 하부(180L)의 상면을 따라 연장될 수 있다. 몇몇 실시예에서, 보호막(180)의 상부(180U)는 제2 스택(ST2)의 측면 및 보호막(180)의 하부(180L)의 상면을 따라 컨포멀하게 연장될 수 있다.An upper portion 180U of the passivation layer 180 may extend along side surfaces and a lower surface of the recess 190t. Accordingly, the upper portion 180U of the passivation layer 180 may extend along the side surface of the second stack ST2 and the upper surface of the lower portion 180L of the passivation layer 180 . In some embodiments, the upper portion 180U of the passivation layer 180 may conformally extend along a side surface of the second stack ST2 and a top surface of the lower portion 180L of the passivation layer 180 .

이어서, 보호막(180) 상에 갭필막(190)을 형성한다. 갭필막(190)을 형성하는 것은, 도 17을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.Next, a gap fill layer 190 is formed on the passivation layer 180 . Forming the gap-fill layer 190 is similar to that described above with reference to FIG. 17 , and thus a detailed description thereof will be omitted below.

이어서, 도 1 및 도 4c를 참조하면, 메모리 셀들(MC1~MC4) 상에 제2 도전 라인(BL)을 형성한다. 제2 도전 라인(BL)을 형성하는 것은, 도 1 내지 도 3b를 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.Next, referring to FIGS. 1 and 4C , a second conductive line BL is formed on the memory cells MC1 to MC4 . Since the formation of the second conductive line BL is similar to that described above with reference to FIGS. 1 to 3B , a detailed description thereof will be omitted below.

이에 따라, 성능 및 신뢰성이 향상된 반도체 메모리 장치의 제조 방법이 제공될 수 있다.Accordingly, a method of manufacturing a semiconductor memory device having improved performance and reliability may be provided.

도 20 내지 도 25는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 19를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 20은 도 9 이후의 단계를 설명하기 위한 도면이다.20 to 25 are intermediate steps for explaining a method of manufacturing a semiconductor memory device according to some embodiments. For convenience of description, portions overlapping those described above with reference to FIGS. 1 to 19 will be briefly described or omitted. For reference, FIG. 20 is a diagram for explaining a step subsequent to FIG. 9 .

도 20을 참조하면, 제2 스택(ST2) 상에 스페이서막(300)을 형성한다.Referring to FIG. 20 , a spacer layer 300 is formed on the second stack ST2 .

예를 들어, 스페이서막(300)은 제2 스택(ST2)의 측면 및 상면, 중부 전극막(130a)의 상면을 따라 컨포멀하게 연장될 수 있다. 몇몇 실시예에서, 스페이서막(300)은 상대적으로 두껍게 형성될 수 있다. 예를 들어, 도 20의 스페이서막(300)은 도 11의 스페이서막(300)보다 두껍게 형성될 수 있다.For example, the spacer layer 300 may conformally extend along the side and top surfaces of the second stack ST2 and the top surface of the central electrode layer 130a. In some embodiments, the spacer layer 300 may be formed to be relatively thick. For example, the spacer layer 300 of FIG. 20 may be formed to be thicker than the spacer layer 300 of FIG. 11 .

도 21 및 도 22를 참조하면, 스페이서막(300)을 이용하여 하부 전극막(110a), 선택막(120a) 및 중부 전극막(130a)을 패터닝한다.21 and 22 , the lower electrode layer 110a, the selective layer 120a, and the middle electrode layer 130a are patterned using the spacer layer 300 .

이에 따라, 하부 전극 패턴(110), 선택 패턴(120) 및 중부 전극 패턴(130)을 포함하는 제1 스택(ST1)이 형성될 수 있다. 또한, 제1 스택(ST1) 및 제2 스택(ST2)을 포함하는 복수의 메모리 셀들(MC1~MC4)이 형성될 수 있다.Accordingly, the first stack ST1 including the lower electrode pattern 110 , the selection pattern 120 , and the middle electrode pattern 130 may be formed. Also, a plurality of memory cells MC1 to MC4 including the first stack ST1 and the second stack ST2 may be formed.

몇몇 실시예에서, 제2 스택(ST2)의 폭은 제1 스택(ST1)의 폭보다 크게 형성될 수 있다. 예를 들어, 제2 스택(ST2)의 측면은 제1 스택(ST1)의 측면보다 돌출될 수 있다. 이는, 스페이서막(300)이 상대적으로 두껍게 형성됨에 기인할 수 있다. 이에 따라, 저장 패턴(150)의 제1 폭(W1)은 선택 패턴(120)의 제2 폭(W2)보다 작을 수 있다.In some embodiments, the width of the second stack ST2 may be greater than the width of the first stack ST1 . For example, a side surface of the second stack ST2 may protrude more than a side surface of the first stack ST1 . This may be due to the formation of the spacer layer 300 to be relatively thick. Accordingly, the first width W1 of the storage pattern 150 may be smaller than the second width W2 of the selection pattern 120 .

도 23 및 도 24를 참조하면, 메모리 셀들(MC1~MC4) 상에 보호막(180)을 형성한다.23 and 24 , a passivation layer 180 is formed on the memory cells MC1 to MC4 .

예를 들어, 보호막(180)은 제1 메모리 셀(MC1)의 측면, 제2 메모리 셀(MC2)의 측면 및 층간 절연막(105)의 상면을 따라 연장될 수 있다. 또한, 보호막(180)은 각각의 메모리 셀들(MC1~MC4)의 측면을 둘러쌀 수 있다.For example, the passivation layer 180 may extend along a side surface of the first memory cell MC1 , a side surface of the second memory cell MC2 , and a top surface of the interlayer insulating layer 105 . Also, the passivation layer 180 may surround side surfaces of each of the memory cells MC1 to MC4 .

몇몇 실시예에서, 보호막(180)은 서로 인접하는 메모리 셀들(MC1~MC4)의 선택 패턴(120) 사이의 공간을 채우도록 형성될 수 있다. 예를 들어, 보호막(180)은 제1 메모리 셀(MC1)의 선택 패턴(120)과 제2 메모리 셀(MC2)의 선택 패턴(120) 사이의 공간을 채우도록 형성될 수 있다.In some embodiments, the passivation layer 180 may be formed to fill a space between the selection patterns 120 of the memory cells MC1 to MC4 adjacent to each other. For example, the passivation layer 180 may be formed to fill a space between the selection pattern 120 of the first memory cell MC1 and the selection pattern 120 of the second memory cell MC2 .

이에 따라, 하부(180L) 및 상부(180U)를 포함하는 보호막(180)이 형성될 수 있다. 보호막(180)의 하부(180L)는 선택 패턴(120)의 측면을 덮을 수 있고, 보호막(180)의 상부(180U)는 저장 패턴(150)의 측면을 덮을 수 있다. 몇몇 실시예에서, 보호막(180)의 상부(180U)의 제1 두께(TH11)는 보호막(180)의 하부(180L)의 제2 두께(TH12)와 동일하거나 그보다 클 수 있다.Accordingly, the passivation layer 180 including the lower portion 180L and the upper portion 180U may be formed. The lower portion 180L of the passivation layer 180 may cover the side surface of the selection pattern 120 , and the upper portion 180U of the passivation layer 180 may cover the side surface of the storage pattern 150 . In some embodiments, the first thickness TH11 of the upper portion 180U of the passivation layer 180 may be equal to or greater than the second thickness TH12 of the lower portion 180L of the passivation layer 180 .

몇몇 실시예에서, 보호막(180)은 컨포멀하게 연장될 수 있다. 몇몇 실시예에서, 보호막(180)은 심(180S)을 포함할 수 있다.In some embodiments, the passivation layer 180 may extend conformally. In some embodiments, the passivation layer 180 may include a shim 180S.

도 25를 참조하면, 보호막(180) 상에 갭필막(190)을 형성한다. 갭필막(190)을 형성하는 것은, 도 17을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.Referring to FIG. 25 , a gap fill layer 190 is formed on the passivation layer 180 . Forming the gap-fill layer 190 is similar to that described above with reference to FIG. 17 , and thus a detailed description thereof will be omitted below.

이어서, 도 1, 도 5, 도 7a 및 도 7b를 참조하면, 메모리 셀들(MC1~MC4) 상에 제2 도전 라인(BL)을 형성한다. 제2 도전 라인(BL)을 형성하는 것은, 도 1 내지 도 3b를 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.Next, referring to FIGS. 1 , 5 , 7A and 7B , a second conductive line BL is formed on the memory cells MC1 to MC4 . Since the formation of the second conductive line BL is similar to that described above with reference to FIGS. 1 to 3B , a detailed description thereof will be omitted below.

이에 따라, 성능 및 신뢰성이 향상된 반도체 메모리 장치의 제조 방법이 제공될 수 있다.Accordingly, a method of manufacturing a semiconductor memory device having improved performance and reliability may be provided.

도 26 내지 도 28은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 19를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 26은 도 8 또는 도 11 이후의 단계를 설명하기 위한 도면이다.26 to 28 are intermediate steps for explaining a method of manufacturing a semiconductor memory device according to some embodiments. For convenience of description, portions overlapping those described above with reference to FIGS. 1 to 19 will be briefly described or omitted. For reference, FIG. 26 is a diagram for explaining a step subsequent to FIG. 8 or FIG. 11 .

도 26을 참조하면, 하부 전극막(110a), 선택막(120a), 중부 전극막(130a), 제1 배리어막(140a), 저장막(150a), 제2 배리어막(160a) 및 상부 전극막(170a)을 패터닝한다.Referring to FIG. 26 , a lower electrode film 110a, a selection film 120a, a middle electrode film 130a, a first barrier film 140a, a storage film 150a, a second barrier film 160a, and an upper electrode. The film 170a is patterned.

이에 따라, 제1 스택(ST1) 및 제2 스택(ST2)을 포함하는 복수의 메모리 셀들(MC1~MC4)이 형성될 수 있다.Accordingly, a plurality of memory cells MC1 to MC4 including the first stack ST1 and the second stack ST2 may be formed.

몇몇 실시예에서, 제1 스택(ST1)의 폭 및 제2 스택(ST2)의 폭은 각각 기판(100)의 상면으로부터 멀어짐에 따라 감소하도록 형성될 수 있다. 예를 들어, 제1 메모리 셀(MC1)의 폭 및 제2 메모리 셀(MC2)의 폭은 각각 기판(100)의 상면으로부터 멀어짐에 따라 감소하도록 형성될 수 있다. 제1 스택(ST1)은 제2 스택(ST2)과 동시에 형성될 수도 있고, 제2 스택(ST2)이 형성된 후에 형성될 수도 있다.In some embodiments, the width of the first stack ST1 and the width of the second stack ST2 may be formed to decrease as they move away from the top surface of the substrate 100 , respectively. For example, the width of the first memory cell MC1 and the width of the second memory cell MC2 may be formed to decrease as they move away from the top surface of the substrate 100 , respectively. The first stack ST1 may be formed simultaneously with the second stack ST2 , or may be formed after the second stack ST2 is formed.

도 27을 참조하면, 메모리 셀들(MC1~MC4) 상에 보호막(180)을 형성한다.Referring to FIG. 27 , a passivation layer 180 is formed on the memory cells MC1 to MC4 .

예를 들어, 보호막(180)은 제1 메모리 셀(MC1)의 측면, 제2 메모리 셀(MC2)의 측면 및 층간 절연막(105)의 상면을 따라 연장될 수 있다. 또한, 보호막(180)은 각각의 메모리 셀들(MC1~MC4)의 측면을 둘러쌀 수 있다.For example, the passivation layer 180 may extend along a side surface of the first memory cell MC1 , a side surface of the second memory cell MC2 , and a top surface of the interlayer insulating layer 105 . Also, the passivation layer 180 may surround side surfaces of each of the memory cells MC1 to MC4 .

몇몇 실시예에서, 보호막(180)은 서로 인접하는 메모리 셀들(MC1~MC4)의 선택 패턴(120) 사이의 공간을 채우도록 형성될 수 있다. 예를 들어, 보호막(180)은 제1 메모리 셀(MC1)의 선택 패턴(120)과 제2 메모리 셀(MC2)의 선택 패턴(120) 사이의 공간을 채우도록 형성될 수 있다.In some embodiments, the passivation layer 180 may be formed to fill a space between the selection patterns 120 of the memory cells MC1 to MC4 adjacent to each other. For example, the passivation layer 180 may be formed to fill a space between the selection pattern 120 of the first memory cell MC1 and the selection pattern 120 of the second memory cell MC2 .

이에 따라, 하부(180L) 및 상부(180U)를 포함하는 보호막(180)이 형성될 수 있다. 보호막(180)의 하부(180L)는 선택 패턴(120)의 측면을 덮을 수 있고, 보호막(180)의 상부(180U)는 저장 패턴(150)의 측면을 덮을 수 있다. 몇몇 실시예에서, 보호막(180)은 컨포멀하게 연장될 수 있다.Accordingly, the passivation layer 180 including the lower portion 180L and the upper portion 180U may be formed. The lower portion 180L of the passivation layer 180 may cover the side surface of the selection pattern 120 , and the upper portion 180U of the passivation layer 180 may cover the side surface of the storage pattern 150 . In some embodiments, the passivation layer 180 may extend conformally.

도 28을 참조하면, 보호막(180) 상에 갭필막(190)을 형성한다. 갭필막(190)을 형성하는 것은, 도 17을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.Referring to FIG. 28 , a gap fill layer 190 is formed on the passivation layer 180 . Forming the gap-fill layer 190 is similar to that described above with reference to FIG. 17 , and thus a detailed description thereof will be omitted below.

이어서, 도 1, 도 6, 도 7a 및 도 7b를 참조하면, 메모리 셀들(MC1~MC4) 상에 제2 도전 라인(BL)을 형성한다. 제2 도전 라인(BL)을 형성하는 것은, 도 1 내지 도 3b를 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.Next, referring to FIGS. 1 , 6 , 7A and 7B , a second conductive line BL is formed on the memory cells MC1 to MC4 . Since the formation of the second conductive line BL is similar to that described above with reference to FIGS. 1 to 3B , a detailed description thereof will be omitted below.

이에 따라, 성능 및 신뢰성이 향상된 반도체 메모리 장치의 제조 방법이 제공될 수 있다.Accordingly, a method of manufacturing a semiconductor memory device having improved performance and reliability may be provided.

도 29 내지 도 33은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 28를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 29는 도 8 이후의 단계를 설명하기 위한 도면이다.29 to 33 are intermediate steps for explaining a method of manufacturing a semiconductor memory device according to some embodiments. For convenience of description, portions overlapping those described above with reference to FIGS. 1 to 28 will be briefly described or omitted. For reference, FIG. 29 is a diagram for explaining a step subsequent to FIG. 8 .

도 29 및 도 30을 참조하면, 하부 전극막(110a), 선택막(120a), 중부 전극막(130a), 제1 배리어막(140a), 저장막(150a), 제2 배리어막(160a) 및 상부 전극막(170a)을 패터닝한다.29 and 30 , the lower electrode layer 110a, the selection layer 120a, the middle electrode layer 130a, the first barrier layer 140a, the storage layer 150a, and the second barrier layer 160a. and the upper electrode layer 170a is patterned.

이에 따라, 제1 스택(ST1) 및 제2 스택(ST2)을 포함하는 복수의 메모리 셀들(MC1~MC4)이 형성될 수 있다.Accordingly, a plurality of memory cells MC1 to MC4 including the first stack ST1 and the second stack ST2 may be formed.

몇몇 실시예에서, 제1 스택(ST1) 및 제2 스택(ST2)은 각각 제1 방향(Y)으로 연장되도록 형성될 수 있다. 예를 들어, 제1 방향(Y)으로 연장되어 하부 전극막(110a), 선택막(120a), 중부 전극막(130a), 제1 배리어막(140a), 저장막(150a), 제2 배리어막(160a) 및 상부 전극막(170a)을 절단하는 복수의 제1 절단 라인(Yt)들이 형성될 수 있다. 이에 따라, 복수 개로 서로 이격되어 나란히 연장되는 저장 패턴(150) 및 선택 패턴(120)이 각각 형성될 수 있다.In some embodiments, the first stack ST1 and the second stack ST2 may be formed to extend in the first direction Y, respectively. For example, extending in the first direction Y, the lower electrode film 110a, the selection film 120a, the middle electrode film 130a, the first barrier film 140a, the storage film 150a, and the second barrier film A plurality of first cutting lines Yt may be formed to cut the layer 160a and the upper electrode layer 170a. Accordingly, a plurality of storage patterns 150 and selection patterns 120 that are spaced apart from each other and extend side by side may be formed, respectively.

도 31 및 도 32를 참조하면, 제1 스택(ST1) 및 제2 스택(ST2) 상에 보호막(180) 및 갭필막(190)을 형성한다. 보호막(180) 및 갭필막(190)을 형성하는 것은, 도 14 내지 도 17, 또는 도 18 및 도 19, 또는 도 23 내지 도 25, 또는 도 27 및 도 28을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.31 and 32 , the passivation layer 180 and the gap fill layer 190 are formed on the first stack ST1 and the second stack ST2 . Forming the passivation layer 180 and the gap-fill layer 190 is similar to that described above using FIGS. 14 to 17, or FIGS. 18 and 19, or FIGS. 23 to 25, or FIGS. 27 and 28, A detailed description will be omitted below.

이에 따라, 하부(180L) 및 상부(180U)를 포함하는 제1 막(182)이 형성될 수 있다. 제1 막(182)의 하부(180L)는 선택 패턴(120)의 측면을 따라 제1 방향(Y)으로 연장될 수 있고, 제1 막(182)의 상부(180U)는 저장 패턴(150)의 측면을 따라 제1 방향(Y)으로 연장될 수 있다.Accordingly, the first layer 182 including the lower portion 180L and the upper portion 180U may be formed. The lower portion 180L of the first layer 182 may extend in the first direction Y along the side surface of the selection pattern 120 , and the upper portion 180U of the first layer 182 is the storage pattern 150 . may extend in the first direction (Y) along the side of the .

또한, 인접하는 제1 막(182)들의 상부(180U) 사이에 개재되는 갭필막(190)의 제1 부분(190a)이 형성될 수 있다. 갭필막(190)의 제1 부분(190a)은 제1 방향(Y)으로 연장될 수 있다.Also, a first portion 190a of the gap-fill layer 190 interposed between the upper portions 180U of the adjacent first layers 182 may be formed. The first portion 190a of the gap-fill layer 190 may extend in the first direction Y.

도 33을 참조하면, 제1 스택(ST1) 및 제2 스택(ST2)을 패터닝한다.Referring to FIG. 33 , the first stack ST1 and the second stack ST2 are patterned.

이에 따라, 서로 이격되어 복수의 고립 영역들을 형성하는 메모리 셀들(MC1~MC4)이 형성될 수 있다. 예를 들어, 제2 방향(X)으로 연장되어 제1 스택(ST1) 및 제2 스택(ST2)을 절단하는 복수의 제2 절단 라인(Xt)들이 형성될 수 있다. 각각의 메모리 셀들(MC1~MC4)은 제2 방향(X)으로 연장되는 제1 측면(MS1) 및 제1 방향(Y)으로 연장되는 제2 측면(MS2)을 포함할 수 있다.Accordingly, memory cells MC1 to MC4 that are spaced apart from each other to form a plurality of isolated regions may be formed. For example, a plurality of second cutting lines Xt extending in the second direction X to cut the first stack ST1 and the second stack ST2 may be formed. Each of the memory cells MC1 to MC4 may include a first side surface MS1 extending in the second direction (X) and a second side surface (MS2) extending in the first direction (Y).

몇몇 실시예에서, 제1 막(182)은 제2 절단 라인(Xt)들에 의해 패터닝될 수 있다. 이에 따라, 제1 방향(Y)으로 연장되어 각각의 메모리 셀들(MC1~MC4)의 제1 측면(MS1)을 덮는 제1 막(182)이 형성될 수 있다.In some embodiments, the first layer 182 may be patterned by the second cutting lines Xt. Accordingly, the first layer 182 extending in the first direction Y and covering the first side surface MS1 of each of the memory cells MC1 to MC4 may be formed.

이어서, 메모리 셀들(MC1~MC4) 상에 보호막(180) 및 갭필막(190)을 형성한다. 보호막(180) 및 갭필막(190)을 형성하는 것은, 도 14 내지 도 17, 또는 도 18 및 도 19, 또는 도 23 내지 도 25, 또는 도 27 및 도 28을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.Next, a passivation layer 180 and a gap fill layer 190 are formed on the memory cells MC1 to MC4 . Forming the passivation layer 180 and the gap-fill layer 190 is similar to that described above using FIGS. 14 to 17, or FIGS. 18 and 19, or FIGS. 23 to 25, or FIGS. 27 and 28, A detailed description will be omitted below.

이에 따라, 도 2 및 도 3c에 도시된 것처럼, 하부(180L) 및 상부(180U)를 포함하는 제2 막(184)이 형성될 수 있다. 제2 막(184)의 하부(180L)는 선택 패턴(120)의 측면을 따라 제2 방향(X)으로 연장될 수 있고, 제2 막(184)의 상부(180U)는 저장 패턴(150)의 측면을 따라 제2 방향(X)으로 연장될 수 있다.Accordingly, as shown in FIGS. 2 and 3C , a second layer 184 including a lower portion 180L and an upper portion 180U may be formed. The lower portion 180L of the second layer 184 may extend in the second direction X along the side surface of the selection pattern 120 , and the upper portion 180U of the second layer 184 may be the storage pattern 150 . may extend in the second direction (X) along the side of the .

또한, 인접하는 제2 막(184)들의 상부(180U) 사이에 개재되는 갭필막(190)의 제2 부분(190b)이 형성될 수 있다. 갭필막(190)의 제2 부분(190b)은 제2 방향(X)으로 연장될 수 있다.Also, a second portion 190b of the gap-fill layer 190 may be formed between the upper portions 180U of the adjacent second layers 184 . The second portion 190b of the gap fill layer 190 may extend in the second direction (X).

이어서, 도 1, 도 2 및 도 3c를 참조하면, 메모리 셀들(MC1~MC4) 상에 제2 도전 라인(BL)을 형성한다. 제2 도전 라인(BL)을 형성하는 것은, 도 1 내지 도 3b를 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.Subsequently, referring to FIGS. 1, 2 and 3C , a second conductive line BL is formed on the memory cells MC1 to MC4 . Since the formation of the second conductive line BL is similar to that described above with reference to FIGS. 1 to 3B , a detailed description thereof will be omitted below.

이에 따라, 성능 및 신뢰성이 향상된 반도체 메모리 장치의 제조 방법이 제공될 수 있다.Accordingly, a method of manufacturing a semiconductor memory device having improved performance and reliability may be provided.

도 34 내지 도 39는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 33을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 34는 도 8 이후의 단계를 설명하기 위한 도면이다.34 to 39 are intermediate steps for explaining a method of manufacturing a semiconductor memory device according to some embodiments. For convenience of description, portions overlapping those described above with reference to FIGS. 1 to 33 will be briefly described or omitted. For reference, FIG. 34 is a diagram for explaining a step subsequent to FIG. 8 .

도 34 및 도 35를 참조하면, 제1 배리어막(140a), 저장막(150a), 제2 배리어막(160a) 및 상부 전극막(170a)을 패터닝한다.34 and 35 , the first barrier layer 140a, the storage layer 150a, the second barrier layer 160a, and the upper electrode layer 170a are patterned.

이에 따라, 제1 배리어 패턴(140), 저장 패턴(150), 제2 배리어 패턴(160) 및 상부 전극 패턴(170)을 포함하는 제2 스택(ST2)이 형성될 수 있다. 몇몇 실시예에서, 제2 스택(ST2)은 서로 이격되는 복수의 고립 영역들을 형성할 수 있다. 이에 따라, 복수의 고립 영역들을 형성하는 저장 패턴(150)이 형성될 수 있다. 몇몇 실시예에서, 제2 스택(ST2)은 사각 기둥 형상을 가질 수 있다.Accordingly, the second stack ST2 including the first barrier pattern 140 , the storage pattern 150 , the second barrier pattern 160 , and the upper electrode pattern 170 may be formed. In some embodiments, the second stack ST2 may form a plurality of isolation regions spaced apart from each other. Accordingly, the storage pattern 150 forming a plurality of isolated regions may be formed. In some embodiments, the second stack ST2 may have a quadrangular pillar shape.

도 36 및 도 37을 참조하면, 하부 전극막(110a), 선택막(120a) 및 중부 전극막(130a)을 패터닝한다.36 and 37 , the lower electrode layer 110a, the selective layer 120a, and the middle electrode layer 130a are patterned.

이에 따라, 하부 전극 패턴(110), 선택 패턴(120) 및 중부 전극 패턴(130)을 포함하는 제1 스택(ST1)이 형성될 수 있다.Accordingly, the first stack ST1 including the lower electrode pattern 110 , the selection pattern 120 , and the middle electrode pattern 130 may be formed.

이에 따라, 제1 스택(ST1) 및 제2 스택(ST2)을 포함하는 복수의 메모리 셀들(MC1~MC4)이 형성될 수 있다.Accordingly, a plurality of memory cells MC1 to MC4 including the first stack ST1 and the second stack ST2 may be formed.

몇몇 실시예에서, 제2 스택(ST2)은 제1 방향(Y)으로 연장되도록 형성될 수 있다. 이에 따라, 복수 개로 서로 이격되어 나란히 연장되는 선택 패턴(120)이 형성될 수 있다.In some embodiments, the second stack ST2 may be formed to extend in the first direction Y. Accordingly, a plurality of selection patterns 120 spaced apart from each other and extending side by side may be formed.

도 38을 참조하면, 제1 스택(ST1) 및 제2 스택(ST2) 상에 보호막(180) 및 갭필막(190)을 형성한다. 보호막(180) 및 갭필막(190)을 형성하는 것은, 도 14 내지 도 17, 또는 도 18 및 도 19, 또는 도 23 내지 도 25, 또는 도 27 및 도 28을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.Referring to FIG. 38 , a passivation layer 180 and a gap fill layer 190 are formed on the first stack ST1 and the second stack ST2 . Forming the passivation layer 180 and the gap-fill layer 190 is similar to that described above using FIGS. 14 to 17, or FIGS. 18 and 19, or FIGS. 23 to 25, or FIGS. 27 and 28, A detailed description will be omitted below.

이에 따라, 하부(180L) 및 상부(180U)를 포함하는 제1 막(182)이 형성될 수 있다. 제1 막(182)의 하부(180L)는 선택 패턴(120)의 제1 측면(MS1) 및 제2 측면(MS2)을 덮을 수 있고, 제1 막(182)의 상부(180U)는 저장 패턴(150)의 측면을 따라 제1 방향(Y)으로 연장될 수 있다.Accordingly, the first layer 182 including the lower portion 180L and the upper portion 180U may be formed. The lower portion 180L of the first layer 182 may cover the first side surface MS1 and the second side surface MS2 of the selection pattern 120 , and the upper portion 180U of the first layer 182 is the storage pattern. It may extend in the first direction Y along the side surface of 150 .

또한, 제1 막(182)들의 상부(180U) 사이에 개재되는 갭필막(190)의 제1 부분(190a)이 형성될 수 있다. 갭필막(190)의 제1 부분(190a)은 제1 막(182)들의 상부(180U) 사이의 공간을 채울 수 있다.Also, a first portion 190a of the gap-fill layer 190 may be formed between the upper portions 180U of the first layers 182 . The first portion 190a of the gap-fill layer 190 may fill a space between the upper portions 180U of the first layers 182 .

도 39를 참조하면, 제1 스택(ST1) 및 제2 스택(ST2)을 패터닝한다.Referring to FIG. 39 , the first stack ST1 and the second stack ST2 are patterned.

이에 따라, 서로 이격되어 복수의 고립 영역들을 형성하는 메모리 셀들(MC1~MC4)이 형성될 수 있다. 예를 들어, 제2 방향(X)으로 연장되어 제1 스택(ST1) 및 제2 스택(ST2)을 절단하는 복수의 제2 절단 라인(Xt)들이 형성될 수 있다.Accordingly, memory cells MC1 to MC4 that are spaced apart from each other to form a plurality of isolated regions may be formed. For example, a plurality of second cutting lines Xt extending in the second direction X to cut the first stack ST1 and the second stack ST2 may be formed.

이어서, 메모리 셀들(MC1~MC4) 상에 보호막(180) 및 갭필막(190)을 형성한다. 보호막(180) 및 갭필막(190)을 형성하는 것은, 도 14 내지 도 17, 또는 도 18 및 도 19, 또는 도 23 내지 도 25, 또는 도 27 및 도 28을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.Next, a passivation layer 180 and a gap fill layer 190 are formed on the memory cells MC1 to MC4 . Forming the passivation layer 180 and the gap-fill layer 190 is similar to that described above using FIGS. 14 to 17, or FIGS. 18 and 19, or FIGS. 23 to 25, or FIGS. 27 and 28, A detailed description will be omitted below.

이에 따라, 도 2 및 도 3d에 도시된 것처럼, 하부(180L) 및 상부(180U)를 포함하는 제2 막(184)이 형성될 수 있다. 제2 막(184)의 하부(180L)는 선택 패턴(120)의 측면을 따라 제2 방향(X)으로 연장될 수 있고, 제2 막(184)의 상부(180U)는 저장 패턴(150)의 측면을 따라 제2 방향(X)으로 연장될 수 있다.Accordingly, as shown in FIGS. 2 and 3D , a second layer 184 including a lower portion 180L and an upper portion 180U may be formed. The lower portion 180L of the second layer 184 may extend in the second direction X along the side surface of the selection pattern 120 , and the upper portion 180U of the second layer 184 may be the storage pattern 150 . may extend in the second direction (X) along the side of the .

또한, 인접하는 제2 막(184)들의 상부(180U) 사이에 개재되는 갭필막(190)의 제2 부분(190b)이 형성될 수 있다. 갭필막(190)의 제2 부분(190b)은 제2 방향(X)으로 연장될 수 있다.Also, a second portion 190b of the gap-fill layer 190 may be formed between the upper portions 180U of the adjacent second layers 184 . The second portion 190b of the gap fill layer 190 may extend in the second direction (X).

이어서, 도 1, 도 2 및 도 3d를 참조하면, 메모리 셀들(MC1~MC4) 상에 제2 도전 라인(BL)을 형성한다. 제2 도전 라인(BL)을 형성하는 것은, 도 1 내지 도 3b를 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.Next, referring to FIGS. 1, 2 and 3D , a second conductive line BL is formed on the memory cells MC1 to MC4 . Since the formation of the second conductive line BL is similar to that described above with reference to FIGS. 1 to 3B , a detailed description thereof will be omitted below.

이에 따라, 성능 및 신뢰성이 향상된 반도체 메모리 장치의 제조 방법이 제공될 수 있다.Accordingly, a method of manufacturing a semiconductor memory device having improved performance and reliability may be provided.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the present invention is not limited to the above embodiments, but may be manufactured in various different forms, and those of ordinary skill in the art to which the present invention pertains. It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

100: 기판 105: 층간 절연막
110: 하부 전극 패턴 120: 선택 패턴
130: 중부 전극 패턴 140: 제1 배리어 패턴
150: 저장 패턴 160: 제2 배리어 패턴
170: 상부 전극 패턴 180: 보호막
190: 갭필막
BL: 제1 도전 라인 ST1: 제1 스택
ST2: 제2 스택 WL: 제2 도전 라인100: substrate 105: interlayer insulating film
110: lower electrode pattern 120: selection pattern
130: central electrode pattern 140: first barrier pattern
150: storage pattern 160: second barrier pattern
170: upper electrode pattern 180: protective layer
190: gap fill film
BL: first conductive line ST1: first stack
ST2: second stack WL: second conductive line

Claims (10)

기판 상에 서로 이격되는 제1 메모리 셀 및 제2 메모리 셀;
상기 제1 메모리 셀의 측면 및 상기 제2 메모리 셀의 측면을 따라 연장되는 보호막; 및
상기 보호막을 덮는 갭필막을 포함하되,
각각의 상기 제1 메모리 셀 및 상기 제2 메모리 셀은, 오보닉 문턱 스위칭(OTS) 특성을 갖는 선택 패턴 및 상기 선택 패턴 상의 저장 패턴을 포함하고,
상기 보호막은, 상기 제1 메모리 셀의 상기 선택 패턴과 상기 제2 메모리 셀의 상기 선택 패턴 사이의 공간을 채우는 하부와, 상기 저장 패턴의 측면을 따라 연장되는 상부를 포함하고,
상기 갭필막은, 상기 제1 메모리 셀의 상기 선택 패턴과 상기 제2 메모리 셀의 상기 선택 패턴 사이에 비개재되고, 상기 제1 메모리 셀의 상기 저장 패턴과 상기 제2 메모리 셀의 상기 저장 패턴 사이에 개재되는 반도체 메모리 장치.a first memory cell and a second memory cell spaced apart from each other on a substrate;
a passivation layer extending along side surfaces of the first memory cell and side surfaces of the second memory cell; and
A gap fill film covering the protective film,
Each of the first memory cell and the second memory cell includes a selection pattern having an ovonic threshold switching (OTS) characteristic and a storage pattern on the selection pattern,
The passivation layer includes a lower portion filling a space between the selection pattern of the first memory cell and the selection pattern of the second memory cell, and an upper portion extending along a side surface of the storage pattern;
The gap-fill layer is not interposed between the selection pattern of the first memory cell and the selection pattern of the second memory cell, and between the storage pattern of the first memory cell and the storage pattern of the second memory cell. An intervening semiconductor memory device. 제 1항에 있어서,
상기 보호막의 상기 하부는, 상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에서 상기 기판의 상면과 교차하는 방향으로 연장되는 심(seam)을 포함하는 반도체 메모리 장치.The method of claim 1,
The lower portion of the passivation layer includes a seam extending between the first memory cell and the second memory cell in a direction crossing the upper surface of the substrate. 제 2항에 있어서,
상기 저장 패턴의 측면으로부터 상기 갭필막까지 적층되는 상기 보호막의 상기 상부의 제1 두께는, 상기 선택 패턴의 측면으로부터 상기 심까지 적층되는 상기 보호막의 상기 하부의 제2 두께보다 작은 반도체 메모리 장치.3. The method of claim 2,
A first thickness of the upper portion of the passivation layer stacked from the side surface of the storage pattern to the gap-fill layer is smaller than a second thickness of the lower portion of the passivation layer stacked from the side surface of the selection pattern to the seam. 제 1항에 있어서,
상기 저장 패턴의 제1 폭은 상기 선택 패턴의 제2 폭보다 작은 반도체 메모리 장치.The method of claim 1,
A first width of the storage pattern is smaller than a second width of the selection pattern. 제 4항에 있어서,
상기 보호막은 상기 제1 메모리 셀의 측면 및 상기 제2 메모리 셀의 측면을 따라 컨포멀하게 연장되는 반도체 메모리 장치.5. The method of claim 4,
The passivation layer conformally extends along side surfaces of the first memory cell and the second memory cell. 제 1항에 있어서,
상기 제1 메모리 셀의 폭 및 상기 제2 메모리 셀의 폭은 각각 상기 기판의 상면으로부터 멀어짐에 따라 감소하는 반도체 메모리 장치.The method of claim 1,
A width of the first memory cell and a width of the second memory cell decrease as each of the widths of the first memory cell moves away from the top surface of the substrate. 제 6항에 있어서,
상기 보호막은 상기 제1 메모리 셀의 측면 및 상기 제2 메모리 셀의 측면을 따라 컨포멀하게 연장되는 반도체 메모리 장치.7. The method of claim 6,
The passivation layer conformally extends along side surfaces of the first memory cell and the second memory cell. 제 1항에 있어서,
상기 기판 상에, 상기 선택 패턴 및 상기 저장 패턴을 포함하며, 상기 제1 메모리 셀 및 상기 제2 메모리 셀로부터 이격되는 제3 메모리 셀을 더 포함하고,
상기 제1 메모리 셀 및 상기 제2 메모리 셀은 제1 방향을 따라 배열되고,
상기 제1 메모리 셀 및 상기 제3 메모리 셀은 상기 제1 방향과 교차하는 제2 방향을 따라 배열되고,
상기 갭필막은, 상기 제2 메모리 셀의 상기 선택 패턴과 상기 제3 메모리 셀의 상기 선택 패턴 사이에 개재되는 반도체 메모리 장치.The method of claim 1,
a third memory cell comprising the selection pattern and the storage pattern on the substrate and spaced apart from the first memory cell and the second memory cell;
the first memory cell and the second memory cell are arranged in a first direction;
the first memory cell and the third memory cell are arranged in a second direction intersecting the first direction;
The gap-fill layer is interposed between the selection pattern of the second memory cell and the selection pattern of the third memory cell. 기판;
상기 기판 상에, 제1 방향으로 각각 연장되는 복수의 제1 도전 라인들;
상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 복수의 제2 도전 라인들;
상기 제1 도전 라인들과 상기 제2 도전 라인들의 교차점에 각각 배치되는 복수의 메모리 셀들;
각각의 상기 메모리 셀의 측면을 따라 연장되는 보호막; 및
상기 보호막을 덮는 갭필막을 포함하되,
각각의 상기 메모리 셀은, 상기 기판 상에 차례로 적층되는 하부 전극 패턴, 선택 패턴, 중부 전극 패턴, 저장 패턴 및 상부 전극 패턴을 포함하고,
상기 저장 패턴을 둘러싸는 상기 보호막의 제1 두께는, 상기 선택 패턴을 둘러싸는 상기 보호막의 제2 두께보다 작은 반도체 메모리 장치.Board;
a plurality of first conductive lines respectively extending in a first direction on the substrate;
a plurality of second conductive lines respectively extending in a second direction crossing the first direction on the substrate;
a plurality of memory cells respectively disposed at intersections of the first conductive lines and the second conductive lines;
a protective film extending along a side surface of each of the memory cells; and
A gap fill film covering the protective film,
Each of the memory cells includes a lower electrode pattern, a selection pattern, a middle electrode pattern, a storage pattern, and an upper electrode pattern sequentially stacked on the substrate,
A first thickness of the passivation layer surrounding the storage pattern is smaller than a second thickness of the passivation layer surrounding the selection pattern. 기판;
상기 기판 상에, 제1 방향으로 각각 연장되는 복수의 제1 도전 라인들;
상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 복수의 제2 도전 라인들;
상기 제1 도전 라인들과 상기 제2 도전 라인들의 교차점에 각각 배치되는 복수의 메모리 셀들;
각각의 상기 메모리 셀의 측면을 따라 연장되는 보호막; 및
상기 보호막을 덮는 갭필막을 포함하되,
각각의 상기 메모리 셀은, 오보닉 문턱 스위칭 특성을 갖는 선택 패턴 및 상기 선택 패턴 상의 저장 패턴을 포함하고,
상기 저장 패턴의 제1 폭은 상기 선택 패턴의 제2 폭보다 작은 반도체 메모리 장치.Board;
a plurality of first conductive lines respectively extending in a first direction on the substrate;
a plurality of second conductive lines respectively extending in a second direction crossing the first direction on the substrate;
a plurality of memory cells respectively disposed at intersections of the first conductive lines and the second conductive lines;
a protective film extending along a side surface of each of the memory cells; and
A gap fill film covering the protective film,
Each of the memory cells includes a selection pattern having an ovonic threshold switching characteristic and a storage pattern on the selection pattern,
A first width of the storage pattern is smaller than a second width of the selection pattern.
KR1020200105869A 2020-08-24 2020-08-24 Semiconductor memory device and method for fabricating the same KR20220025325A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020200105869A KR20220025325A (en) 2020-08-24 2020-08-24 Semiconductor memory device and method for fabricating the same
US17/364,378 US11856794B2 (en) 2020-08-24 2021-06-30 Semiconductor memory device with selection patterns, storage patterns, and a gap fill layer and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200105869A KR20220025325A (en) 2020-08-24 2020-08-24 Semiconductor memory device and method for fabricating the same

Publications (1)

Publication Number Publication Date
KR20220025325A true KR20220025325A (en) 2022-03-03

Family

ID=80271088

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200105869A KR20220025325A (en) 2020-08-24 2020-08-24 Semiconductor memory device and method for fabricating the same

Country Status (2)

Country Link
US (1) US11856794B2 (en)
KR (1) KR20220025325A (en)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008283045A (en) * 2007-05-11 2008-11-20 Toshiba Corp Method of manufacturing semiconductor device, and the semiconductor device
JP5342189B2 (en) * 2008-08-06 2013-11-13 株式会社日立製作所 Nonvolatile memory device and manufacturing method thereof
US20150028280A1 (en) 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9748311B2 (en) 2014-11-07 2017-08-29 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
KR102465966B1 (en) 2016-01-27 2022-11-10 삼성전자주식회사 Memory device and electronic apparatus comprising the same memory device
KR102446863B1 (en) * 2016-02-22 2022-09-23 삼성전자주식회사 Memory device and method for fabricating the same
US10468596B2 (en) 2018-02-21 2019-11-05 Sandisk Technologies Llc Damascene process for forming three-dimensional cross rail phase change memory devices
KR102607181B1 (en) 2018-10-05 2023-11-29 삼성전자주식회사 Variable resistance memory Device and method of forming the same
US11296277B2 (en) 2018-10-16 2022-04-05 Samsung Electronics Co., Ltd. Variable resistance memory device having an anti-oxidation layer and a method of manufacturing the same
KR20210111515A (en) * 2020-03-03 2021-09-13 에스케이하이닉스 주식회사 Electronic device and method for fabricating the same
US11424292B2 (en) * 2020-06-22 2022-08-23 Western Digital Technologies, Inc. Memory array containing capped aluminum access lines and method of making the same

Also Published As

Publication number Publication date
US20220059615A1 (en) 2022-02-24
US11856794B2 (en) 2023-12-26

Similar Documents

Publication Publication Date Title
TWI716548B (en) Semiconductor memory devices and methods of manufacturing the same
US10396125B2 (en) Cross-point memory and methods for fabrication of same
CN107689419B (en) Nonvolatile memory device
TWI520272B (en) Three dimensional memory array architecture
KR101390341B1 (en) Phase-changeable memory devices
CN102097587B (en) Memory device having wide area phase change element and small electrode contact area
KR100745761B1 (en) Phase change ram comprising resistive element having diode function and methods of manufacturing and operating the same
US20090230378A1 (en) Resistive memory devices
CN101552282A (en) Phase-change memory device and method of fabricating the same
US7858961B2 (en) Phase change memory devices and methods for fabricating the same
CN112599667A (en) Phase change memory and manufacturing method thereof
US11950517B2 (en) Three-dimensional semiconductor memory devices
TW202139495A (en) Three-dimensional semiconductor memory devices
KR20210027306A (en) Semiconductor memory device and method for fabricating the same
CN115867124B (en) Phase-change memory unit, phase-change memory, preparation method of phase-change memory and electronic equipment
KR102546686B1 (en) Variable resistance memory device
US11856794B2 (en) Semiconductor memory device with selection patterns, storage patterns, and a gap fill layer and method for fabricating the same
CN114927613A (en) Memory cell, method of manufacturing the same, and semiconductor device having the same
KR20220099230A (en) Semiconductor memory device and method for fabricating the same
KR20230152268A (en) Variable resistance memory device
KR100785807B1 (en) Method of fabricating a phase change memory device for enabling high integration without gap fill process

Legal Events

Date Code Title Description
A201 Request for examination