KR20220023176A - 픽셀 회로와 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 픽셀 회로와 이를 이용한 표시장치에 관한 것으로, 이 픽셀 회로는 제1 노드에 연결된 게이트 전극, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하여 발광 소자에 전류를 공급하는 구동 소자; 제1 단계에서 상기 제1 노드를 상기 제3 노드 사이에 연결하는 제1 스위치 소자; 상기 제1 단계에서 상기 제2 노드에 데이터 전압을 공급하는 제2 스위치 소자; 상기 제1 단계 후의 제2 단계에서 상기 제2 노드에 픽셀 구동 전압을 공급하는 제3 스위치 소자; 제4 단계에서 상기 제3 노드를 상기 발광 소자의 애노드 전극에 연결하는 제4 스위치 소자; 상기 제1 노드에 연결된 제1 커패시터; 상기 제3 노드와 상기 발광 소자의 애노드 전극 사이에 연결된 제2 커패시터; 및 상기 발광 소자의 애노드 전극과 상기 캐소드 전극 사이에 연결된 제3 커패시터를 포함한다.

Description

픽셀 회로와 이를 이용한 표시장치{PIXEL CIRCUIT AND DISPLAY USING THE SAME}
본 발명은 픽셀 구동 전압이 모든 픽셀들의 픽셀 회로에 공급되는 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 발광 다이오드 소자(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현될 수 있다.
플렉시블 디스플레이는 표시패널을 감거나 접고 구부리는 방법으로 화면의 크기와 형태가 가변될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 벤더블(bendable) 디스플레이, 표시장치(foldable display), 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 이러한 플렉시블 표시장치는 스마트폰과 태블릿 PC와 같은 모바일 기기뿐만 아니라 TV, 차량용 디스플레이, 웨어러블 기기 등에 적용될 수 있고 그 응용 분야가 확대되고 있다.
유기 발광 표시장치의 픽셀들은 OLED와, 게이트-소스간 전압(Vgs)에 따라 OLED에 흐르는 전류를 조절하여 OLED를 구동하는 구동 소자, 구동 소자의 게이트 전압을 유지하는 스토리지 커패시터 등을 포함한다.
구동 소자는 트랜지스터(transistor)로 구현될 수 있다. 유기 발광 표시장치의 화면 전체의 화질을 균일하게 하기 위하여, 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 한다. 그러나, 표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특 성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 또는 외부 보상 기술이 적용될 수 있다.
내부 보상 기술은 픽셀들 각각에 내장된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압 만큼 구동 소자의 게이트 -소스간 전압(Vgs)을 보상한다. 외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화) 만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다.
OLED의 효율이 향상될수록 저계조에서 OLED로 흐르는 전류가 낮아질 수 있다. 이는 낮은 전류로 인하여 OLED의 기생용량(Capacitance)가 충전되는 시간이 지연되기 때문이다. 이로 인하여, 효율이 높은 OLED에서 저계조 표현 특성이 저하되고 저속 구동 모드에서 휘도가 주기적으로 변동되는 플리커(flicker)가 시인될 수 있다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
특히, 본 발명은 저계조 표현 특성을 향상시키고 저속 구동 모드에서 플리커를 줄일 수 있는 픽셀 회로와 이를 이용한 표시장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 픽셀 회로는 애노드 전극과 캐소드 전극을 포함한 발광 소자; 제1 노드에 연결된 게이트 전극, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하여 상기 발광 소자에 전류를 공급하는 구동 소자; 제1 단계에서 상기 제1 노드를 상기 제3 노드 사이에 연결하는 제1 스위치 소자; 상기 제1 단계에서 상기 제2 노드에 데이터 전압을 공급하는 제2 스위치 소자; 상기 제1 단계 후의 제2 단계에서 상기 제2 노드에 픽셀 구동 전압을 공급하는 제3 스위치 소자; 제4 단계에서 상기 제3 노드를 상기 발광 소자의 애노드 전극에 연결하는 제4 스위치 소자; 상기 제1 노드에 연결된 제1 커패시터; 상기 제3 노드와 상기 발광 소자의 애노드 전극 사이에 연결된 제2 커패시터; 및 상기 발광 소자의 애노드 전극과 상기 캐소드 전극 사이에 연결된 제3 커패시터를 포함한다.
본 발명의 표시장치는 상기 픽셀 회로를 포함한다.
본 발명은 구동 소자와 발광 소자의 애노드 전극 사이에 커패시터를 추가함으로써 샘플링 단계에서 커패시터 커플링(Capacitor coupling) 효과를 이용하여 저계조 전압의 충전 지연을 최소화할 수 있다. 따라서, 본 발명은 저계조 표현 특성을 개선하기 위하여 별도의 광학 보상 알고리즘을 필요로 하지 않고, 저계조 표현 특성을 향상시키고 저속 구동 모드에서 플리커를 줄일 수 있다.
나아가, 본 발명은 데이터 전압의 변동폭이 클 때 예를 들어, 블랙 계조 전압으로부터 화이트 계조 전압으로 데이터 전압이 변할 때 응답 지연을 최소화하여 응답 특성을 향상시킬 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 픽셀 어레이의 일부 픽셀들과 배선들을 개략적으로 보여 주는 도면이다.
도 3은 본 발명의 픽셀 회로를 개략적으로 보여 주는 도면이다.
도 4는 텐덤 구조의 발광 소자의 일 예를 보여 주는 단면도이다.
도 5는 효율이 향상된 발광 소자에서 저계조의 휘도가 저하되는 예를 보여 주는 도면이다.
도 6은 본 발명의 제1 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 7은 도 6에 도시된 픽셀 회로의 구동 방법을 보여 주는 회로도이다.
도 8은 본 발명의 제2 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 9a 내지 도 11b는 도 8에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다.
도 12는 본 발명의 제3 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 13은 도 12에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 표시장치에서 픽셀 회로는 n 채널 트랜지스터와 p 채널 트랜지스터 중 하나 이상을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 또한, 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 TFT로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다. 도 2는 픽셀 어레이의 일부 픽셀들과 배선들을 개략적으로 보여 주는 도면이다. 도 2에서 전원 라인들은 생략되어 있다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입하기 위한 표시패널 구동부를 포함한다.
표시패널(100)은 화면 상에서 입력 영상을 표시하는 픽셀 어레이를 포함한다. 픽셀 어레이는 복수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 복수의 게이트 라인들(GL), 및 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 배치되는 픽셀들을 포함한다.
픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀들(101)로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들(101) 각각은 발광 소자(OLED)를 구동하는 픽셀 회로를 포함한다. 또한, 서브 픽셀들(101)은 컬러 필터를 포함할 수 있으나 모바일 기기의 경우에 생략될 수 있다. 이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다.
픽셀 어레이는 복수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인은 로우 라인(row line) 방향(X축 방향)을 따라 배치된 1 라인에 배치된 픽셀들을 포함한다. 픽셀 어레이의 해상도가 m*n일 때 픽셀 어레이는 n 개의 픽셀 라인들(L1~Ln)을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들을 공유하고, 서로 다른 데이터 라인(DL)에 연결된다. 컬럼 방향(Y축 방향)을 따라 세로 방향으로 배치된 서브 픽셀들(101)은 동일한 데이터 라인을 공유한다.
표시패널(100)의 화면 상에 터치 센서들이 배치될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
표시패널 구동부는 입력 영상의 픽셀 데이터를 서브 픽셀들(101)에 기입하여 표시패널(100)의 화면 상에 입력 영상을 재현한다. 표시패널 구동부는 데이터 구동부(110), 게이트 구동부(120), 및 타이밍 콘트롤러(130)를 포함한다. 표시패널 구동부는 데이터 구동부(110)와 데이터 라인들(DL) 사이에 배치된 디멀티플렉서(Demultiplexer, 112)를 더 포함할 수 있다.
표시패널 구동부는 저속 구동 모드로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 시간 만큼 변화가 없을 때 표시장치의 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 픽셀들의 데이터 기입 주기를 길게 제어하여 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나 사용자 명령이나 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.
데이터 구동부(110)는 디지털 데이터인 입력 영상의 픽셀 데이터를 디지털-아날로그 변환기(Digital to Analog Converter, 이하 “DAC”라 함)를 이용하여 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 감마 보상 전압은 감마 기준 전압(GMA)을 분압하여 계조별 전압을 발생하는 분압 회로로부터 출력되어 DAC에 입력된다. 데이터 전압(Vdata)은 디멀티플렉서(112)를 통해 표시패널(100)의 데이터 라인들(DL)에 공급될 수 있다.
픽셀 회로의 구동 소자가 p 채널 트랜지스터들로 구현되는 경우에 화이트 계조 전압은 데이터 구동부(110)로부터 출력되는 픽셀 데이터 전압 범위에서 최소 전압이다. 예를 들어, 픽셀 데이터의 화이트 계조 전압은 0V이고 블랙 계조 전압은 5V 로 설정될 수 있으나 이에 한정되지 않는다.
디멀티플렉서(112)는 데이터 구동부(110)의 한 채널을 통해 출력되는 데이터 전압(Vdata)을 복수의 데이터 라인들(DL)에 시분할하여 분배한다. 디멀티플렉서(112)로 인하여 데이터 구동부(110)의 채널수가 감소될 수 있다.
게이트 구동부(120)는 픽셀 어레이의 TFT 어레이와 함께 표시패널(100) 상의 베젤 영역(Bezel, BZ) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(GL)로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호(G1~Gn)를 시프트시킴으로써 그 신호들을 게이트 라인들(GL)에 순차적으로 공급할 수 있다. 게이트 신호(G1~Gn)는 스캔 신호[SCAN(N-1), SCAN(N)]과, EM 신호[EM(N)]를 포함한다. N은 자연수이다. 게이트 신호(G1~Gn)의 전압은 게이트 오프 전압(VGH)과 게이트 온 전압(VGL) 사이에서 스윙한다.
게이트 구동부(120)는 제1 게이트 구동부(121)와 제2 게이트 구동부(122)를 포함할 수 있다. 제1 게이트 구동부(121)는 스캔 신호[SCAN(N-1), SCAN(N)]를 출력하고, 시프트 클럭에 따라 스캔 신호(SCAN1, SCAN2)를 순차적으로 시프트한다. 제2 게이트 구동부(122)는 EM 신호(EM)를 출력하고, 시프트 클럭에 따라 EM 신호(EM)를 순차적으로 시프트한다. 베젤(bezel)이 없는 모델의 경우에, 제1 및 제2 게이트 구동부들(121, 122)를 구성하는 스위치 소자들 중 적어도 일부가 픽셀 어레이 내에 분산 배치될 수 있다.
픽셀 회로들에 하나 이상의 스캔 신호와 EM 신호를 포함한 게이트 신호가 인가될 수 있다. 도 2에 도시된 바와 같이 픽셀 회로들에 두 개의 스캔 신호와 하나의 EM 신호가 인가될 수 있다. 도 2에서, 픽셀 라인들(L1, L2, L3) 각각은 세 개의 게이트 라인들(GL1, GL2, GL3)에 연결된다. 제1 픽셀 라인(L1)은 게이트 라인들(GL1, GL2, GL3)을 통해 스캔 신호들(SCAN0, SCAN1)과 EM 신호(EM1)를 포함한 제1 게이트 신호(G1)를 공급 받는다. 제2 픽셀 라인(L2)은 게이트 라인들(GL1, GL2, GL3)을 통해 스캔 신호들(SCAN1, SCAN2)과 EM 신호(EM2)를 포함한 제2 게이트 신호(G2)를 공급 받는다. 제N(N은 양의 정수) 픽셀 라인[L(N)]은 게이트 라인들(GL1, GL2, GL3)을 통해 스캔 신호들[SCAN(N-1), SCAN(N)]과 EM 신호[EM(N)]를 포함한 제N 게이트 신호[G(N)]를 공급 받는다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 픽셀 데이터와, 픽셀 데이터와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 수직 동기신호(Vsync)의 1 주기는 1 프레임 기간이다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 펄스는 1 픽셀 라인의 픽셀들에 기입될 1 라인 데이이터와 동기된다. 데이터 인에이블 신호(DE)를 카운트하는 방법으로 프레임 기간과 수평 기간을 알 수 있으므로, 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync)는 생략될 수 있다.
호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 차량 시스템, 홈 시어터 시스템, 모바일 기기, 웨어러블 기기의 메인 회로 보드일 수 있다. 모바일 기기나 웨어러블 기기에서 타이밍 콘트롤러(130)와 표시패널 구동부(110, 112, 120), 및 전원부(150)는 하나의 드라이브 집적 회로(Drive IC)에 집적될 수 있다.
타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 112, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮출 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서(112)의 동작 타이밍을 제어하기 위한 MUX 신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호의 전압 레벨은 도면에서 생략된 레벨 시프터(level shifter)를 통해 게이트 오프 전압(VGH)과 게이트 온 전압(VGL)으로 변환되어 게이트 구동부(120)에 공급될 수 있다. 레벨 시프터는 게이트 타이밍 제어신호의 로우 레벨 전압(low level voltage)을 게이트 온 전압(VGL)으로 변환하고, 게이트 타이밍 제어신호의 하이 레벨 전압(high level voltage)을 게이트 오프 전압(VGH)으로 변환한다.
전원부(150)는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(150)는 호스트 시스템으로부터의 직류 입력 전압을 조정하여 표시패널 구동부와 표시패널(100)의 구동에 필요한 전원을 발생한다. 전원부(150)는 감마 기준 전압(GMA), 게이트 오프 전압(VGH). 게이트 온 전압(VGL), 픽셀 구동 전압(VDD), 저전위 전원 전압(VSS), 초기화 전압(Vini), 기준 전압(Vref) 등의 직류 전원을 출력할 수 있다. 감마 기준 전압(GMA)은 데이터 구동부(110)에 공급된다. 게이트 오프 전압(VGH)과 게이트 온 전압(VGL)은 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(VDD), 저전위 전원 전압(VSS), 초기화 전압(Vini), 및 기준 전압(Vref)은 도 2에서 생략된 전원 라인들을 통해 픽셀 회로들에 공통으로 공급된다. 픽셀 구동 전압(VDD)은 저전위 전원 전압(VSS), 초기화 전압(Vini), 및 기준 전압(Vref) 보다 높은 전압으로 설정된다.
도 3은 본 발명의 픽셀 회로를 개략적으로 보여 주는 도면이다.
도 3을 참조하면, 픽셀 회로는 제1 내지 제3 회로부들(10, 20, 30)과, 제1 내지 제3 연결부들(12, 23, 13)을 포함할 수 있다. 이 픽셀 회로에서 하나 이상의 구성 요소가 생략되거나 추가될 수 있고 내부 보상 회로가 포함될 수 있다.
제1 회로부(10)는 데이터 전압(Vdatga)을 구동 소자(DT)에 공급한다. 구동 소자(DT)는 게이트(DRG), 소스(DRS), 및 드레인(DRD)을 포함한 트랜지스터로 구현될 수 있다. 제2 회로부(20)는 픽셀 구동 전압(VDD)을 공급 받아 구동 소자(DT)의 게이트(DRG)에 연결된 커패시터(Cst)를 충전하고, 1 프레임 기간 동안 커패시터(Cst)의 전압을 유지한다. 제3 회로부(30)는 구동 소자(DT)를 통해 흐르는 전류를 발광 소자(OLED)에 제공한다. 발광 소자(OLED)는 전류를 빛으로 전환한다. 제1 연결부(12)는 제1 회로부(10)와 제2 회로부(20)를 연결한다. 제2 연결부(23)는 제2 회로부(20)와 제3 회로부(30)를 연결한다. 제3 연결부(13)는 제3 회로부(30)와 제1 회로부(10)를 연결한다.
내부 보상 회로는 제1 내지 제3 회로부들(10, 20, 30)을 포함할 수 있다. 내부 보상 회로는 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하고 문턱 전압(Vth) 만큼 보상된 전류를 발광 소자(OLED)에 공급한다.
발광 소자(OLED)의 효율을 높이기 위하여 텐덤(tandem) 구조로 발광 소자(OLED)를 구현할 수 있다. 도 4는 3 스택 텐덤 구조의 일 예를 나타낸 것이나, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 예를 들어, 2 스택 텐덤 구조도 가능하다.
도 4를 참조하면, 발광 소자(OLED)의 유기 화합물은 캐소드 전극(CAT)과 애노드 전극(AND) 사이에 적층된 제1 내지 제3 스탭(ST1, ST2, ST3)을 포함한다. 제1 스택(ST1)은 제1 발광층(EML1)을 포함한다. 제2 스택(ST2)은 제2 발광층(EML2)을 포함한다. 제3 스택(ST3)은 제3 발광층(EML3)을 포함한다. 유기 화합물은 제1 스택(ST1)과 제2 스택(ST2) 사이에 배치되는 제1 전하 생성층(CGL1), 및 제2 스택(ST2)과 제3 스택(ST3) 사이에 배치되는 제2 전하 생성층(CGL2)을 더 포함한다.
제1 전하 생성층(CGL1)은 제1 n 타입 전하 생성층(N-CGL1) 및 제1 p 타입 전하 생성층(P-CGL1)을 포함한다. 제1 n 타입 전하 생성층(N-CGL1)은 제2 전자 수송층(ETL2)에 접하고, 제1 P 타입 전하 생성층(P-CGL1)은 제1 n 타입 전하 생성층(N-CGL1) 및 제1 정공 수송층(HTL1) 사이에 배치된다.
제2 전하 생성층(CGL2)은 제2 n 타입 전하 생성층(N-CGL2) 및 제2 p 타입 전하 생성층(P-CGL2)을 포함한다. 하고, 제2 n 타입 전하 생성층(N-CGL2)은 제3 전자 수송층(ETL3)에 접하고, 제2 p 타입 전하 생성층(P-CGL2)은 제2 N 타입 전하 생성층(N-CGL2) 및 제2 정공 수송층(HTL2) 사이에 배치된다.
제1 및 제2 전하 생성층(CGL1, CGL2) 각각은 제1 및 제2 n 타입 전하 생성층(N-CGL1, N-CGL2) 및 제1 및 제2 p 타입 전하 생성층(P-CGL1, P-CGL2)을 포함하는 복수의 층으로 구성될 수 있으나, 단일층으로 구성될 수 있다.
제1 n 타입 전하 생성층(N-CGL1)은 제2 스택(ST2)으로 전자를 주입하고, 제2 n 타입 전하 생성층(N-CGL2)은 제3 스택(ST3)으로 전자를 주입한다. 제1 n 타입 전하 생성층(N-CGL1) 및 제2 N 타입 전하 생성층(N-CGL2) 각각은 n 타입 도펀트 물질 및 n 타입 호스트 물질을 포함할 수 있다. n 타입 도펀트 물질은 주기율표 상의 제1 족 및 제2 족의 금속 또는 전자를 주입할 수 있는 유기물 또는 이들의 혼합물일 수 있다. 예를 들어, n 타입 도펀트 물질은 알칼리 금속 및 알칼리 토금속 중 어느 하나일 수 있다. 제1 n 타입 전하 생성층(N-CGL1) 및 제2 N 타입 전하 생성층(N-CGL2) 각각은 리튬(Li), 나트륨(Na), 칼륨(K), 또는 세슘(Cs)과 같은 알칼리 금속, 또는 마그네슘(Mg), 스트론튬(Sr), 바륨(Ba), 또는 라듐(Ra)과 같은 알칼리 토금속으로 도핑된 유기층으로 이루어질 수 있지만, 이에 한정되지 않는다. n 타입 호스트 물질은, 전자를 전달할 수 있는 물질, 예를 들어, Alq3(tris(8-hydroxyquinolino)aluminum), Liq(8-hydroxyquinolinolato-lithium), PBD(2-(4-biphenylyl)-5-(4-tertbutylphenyl)-1,3,4oxadiazole), TAZ(3-(4-biphenyl)4-phenyl-5-tert-butylphenyl-1,2,4-triazole), spiro-PBD, 및 BAlq(bis(2-methyl-8-quinolinolate)-4-(phenylphenolato)aluminium), SAlq, TPBi(2,2',2-(1,3,5-benzinetriyl)-tris(1-phenyl-1-H-benzimidazole), 옥사디아졸(oxadiazole), 트리아졸(triazole), 페난트롤린(phenanthroline), 벤족사졸(benzoxazole) 또는 벤즈티아졸(benzthiazole)중 어느 하나 이상을 포함할 수 있으나, 이에 한정되지 않는다.
제1 p 타입 전하 생성층(P-CGL1)은 제1 스택(ST1)으로 정공을 주입하고, 제2 p 타입 전하 생성층(P-CGL2)은 제2 스택(ST2)으로 정공을 주입한다. 제1 p 타입 전하 생성층(P-CGL1) 및 제2 P 타입 전하 생성층(P-CGL2) 각각은 p 타입 도펀트 물질 및 p 타입 호스트 물질을 포함할 수 있다. p 타입 도펀트 물질은 금속 산화물, 테트라플루오로-테트라시아노퀴노디메탄(F4-TCNQ), HAT-CN(Hexaazatriphenylene-hexacarbonitrile), 헥사아자트리페닐렌 등과 같은 유기물 또는 V2O5, MoOx, WO3 등과 같은 금속 물질로 이루어질 수 있지만, 이에 한정되지 않는다. p 타입 호스트 물질은 정공을 전달할 수 있는 물질, 예를 들어, NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine)(N,N'-bis(naphthalene-1-yl)-N,N'-bis(phenyl)-2,2'-dimethylbenzidine), TPD(N,N'-bis-(3-methylphenyl)-N,N'-bis-(phenyl)-benzidine) 및 MTDATA(4,4',4-Tris(N-3-methylphenyl-N-phenyl-amino)-triphenylamine) 중 어느 하나 이상을 포함할 수 있으나, 이에 한정되지 않는다.
제1 스택(ST1)은 전자 주입층(Electron Injection [0062] Layer; EIL), 제1 전자 수송층(Electron Transport Layer 1; ETL 1), 제1 발광층(Emission layer 1; EML1), 제1 전자 저지층(Electron Blocking Layer1; EBL1) 및 제1 정공 수송층(Hole Transport Layer1; HTL1)을 포함할 수 있다. 제2 스택(ST2)은 제2 전자 수송층(ETL2), 제2 발광층(EML2), 제2 전자 저지층(EBL2) 및 제2 정공 수송층(HTL2)을 포함할 수 있다. 제3 스택(ST3)은 제3 전자 수송층(ETL3), 제3 발광층(EML3), 제3 전자 저지층(EBL3), 제3 정공 수송층(HTL3) 및 정공 주입층(Hole Injection Layer; HIL)을 포함할 수 있다.
정공 주입층(HIL)은 애노드 전극(AND)으로부터 제3 발광층(EML3)으로 정공의 주입을 원활하게 한다. 정공 주입층(HIL)은 예를 들어, HAT-CN(dipyrazino[2,3-f:2',3'-h]quinoxaline-2,3,6,7,10.11-hexacarbonitrile), CuPc(phthalocyanine), F4-TCNQ(2,3,5,6-tetrafluoro-7,7,8,8-tetracyanoquinodimethane), 및 NPD(N,N'-bis(naphthalene-1-yl)-N,N'-bis(phenyl)-2,2'-dimethylbenzidine) 중 어느 하나 이상을 포함할 수 있으나, 이에 한정되지 않는다.
제1 내지 제 3 정공 수송층(HTL1, HTL2, HTL3) 각각은 제1 내지 제3 발광층(EML1, EML2, EML3) 각각으로 정공을 원활하게 전달한다. 제1 내지 제 3 정공 수송층(HTL1, HTL2, HTL3) 각각은 예를 들어, NPD(N,N'-bis(naphthalene-1-yl)-N,N'-bis(phenyl)-2,2'-dimethylbenzidine), TPD(N,N'-bis-(3-methylphenyl)-N,N'-bis(phenyl)-benzidine), s-TAD(2,2',7,7'-tetrakis(N,N-dimethylamino)-9,9-spirofluorene) 및 MTDATA(4,4',4"-Tris(N-3-methylphenyl-N-phenyl-amino)-triphenylamine) 중 어느 하나 이상을 포함할 수 있으나, 이에 한정되지 않는다.
제1 내지 제3 전자 저지층(EBL1, EBL2, EBL3) 각각은 제1 내지 제3 발광층(EML1, EML2, EML3)에 주입된 전자가 제1 내지 제3 정공 수송층(HTL1, HTL2, HTL3)으로 넘어오는 것을 억제한다. 제1 내지 제3 전자 저지층(EBL1, EBL2, EBL3) 각각은 전자의 이동을 저지하여 제1 내지 제3 발광층(EML1, EML2, EML3)에서 정공과 전자의 결합을 향상시키고, 제1 내지 제3 발광층(EML1, EML2, EML3)의 발광 효율을 향상시킬 수 있다. 이러한 제1 내지 제3 전자 저지층(EBL1, EBL2, EBL3) 각각은 제1 내지 제3 정공 수송층(HTL1, HTL2, HTL3)과 동일한 물질로 이루어질 수 있으며, 제1 내지 제3 정공 수송층(HTL1, HTL2, HTL3)과 제1 내지 제3 전자 저지층(EBL1, EBL2, EBL3) 각각은 별개의 층으로 형성될 수 있으나, 이에 한정되지 않는다. 예컨대, 제1 내지 제3 정공 수송층(HTL1, HTL2, HTL3)과 제1 내지 제3 전자 저지층(EBL1, EBL2, EBL3) 각각은 통합될 수 있다.
제1 내지 제3 발광층(EML1, EML2, EML3)에서 정공과 전자들이 재결합되므로 여기자(exciton)가 생성된다. 제1 내지 제3 발광층(EML1, EML2, EML3) 각각은 제1 내지 제3 정공 수송층(HTL1, HTL2, HTL3) 및 제1 내지 제3 전자 수송층(ETL1, ETL2, ETL3) 사이에 배치되고, 특정 색의 광을 발광할 수 있는 물질을 포함한다. 일례로 제1 발광층(EML1)은 녹색 광을 발광할 수 있는 물질을 포함할 수 있고, 제2 발광층(EML2)은 청색 광을 발광할 수 있는 물질을 포함할 수 있다. 그리고 제3 유기 발광층(EML3)은 적색 광을 발광할 수 있는 물질을 포함할 수 있다.
발광층(EML1, EML2, EML3) 각각은 호스트-도펀트 시스템(Host-Dopant System) 즉, 큰 중량비를 차지하는 호스트 물질에 소량으로 첨가된 발광 도펀트 물질을 포함할 수 있다. 발광층(EML1, EML2, EML3) 각각은 복수의 호스트 물질들을 포함하거나, 단일 호스트 물질을 포함할 수 있다.
제1 발광층(EML1)은 호스트 물질에 도핑된 녹색 인광 도펀트 물질을 포함할 수 있다. 제1 발광층(EML1)은 녹색 발광층이고, 제1 발광층(EML1)에서 발광하는 광의 파장의 범위는 570nm 내지 490nm일 수 있다. 제1 발광층(EML1)은, CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium), Ir(ppy)2(acac), Ir(mpyp)3을 포함하는 도펀트 물질을 포함하는 인광 물질을 포함할 수 있으나, 이에 한정되지 않는다.
제2 발광층(EML2)은 호스트 물질에 도핑된 청색 형광 도펀트 물질을 포함할 수 있다. 제2 형광 발광층(EML2)은 청색 발광층이고, 제2 발광층(EML2)에서 발광하는 광의 파장의 범위는 490nm 내지 450nm일 수 있다. 제2 발광층(EML2)은 CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, spiro-DPVBi, spiro-6P, 디스틸벤젠(DSB), 디스트릴아릴렌(DSA), PFO계 고분자 및 PPV계 고분자로 이루어진 군에서 선택된 어느 하나를 포함하는 형광물질을 포함할 수 있으나, 이에 한정되지 않는다.
제3 발광층(EML3)은 호스트 물질에 도핑된 적색 인광 도펀트 물질을 포함할 수 있다. 제3 발광층(EML3)은 적색 발광층이고, 제3 발광층(EML3)에서 발광하는 광의 파장의 범위는 720nm 내지 640nm일 수 있다. 제3 발광층(EML3)은 CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium),PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), BtP2Ir(acac), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum) 중 하나 이상을 포함하는 인광 도펀트를 포함할 수 있으나, 이에 한정되지 않는다.
제1 내지 제3 전자 수송층(ETL1, ETL2, ETL3) 각각은 전자 주입층(EIL) 및 제1 및 제2 n 타입 전하 생성층(N-CGL1, N-CGL2)으로부터 전자를 발광층(EML)으로 전달한다. 제1 내지 제3 전자 수송층(ETL1, ETL2, ETL3)은 정공 저지층(Hole Blocking Layer; HBL)과 같은 기능을 할 수 있다. 정공 저지층(HBL)은 발광층(EML)에서 재결합에 참여하지 못한 정공이 새어나가는 것을 방지할 수 있다.
제1 내지 제3 전자 수송층(ETL1, ETL2, ETL3)은 예를 들어, Liq(8-hydroxyquinolinolato-lithium), PBD(2-(4-biphenyl)-5-(4-tert-butylphenyl)-1,3,4-oxadiazole), TAZ(3-(4-biphenyl)4-phenyl-5-tert-butylphenyl-1,2,4-triazole), BCP(2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline) 및 BAlq(bis(2-methyl-8-quinolinolate)-4-(phenylphenolato)aluminium) 중 하나 이상을 포함할 수 있으나, 이에 한정되지 않는다.
전자 주입층(EIL)은 제1 발광층(EML1)으로 전자의 주입을 원활하게 한다. 전자 주입층(EIL)은 예를 들어, LiF, BaF2, CsF 등과 같이 알칼리 금속 또는 알칼리토류 금속 이온 형태 중 하나 이상을 포함할 수 있으나, 이에 한정되지 않는다.
텐덤 구조의 발광 소자(OLED)는 낮은 전류로 높은 휘도로 발광될 수 있으므로 효율이 향상될 수 있다. 발광 소자(OLED)의 커패시터(Coled)이 증가하기 때문에 낮은 전류에서 커패시터(Coled)의 충전 시간이 지연될 수 있다. 도 5에 도시된 바와 같이 저계조에서 표현 특성의 저하를 초래할 수 있고 저속 구동 모드에서 플리커(flicker)를 초래할 수 있다. 도 5는 저계조에서 발광 소자의 휘도가 저하(실선)되는 예를 보여 주는 도면이다. 도 5에서, 점선이 이상적인 감마 커브를 나타낸다.
도 6은 본 발명의 제1 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 7은 도 6에 도시된 픽셀 회로의 구동 방법을 보여 주는 회로도이다.
도 6 및 도 7을 참조하면, 적색 서브 픽셀은 제1 구동 소자(DT1), 제1 발광 소자[OLED(R)], 제1 내지 제4 스위치 소자들(SW1~SW4), 제1 구동 소자(DT1)의 게이트에 연결된 제1 커패시터(Cst1), 제1 구동 소자(DT1)의 게이트 전극과 제1 발광 소자[OLED(R)]의 애노드 전극(AND) 사이에 연결된 제2 커패시터(Cand1), 제1 발광 소자[OLED(R)]의 애노드 전극(AND)과 캐소드 전극(CAT) 사이에 연결된 제3 커패시터(Coled1)를 포함한다.
녹색 서브 픽셀은 제2 구동 소자(DT1), 제2 발광 소자[OLED(G)], 제1 내지 제4 스위치 소자들(SW1~SW4), 제2 구동 소자(DT2)의 게이트에 연결된 제1 커패시터(Cst2), 제2 구동 소자(DT2)의 게이트 전극과 제2 발광 소자[OLED(G)]의 애노드 전극(AND) 사이에 연결된 제2 커패시터(Cand2), 제2 발광 소자[OLED(G)]의 애노드 전극(AND)과 캐소드 전극(CAT) 사이에 연결된 제3 커패시터(Coled2)를 포함한다.
청색 서브 픽셀은 제3 구동 소자(DT3), 제3 발광 소자[OLED(B)], 제1 내지 제4 스위치 소자들(SW1~SW4), 제3 구동 소자(DT3)의 게이트에 연결된 제1 커패시터(Cst3), 제3 구동 소자(DT3)의 게이트 전극과 제3 발광 소자[OLED(B)]의 애노드 전극(AND) 사이에 연결된 제2 커패시터(Cand3), 제3 발광 소자[OLED(B)]의 애노드 전극(AND)과 캐소드 전극(CAT) 사이에 연결된 제3 커패시터(Coled3)를 포함한다.
도 6에서, OLED(R)는 적색 서브 픽셀의 발광 소자이고, Vdata(R)는 적색 서브 픽셀에 인가되는 데이터 전압이다. OLED(G)는 녹색 서브 픽셀의 발광 소자이고, Vdata(G)는 녹색 서브 픽셀에 인가되는 데이터 전압이다. OLED(B)는 적색 서브 픽셀의 발광 소자이고, Vdata(B)는 청색 서브 픽셀에 인가되는 데이터 전압이다.
서브 픽셀들 각각에서, 제1 스위치 소자(SW1)는 제1 단계에 턴-온(turn-on)되어 구동 소자(DT1, DT2, DT3)의 게이트 전극과 제2 전극을 연결한 후, 제2 단계에서 턴-오프(turn-off)된다. 제1 스위치 소자(SW1)는 도 8에 도시된 바와 같이 제N 스캔 신호[SCAN(N)]의 전압에 따라 온/오프될 수 있다. 제1 단계는 후술하는 실시예들에서 샘플링 단계(Ts)를 포함하고, 제2 단계는 발광 단계(Tem)를 포함할 수 있다.
제2 스위치 소자(SW2)는 제1 단계에 턴-온되어 구동 소자(DT1, DT2, DT3)의 제1 전극에 데이터 전압[Vdata(R), Vdata(G), Vdata(B)]을 공급한 후, 제2 단계에서 턴-오프된다. 제2 스위치 소자(SW2)는 도 8에 도시된 바와 같이 제N 스캔 신호[SCAN(N)]의 전압에 따라 온/오프될 수 있다.
제3 스위치 소자(SW3)는 제1 단계에 오프 상태이고, 제2 단계에서 턴-온되어 픽셀 구동 전압(VDD)을 구동 소자(DT1, DT2, DT3)의 제1 전극에 공급한다. 제3 스위치 소자(SW3)는 도 8에 도시된 바와 같이 EM 신호[EM(N)]의 전압에 따라 온/오프될 수 있다.
제4 스위치 소자(SW4)는 제1 단계에 오프 상태이고, 제2 단계에서 턴-온되어 구동 소자(DT1, DT2, DT3)의 제2 전극을 발광 소자[OLED(R), OLED(G), OLED(B)]의 애노드 전극에 연결한다. 제4 스위치 소자(SW4)는 도 8에 도시된 바와 같이 EM 신호[EM(N)]의 전압에 따라 온/오프될 수 있다.
제2 커패시터(Cand1, Cand2, Cand3)는 제1 단계에서 구동 소자(DT1, DT2, DT3)를 통해 흐르는 전류(I)에 따라 충전되어 발광 소자[OLED(R), OLED(G), OLED(B)의 애노드 전압을 높인다. 따라서, 발광 소자[OLED(R), OLED(G), OLED(B)]의 애노드 전극과 제3 커패시터(Coled1, Coled2, Coled3)는 제1 단계에서 커패시터 커플링을 통해 인가되는 전압에 따라 프리 차징(pre-charging)된다. 제1 단계에서 발광 소자[OLED(R), OLED(G), OLED(B)의 애노드 전극과 제3 커패시터(Coled1, Coled2, Coled3)는 데이터 전압[Vdata(R), Vdata(G), Vdata(B)]의 계조 전압에 따라 결정되기 때문에 픽셀 데이터의 계조값에 따라 적정 전압으로 설정될 수 있다.
제1 단계에서 구동 소자(DT1, DT2, DT3)를 통해 흐르는 전류(Ioled)에 따라 발광 소자[OLED(R), OLED(G), OLED(B)가 발광된다. 이 때, 전류(Ioled)가 낮더라도 발광 소자의 커패시터(Coled1, Coled2, Coled3)가 프리 차징되어 있기 때문에 애노드 전압이 빠르게 상승하여 저계조 표현력이 향상될 수 있다.
제2 커패시터(Cand1, Cand2, Cand3)의 용량은 제1 커패시터(Cst1, Cst2, Cst3) 대비 최대 1:1, 최소 10:1 사이의 범위에서 결정될 수 있다. 제2 커패시터(Cand1, Cand2, Cand3)의 용량은 제3 커패시터(Coled1, Coled2, Coled2) 대비 최대 1:1, 최소 10:1로 결정될 수 있다. 다시 말하여, 제2 커패시터(Cand1, Cand2, Cand3)의 용량은 제1 커패시터(Cst1, Cst2, Cst3)의 용량 이하이고 제1 커패시터(Cst1, Cst2, Cst3)의 1/10 용량 이상 범위에서 결정될 수 있다. 또한, 커패시터(Cand1, Cand2, Cand3)의 용량은 제3 커패시터(Coled1, Coled2, Coled2) 용량 이하이고, 제3 커패시터(Coled1, Coled2, Coled2)의 1/10 용량 이상의 범위에서 결정될 수 있다.
구동 소자(DT1, DT2, DT3)와 발광 소자[OLED(R), OLED(G), OLED(B)] 사이의 기생 용량이 있을 수 있으나, 그 기생 용량이 1Ff 미만이기 때문에 제2 커패시터(Cand1, Cand2, Cand3)의 용량은 그 기생 용량 보다 훨씬 크다.
제2 커패시터(Cand1, Cand2, Cand3)는 스토리지 커패시터(Cst1, Cst2, Cst3)와 동일한 단면 구조로 표시패널(100)에 형성될 수 있다. 커패시터(Cand1, Cand2, Cand3)의 용량은 서브 픽셀들의 컬러별로 다르게 설정될 수 있다. 예를 들어, 제2 커패시터(Cand1, Cand2, Cand3) 용량의 크기는 청색 서브 픽셀 > 적색 서브 픽셀 > 녹색 서브 픽셀의 관계로 결정될 수 있다.
서브 픽셀들의 컬러별로 발광 소자의 유기 화합물의 두께 및 개구율에 따라 제3 커패시터(Coled1, Coled2, Coled3)의 용량이 달라질 수 있다. 따라서, 제3 발광 소자의 커패시터(Coled1, Coled2, Coled3)에 맞게 커패시터(Cand1, Cand2, Cand3)의 용량이 결정될 수 있다.
도 8은 본 발명의 제2 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 8을 참조하면, 픽셀 회로는 발광 소자(OLED), 구동 소자(DT), 복수의 스위치 소자들(M1~M6), 제1 커패시터(Cst), 제2 커패시터(Cand) 등을 포함한다. 구동 소자(DT)와 스위치 소자들(M1~M6, DT)은 p 채널 스위치 소자로 구현될 수 있다.
픽셀 구동 전압(VDD)은 VDD 라인(PL1)을 통해 픽셀 회로에 공급된다. 저전위 전원 전압(VSS)은 VSS 라인(PL2)을 통해 픽셀 회로에 공급된다. 초기화 전압(Vini)은 Vini 라인(PL3)을 통해 픽셀 회로에 공급된다. 픽셀 회로에 제N-1 스캔 신호[SCAN(N-1)], 제N 스캔 신호[SCAN(N)], 및 EM 신호[EM(N)] 등의 게이트 신호가 공급된다. 제N-1 스캔 신호[SCAN(N-1)]는 제N-1 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N 스캔 신호[SCAN(N)]는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N 스캔 신호[SCAN(N)]의 펄스는 제N-1 스캔 신호(SCAN(N-1))와 동일한 펄스폭으로 발생되고, 제N-1 스캔 신호[SCAN(N-1)]의 펄스 보다 늦게 발생된다.
구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(OLED)에 흐르는 전류를 조절하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 제1 노드(n1)에 연결된 게이트 전극, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 제1 노드(n1)는 제1 커패시터(Cst), 구동 소자(DT)의 게이트 전극, 및 제1 스위치 소자(M1)의 제1 전극에 연결된다. 제2 노드(n2)는 제2 스위치 소자(M2)의 제1 전극과, 제3 스위치 소자(M3)의 제2 전극에 연결된다. 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M1)의 제2 전극, 및 제4 스위치 소자(M4)의 제1 전극에 연결된다.
발광 소자(OLED)의 애노드 전극(AND)은 제4 노드(n4)에 연결되고, 캐소드 전극(CAT)은 저전위 전원 전압(VSS)이 인가되는 VSS 라인(PL2)에 연결된다. 제4 노드(n4)는 발광 소자(OLED)의 애노드 전극(AND), 제4 스위치 소자(M4)의 제2 전극, 및 제6 스위치 소자(M6)의 제2 전극에 연결된다. 발광 소자(OLED)는 애노드 전극(AND)과 캐소드 전극(CAT) 사이에 형성된 제3 커패시터(Coled)를 포함한다.
제1 커패시터(Cst)는 VDD 라인(PL1)과 제1 노드(n1) 사이에 연결된다. 제2 커패시터(Cand)는 제3 노드(n3)와 제4 노드(n4) 사이에 연결된다.
제1 스위치 소자(M1)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 노드(n1)와 제3 노드(n3)를 연결한다. 제1 스위치 소자(M1)는 제2 게이트 라인(GL2)에 연결된 게이트 전극, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 제N 스캔 신호[SCAN(N)]는 제2 게이트 라인(GL2)을 통해 픽셀들(P)에 공급된다.
제1 스위치 소자(M1)는 1 프레임 기간에서 제N 스캔 신호[SCAN(N)]가 게이트 온 전압(VGL)으로 발생되는 아주 짧은 1 수평 기간(1H)만 턴-온되기 때문에 대략 1 프레임 기간 동안 오프 상태를 유지하여 제1 스위치 소자(M1)의 오프 상태에서 누설 전류가 발생될 수 있다. 제1 스위치 소자(M1)의 누설 전류를 억제하기 위하여, 제1 스위치 소자(M1)는 도 12에 도시된 바와 같이 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트(dual gate) 구조의 트랜지스터로 구현될 수 있다.
제2 스위치 소자(M2)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 라인(DL)을 제2 노드(n2)에 연결한다. 제2 스위치 소자(M2)는 제2 게이트 라인(GL2)에 연결된 게이트 전극, 제2 노드(n2)에 연결된 제1 전극, 및 데이터 라인(DL)에 연결된 제2 전극을 포함한다.
제3 스위치 소자(M3)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 VDD 라인(PL1)을 구동 소자(DT)의 제1 전극에 공급한다. 제3 스위치 소자(M3)는 제3 게이트 라인(GL3)에 연결된 게이트 전극, VDD 라인(PL1)에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다. EM 신호[EM(N)]는 제3 게이트 라인(GL3)을 통해 픽셀 회로에 공급된다.
제4 스위치 소자(M4)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제3 노드(n3)를 제4 노드(n4)에 연결한다. 제4 스위치 소자(M4)의 게이트 전극은 제3 게이트 라인(GL3)에 연결된다. 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제4 스위치 소자(M4)의 제2 전극은 제4 노드(n4)에 연결된다.
제5 스위치 소자(M5)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 노드(n1)를 Vini 라인(PL3)에 연결한다. 제5 스위치 소자(M5)는 제1 게이트 라인(GL1)에 연결된 게이트 전극, 제1 노드(n1)에 연결된 제1 전극, 및 Vini 라인(PL3)에 연결된 제2 전극을 포함한다. 제N-1 스캔 신호[SCAN(N-1)]는 제1 게이트 라인(GL1)을 통해 픽셀 회로에 공급된다. 초기화 전압(Vini)은 Vini 라인(PL3)을 통해 픽셀 회로에 공급된다. 제5 스위치 소자(M5)의 누설 전류를 억제하기 위하여, 제5 스위치 소자(M5)는 도 12에 도시된 바와 같이 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.
제6 스위치 소자(M6)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 Vini 라인(PL3)을 제4 노드(n4)에 연결한다. 제6 스위치 소자(M6)는 제2 게이트 라인(GL2)에 연결된 게이트, Vini 라인(PL3)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.
도 9a 내지 도 11b는 도 8에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다. 도 9a는 초기화 단계(Ti)에서 픽셀 회로에 흐르는 전류 패스를 보여 주는 회로도이다. 도 10a는 샘플링 단계(Ts)에서 픽셀 회로에 흐르는 전류 패스를 보여 주는 회로도이다. 도 11a는 발광 단계(Tem)에서 픽셀 회로에 흐르는 전류 패스를 보여 주는 회로도이다. 도 9b, 도 10b 및 도 11b는 도 8에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여 주는 파형도들이다. 도 9b, 도 10b 및 도 11b에서, 화살표는 픽셀 회로의 전류 흐름을 나타낸다.
도 9a 및 도 9b를 참조하면, 초기화 단계(Ti)에서 제N-1 스캔 신호[SCAN(N-1)]의 전압이 게이트 온 전압(VGL)이다. 초기화 단계(Ti)에서 제N 스캔 신호[SCAN(N)]와 EM 신호[EM(N)]는 게이트 오프 전압(VGH)이다. 제5 스위치 소자(M5)는 초기화 단계(Ti)에서 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 노드(n1)를 초기화 전압(Vini)까지 방전시킨다. 이 때, 제1 노드(n1)가 초기화된다.
도 10a 및 도 10b를 참조하면, 샘플링 단계(Ts)에서 제N 스캔 신호[SCAN(N)]의 전압이 게이트 온 전압(VGL)이다. 샘플링 단계(Ts)에서 제N-1 스캔 신호[SCAN(N-1)]와 EM 신호[EM(N)]는 게이트 오프 전압(VGH)이다. 제1 및 제2 스위치 소자들(M1, M2)은 샘플링 단계(Ts)에서 제N 스캔 신호[SCAN(N)]의 전압이 게이트 온 전압(VGL)에 따라 턴-온된다. 발광 소자(OLED)의 애노드전극, 및 제4 노드(n4)는 샘플링 단계(Ts)에서 제2 커패시터(Cand)를 통해 인가되는 전압에 의해 프리 차징된다. 샘플링 단계(Ts)에서, 데이터 전압(Vdata)이 제2 노드(n2)에 인가되고, 제1 노드(n1)의 전압이 Vdata+Vth으로 변한다. “Vth”는 구동 소자(DT)의 문턱 전압이다. 그 결과, 샘플링 단계(Ts)에서 구동 소자(DT)의 문턱 전압(Vth)이 샘플링되어 제1 노드(n1)에 충전된다.
도 11a 및 도 11b를 참조하면, 발광 단계(Tem)에서 EM 신호[EM(N)]의 전압이 게이트 온 전압(VGL)이다. 발광 단계(Tem)에서 제N-1 및 제N 스캔 신호들[SCAN(N-1), SCAN(N)]은 게이트 오프 전압(VGH)이다. 제3 및 제4 스위치 소자들(M3, M4)은 발광 단계(Tem)에서 EM 신호[EM(N)]의 전압이 게이트 온 전압(VGL)에 따라 턴-온된다. 발광 단계(Tem) 동안 구동 소자(DT)를 통해 발광 소자(OLED)에 전류가 흘러 발광 소자(OLED)가 발광될 수 있다. 발광 소자(OLED)에 흐르는 전류는 구동 소자(DT)의 게이트-소스간 전압(Vge)에 따라 조절된다. 구동 소자(DT)의 게이트-소스간 전압(Vge)은 발광 단계(Tem) 동안 Vgs = Vdata+Vth-VDD이다.
한편, 도 13에 도시된 바와 같이 홀딩 단계(Th)가 샘플링 단계(Ts)와 발광 단계(Tem) 사이에 설정될 수 있다. 홀딩 단계(Th)에서 픽셀 회로의 모든 스위치 소자들이 턴-오프될 수 있다.
도 12는 본 발명의 제3 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 12에서 전술한 실시예와 동일한 구성 요소에 대하여는 상세한 설명을 생략하기로 한다.
도 12를 참조하면, 픽셀 회로는 발광 소자(OLED), 구동 소자(DT), 복수의 스위치 소자들(M1~M9), 제1 커패시터(Cst), 제2 커패시터(Cand) 등을 포함한다. 구동 소자(DT)와 스위치 소자들(M1~M9, DT)은 p 채널 스위치 소자로 구현될 수 있다.
초기화 전압(Vini)은 구동 소자(DT)를 초기화하기 위한 제1 초기화 전압(Vini1)과, 발광 소자(OLED)를 초기화하기 위한 제2 초기화 전압(Vini2)으로 나뉘어질 수 있다. 제1 및 제2 초기화 전압(Vini1, Vini2)은 서로 같거나 다른 전압으로 설정될 수 있다.
구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(OLED)에 흐르는 전류를 조절하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 제1 노드(n1)에 연결된 게이트 전극, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
발광 소자(OLED)의 애노드 전극(AND)은 제4 노드(n4)에 연결되고, 캐소드 전극(CAT)은 저전위 전원 전압(VSS)이 인가되는 VSS 라인(PL2)에 연결된다. 발광 소자(OLED)는 애노드 전극(AND)과 캐소드 전극(CAT) 사이에 형성된 제3 커패시터(Coled)를 포함한다.
제1 커패시터(Cst)는 VDD 라인(PL1)과 제1 노드(n1) 사이에 연결된다. 제2 커패시터(Cand)는 제3 노드(n3)와 제4 노드(n4) 사이에 연결된다.
제1 스위치 소자(M1)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 노드(n1)와 제3 노드(n3)를 연결한다. 제N 스캔 신호[SCAN(N)]는 제2 게이트 라인(GL2)을 통해 픽셀들(P)에 공급된다. 제1 스위치 소자(M1)의 누설 전류를 억제하기 위하여, 제1 스위치 소자(M1)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트(dual gate) 구조의 트랜지스터로 구현될 수 있다.
제2 스위치 소자(M2)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 라인(DL)을 제2 노드(n2)에 연결한다. 제3 스위치 소자(M3)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 VDD 라인(PL1)을 구동 소자(DT)의 제1 전극에 공급한다. EM 신호[EM(N)]는 제3 게이트 라인(GL3)을 통해 픽셀 회로에 공급된다. 제4 스위치 소자(M4)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제3 노드(n3)를 제4 노드(n4)에 연결한다.
제5 스위치 소자(M5)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 노드(n1)를 제1 Vini 라인(PL31)에 연결한다. 제5 스위치 소자(M5)는 제1 게이트 라인(GL1)에 연결된 게이트 전극, 제1 노드(n1)에 연결된 제1 전극, 및 제1 Vini 라인(PL31)에 연결된 제2 전극을 포함한다. 제N-1 스캔 신호[SCAN(N-1)]는 제1 게이트 라인(GL1)을 통해 픽셀 회로에 공급된다. 제5 스위치 소자(M5)의 누설 전류를 억제하기 위하여, 제5 스위치 소자(M5)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.
제6 스위치 소자(M6)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 Vini 라인(PL32)을 제4 노드(n4)에 연결한다. 제6 스위치 소자(M6)는 제2 게이트 라인(GL2)에 연결된 게이트, 제2 Vini 라인(PL32)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.
제7 스위치 소자(M7)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 VDD 라인(PL1)을 제5 노드(n5)에 연결한다. 제7 스위치 소자(M7)의 게이트 전극은 EM 신호[EM(N)]가 인가되는 제3 게이트 라인(GL3)에 연결된다. 제7 스위치 소자(M7)의 제1 전극은 VDD 라인(PL1)에 연결되고, 제2 전극은 제5 노드(n5)에 연결된다. 제5 노드(n1)는 제1 커패시터(Cst), 제7 스위치 소자(M7)의 제2 전극, 제8 스위치 소자(M8)의 제2 전극, 및 제9 스위치 소자(M9)의 제2 전극에 연결된다. 제7 스위치 소자(M7)는 발광 단계(Tem)에서 턴-온되어 픽셀 구동 전압(VDD)을 제1 노드(n1)에 인가하여 구동 소자(DT)의 게이트-소스간 전압이 Vref-Vdata로 설정한다. 따라서, 본 발명은 제7 스위치 소자(M7)를 이용하여 발광 단계(Tem)에 구동 소자(DT)를 통해 발광 소자(OLED)로 흐르는 전류는 VDD의 영향을 받지 않기 때문에 VDD의 IR drop으로 인한 휘도 편차를 방지할 수 있다.
제8 스위치 소자(M8)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 초기화 단계(Ti)에서 턴-온되어 기준 전압(Vref)이 인가되는 Vref 라인(PL4)을 제5 노드(n5)에 연결한다. 제8 스위치 소자(M8)의 게이트 전극은 제N-1 스캔 신호[SCAN(N-1)]가 인가되는 제1 게이트 라인(GL1)에 연결된다. 제8 스위치 소자(M8)의 제1 전극은 Vref 라인(PL4)에 연결되고, 제2 전극은 제5 노드(n5)에 연결된다.
제9 스위치 소자(M9)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 샘플링 단계(Ts)에서 기준 전압(Vref)이 인가되는 Vref 라인(PL4)을 제5 노드(n5)에 연결한다. 제9 스위치 소자(M9)의 게이트 전극은 제N 스캔 신호[SCAN(N)]가 인가되는 제2 게이트 라인(GL2)에 연결된다. 제9 스위치 소자(M9)의 제1 전극은 Vref 라인(PL4)에 연결되고, 제2 전극은 제5 노드(n5)에 연결된다.
제8 및 제9 스위치 소자들(M8, M9)은 초기화 단계(Ti)와 샘플링 단계(Ts)에서 제5 노드(n5)의 전압을 기준 전압(Vref)으로 유지시킨다.
이 픽셀 회로는 서브 픽셀들 각각에서 구동 소자(DT)의 문턱 전압(Vth)을 실시간 샘플링하여 문턱 전압(Vth) 만큼 데이터 전압(Vdata)을 보상한다. 이 픽셀 회로의 경우, 제1 커패시터(Cst)에 기준 전압(Vref)이 인가되기 때문에 제조 공정에서 커패시터(Cst)가 단락(short circuit)되더라도 암점 불량이 되기 때문에 화질에 큰 악영향을 주지 않는다. 특히, 도 3에 도시된 픽셀 회로는 데이터 라인(DL)의 전압을 구동 소자(DT)에 직접 인가하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링할 수 있고, 픽셀 구동 전압(VDD)의 IR drop을 보상하여 화면 위치에 따른 휘도 편차를 개선할 수 있다.
도 13은 도 12에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다. 도 13에서, DTG는 구동 소자(DT)의 게이트 전압이고, DTS는 구동 소자(DT)의 제1 전극(또는 소스 전극) 전압이다.
도 13을 참조하면, 초기화 단계(Ti)에서, 제N-1 스캔 신호[SCAN(N-1)]는 게이트 온 전압(VGL)의 펄스로 발생된다. 이 때, 제N 스캔 신호[SCAN(N)]와 제N EM 신호[EM(N)]는 게이트 오프 전압(VGH)을 유지한다. 따라서, 초기화 단계(Ti)에서 제5 및 제8 스위치 소자들(M5, M8)이 턴-온되는 반면, 나머지 스위치 소자들(M1~M4, M6, M7, M9)은 오프 상태를 유지한다.
제N-1 픽셀 라인의 샘플링 단계(Ts)와 제N 픽셀 라인의 초기화 단계(Ti)가 제N-1 스캔 신호[SCAN(N-1)]에 의해 동시에 발생된다. 제N-1 스캔 신호[SCAN(N-1)]는 제N-1 픽셀 라인의 서브 픽셀에 기입될 데이터 전압(Vdata)에 동기되어 제N-1 픽셀 라인에 배치된 서브 픽셀의 제1 노드(n1)에 데이터 전압(Vdata)을 공급한다. 이와 동시에, 제N-1 스캔 신호[SCAN(N-1)]는 제N 픽셀 라인의 서브 픽셀들에서 제5 노드(n8)에 픽셀 구동 전압(VDD)을 공급한다.
초기화 단계(Ti)에서, 제2 노드(n2)의 전압 즉, 구동 소자(DT)의 제1 전극 전압은 제2 및 제3 스위치 소자들(M2, M3)이 오프 상태이기 때문에 플로팅(floating) 상태이다. 제1 노드(n1)의 전압은 초기화 단계(Ti)에서 제5 스위치 소자(M5)가 턴-온되기 때문에 제1 초기화 전압(Vini1)으로 초기화된다. 제5 노드(n5)의 전압은 초기화 단계(Ti)에서 제8 스위치 소자(M8)가 턴-온되기 때문에 픽셀 구동 전압(VDD)이다.
샘플링 단계(Ts)에서, 제N 스캔 신호[SCAN(N)]는 게이트 온 전압(VGL)의 펄스로 발생되고, 데이터 구동부(110)로부터 제N 픽셀 라인의 서브 픽셀들에 기입될 데이터 전압(Vdata)이 출력된다. 이 때, 제N-1 스캔 신호[SCAN(N-1)]는 게이트 오프 전압(VGH)으로 반전되고, 제N EM 신호[EM(N)]는 게이트 오프 전압(VGH)을 유지한다. 따라서, 샘플링 단계(Ts)에서 제1, 제2, 제6 및 제9 스위치 소자들(M1, M2, M6, M9)이 턴-온되는 반면, 나머지 스위치 소자들(M3, M4, M5, M7, M8)은 오프 상태를 유지한다.
제N 픽셀 라인의 샘플링 단계(Ts)에서 제N 픽셀 라인의 서브 픽셀에 기입될 데이터 전압(Vdata)이 제N 스캔 신호[SCAN(N)]의 펄스에 동기되어 제N 픽셀 라인에 배치된 서브 픽셀의 제2 노드(n2)에 공급된다.
샘플링 단계(Ts)에서 제1 스위치 소자(M1)는 턴-온되어 구동 소자(DT)의 게이트 전극과 제2 전극을 연결한다. 샘플링 단계(Ts)에서 제1 스위치 소자(M1)를 통해 제1 노드(n1)와 제3 노드(n3)가 연결되기 때문에 구동 소자(DT)를 통해 제3 노드(n3)의 전압이 데이터 전압(Vdata)으로 상승될 때 제1 노드(n1)의 전압이 상승된다. 샘플링 단계(Ts)에서 구동 소자(DT)의 게이트 전압(DTG)이 상승하여 구동 소자(DT)의 문턱 전압(Vth)의 절대치(|Vth|)에 도달할 때 구동 소자(DT)가 턴-오프된다. 따라서, 샘플링 단계(Ts)와 홀딩 단계(Th)에서 제1 커패시터(Cst)에 Vref - (Vdata - |Vth|)이 저장되어 구동 소자(DT)의 문턱 전압(Vth)이 샘플링된다. 제1 스위치 소자(M1)는 발광 단계(Tem)에서 턴-오프되어 구동 소자(DT)를 통해 흐르는 전류가 발광 소자(OLED)로 흐를 수 있도록 오프 상태를 유지하여야 한다.
샘플링 단계(Ts)에서 제2 노드(n2)의 전압(DTS)은 제2 스위치 소자(M2)가 턴-온되고 제3 스위치 소자(M3)가 오프 상태이기 때문에 데이터 전압(Vdata)이다. 제2 노드(n1)의 전압 즉, 구동 소자(DT)의 게이트 전압(DTG)은 샘플링 단계(Ts)에서 Vref - VDD + Vini1로부터 Vdata - |Vth|로 변한다. 샘플링 단계(Ts)에서 제5 노드(n4)의 전압은 제8 스위치 소자(M8)를 통해 기준 전압(Vref)이 인가되어 VDD로부터 Vref로 낮아진다. 샘플링 단계(Ts)에서 제1 노드(n1)의 전압은 제5 스위치 소자(M5)가 턴-오프될 때 커패시터 커플링(Capacitor coupling)을 통해 제5 노드(n5)의 전압이 VDD로부터 Vref로 떨어진 만큼 전압 강하되어 Vref - VDD + Vini1로 낮아진 후에 Vdata - |Vth|로 변한다.
홀딩 단계(Th)는 게이트 신호[SCAN(N-1), SCAN(N), EM(N)]가 게이트 오프 전압(VGH)을 유지하여 모든 스위치 소자들(M1~M9)이 오프 상태를 유지한다. 따라서, 픽셀 회로의 주요 노드들(n1~n5)이 플로팅(floating)되어 구동 소자(DT)의 문턱 전압 센싱 동작을 유지한다.
발광 단계(Tem)에서, 제N EM 신호[EM(N)]는 게이트 온 전압(VGL)으로 반전된다. 이 때, 스캔 신호들[SCAN(N-1), SCAN(N)]은 게이트 오프 전압(VGH)을 유지한다. 따라서, 발광 단계(Tem)에서 제3, 제4, 및 제7 스위치 소자들(M3, M4, M7)이 턴-온되는 반면, 나머지 스위치 소자들(M1, M2, M5, M8, M9)은 오프 상태를 유지한다.
발광 단계(Tem)에서 제1 및 제5 노드(n1, n4)의 전압은 제3 및 제9 스위치 소자(M2, M9)을 통해 공급되는 픽셀 구동 전압(VDD)로 인하여 VDD로 변한다. 제1 노드(n1)의 전압 즉, 구동 소자(DT)의 게이트 전압(DTG)은 발광 단계(Ts)에서 VDD - Vref + Vdata - |Vth|로 변한다. 발광 단계(Tem)에서 발광 소자(OLED)의 전류(IOLED)는 아래의 식과 같이 구동 소자(DT)의 문턱 전압(Vth)에 영향을 받지 않으므로 구동 소자(DT)의 경시 변화나 픽셀들간 문턱 전압(Vth) 편차를 보상하고, 픽셀 구동 전압(VDD)의 IR drop으로 인한 픽셀 구동 전압(VDD)의 변화에 영향을 받지 않는다.
Figure pat00001
Figure pat00002
Figure pat00003
Figure pat00004
여기서, K는 구동 소자(DT)의 전하 이동도, 기생 용량 및 채널 용량 등에 의해 결정되는 비례 상수이다. Vgs는 구동 소자(DT)의 게이트 소스간 전압이다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
21 : 제1 전원 라인 22, 221, 222 : 제2 전원 라인
23 : 제3 전원 라인 100 : 표시패널
102 : 데이터 라인 103 : 게이트 라인
101 : 서브 픽셀(픽셀 회로) 110 : 데이터 구동부
112 : 디멀티플렉서 120 : 게이트 구동부
130 : 타이밍 콘트롤러 M1~M9 : 픽셀 회로의 스위치 소자
DT : 픽셀 회로의 구동 소자 EL : 픽셀 회로의 발광 소자
Cst : 픽셀 회로의 커패시터 3T : 픽셀 회로의 커패시터 전압 설정부
7T1C : 픽셀 회로의 내부 보상부

Claims (15)

  1. 애노드 전극과 캐소드 전극을 포함한 발광 소자;
    제1 노드에 연결된 게이트 전극, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하여 상기 발광 소자에 전류를 공급하는 구동 소자;
    제1 단계에서 상기 제1 노드를 상기 제3 노드 사이에 연결하는 제1 스위치 소자;
    상기 제1 단계에서 상기 제2 노드에 데이터 전압을 공급하는 제2 스위치 소자;
    상기 제1 단계 후의 제2 단계에서 상기 제2 노드에 픽셀 구동 전압을 공급하는 제3 스위치 소자;
    제4 단계에서 상기 제3 노드를 상기 발광 소자의 애노드 전극에 연결하는 제4 스위치 소자; 및
    상기 제1 노드에 연결된 제1 커패시터;
    상기 제3 노드와 상기 발광 소자의 애노드 전극 사이에 연결된 제2 커패시터; 및
    상기 발광 소자의 애노드 전극과 상기 캐소드 전극 사이에 연결된 제3 커패시터를 포함하는 픽셀 회로.
  2. 제 1 항에 있어서,
    상기 제2 커패시터의 용량은 상기 제1 커패시터 또는 상기 제3 커패시터 대비 1:1 이하인 픽셀 회로.
  3. 제 2 항에 있어서,
    상기 제2 커패시터의 용량은 상기 제1 커패시터 또는 상기 제3 커패시터의 1/10 이상인 픽셀 회로.
  4. 제 1 항에 있어서,
    상기 제2 커패시터의 용량이 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에서 서로 다른 픽셀 회로.
  5. 제 1 항에 있어서,
    상기 제2 커패시터의 용량은 상기 청색 서브 픽셀 > 상기 청색 서브 픽셀 > 상기 녹색 서브 픽셀의 관계로 설정되는 픽셀 회로.
  6. 제 1 항에 있어서,
    상기 제2 커패시터의 용량이 상기 구동 소자와 상기 발광 소자 사이의 기생 용량 보다 큰 픽셀 회로.
  7. 제 1 항에 있어서,
    상기 제2 커패시터의 용량이 상기 구동 소자와 상기 발광 소자 사이의 기생 용량 보다 큰 픽셀 회로.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 스위치 소자는,
    상기 제1 단계에서 게이트 온 전압의 펄스로 발생되는 제N(N은 양의 정수) 스캔 신호에 응답하여 동시에 턴-온되고,
    상기 제3 및 제4 스위치 소자들은,
    상기 제1 단계 이전의 초기화 단계부터 상기 제2 단계 전까지 게이트 오프 전압의 펄스로 발생되는 EM 신호에 따라 오프 상태를 유지하고, 상기 제2 단계에서 상기 EM 신호가 상기 게이트 온 전압으로 변하는 상기 제2 단계에서 턴-온되는 픽셀 회로.
  9. 제 8 항에 있어서,
    상기 초기화 단계에서 상기 게이트 온 전압의 펄스로 발생되는 제N-1 스캔 신호에 따라 턴-온되어 상기 제1 노드를 초기화 전압이 인가되는 Vini 라인에 연결하는 제5 스위치 소자; 및
    상기 제N 스캔 신호의 게이트 온 전압에 따라 상기 제1 단계에서 턴-온되어 상기 Vini 라인을 상기 발광 소자의 애노드 전극이 연결된 제4 노드에 연결하는 제6 스위치 소자를 더 포함하는 픽셀 회로.
  10. 제 9 항에 있어서,
    상기 초기화 전압은
    상기 구동 소자를 초기화하기 위한 제1 초기화 전압과,
    상기 발광 소자를 초기화하기 위한 제2 초기화 전압을 포함하고,

    상기 제5 스위치 소자는 상기 제N-1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 노드를 상기 제1 초기화 전압이 인가되는 제1 Vini 라인에 연결하고,
    상기 제6 스위치 소자는 상기 제N 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제2 초기화 전압이 인가되는 제2 Vini 라인을 상기 제4 노드에 연결하는 픽셀 회로.
  11. 제 10 항에 있어서,
    상기 EM 신호의 게이트 온 전압에 따라 상기 제2 단계에서 턴-온되어 픽셀 구동 전압이 인가되는 VDD 라인을 상기 제1 커패시터가 연결된 제5 노드에 연결하는 제7 스위치 소자를 더 포함하는 픽셀 회로.
  12. 제 10 항에 있어서,
    상기 제N-1 스캔 신호의 게이트 온 전압에 따라 상기 초기화 단계에서 턴-온되어 기준 전압이 인가되는 Vref 라인을 상기 제5 노드에 연결하는 제8 스위치 소자; 및
    상기 제N 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 단계에서 턴-온되어 상기 Vref 라인을 상기 제5 노드에 연결하는 제9 스위치 소자를 더 포함하는 픽셀 회로.
  13. 데이터 전압을 데이터 라인들에 공급하는 데이터 구동부;
    초기화 단계에서 게이트 온 전압의 펄스로 발생되는 제N-1(N은 양의 정수) 스캔 신호를 제1 게이트 라인에 공급하고, 상기 초기화 단계 후의 제1 단계에서 상기 게이트 온 전압의 펄스로 발생되는 제N 스캔 신호를 제2 게이트 라인에 공급하고, 상기 제1 단계 후의 제2 단계에서 상기 게이트 온 전압으로 발생되는 EM 신호를 제3 게이트 라인에 공급하는 게이트 구동부;
    픽셀 구동 전압, 상기 픽셀 구동 전압 보다 낮은 저전위 전원 전압과 초기화 전압을 출력하는 전원부; 및
    상기 데이터 라인들과 상기 게이트 라인들에 연결된 픽셀 회로를 각각 포함한 적색 서브 픽셀, 녹색 서브 픽셀, 및 청색 서브 픽셀;
    상기 픽셀 회로는,
    애노드 전극과 캐소드 전극을 포함한 발광 소자;
    제1 노드에 연결된 게이트 전극, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하여 상기 발광 소자에 전류를 공급하는 구동 소자;
    상기 제1 단계에서 상기 제1 노드를 상기 제3 노드 사이에 연결하는 제1 스위치 소자;
    상기 제1 단계에서 상기 제2 노드에 데이터 전압을 공급하는 제2 스위치 소자;
    상기 제2 단계에서 상기 제2 노드에 픽셀 구동 전압을 공급하는 제3 스위치 소자;
    제4 단계에서 상기 제3 노드를 상기 발광 소자의 애노드 전극에 연결하는 제4 스위치 소자; 및
    상기 제1 노드에 연결된 제1 커패시터;
    상기 제3 노드와 상기 발광 소자의 애노드 전극 사이에 연결된 제2 커패시터; 및
    상기 발광 소자의 애노드 전극과 상기 캐소드 전극 사이에 연결된 제3 커패시터를 포함하는 표시장치.
  14. 제 13 항에 있어서,
    상기 제2 커패시터의 용량이 상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에서 서로 다른 표시장치.
  15. 제 14 항에 있어서,
    상기 제2 커패시터의 용량은 상기 청색 서브 픽셀 > 상기 청색 서브 픽셀 > 상기 녹색 서브 픽셀의 관계로 설정되는 표시장치.
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