KR20220017055A - Method of Depositing Thin Film and Method of Manufacturing Semiconductor device Using The Same - Google Patents

Method of Depositing Thin Film and Method of Manufacturing Semiconductor device Using The Same Download PDF

Info

Publication number
KR20220017055A
KR20220017055A KR1020200097008A KR20200097008A KR20220017055A KR 20220017055 A KR20220017055 A KR 20220017055A KR 1020200097008 A KR1020200097008 A KR 1020200097008A KR 20200097008 A KR20200097008 A KR 20200097008A KR 20220017055 A KR20220017055 A KR 20220017055A
Authority
KR
South Korea
Prior art keywords
thin film
process temperature
deposition method
upper thin
chamber
Prior art date
Application number
KR1020200097008A
Other languages
Korean (ko)
Inventor
박민우
김지현
김경미
Original Assignee
주식회사 원익아이피에스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 원익아이피에스 filed Critical 주식회사 원익아이피에스
Priority to KR1020200097008A priority Critical patent/KR20220017055A/en
Publication of KR20220017055A publication Critical patent/KR20220017055A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

The present invention relates to a thin film deposition method and a semiconductor device manufacturing method using the same. A thin film deposition method of the present embodiment is a thin film deposition method using a substrate processing apparatus including a chamber. The apparatus comprises the chamber defining a processing space therein, a substrate support positioned in a lower region of the chamber and having a substrate mounted thereon, a gas supply unit positioned in an upper region of the chamber and providing a source gas and a reaction gas to the substrate, and a power supply unit for supplying high-frequency and low-frequency power to the chamber. The method comprises the steps of: placing the substrate including a lower thin film deposited at a first process temperature on a substrate support; depositing an upper thin film on the lower thin film in a plasma atmosphere at the first process temperature; annealing the upper thin film at a second process temperature higher than the first process temperature; and performing post-plasma treatment on the annealed upper thin film at the second process temperature to modify the surface of the upper thin film. According to the present invention, even when a subsequent thermal process is performed, deformation of a hard mask can be minimized.

Description

박막 증착 방법 및 이를 이용한 반도체 소자의 제조방법{Method of Depositing Thin Film and Method of Manufacturing Semiconductor device Using The Same}Thin film deposition method and method of manufacturing a semiconductor device using the same

본 발명은 박막 증착 방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 하드 마스크를 형성하기 위한 박막 증착 방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for depositing a thin film and a method for manufacturing a semiconductor device using the same, and more particularly, to a method for depositing a thin film for forming a hard mask and a method for manufacturing a semiconductor device using the same.

면적에 더 많은 소자를 집적하기 위하여, 소자를 구성하는 각각의 패턴 및 패턴간의 피치를 축소시킬 필요가 있다. 최근, 반도체 소자의 디자인 룰(design rule)이 급격하게 감소됨에 따라, 현재 포토리소그라피 공정의 노광 한계로 인하여, 미세 선폭 및 피치를 가지는 패턴을 형성하는 데 한계가 있다. In order to integrate more elements in an area, it is necessary to reduce each pattern constituting the element and the pitch between the patterns. Recently, as design rules of semiconductor devices are rapidly reduced, there is a limit to forming a pattern having a fine line width and pitch due to exposure limitations of current photolithography processes.

현재, 노광 한계 이하의 미세 패턴을 한정하기 위하여, 다양한 식각 방식이 제안되고 있으며, 그 중 하나의 방법이 하드 마스크를 이용하는 방법이다. Currently, in order to limit the fine pattern below the exposure limit, various etching methods have been proposed, and one of them is a method using a hard mask.

상기 하드 마스크는 피식각층들에 대한 내식각성을 가질 것이 요구된다. 특히, 복수의 실리콘 산화막 및 복수의 실리콘 질화막이 적층 구조물을 포함하는 3D 낸드 소자의 경우, 적층 구조물에 대해 높은 식각 선택비를 확보할 수 있도록 하드 마스크로서, 비정질 카본 박막(amorphous carbon layer) 및 실리콘 산질화 박막(SiON)의 적층 구조가 이용되고 있다. The hard mask is required to have etch resistance to the layers to be etched. In particular, in the case of a 3D NAND device including a multilayer structure including a plurality of silicon oxide layers and a plurality of silicon nitride layers, an amorphous carbon layer and silicon as a hard mask to secure a high etch selectivity for the stacked structure A stacked structure of an oxynitride thin film (SiON) is used.

이와 같은 하드 마스크막은 하부의 피식각층의 열화를 줄이기 위하여 100 내지 250℃의 저온에서 증착될 것이 요구되고 있다. 그런데, 상기와 같은 저온에서 하드 마스크막의 증착 시, 하드 마스크막을 구성하는 실리콘 산질화막의 압축 스트레스가 증대되고, 식각 선택비를 유지하기 어려운 문제가 있다. Such a hard mask film is required to be deposited at a low temperature of 100 to 250 ℃ in order to reduce the deterioration of the underlying layer to be etched. However, when the hard mask film is deposited at a low temperature as described above, the compressive stress of the silicon oxynitride film constituting the hard mask film is increased, and it is difficult to maintain the etch selectivity.

나아가, 하드 마스크막을 형성하는 단계 이후, 플라즈마 에슁(plasma ashing)과 같은 후속의 고온 공정시, 상기 하드 마스크막의 특성이 더욱 변형되는 문제가 있다. 이로 인해, 패턴 결함이 발생된다. Furthermore, there is a problem in that properties of the hard mask layer are further deformed during a subsequent high-temperature process such as plasma ashing after the step of forming the hard mask layer. For this reason, a pattern defect generate|occur|produces.

본 발명의 실시예들은 후속의 고온 공정이 수반되더라도, 하드 마스크 특성을 유지할 수 있는 박막 증착 방법 및 이를 이용한 반도체 소자의 제조방법을 제공하는 것이다. SUMMARY Embodiments of the present invention provide a method of depositing a thin film capable of maintaining hard mask characteristics even when a subsequent high-temperature process is involved, and a method of manufacturing a semiconductor device using the same.

본 실시예의 박막 증착 방법은, 내부에 처리 공간을 한정하는 챔버, 상기 챔버의 하부 영역에 위치하며 기판이 안착되는 기판 지지대, 상기 챔버의 상부 영역에 위치되며 상기 기판으로 소스 가스 및 반응 가스를 제공하는 가스 공급부 및 상기 챔버에 고주파 및 저주파 전원을 공급하는 전원 공급부를 포함하는 챔버를 구비하는 기판 처리 장치를 이용한 박막 증착 방법으로서, 제 1 공정 온도에서 증착된 하부 박막을 포함하는 상기 기판을 상기 기판 지지대 상에 안착시키는 단계; 상기 하부 박막 상부에, 상기 제 1 공정 온도에서 플라즈마 분위기로 상부 박막을 증착하는 단계; 상기 상부 박막을 상기 제 1 공정 온도 보다 높은 제 2 공정 온도에서 어닐링하는 단계; 및 상기 어닐링된 상부 박막을 상기 제 2 공정 온도에서 포스트 플라즈마 처리하여, 상기 상부 박막의 표면을 개질하는 단계를 포함한다. The thin film deposition method of this embodiment includes a chamber defining a processing space therein, a substrate support located in a lower region of the chamber and on which a substrate is mounted, and a source gas and a reaction gas provided in an upper region of the chamber to the substrate A method for depositing a thin film using a substrate processing apparatus having a chamber including a gas supply unit and a power supply unit for supplying high-frequency and low-frequency power to the chamber, wherein the substrate including the lower thin film deposited at a first process temperature is transferred to the substrate. seating on a support; depositing an upper thin film on the lower thin film in a plasma atmosphere at the first process temperature; annealing the upper thin film at a second process temperature higher than the first process temperature; and post-plasma-treating the annealed upper thin film at the second process temperature to modify the surface of the upper thin film.

또한, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 하지층을 형성하는 단계; 상기 하지층 상부에 상기 하지층과 식각 선택비를 갖는 하부 박막을 제 1 공정 온도에서 증착하는 단계; 상기 하부 박막 상부에 상기 하부 박막과 식각 선택비를 갖는 상부 박막을 상기 제 1 공정 온도에서 증착하는 단계; 상기 상부 박막을 상기 제 1 공정 온도 보다 높은 제 2 공정 온도에서 어닐링하는 단계; 상기 상부 박막을 상기 제 2 공정 온도에서 포스트 플라즈마 처리하여, 상부 표면이 개질된 하드 마스크를 형성하는 단계; 및 상기 하드 마스크를 이용하여 상기 하지층을 패터닝하는 단계를 포함한다. In addition, according to another embodiment of the present invention, a method of manufacturing a semiconductor device includes: forming an underlayer on a semiconductor substrate; depositing a lower thin film having an etch selectivity with the underlayer on the underlayer at a first process temperature; depositing an upper thin film having an etch selectivity to the lower thin film on the lower thin film at the first process temperature; annealing the upper thin film at a second process temperature higher than the first process temperature; post-plasma-treating the upper thin film at the second process temperature to form a hard mask with a modified upper surface; and patterning the underlayer using the hard mask.

본 발명의 실시예에 따르면, 하부 박막 및 상부 박막으로 구성되는 하드 마스크막을 저온 대역의 공정 온도에서 증착 시, 저온 증착으로 인한 스트레스 특성 변형 및 후속의 고온 공정(예를 들어, 하드 마스크 수정을 위한 에슁 공정 등)으로 인한 하드 마스크 물성의 변화를 줄이기 위하여, 상부 박막 증착 단계 이후에, 상부 박막의 증착 온도 이상에서 어닐링 단계를 수행한다. 어닐링 단계에 의해, 상부 박막내의 수소 이온을 제거하여, 상부 박막의 스트레스 특성을 보상함과 동시에 댕글링 본드 및 불완전한 결합기를 제거하므로써, 상하부 박막의 접착 특성, 안정성 및 식각 선택비를 개선할 수 있다. 이에 따라, 후속의 열공정이 진행되더라도, 하드 마스크의 변형을 최소화할 수 있다.According to an embodiment of the present invention, when a hard mask film composed of a lower thin film and an upper thin film is deposited at a process temperature of a low temperature band, stress characteristic deformation due to low temperature deposition and a subsequent high temperature process (eg, for hard mask modification) In order to reduce the change in physical properties of the hard mask due to an ashing process, etc.), after the upper thin film deposition step, an annealing step is performed at a temperature higher than the deposition temperature of the upper thin film. By the annealing step, hydrogen ions in the upper thin film are removed, thereby compensating for the stress characteristics of the upper thin film and at the same time removing dangling bonds and incomplete bonding groups, thereby improving the adhesion properties, stability and etch selectivity of the upper and lower thin films. . Accordingly, even when a subsequent thermal process is performed, deformation of the hard mask can be minimized.

도 1은 본 발명의 일 실시예에 따른 박막을 포함하는 반도체 소자의 제조방법을 설명하기 위한 플로우 챠트이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 박막을 포함하는 반도체 소자의 제조방법을 설명하기 위한 각 공정 별 단면도이다.
도 3은 본 발명의 일 실시예에 따른 기판 처리 장치를 나타낸 개략적인 단면도이다.1 is a flowchart illustrating a method of manufacturing a semiconductor device including a thin film according to an embodiment of the present invention.
2A to 2E are cross-sectional views for each process for explaining a method of manufacturing a semiconductor device including a thin film according to an embodiment of the present invention.
3 is a schematic cross-sectional view illustrating a substrate processing apparatus according to an embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims. Sizes and relative sizes of layers and regions in the drawings may be exaggerated for clarity of description. Like reference numerals refer to like elements throughout.

도 1은 본 발명의 일 실시예에 따른 박막을 포함하는 반도체 소자의 제조방법을 설명하기 위한 플로우 챠트이다. 도 2a 내지 도 2e 본 발명의 일 실시예에 따른 박막을 포함하는 반도체 소자의 제조방법을 설명하기 위한 각 공정 별 단면도이다. 1 is a flowchart illustrating a method of manufacturing a semiconductor device including a thin film according to an embodiment of the present invention. 2A to 2E are cross-sectional views for each process for explaining a method of manufacturing a semiconductor device including a thin film according to an embodiment of the present invention.

도 1 및 도 2a를 참조하면, 하지층(110)이 구비된 기판(100)을 제공한다(S1). 상기 하지층(110)은 예를 들어, 실리콘 산화막(110a) 및 실리콘 질화막(110b)이 교대로 반복 적층된 적층 구조체일 수 있다. 또한, 도면에서는 자세히 도시되지 않았지만, 반도체 기판(100)과 상기 하지층(110) 사이에 별도의 소자층이 더 개재될 수 있다. 본 실시예에서, 하지층(110)은 실리콘 산화막(110a) 및 실리콘 질화막(110b)을 교대로 적층한 예에 대해 도시하고 있지만, 다양한 피식각층이 여기에 해당할 수 있다. Referring to FIGS. 1 and 2A , a substrate 100 provided with an underlayer 110 is provided ( S1 ). The underlayer 110 may be, for example, a stacked structure in which a silicon oxide layer 110a and a silicon nitride layer 110b are alternately and repeatedly stacked. In addition, although not shown in detail in the drawings, a separate device layer may be further interposed between the semiconductor substrate 100 and the underlying layer 110 . In the present embodiment, the underlayer 110 is illustrated for an example in which the silicon oxide film 110a and the silicon nitride film 110b are alternately stacked, but various layers to be etched may correspond to this.

도 1 및 도 2b를 참조하면, 상기 하지층(110) 상부에 하드 마스크막의 일부로서 하부 박막(120)을 증착한다(S2). 상기 하부 박막(120)은 상기 피식각층(110)과 식각 선택비를 갖는 물질로서, 예를 들어, 비정질 탄소막(amorphous carbon layer), 티타늄 산화막 또는 SOG(Spin on glass)이 이용될 수 있다. 본 실시예의 하부 박막(120)은 저온 대역의 공정 온도, 예를 들어, 100 내지 250℃에서 형성될 수 있다. 이에 따라, 상기 하부 박막(120)의 증착 시, 상기 하부의 피식각층(110)에 미치는 열적 영향을 줄일 수 있다. Referring to FIGS. 1 and 2B , a lower thin film 120 is deposited as a part of a hard mask film on the underlayer 110 ( S2 ). The lower thin film 120 is a material having an etch selectivity with the layer 110 to be etched, and for example, an amorphous carbon layer, a titanium oxide layer, or a spin on glass (SOG) may be used. The lower thin film 120 of the present embodiment may be formed at a process temperature of a low temperature band, for example, 100 to 250°C. Accordingly, when the lower thin film 120 is deposited, the thermal effect on the lower to-be-etched layer 110 can be reduced.

도 1 및 도 2c를 참조하면, 상기 하부 박막(120) 상부에 상기 하드 마스크막의 다른 일부로서, 상부 박막(130)을 증착한다(S3). 본 실시예의 상부 박막(130)은 상기 하부 박막(120)과 식각 선택비를 갖는 물질막, 예를 들어, 실리콘 산질화막(SiON)이 이용될 수 있다. 본 실시예의 상부 박막(130)은 상기 하부 박막(120)과 같이 저온 대역의 공정 온도, 예를 들어, 100 내지 250℃에서 증착될 수 있다. 도면에서, "HM"은 하드 마스크막을 지칭할 수 있다. 1 and 2C , an upper thin film 130 is deposited as another part of the hard mask film on the lower thin film 120 ( S3 ). As the upper thin film 130 of this embodiment, a material film having an etch selectivity to the lower thin film 120, for example, a silicon oxynitride film (SiON) may be used. The upper thin film 130 of the present embodiment may be deposited at a process temperature of a low temperature band, for example, 100 to 250° C. like the lower thin film 120 . In the drawings, “HM” may refer to a hard mask film.

도 3은 본 발명의 실시예에 따른 상부 박막을 증착할 수 있는 기판 처리 장치를 개략적으로 보여주는 단면도이다. 3 is a cross-sectional view schematically illustrating a substrate processing apparatus capable of depositing an upper thin film according to an embodiment of the present invention.

도 3을 참조하면, 기판 처리 장치(150)는 챔버(200), 컨트롤러(201), 샤워헤드(230), 기판 지지부(240), 구동부(250), 플라즈마 전원 공급부(260), 매칭 네트워크(270) 및 히터 전원 공급부(290)를 포함할 수 있다.Referring to FIG. 3 , the substrate processing apparatus 150 includes a chamber 200 , a controller 201 , a showerhead 230 , a substrate support unit 240 , a driving unit 250 , a plasma power supply unit 260 , and a matching network ( 270 ) and a heater power supply 290 .

챔버(200)는 상부가 개방된 본체(210) 및 본체(210)의 상단 외주에 설치되는 탑 리드(220)를 포함할 수 있다. 탑 리드(220)의 내부 공간은 샤워 헤드(230)에 의해 폐쇄될 수 있다. 샤워 헤드(230)와 탑 리드(220) 사이에는 절연 링(r)이 설치되어, 챔버(200)와 샤워 헤드(230)를 전기적으로 절연시킬 수 있다. The chamber 200 may include a main body 210 having an open upper portion and a top lid 220 installed on an upper periphery of the main body 210 . The inner space of the top lid 220 may be closed by the shower head 230 . An insulating ring r may be installed between the shower head 230 and the top lid 220 to electrically insulate the chamber 200 from the shower head 230 .

챔버(200) 내부 공간에서 상기 상부 박막(130) 증착 공정이 이루어질 수 있다. 본체(210) 측면의 지정된 위치에 기판(W, 도 1 및 도 2a 내지 도 2e에서 도면 부호 100)이 반입 및 반출될 게이트(G)가 마련될 수 있다. The upper thin film 130 deposition process may be performed in the inner space of the chamber 200 . A gate G through which the substrate W (reference numeral 100 in FIGS. 1 and 2A to 2E ) is carried in and out may be provided at a designated position on the side surface of the main body 210 .

챔버(200) 내부를 진공화하기 위하여, 챔버(200) 하부에 위치된 배기구(212)에 펌프(213)가 연결될 수 있다. In order to vacuum the inside of the chamber 200 , a pump 213 may be connected to an exhaust port 212 located under the chamber 200 .

샤워 헤드(230)는 탑 리드(215) 내측에 기판 지지부(240)와 대향되도록 설치될 수 있다. 샤워 헤드(230)는 외부로부터 공급되는 다양한 소스 가스를 가스 공급 라인(L)을 통해 전달 받아 챔버(200) 내부로 분사할 수 있다. 본 실시예에서 샤워 헤드(230)는 플라즈마를 발생시키기 위한 제 1 전극으로 작용할 수 있다.The shower head 230 may be installed inside the top lid 215 to face the substrate support 240 . The shower head 230 may receive various source gases supplied from the outside through the gas supply line L and may spray it into the chamber 200 . In the present embodiment, the shower head 230 may act as a first electrode for generating plasma.

본 실시예의 샤워 헤드(230)의 가스 공급 라인(L)에, 소스 가스 공급부(240a) 및 반응 가스 공급부(240b)가 연결될 수 있다. 본 실시예에서, 상기 소스 가스 공급부(240a)는 예를 들어, SiH4 가스를 수용할 수 있고, 상기 반응 가스 공급부(240b)는 예를 들어, N2O 가스를 수용할 수 있다. A source gas supply unit 240a and a reaction gas supply unit 240b may be connected to the gas supply line L of the shower head 230 of the present embodiment. In this embodiment, the source gas supply unit 240a may contain, for example, SiH4 gas, and the reaction gas supply unit 240b may contain, for example, N2O gas.

도 3에서, 상기 소스 가스 공급부(240a) 및 반응 가스 공급부(240b)에 대해서만 도시하였지만, 상기 가스 공급 라인(L)에 퍼지(purge) 가스 공급부, 및/또는 불활성 가스 공급부가 추가적으로 연결될 수도 있다. 상기 소스 가스 공급부(240a)와 가스 공급 라인(L) 사이 및 상기 반응 가스 공급부(240b)와 상기 가스 공급 라인(L) 각각에 밸브(V1, V2)가 각각 설치되어, 소스 가스 및 반응 가스의 공급량이 조절될 수 있다. Although only the source gas supply unit 240a and the reaction gas supply unit 240b are illustrated in FIG. 3 , a purge gas supply unit and/or an inert gas supply unit may be additionally connected to the gas supply line L. Valves V1 and V2 are respectively installed between the source gas supply unit 240a and the gas supply line L and between the reactive gas supply unit 240b and the gas supply line L, respectively, so that the source gas and the reactive gas Supply can be adjusted.

기판 지지부(240)는 기판 안착부(서셉터, 242) 및 지지축(244)을 포함할 수 있다. 기판 안착부(242)는 상면에 적어도 하나의 기판(W)이 안착되도록 전체적으로 평판 형상을 가질 수 있다. 지지축(244)은 기판 안착부(242) 후면에 수직 결합되며, 챔버(200) 저부의 관통공을 통해 외부의 구동부(250)와 연결되어, 기판 안착부(242)를 승강 및/또는 회전시킬 수 있다. 본 실시예에서, 기판 안착부(242)는 플라즈마를 발생시키기 위한 제 2 전극으로 작용할 수 있다.The substrate support unit 240 may include a substrate receiving unit (susceptor, 242 ) and a support shaft 244 . The substrate seating part 242 may have a flat plate shape as a whole so that at least one substrate W is mounted on the upper surface. The support shaft 244 is vertically coupled to the rear surface of the substrate receiving unit 242 , and is connected to the external driving unit 250 through a through hole at the bottom of the chamber 200 to elevate and/or rotate the substrate receiving unit 242 . can do it In the present embodiment, the substrate receiving part 242 may act as a second electrode for generating plasma.

또한, 기판 안착부(242)의 내부에 히터(246)가 구비되어 상부에 안착된 기판(100)의 온도, 나아가 챔버(200) 내부의 온도를 조절할 수 있다. 히터 전원 공급부(290)는 상기 히터(246)와 연결되어, 전원을 제공할 수 있다. In addition, a heater 246 is provided inside the substrate seating part 242 to control the temperature of the substrate 100 seated thereon, and furthermore, the temperature inside the chamber 200 . The heater power supply unit 290 may be connected to the heater 246 to provide power.

컨트롤러(201)는 기판 처리 장치(150)의 전반적인 동작을 제어하도록 구성된다. 일 실시예에서 컨트롤러(201)는 기판 처리 장치(150)의 각 구성 요소(200~290, V1, V2)의 동작을 제어하며, 상기 상부 박막(130)을 증착하기 위한 제어 파라미터를 설정할 수 있다. 도시하지 않았지만, 컨트롤러(201)는 중앙처리장치, 메모리, 입출력 인터페이스 등을 포함할 수 있다.The controller 201 is configured to control the overall operation of the substrate processing apparatus 150 . In an embodiment, the controller 201 controls the operation of each of the components 200 to 290 , V1 , and V2 of the substrate processing apparatus 150 , and may set control parameters for depositing the upper thin film 130 . . Although not shown, the controller 201 may include a central processing unit, a memory, an input/output interface, and the like.

플라즈마 전원 공급부(260)는 제 1 전원 공급부(261) 및 제 2 전원 공급부(263)를 포함할 수 있다. 제 1 전원 공급부(261)는 중심 주파수 대역이 10MHz~40MHz, 예컨대, 13.56MHz 를 갖는 HF(High frequency) 전원을 플라즈마 전원 소스로 제공할 수 있다. 더불어, 상기 제 2 전원 공급부(263)는 중심 주파수 대역이 300kHz~500kHz, 예컨대, 370KHz를 갖는 LF(low frequency) 전원을 플라즈마 전원 소스로 제공할 수 있다. 컨트롤러(201)는 제어 파라미터에 따라 제 1 전원 공급부(261) 및/또는 제 2 전원 공급부(263)로부터 공급되는 전원 소스를 제어할 수 있다.The plasma power supply unit 260 may include a first power supply unit 261 and a second power supply unit 263 . The first power supply unit 261 may provide high frequency (HF) power having a center frequency band of 10 MHz to 40 MHz, for example, 13.56 MHz as a plasma power source. In addition, the second power supply unit 263 may provide LF (low frequency) power having a center frequency band of 300 kHz to 500 kHz, for example, 370 KHz as a plasma power source. The controller 201 may control a power source supplied from the first power supply unit 261 and/or the second power supply unit 263 according to the control parameter.

매칭 네트워크(270)는 제 1 전원 공급부(261)와 접속되는 제 1 매칭부(271) 및 제 2 전원 공급부(263)와 접속되는 제 2 매칭부(273)를 포함할 수 있다. 매칭 네트워크(270)의 제 1 및 제 2 매칭부(271, 273)는 각각 제 1 및 제 2 전원 공급부(261, 263)의 출력 임피던스와 챔버(200) 내의 부하 임피던스를 상호 매칭시켜 RF 전원이 챔버(200)로부터 반사됨에 따른 반사 손실을 제거하도록 구성될 수 있다.The matching network 270 may include a first matching unit 271 connected to the first power supply unit 261 and a second matching unit 273 connected to the second power supply unit 263 . The first and second matching units 271 and 273 of the matching network 270 match the output impedance of the first and second power supply units 261 and 263 with the load impedance in the chamber 200, respectively, so that the RF power is It may be configured to eliminate reflection loss as it is reflected from the chamber 200 .

도 1, 도 2c 및 도 3을 참조하면, 상부 박막(130)을 형성하는 단계(S3) 이전, 상기 챔버(200) 내부를 안정화시키는 단계를 더 수행할 수 있다. 상기 안정화 단계는 저온 대역의 공정 온도에서 상부 박막(130)을 증착시킬 수 있도록 분위기를 조성하는 단계일 수 있다. 상기 상부 박막(130)을 증착시키기 위하여, 상기 챔버(200) 내부는 예를 들어, 100 내지 250℃의 온도 및 1.5 내지 4.0 Torr의 압력을 유지할 수 있다. 1, 2C and 3 , before the step ( S3 ) of forming the upper thin film 130 , a step of stabilizing the inside of the chamber 200 may be further performed. The stabilization step may be a step of creating an atmosphere so that the upper thin film 130 can be deposited at a process temperature of a low temperature band. In order to deposit the upper thin film 130 , the inside of the chamber 200 may maintain a temperature of 100 to 250° C. and a pressure of 1.5 to 4.0 Torr.

또한, 본 실시예의 상부 박막(130)이 저온에서 증착됨으로 인해 발생될 수 있는 특성 변화를 방지할 수 있도록, 상부 박막(130)은 듀얼 주파수, 즉, 고주파(HF) 및 저주파(LF) 하에서 증착될 수 있다. 일반적으로 저온에서 실리콘 질산화막 증착 시, 활성화 에너지가 감소되므로, 댕글링 본드가 증대될 수 있고, 식각 선택비를 결정하는 Si-N 결합이 감소될 수 있다. 하지만, 본 실시예에서는 상부 박막(130) 증착 시, 듀얼 주파수, 특히, 저주파 전원(LF)을 이용함으로써, 이온 에너지 및 이온 밤바드먼트(bombardment)를 증대시키게 되어, 상기 댕글링 본드를 제거할 수 있을 뿐만 아니라, 불안정한 결합 발생을 방지하여, Si-N 결합을 증대시킬 수 있다. 결과적으로, 댕글링 본드의 감소 및 Si-N 결합기의 증대에 의해, 상부 박막(130)의 식각 선택비가 보상된다. In addition, the upper thin film 130 of this embodiment is deposited under a dual frequency, that is, high frequency (HF) and low frequency (LF) so as to prevent a characteristic change that may occur due to deposition at a low temperature. can be In general, when depositing a silicon nitride layer at a low temperature, since activation energy is reduced, dangling bonds may be increased, and Si-N bonds determining an etch selectivity may be decreased. However, in this embodiment, when the upper thin film 130 is deposited, by using a dual frequency, in particular, a low frequency power supply (LF), ion energy and ion bombardment are increased, so that the dangling bond can be removed. In addition, by preventing the generation of unstable bonds, it is possible to increase the Si-N bond. As a result, the etch selectivity of the upper thin film 130 is compensated by the reduction of dangling bonds and the increase of Si-N bonding groups.

도 1 및 도 2d를 참조하면, 상부 박막(130)을 어닐링(annealing) 처리한다(S4). 본 실시예의 어닐링은 상기 상부 박막(130)의 증착 온도 보다 고온, 예를 들어, 상기 어닐링은 200 내지 400℃의 온도에서 진행될 수 있다. 또한, 상기 어닐링 단계시, 상기 챔버(200) 내부에 불활성 가스를 공급할 수 있다. 상기 어닐링 단계는 플라즈마가 제공되지 않는다. 이와 같은 어닐링 단계에 의해, 상기 상부 박막(130)내의 수소기(H)가 배출됨으로써, 상부 박막(130)내의 Si-N 결합을 증대시킬 수 있고, 스트레스 특성을 개선시킬 수 있다. Referring to FIGS. 1 and 2D , the upper thin film 130 is annealed ( S4 ). The annealing in this embodiment may be performed at a higher temperature than the deposition temperature of the upper thin film 130 , for example, the annealing may be performed at a temperature of 200 to 400°C. In addition, during the annealing step, an inert gas may be supplied into the chamber 200 . In the annealing step, no plasma is provided. By such an annealing step, hydrogen groups (H) in the upper thin film 130 are discharged, thereby increasing Si-N bonding in the upper thin film 130 and improving the stress characteristics.

이에 대해 보다 구체적으로 설명하면, 저온에서 증착되는 하드 마스크(HM)의 하부 박막(120)은 상기 온도 특성으로 인해 압축 스트레스(compressive stress)를 가질 수 있다. 하드 마스크(HM) 전체의 스트레스 특성 및 박막간 접착 특성을 고려할 때, 상기 상부 박막(130)은 인장 스트레스(tensile stress)를 갖도록 형성되어야 한다. 하지만, 상부 박막(130) 역시 저온에서 증착되기 때문에, 수소 이온이 제대로 분해되지 않고 막 내부에 잔류하기 쉬워 압축 스트레스성으로 형성될 수 있다. In more detail, the lower thin film 120 of the hard mask HM deposited at a low temperature may have compressive stress due to the temperature characteristic. Considering the stress characteristics of the entire hard mask HM and the adhesion characteristics between the thin films, the upper thin film 130 should be formed to have tensile stress. However, since the upper thin film 130 is also deposited at a low temperature, hydrogen ions are not properly decomposed and easily remain inside the film, so that the upper thin film 130 can be formed with compressive stress properties.

본 실시예에서는 상기 상부 박막(130)의 증착 온도 이상, 예를 들어, 후속의 고온 공정의 온도 수준인 200 내지 400℃에서 어닐링 공정을 수행하므로써, 상부 박막(130) 내의 수소 성분 및 불완전한 결합을 제거할 수 있다. 이에 따라, 상부 박막(130)은 인장 스트레스 성향으로 변형되어, 하부 박막(120)과의 스트레스 및 접착 특성을 보상할 수 있다. 또한, 상부 박막(130)내의 불안정한 결합인 Si-H의 결합을 Si-N으로 보상하므로써, 식각 선택비 또한 개선할 수 있다. 아울러, 상부 박막(130)의 증착 온도 이상의 온도에서 어닐링 공정을 사전 수행하므로써, 후속의 고온 공정을 진행하더라도, 고온으로 인한 특성 변화를 방지할 수 있다. In this embodiment, by performing an annealing process at a temperature higher than the deposition temperature of the upper thin film 130, for example, 200 to 400 ° C., which is the temperature level of the subsequent high-temperature process, the hydrogen component and incomplete bonding in the upper thin film 130 are eliminated. can be removed Accordingly, the upper thin film 130 may be deformed in a tensile stress tendency, thereby compensating for stress and adhesive properties with the lower thin film 120 . In addition, by compensating the Si-H bond, which is an unstable bond in the upper thin film 130, with Si-N, the etch selectivity can also be improved. In addition, by performing the annealing process in advance at a temperature equal to or higher than the deposition temperature of the upper thin film 130 , it is possible to prevent a characteristic change due to the high temperature even when a subsequent high-temperature process is performed.

도 1 및 도 2e를 참조하면, 상기 어닐링 공정 이후에, 상기 상부 박막(130)을 포스트 플라즈마 처리한다(S5). 포스트 플라즈마 처리(S5)는 상기 어닐링 단계(S4) 및 상부 박막 증착 단계(S3)와 인 시튜(in-situ)로 진행될 수 있다. 다른 일예로서, 상기 상부 박막 증착 단계(S3)와 상기 어닐링 단계(S4)는 엑스 시튜(ex-situ)로 진행되고, 상기 어닐링 단계(S4) 및 포스트 플라즈마 처리(S5)만이 인 시튜로 진행될 수 있다. 또 다른 일예로서, 상기 상부 박막 증착 단계(S3) 및 어닐링 단계(S4)는 인시튜로 진행되고, 상기 포스트 플라즈마 처리(S5)는 엑스 시튜로 진행될 수도 있다. 1 and 2E, after the annealing process, the upper thin film 130 is post-plasma-treated (S5). The post plasma treatment (S5) may be performed in-situ with the annealing step (S4) and the upper thin film deposition step (S3). As another example, the upper thin film deposition step S3 and the annealing step S4 may be performed ex-situ, and only the annealing step S4 and the post plasma treatment S5 may be performed in situ. have. As another example, the upper thin film deposition step ( S3 ) and the annealing step ( S4 ) may be performed in-situ, and the post-plasma treatment ( S5 ) may be performed ex-situ.

포스트 플라즈마 처리(S5)는 상기 어닐링 공정과 마찬가지로, 200 내지 400℃의 온도에서 진행될 수 있다. 상기 포스트 플라즈마 처리(S5)는 듀얼 주파수 하에서 진행될 수 있으며, 반응 가스, 예를 들어, N2O 가스 분위기에서 진행될 수 있다. 상기 포스트 플라즈마 처리(S5)에 의해, 상기 상부 박막(130)의 표면은 산화막(130a)으로 개질될 수 있다. 이에 따라, 식각 선택비가 한층 더 개선될 수 있다. The post plasma treatment (S5) may be performed at a temperature of 200 to 400°C, similar to the annealing process. The post plasma treatment ( S5 ) may be performed under a dual frequency, and may be performed in a reaction gas, for example, an N 2 O gas atmosphere. By the post plasma treatment (S5), the surface of the upper thin film 130 may be modified into the oxide film 130a. Accordingly, the etching selectivity may be further improved.

그후, 도면에 도시되지는 않았지만, 공정 챔버(200) 내부를 퍼지하여, 반응되지 않은 성분들 및 챔버(200)내의 불순물들을 제거한다. Thereafter, although not shown in the drawings, the inside of the process chamber 200 is purged to remove unreacted components and impurities in the chamber 200 .

이에 본 실시예에서는 상기 상부 박막(130)을 상기 하부 박막(120)과 같이, 하지층(120)의 물질 특성에 영향을 미치지 않는 저온 대역의 공정 온도, 예를 들어, 100 내지 250℃에서 증착한다. Accordingly, in this embodiment, the upper thin film 130 is deposited at a process temperature of a low temperature band that does not affect the material properties of the underlying layer 120 , for example, 100 to 250° C., like the lower thin film 120 . do.

다음의 표는 온도 및 어닐링 여부에 따른 상부 박막의 특성을 보여주는 표이다. The following table is a table showing the characteristics of the upper thin film according to temperature and whether or not annealing.

400℃ 증착400℃ deposition 160℃ 증착160℃ deposition 160℃ 증착 및 280℃어닐링160℃ deposition and 280℃ annealing 스트레스stress 200~250 MPa200~250 MPa -130MPa-130MPa -65MPa-65MPa 식각비(etch ratio)etch ratio 26.726.7 2828 26.626.6 굴절율 변화(△RI)Refractive index change (ΔRI) <0.2%<0.2% ~1%~1% <0.2%<0.2% 스트레스 변화stress change <1%<1% ~55%~55% <1%<1%

상기 표와 같이, 상부 박막(130)을 저온에서 증착하고, 증착 온도 보다 상대적으로 고온인 상태에서 어닐링 공정을 수행하는 경우, 상부 박막(130)의 막질 스트레스는 저온에서 증착되고 어닐링을 수행하지 않은 경우보다, 스트레스가 증대되어 인장성 경향을 나타냄을 알 수 있다. 또한, 상부 박막(130)을 저온에서 증착하고, 증착 온도 보다 상대적으로 고온인 상태에서 어닐링 공정을 수행하는 경우, 식각 선택비 및 막질 안정성을 나타내는 변수인 굴절율 변화 및 스트레스 변화가 고온에서 증착되는 상부 박막(130)의 특성과 유사함이 확인되었다.상기 결과로부터, 저온에서 상부 박막이 증착되더라도, 상기 증착 온도보다 상대적으로 고온인 상태에서 어닐링을 수행하는 경우, 막질 스트레스 특성 및 안정화 특성이 보상됨을 확인할 수 있다. As shown in the table above, when the upper thin film 130 is deposited at a low temperature and an annealing process is performed at a relatively higher temperature than the deposition temperature, the film quality stress of the upper thin film 130 is deposited at a low temperature and annealing is not performed. It can be seen that the stress is increased, indicating a tensile tendency. In addition, when the upper thin film 130 is deposited at a low temperature and an annealing process is performed at a relatively higher temperature than the deposition temperature, the refractive index change and stress change, which are variables indicating the etch selectivity and film quality stability, are It was confirmed from the above results that even when the upper thin film is deposited at a low temperature, when annealing is performed at a relatively high temperature than the deposition temperature, the film quality stress characteristics and stabilization characteristics are compensated. can be checked

본 발명의 실시예에 따르면, 하부 박막 및 상부 박막으로 구성되는 하드 마스크막을 저온 대역의 공정 온도에서 증착 시, 저온 증착으로 인한 스트레스 특성 변형 및 후속의 고온 공정(예를 들어, 하드 마스크 수정을 위한 에슁 공정 등)으로 인한 하드 마스크 물성의 변화를 줄이기 위하여, 상부 박막 증착 단계 이후에, 상부 박막의 증착 온도 이상에서 어닐링 단계를 수행한다. 어닐링 단계에 의해, 상부 박막내의 수소 이온을 제거하여, 상부 박막의 스트레스 특성을 보상함과 동시에 댕글링 본드 및 불완전한 결합기를 제거하므로써, 상하부 박막의 접착 특성, 안정성 및 식각 선택비를 개선할 수 있다. 이에 따라, 후속의 열공정이 진행되더라도, 하드 마스크의 변형을 최소화할 수 있다. According to an embodiment of the present invention, when a hard mask film composed of a lower thin film and an upper thin film is deposited at a process temperature of a low temperature band, stress characteristic deformation due to low temperature deposition and a subsequent high temperature process (eg, for hard mask modification) In order to reduce the change in physical properties of the hard mask due to an ashing process, etc.), after the upper thin film deposition step, an annealing step is performed at a temperature higher than the deposition temperature of the upper thin film. By the annealing step, hydrogen ions in the upper thin film are removed, thereby compensating for the stress characteristics of the upper thin film and at the same time removing dangling bonds and incomplete bonding groups, thereby improving the adhesion properties, stability and etch selectivity of the upper and lower thin films. . Accordingly, even when a subsequent thermal process is performed, deformation of the hard mask can be minimized.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.Although the present invention has been described in detail with reference to a preferred embodiment, the present invention is not limited to the above embodiment, and various modifications are possible by those skilled in the art within the scope of the technical spirit of the present invention. do.

100: 반도체 기판 110 : 하지층
120 : 하부 박막 130 : 상부 박막100: semiconductor substrate 110: underlayer
120: lower thin film 130: upper thin film

Claims (10)

내부에 처리 공간을 한정하는 챔버, 상기 챔버의 하부 영역에 위치하며 기판이 안착되는 기판 지지대, 상기 챔버의 상부 영역에 위치되며 상기 기판으로 소스 가스 및 반응 가스를 제공하는 가스 공급부 및 상기 챔버에 고주파 및 저주파 전원을 공급하는 전원 공급부를 포함하는 챔버를 구비하는 기판 처리 장치를 이용한 박막 증착 방법으로서,
제 1 공정 온도에서 증착된 하부 박막을 포함하는 상기 기판을 상기 기판 지지대 상에 안착시키는 단계;
상기 하부 박막 상부에, 상기 제 1 공정 온도에서 플라즈마 분위기로 상부 박막을 증착하는 단계;
상기 상부 박막을 상기 제 1 공정 온도 보다 높은 제 2 공정 온도에서 어닐링하는 단계; 및
상기 어닐링된 상부 박막을 상기 제 2 공정 온도에서 포스트 플라즈마 처리하여, 상기 상부 박막의 표면을 개질하는 단계를 포함하는 박막 증착 방법. A chamber defining a processing space therein; And as a thin film deposition method using a substrate processing apparatus having a chamber including a power supply for supplying low-frequency power,
placing the substrate including the lower thin film deposited at a first process temperature on the substrate support;
depositing an upper thin film on the lower thin film in a plasma atmosphere at the first process temperature;
annealing the upper thin film at a second process temperature higher than the first process temperature; and
and subjecting the annealed upper thin film to post plasma treatment at the second process temperature to modify a surface of the upper thin film. 제 1 항에 있어서,
상기 제 1 공정 온도는 100 내지 250℃인 박막 증착 방법. The method of claim 1,
The first process temperature is a thin film deposition method of 100 to 250 ℃. 제 2 항에 있어서,
상기 제 2 공정 온도는 200 내지 400℃인 박막 증착 방법.3. The method of claim 2,
The second process temperature is 200 to 400 ℃ thin film deposition method. 제 1 항에 있어서,
상기 상부 박막을 증착하는 단계 및 상기 포스트 플라즈마 처리 단계 중 적어도 하나는, 상기 공정 챔버 내부에 고주파 및 저주파를 인가하여 플라즈마를 발생시킨 상태로 진행하는 박막 증착 방법. The method of claim 1,
At least one of the step of depositing the upper thin film and the post plasma treatment step is a thin film deposition method in which a plasma is generated by applying a high frequency and a low frequency to the inside of the process chamber. 제 4 항에 있어서,
상기 전원 공급부는,
상기 고주파는 중심 주파수 대역이 10MHz~40MHz를 갖는 HF(High frequency)이고,
상기 저주파는 상기 중심 주파수 대역이 300kHz~500kHz를 갖는 LF(low frequency)인 것을 특징으로 하는 박막 증착 방법. 5. The method of claim 4,
The power supply unit,
The high frequency is HF (High frequency) having a center frequency band of 10 MHz to 40 MHz,
The low frequency is a thin film deposition method, characterized in that the center frequency band is LF (low frequency) having a 300 kHz ~ 500 kHz. 제 1 항에 있어서,
상기 어닐링하는 단계는 불활성 가스 분위기에서 진행하는 것을 특징으로 하는 박막 증착 방법.The method of claim 1,
The annealing is a thin film deposition method, characterized in that performed in an inert gas atmosphere. 제 1 항에 있어서,
상기 포스트 플라즈마 처리는 상기 반응 가스 분위기에서 진행하는 것을 특징으로 하는 박막 증착 방법. The method of claim 1,
The post plasma treatment is a thin film deposition method, characterized in that it proceeds in the reaction gas atmosphere. 제 7 항에 있어서,
상기 반응 가스는 N2O 가스를 포함하는 박막 증착 방법. 8. The method of claim 7,
The reaction gas is a thin film deposition method comprising an N 2 O gas. 제 1 항에 있어서,
상기 하부 박막은 실리콘 및 탄소를 포함하는 물질막을 포함하고,
상기 상부 박막은 실리콘 산질화막을 포함하는 박막 증착 방법. The method of claim 1,
The lower thin film includes a material film containing silicon and carbon,
The upper thin film is a thin film deposition method comprising a silicon oxynitride film. 반도체 기판 상부에 하지층을 형성하는 단계;
상기 하지층 상부에 상기 하지층과 식각 선택비를 갖는 하부 박막을 제 1 공정 온도에서 증착하는 단계;
상기 하부 박막 상부에 상기 하부 박막과 식각 선택비를 갖는 상부 박막을 상기 제 1 공정 온도에서 증착하는 단계;
상기 상부 박막을 상기 제 1 공정 온도 보다 높은 제 2 공정 온도에서 어닐링하는 단계;
상기 상부 박막을 상기 제 2 공정 온도에서 포스트 플라즈마 처리하여, 상부 표면이 개질된 하드 마스크를 형성하는 단계; 및
상기 하드 마스크를 이용하여 상기 하지층을 패터닝하는 단계를 포함하며,
상기 하부 박막은 실리콘 및 탄소를 포함하는 물질막을 포함하고,
상기 상부 박막은 실리콘 산질화막을 포함하는 청구항 1 항 내지 청구항 8항의 박막 증착 방법을 이용한 반도체 소자의 제조 방법. forming an underlayer on the semiconductor substrate;
depositing a lower thin film having an etch selectivity to the underlayer on the underlayer at a first process temperature;
depositing an upper thin film having an etch selectivity to the lower thin film on the lower thin film at the first process temperature;
annealing the upper thin film at a second process temperature higher than the first process temperature;
post-plasma-treating the upper thin film at the second process temperature to form a hard mask with a modified upper surface; and
patterning the underlayer using the hard mask,
The lower thin film includes a material film containing silicon and carbon,
The method of manufacturing a semiconductor device using the thin film deposition method of claims 1 to 8, wherein the upper thin film includes a silicon oxynitride film.
KR1020200097008A 2020-08-03 2020-08-03 Method of Depositing Thin Film and Method of Manufacturing Semiconductor device Using The Same KR20220017055A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020200097008A KR20220017055A (en) 2020-08-03 2020-08-03 Method of Depositing Thin Film and Method of Manufacturing Semiconductor device Using The Same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200097008A KR20220017055A (en) 2020-08-03 2020-08-03 Method of Depositing Thin Film and Method of Manufacturing Semiconductor device Using The Same

Publications (1)

Publication Number Publication Date
KR20220017055A true KR20220017055A (en) 2022-02-11

Family

ID=80266347

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200097008A KR20220017055A (en) 2020-08-03 2020-08-03 Method of Depositing Thin Film and Method of Manufacturing Semiconductor device Using The Same

Country Status (1)

Country Link
KR (1) KR20220017055A (en)

Similar Documents

Publication Publication Date Title
KR102329531B1 (en) Plasma treatment method and plasma treatment device
US20230220551A1 (en) Pulsed plasma (dc/rf) deposition of high quality c films for patterning
KR101772701B1 (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium
KR101894613B1 (en) Plasma etching method
JP2007165883A (en) Method for forming organic silicon oxide film and multilayer resist structure
KR20170128572A (en) Pulsed nitride encapsulation
US10950444B2 (en) Metal hard mask layers for processing of microelectronic workpieces
KR20200000377A (en) Method for area-selective etching of silicon nitride layers for the manufacture of microelectronic workpieces
US11967503B2 (en) Method of depositing thin film and method of manufacturing semiconductor device using the same
KR20220017055A (en) Method of Depositing Thin Film and Method of Manufacturing Semiconductor device Using The Same
JP2021504939A (en) Reduction of dry etching rate of silicon nitride film
KR102426960B1 (en) Method for forming silicon oxide film using plasmas
KR102493935B1 (en) Method of Fabricating Amorphous Silicon film
JP7346218B2 (en) Etching processing method and substrate processing equipment
KR20040096380A (en) Method for cleaning of chamber for depositing metal oxide and apparatus for depositing to performing the same
KR20220036390A (en) Method of Depositing Thin Film and Method of Manufacturing Semiconductor device Using The Same
KR102125474B1 (en) Method for Deposition of Thin Film
KR102515391B1 (en) Method of Manufacturing Hard Mask Structure
KR20210075266A (en) Method for Deposition of Thin Film
KR20230087681A (en) Thin film deposition apparatus and thin film deposition method using the same
KR102179281B1 (en) Apparatus For Depositing Thin Film, System Having The Same And Method of Depositing The Thin Film
US11688609B2 (en) Etching method and plasma processing apparatus
TWI819398B (en) Tensile nitride deposition systems and methods
KR20230094745A (en) Method of processing substrate
KR20220027317A (en) Appratus and method for processing substrate