KR20220014396A - 회로 기판 및 그것을 포함하는 표시 장치 - Google Patents

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KR20220014396A
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floating
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이효철
김지원
왕인수
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삼성디스플레이 주식회사
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Abstract

표시 장치의 회로 기판은 신호를 전송하는 신호 라인, 평면상에서 상기 신호 라인과 중첩하는 제1 플로팅층, 평면상에서 상기 제1 플로팅층과 이격하여 배치되는 제1 도전층, 상기 신호 라인과 상기 제1 플로팅층 및 상기 제1 도전층을 절연시키는 베이스층 및 상기 제1 플로팅층과 전기적으로 연결된 제1 단자 및 상기 제1 도전층과 전기적으로 연결된 제2 단자를 포함하는 제1 커패시터를 포함한다.

Description

회로 기판 및 그것을 포함하는 표시 장치{CIRCUIT BOARD AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치에 관한 것으로, 좀 더 구체적으로는 회로 기판을 포함하는 표시 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿, 컴퓨터, 내비게이션, 게임기 등과 같은 멀티미디어 전자 장치들은 영상을 표시하기 위한 표시 장치를 구비한다. 표시 장치는 표시 패널 및 표시 패널의 일측에 연결되어 표시 패널을 구동하기 위한 구동 집적 회로(IC, Integrated Circuit)를 포함한다. 구동 집적 회로는 구동 신호들을 생성하여 표시 패널들에 제공한다.
구동 집적 회로는 회로 기판, 예를 들면, 인쇄 회로 기판(PCB, Flexible Printed Circuit Board) 및 연성 인쇄 회로 기판(FPCB, Flexible Printed Circuit Board) 상에 실장될 수 있다. 회로 기판의 일측은 표시 패널의 일측에 연결되고, 타측은 메인 프로세서와 연결될 수 있다. 구동 집적 회로는 회로 기판을 통해 구동 전압 및 제어 신호들을 메인 프로세서로부터 수신할 수 있다.
회로 기판은 메인 프로세서로부터 수신된 제어 신호들을 구동 집적 회로로 제공하기 위한 신호 라인들을 포함할 수 있다. 회로 기판에 배치되는 신호 라인들의 신호 전달 특성은 표시 장치의 표시 품질에 영향을 줄 수 있다.
본 발명의 목적은 신호 전달 특성을 향상시킬 수 있는 회로 기판 및 그것을 포함하는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 회로 기판은 신호를 전송하는 신호 라인, 평면상에서 상기 신호 라인과 중첩하는 제1 플로팅층, 평면상에서 상기 제1 플로팅층과 이격하여 배치되는 제1 도전층, 상기 신호 라인과 상기 제1 플로팅층 및 상기 제1 도전층을 절연시키는 베이스층 및 상기 제1 플로팅층과 전기적으로 연결된 제1 단자 및 상기 제1 도전층과 전기적으로 연결된 제2 단자를 포함하는 제1 커패시터를 포함한다.
일 실시예에 있어서, 상기 제1 플로팅층은 상기 신호 라인의 전체와 중첩하도록 다각형 형상을 가질 수 있다.
일 실시예에 있어서, 상기 제1 도전층은 접지 전압을 수신할 수 있다.
일 실시예에 있어서, 상기 제1 커패시터의 상기 제1 단자는 상기 제1 플로팅층과 직접 접속되고, 상기2 단자는 상기 제2 도전층과 직접 접속될 수 있다.
일 실시예에 있어서, 상기 제1 플로팅층 및 상기 제1 도전층은 상기 베이스층의 제1 면 상에서 동일 물질로 형성될 수 있다.
일 실시예에 있어서, 상기 회로 기판은 평면상에서 상기 신호 라인과 중첩하는 제2 플로팅층, 평면상에서 상기 제2 플로팅층과 이격하여 배치되는 제2 도전층 및 상기 제2 플로팅층과 전기적으로 연결된 제1 단자 및 상기 제2 도전층과 전기적으로 연결된 제2 단자를 포함하는 제2 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2 플로팅층 및 상기 제2 도전층은 상기 베이스층의 제2 면 상에서 동일 물질로 형성되고, 상기 베이스층은 상기 신호 라인과 상기 제2 플로팅층 및 상기 제2 도전층을 절연시킬 수 있다.
일 실시예에 있어서, 상기 제1 커패시터의 커패시턴스는 상기 신호 라인과 상기 제1 플로팅층 사이의 기생 커패시턴스를 고려하여 결정될 수 있다.
본 발명의 일 실시예 따른 표시 장치는 영상을 표시하고, 제1 패드를 포함하는 표시 패널 및 상기 표시 패널의 상기 제1 패드에 접속하는 제2 패드를 포함하는 회로 기판을 포함한다. 상기 회로 기판은 신호를 전송하는 신호 라인, 평면상에서 상기 신호 라인과 중첩하는 제1 플로팅층, 평면상에서 상기 제1 플로팅층과 이격하여 배치되는 제1 도전층, 상기 신호 라인과 상기 제1 플로팅층 및 상기 제1 도전층을 절연시키는 베이스층 및 상기 제1 플로팅층과 전기적으로 연결된 제1 단자 및 상기 제1 도전층과 전기적으로 연결된 제2 단자를 포함하는 제1 커패시터를 포함할 수 있다.
일 실시예에 있어서, 상기 회로 기판은 상기 제2 패드와 전기적으로 연결되는 구동 회로를 더 포함할 수 있다.
일 실시예에 있어서, 상기 회로 기판은 커넥터를 더 포함하고, 상기 신호 라인은 상기 구동 회로와 상기 커넥터를 전기적으로 연결할 수 있다.
일 실시예에 있어서, 상기 제1 플로팅층은 상기 신호 라인의 전체와 중첩하도록 다각형 형상을 가질 수 있다.
일 실시예에 있어서, 상기 제1 도전층은 접지 전압을 수신할 수 있다.
일 실시예에 있어서, 상기 제1 커패시터의 상기 제1 단자는 상기 제1 플로팅층과 직접 접속되고, 상기2 단자는 상기 제2 도전층과 직접 접속될 수 있다.
일 실시예에 있어서, 상기 제1 플로팅층 및 상기 제1 도전층은 상기 베이스층의 제1 면 상에서 동일 물질로 형성될 수 있다.
일 실시예에 있어서, 평면상에서 상기 신호 라인과 중첩하는 제2 플로팅층, 평면상에서 상기 제2 플로팅층과 이격하여 배치되는 제2 도전층 및 상기 제2 플로팅층과 전기적으로 연결된 제1 단자 및 상기 제2 도전층과 전기적으로 연결된 제2 단자를 포함하는 제2 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2 플로팅층 및 상기 제2 도전층은 상기 베이스층의 제2 면 상에서 동일 물질로 형성되고, 상기 베이스층은 상기 신호 라인과 상기 제2 플로팅층 및 상기 제2 도전층을 절연시킬 수 있다.
일 실시예에 있어서, 상기 제1 커패시터의 커패시턴스는 상기 신호 라인과 상기 제1 플로팅층 사이의 기생 커패시턴스를 고려하여 결정되는 표시 장치.
일 실시예에 있어서, 상기 회로 기판은 연성 회로 기판을 포함할 수 있다.
일 실시예에 있어서, 상기 베이스층은 폴리이미드를 포함할 수 있다.
이와 같은 구성을 갖는 회로 기판은 신호 라인들의 길이가 길어지더라도 신호 전달 특성의 저하를 방지할 수 있다. 따라서 표시 장치의 표시 품질이 저하되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 표시 패널과 연결 기판의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널과 연결 기판의 연결을 예시적으로 보여주는 단면도이다.
도 5는 도 3의 I-I'에 따른 단면도이다.
도 6은 도 3의 I-I'에 따른 단면도의 다른 예이다.
도 7a는 도 6의 제1 신호 라인과 상부 도전층 사이의 커패시턴스를 기호화한 도면이다.
도 7b는 도 6의 제2 신호 라인과 상부 도전층 사이의 커패시턴스를 기호화한 도면이다.
도 8은 도 3의 I-I'에 따른 단면도의 다른 예이다.
도 9는 도 8의 제1 신호 라인과 하부 도전층 사이의 커패시턴스를 기호화한 도면이다.
도 10은 회로 기판의 상부 플로팅층과 상부 도전층을 예시적으로 보여주는 평면도이다.
도 11 및 도 12는 신호 라인들을 통해 전송되는 신호 주파수에 따른 삽입 손실을 예시적으로 보여주는 도면들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 표시 장치(DD)는 액정 표시 장치, 전계 방출 표시 장치, 플라즈마 표시 장치, 또는 유기 발광 표시 장치일 수 있다. 다만, 이는 예시적으로 나열한 것으로 표시 장치(DD)가 상기 나열한 표시 장치의 종류에 한정되는 것은 아니다.
도 1에서 표시 장치(DD)의 일 예로 평판 표시 장치를 도시하였다. 그러나, 이에 제한되는 것은 아니고, 표시 장치(DD)는 폴더블 표시 장치 또는 롤러블 표시 장치일 수 있고, 특별히 제한되지 않는다. 표시 장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자 장치를 비롯하여, 휴대 전화, 태블릿, 자동차 네비게이션, 게임기, 스마트 워치 등과 같은 중소형 전자 장치 등에 사용될 수 있다.
표시 장치(DD)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(IS)에서 제3 방향(DR3)을 향해 영상을 표시할 수 있다. 표시 장치(DD)의 표시면(IS)은 하나 이상의 영역들을 포함할 수 있다. 영상이 표시되는 표시면(IS)은 표시 장치(DD)의 전면(front surface)과 대응될 수 있다. 표시 장치(DD)는 이미지(IM)가 표시되는 표시 영역(DA) 및 표시 영역(DA)에 인접한 비표시 영역(NDA)을 포함한다. 비표시 영역(NDA)은 이미지가 표시되지 않는 영역이다. 비표시 영역(NDA)은 베젤 영역으로 불리울 수 있다.
일 예로써, 표시 영역(DA)은 사각 형상일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 형상은 상대적으로 디자인될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 2a 및 도 2b를 참조하면, 표시 장치(DD)는 윈도우 부재(WM), 반사 방지 유닛(ARU), 표시 패널(DP), 회로 기판(FCB), 지지 부재(SPP) 및 하부 케이스(BC)를 포함한다.
윈도우 부재(WM)는 표시 장치(DD)의 전면을 제공한다. 윈도우 부재(WM)는 유리 기판, 사파이어 기판, 플라스틱 기판 등을 포함할 수 있다. 또한 윈도우 부재(WM)는 지문 방지층, 반사 방지층, 및 하드 코팅층 등의 기능성 코팅층을 포함할 수 있다. 예시적인 실시예에서, 도 1에는 표시 영역(DA) 내에서 플랫한 형태의 윈도우 부재(WM)를 도시하였으나, 윈도우 부재(WM)의 형태는 변형될 수 있다. 윈도우 부재(WM)의 제1 방향(DR1)에서 마주하는 에지들은 곡면을 제공할 수도 있다.
이미지가 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면, 또는 제1 면)과 배면(또는 하면, 또는 제2 면)이 정의된다. 그러나, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
표시 패널(DP)은 윈도우 부재(WM)의 배면 상에 배치되어 이미지를 생성한다. 또한, 표시 패널(DP)은 사용자의 터치 입력을 감지할 수도 있다. 본 실시예에서 플랫한 표시면을 제공하는 표시 패널(DP)을 예시적으로 도시하였으나, 표시 패널(DP)의 형상은 변형될 수 있다. 표시 패널(DP)의 제1 방향(DR1)에서 마주하는 엣지들은 중심부분들로부터 밴딩(bending)되어 곡면을 제공할 수도 있다.
표시 패널(DP)은 영상을 디스플레이하는 패널로서, LCD 패널(Liquid Crystal Display Panel), 전기영동 표시 패널(Electrophoretic Display Panel), 유기 발광 패널(Organic Light Emitting Diode Panel), LED 패널(Light Emitting Diode Panel), 무기 EL 패널(Electro Luminescent Display Panel), FED 패널(Field Emission Display Panel), SED 패널(Surface-conduction Electron-emitter Display Panel), PDP(Plasma Display Panel), CRT(Cathode Ray Tube), 초소형 발광 소자 표시 패널, 마이크로 LED 표시 패널, 양자점 패널 중 하나일 수 있다. 이하에서는, 본 발명의 일 실시예에 따른 표시 장치로서, 유기 발광 표시 장치를 예로 하여 설명하며, 표시 패널(DP) 또한 유기 발광 패널로서 설명하지만, 본 발명의 표시 장치(DD) 및 표시 패널(DP)은 이에 제한되지 않으며, 다양한 방식의 표시 장치 및 표시 패널이 사용될 수 있다.
표시 패널(DP)은 제1 비벤딩부(NBA1), 제2 비벤딩부(NBA2), 및 벤딩부(BA)를 포함할 수 있다. 제1 비벤딩부(NBA1)는 표시 패널(DP)의 표시 영역(DA, 도 4 참조) 및 비표시 영역(NDA, 도 4a)의 일부에 대응할 수 있다. 제2 비벤딩부(NBA2) 및 벤딩부(BA)는 표시 패널(DP)의 비표시 영역(NDA, 도 4 참조)에 대응할 수 있다.
표시 패널(DP)의 벤딩부(BA)는 제1 비벤딩부(NBA1)와 제2 비벤딩부(NBA2) 사이에 배치될 수 있다. 제1 비벤딩부(NBA1), 벤딩부(BA), 및 제2 비벤딩부(NBA2)는 제2 방향(DR2)으로 순차적으로 배치될 수 있다. 벤딩부(BA) 및 제2 비벤딩부(NBA2)의 제1 방향(DR1)의 최대 폭은 제1 비벤딩부(NBA1)의 최대폭보다 작을 수 있다.
도 2a는 표시 패널(DP)이 펼쳐진 상태를 예시적으로 보여주며, 도 2b는 표시 패널(DP)의 벤딩부(BA)가 벤딩된 상태를 예시적으로 보여준다. 표시 패널(DP)의 제1 비벤딩부(NBA1)와 지지 부재(SPP)가 결합된 상태에서 표시 패널(DP)의 벤딩부(BA)가 벤딩될 수 있다. 표시 패널(DP)이 벤딩된 상태에서, 표시 패널(DP)의 제2 비벤딩부(NBA2)와 표시 패널(DP)의 제1 비벤딩부(NBA1)가 중첩할 수 있다. 벤딩부(BA)는 제1 방향(DR1)과 나란한 벤딩축(BX)을 따라 벤딩될 수 있다. 표시 패널(DP)은 벤딩된 상태로 수납 부재(BC)에 수용될 수 있다.
윈도우 부재(WM)와 표시 패널(DP) 사이에 반사 방지 유닛(ARU)이 배치된다. 반사 방지 유닛(ARU)은 편광 필름 및/또는 위상 지연 필름을 포함할 수 있다. 반사 방지 유닛(ARU)의 동작 원리에 따라 위상 지연 필름의 개수와 위상 지연 필름의 위상 지연 길이가 결정될 수 있다. 반사 방지 유닛(ARU)은 컬러 필터들을 포함할 수도 있다.
회로 기판(FCB)은 인쇄 회로 기판(Flexible Printed Circuit Board) 또는 연성 인쇄 회로 기판(Flexible Printed Circuit Board)일 수 있다. 회로 기판(FCB)의 일단은 표시 패널(DP)의 일 영역에 배치된 패드들 상에 본딩되어, 표시 패널(DP)과 전기적으로 연결될 수 있다.
회로 기판(FCB)은 구동 회로(DIC)를 포함할 수 있다. 일 실시예에 따르면, 구동 회로(DIC)는 집적 회로(IC)로 구현되어서 칩 온 필름(Chip on Film: COF) 방식으로 회로 기판(FCB)에 실장될 수 있다. 별도로 도시하지 않았으나, 회로 기판(FCB)에는 하나 이상의 의 수동 소자와 능동 소자들이 더 실장될 수 있다. 도면에 도시되지 않았으나, 회로 기판(FCB)의 타단은 메인 프로세서가 구비된 메인 기판과 전기적으로 연결될 수 있는 커넥터(CNT)를 포함할 수 있다.
회로 기판(FCB)은 신호 라인들을 통해 메인 기판으로부터 수신된 신호를 집적 회로(IC)로 전달하고, 집적 회로(IC)로부터 출력되는 신호를 표시 패널(DP)에 제공할 수 있다.
지지 부재(SPP)는 표시 패널(DP)의 배면에 배치되어 표시 패널(DP)을 지지한다. 지지 부재(SPP)는 기준 이상의 강성을 갖는 금속플레이트일 수 있다. 지지 부재(SPP)는 스테인레스 스틸 플레이트일 수 있다. 지지 부재(SPP)는 표시 패널(DP)에 입사되는 외부광을 차단하기 위해 검정색을 가질 수 있다. 다른 실시예에서. 지지 부재(SPP)는 생략될 수 있다. 예시적인 실시예에서, 지지 부재(SPP)는 보호 필름일 수 있다.
윈도우 부재(WM)와 하부 케이스(BC)는 서로 결합되어 반사 방지 유닛(ARU), 표시 패널(DP), 지지 부재(SPP) 및 회로 기판(FCB)을 수납할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 표시 패널과 연결 기판의 평면도이다. 도 4는 본 발명의 일 실시예에 따른 표시 패널과 연결 기판의 연결을 예시적으로 보여주는 단면도이다.
도 3 및 도 4를 참조하면, 표시 장치(DD)는 표시 패널(DP) 및 회로 기판(FCB)을 포함할 수 있다. 도 3 및 도 4에는 회로 기판(FCB)이 펼쳐진 상태로 도시되어 있으나, 회로 기판(FCB)은 표시 패널(DP)의 배면 방향으로 밴딩될 수 있다.
표시 패널(DP)은 기판(SUB), 회로 소자층(CRL), 발광 소자층(ED) 및 박막 봉지층(TFE)을 포함한다. 별도로 도시되지 않았으나, 표시 패널(DP)은 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다.
기판(SUB)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 기판(SUB)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 기판(SUB)은 플렉서블한(Flexible) 물질, 예를 들어 폴리이미드(Polyimide)로 형성될 수 있다.
회로 소자층(CRL)은 하나 이상의 절연층들, 하나 이상의 도전층들 및 반도체층을 포함할 수 있다. 회로 소자층(CRL)의 하나 이상의 도전층들은 신호 라인들 또는 화소의 제어 회로를 구성할 수 있다.
발광 소자층(ED)은 적어도 유기 발광 다이오드들을 포함한다. 발광 소자층(ED)는 화소 정의막과 같은 유기막을 더 포함할 수 있다.
박막 봉지층(TFE)은 발광 소자층(ED)을 밀봉한다. 박막 봉지층(TFE)은 적어도 하나의 무기막(이하, 봉지 무기막) 또는 적어도 하나의 유기막(이하, 봉지 유기막)을 포함할 수 있다. 봉지 무기막은 수분/산소로부터 발광 소자층(ED)을 보호하고, 봉지 유기막은 먼지 입자와 같은 이물질로부터 발광 소자층(ED)을 보호한다. 봉지 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층 및 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 봉지 유기막은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다. 또한, 본 발명의 기술적 사상은 이에 한정되지 않으며, 표시 패널(DP)은 박막 봉지층(TFE)이 아닌, 발광 소자층(ED)을 밀봉하는 봉지 기판을 포함할 수 있다. 봉지 기판은 유리, 사파이어, 플라스틱 등으로 구성될 수 있다. 박막 봉지층(TFE)은 표시 영역(DA)뿐만 아니라 비표시 영역(NDA)에도 배치될 수 있다.
표시 패널(DP)은 평면상에서 표시 영역(DA)과 비표시 영역(NDA)을 포함한다. 일 실시예에서, 표시 패널(DP)의 표시 영역(DA) 및 비표시 영역(NDA)은 표시 장치(DD)의 표시 영역(DA, 도 1 참조) 및 비표시 영역(NDA, 도 1 참조)에 각각 대응하므로 동일한 인출 부호로 표기한다. 표시 패널(DP)의 표시 영역(DA) 및 비표시 영역(NDA)은 표시 장치(DD)의 표시 영역(DA, 도 1 참조) 및 비표시 영역(NDA, 도 1 참조)과 반드시 동일할 필요는 없고, 표시 패널(DP)의 구조 및/또는 디자인에 따라 변경될 수 있다. 도 4에 도시된 발광 소자층(ED)은 표시 영역(DA)에 배치될 수 있다.
표시 패널(DP)은 하나 이상의 화소들(PX)을 포함한다. 하나 이상의 화소들(PX)이 배치된 영역이 표시 영역(DA)으로 정의된다. 본 실시예에서 비표시 영역(NDA)은 표시 영역(DA)의 테두리를 따라 정의될 수 있다.
표시 패널(DP)은 스캔 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 스캔 제어 라인(SCL), 초기화 전압 라인(VINTL), 및 전압 라인(VL)을 포함할 수 있다.
비표시 영역(NDA)의 일 측에는 스캔 라인들(GL) 및 발광 라인들(EL)이 연결된 스캔 구동 회로(SDC)가 배치될 수 있다.
스캔 라인들(GL)은 스캔 구동 회로(SDC)로부터 제1 방향(DR1)으로 연장되며 하나 이상의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 발광 라인들(EL) 각각은 스캔 구동 회로(SDC)로부터 제1 방향(DR1)으로 연장되며 스캔 라인들(GL) 중 대응하는 스캔 라인에 나란하게 배열될 수 있다. 데이터 라인들(DL)은 제2 방향(DR2)으로 연장되며 하나 이상의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 스캔 제어 라인(SCL)은 스캔 구동 회로(SDC)에 제어 신호들을 제공할 수 있다. 초기화 전압 라인(VINTL)은 하나 이상의 화소들(PX)에 초기화 전압을 제공할 수 있다. 전압 라인(VL)은 하나 이상의 화소들(PX)에 연결되며, 하나 이상의 화소들(PX)에 제1 전압을 제공할 수 있다. 전압 라인(VL)은 제1 방향(DR1)으로 연장하는 하나 이상의 라인들 및 제2 방향(DR2)으로 연장하는 하나 이상의 라인들을 포함할 수 있다.
스캔 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 스캔 제어 라인(SCL), 초기화 전압 라인(VINTL), 전압 라인(VL) 중 일부는 동일한 층에 배치되고, 일부는 다른 층에 배치될 수 있다.
표시 패널(DP)의 회로 소자층(CRL) 상의 비표시 영역(NDA)에는 패널 패드들(BP)이 배열된다. 패널 패드들(BP)은 제1 방향(DR1)으로 나란히 배열될 수 있다. 이 실시예에서, 패널 패드들(BP)은 제1 방향(DR1)으로 일렬로 배열된 것으로 도시하고 설명하나, 이에 한정되지 않는다. 예를 들어, 패널 패드들(BP)은 2개 이상의 행들로 배열되거나, 또는 지그재그 형태로 배열될 수 있다.
데이터 라인들(DL), 스캔 제어 라인(SCL), 초기화 전압 라인(VINTL) 및 전압 라인(VL)은 패널 패드들(BP)에 연결된다.
표시 패널(DP)의 패널 패드들(BP)은 회로 기판(FCB)의 기판 패드들(AP)에 접속될 수 있다. 회로 기판(FCB)은 구동 회로(DIC)를 포함할 수 있다. 구동 회로(DIC)는 집적 회로(integrated circuit, IC)로 구성될 수 있다. 회로 기판(FCB)은 집적 회로인 구동 회로(DIC)가 실장될 수 있는 연성 회로 기판(flexible printed circuit board)일 수 있다. 도 3의 회로 기판(FCB)에는 하나의 구동 회로(DIC)만 실장 되었으나, 다수의 집적 회로들이 회로 기판(FCB)에 실장될 수 있다. 예를 들어, 구동 회로(DIC)는 표시 패널(DP)의 데이터 라인들(DL)을 구동하기 위한 데이터 드라이버(또는 소스 드라이버)를 포함할 수 있다.
도 3 및 도 4에는 구동 회로(DIC)가 회로 기판(FCB)의 상면에 배치된 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 구동 회로(DIC)는 회로 기판(FCB)의 배면에 배치될 수 있다.
도 3 및 도 4에는 표시 패널(DP)과 회로 기판(FCB)이 패널 패드들(BP) 및 기판 패드들(AP)을 통해 전기적으로 연결되는 것으로 도시되어 있으나 표시 패널(DP)과 회로 기판(FCB)은 별도의 패드없이 직접 접촉되어 전기적으로 연결될 수 있다.
도면에 도시되지 않았으나, 기판 패드들(AP)과 구동 회로(DIC)를 전기적으로 연결하기 위한 다수의 신호 라인들이 회로 기판(FCB) 상에 배열될 수 있다.
도 3에 도시된 표시 패널(DP)의 패널 패드들(BP)은 표시 패널(DP)의 상면에 배열되고, 기판 패드들(AP)은 회로 기판(FCB)의 배면에 배열된다. 따라서 패널 패드들(BP)과 기판 패드들(AP)이 접속될 때 회로 기판(FCB)의 일부 영역이 표시 패널(DP)의 상측 일부와 중첩된다.
패널 패드들(BP)과 기판 패드들(AP)이 접속되었을 때 패널 패드들(BP) 및 기판 패드들(AP)은 회로 기판(FCB)의 상면에서 보이지 않는다. 따라서 도 3에서 패널 패드들(BP) 및 기판 패드들(AP)은 점선으로 표시하였다. 다른 실시예에서, 패널 패드들(BP)은 표시 패널(DP)의 배면에 배열되고, 기판 패드들(AP)은 회로 기판(FCB)의 상면에 배열될 수 있다. 이러한 경우, 패널 패드들(BP)과 기판 패드들(AP)이 접속될 때 표시 패널(DP)의 일부 영역이 회로 기판(FCB)의 상측 일부와 중첩될 수 있다.
회로 기판(FCB)의 일단은 커넥터(CNT)를 포함한다. 커넥터(CNT)는 메인 프로세서가 구비된 메인 기판에 전기적으로 연결될 수 있다 일 실시예에서, 커넥터는 패드들을 포함할 수 있다.
이 실시예에서, 기판 패드들(AP), 패널 패드들(BP) 및 커넥터(CNT)는 설명의 편의를 위해 정의된 용어이며, 발명의 범위를 제한하려는 의도가 아님이 잘 이해될 것이다.
도 3에서 패드들의 접속에 대한 이해를 돕기 위해 기판 패드들(AP)과 패널 패드들(BP)이 어긋나게 접속한 것으로 도시되었다. 그러나 기판 패드들(AP) 및 패널 패드들(BP)은 충분히 완전하게 접속되는 것이 바람직하다. 기판 패드들(AP) 및 패널 패드들(BP)이 충분히 완전하게 접속되어야 구동 회로(DIC)로부터의 제어 신호들 및 영상 신호들이 왜곡 없이 표시 패널(DP)로 전달될 수 있다.
회로 기판(FCB)은 커넥터(CNT)와 전기적으로 연결된 신호 라인들(SL)을 포함할 수 있다. 신호 라인들(SL)은 구동 회로(DIC)와 커넥터(CNT)를 전기적으로 연결하는 신호 라인들(SL1, SL2)을 포함할 수 있다. 도면에 도시되지 않았으나, 신호 라인들(SL)은 기판 패드들(AP) 또는 도면에 도시되지 않은 전자 소자들과 커넥터(CNT)를 연결하기 위한 신호 라인들을 더 포함할 수 있다.
다양한 이유들로 인해 구동 회로(DIC)와 커넥터(CNT) 사이의 신호 라인들(SL)의 길이(L1)가 길어지는 경우 배선 저항 또는 기생 커패시턴스가 증가할 수 있다. 이 경우, 신호 라인들(SL)을 통해 전달되는 신호가 왜곡될 수 있다.
구동 회로(DIC)는 커넥터(CNT)에 연결되는 메인 프로세서(미 도시됨)와 다양한 인터페이스 방식들 중 어느 하나로 신호를 송수신할 수 있다. 인터페이스 방식은 USI(Universal Serial Interface), CPU 인터페이스, RGB 인터페이스, MIPI(mobile industry processor interface), MDDI(mobile display digital interface), CDP(compact display port), MPL(mobile pixel link), CMADS(current mode advanced differential signaling), SPI(serial peripheral interface), I2C (inter-Integrated Circuit) 인터페이스, DP(display port) 및 eDP(embedded display port) 인터페이스, CCI(camera control interface), CSI(camera serial interface), MCU(micro controller unit) 인터페이스, HDMI(high definition multimedia interface), IPI(intra panel interface) 중 하나일 수 있다. 이외에도, 인터페이스 방식은 다양한 고속 시리얼 인터페이스(high speed serial interface) 방식들 중 하나일 수 있다.
일 예로, 고속 인터페이스 중 하나인 MIPI 인터페이스는 주파수가 1.5GHz일 때 삽입 손실(insertion loss)이 -5dB 이상일 것을 요구한다. 그러나, 구동 회로(DIC)와 커넥터(CNT) 사이의 신호 라인들(SL)의 길이(L1)가 길어지는 경우, 삽입 손실이 -5dB 이하로 낮아져서 MIPI 인터페이스의 표준(specification)을 만족하지 못할 수 있다.
도 5는 도 3의 I-I'에 따른 단면도이다.
도 5를 참조하면, 회로 기판(FCB)은 상부 도전층(또는 제1 도전층)(UML), 베이스층(BL), 하부 도전층(또는 제2 도전층)(BML) 및 신호 라인들(SL)을 포함한다. 도면에 도시되지 않았으나, 상부 도전층(UML)의 상부에는 보호층(또는 코팅층)이 배치될 수 있다. 또한 하부 도전층(BML)의 하부에는 보호층이 배치될 수 있다. 이하 설명에서 "상부" 및 "하부"는 신호 라인들(SL)을 기준으로 제3 방향(DR3)에서의 위치에 따라 명명한 것에 불과하며, 본 발명은 이에 한정되지 않는다.
베이스층(BL)은 폴리이미드(Polyimide) 계열, 테프론(Teflon) 계열, 또는 폴리이미드 계열과 테프론 계열을 합성한 물질, 이외 유연성을 가지는 절연층을 포함할 수 있다. 또한 도면에 도시되지 않았으나, 베이스층(BL)은 절연층과 상부 도전층(UML)의 결합을 위한 제1 접착층 및 절연층과 하부 도전층(BML)의 결합을 위한 제2 접착층을 더 포함할 수 있다.
상부 도전층(UML) 및 하부 도전층(BML)은 구리와 같은 도전성 물질로 구성될 수 있다. 상부 도전층(UML) 및 하부 도전층(BML)은 EMI(electromagnetic interference) 또는 노이즈로부터 신호 라인들(SL)을 보호하기 위해 접지(또는 그라운드) 전압과 전기적으로 연결될 수 있다. 도면에 도시되지 않았으나, 상부 도전층(UML) 및 하부 도전층(BML)은 베이스층(BL)을 관통하는 비아홀을 통해 전기적으로 연결될 수 있다. 상부 도전층(UML) 및 하부 도전층(BML) 중 어느 하나가 커넥터(CNT)와 전기적으로 연결되어서 위해 접지 전압을 수신할 수 있다.
신호 라인들(SL)은 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)을 포함할 수 있다. 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)은 도전성 물질로 일정 폭과 일정 두께를 갖도록 형성될 수 있다. 도 5에는 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)이 동일한 층에 형성된 것으로 도시되어 있으나, 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)은 서로 다른 층에 형성되어 평면상에서 중첩될 수 있다. 이 경우, 제1 신호 라인(SL1)과 제2 신호 라인(SL2)은 절연층에 의해 절연될 수 있다.
제1 신호 라인(SL1) 및 제2 신호 라인(SL2)은 평면상에서 상부 도전층(UML)과 중첩하도록 배치되고, 소정 거리(d1) 이격되어 배치될 수 있다. 또한 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)은 하부 도전층(BML)과 소정 거리 이격되어 배치될 수 있다.
제1 신호 라인(SL1)과 상부 도전층(UML) 사이에는 제1 기생 커패시턴스(또는 기생 커패시터로 불림)(Cca)가 형성될 수 있다. 제2 신호 라인(SL2)과 상부 도전층(UML) 사이에는 제2 기생 커패시턴스(Ccb)가 형성될 수 있다.
도 3에 도시된 것과 같이, 구동 회로(DIC)와 커넥터(CNT) 사이의 신호 라인들(SL)의 길이(L1)가 길어지는 경우 제1 기생 커패시턴스(Cca) 및 제2 기생 커패시턴스(Ccb)가 증가할 수 있다. 제1 기생 커패시턴스(Cca) 및 제2 기생 커패시턴스(Ccb)가 증가하는 경우 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)을 통해 전송되는 신호가 상부 도전층(UML)으로 누설되어 왜곡될 수 있다.
이와 마찬가지로 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)과 하부 도전층(BML) 사이에도 기생 커패시턴스가 형성되어 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)을 통해 전달되는 신호가 왜곡될 수 있다.
도 6은 도 3의 I-I'에 따른 단면도의 다른 예이다.
도 6을 참조하면, 회로 기판(FCB)은 상부 도전층(또는 제1 도전층)(UML), 베이스층(BL), 하부 도전층(또는 제2 도전층)(BML), 상부 플로팅층(또는 제1 플로팅층)(UFML) 및 신호 라인들(SL)을 포함한다. 도면에 도시되지 않았으나, 상부 도전층(UML) 및 상부 플로팅층(UFML)의 상부에는 보호층(또는 코팅층)이 배치될 수 있다. 또한 하부 도전층(BML)의 하부에는 보호층이 배치될 수 있다.
베이스층(BL)은 폴리이미드(Polyimide) 계열, 테프론(Teflon) 계열, 또는 폴리이미드 계열과 테프론 계열을 합성한 물질, 이외 유연성을 가지는 유전물질 등으로 구성될 수 있다.
상부 도전층(UML), 하부 도전층(BML) 및 상부 플로팅층(UFML)은 구리와 같은 도전성 물질로 구성될 수 있다. 상부 도전층(UML) 및 상부 플로팅층(UFML)은 동일한 물질로 동일한 공정에 의해 형성될 수 있다.
상부 도전층(UML) 및 하부 도전층(BML)은 EMI(electromagnetic interference) 또는 노이즈로부터 신호 라인들(SL)을 보호하기 위해 접지(또는 그라운드) 전압과 전기적으로 연결될 수 있다.
상부 도전층(UML) 및 상부 플로팅층(UFML)은 제1 방향(DR1) 및/또는 제2 방향(DR2, 도 3 참조)으로 이격되어서 서로 전기적으로 분리될 수 있다. 그 결과, 상부 플로팅층(UFML)은 플로팅 상태로 유지될 수 있다.
회로 기판(FCB)은 제1 커패시터(C1)를 더 포함한다. 제1 커패시터(C1)의 제1 단자(T1)는 상부 플로팅층(UFML)과 연결되고, 제1 커패시터(C1)의 제2 단자(T2)는 상부 도전층(UML)과 연결된다. 제1 커패시터(C1)의 제1 단자(T1)는 상부 플로팅층(UFML)과 직접 접속되고, 제1 커패시터(C1)의 제2 단자(T2)는 상부 도전층(UML)과 직접 접속될 수 있다. 예를 들어, 상부 플로팅층(UFML)의 상부 및 상부 도전층(UML)의 상부에 보호층(또는 코팅층)이 배치되더라도 제1 커패시터(C1)의 제1 단자(T1)는 상부 플로팅층(UFML)과 직접 전기적으로 접속되고, 제1 커패시터(C1)의 제2 단자(T2)는 상부 도전층(UML)과 직접 전기적으로 접속될 수 있다.
신호 라인들(SL)은 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)을 포함할 수 있다. 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)은 도전성 물질로 일정 폭과 일정 두께를 갖도록 형성될 수 있다.
제1 신호 라인(SL1)은 상부 플로팅층(UFML)과 소정 거리(d1) 이격되어 배치되고, 제2 신호 라인(SL2)은 상부 플로팅층(UFML)과 소정 거리(d1) 이격되어 배치될 수 있다. 도 6에는 제1 신호 라인(SL1)과 상부 플로팅층(UFML) 사이의 이격 거리 및 제2 신호 라인(SL2)과 상부 플로팅층(UFML) 사이의 이격 거리가 d1으로 동일한 것으로 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제1 신호 라인(SL1)과 상부 플로팅층(UFML) 사이의 이격 거리 및 제2 신호 라인(SL2)과 상부 플로팅층(UFML) 사이의 이격 거리는 서로 다를 수 있다. 또한 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)은 하부 도전층(BML)과 소정 거리 이격되어 배치될 수 있다.
제1 신호 라인(SL1)과 상부 플로팅층(UFML) 사이에는 제1 기생 커패시턴스(Cc1)가 형성될 수 있다. 제2 신호 라인(SL2)과 상부 플로팅층(UFML) 사이에는 제2 기생 커패시턴스(Cc2)가 형성될 수 있다.
도 7a는 도 6의 제1 신호 라인(SL1)과 상부 도전층(UML) 사이의 커패시턴스를 설명하기 위해 개념적으로 기호화한 도면이다.
도 6 및 도 7a를 참조하면, 제1 신호 라인(SL1)과 상부 플로팅층(UFML) 사이에 형성된 제1 기생 커패시턴스(Cc1)는 제1 커패시터(C1)와 직렬 연결된다. 제1 신호 라인(SL1)과 상부 도전층(UML) 사이에 2개의 커패시터들(Cc1, C1)이 직렬 연결되는 경우, 제1 신호 라인(SL1)과 상부 도전층(UML) 사이의 전체 커패시턴스(C)는 제1 기생 커패시턴스(Cc1)보다 작아진다(C<Cc1). 제1 신호 라인(SL1)과 상부 도전층(UML) 사이의 커패시턴스(C)를 수학식으로 나타내면 다음 수학식 1과 같다.
[수학식 1]
Figure pat00001
수학식 1에서 알 수 있는 바와 같이, 제1 신호 라인(SL1)과 상부 도전층(UML) 사이의 전체 커패시턴스(C)는 제1 기생 커패시턴스(Cc1) 및 제1 커패시터(C1)의 커패시턴스에 따라 결정될 수 있다. 예를 들어, 제1 커패시터(C1)의 커패시턴스를 제1 기생 커패시턴스(Cc1)에 대응하도록 설정하면(C1=Cc1), 전체 커패시턴스(C)는 제1 기생 커패시턴스(Cc1)의 1/2 수준이 될 수 있다. 즉, 제1 커패시터(C1)의 커패시턴스를 제1 기생 커패시턴스(Cc1)에 근거하여 결정하면 제1 신호 라인(SL1)과 상부 도전층(UML) 사이의 전체 커패시턴스(C)가 감소할 수 있다. 제1 신호 라인(SL1)과 상부 도전층(UML) 사이의 전체 커패시턴스(C)가 감소함에 따라 제1 신호 라인(SL1)을 통해 전달되는 신호의 왜곡도 감소할 수 있다.
도 7b는 도 6의 제2 신호 라인(SL2)과 상부 도전층(UML) 사이의 커패시턴스를 기호화한 도면이다.
도 6 및 도 7b를 참조하면, 제2 신호 라인(SL2)과 상부 플로팅층(UFML) 사이에 형성된 제2 기생 커패시턴스(Cc2)는 제1 커패시터(C1)와 직렬 연결된다. 제2 신호 라인(SL2)과 상부 도전층(UML) 사이에 2개의 커패시터들(Cc2, C1)이 직렬 연결되는 경우, 제2 신호 라인(SL2)과 상부 도전층(UML) 사이의 전체 커패시턴스(C)는 제2 기생 커패시턴스(Cc2)보다 작아진다(C<Cc2). 예를 들어, 제1 커패시터(C1)의 커패시턴스를 제2 기생 커패시턴스(Cc2)에 대응하도록 설정하면 전체 커패시턴스(C)는 제2 기생 커패시턴스(Cc2)의 1/2 수준이 될 수 있다. 제2 신호 라인(SL2)과 상부 도전층(UML) 사이의 전체 커패시턴스(C)가 감소함에 따라 제2 신호 라인(SL2)을 통해 전달되는 신호의 왜곡도 감소할 수 있다.
도 8은 도 3의 I-I'에 따른 단면도의 다른 예이다.
도 8을 참조하면, 회로 기판(FCB)은 상부 도전층(또는 제1 도전층)(UML), 베이스층(BL), 하부 도전층(또는 제2 도전층)(BML), 상부 플로팅층(UFML)(또는 제1 플로팅층), 하부 플로팅층(BFML)(또는 제2 플로팅층) 및 신호 라인들(SL)을 포함한다. 도면에 도시되지 않았으나, 상부 도전층(UML) 및 상부 플로팅층(UFML)의 상부에는 보호층(또는 코팅층)이 배치될 수 있다. 또한 하부 도전층(BML) 및 하부 플로팅층(BFML)의 하부에는 보호층이 배치될 수 있다.
베이스층(BL)은 폴리이미드(Polyimide) 계열, 테프론(Teflon) 계열, 또는 폴리이미드 계열과 테프론 계열을 합성한 물질, 이외 유연성을 가지는 유전물질 등으로 구성될 수 있다.
상부 도전층(UML), 하부 도전층(BML), 상부 플로팅층(UFML) 및 하부 플로팅층(BFML)은 구리와 같은 도전성 물질로 구성될 수 있다. 상부 도전층(UML) 및 상부 플로팅층(UFML)은 동일한 물질로 동일한 공정에 의해 형성될 수 있다. 또한 하부 도전층(BML) 및 하부 플로팅층(BFML)은 동일한 물질로 동일한 공정에 의해 형성될 수 있다.
상부 도전층(UML) 및 하부 도전층(BML)은 EMI(electromagnetic interference) 또는 노이즈로부터 신호 라인들(SL)을 보호하기 위해 접지(또는 그라운드) 전압에 각각 전기적으로 연결될 수 있다.
상부 도전층(UML) 및 상부 플로팅층(UFML)은 제1 방향(DR1) 및/또는 제2 방향(DR2, 도 3 참조)으로 이격되어서 서로 전기적으로 분리될 수 있다. 그 결과, 상부 플로팅층(UFML)은 플로팅 상태로 유지될 수 있다. 하부 도전층(BML) 및 하부 플로팅층(BFML)은 제1 방향(DR1) 및/또는 제2 방향(DR2, 도 3 참조)으로 이격되어서 서로 전기적으로 분리될 수 있다. 그 결과, 하부 플로팅층(BFML)은 플로팅 상태로 유지될 수 있다.
회로 기판(FCB)은 제1 커패시터(C1) 및 제2 커패시터(C2)를 더 포함한다. 제1 커패시터(C1)의 제1 단자(T1)는 상부 플로팅층(UFML)과 연결되고, 제1 커패시터(C1)의 제2 단자(T2)는 상부 도전층(UML)과 연결된다. 제1 커패시터(C1)의 제1 단자(T1)는 상부 플로팅층(UFML)과 직접 접속되고, 제1 커패시터(C1)의 제2 단자(T2)는 상부 도전층(UML)과 직접 접속될 수 있다. 예를 들어, 상부 플로팅층(UFML)의 상부 및 상부 도전층(UML)의 상부에 보호층(또는 코팅층)이 배치되더라도 제1 커패시터(C1)의 제1 단자(T1)는 상부 플로팅층(UFML)과 직접 전기적으로 접속되고, 제1 커패시터(C1)의 제2 단자(T2)는 상부 도전층(UML)과 직접 전기적으로 접속될 수 있다.
제2 커패시터(C2)의 제1 단자(T3)는 하부 플로팅층(BFML)과 연결되고, 제2 커패시터(C2)의 제2 단자(T4)는 하부 도전층(BML)과 연결된다. 제2 커패시터(C2)의 제1 단자(T3)는 하부 플로팅층(BFML)과 직접 접속되고, 제2 커패시터(C2)의 제2 단자(T4)는 하부 도전층(BML)과 직접 접속될 수 있다. 예를 들어, 하부 플로팅층(BFML)의 하부 및 하부 도전층(BML)의 하부에 보호층(또는 코팅층)이 배치되더라도 제2 커패시터(C2)의 제1 단자(T3)는 하부 플로팅층(BFML)과 직접 접속되고, 제2 커패시터(C2)의 제2 단자(T4)는 하부 도전층(BML)과 직접 접속될 수 있다.
신호 라인들(SL)은 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)을 포함할 수 있다. 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)은 도전성 물질로 일정 폭과 일정 두께를 갖도록 형성될 수 있다.
제1 신호 라인(SL1) 및 제2 신호 라인(SL2) 각각은 상부 도전층(UFML)과 소정 거리(d1) 이격되어 배치될 수 있다. 제1 신호 라인(SL1)과 상부 플로팅층(UFML) 사이에는 제1 기생 커패시턴스(Cc1)가 형성될 수 있다. 제2 신호 라인(SL2)과 상부 플로팅층(UFML) 사이에는 제2 기생 커패시턴스(Cc2)가 형성될 수 있다.
앞서 도 6 내지 도 7b에서 설명한 바와 같이, 제1 기생 커패시턴스(Cc1)와 제1 커패시터(C1)의 직렬 연결에 의해 제1 신호 라인(SL1)과 상부 도전층(UML) 사이의 커패시턴스가 감소할 수 있다. 또한 제2 기생 커패시턴스(Cc2)와 제1 커패시터(C1)의 직렬 연결에 의해 제2 신호 라인(SL2)과 상부 도전층(UML) 사이의 커패시턴스가 감소할 수 있다.
도 9는 도 8의 제1 신호 라인(SL1)과 하부 도전층(BML) 사이의 커패시턴스를 기호화한 도면이다.
도 8 및 도 9를 참조하면, 제1 신호 라인(SL1)은 하부 플로팅층(BFML)과 소정 거리(d2) 이격되어 배치된다. 제1 신호 라인(SL1)과 하부 플로팅층(BFML) 사이에 형성된 제3 기생 커패시턴스(Cc3)는 제2 커패시터(C2)와 직렬 연결된다. 제1 신호 라인(SL1)과 하부 도전층(BML) 사이에 2개의 커패시터들(Cc3, C2)이 직렬 연결되는 경우, 제1 신호 라인(SL1)과 하부 도전층(BML) 사이의 전체 커패시턴스(C)는 제3 기생 커패시턴스(Cc3)보다 작아진다(C<Cc3). 예를 들어, 제2 커패시터(C2)의 커패시턴스를 제3 기생 커패시턴스(Cc3)에 대응하도록 설정하면(C2=Cc3), 제1 신호 라인(SL1)과 하부 도전층(BML) 사이의 전체 커패시턴스(C)는 제3 기생 커패시턴스(Cc3)의 1/2 수준이 될 수 있다.
제1 커패시터(C1)에 의해 제1 신호 라인(SL1)과 상부 도전층(UML) 사이의 커패시턴스가 감소하고, 제2 커패시터(C2)에 의해 제1 신호 라인(SL1)과 하부 도전층(BML) 사이의 커패시턴스가 감소함에 따라 제1 신호 라인(SL1)을 통해 전달되는 신호의 왜곡도 감소할 수 있다.
도 10은 회로 기판(FCB)의 상부 플로팅층(UFML)과 상부 도전층(UML)을 예시적으로 보여주는 평면도이다.
도 10을 참조하면, 회로 기판(FCB)은 상부 플로팅층(UFML) 및 상부 도전층(UML)을 포함한다. 상부 플로팅층(UFML) 및 상부 도전층(UML)은 동일한 물질로 동일한 공정에 의해 형성될 수 있다. 상부 플로팅층(UFML) 및 상부 도전층(UML)은 서로 전기적으로 분리되도록 제1 방향(DR1) 및 제2 방향(DR2)으로 이격하여 배치될 수 있다.
상부 플로팅층(UFML)은 평면상에서 도 3에 도시된 신호 라인들(SL)과 중첩할 수 있도록 "ㄱ" 형상을 가질 수 있다. 상부 플로팅층(UFML)은 신호 라인들(SL)의 전부와 중첩하도록 다각형 형상을 가질 수 있다. 일 실시예에서, 상부 플로팅층(UFML)은 평면상에서 신호 라인들(SL)의 일부와 중첩하도록 직사각 형상을 가질 수 있다.
상부 도전층(UML)은 전원 라인(VGL)을 통해 커넥터(CNT)와 전기적으로 연결될 수 있다. 상부 도전층(UML)은 커넥터(CNT) 및 전원 라인(VGL)을 통해 접지 전압을 공급받을 수 있다.
상부 플로팅층(UFML) 및 상부 도전층(UML) 사이에는 1개 이상의 커패시터들이 연결될 수 있다. 도 10에 도시된 예에서, 상부 플로팅층(UFML) 및 상부 도전층(UML) 사이에는 3개의 커패시터들(C1-1, C1-2, C1-3)이 배치되어 있으나, 본 발명은 이에 한정되지 않는다.
도 8에 도시된 하부 플로팅층(BFML) 및 하부 도전층(BML)은 도 10에 도시된 상부 플로팅층(UFML) 및 상부 도전층(UML)과 동일한 형상을 가질 수 있다.
도 11 및 도 12는 신호 라인들을 통해 전송되는 신호 주파수에 따른 삽입 손실을 예시적으로 보여주는 도면들이다.
도 5에 도시된 것과 같이, 상부 도전층(UML)은 평면상에서 제1 및 제2 신호 라인들(SL1, SL2)과 중첩하도록 배치될 수 있다. 제1 신호 라인(SL1)과 상부 도전층(UML) 사이에는 제1 기생 커패시턴스(Cca)가 형성되고, 제2 신호 라인(SL2)과 상부 도전층(UML) 사이에는 제2 기생 커패시턴스(Ccb)가 형성될 수 있다.
도 3에 도시된 것과 같이, 구동 회로(DIC)와 커넥터(CNT) 사이의 신호 라인들(SL)의 길이(L1)가 길어지는 경우 제1 기생 커패시턴스(Cca) 및 제2 기생 커패시턴스(Ccb)가 증가할 수 있다.
고속 인터페이스 중 하나인 MIPI 인터페이스는 주파수가 1.5GHz일 때 삽입 손실(insertion loss)이 -5dB 이상일 것을 요구한다. 그러나, 구동 회로(DIC)와 커넥터(CNT) 사이의 신호 라인들(SL)의 길이(L1)가 길어지는 경우, 도 11에 도시된 것과 같이, 삽입 손실이 -5dB 이하로 낮아질 수 있다.
도 6에 도시된 것과 같이, 제1 및 제2 신호 라인들(SL1, SL2)의 상부에는 상부 플로팅층(UFML)이 배치될 수 있다. 상부 플로팅층(UFML)은 상부 도전층(UML)과 전기적으로 연결되지 않는다. 회로 기판(FCB)은 제1 커패시터(C1)를 더 포함한다. 제1 커패시터(C1)의 제1 단자(T1)는 상부 플로팅층(UFML)과 연결되고, 제1 커패시터(C1)의 제2 단자(T2)는 상부 도전층(UML)과 연결된다.
제1 신호 라인(SL1)과 상부 플로팅층(UFML) 사이에 형성된 제1 기생 커패시턴스(Cc1)는 제1 커패시터(C1)와 직렬 연결된다. 제1 신호 라인(SL1)과 상부 도전층(UML) 사이에 2개의 커패시터들(Cc1, C1)이 직렬 연결되는 경우(도 7a 참조), 제1 신호 라인(SL1)과 상부 도전층(UML) 사이의 전체 커패시턴스(C)는 제1 기생 커패시턴스(Cc1)보다 작아질 수 있다. 그 결과, 도 12에 도시된 것과 같이, 제1 신호 라인(SL1)을 통해 전달되는 신호의 주파수가 1.5GHz일 때 삽입 손실(insertion loss)이 -5dB 이상인 조건을 만족할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다
DD: 표시 장치
DP: 표시 패널
FCB: 회로 기판
DIC: 구동 회로
AP: 기판 패드
BP: 패널 패드
SL: 신호 라인들
SL1: 제1 신호 라인
SL2: 제2 신호 라인
BML: 하부 도전층
UML: 상부 도전층
UFML: 상부 플로팅층
BFML: 하부 플로팅층
C1, C2: 커패시터
Cca, Ccb, Cc1, Cc2, Cc3: 기생 커패시턴스

Claims (20)

  1. 신호를 전송하는 신호 라인;
    평면상에서 상기 신호 라인과 중첩하는 제1 플로팅층;
    평면상에서 상기 제1 플로팅층과 이격하여 배치되는 제1 도전층;
    상기 신호 라인과 상기 제1 플로팅층 및 상기 제1 도전층을 절연시키는 베이스층; 및
    상기 제1 플로팅층과 전기적으로 연결된 제1 단자 및 상기 제1 도전층과 전기적으로 연결된 제2 단자를 포함하는 제1 커패시터를 포함하는 회로 기판.
  2. 제 1 항에 있어서,
    상기 제1 플로팅층은 상기 신호 라인의 전체와 중첩하도록 다각형 형상을 갖는 회로 기판.
  3. 제 1 항에 있어서,
    상기 제1 도전층은 접지 전압을 수신하는 회로 기판.
  4. 제 1 항에 있어서,
    상기 제1 커패시터의 상기 제1 단자는 상기 제1 플로팅층과 직접 접속되고, 상기2 단자는 상기 제1 도전층과 직접 접속되는 회로 기판.
  5. 제 1 항에 있어서,
    상기 제1 플로팅층 및 상기 제1 도전층은 상기 베이스층의 제1 면 상에서 동일 물질로 형성되는 회로 기판.
  6. 제 1 항에 있어서,
    평면상에서 상기 신호 라인과 중첩하는 제2 플로팅층;
    평면상에서 상기 제2 플로팅층과 이격하여 배치되는 제2 도전층; 및
    상기 제2 플로팅층과 전기적으로 연결된 제1 단자 및 상기 제2 도전층과 전기적으로 연결된 제2 단자를 포함하는 제2 커패시터를 더 포함하는 회로 기판.
  7. 제 6 항에 있어서,
    상기 제2 플로팅층 및 상기 제2 도전층은 상기 베이스층의 제2 면 상에서 동일 물질로 형성되고,
    상기 베이스층은 상기 신호 라인과 상기 제2 플로팅층 및 상기 제2 도전층을 절연시키는 회로 기판.
  8. 제 1 항에 있어서,
    상기 신호 라인과 상기 제1 도전층 사이의 커패시턴스는 상기 신호 라인과 상기 제1 플로팅층 사이의 기생 커패시턴스 및 상기 제1 커패시터의 커패시턴스에 의해 결정되며,
    상기 제1 커패시터의 커패시턴스는 상기 신호 라인과 상기 제1 플로팅층 사이의 기생 커패시턴스를 고려하여 결정되는 회로 기판.
  9. 영상을 표시하고, 제1 패드를 포함하는 표시 패널; 및
    상기 표시 패널의 상기 제1 패드에 접속하는 제2 패드를 포함하는 회로 기판을 포함하되,
    상기 회로 기판은,
    신호를 전송하는 신호 라인;
    평면상에서 상기 신호 라인과 중첩하는 제1 플로팅층;
    평면상에서 상기 제1 플로팅층과 이격하여 배치되는 제1 도전층;
    상기 신호 라인과 상기 제1 플로팅층 및 상기 제1 도전층을 절연시키는 베이스층; 및
    상기 제1 플로팅층과 전기적으로 연결된 제1 단자 및 상기 제1 도전층과 전기적으로 연결된 제2 단자를 포함하는 제1 커패시터를 포함하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 회로 기판은 상기 제2 패드와 전기적으로 연결되는 구동 회로를 더 포함하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 회로 기판은 커넥터를 더 포함하고,
    상기 신호 라인은 상기 구동 회로와 상기 커넥터를 전기적으로 연결하는 표시 장치.
  12. 제 9 항에 있어서,
    상기 제1 플로팅층은 상기 신호 라인의 전체와 중첩하도록 다각형 형상을 갖는 표시 장치.
  13. 제 9 항에 있어서,
    상기 제1 도전층은 접지 전압을 수신하는 표시 장치.
  14. 제 9 항에 있어서,
    상기 제1 커패시터의 상기 제1 단자는 상기 제1 플로팅층과 직접 접속되고, 상기2 단자는 상기 제1 도전층과 직접 접속되는 표시 장치.
  15. 제 9 항에 있어서,
    상기 제1 플로팅층 및 상기 제1 도전층은 상기 베이스층의 제1 면 상에서 동일 물질로 형성되는 표시 장치.
  16. 제 9 항에 있어서,
    평면상에서 상기 신호 라인과 중첩하는 제2 플로팅층;
    평면상에서 상기 제2 플로팅층과 이격하여 배치되는 제2 도전층; 및
    상기 제2 플로팅층과 전기적으로 연결된 제1 단자 및 상기 제2 도전층과 전기적으로 연결된 제2 단자를 포함하는 제2 커패시터를 더 포함하는 표시 장치.
  17. 제 16 항에 있어서,
    상기 제2 플로팅층 및 상기 제2 도전층은 상기 베이스층의 제2 면 상에서 동일 물질로 형성되고,
    상기 베이스층은 상기 신호 라인과 상기 제2 플로팅층 및 상기 제2 도전층을 절연시키는 표시 장치.
  18. 제 9 항에 있어서,
    상기 제1 커패시터의 커패시턴스는 상기 신호 라인과 상기 제1 플로팅층 사이의 기생 커패시턴스를 고려하여 결정되는 표시 장치.
  19. 제 9 항에 있어서,
    상기 회로 기판은 연성 회로 기판을 포함하는 표시 장치.
  20. 제 9 항에 있어서,
    상기 베이스층은 유연성을 갖는 절연층을 포함하는 표시 장치.
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* Cited by examiner, † Cited by third party
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TW344043B (en) * 1994-10-21 1998-11-01 Hitachi Ltd Liquid crystal display device with reduced frame portion surrounding display area
US7733600B2 (en) * 2005-09-30 2010-06-08 Tdk Corporation Hard disk drive and wireless data terminal using the same
JP2011187809A (ja) * 2010-03-10 2011-09-22 Renesas Electronics Corp 半導体装置および多層配線基板
US10069209B2 (en) 2012-11-06 2018-09-04 Pulse Finland Oy Capacitively coupled antenna apparatus and methods
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