KR20220013676A - 전계 발광 표시장치 - Google Patents

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Abstract

본 명세서의 실시예에 따른 전계 발광 표시장치는 제1 픽셀(P1); 상기 제1 픽셀과 함께 데이터라인(DL), 기준전압 라인(RL) 및 초기화전압 라인(IL)을 공유하며, 수평 방향을 따라 상기 제1 픽셀에 이웃하게 배치된 제2 픽셀(P2); 상기 제1 픽셀에 연결되고 상기 제1 픽셀로 제1 게이트 제어신호(SC1)를 공급하는 제1 게이트라인(GL1); 상기 제2 픽셀에 연결되고 상기 제2 픽셀로 제2 게이트 제어신호(SC2)를 공급하는 제2 게이트라인(GL2); 상기 제1 및 제2 픽셀들에 공통으로 연결되고, 상기 제1 및 제2 픽셀들로 제3 게이트 제어신호(SE1,2)를 공급하는 제3 게이트라인(GL3); 및 상기 제1 및 제2 픽셀들에 공통으로 연결되고, 상기 제1 및 제2 픽셀들로 제4 게이트 제어신호(INI1,2)를 공급하는 제4 게이트라인(GL4)을 포함하고, 상기 제1 픽셀에 포함된 제1 구동소자(DR1)의 채널 폭과 상기 제2 픽셀에 포함된 제2 구동소자(DR2)의 채널 폭은 다르게 형성된다.

Description

전계 발광 표시장치{Electroluminescence Display Device}
이 명세서는 전계 발광 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 전계 발광 표시장치로 나뉘어진다. 전계 발광 표시장치의 각 픽셀들은 스스로 발광하는 발광 소자를 포함하며, 영상 데이터의 계조에 따라 발광 소자의 발광량을 제어하여 휘도를 조절한다. 각 픽셀 회로는, 발광 소자에 픽셀 전류를 공급하는 구동 트랜지스터와, 구동 트랜지스터의 게이트-소스 간 전압을 프로그래밍하는 적어도 하나 이상의 스위칭 트랜지스터와 커패시터를 포함할 수 있다.
이러한 전계 발광 표시장치는 점점 고해상도로 발전하고 있다. 고해상도 모델의 경우, 데이터 드라이버를 구성하는 소스 집적회로들 간의 탭 간격 확보와 제조 비용을 줄이기 위해 더블 레이트 구동방식(Double Rate Driving type, 이하 DRD라 함)을 채용하고 있다. DRD 방식에 따르면, 일 데이터라인을 사이에 두고 수평 방향으로 서로 이웃하게 배치된 2개의 픽셀들이 하나의 데이터라인을 공유하고, 상기 데이터라인으로부터 공급되는 데이터전압에 의해 상기 2개의 픽셀들이 순차적으로 구동된다. DRD 방식을 채용하는 경우, 데이터 드라이버의 출력 채널 수뿐만 아니라, 데이터 드라이버의 출력 채널에 연결된 데이터라인의 개수가 1 픽셀 라인(여기서, 1 픽셀 라인은 수평 방향을 따라 서로 이웃하게 배치된 픽셀들의 집합체를 의미함)에 속하는 픽셀들의 개수에 비해 1/2로 줄어들기 때문에, 공정 마진이 확보될 수 있고 제조 비용이 줄어드는 효과가 있다. 하지만, DRD 방식을 채용하면 그렇지 않은 경우에 비해 게이트라인의 개수가 2배로 증가할 수 있는데, 이는 데이터라인을 서로 공유하는 2개의 픽셀들의 구동 타이밍은 시간적으로 서로 분리되어야 하기 때문이다.
게이트라인은 게이트 드라이버에 연결된다. 게이트라인의 개수가 증가하면, 게이트 드라이버의 회로 사이즈와 그 실장 면적이 증가하기 때문에 설계 면적 부족으로 인한 패널 설계 제약이 있을 수 있고 표시패널에서 베젤(Bezel) 영역이 증가할 수 있다. 이러한 문제점은 내부 보상용 픽셀 구조 즉, 복수개의 스위칭 트랜지스터들을 포함하여 구동 트랜지스터의 전기적 특성 변화가 픽셀 회로 내부에서 보상되도록 하는 픽셀 구조에서 더욱 두드러질 수 있다.
따라서, 본 명세서에 개시된 실시예는 전술한 문제점을 해결하기 위한 것으로서, DRD 내부 보상 방식에서 게이트라인 개수 증가를 최소화할 수 있도록 한 전계 발광 표시장치를 제공한다.
본 명세서의 일 실시예에 따른 전계 발광 표시장치는 제1 픽셀(P1); 상기 제1 픽셀과 함께 데이터라인(DL), 기준전압 라인(RL) 및 초기화전압 라인(IL)을 공유하며, 수평 방향을 따라 상기 제1 픽셀에 이웃하게 배치된 제2 픽셀(P2); 상기 제1 픽셀에 연결되고 상기 제1 픽셀로 제1 게이트 제어신호(SC1)를 공급하는 제1 게이트라인(GL1); 상기 제2 픽셀에 연결되고 상기 제2 픽셀로 제2 게이트 제어신호(SC2)를 공급하는 제2 게이트라인(GL2); 상기 제1 및 제2 픽셀들에 공통으로 연결되고, 상기 제1 및 제2 픽셀들로 제3 게이트 제어신호(SE1,2)를 공급하는 제3 게이트라인(GL3); 및 상기 제1 및 제2 픽셀들에 공통으로 연결되고, 상기 제1 및 제2 픽셀들로 제4 게이트 제어신호(INI1,2)를 공급하는 제4 게이트라인(GL4)을 포함하고, 상기 제1 픽셀에 포함된 제1 구동소자(DR1)의 채널 폭과 상기 제2 픽셀에 포함된 제2 구동소자(DR2)의 채널 폭은 다르게 형성된다.
본 실시예는 다음과 같은 효과가 있다.
본 실시예는 DRD 내부 보상 방식에서 게이트라인 개수 증가를 최소화하여, 패널 설계 제약과 베젤 사이즈를 줄일 수 있는 효과가 있다.
본 실시예는 구동 소자의 채널 폭을 차등 설계하거나 또는, 게이트라인의 배선폭을 차등 설계하여 DRD 내부 보상 방식에서 게이트라인 개수 저감으로 인해 생기는 사이드 이펙트를 줄임으로써, 내부 보상의 정확성과 신뢰성을 높일 수 있는 효과가 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 실시예에 따른 전계 발광 표시장치를 보여주는 블록도이다.
도 2는 도 1의 표시패널에 형성된 일 픽셀의 등가 회로를 보여주는 도면이다.
도 3은 도 2의 픽셀의 구동 타이밍을 보여주는 도면이다.
도 4a, 도 4b, 도 4c, 도 4d, 및 도 4e는 각각 도 3의 제1, 제2, 제3, 제4 및 제5 기간들에서 픽셀의 동작 상태를 나타내는 도면들이다.
도 5 내지 도 7은 본 명세서의 제1 실시예에 따른 2개 픽셀들과 신호 라인들 간의 연결 구성을 보여주는 도면들이다.
도 8은 제1 실시예에 따른 2개 픽셀들의 구동 타이밍을 보여주는 도면이다.
도 9는 제1 실시예에 따른 2개 픽셀들에서 플로팅 시간 편차에 따른 보상 편차를 줄이기 위한 보완 콘셉을 보여주는 도면이다.
도 10 내지 도 13은 본 명세서의 제1 실시예를 4개 픽셀들로 이루어진 1 단위 픽셀에 적용한 일 예시 도면들이다.
도 14 내지 도 16은 본 명세서의 제2 실시예에 따른 2개 픽셀들과 신호 라인들 간의 연결 구성을 보여주는 도면들이다.
도 17은 제2 실시예에 따른 2개 픽셀들의 구동 타이밍을 보여주는 도면이다.
도 18 내지 도 21은 본 명세서의 제2 실시예를 4개 픽셀들로 이루어진 1 단위 픽셀에 적용한 일 예시 도면들이다.
도 22는 본 명세서의 제3 실시예에 따라 3개의 픽셀 라인들에 분산 배치된 12개 픽셀들과 신호 라인들 간의 연결 구성을 보여주는 도면들이다.
도 23 및 도 24는 상기 3개의 픽셀 라인들에 분산 배치된 12개 픽셀들에 대한 구동 타이밍을 설명하기 위한 도면들이다.
이하 첨부된 도면을 참조하여 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 이 명세서 내용과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 불필요하게 내용 이해를 흐리게 하거나 방해할 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
전계 발광 표시장치에서 픽셀 회로는 N 채널 트랜지스터(NMOS)와 P 채널 트랜지스터(PMOS) 중 하나 이상을 포함할 수 있다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. N 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. N 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. P 채널 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. P 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다.
픽셀들에 인가되는 스캔 신호(또는 게이트 신호)는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. N 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. P 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.
도 1은 본 명세서의 실시예에 따른 전계 발광 표시장치를 보여주는 블록도이다.
도 1을 참조하면, 본 명세서의 실시예에 따른 전계 발광 표시장치는, 표시 패널(10), 타이밍 컨트롤러(11), 데이터 드라이버(12), 게이트 드라이버(13), 및 전원 회로(미도시)를 구비할 수 있다. 도 1에서, 타이밍 컨트롤러(11), 데이터 드라이버(12) 및 전원 회로는 전체 또는 일부가 드라이브 집적회로 내에서 일체화될 수 있다.
표시 패널(10)에서 입력 영상이 표현되는 화면에는 열(Column) 방향(또는 수직 방향)으로 연장된 제1 신호 라인들(14)과 행(Row) 방향(또는 수평 방향)으로 연장된 제2 신호 라인들(15)이 교차하고, 교차 영역마다 픽셀들(PIX)이 매트릭스 형태로 배치되어 픽셀 어레이를 형성한다. 제1 신호 라인들(14)은 데이터전압이 공급되는 데이터라인들과, 기준전압이 공급되는 기준전압 라인들을 포함할 수 있다. 제2 신호 라인들(15)은 게이트 제어신호들이 공급되는 게이트라인들을 포함할 수 있다.
픽셀 어레이는 다수의 픽셀 라인들을 포함한다. 여기서, 픽셀 라인은 물리적인 신호 라인을 의미하는 것이 아니라, 수평 방향으로 이웃하게 배치된 1 라인 분량의 픽셀 집합체 또는 1 라인 분량의 픽셀 블록으로 정의될 수 있다. 픽셀들(PIX)은 복수개씩 그룹핑되어 다양한 컬러를 표현할 수 있다. 컬러 표현을 위한 픽셀 그룹을 단위 픽셀로 정의할 때, 1 단위 픽셀은 R(적색), G(녹색), B(청색) 픽셀들을 포함할 수 있고, 나아가 W(백색) 픽셀을 더 포함할 수도 있다. 이하의 실시예에서는 1 단위 픽셀이 R,G,B,W 픽셀들로 구현되는 경우를 예시적으로 설명한다.
픽셀들(PIX) 각각은 발광 소자와, 게이트-소스 간 전압에 따라 픽셀 전류를 생성하여 발광 소자를 구동시키는 구동 소자를 포함한다. 발광 소자는 애노드전극, 캐소드전극 및 이 전극들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공 주입층(Hole Injection layer, HIL), 정공 수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자 수송층(Electron transport layer, ETL), 전자 주입층(Electron Injection layer, EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자에 픽셀 전류가 흐를 때 정공 수송층(HTL)을 통과한 정공과 전자 수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동하여 여기자가 형성되고, 그 결과 발광층(EML)이 가시광을 방출할 수 있다.
구동 소자는 박막 트랜지스터로 구현될 수 있다. 구동 트랜지스터는 그 전기적 특성(예컨대, 문턱전압, 전자 이동도 등)이 모든 픽셀들에서 균일하여야 하지만 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 차이가 있을 수 있다. 구동 트랜지스터의 전기적 특성은 디스플레이 구동 시간의 경과에 따라 변할 수도 있는데, 열화 정도가 픽셀들 간에 차이가 있을 수 있다. 이러한 구동 트랜지스터의 전기적 특성 편차를 보상하기 위해, 전계 발광 표시장치에 내부 보상 방법이 적용될 수 있다. 내부 보상 방법은 픽셀 회로 내에 포함된 내부 보상부를 통해 구동 트랜지스터의 전기적 특성 변화가 픽셀 전류에 영향을 미치지 못하도록 보상하는 것이다. 내부 보상부는 박막 트랜지스터로 구현되는 복수의 스위칭 소자들과 적어도 하나 이상의 스토리지 커패시터를 포함할 수 있다.
픽셀 회로에 포함된 일부 트랜지스터(특히, 소스 또는 드레인이 구동 소자의 게이트에 연결된 스위칭 트랜지스터)를 산화물 트랜지스터로 구현하는 시도가 늘고 있다. 산화물 트랜지스터는 반도체 물질로 폴리 실리콘 대신 산화물(Oxide), 즉 In(인듐), Ga(갈륨), Zn(아연), O(산소)를 결합한 IGZO라는 산화물이 사용된다. 산화물 트랜지스터는, 비정질 실리콘 트랜지스터에 비해서 전자 이동도가 10배 이상 높고, 저온 폴리 실리콘(Low Temperature Poli Silicon, 이하 LTPS라 함) 트랜지스터에 비해 제조 비용이 훨씬 낮은 장점이 있다. 또한, 산화물 트랜지스터는 오프 전류가 낮기 때문에, 트랜지스터의 오프 기간이 상대적으로 긴 저속 구동시 구동 안정성과 신뢰성이 높은 장점도 있다. 따라서, 고해상도와 저전력 구동이 필요하거나 저온 폴리 실리콘 공정으로 화면 크기를 대응할 수 없는 OLED TV에 산화물 트랜지스터가 채용될 수 있다.
표시 패널(10)의 픽셀 어레이 위에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱 되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시 패널(PIX)의 화면 위에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
픽셀 어레이에서, 픽셀들(PIX)은 DRD 내부 보상 방식으로 구동될 수 있다. DRD 내부 보상 방식을 위해, 동일 픽셀 라인 상에 배치된 픽셀들은 2개씩 그룹핑되고, 동일 그룹에 속하는 2 픽셀들이 하나의 데이터라인(14)을 공유할 수 있다. 동일 픽셀 라인에 배치된 픽셀들(PIX)은, 공유 데이터라인(14)을 기준으로 좌측에 배치된 픽셀들이 제1 픽셀들로 정의되고, 공유 데이터라인(14)을 기준으로 우측에 배치된 픽셀들이 2 픽셀들로 정의될 수 있다. 이때, 1 픽셀 라인 분량의 픽셀들에 대응되는 제1 게이트라인들 중 일부는 상기 제1 및 제2 픽셀들 중 어느 하나에 선택적으로 연결됨으로써, 제1 픽셀들의 구동 타이밍과 제2 픽셀들의 구동 타이밍이 DRD 방식에 맞게 시간적으로 분리될 수 있다. 특히, 상기 제1 게이트라인들 중 나머지는 상기 제1 및 제2 픽셀들에 공통으로 연결됨으로써, DRD 내부 보상 방식을 채용할 때 초래되는 사이드 이펙트, 즉 게이트라인의 개수가 증가되는 단점이 해결될 수 있다. 나아가, 상기 게이트라인들 중 일부는 다른 픽셀 라인에 배치된 일 픽셀에 더 연결됨으로써, 게이트라인의 개수가 더욱 줄어들 수 있다. 본 명세서에 따르면, DRD 내부 보상 방식을 채용하면서도 구동에 필요한 게이트라인의 수를 줄일 수 있어 패널 설계 제약을 덜 받고 베젤 사이즈를 최소화할 수 있는 효과가 있다.
픽셀 어레이에는 고전위 전원전압(EVDD)이 공급되는 고전위 전원라인들과, 저전위 전원전압(EVSS)이 공급되는 저전위 전원라인들과, 초기화 전압(INIT)이 공급되는 초기화전압 라인들이 더 포함될 수 있다. 한편, 저전위 전원라인들은 발광 소자의 아래 또는 위에서 상기 발광 소자에 연결되는 통 전극 형태로 대체될 수도 있다.
고전위 전원라인들과 저전위 전원라인들과 초기화전압 라인들은 전원 회로에 연결될 수 있다. 전원 회로는 직류-직류 변환기(DC-DC Converter)를 이용하여, 호스트 시스템으로부터 제공되는 직류 입력 전압을 조정하여 데이터 드라이버(12)와 게이트 드라이버(13)의 동작에 필요한 게이트 온 전압과 게이트 오프 전압(VGH,VGL) 등을 생성하고, 또한 픽셀 어레이의 구동에 필요한 고전위 전원전압(ELVDD), 초기화 전압(INIT) 및 저전위 전원전압(EVSS)을 생성할 수 있다. 초기화 전압(INIT)은 저전위 전원전압(EVSS)보다 높게 설정될 수 있다. 초기화 전압(INIT)은 픽셀(PIX) 내에서 구동 소자의 게이트 전위를 초기화하기 위한 것으로, 픽셀(PIX) 내에서 구동 소자의 소스 전위를 초기화하기 위한 기준 전압보다 높게 설정될 수 있다. 특히, 초기화 기간에서 구동 소자가 온 상태로 셋팅될 수 있도록, 초기화 전압(INIT)과 기준 전압 간의 차는 구동 소자의 문턱전압보다 높게 설정될 수 있다.
이와 같이 픽셀들(PIX)은, 전원 회로로부터 고전위 픽셀전압(ELVDD), 초기화 전압(INIT) 및 저전위 픽셀전압(EVSS)을 공급받고, 데이트 드라이버(12)로부터 데이터전압과 기준 전압을 공급받는다. 제1 및 제2 신호라인들(14,15)과 픽셀들(PIX) 간의 연결 구성에 따라 제1 내지 제3 실시예들이 도출될 수 있다. 제1 실시예는 도 5 내지 도 13을 통해 후술되고, 제2 실시예는 도 14 내지 도 21을 통해 후술되며, 제3 실시예는 도 22 내지 도 24를 통해 후술된다.
타이밍 컨트롤러(11)는 호스트 시스템(미도시)으로부터 전달되는 디지털 영상 데이터(DATA)를 데이터 드라이버(12)에 공급한다. 타이밍 컨트롤러(11)는 호스트 시스템으로부터 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등의 타이밍 신호를 입력 받아 데이터 드라이버(12)와 게이트 드라이버(13)의 동작 타이밍을 제어하기 위한 타이밍 제어 신호들을 생성한다. 타이밍 제어 신호들은 게이트 드라이버(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)와 데이터 드라이버(12)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 포함할 수 있다.
데이터 드라이버(12)는, 데이터 제어 신호(DDC)를 기반으로 타이밍 컨트롤러(11)로부터 입력되는 디지털 영상 데이터(DATA)를 샘플링 및 래치 하여 병렬 데이터로 바꾸고, 디지털-아날로그 컨버터(이하, DAC)에서 감마 기준 전압에 따라 디지털 영상 데이터(DATA)를 아날로그 데이터 전압으로 변환하고, 그 데이터 전압을 데이터 라인들을 통해 픽셀들(PIX)로 공급한다. 데이터 전압은 픽셀들(PIX)에서 표현될 영상 계조들에 대응되는 전압 값들일 수 있다. 데이터 드라이버(12)는 복수 개의 소스 드라이버 집적회로들로 구성될 수 있다. DRD 내부 보상 방식을 채용하면 그렇지 않은 경우에 비해 픽셀들(PIX)의 구동에 필요한 데이터 라인들의 개수가 절반으로 줄어들기 때문에, 데이터 라인들과 연결될 소스 드라이버 집적회로의 사이즈도 줄어드는 효과가 있다.
소스 드라이버 집적회로는 쉬프트 레지스터(shift register), 래치, 레벨 시프터, DAC, 및 출력 버퍼를 포함할 수 있다. 쉬프트 레지스터는 타이밍 컨트롤러(11)로부터 입력되는 클럭을 쉬프트 하여 샘플링을 위한 클럭을 순차적으로 출력하고, 래치는 쉬프트 레지스터로부터 순차적으로 입력되는 샘플링 클럭 타이밍에 디지털 영상 데이터(DATA)를 샘플링 및 래치 하고 샘플링 된 픽셀 데이터를 동시에 출력하고, 레벨 시프터는 래치로부터 입력되는 픽셀 데이터의 전압을 DAC의 입력 전압 범위 내로 조정 하고, DAC는 레벨 시프터로부터의 픽셀 데이터를 감마 보상 전압을 참조하여 데이터 전압으로 변환한 후, 이 데이터 전압을 출력 버퍼를 통해 데이터 라인들로 공급한다.
게이트 드라이버(13)는, 게이트 제어 신호(GDC)를 기반으로 게이트 제어신호들을 생성하여 게이트 라인들에 공급한다. 게이트 드라이버(13)는, 게이트 쉬프트 레지스터, 게이트 쉬프트 레지스터의 출력 신호를 픽셀의 TFT(Thin Film Transistor) 구동에 적합한 스윙 폭으로 변환하기 위한 레벨 시프터 및 출력 버퍼 등을 각각 포함하는 다수의 게이트 드라이브 집적 회로들로 구성될 수 있다. 또는, 게이트 드라이버(13)는 GIP(Gate driver In Panel)) 방식으로 표시 패널(10)의 기판 상에 직접 형성될 수도 있다. GIP 방식의 경우, 레벨 시프터는 PCB(Printed Circuit Board) 위에 실장되고, 게이트 쉬프트 레지스터는 표시 패널(10)의 비 표시영역인 베젤 영역에 형성될 수 있다.
게이트 쉬프트 레지스터는 캐스 캐이드(Cascade) 방식으로 서로 연결된 다수의 출력 스테이지들을 포함한다. 상기 출력 스테이지들은 게이트라인들에 독립적으로 연결되어 게이트라인들로 게이트 제어신호들을 출력한다. 1 픽셀 라인에 배치된 픽셀들(PIX)을 구동하기 위한 출력 스테이지들과 게이트 제어신호들의 개수는 그에 대응되는 게이트 라인들의 개수에 따라 결정된다. 본 실시예의 DRD 내부 보상 방식에서 게이트 제어신호들 중 일부가 1 픽셀 라인의 모든 픽셀들(PIX) 및/또는 다른 픽셀 라인의 일부 픽셀들(PIX)에 공통으로 연결되기 때문에 그만큼 게이트 라인들의 개수와 게이트 제어신호들의 개수가 줄어들 수 있다. 그리고, 줄어든 게이트 제어신호들의 개수에 비례하여 출력 스테이지들의 개수도 줄어들기 때문에 협 베젤이 용이하게 구현될 수 있다. 공통으로 연결된 게이트라인을 통해 1 픽셀 라인의 모든 픽셀들(PIX)에 동일한 위상으로 공급되는 게이트 제어신호는 스캔 제어신호(데이터 기입 타이밍에 동기됨)를 제외한 나머지 게이트 제어신호들 중 적어도 일부를 포함할 수 있다.
호스트 시스템은 모바일 기기, 웨어러블 기기 및 가상/증강 현실 기기 등에서 AP(Application Processor)가 될 수 있다. 또한, 호스트 시스템은 텔레비전 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터, 및 홈 시어터 시스템 등의 메인 보드일 수 있으며, 이에 한정되는 것은 아니다.
도 2는 도 1의 표시패널에 형성된 일 픽셀(PIX)의 등가 회로를 보여주는 도면이다.
도 2를 참조하면, 픽셀 회로는 구동 트랜지스터(DR), 발광 소자(EL), 및 내부 보상부를 포함하여 구성될 수 있다.
구동 트랜지스터(DR)는 발광 소자(EL)를 구동할 수 있는 픽셀 전류를 생성한다. 구동 트랜지스터(DR)의 게이트가 제1 노드(N1)에 연결되고, 제1 전극(소스 또는 드레인 중 어느 하나)이 고전위 전원전압(EVDD)의 입력단자에 연결되고, 제2 전극(소스 또는 드레인 중 나머지 하나)이 발광 소자(EL)에 연결된다. 고전위 전원전압(EVDD)의 입력단자는 고전위 전원라인(PSL)에 연결되어 고전위 전원라인(PSL)으로부터 고전위 전원전압(EVDD)을 공급받아 구동 트랜지스터(DR)의 제1 전극에 공급한다.
발광 소자(EL)는 제2 노드(N2)에 연결된 애노드 전극과 저전위 전원전압(EVSS)의 입력단자에 연결된 캐소드 전극과, 양 전극들 사이에 위치한 발광층을 포함한다. 발광 소자(EL)는 유기 발광층을 포함한 유기 발광다이오드로 구현되거나 또는, 무기 발광층을 포함한 무기 발광다이오드로 구현될 수 있다.
내부 보상부는 구동 트랜지스터(DR)의 문턱 전압 변화를 보상하기 위한 것으로서, 3개의 스위칭 트랜지스터들(SW1,SW2,SW3)과 1개의 스토리지 커패시터(Cst)로 구성될 수 있다. 이때, 구동 트랜지스터(DR)의 게이트-소스 간 전위(Vg-Vs)가 안정적으로 유지될 수 있도록 스위칭 트랜지스터들의 적어도 일부(예컨대, SW1)가 오프 전류 특성이 좋은 산화물 트랜지스터로 구성될 수 있다.
내부 보상부는 제1 내지 제3 스위칭 트랜지스터들(SW1,SW2,SW3)의 스위칭 동작에 따라 제1 및 제2 노드들(N1,N2)의 전압들(Vg,Vs)을 제어하여, 구동 트랜지스터(DR)의 문턱전압 및 전자 이동도 변화를 구동 트랜지스터(DR)의 게이트-소스 간 전압(Vg-Vs)에 반영 한다. 내부 보상부는 구동 트랜지스터(DR)의 문턱전압 및 전자 이동도 변화에도 불구하고 픽셀 전류가 그에 영향 받지 않게 보상하는 역할을 한다. 이를 통해 구동 트랜지스터(DR)의 문턱전압 및 전자 이동도 변화에 대한 보상 동작이 픽셀 내부에서 이뤄지는 것이다. 이러한 내부 보상 동작은 구동 트랜지스터(DR)의 전기적 특성 변화에 대응하여 디지털 영상 데이터를 보정하는 외부 보상 동작과 구분되어야 한다.
제1 스위칭 트랜지스터(SW1)는 제1 노드(N1)에 데이터전압(Vdata)을 인가하기 위한 것이다. 제1 스위칭 트랜지스터(SW1)의 제1 전극은 데이터라인(DL)에 연결되고 제2 전극은 제1 노드(N1)에 연결된다. 그리고, 제1 스위칭 트랜지스터(SW1)의 게이트는 제1 게이트라인에 연결된다. 제1 스위칭 트랜지스터(SW1)는 제1 게이트라인으로부터의 제1 게이트 제어신호(WS1)에 따라 스위칭된다.
제2 스위칭 트랜지스터(SW2)는 제2 노드(N2)에 기준전압(REF)을 인가하기 위한 것이다. 제2 스위칭 트랜지스터(SW2)의 제1 전극은 기준전압 라인(RL)에 연결되고 제2 전극은 제2 노드(N2)에 연결된다. 그리고, 제2 스위칭 트랜지스터(SW2)의 게이트는 제2 게이트라인에 연결된다. 제2 스위칭 트랜지스터(SW2)는 제2 게이트라인으로부터의 제2 게이트 제어신호(WS2)에 따라 스위칭된다.
제3 스위칭 트랜지스터(SW3)는 제1 노드(N1)에 초기화전압(INIT)을 인가하기 위한 것이다. 제3 스위칭 트랜지스터(SW3)의 제1 전극은 초기화전압 라인(IL)에 연결되고 제2 전극은 제1 노드(N1)에 연결된다. 그리고, 제3 스위칭 트랜지스터(SW3)의 게이트는 제3 게이트라인에 연결된다. 제3 스위칭 트랜지스터(SW3)는 제3 게이트라인으로부터의 제3 게이트 제어신호(WS3)에 따라 스위칭된다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되어, 제1 내지 제3 스위칭 트랜지스터들(SW1,SW2,SW3)의 스위칭 동작에 따라 결정된 구동 트랜지스터(DR)의 게이트-소스 간 전압(Vg-Vs)을 저장 및 유지한다.
도 3은 도 2의 픽셀의 구동 타이밍을 보여주는 도면이다. 그리고, 도 4a, 도 4b, 도 4c, 도 4d, 및 도 4e는 각각 도 3의 제1, 제2, 제3, 제4 및 제5 기간들에서 픽셀의 동작 상태를 나타내는 도면들이다.
도 3을 참조하면, 픽셀 구동 타이밍은 제1 내지 제5 기간들(X1~X5)을 포함할 수 있다.
제1 기간(X1)에서, 제1 노드(N1)는 초기화 전압(INIT)으로, 그리고 제2 노드(N2)는 기준전압(REF)으로 각각 초기화된다. 이를 위해, 도 4a와 같이 제2 스위칭 트랜지스터(SW2)는 제2 게이트라인으로부터의 제2 게이트 제어신호(WS2)에 따라 온 스위칭되고, 제3 스위칭 트랜지스터(SW3)는 제3 게이트라인으로부터의 제3 게이트 제어신호(WS3)에 따라 온 스위칭된다. 구동 트랜지스터(DR)는 게이트-소스 간 전압(Vg-Vs)인 “INIT-REF”이 그의 문턱전압(Vth)보다 높기 때문에 턴 온 조건을 충족한다.
제2 및 제3 기간들(X2,X3)은 구동 트랜지스터(DR)의 문턱전압을 센싱하여 게이트-소스 간 전압(Vg-Vs)에 반영하기 위한 기간들이다. 고해상도 모델의 경우 1 픽셀 라인의 구동에 필요한 시간이 짧기 때문에, 제2 기간(X2)만으로 구동 트랜지스터(DR)의 문턱전압을 센싱하기에 부족할 수 있다. 따라서, 구동 트랜지스터(DR)의 문턱전압은 플로팅 상태로 갖는 제3 기간(X3)을 통해 더 센싱될 수 있다. 문턱전압 샘플링되기 전까지는 구동 트랜지스터(DR)가 턴 온 상태를 유지하기 때문에 플로팅 상태인 제3 기간(X3)을 통해서도 문턱전압이 더 센싱될 수 있는 것이다.
도 4b를 참조하면, 제2 기간(X2)에서, 제3 스위칭 트랜지스터(SW3)은 온 스위칭 상태를 유지하고, 제2 스위칭 트랜지스터(SW2)는 오프 스위칭되어 구동 트랜지스터(DR)가 소스 팔로워(source follower)로 동작한다. 즉, 제1 노드(N1)의 전압(Vg)이 초기화 전압(INIT)으로 고정된 상태에서 구동 트랜지스터(DR)의 드레인-소스 간 전류에 의해 제2 노드(N2)의 전압(Vs)이 기준전압(REF)으로부터 초기화 전압(INIT)을 향해 상승한다.
도 4c를 참조하면, 제3 기간(X3)에서, 제3 스위칭 트랜지스터(SW3)도 오프 스위칭되고 제2 스위칭 트랜지스터(SW2)는 계속해서 오프 스위칭 상태를 유지되어 제1 및 제2 노드들(N1,N2)이 모두 플로팅(floating)된다. 이러한 플로팅 상태에서도 소스 팔로워 동작은 계속된다. 제3 기간(X3)에서의 소스 팔로워 동작은, 구동 트랜지스터(DR)의 드레인-소스 간 전류에 의해 제2 노드(N2)의 전압(Vs)이 제1 노드(N1)의 전압(Vg)보다 좀 더 빠르게 상승하기 때문에 가능한 것이다. 이러한 소스 팔로워 동작은 구동 트랜지스터(DR)가 턴 오프 될 때까지 지속되며, 구동 트랜지스터(DR)가 턴 오프 될 때의 게이트-소스 간 전압(Vg-Vs)이 구동 트랜지스터(DR)의 문턱전압(Vth)으로 샘플링되어 스토리지 커패시터(Cst)에 저장된다.
제4 기간(X4)은 구동 트랜지스터(DR)의 전자 이동도 변화를 게이트-소스 간 전압(Vg-Vs)에 반영하기 위한 기간이다. 구동 트랜지스터(DR)의 전자 이동도 변화에 맞춰 게이트-소스 간 전압(Vg-Vs)이 턴 온 조건을 만족하면서 상보적으로 맞춰진다. 구체적으로, 도 4d와 같이 제4 기간(X4)에서, 제1 게이트라인으로부터의 제1 게이트 제어신호(WS1)에 따라 제1 스위칭 트랜지스터(SW1)가 온 스위칭되어, 제1 노드(N1)에 데이터전압(Vdata)이 인가된다. 구동 트랜지스터(DR)는 게이트-소스 간 전압(Vg-Vs)인 “Vdata+Vth”이 그의 문턱전압(Vth)보다 높기 때문에 턴 온 조건을 충족한다. 제4 기간(X4)에서도 구동 트랜지스터(DR)의 소스 팔로워 동작이 이뤄진다. 제1 노드(N1)의 전압(Vg)이 데이터전압(Vdata)으로 고정된 상태에서 구동 트랜지스터(DR)의 드레인-소스 간 전류에 의해 제2 노드(N2)의 전압(Vs)이 제3 기간(X3)에서 셋팅된 값으로부터 상승한다. 제2 노드(N2)의 전압 상승 기울기는 구동 트랜지스터(DR)의 전자 이동도에 비례한다. 구동 트랜지스터(DR)의 전자 이동도가 기준값보다 증가한 경우에는, 제4 기간(X4) 내에서 구동 트랜지스터(DR)의 게이트-소스 간 전압(Vg-Vs)은 제2 노드(N2)의 전압 상승 기울기에 의해 기준값보다 작게 맞춰진다. 이와 반대로 구동 트랜지스터(DR)의 전자 이동도가 기준값보다 감소한 경우에는, 제4 기간(X4) 내에서 구동 트랜지스터(DR)의 게이트-소스 간 전압(Vg-Vs)은 제2 노드(N2)의 전압 상승 기울기에 의해 기준값보다 크게 맞춰진다. 이러한 상보적인 원리에 의해 게이트-소스 간 전압(Vg-Vs)이 구동 트랜지스터(DR)의 전자 이동도 변화에 맞춰 자동으로 보상될 수 있다.
제5 기간(X5)은 구동 트랜지스터(DR)의 드레인-소스 전류에 의해 발광 소자(EL)를 발광 시키는 기간이다. 구동 트랜지스터(DR)의 드레인-소스 전류는 제4 기간(X4)에서 셋팅된 구동 트랜지스터(DR)의 게이트-소스 간 전압(Vg-Vs)의 제곱에 비례한다. 도 4e와 같이 제5 기간(X5)에서 제1 스위칭 트랜지스터(SW1)도 오프 스위칭되어 제1 및 제2 노드들(N1,N2)이 모두 플로팅된다. 이 상태에서 구동 트랜지스터(DR)의 게이트-소스 간 전압(Vg-Vs)은 제4 기간(X4)에서의 셋팅 값을 유지하므로 구동 트랜지스터(DR)에는 그에 대응되는 드레인-소스 전류가 계속해서 흐른다. 드레인-소스 전류에 의해 게이트-소스 간 전압(Vg-Vs)을 유지하면서 제1 및 제2 노드들(N1,N2)의 전압들(Vg,Vs)이 모두 상승한다(플로팅된 제1 및 제2 노드들(N1,N2)이 스토리지 커패시터를 통해 커플링되어 있기 때문에 같이 상승함). 이러한 전압 상승 동작은 제2 노드의 전압(Vs)이 발광 소자(EL)의 동작점 전압에 도달할 때까지 수행된다. 제2 노드의 전압(Vs)이 발광 소자(EL)의 동작점 전압에 도달하면 발광 소자(EL)가 턴 온 되어 픽셀 전류(즉, EL 턴 온 시의 드레인-소스 전류)에 비례하는 밝기로 발광한다.
제5 기간(X5)에서 발광 소자(EL)를 발광 시키는 픽셀 전류는 제4 기간(X4)에서 셋팅 된 구동 트랜지스터(DR)의 게이트-소스 간 전압(Vg-Vs)에 의해 결정되는 값이다. 상기 게이트-소스 간 전압(Vg-Vs)에는 문턱전압 및 전자 이동도의 변화가 반영되어 있기 때문에, 구동 트랜지스터(DR)의 전기적 특성 변화로 인한 픽셀 전류의 왜곡이 최소화될 수 있다.
전술한 픽셀 구성 및 기본적인 구동 타이밍은 하기 실시예들에도 적용될 수 있다. 이하에서는, DRD 내부 보상 방식을 채용할 때 게이트라인의 개수를 줄이기 위한 다양한 방안들을 제시한다.
[제1 실시예]
도 5 내지 도 7은 본 명세서의 제1 실시예에 따른 2개 픽셀들과 신호 라인들(데이터라인과 게이트라인 등을 포함) 간의 연결 구성을 보여주는 도면들이다.
도 5 및 도 6을 참조하면, DRD 내부 보상 방식을 위해, 제1 실시예에 따른 2개 픽셀들(P1,P2)은 데이터라인(DL)을 사이에 두고 수평으로 이웃하게 배치되며, 데이터라인(DL)을 공유하여 시분할 구동된다.
제1 픽셀(P1)은 제1 컬러의 제1 발광 소자(EL1), 제1 발광 소자(EL1)를 구동하는 제1 구동 트랜지스터(DR1), 제1 구동 트랜지스터(DR1)에 연결된 제1 군의 스위칭 트랜지스터들(SW11,SW12,SW13), 및 제1 스토리지 커패시터(Cst1)를 포함하며 전술한 도 3 내지 도 4e와 같은 방법으로 동작될 수 있다.
제2 픽셀(P2)은 제2 컬러의 제2 발광 소자(EL2), 제2 발광 소자(EL2)를 구동하는 제2 구동 트랜지스터(DR2), 제2 구동 트랜지스터(DR2)에 연결된 제2 군의 스위칭 트랜지스터들(SW21,SW22,SW23), 및 제2 스토리지 커패시터(Cst2)를 포함하며 전술한 도 3 내지 도 4e와 유사한 방법으로 동작될 수 있다.
시분할 구동을 위해, 제1 군의 스위칭 트랜지스터들(SW11,SW12,SW13)과 제2 군의 스위칭 트랜지스터들(SW21,SW22,SW23)이 각각 서로 다른 게이트라인들(즉, 6개의 게이트라인들)에 연결된 경우가 고려될 수 있다. 하지만, 이 방안은 제1 군의 스위칭 트랜지스터들(SW11,SW12,SW13)과 제2 군의 스위칭 트랜지스터들(SW21,SW22,SW23)이 3개의 게이트라인들에 연결된(즉, SW11과 SW21이 제1 게이트라인에 연결되고, SW12과 SW22이 제2 게이트라인에 연결되고, SW13과 SW23이 제3 게이트라인에 연결됨) non-DRD 방식에 비해 게이트라인의 개수가 너무 많다.
이에, 제1 실시예에 따른 전계 발광 표시장치는 시분할 구동을 위해, 제1 군의 스위칭 트랜지스터들(SW11,SW12,SW13)과 제2 군의 스위칭 트랜지스터들(SW21,SW22,SW23)이 4개의 게이트라인들(GL1~GL4)에 연결되는 방안을 제시한다.
이를 위해, 제1 게이트라인(GL1)은 제1 픽셀(P1)에 연결되어 제1 픽셀(P1)로 제1 게이트 제어신호(SC1)를 공급하고, 제2 게이트라인(GL2)은 제2 픽셀(P2)에 연결되어 제2 픽셀(P2)로 제2 게이트 제어신호(SC2)를 공급한다. 제3 게이트라인(GL3)은 제1 및 제2 픽셀들(P1,P2)에 공통으로 연결되어 제1 및 제2 픽셀들(P1,P2)로 제3 게이트 제어신호(SE1,2)를 공급한다. 그리고, 제4 게이트라인(GL4)은 제1 및 제2 픽셀들(P1,P2)에 공통으로 연결되어 제1 및 제2 픽셀들(P1,P2)로 제4 게이트 제어신호(INI1,2)를 공급한다.
제1 게이트 제어신호(SC1)는 제1 픽셀(P1)로 공급될 제1 데이터전압(Vdata_P1)에 대응되고, 제2 게이트 제어신호(SC2)는 제2 픽셀(P2)로 공급될 제2 데이터전압(Vdata_P2)에 대응된다. 제3 게이트 제어신호(SE1,2)는 제1 및 제2 픽셀들(P1,P2)에 공통으로 공급될 기준전압(REF)에 대응되고, 제4 게이트 제어신호(INI1,2)는 제1 및 제2 픽셀들(P1,P2)에 공통으로 공급될 초기화전압(INIT)에 대응된다.
제1 데이터전압(Vdata_P1) 및 제2 데이터전압(Vdata_P2)은 각각 동일한 데이터라인(DL)을 통해 제1 픽셀(P1) 및 제2 픽셀(P2)에 분배되어야 하므로, 이들의 픽셀 기입 타이밍은 시간적으로 분리되어야 한다. 그렇지 않으면, 제1 데이터전압(Vdata_P1)과 제2 데이터전압(Vdata_P2)이 뒤섞여 화상 왜곡이 초래될 수 있다.
이에 반해, 기준전압(REF)은 제1 픽셀(P1) 및 제2 픽셀(P2)에 동일 레벨로 인가되는 제1 공통 전압이기 때문에 제1 픽셀(P1) 및 제2 픽셀(P2)에 동시에 공급되어도 무방하다. 마찬가지로, 초기화전압(INIT)도 제1 픽셀(P1) 및 제2 픽셀(P2)에 동일 레벨로 인가되는 제2 공통 전압이기 때문에 제1 픽셀(P1) 및 제2 픽셀(P2)에 동시에 공급되어도 무방하다.
도 7을 참조하면, 제1 실시예는 제1 및 제2 데이터전압들(Vdata_P1P2)의 공급 타이밍에 각각 동기되는 제1 및 제2 게이트 제어신호들(SC1,SC2)을 시간적으로 분리하여 제1 및 제2 픽셀들(P1,P2)에 선택적으로 공급하고, 기준전압(REF)의 공급 타이밍에 동기되는 제3 게이트 제어신호(SE1,2)를 제1 및 제2 픽셀들(P1,P2)에 공통으로 공급하며, 초기화전압(INIT)의 공급 타이밍에 동기되는 제4 게이트 제어신호(INI1,2)를 제1 및 제2 픽셀들(P1,P2)에 공통으로 공급한다. 제1 실시예는 제1 및 제2 픽셀들(P1,P2)에 제1 및 제2 게이트 제어신호들(SC1,SC2)을 분리 공급하기 위한 게이트라인을 2개로 이원화하고, 제1 및 제2 픽셀들(P1,P2)에 제3 게이트 제어신호(SE1,2)를 공급하기 위한 게이트라인을 1개로 단일화하고, 제1 및 제2 픽셀들(P1,P2)에 제4 게이트 제어신호(INI1,2)를 공급하기 위한 게이트라인을 1개로 단일화함으로써, 1 픽셀 라인 상에 배치된 픽셀들의 DRD 내부 보상 방식에 필요한 게이트라인 수를 기존의 6개에서 4개로 줄일 수 있다.
제1 및 제2 픽셀들(P1,P2)에서, 4개의 게이트라인들(GL1~GL4)과 스위칭 트랜지스터들, 및 구동 트랜지스터들 간의 접속 구성을 좀 더 상세히 설명하면 다음과 같다.
제1 군의 스위칭 트랜지스터들(SW11,SW12,SW13)은, 제1 게이트라인(GL1)으로부터의 제1 게이트 제어신호(SC1)에 따라 동작하여 제1 구동 트랜지스터(DR1)의 게이트와 데이터라인(DL)을 연결하는 제1 스위칭 트랜지스터(SW11)와, 제3 게이트라인(GL3)으로부터의 제3 게이트 제어신호(SE1,2)에 따라 동작하여 제1 구동 트랜지스터(DR1)의 소스와 기준전압 라인(RL)을 연결하는 제2 스위칭 트랜지스터(SW12), 및 제4 게이트라인(GL4)으로부터의 제4 게이트 제어신호(INI1,2)에 따라 동작하여 제1 구동 트랜지스터(DR1)의 게이트와 초기화전압 라인(IL)을 연결하는 제3 스위칭 트랜지스터(SW13)를 구비한다.
제2 군의 스위칭 트랜지스터들(SW21,SW22,SW23)은, 제2 게이트라인(GL2)으로부터의 제2 게이트 제어신호(SC2)에 따라 동작하여 제2 구동 트랜지스터(DR2)의 게이트와 데이터라인(DL)을 연결하는 제4 스위칭 트랜지스터(SW21)와, 제3 게이트라인(GL3)으로부터의 제3 게이트 제어신호(SE1,2)에 따라 동작하여 제2 구동 트랜지스터(DR2)의 소스와 기준전압 라인(RL)을 연결하는 제5 스위칭 트랜지스터(SW22), 및 제4 게이트라인(GL4)으로부터의 제4 게이트 제어신호(INI1,2)에 따라 동작하여 제2 구동 트랜지스터(DR2)의 게이트와 초기화전압 라인(IL)을 연결하는 제6 스위칭 트랜지스터(SW23)를 구비한다.
제1 내지 제4 게이트라인들(GL1~GL4)은 게이트 드라이버(도 1의 13)에 연결되고, 데이터라인(DL)과 기준전압 라인(RL)은 데이터 드라이버(도 1의 도 12)에 연결되며, 초기화전압 라인(IL)은 전원회로에 연결된다.
게이트 드라이버(13)는, 제1 게이트 제어신호(SC1)를 생성하여 제1 게이트라인(GL1)에 공급하고, 제2 게이트 제어신호(SC2)를 생성하여 제2 게이트라인(GL2)에 공급하고, 제3 게이트 제어신호(SE1,2)를 생성하여 제3 게이트라인(GL3)에 공급하며, 제4 게이트 제어신호(INI1,2)를 생성하여 제4 게이트라인(GL4)에 공급한다. 데이터 드라이버(12)는, 제1 픽셀(P1)에 공급될 제1 데이터전압(Vdata_P1)을 온 레벨의 제1 게이트 제어신호(SC1)에 동기하여 데이터라인(DL)에 공급하고, 제2 픽셀(P2)에 공급될 제2 데이터전압(Vdata_P2)을 온 레벨의 제2 게이트 제어신호(SC2)에 동기하여 데이터라인에 공급하며, 제1 및 제2 픽셀들(P1,P2)에 공통으로 공급될 기준전압(REF)을 온 레벨의 제3 게이트 제어신호(SE1,2)에 동기하여 기준전압 라인(RL)에 공급한다. 그리고, 전원회로는 제1 및 제2 픽셀들(P1,P2)에 공통으로 공급될 초기화전압(INIT)을 온 레벨의 제4 게이트 제어신호(INI1,2)에 동기하여 초기화전압 라인(IL)에 공급한다.
도 8은 제1 실시예에 따른 2개 픽셀들(P1,P2)의 구동 타이밍을 보여주는 도면이다. 그리고, 도 9는 제1 실시예에 따른 2개 픽셀들(P1,P2)에서 플로팅 시간 차이에 따른 보상 편차를 줄이기 위한 보완 콘셉을 보여주는 도면이다.
도 8을 참조하면, 제1 및 제2 픽셀들(P1,P2)에 대한 구동 타이밍은 제1 내지 제5 기간들(X1~X5)을 포함할 수 있다. 제1 기간(X1), 제2 기간(X2), 제3 기간(X3), 제4 기간(X4), 및 제5 기간(X5)은 일정 시간 간격, 예컨대 1 수평 기간 간격으로 순차 배치될 수 있다.
제1 내지 제5 기간들(X1~X5) 내에서, 제1 내지 제3 게이트 제어신호들(SC1,SC2,SE1,2)은 펄스 위상은 서로 다르지만 펄스 폭이 동일할 수 있다. 그리고, 제4 게이트 제어신호(INI1,2)는 제1 내지 제3 게이트 제어신호들(SC1,SC2,SE1,2)과 비교할 때, 펄스 폭이 2배일 수 있다. 제4 게이트 제어신호(INI1,2)는 제3 게이트 제어신호(SE1,2)와 펄스 위상이 동일하지만, 제1 및 제2 게이트 제어신호들(SC1,SC2)에 비해 펄스 위상이 앞선다. 이와 같이, 제1 내지 제4 게이트 제어신호들(SC1,SC2,SE1,2,INI1,2) 각각은 자신을 제외한 나머지 3개의 게이트 제어신호들과 비교할 때 펄스 폭 및 펄스 위상 중 어느 하나가 다르게 설계되어, 내부 보상 구동을 가능케 하면서도 게이트 드라이버의 간소한 동작 스킴(operation skim)에 기여할 수 있다.
제1 내지 제4 게이트 제어신호들(SC1,SC2,SE1,2,INI1,2)은 모두 온 레벨(ON)과 오프 레벨(OFF) 사이에서 스윙하며, 펄스 진폭이 동일하다. 제3 게이트 제어신호(SE1,2)는 제1 기간(X1)에서만 온 레벨(ON)을 가지며, 제4 게이트 제어신호(INI1,2)는 제1 및 제2 기간들(X1,X2)에서만 온 레벨(ON)을 가지며, 제1 게이트 제어신호(SC1)는 제4 기간(X4)에서만 온 레벨(ON)을 가지며, 제2 게이트 제어신호(SC2)는 제5 기간(X5)에서만 온 레벨(ON)을 가진다. 그리고, 제3 기간(X3)에서 제1 내지 제4 게이트 제어신호들(SC1,SC2,SE1,2,INI1,2)은 모두 오프 레벨(OFF)을 갖는다. 이러한 제1 내지 제4 게이트 제어신호들(SC1,SC2,SE1,2,INI1,2)의 타이밍 설정에 의해 게이트라인수를 줄인 상태에서도 DRD 내부 보상 동작이 원활히 이루어질 수 있다.
제1 내지 제5 기간들(X1~X5)에서, DRD 내부 보상 구동을 위한 제1 픽셀(P1) 동작은 도 4a 내지 도 4e에서 설명한 것과 실질적으로 동일하다. 다만, 제2 픽셀(P2)의 경우 제1 픽셀(P1)에 비해 플로팅 센싱 기간이 더 길다는 점에서 차이가 있다. 제2 픽셀(P2)의 경우 제3 및 제4 기간들(X3,X4)에서 플로팅 센싱이 이뤄지고, 제5 기간(X5)에서 데이터전압의 기입 및 전자 이동도의 보상이 이뤄진다.
게이트라인수를 줄이기 위해 제3 게이트 제어신호(SE1,2)와 제4 게이트 제어신호(INI1,2)를 제1 및 제2 픽셀들(P1,P2)에서 공유하는 경우, 도 8과 같이 제1 및 제2 픽셀들(P1,P2) 간에 플로팅 시간의 편차가 생길 수밖에 없다. 이러한 플로팅 시간의 차이는 구동 트랜지스터의 문턱전압 보상에 할당된 시간 차이를 유발하므로, 제1 및 제2 픽셀들(P1,P2) 간에 보상 정도가 달라질 수 있다.
구동 트랜지스터의 전류 운반 능력은 채널 폭에 의해 결정된다. 제1 및 제2 픽셀들(P1,P2) 간의 플로팅 시간 차이로 인한 사이드 이펙트를 최소화하기 위해, 제1 픽셀(P1)에 포함된 제1 구동 트랜지스터(DR1)의 제1 채널 폭과 제2 픽셀(P2)에 포함된 제2 구동 트랜지스터(DR2)의 제2 채널 폭이 차등 설계될 수 있다. 다시 말해, 플로팅 시간이 상대적으로 짧은 제1 픽셀(P1)에서 제1 구동 트랜지스터(DR1)의 제1 채널 폭은 제1 값을 갖도록 설계되고, 플로팅 시간이 상대적으로 긴 제2 픽셀(P2)에서 제2 구동 트랜지스터(DR2)의 제2 채널 폭은 제2 값을 갖도록 설계됨이 바람직하다. 이렇게 채널 폭을 차등 설계하면, 도 9와 같이 데이터전압의 기입 시점에서 제1 및 제2 구동 트랜지스터들(DR1,DR2)의 소스 전압들(Vs)은 “V2”로 동일해지고, 제1 및 제2 구동 트랜지스터들(DR1,DR2)의 게이트 전압들(Vg)은 “V1”로 동일해질 수 있다. 그 결과, 제1 및 제2 픽셀들(P1,P2) 간의 보상력 편차가 해소될 수 있다.
도 10 내지 도 13은 본 명세서의 제1 실시예를 4개 픽셀들로 이루어진 1 단위 픽셀에 적용한 일 예시 도면들이다.
도 10 및 도 11을 참조하면, 1 단위 픽셀은 수평 방향으로 이웃하게 배치되어 하나의 기준전압 라인(RL)을 공유하는 제1 내지 제4 픽셀들(P1~P4)을 포함한다. 제1 및 제2 픽셀들(P1,P2)은 제1 데이터라인(DL1)을 사이에 두고 이웃하게 배치되어 제1 데이터라인(DL1)을 공유하여 시분할 구동된다. 그리고, 제3 및 제4 픽셀들(P3,P4)은 제2 데이터라인(DL2)을 사이에 두고 이웃하게 배치되어 제2 데이터라인(DL2)을 공유하여 시분할 구동된다.
제1 픽셀(P1)은 적색(R) 컬러의 제1 발광 소자(EL1), 제1 발광 소자(EL1)를 구동하는 제1 구동 트랜지스터(DR1), 제1 구동 트랜지스터(DR1)에 연결된 제1 군의 스위칭 트랜지스터들(SW11,SW12,SW13), 및 제1 스토리지 커패시터(Cst1)를 포함할 수 있다.
제2 픽셀(P2)은 백색(W) 컬러의 제2 발광 소자(EL2), 제2 발광 소자(EL2)를 구동하는 제2 구동 트랜지스터(DR2), 제2 구동 트랜지스터(DR2)에 연결된 제2 군의 스위칭 트랜지스터들(SW21,SW22,SW23), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.
제3 픽셀(P3)은 청색(B) 컬러의 제3 발광 소자(EL3), 제3 발광 소자(EL3)를 구동하는 제3 구동 트랜지스터(DR3), 제3 구동 트랜지스터(DR3)에 연결된 제3 군의 스위칭 트랜지스터들(SW31,SW32,SW33), 및 제3 스토리지 커패시터(Cst3)를 포함할 수 있다.
제4 픽셀(P4)은 녹색(G) 컬러의 제4 발광 소자(EL4), 제4 발광 소자(EL4)를 구동하는 제4 구동 트랜지스터(DR4), 제4 구동 트랜지스터(DR4)에 연결된 제4 군의 스위칭 트랜지스터들(SW41,SW42,SW43), 및 제4 스토리지 커패시터(Cst4)를 포함할 수 있다.
제1 군의 스위칭 트랜지스터들(SW11,SW12,SW13)과 제2 군의 스위칭 트랜지스터들(SW21,SW22,SW23)과 제3 군의 스위칭 트랜지스터들(SW31,SW32,SW33)과 제4 군의 스위칭 트랜지스터들(SW41,SW42,SW43)이 4개의 게이트라인들(GL1~GL4)에 연결되기 때문에, DRD 내부 보상 방식에서 시분할 구동에 필요한 게이트라인의 개수가 줄어들 수 있다.
제1 픽셀(P1)과 제3 픽셀(P3)은 서로 다른 데이터라인들(DL1,DL2)에 연결되기 때문에 제1 및 제3 픽셀들(P1,P3) 간에는 시분할 구동이 필요 없고 동일한 게이트라인들(GL1,GL3,GL4)에 연결될 수 있다. 마찬가지로 제2 픽셀(P2)과 제4 픽셀(P4)은 서로 다른 데이터라인들(DL1,DL2)에 연결되기 때문에 제2 및 제4 픽셀들(P2,P4) 간에는 시분할 구동이 필요 없고 동일한 게이트라인들(GL2,GL3,GL4)에 연결될 수 있다.
제1 게이트라인(GL1)은 제1 및 제3 픽셀들(P1,P3)에 연결되어 제1 및 제3 픽셀들(P1,P3)로 제1 게이트 제어신호(SC1,3)를 공급하고, 제2 게이트라인(GL2)은 제2 및 제4 픽셀들(P2,P4)에 연결되어 제2 및 제4 픽셀들(P2,P4)로 제2 게이트 제어신호(SC2,4)를 공급한다. 제3 게이트라인(GL3)은 제1 내지 제4 픽셀들(P1~P4)에 공통으로 연결되어 제1 내지 제4 픽셀들(P1~P4)로 제3 게이트 제어신호(SE1,2,3,4)를 공급한다. 그리고, 제4 게이트라인(GL4)은 제1 내지 제4 픽셀들(P1~P4)에 공통으로 연결되어 제1 내지 제4 픽셀들(P1~P4)로 제4 게이트 제어신호(INI1,2,3,4)를 공급한다.
제1 게이트 제어신호(SC1,3)는 제1 픽셀(P1)로 공급될 제1 데이터전압(Vdata_P1)에 대응됨과 동시에 제3 픽셀(P3)로 공급될 제3 데이터전압(Vdata_P3)에 대응된다. 제2 게이트 제어신호(SC2,4)는 제2 픽셀(P2)로 공급될 제2 데이터전압(Vdata_P2)에 대응됨과 동시에 제4 픽셀(P4)로 공급될 제4 데이터전압(Vdata_P4)에 대응된다. 제3 게이트 제어신호(SE1,2,3,4)는 제1 내지 제4 픽셀들(P1~P4)에 공통으로 공급될 기준전압(REF)에 대응되고, 제4 게이트 제어신호(INI1,2,3,4)는 제1 내지 제4 픽셀들(P1~P4)에 공통으로 공급될 초기화전압(INIT)에 대응된다.
도 12를 참조하면, 제1 게이트 제어신호(SC1,3)에 응답하여 스위칭 트랜지스터들 SW11,SW31이 동시에 온 또는 오프 스위칭된다. 제2 게이트 제어신호(SC2,4)에 응답하여 스위칭 트랜지스터들 SW21,SW41이 동시에 온 또는 오프 스위칭된다. 제3 게이트 제어신호(SE1,2,3,4)에 응답하여 스위칭 트랜지스터들 SW12,SW22,SW32,SW42이 동시에 온 또는 오프 스위칭된다. 그리고, 제4 게이트 제어신호(INI1,2,3,4)에 응답하여 스위칭 트랜지스터들 SW13,SW23,SW33,SW43이 동시에 온 또는 오프 스위칭된다.
이와 같이, 제1 내지 제4 픽셀들(P1~P4)에 제1 및 제2 게이트 제어신호들(SC1,3 및 SC2,4)을 분리 공급하기 위한 게이트라인이 2개로 이원화되고, 제1 내지 제4 픽셀들(P1~P4)에 제3 게이트 제어신호(SE1,2,3,4)를 공급하기 위한 게이트라인이 1개로 단일화되고, 제1 내지 제4 픽셀들(P1~P4)에 제4 게이트 제어신호(INI1,2,3,4)를 공급하기 위한 게이트라인이 1개로 단일화될 수 있다. 그 결과, 1 픽셀 라인 상에 배치된 픽셀들의 DRD 내부 보상 방식에 필요한 게이트라인 수가 기존의 6개에서 4개로 줄어들 수 있다.
제1 및 제2 픽셀들(P1,P2)에서, 4개의 게이트라인들(GL1~GL4)과 스위칭 트랜지스터들, 및 구동 트랜지스터들 간의 접속 구성은 도 5 및 도 6에서 설명한 것과 실질적으로 동일하므로 생략한다. 그리고, 제3 및 제4 픽셀들(P3,P4)에서, 4개의 게이트라인들(GL1~GL4)과 스위칭 트랜지스터들, 및 구동 트랜지스터들 간의 접속 구성은 도 5 및 도 6에서 설명한 것과 유사하므로 생략한다.
도 13은 제1 내지 제4 픽셀들(P1~P4)의 구동 타이밍을 나타낸 것으로, i) 제1 및 제3 픽셀들(P1,P3)이 제1 게이트 제어신호(SC1,3)에 따라 동시에 동작하는 점, ii) 제1 및 제3 픽셀들(P1,P3)이 제2 게이트 제어신호(SC2,4)에 따라 동시에 동작하는 점, iii) 제1 내지 제4 픽셀들(P1~P4)이 제3 게이트 제어신호(SE1,2,3,4)에 따라 동시에 동작하는 점, iv) 제1 내지 제4 픽셀들(P1~P4)이 제4 게이트 제어신호(INI1,2,3,4)에 따라 동시에 동작하는 점 등에서 도 8과 차이가 있다. 도 13에서 상기 i),ii),iii),iv)을 제외한 나머지 구동 타이밍 구성은 도 8과 실질적으로 동일하다.
[제2 실시예]
도 14 내지 도 16은 본 명세서의 제2 실시예에 따른 2개 픽셀들과 신호 라인들 간의 연결 구성을 보여주는 도면들이다.
도 14 및 도 15를 참조하면, DRD 내부 보상 방식을 위해, 제2 실시예에 따른 2개 픽셀들(P1,P2)은 데이터라인(DL)을 사이에 두고 수평으로 이웃하게 배치되며, 데이터라인(DL)을 공유하여 시분할 구동된다.
제1 픽셀(P1)은 제1 컬러의 제1 발광 소자(EL1), 제1 발광 소자(EL1)를 구동하는 제1 구동 트랜지스터(DR1), 제1 구동 트랜지스터(DR1)에 연결된 제1 군의 스위칭 트랜지스터들(SW11,SW12,SW13), 및 제1 스토리지 커패시터(Cst1)를 포함하며 전술한 도 3 내지 도 4e와 유사한 방법으로 동작될 수 있다.
제2 픽셀(P2)은 제2 컬러의 제2 발광 소자(EL2), 제2 발광 소자(EL2)를 구동하는 제2 구동 트랜지스터(DR2), 제2 구동 트랜지스터(DR2)에 연결된 제2 군의 스위칭 트랜지스터들(SW21,SW22,SW23), 및 제2 스토리지 커패시터(Cst2)를 포함하며 전술한 도 3 내지 도 4e와 유사한 방법으로 동작될 수 있다.
시분할 구동을 위해, 제1 군의 스위칭 트랜지스터들(SW11,SW12,SW13)과 제2 군의 스위칭 트랜지스터들(SW21,SW22,SW23)이 각각 서로 다른 게이트라인들(즉, 6개의 게이트라인들)에 연결된 경우가 고려될 수 있다. 하지만, 이 방안은 제1 군의 스위칭 트랜지스터들(SW11,SW12,SW13)과 제2 군의 스위칭 트랜지스터들(SW21,SW22,SW23)이 3개의 게이트라인들에 연결된(즉, SW11과 SW21이 제1 게이트라인에 연결되고, SW12과 SW22이 제2 게이트라인에 연결되고, SW13과 SW23이 제3 게이트라인에 연결됨) non-DRD 방식에 비해 게이트라인의 개수가 너무 많다.
이에, 제2 실시예에 따른 전계 발광 표시장치는 시분할 구동을 위해, 제1 군의 스위칭 트랜지스터들(SW11,SW12,SW13)과 제2 군의 스위칭 트랜지스터들(SW21,SW22,SW23)이 5개의 게이트라인들(GL1~GL5)에 연결되는 방안을 제시한다.
이를 위해, 제1 게이트라인(GL1)은 제1 픽셀(P1)에 연결되어 제1 픽셀(P1)로 제1 게이트 제어신호(SC1)를 공급하고, 제2 게이트라인(GL2)은 제1 픽셀(P1)에 연결되어 제1 픽셀(P1)로 제2 게이트 제어신호(SE1)를 공급한다. 제3 게이트라인(GL3)은 제2 픽셀(P2)에 연결되어 제2 픽셀(P2)로 제3 게이트 제어신호(SC2)를 공급하고, 제4 게이트라인(GL4)은 제2 픽셀(P2)에 연결되어 제2 픽셀(P2)로 제4 게이트 제어신호(INI2)를 공급한다. 그리고, 제5 게이트라인(GL5)은 제1 및 제2 픽셀들(P1,P2)에 공통으로 연결되어 제1 및 제2 픽셀들(P1,P2)로 제5 게이트 제어신호(INI1,SE2)를 공급한다.
제1 게이트 제어신호(SC1)는 제1 픽셀(P1)로 공급될 제1 데이터전압(Vdata_P1)에 대응되고, 제2 게이트 제어신호(SE2)는 제1 픽셀(P1)로 공급될 기준전압(REF)에 대응된다. 제3 게이트 제어신호(SC2)는 제2 픽셀(P2)로 공급될 제2 데이터전압(Vdata_P2)에 대응되고, 제4 게이트 제어신호(INI2)는 제2 픽셀(P2)로 공급될 초기화전압(INIT)에 대응된다. 그리고, 제5 게이트 제어신호(INI1,SE2)는 제1 픽셀(P1)로 공급될 초기화전압(INIT)에 대응됨과 동시에 제2 픽셀(P2)로 공급될 기준전압(REF)에 대응된다.
제1 데이터전압(Vdata_P1) 및 제2 데이터전압(Vdata_P2)은 각각 동일한 데이터라인(DL)을 통해 제1 픽셀(P1) 및 제2 픽셀(P2)에 분배되어야 하므로, 이들의 픽셀 기입 타이밍은 시간적으로 분리되어야 한다. 그렇지 않으면, 제1 데이터전압(Vdata_P1)과 제2 데이터전압(Vdata_P2)이 뒤섞여 화상 왜곡이 초래될 수 있다.
이에 반해, 기준전압(REF)은 제1 및 제2 픽셀들(P1,P2)에 동일 레벨로 인가되는 제1 공통 전압이고, 마찬가지로 초기화전압(INIT)도 제1 및 제2 픽셀들(P1,P2)에 동일 레벨로 인가되는 제2 공통 전압이기 때문에, 전술한 도 5 내지 도 8에서와 같이 기준전압(REF)과 초기화전압(INIT) 각각은 제1 및 제2 픽셀들(P1,P2)에 동시에 공급될 수 있다. 하지만, 이 경우, 2개 픽셀들(P1,P2)에서 플로팅 시간 차이에 따른 보상 편차가 생길 수 있기 때문에, 제2 실시예는 상기 보상 편차를 초래하지 않는 DRD 내부 보상 방식을 제시한다.
도 16을 참조하면, 제2 실시예는 DRD 내부 보상 방식을 위해, 제1 및 제2 데이터전압들(Vdata_P1P2)의 공급 타이밍에 각각 동기되는 제1 및 제3 게이트 제어신호들(SC1,SC2)을 시간적으로 분리하여 제1 및 제2 픽셀들(P1,P2)에 선택적으로 공급하고, 기준전압(REF)의 제1 공급 타이밍에 동기되는 제2 게이트 제어신호(SE1)를 제1 픽셀(P1)에 공급하며, 초기화전압(INIT)의 제2 공급 타이밍에 동기되는 제4 게이트 제어신호(INI2)를 제2 픽셀(P2)에 공급한다. 그리고, 제2 실시예는 기준전압(REF)의 제2 공급 타이밍에 동기됨과 동시에 초기화전압(INIT)의 제1 공급 타이밍에 동기되는 제5 게이트 제어신호(INI1,SE2)를 제1 및 제2 픽셀들(P1,P2)에 공통으로 공급한다. 이를 통해, 제2 실시예는 1 픽셀 라인 상에 배치된 픽셀들의 DRD 내부 보상 방식에 필요한 게이트라인 수를 기존의 6개에서 5개로 줄일 수 있다.
제1 및 제2 픽셀들(P1,P2)에서, 5개의 게이트라인들(GL1~GL5)과 스위칭 트랜지스터들, 및 구동 트랜지스터들 간의 접속 구성을 좀 더 상세히 설명하면 다음과 같다.
제1 군의 스위칭 트랜지스터들(SW11,SW12,SW13)은, 제1 게이트라인(GL1)으로부터의 제1 게이트 제어신호(SC1)에 따라 동작하여 제1 구동 트랜지스터(DR1)의 게이트와 데이터라인(DL)을 연결하는 제1 스위칭 트랜지스터(SW11)와, 제2 게이트라인(GL2)으로부터의 제2 게이트 제어신호(SE1)에 따라 동작하여 제1 구동 트랜지스터(DR1)의 소스와 기준전압 라인(RL)을 연결하는 제2 스위칭 트랜지스터(SW12), 및 제5 게이트라인(GL5)으로부터의 제5 게이트 제어신호(INI1,SE2)에 따라 동작하여 제1 구동 트랜지스터(DR1)의 게이트와 초기화전압 라인(IL)을 연결하는 제3 스위칭 트랜지스터(SW13)를 구비한다.
제2 군의 스위칭 트랜지스터들(SW21,SW22,SW23)은, 제3 게이트라인(GL3)으로부터의 제3 게이트 제어신호(SC2)에 따라 동작하여 제2 구동 트랜지스터(DR2)의 게이트와 데이터라인(DL)을 연결하는 제4 스위칭 트랜지스터(SW21)와, 제5 게이트라인(GL5)으로부터의 제5 게이트 제어신호(INI1,SE2)에 따라 동작하여 제2 구동 트랜지스터(DR2)의 소스와 기준전압 라인(RL)을 연결하는 제5 스위칭 트랜지스터(SW22), 및 제4 게이트라인(GL4)으로부터의 제4 게이트 제어신호(INI2)에 따라 동작하여 제2 구동 트랜지스터(DR2)의 게이트와 초기화전압 라인(IL)을 연결하는 제6 스위칭 트랜지스터(SW23)를 구비한다.
제1 내지 제5 게이트라인들(GL1~GL5)은 게이트 드라이버(도 1의 13)에 연결되고, 데이터라인(DL)과 기준전압 라인(RL)은 데이터 드라이버(도 1의 도 12)에 연결되며, 초기화전압 라인(IL)은 전원회로에 연결된다.
게이트 드라이버(13)는, 제1 게이트 제어신호(SC1)를 생성하여 제1 게이트라인(GL1)에 공급하고, 제2 게이트 제어신호(SE1)를 생성하여 제2 게이트라인(GL2)에 공급하고, 제3 게이트 제어신호(SC2)를 생성하여 제3 게이트라인(GL3)에 공급하고, 제4 게이트 제어신호(INI2)를 생성하여 제4 게이트라인(GL4)에 공급하며, 제5 게이트 제어신호(INI1,SE2)를 생성하여 제5 게이트라인(GL5)에 공급한다. 데이터 드라이버(12)는, 제1 픽셀(P1)에 공급될 제1 데이터전압(Vdata_P1)을 온 레벨의 제1 게이트 제어신호(SC1)에 동기하여 데이터라인(DL)에 공급하고, 제2 픽셀(P2)에 공급될 제2 데이터전압(Vdata_P2)을 온 레벨의 제3 게이트 제어신호(SC2)에 동기하여 데이터라인에 공급하며, 제1 픽셀(P1)에 공급될 기준전압(REF)을 온 레벨의 제2 게이트 제어신호(SE1)에 동기하여 기준전압 라인(RL)에 공급하고, 제2 픽셀(P2)에 공급될 기준전압(REF)을 온 레벨의 제5 게이트 제어신호(INI1,SE2)에 동기하여 데이터라인에 공급한다. 그리고, 전원회로는 제1 픽셀(P1)에 공급될 초기화 전압(INIT)을 온 레벨의 상기 제5 게이트 제어신호(INI1,SE2)에 동기하여 초기화전압 라인(IL)에 공급하고, 제2 픽셀(P2)에 공급될 초기화 전압(INIT)을 온 레벨의 제4 게이트 제어신호(INI2)에 동기하여 초기화전압 라인(IL)에 공급한다.
도 17은 제2 실시예에 따른 2개 픽셀들(P1,P2)의 구동 타이밍을 보여주는 도면이다.
도 17을 참조하면, 제1 및 제2 픽셀들(P1,P2)에 대한 구동 타이밍은 제1 내지 제6 기간들(X1~X6)을 포함할 수 있다. 제1 기간(X1), 제2 기간(X2), 제3 기간(X3), 제4 기간(X4), 제5 기간(X5), 및 제6 기간(X6)은 일정 시간 간격, 예컨대 1 수평 기간 간격으로 순차 배치될 수 있다.
제1 내지 제6 기간들(X1~X6) 내에서, 제1 및 제3 게이트 제어신호들(SC1,SC2)은 펄스 위상은 서로 다르지만 펄스 폭이 동일할 수 있다. 그리고, 제2, 제4 및 제5 게이트 제어신호들(SE1,INI2, INI1/SE2)는 제1 및 제3 게이트 제어신호들(SC1,SC2)과 비교할 때, 펄스 폭이 2배일 수 있다. 이와 같이, 제1 내지 제5 게이트 제어신호들(SC1, SE1, SC2, INI2, INI1/SE2) 각각은 자신을 제외한 나머지 4개의 게이트 제어신호들과 비교할 때 펄스 폭 및 펄스 위상 중 어느 하나가 다르게 설계되어, DRD 내부 보상 동작을 가능케 하면서도 게이트 드라이버의 간소한 동작 스킴(operation skim)에 기여할 수 있다.
제1 내지 제5 게이트 제어신호들(SC1, SE1, SC2, INI2, INI1/SE2)은 모두 온 레벨(ON)과 오프 레벨(OFF) 사이에서 스윙하며, 펄스 진폭이 동일하다. 제2 게이트 제어신호(SE1)는 제1 및 제2 기간들(X1,X2)에서만 온 레벨(ON)을 가지며, 제5 게이트 제어신호들(INI1/SE2)는 제2 및 제3 기간들(X2,X3)에서만 온 레벨(ON)을 가지며, 제4 게이트 제어신호(INI2)는 제3 및 제4 기간들(X3,X4)에서만 온 레벨(ON)을 가지며, 제1 게이트 제어신호(SC1)는 제5 기간(X5)에서만 온 레벨(ON)을 가지며, 제3 게이트 제어신호(SC2)는 제6 기간(X6)에서만 온 레벨(ON)을 가진다. 이러한 제1 내지 제5 게이트 제어신호들(SC1, SE1, SC2, INI2, INI1/SE2)의 타이밍 설정에 의해 게이트라인수를 줄인 상태에서도 DRD 내부 보상 동작이 원활히 이루어질 수 있다.
제1 내지 제6 기간들(X1~X6)에서, DRD 내부 보상 구동을 위한 제1 픽셀(P1) 동작과 제2 픽셀(P2)의 동작은 도 4a 내지 도 4e에서 설명한 것과 실질적으로 동일하다. 도 17과 같은 제1 내지 제5 게이트 제어신호들(SC1, SE1, SC2, INI2, INI1/SE2)의 타이밍 설정에 의해, 제1 픽셀(P1)과 제2 픽셀(P2)의 플로팅 센싱 기간의 길이는 동일해지기 때문에, 내부 보상 편차를 초래하지 않는 DRD 내부 보상 방식이 구현될 수 있는 효과가 있다.
한편, 정상적인 내부 보상 동작을 위해 기준전압(REF)은 제1 및 제2 픽셀들(P1,P2)에 동일 레벨로 인가되어야 하고, 또한 초기화전압(INIT)도 제1 및 제2 픽셀들(P1,P2)에 동일 레벨로 인가되어야 한다. 이를 위해서는, 제1 픽셀(P1)에 기준전압(REF)을 공급하기 위한 제2 스위칭 트랜지스터(SW12)의 온 스위칭 기간과 제2 픽셀(P2)에 기준전압(REF)을 공급하기 위한 제5 스위칭 트랜지스터(SW22)의 온 스위칭 기간이 동일해야 한다. 또한, 제1 픽셀(P1)에 초기화전압(INIT)을 공급하기 위한 제3 스위칭 트랜지스터(SW13)의 온 스위칭 기간과 제2 픽셀(P2)에 초기화전압(INIT)을 공급하기 위한 제6 스위칭 트랜지스터(SW23)의 온 스위칭 기간이 동일해야 한다.
제2 스위칭 트랜지스터(SW12)의 온 스위칭 기간은 제2 게이트라인(GL2)을 통해 공급되는 제2 게이트 제어신호(SE1)에 의해 결정되며, 제5 스위칭 트랜지스터(SW22)의 온 스위칭 기간은 제5 게이트라인(GL5)을 통해 공급되는 제5 게이트 제어신호(INI1,SE2)에 의해 결정된다. 또한, 제3 스위칭 트랜지스터(SW13)의 온 스위칭 기간은 제5 게이트라인(GL5)을 통해 공급되는 제5 게이트 제어신호(INI1,SE2)에 의해 결정되며, 제6 스위칭 트랜지스터(SW23)의 온 스위칭 기간은 제4 게이트라인(GL4)을 통해 공급되는 제4 게이트 제어신호(INI2)에 의해 결정된다.
제1 및 제2 픽셀들(P1,P2)에서, 제2 게이트라인(GL2)에 연결된 스위칭 트랜지스터의 개수는 1개이고, 제4 게이트라인(GL4)에 연결된 스위칭 트랜지스터의 개수는 1개인데 반해, 제5 게이트라인(GL5)에 연결된 스위칭 트랜지스터의 개수는 2개이다. 이처럼, 제5 게이트라인(GL5)에 연결된 부하가 상대적으로 크기 때문에, 제5 게이트라인(GL5)에서 생기는 제5 게이트 제어신호(INI1,SE2)의 RC 딜레이량은 제2 게이트라인(GL2)에서 생기는 제2 게이트 제어신호(SE1)의 RC 딜레이량 또는 제4 게이트라인(GL4)에서 생기는 제4 게이트 제어신호(INI2)의 RC 딜레이량에 비해 크다. RC 딜레이란 신호 라인에 존재하는 저항 성분 및 용량 성분에 의해 상기 신호 라인의 충전 및/또는 방전 시간이 지연되는 현상을 의미한다. RC 딜레이량의 차이로 인해, 제5 게이트 제어신호(INI1,SE2)의 라이징/폴링 타임은 제2 게이트 제어신호(SE1) 또는 제4 게이트 제어신호(INI2)에 비해 상대적으로 길어질 수 있다. 따라서, 제5 게이트 제어신호(INI1,SE2)의 온 레벨(ON) 유지 구간은 제2 게이트 제어신호(SE1) 또는 제4 게이트 제어신호(INI2)의 온 레벨 유지 구간과 달라질 수 있다.
이러한 사이드 이펙트가 방지될 수 있도록, 제5 게이트라인(GL5)의 배선폭은 제2 및 제4 게이트라인들(GL2,GL4)의 배선폭과 다르게 설계될 수 있다. 제2 및 제4 게이트라인들(GL2,GL4)에 비해 제5 게이트라인(GL5)에 연결된 부하가 상대적으로 크기 때문에, 제5 게이트라인(GL5)의 배선폭은 제2 및 제4 게이트라인들(GL2,GL4) 각각의 배선폭보다 넓게 설계될 수 있다. 제2 및 제4 게이트라인들(GL2,GL4) 각각의 제1 배선폭보다 제5 게이트라인(GL5)의 제2 배선폭은 넓게 설계하면, 제2, 제4, 및 제5 게이트라인들(GL2,GL4,GL5)에서의 RC 딜레이량 편차는 최소화될 수 있고, 그 결과 제1 및 제2 픽셀들(P1,P2) 간에 내부 보상의 균일성이 확보될 수 있는 효과가 있다.
도 18 내지 도 21은 본 명세서의 제2 실시예를 4개 픽셀들로 이루어진 1 단위 픽셀에 적용한 일 예시 도면들이다.
도 18 및 도 19를 참조하면, 1 단위 픽셀은 수평 방향으로 이웃하게 배치되어 하나의 기준전압 라인(RL)을 공유하는 제1 내지 제4 픽셀들(P1~P4)을 포함한다. 제1 및 제2 픽셀들(P1,P2)은 제1 데이터라인(DL1)을 사이에 두고 이웃하게 배치되어 제1 데이터라인(DL1)을 공유하여 시분할 구동된다. 그리고, 제3 및 제4 픽셀들(P3,P4)은 제2 데이터라인(DL2)을 사이에 두고 이웃하게 배치되어 제2 데이터라인(DL2)을 공유하여 시분할 구동된다.
제1 픽셀(P1)은 적색(R) 컬러의 제1 발광 소자(EL1), 제1 발광 소자(EL1)를 구동하는 제1 구동 트랜지스터(DR1), 제1 구동 트랜지스터(DR1)에 연결된 제1 군의 스위칭 트랜지스터들(SW11,SW12,SW13), 및 제1 스토리지 커패시터(Cst1)를 포함할 수 있다.
제2 픽셀(P2)은 백색(W) 컬러의 제2 발광 소자(EL2), 제2 발광 소자(EL2)를 구동하는 제2 구동 트랜지스터(DR2), 제2 구동 트랜지스터(DR2)에 연결된 제2 군의 스위칭 트랜지스터들(SW21,SW22,SW23), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.
제3 픽셀(P3)은 청색(B) 컬러의 제3 발광 소자(EL3), 제3 발광 소자(EL3)를 구동하는 제3 구동 트랜지스터(DR3), 제3 구동 트랜지스터(DR3)에 연결된 제3 군의 스위칭 트랜지스터들(SW31,SW32,SW33), 및 제3 스토리지 커패시터(Cst3)를 포함할 수 있다.
제4 픽셀(P4)은 녹색(G) 컬러의 제4 발광 소자(EL4), 제4 발광 소자(EL4)를 구동하는 제4 구동 트랜지스터(DR4), 제4 구동 트랜지스터(DR4)에 연결된 제4 군의 스위칭 트랜지스터들(SW41,SW42,SW43), 및 제4 스토리지 커패시터(Cst4)를 포함할 수 있다.
제1 군의 스위칭 트랜지스터들(SW11,SW12,SW13)과 제2 군의 스위칭 트랜지스터들(SW21,SW22,SW23)과 제3 군의 스위칭 트랜지스터들(SW31,SW32,SW33)과 제4 군의 스위칭 트랜지스터들(SW41,SW42,SW43)이 5개의 게이트라인들(GL1~GL5)에 연결되기 때문에, DRD 내부 보상 방식에서 시분할 구동에 필요한 게이트라인의 개수가 줄어들 수 있다.
제1 픽셀(P1)과 제3 픽셀(P3)은 서로 다른 데이터라인들(DL1,DL2)에 연결되기 때문에 제1 및 제3 픽셀들(P1,P3) 간에는 시분할 구동이 필요 없고 동일한 게이트라인들(GL1,GL2,GL5)에 연결될 수 있다. 마찬가지로 제2 픽셀(P2)과 제4 픽셀(P4)은 서로 다른 데이터라인들(DL1,DL2)에 연결되기 때문에 제2 및 제4 픽셀들(P2,P4) 간에는 시분할 구동이 필요 없고 동일한 게이트라인들(GL3,GL4,GL5)에 연결될 수 있다.
제1 게이트라인(GL1)은 제1 및 제3 픽셀들(P1,P3)에 연결되어 제1 및 제3 픽셀들(P1,P3)로 제1 게이트 제어신호(SC1,3)를 공급하고, 제2 게이트라인(GL2)은 제1 및 제3 픽셀들(P1,P3)에 연결되어 제1 및 제3 픽셀들(P1,P3)로 제2 게이트 제어신호(SE1,3)를 공급한다. 제3 게이트라인(GL3)은 제2 및 제4 픽셀들(P2,P4)에 연결되어 제2 및 제4 픽셀들(P2,P4)로 제3 게이트 제어신호(SC2,4)를 공급하고, 제4 게이트라인(GL4)은 제2 및 제4 픽셀들(P2,P4)에 연결되어 제2 및 제4 픽셀들(P2,P4)로 제4 게이트 제어신호(INI2,4)를 공급한다. 그리고, 제5 게이트라인(GL5)은 제1 내지 제4 픽셀들(P1~P4)에 공통으로 연결되어 제1 내지 제4 픽셀들(P1~P4)로 제5 게이트 제어신호(INI1,3/SE2,4)를 공급한다.
제1 게이트 제어신호(SC1,3)는 제1 픽셀(P1)로 공급될 제1 데이터전압(Vdata_P1)에 대응됨과 동시에 제3 픽셀(P3)로 공급될 제3 데이터전압(Vdata_P3)에 대응된다. 제2 게이트 제어신호(SE1,3)는 제1 픽셀(P1)로 공급될 기준전압(REF)에 대응됨과 동시에 제3 픽셀(P3)로 공급될 기준전압(REF)에 대응된다. 제3 게이트 제어신호(SC2,4)는 제2 픽셀(P2)로 공급될 제2 데이터전압(Vdata_P2)에 대응됨과 동시에 제4 픽셀(P4)로 공급될 제4 데이터전압(Vdata_P4)에 대응된다. 제4 게이트 제어신호(INI2,4)는 제2 픽셀(P2)로 공급될 초기화전압(INIT)에 대응됨과 동시에 제4 픽셀(P4)로 공급될 초기화전압(INIT)에 대응된다. 그리고, 제5 게이트 제어신호(INI1,3/SE2,4)는 제1 및 제3 픽셀들(P1,P3)에 공급될 초기화전압(INIT)에 대응됨과 동시에 제2 및 제4 픽셀들(P2,P4)에 공급될 기준전압(REF)에 대응된다.
도 20을 참조하면, 제1 게이트 제어신호(SC1,3)에 응답하여 스위칭 트랜지스터들 SW11,SW31이 동시에 온 또는 오프 스위칭된다. 제2 게이트 제어신호(SE1,3)에 응답하여 스위칭 트랜지스터들 SW12,SW32이 동시에 온 또는 오프 스위칭된다. 제3 게이트 제어신호(SC2,4)에 응답하여 스위칭 트랜지스터들 SW21,SW41이 동시에 온 또는 오프 스위칭된다. 제4 게이트 제어신호(INI2,4)에 응답하여 스위칭 트랜지스터들 SW23, SW43이 동시에 온 또는 오프 스위칭된다. 그리고, 제5 게이트 제어신호(INI1,3/SE2,4)에 응답하여 스위칭 트랜지스터들 SW13,SW33,SW22,SW42이 동시에 온 또는 오프 스위칭된다.
이와 같은 구성에 의해, 1 픽셀 라인 상에 배치된 픽셀들의 DRD 내부 보상 방식에 필요한 게이트라인 수가 기존의 6개에서 5개로 줄어들 수 있다.
제1 및 제2 픽셀들(P1,P2)에서, 5개의 게이트라인들(GL1~GL5)과 스위칭 트랜지스터들, 및 구동 트랜지스터들 간의 접속 구성은 도 5 및 도 6에서 설명한 것과 유사하므로 생략한다. 그리고, 제3 및 제4 픽셀들(P3,P4)에서, 5개의 게이트라인들(GL1~GL5)과 스위칭 트랜지스터들, 및 구동 트랜지스터들 간의 접속 구성은 도 5 및 도 6에서 설명한 것과 유사하므로 생략한다.
도 21은 제1 내지 제4 픽셀들(P1~P4)의 구동 타이밍을 나타낸 것으로, i) 제1 및 제3 픽셀들(P1,P3)이 제1 게이트 제어신호(SC1,3)에 따라 동시에 동작하는 점, ii) 제1 및 제3 픽셀들(P1,P3)이 제2 게이트 제어신호(SE1,3)에 따라 동시에 동작하는 점, iii) 제2 및 제4 픽셀들(P2,P4)이 제3 게이트 제어신호(SC2,4)에 따라 동시에 동작하는 점, iv) 제2 및 제4 픽셀들(P2,P4)이 제4 게이트 제어신호(INI2,4)에 따라 동시에 동작하는 점, v) 제1 내지 제4 픽셀들(P1~P4)이 제5 게이트 제어신호(INI1,3/SE2,4)에 따라 동시에 동작하는 점 등에서 도 17과 차이가 있다. 도 21에서 상기 i),ii),iii),iv),v)을 제외한 나머지 구동 타이밍 구성은 도 17과 실질적으로 동일하다.
[제3 실시예]
도 22는 본 명세서의 제3 실시예에 따라 3개의 픽셀 라인들에 분산 배치된 4개 픽셀들과 신호 라인들 간의 연결 구성을 보여주는 도면들이다.
도 22를 참조하면, 제3 실시예는 수평 및 수직 방향들로 이웃한 4개의 픽셀들(P1~P4)이 5개의 게이트라인들에 연결된 접속 구성을 통해 DRD 내부 보상 방식에 필요한 게이트라인의 개수를 줄인다.
4개의 픽셀들(P1~P4)은 동일한 데이터라인을 공유하는 제1 픽셀(P1), 제2 픽셀(P2), 제3 픽셀(P3), 및 제4 픽셀(P4)을 포함한다.
제1 픽셀(P1)과 제2 픽셀(P2)은 데이터라인을 사이에 두고 수평 방향으로 이웃하게 배치되며, 기준전압 라인 및 초기화전압 라인을 더 공유한다. 제1 픽셀(P1)과 제2 픽셀(P2)은 제n+1 픽셀 라인 상에 배치될 수 있다. 제1 픽셀(P1)은 제2 픽셀(P2)보다 더 빨리 데이터전압(Vdata)을 공급받도록 구동될 수 있다.
제3 픽셀(P3)은 제1 수직 방향을 따라 제2 픽셀(P2)에 이웃하게 배치되며, 제2 픽셀(P2)과 기준전압 라인 및 초기화전압 라인을 더 공유한다. 제3 픽셀(P3)은 제n 픽셀 라인 상에 배치될 수 있다. 제3 픽셀(P3)은 제1 픽셀(P1)보다 더 빨리 데이터전압(Vdata)을 공급받도록 구동될 수 있다.
제4 픽셀(P4)은 제1 수직 방향과 반대되는 제2 수직 방향을 따라 제1 픽셀(P1)에 이웃하게 배치되며, 제1 픽셀(P1)과 기준전압 라인 및 초기화전압 라인을 더 공유한다. 제4 픽셀(P4)은 제n+2 픽셀 라인 상에 배치될 수 있다. 제4 픽셀(P4)은 제2 픽셀(P2)보다 더 늦게 데이터전압(Vdata)을 공급받도록 구동될 수 있다.
이러한 4개의 픽셀들(P1~P4)은 제1 내지 제5 게이트 제어신호들을 공급받기 위해 5개의 게이트라인들(GL1~GL5)에 연결될 수 있다. 제1 게이트라인(GL1)은 제1 픽셀(P1)에 연결되어 제1 게이트 제어신호(SC1)를 제1 픽셀(P1)로 공급한다. 제1 게이트 제어신호(SC1)는 제1 픽셀(P1)로 제1 데이터전압이 공급되는 타이밍에 동기될 수 있다. 제2 게이트라인(GL2)은 제1 픽셀(P1)과 제3 픽셀(P3)에 연결되어 제2 게이트 제어신호(INI2',SE1)를 제1 및 제3 픽셀들(P1,P3)에 공급한다. 제2 게이트 제어신호(INI2',SE1)는 제1 픽셀(P1)로 기준전압(REF)이 공급되는 타이밍과 제3 픽셀(P3)로 초기화전압(INIT)이 공급되는 타이밍에 동기될 수 있다. 제3 게이트라인(GL3)은 제2 픽셀(P2)에 연결되어 제3 게이트 제어신호(SC2)를 제2 픽셀(P2)로 공급한다. 제3 게이트 제어신호(SC2)는 제2 픽셀(P2)로 제2 데이터전압이 공급되는 타이밍에 동기될 수 있다. 제4 게이트라인(GL4)은 제2 픽셀(P2)과 제4 픽셀(P4)에 연결되어 제4 게이트 제어신호(INI2,SE1')를 제2 및 제4 픽셀들(P2,P4)에 공급한다. 제4 게이트 제어신호(INI2,SE1')는 제2 픽셀(P2)로 초기화전압(INIT)이 공급되는 타이밍과 제4 픽셀(P4)로 기준전압(REF)이 공급되는 타이밍에 동기될 수 있다. 제5 게이트라인(GL5)은 제1 픽셀(P1)과 제2 픽셀(P2)에 연결되어 제5 게이트 제어신호(INI1,SE2)를 제1 및 제2 픽셀들(P1,P2)에 공급한다. 제5 게이트 제어신호(INI1,SE2)는 제1 픽셀(P1)로 초기화전압(INIT)이 공급되는 타이밍과 제2 픽셀(P2)로 기준전압(REF)이 공급되는 타이밍에 동기될 수 있다.
제2, 제4 및 제5 게이트라인들(GL2,GL4,GL5) 각각에 연결된 픽셀수는 제1 및 제3 게이트라인들(GL1,GL3) 각각에 연결된 픽셀수보다 많기 때문에, 제2, 제4 및 제5 게이트라인들(GL2,GL4,GL5) 각각에 걸리는 부하가 제1 및 제3 게이트라인들(GL1,GL3) 각각에 걸리는 부하보다 크다. 게이트라인의 부하 크기 차이로 인해 생기는 RC 딜레이 편차가 완화되도록 하기 위해, 부하 크기에 따라 게이트라인들의 배선폭이 다르게 설계될 수 있다. 제1 및 제3 게이트라인들(GL1,GL3)이 각각 제1 배선폭으로 설계될 때, 제2, 제4 및 제5 게이트라인들(GL2,GL4,GL5)은 각각 제1 배선폭과 다른 제2 배선폭으로 설계될 수 있다. 여기서, 제2 배선폭은 제1 배선폭보다 넓다.
도 23 및 도 24는 상기 3개의 픽셀 라인들에 분산 배치된 12개 픽셀들에 대한 구동 타이밍을 설명하기 위한 도면들이다.
도 23 및 도 24를 참조하면, 12개의 픽셀들은 도 22에서와 같이 동일한 데이터라인을 공유하면서 수평 및 수직 방향들로 이웃한 4개 픽셀들 단위로 일부 게이트라인을 공유한다. 그 결과 DRD 내부 보상 방식으로 12개의 픽셀들을 구동하는 데 필요한 게이트라인의 개수가 13개로 줄어드는 효과가 있다. 도 23 및 도 24에서의 일련 번호는 12개의 픽셀들에 속하는 스위칭 트랜지스터들의 구동 순서를 나타낸 것이다. 게이트라인의 개수는 상기 일련 번호의 개수와 동일하다. 한편, 기존의 게이트라인 비공유 방식으로 DRD 내부 보상을 구현하는 경우에는 12개의 픽셀들을 구동하는 데 필요한 게이트라인의 개수가 18개로서 많다. 제3 실시예는 기존 대비 필요한 게이트라인을 5개 줄일 수 있다.
전술한 바와 같이, 본 실시예는 DRD 내부 보상 방식에서 게이트라인 개수 증가를 최소화하여, 패널 설계 제약과 베젤 사이즈를 줄일 수 있는 효과가 있다.
나아가, 본 실시예는 구동 소자의 채널 폭을 차등 설계하거나 또는, 게이트라인의 배선폭을 차등 설계하여 DRD 내부 보상 방식에서 게이트라인 개수 저감으로 인해 생기는 사이드 이펙트를 줄임으로써, 내부 보상의 정확성과 신뢰성을 높일 수 있는 효과가 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시 패널 11: 타이밍 컨트롤러
12: 데이터 드라이버 13: 게이트 드라이버
14: 제1 신호라인 15: 제2 신호라인

Claims (21)

  1. 제1 픽셀(P1);
    상기 제1 픽셀과 함께 데이터라인(DL), 기준전압 라인(RL) 및 초기화전압 라인(IL)을 공유하며, 수평 방향을 따라 상기 제1 픽셀에 이웃하게 배치된 제2 픽셀(P2);
    상기 제1 픽셀에 연결되고 상기 제1 픽셀로 제1 게이트 제어신호(SC1)를 공급하는 제1 게이트라인(GL1);
    상기 제2 픽셀에 연결되고 상기 제2 픽셀로 제2 게이트 제어신호(SC2)를 공급하는 제2 게이트라인(GL2);
    상기 제1 및 제2 픽셀들에 공통으로 연결되고, 상기 제1 및 제2 픽셀들로 제3 게이트 제어신호(SE1,2)를 공급하는 제3 게이트라인(GL3); 및
    상기 제1 및 제2 픽셀들에 공통으로 연결되고, 상기 제1 및 제2 픽셀들로 제4 게이트 제어신호(INI1,2)를 공급하는 제4 게이트라인(GL4)을 포함하고,
    상기 제1 픽셀에 포함된 제1 구동소자(DR1)의 채널 폭과 상기 제2 픽셀에 포함된 제2 구동소자(DR2)의 채널 폭은 다르게 형성된 전계 발광 표시장치.
  2. 제 1 항에 있어서,
    상기 제1 픽셀(P1)은, 제1 컬러의 제1 발광 소자(EL1), 상기 제1 발광 소자를 구동하는 상기 제1 구동소자(DR1), 및 상기 제1 구동소자에 연결된 제1 군의 스위치 소자들과 제1 스토리지 커패시터를 포함하고,
    상기 제2 픽셀(P2)은, 상기 제1 컬러와 다른 제2 컬러의 제2 발광 소자(EL2), 상기 제2 발광 소자를 구동하는 상기 제2 구동소자(DR2), 및 상기 제2 구동소자에 연결된 제2 군의 스위치 소자들과 제2 스토리지 커패시터를 포함한 전계 발광 표시장치.
  3. 제 2 항에 있어서,
    상기 제1 군의 스위치 소자들은,
    상기 제1 게이트 제어신호(SC1)에 따라 동작하여 상기 제1 구동소자의 게이트와 상기 데이터라인을 연결하는 제1 스위치 소자(SW11);
    상기 제3 게이트 제어신호(SE1,2)에 따라 동작하여 상기 제1 구동소자의 소스와 상기 기준전압 라인을 연결하는 제2 스위치 소자(SW12); 및
    상기 제4 게이트 제어신호(INI1,2)에 따라 동작하여 상기 제1 구동소자의 게이트와 상기 초기화전압 라인을 연결하는 제3 스위치 소자(SW13)을 구비하고,
    상기 제2 군의 스위치 소자들은,
    상기 제2 게이트 제어신호(SC2)에 따라 동작하여 상기 제2 구동소자의 게이트와 상기 데이터라인을 연결하는 제4 스위치 소자(SW21);
    상기 제3 게이트 제어신호(SE1,2)에 따라 동작하여 상기 제2 구동소자의 소스와 상기 기준전압 라인을 연결하는 제5 스위치 소자(SW22); 및
    상기 제4 게이트 제어신호(INI1,2)에 따라 동작하여 상기 제2 구동소자의 게이트와 상기 초기화전압 라인을 연결하는 제6 스위치 소자(SW23)를 구비한 전계 발광 표시장치.
  4. 제 1 항에 있어서,
    상기 제1 내지 제4 게이트라인들에 연결된 게이트 드라이버;
    상기 데이터라인과 상기 기준전압 라인에 연결된 데이터 드라이버; 및
    상기 초기화전압 라인에 연결된 전원 회로를 더 포함하고,
    상기 게이트 드라이버는,
    상기 제1 게이트 제어신호(SC1)를 생성하여 상기 제1 게이트라인에 공급하고, 상기 제2 게이트 제어신호(SC2)를 생성하여 상기 제2 게이트라인에 공급하고, 상기 제3 게이트 제어신호(SE1,2)를 생성하여 상기 제3 게이트라인에 공급하며, 상기 제4 게이트 제어신호(INI1,2)를 생성하여 상기 제4 게이트라인에 공급하고,
    상기 데이터 드라이버는,
    상기 제1 픽셀에 공급될 제1 데이터전압을 온 레벨의 상기 제1 게이트 제어신호(SC1)에 동기하여 상기 데이터라인에 공급하고, 상기 제2 픽셀에 공급될 제2 데이터전압을 온 레벨의 상기 제2 게이트 제어신호(SC2)에 동기하여 상기 데이터라인에 공급하며, 상기 제1 및 제2 픽셀들에 공통으로 공급될 기준전압을 온 레벨의 상기 제3 게이트 제어신호(SE1,2)에 동기하여 상기 기준전압 라인에 공급하고,
    상기 전원회로는,
    상기 제1 및 제2 픽셀들에 공통으로 공급될 초기화 전압을 온 레벨의 상기 제4 게이트 제어신호(INI1,2)에 동기하여 상기 초기화전압 라인에 공급하는 전계 발광 표시장치.
  5. 제 1 항에 있어서,
    일정 시간 간격으로 순차 배치된 제1 기간(X1), 제2 기간(X2), 제3 기간(X3), 제4 기간(X4), 및 제5 기간(X5) 내에서, 상기 제1 내지 제4 게이트 제어신호들 각각은 자신을 제외한 나머지 3개의 게이트 제어신호들과 비교할 때 펄스 폭 및 펄스 위상 중 어느 하나가 다른 전계 발광 표시장치.
  6. 제 5 항에 있어서,
    상기 제3 게이트 제어신호(SE1,2)는 상기 제1 기간에서만 온 레벨을 가지며,
    상기 제4 게이트 제어신호(INI1,2)는 상기 제1 및 제2 기간들에서만 온 레벨을 가지며,
    상기 제1 게이트 제어신호(SC1)는 상기 제4 기간에서만 온 레벨을 가지며,
    상기 제2 게이트 제어신호(SC2)는 상기 제5 기간에서만 온 레벨을 가지며,
    상기 제3 기간에서 상기 제1 내지 제4 게이트 제어신호들은 모두 오프 레벨을 갖는 전계 발광 표시장치.
  7. 제 6 항에 있어서,
    상기 제1 내지 제5 기간들 내에서,
    상기 제1 픽셀은 상기 제3 기간 동안 플로팅되고,
    상기 제2 픽셀은 상기 제3 및 제4 기간들 동안 플로팅되는 전계 발광 표시장치.
  8. 제 7 항에 있어서,
    플로팅 시간이 상대적으로 짧은 상기 제1 픽셀에서 상기 제1 구동소자(DR1)의 채널 폭은 제1 값을 가지며,
    상기 플로팅 시간이 상대적으로 긴 상기 제2 픽셀에서 상기 제2 구동소자(DR2)의 채널 폭은 상기 제1 값보다 작은 제2 값을 갖는 전계 발광 표시장치.
  9. 제1 픽셀(P1);
    상기 제1 픽셀과 함께 데이터라인, 기준전압 라인 및 초기화전압 라인을 공유하며, 수평 방향을 따라 상기 제1 픽셀에 이웃하게 배치된 제2 픽셀(P2);
    상기 제1 픽셀에 연결되고 상기 제1 픽셀로 제1 게이트 제어신호(SC1)를 공급하는 제1 게이트라인(GL1);
    상기 제1 픽셀에 연결되고 상기 제1 픽셀로 제2 게이트 제어신호(SE1)를 공급하는 제2 게이트라인(GL2);
    상기 제2 픽셀에 연결되고 상기 제2 픽셀로 제3 게이트 제어신호(SC2)를 공급하는 제3 게이트라인(GL3);
    상기 제2 픽셀에 연결되고 상기 제2 픽셀로 제4 게이트 제어신호(INI2)를 공급하는 제4 게이트라인(GL4); 및
    상기 제1 및 제2 픽셀들에 공통으로 연결되고 상기 제1 및 제2 픽셀들로 제5 게이트 제어신호(INI1,SE2)를 공급하는 제5 게이트라인(GL5)을 포함하고,
    상기 제2 및 제4 게이트라인들은 각각 제1 배선폭을 가지며, 상기 제5 게이트라인은 상기 제1 배선폭과 다른 제2 배선폭을 갖는 전계 발광 표시장치.
  10. 제 9 항에 있어서,
    상기 제1 픽셀(P1)은, 제1 컬러의 제1 발광 소자(EL1), 상기 제1 발광 소자를 구동하는 제1 구동소자(DR1), 및 상기 제1 구동소자에 연결된 제1 군의 스위치 소자들과 제1 스토리지 커패시터를 포함하고,
    상기 제2 픽셀(P2)은, 상기 제1 컬러와 다른 제2 컬러의 제2 발광 소자(EL2), 상기 제2 발광 소자를 구동하는 제2 구동소자(DR2), 및 상기 제2 구동소자에 연결된 제2 군의 스위치 소자들과 제2 스토리지 커패시터를 포함한 전계 발광 표시장치.
  11. 제 10 항에 있어서,
    상기 제1 군의 스위치 소자들은,
    상기 제1 게이트 제어신호(SC1)에 따라 동작하여 상기 제1 구동소자의 게이트와 상기 데이터라인을 연결하는 제1 스위치 소자(SW11);
    상기 제2 게이트 제어신호(SE1)에 따라 동작하여 상기 제1 구동소자의 소스와 상기 기준전압 라인을 연결하는 제2 스위치 소자(SW12); 및
    상기 제5 게이트 제어신호(INI1,SE2)에 따라 동작하여 상기 제1 구동소자의 게이트와 상기 초기화전압 라인을 연결하는 제3 스위치 소자(SW13)을 구비하고,
    상기 제2 군의 스위치 소자들은,
    상기 제3 게이트 제어신호(SC2)에 따라 동작하여 상기 제2 구동소자의 게이트와 상기 데이터라인을 연결하는 제4 스위치 소자(SW21);
    상기 제5 게이트 제어신호(INI1,SE2)에 따라 동작하여 상기 제2 구동소자의 소스와 상기 기준전압 라인을 연결하는 제5 스위치 소자(SW22); 및
    상기 제4 게이트 제어신호(INI2)에 따라 동작하여 상기 제2 구동소자의 게이트와 상기 초기화전압 라인을 연결하는 제6 스위치 소자(SW23)를 구비한 전계 발광 표시장치.
  12. 제 9 항에 있어서,
    상기 제1 내지 제5 게이트라인들에 연결된 게이트 드라이버;
    상기 데이터라인에 연결된 데이터 드라이버; 및
    상기 초기화전압 라인에 연결된 전원 회로를 더 포함하고,
    상기 게이트 드라이버는,
    제1 게이트 제어신호(SC1)를 생성하여 상기 제1 게이트라인(GL1)에 공급하고, 제2 게이트 제어신호(SE1)를 생성하여 제2 게이트라인(GL2)에 공급하고, 제3 게이트 제어신호(SC2)를 생성하여 제3 게이트라인(GL3)에 공급하고, 제4 게이트 제어신호(INI2)를 생성하여 제4 게이트라인(GL4)에 공급하며, 제5 게이트 제어신호(INI1,SE2)를 생성하여 제5 게이트라인(GL5) 공급하고,
    상기 데이터 드라이버는,
    상기 제1 픽셀에 공급될 제1 데이터전압을 온 레벨의 제1 게이트 제어신호(SC1)에 동기하여 상기 데이터라인에 공급하고, 상기 제2 픽셀에 공급될 제2 데이터전압을 온 레벨의 제3 게이트 제어신호(SC2)에 동기하여 상기 데이터라인에 공급하고, 상기 제1 픽셀에 공급될 기준전압을 온 레벨의 상기 제2 게이트 제어신호(SE1)에 동기하여 상기 기준전압 라인에 공급하고, 상기 제2 픽셀에 공급될 기준전압을 온 레벨의 상기 제5 게이트 제어신호(INI1,SE2)에 동기하여 상기 기준전압 라인에 공급하고,
    상기 전원회로는,
    상기 제1 픽셀에 공급될 초기화 전압을 온 레벨의 상기 제5 게이트 제어신호(INI1,SE2)에 동기하여 상기 초기화전압 라인에 공급하고, 상기 제2 픽셀에 공급될 초기화 전압을 온 레벨의 제4 게이트 제어신호(INI2)에 동기하여 상기 초기화전압 라인에 공급하는 전계 발광 표시장치.
  13. 제 9 항에 있어서,
    일정 시간 간격으로 순차 배치된 제1 기간(X1), 제2 기간(X2), 제3 기간(X3), 제4 기간(X4), 제5 기간(X5) 및 제6 기간(X6) 내에서, 상기 제1 내지 제5 게이트 제어신호들 각각은 자신을 제외한 나머지 3개의 게이트 제어신호들과 비교할 때 펄스 폭 및 펄스 위상 중 어느 하나가 다른 전계 발광 표시장치.
  14. 제 13 항에 있어서,
    상기 제2 게이트 제어신호(SE1)는 상기 제1 및 제2 기간들에서만 온 레벨을 가지며,
    상기 제5 게이트 제어신호(INI1,SE2)는 상기 제2 및 제3 기간들에서만 온 레벨을 가지며,
    상기 제4 게이트 제어신호(INI2)는 상기 제3 및 제4 기간들에서만 온 레벨을 가지며,
    상기 제1 게이트 제어신호(SC1)는 상기 제5 기간에서만 온 레벨을 가지며,
    상기 제3 게이트 제어신호(SC2)는 상기 제6 기간에서만 온 레벨을 갖는 전계 발광 표시장치.
  15. 제 14 항에 있어서,
    상기 제1 내지 제6 기간들 내에서,
    상기 제1 픽셀은 상기 제4 기간 동안 플로팅되고,
    상기 제2 픽셀은 상기 제5 기간 동안 플로팅되는 전계 발광 표시장치.
  16. 제 9 항에 있어서,
    상기 제2 배선폭은 상기 제1 배선폭보다 넓은 전계 발광 표시장치.
  17. 제1 픽셀(P1);
    데이터전압을 공급하기 위한 데이터라인, 기준전압을 공급하기 위한 기준전압 라인, 및 초기화전압을 공급하기 위한 초기화전압 라인을 상기 제1 픽셀과 함께 공유하며, 수평 방향을 따라 상기 제1 픽셀에 이웃하게 배치된 제2 픽셀(P2);
    상기 제2 픽셀과 함께 상기 데이터라인, 상기 기준전압 라인 및 상기 초기화전압 라인을 공유하며, 제1 수직 방향을 따라 상기 제2 픽셀에 이웃하게 배치되어 상기 제1 픽셀보다 더 빨리 상기 데이터전압을 공급받는 제3 픽셀(P3);
    상기 제1 픽셀과 함께 상기 데이터라인, 상기 기준전압 라인 및 상기 초기화전압 라인을 공유하며, 상기 제1 수직 방향과 반대되는 제2 수직 방향을 따라 상기 제2 픽셀에 이웃하게 배치되어 상기 제2 픽셀보다 더 늦게 상기 데이터전압을 공급받는 제4 픽셀(P4);
    상기 제1 픽셀에 연결되고 상기 제1 픽셀로 제1 게이트 제어신호(SC1)를 공급하는 제1 게이트라인(GL1);
    상기 제1 및 제3 픽셀들에 연결되고 상기 제1 및 제3 픽셀들로 제2 게이트 제어신호(INI2',SE1)를 공급하는 제2 게이트라인(GL2);
    상기 제2 픽셀에 연결되고 상기 제2 픽셀로 제3 게이트 제어신호(SC2)를 공급하는 제3 게이트라인(GL3);
    상기 제2 및 제4 픽셀들에 연결되고 상기 제2 및 제4 픽셀들로 제4 게이트 제어신호(INI2,SE1')를 공급하는 제4 게이트라인(GL4); 및
    상기 제1 및 제2 픽셀들에 공통으로 연결되고 상기 제1 및 제2 픽셀들로 제5 게이트 제어신호(INI1,SE2)를 공급하는 제5 게이트라인(GL5)을 포함한
    전계 발광 표시장치.
  18. 제 17 항에 있어서,
    상기 제1 및 제3 게이트라인들은 각각 제1 배선폭을 가지며, 상기 제2, 제4 및 제5 게이트라인들은 각각 상기 제1 배선폭과 다른 제2 배선폭을 갖는 전계 발광 표시장치.
  19. 제 18 항에 있어서,
    상기 제2 배선폭은 상기 제1 배선폭보다 넓은 전계 발광 표시장치.
  20. 제 17 항에 있어서,
    상기 제3 픽셀(P3)은 제n 픽셀 라인에 배치되고,
    상기 제1 및 제2 픽셀들(P1,P2)은 제n+1 픽셀 라인에 배치되며,
    상기 제4 픽셀(P4)은 제n+2 픽셀 라인에 배치된 전계 발광 표시장치.
  21. 제 17 항에 있어서,
    상기 제1 게이트 제어신호(SC1)는 상기 제1 픽셀로 제1 데이터전압이 공급되는 타이밍에 동기되고,
    상기 제2 게이트 제어신호(INI2',SE1)는 상기 제1 픽셀로 상기 기준전압이 공급되는 타이밍과 상기 제3 픽셀로 상기 초기화전압이 공급되는 타이밍에 동기되고,
    상기 제3 게이트 제어신호(SC2)는 상기 제2 픽셀로 제2 데이터전압이 공급되는 타이밍에 동기되고,
    상기 제4 게이트 제어신호(INI2,SE1')는 상기 제2 픽셀로 상기 초기화전압이 공급되는 타이밍과 상기 제4 픽셀로 상기 기준전압이 공급되는 타이밍에 동기되고,
    상기 제5 게이트 제어신호(INI1,SE2)는 상기 제1 픽셀로 상기 초기화전압이 공급되는 타이밍과 상기 제2 픽셀로 상기 기준전압이 공급되는 타이밍에 동기된 전계 발광 표시장치.
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