KR20220008996A - 이미지 센서 - Google Patents

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conductive
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KR1020200087054A
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김상훈
권민근
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삼성전자주식회사
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Abstract

이미지 센서를 제공한다. 이 이미지 센서는 화소 영역과 패드 영역을 포함하며 서로 대향되는 제 1 면과 제 2 면을 포함하는 기판; 상기 제 1 면 상에 배치되는 층간절연막; 상기 층간절연막 내에 배치되는 배선; 상기 패드 영역에서 상기 기판의 제 2 면 상에 배치되는 도전 패드; 및 상기 패드 영역에서 상기 기판을 관통하여 상기 도전 패드와 상기 배선을 전기적으로 연결시키며, 상기 도전 패드와 중첩되는 복수개의 관통 구조체들을 포함하고, 상기 도전 패드의 일부는 상기 기판 내에 배치된다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 상기 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 선명한 화질을 구현할 수 있는 이미지 센서를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 이미지 센서는 화소 영역과 패드 영역을 포함하며 서로 대향되는 제 1 면과 제 2 면을 포함하는 기판; 상기 제 1 면 상에 배치되는 층간절연막; 상기 층간절연막 내에 배치되는 배선; 상기 패드 영역에서 상기 기판의 제 2 면 상에 배치되는 도전 패드; 및 상기 패드 영역에서 상기 기판을 관통하여 상기 도전 패드와 상기 배선을 전기적으로 연결시키며, 상기 도전 패드와 중첩되는 복수개의 관통 구조체들을 포함하고, 상기 도전 패드의 일부는 상기 기판 내에 배치된다.
본 발명의 일 양태에 따른 이미지 센서는 화소 영역과 패드 영역을 포함하며 서로 대향되는 제 1 면과 제 2 면을 포함하는 기판; 상기 화소 영역에서 상기 기판 내에 배치되어 단위 화소들을 분리하는 깊은 소자 분리부; 상기 단위 화소들 각각에서 상기 기판 내에 배치되는 광전 변환부; 상기 단위 화소들 각각에서 상기 기판의 상기 제 1 면 상에 배치되는 전송 게이트; 상기 제 1 면 상에 배치되는 층간절연막; 상기 층간절연막 내에 배치되는 배선; 상기 패드 영역에 배치되는 도전 패드; 및 상기 패드 영역에서 상기 기판을 관통하여 상기 도전 패드와 상기 배선을 전기적으로 연결시키며 상기 도전 패드와 중첩되는 복수개의 관통 구조체들을 포함하되, 상기 깊은 소자 분리부는 제 1 폭을 가지고, 상기 관통 구조체는 제 2 폭을 가지고, 상기 제 2 폭은 상기 제 1 폭의 1.0~2.0배다.
본 발명의 다른 양태에 따른 이미지 센서는, 화소 영역과 패드 영역을 포함하며 서로 대향되는 제 1 면과 제 2 면을 포함하는 기판; 상기 화소 영역에서 상기 기판 내에 배치되어 단위 화소들을 분리하는 깊은 소자 분리부; 상기 제 1 면 상에 배치되는 층간절연막; 상기 층간절연막 내에 배치되는 배선; 상기 패드 영역에 배치되는 도전 패드; 및 상기 패드 영역에서 상기 기판을 관통하여 상기 도전 패드와 상기 배선을 전기적으로 연결시키며 상기 도전 패드와 중첩되는 복수개의 관통 구조체들을 포함하되, 상기 깊은 소자 분리부는 제 1 높이를 가지고, 상기 관통 구조체들은 각각 제 2 높이를 가지고, 상기 제 2 높이는 상기 제 1 높이보다 작다.
본 발명의 이미지 센서는 후면 도전 패드와 제 1 배선들을 연결시키는 복수개의 관통 구조체들을 포함하여, 공정 불량을 줄일 수 있고, 물리적/기계적/열적 스트레스를 분산할 수 있어 이미지 센서의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 2는 본 발명의 실시예들에 따라 도 1을 A-A’선으로 자른 단면도이다.
도 3a는 도 2의 ‘P1’ 부분을 확대한 도면이다.
도 3b는 도 2의 ‘P2’ 부분을 확대한 도면이다.
도 4는 본 발명의 실시예들에 따른 관통 구조체의 평면 형태를 나타낸다.
도 5a 내지 도 5f는 도 2의 단면을 가지는 이미지 센서의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 6은 본 발명의 실시예들에 따라 도 1을 A-A’선으로 자른 단면도이다.
도 7은 도 6의 이미지 센서를 제조하는 과정을 나타내는 단면도이다.
도 8은 본 발명의 실시예들에 따라 도 1을 A-A’선으로 자른 단면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 10은 본 발명의 실시예들에 따라 도 9를 A-A'선으로 자른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 2는 본 발명의 실시예들에 따라 도 1을 A-A'선으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 본 예에 따른 이미지 센서(1000)는 제 1 서브 칩(CH1)과 제 2 서브 칩(CH2)이 본딩된 구조를 가질 수 있다. 상기 제 1 서브 칩(CH1)은 바람직하게는 이미지 센싱 기능을 할 수 있다. 상기 제 2 서브 칩(CH2)은 바람직하게는 상기 제 1 서브 칩(CH1)을 구동하거나 상기 제 1 서브 칩(CH1)에서 발생된 전기적 신호를 저장하기 위한 회로들을 포함할 수 있다.
상기 제 1 서브 칩(CH1)은 패드 영역(PAD), 광학 블랙 영역(OB) 및 화소 영역(APS)을 포함하는 제 1 기판(1)을 포함한다. 상기 제 1 기판(1)은 서로 대향되는 제 1 면(1a)과 제 2 면(1b)을 포함한다. 상기 제 1 기판(1)은 예를 들면 실리콘 단결정 웨이퍼, 실리콘 에피택시얼층 또는 SOI(silicon on insulator) 기판일 수 있다. 상기 제 1 기판(1)은 예를 들면 제 1 도전형의 불순물로 도핑될 수 있다. 예를 들면 상기 제 1 도전형은 P형일 수 있다.
상기 화소 영역(APS)은 복수개의 단위 화소들(UP)을 포함할 수 있다. 상기 화소 영역(APS)에서 상기 제 1 기판(1)에 깊은 소자 분리부(13d)가 배치되어 상기 단위 화소들(UP)을 분리할 수 있다. 상기 제 1 기판(1)에는 제 1 면(1a)에 인접하여 얕은 소자 분리부(5)가 배치될 수 있다. 상기 깊은 소자 분리부(13d)는 상기 얕은 소자 분리부(5)를 관통할 수 있다.
상기 단위 화소들(UP) 각각에서 상기 제 1 기판(1) 내에 광전 변환부(PD)가 배치될 수 있다. 상기 광학 블랙 영역(OB)에서 상기 제 1 기판(1) 내에도 광전 변환부(PD)가 배치될 수 있다. 상기 광전 변환부(PD)는 예를 들면 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물로 도핑될 수 있다. 상기 제 2 도전형은 예를 들면 N형일 수 있다. 상기 광전 변환부(PD)에 도핑된 N형의 불순물은 주변의 기판(1)에 도핑된 P형의 불순물과 PN접합을 이루어 포토다이오드를 제공할 수 있다.
각 단위 화소(UP)에서 상기 제 1 기판(1)의 상기 제 1 면(1a) 상에는 전송 게이트(TG)이 배치될 수 있다. 상기 전송 게이트(TG)의 일부는 상기 제 1 기판(1) 속으로 연장될 수 있다. 상기 전송 게이트(TG)는 Vertical 타입일 수 있다. 또는 상기 전송 게이트(TG)는 상기 제 1 기판(1) 속으로 연장되지 않고 평탄한 형태인 Planar 타입일 수도 있다. 상기 전송 게이트(TG)와 상기 제 1 기판(1) 사이에는 게이트 절연막(Gox)이 개재될 수 있다. 상기 전송 게이트(TG)의 일측에서 상기 제 1 기판(1) 내에는 부유 확산 영역(FD)이 배치될 수 있다. 상기 부유 확산 영역(FD)에는 예를 들면 제 2 도전형의 불순물이 도핑될 수 있다.
빛은 상기 제 1 기판(1)의 제 2 면(1b)을 통해 상기 제 1 기판(1) 속으로 입사될 수 있다. 입사된 빛에 의해 상기 PN접합에서 전자-정공 쌍들이 생성될 수 있다. 이렇게 생성된 전자들은 상기 광전 변환부(PD)로 이동될 수 있다. 상기 전송 게이트(TG)에 전압을 인가하면 상기 전자들은 상기 부유 확산 영역(FD)으로 이동될 수 있다.
상기 제 1 면(1a)은 제 1 층간절연막들(IL)로 덮일 수 있다. 상기 제 1 층간절연막들(IL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 저유전막 중 선택되는 적어도 하나의 막의 다층막으로 형성될 수 있다. 상기 제 1 층간절연막들(IL) 사이 또는 안에는 제 1 배선들(15)이 배치될 수 있다. 상기 부유 확산 영역(FD)은 제 1 콘택 플러그(17)에 의해 상기 제 1 배선들(15)에 연결될 수 있다. 상기 제 1 콘택 플러그(17)는 상기 화소 영역(APS)에서 상기 제 1 층간절연막들(IL) 중에 상기 제 1 면(1a)에 가장 가까운(최하층의) 제 1 층간절연막(IL1)을 관통할 수 있다. 상기 제 1 층간절연막들(IL) 중에 상기 제 1 면(1a)으로부터 가장 먼 (최상층의) 제 1 층간절연막(IL) 내에는 상기 제 1 배선들(15)과 연결되는 전면 도전 패드(21)가 배치될 수 있다. 상기 전면 도전 패드(21)는 예를 들면 구리를 포함할 수 있다.
상기 광학 블랙 영역(OB)에서 상기 기판(1) 속으로 빛이 입사되지 않을 수 있다. 상기 깊은 소자 분리부(13d)는 상기 광학 블랙 영역(OB)에도 연장되어 제 1 블랙 화소(UPO1)와 제 2 블랙 화소(UPO2)를 분리할 수 있다. 상기 제 1 블랙 화소(UPO1)에서 상기 제 1 기판(1) 내에는 광전변환부(PD)가 배치될 수 있다. 상기 제 2 블랙 화소(UPO2)에서 상기 제 1 기판(1) 내에는 광전변환부(PD)가 존재하지 않는다. 제 1 블랙 화소(UPO1)와 제 2 블랙 화소(UPO2)에 모두 전송 게이트(TG)와 부유 확산 영역(FD)이 배치될 수 있다. 상기 제 1 블랙 화소(UPO1)는 빛이 차단된 광전변환부(PD)로부터 발생될 수 있는 전하량을 감지하여 제 1 기준 전하량을 제공할 수 있다. 상기 제 1 기준 전하량은 상기 단위 화소들(IP)로부터 발생된 전하량을 계산할 때 상대적 기준 값이 될 수 있다. 상기 제 2 블랙 화소(UPO2)은 광전변환부(PD)이 없는 상태에서 발생될 수 있는 전하량을 감지하여 제 2 기준 전하량을 제공할 수 있다. 상기 제 2 기준 전하량은 공정 노이즈를 제거하는 정보로 사용될 수 있다.
도시하지는 않았지만, 상기 제 1 기판(1)의 제 1 면(1a)에 리셋 트랜지스터들, 선택 트랜지스터들 및 소오스 팔로워 트랜지스터들이 배치될 수 있다. 상기 이미지 센서(1000)는 후면 수광 이미지 센서일 수 있다.
상기 제 1 기판(1)의 제 2 면(1b)은 고정 전하막(23)으로 덮일 수 있다. 도시하지는 않았지만, 상기 고정 전하막(23) 상에 반사방지막이 배치될 수 있다. 상기 고정 전하막(23)은 화학양론비 보다 부족한 양의 산소 또는 불소를 포함하는 금속산화막 또는 금속 불화막으로 이루어질 수 있다. 이로써 상기 고정 전하막(23)은 음의 고정전하를 가질 수 있다. 상기 고정 전하막(23)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨 및 란타노이드를 포함하는 그룹에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)로 이루어질 수 있다. 상기 고정 전하막(23)의 주변에는 정공의 축적(hole accumulation)이 발생할 수 있다. 이로써 암전류의 발생 및 화이트 스팟(white spot)을 효과적으로 감소시킬 수 있다. 바람직하게는 상기 고정 전하막(23)은 알루미늄 산화막과 하프늄 산화막 중 적어도 하나일 수 있다. 상기 고정 전하막(23)은 상기 제 1 기판(1)의 제 2 면(1b)과 접할 수 있다.
상기 광학 블랙 영역(OB)과 상기 패드 영역(PAD) 사이에서 상기 고정 전하막(23)과 상기 제 1 기판(1)의 일부가 식각되어 제 1 트렌치(25t1)가 형성될 수 있다. 상기 제 1 트렌치(25t1)의 측벽은 상기 고정 전하막(23)의 측벽과 정렬될 수 있다. 제 1 트렌치(25t1)는 상기 깊은 소자 분리부(13d) 중에 가장 외곽에 위치하는 깊은 소자 분리부(13e)를 노출시킬 수 있다.
상기 패드 영역(PAD)에서 상기 고정 전하막(23)과 상기 제 1 기판(1)의 일부가 식각되어 제 2 트렌치(25t2)가 형성될 수 있다. 상기 제 2 트렌치(25t2)의 측벽은 상기 고정 전하막(23)의 측벽과 정렬될 수 있다. 제 2 트렌치(25t2)는 제 1 트렌치(25t1)과 이격될 수 있다. 상기 제 2 트렌치(25t2) 아래에서 복수개의 관통 구조체들(13c)이 상기 제 1 기판(1)을 관통할 수 있다.
상기 패드 영역(PAD)에서 상기 제 1 기판(1)은 패드 분리부(13g)에 의해 관통될 수 있다. 상기 패드 분리부(13g)는 상기 제 2 트렌치(25t2)와 이격될 수 있다. 평면적 관점에서 상기 패드 분리부(13g)는 상기 복수개의 관통 구조체들(13c)을 둘러쌀 수 있다.
상기 광학 블랙 영역(OB)과 상기 패드 영역(PAD)에서 상기 고전 전하막(23) 상에는 확산 방지 패턴(27p)과 제 1 광학 블랙 패턴(29p)이 배치될 수 있다. 확산 방지 패턴(27p)과 제 1 광학 블랙 패턴(29p)은 각각 도전 물질로 형성될 수 있다. 상기 확산 방지 패턴(27p)은 상기 제 1 트렌치(25t1)과 제 2 트렌치(25t2)를 콘포말하게 덮을 수 있다. 상기 확산 방지 패턴(27p)은 예를 들면 TiN, TaN, WN과 같은 금속 질화막으로 형성될 수 있다. 상기 제 1 광학 블랙 패턴(29p)은 예를 들면 텅스텐으로 형성될 수 있다. 상기 제 1 광학 블랙 패턴(29p)은 상기 제 1 트렌치(25t1)을 채워 바이어스 콘택 플러그(29c)를 구성할 수 있다. 상기 바이어스 콘택 플러그(29c)는 상기 깊은 소자 분리부(13d)와 전기적으로 연결될 수 있다.
상기 제 1 광학 블랙 패턴(29p)은 상기 제 2 트렌치(25t2)를 콘포말하게 덮을 수 있다. 상기 제 2 트렌치(25t2) 안에는 후면 도전 패드(31)가 배치될 수 있다. 상기 후면 도전 패드(31)는 상기 제 1 광학 블랙 패턴(29p)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 후면 도전 패드(31)는 알루미늄을 포함할 수 있다.
상기 화소 영역(APS)에서 상기 고정 전하막(23) 상에는 차광 그리드 패턴(27g)이 배치될 수 있다. 상기 차광 그리드 패턴(27g)은 상기 깊은 소자 분리부(13d)와 중첩되며 평면적으로 그물 구조를 가질 수 있다. 상기 차광 그리드 패턴(27g) 상에는 저굴절 패턴(71)이 배치될 수 있다. 상기 저굴절 패턴(71)은 유기물질을 포함할 수 있다. 상기 저굴절 패턴(71)은 칼라 필터들(CF1, CF2)보다 작은 굴절률을 가질 수 있다. 예를 들면 상기 저굴절 패턴(71)은 약 1.3 이하의 굴절률을 가질 수 있다. 상기 저굴절 패턴(71)은 상기 차광 그리드 패턴(27g)과 중첩되며 동일한 평면 형태를 가질 수 있다.
상기 화소 영역(APS), 상기 광학 블랙 영역(OB), 및 상기 패드 영역(PAD)은 패시베이션막(23)으로 덮일 수 있다. 상기 패시베이션막(23)은 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 패시베이션막(23)은 상기 후면 도전 패드(71)를 노출시킬 수 있다.
상기 화소 영역(APS) 상에서 상기 저굴절 패턴들(71) 사이에 칼라 필터들(CF1, CF2)이 배치될 수 있다. 상기 칼라 필터들(CF1, CF2)은 각각 청색, 녹색, 적색 중 하나의 색을 가질 수 있다. 상기 광학 블랙 영역(OB)에서 상기 패시베이션막(23) 상에는 제 2 광학 블랙 패턴(CFB)이 배치될 수 있다. 상기 제 2 광학 블랙 패턴(CFB)은 예를 들면 청색의 칼라 필터와 동일한 물질을 포함할 수 있다.
상기 화소 영역(APS), 상기 광학 블랙 영역(OB), 및 상기 패드 영역(PAD)은 마이크로 렌즈층(ML)으로 덮일 수 있다. 상기 마이크로 렌즈층(ML)은 상기 화소 영역(APS)의 각 단위 화소들(UP) 상에서 볼록 렌즈 형태를 가질 수 있다. 상기 마이크로 렌즈층(ML)은 상기 광학 블랙 영역(OB), 및 상기 패드 영역(PAD) 상에서는 평탄한 상부면을 가질 수 있다. 상기 마이크로 렌즈층(ML)은 상기 후면 도전 패드(31)를 노출시키는 개구부(35)를 가질 수 있다.
상기 제 2 서브 칩(CH2)은 제 2 기판(100), 상기 제 2 기판(100)에 배치되는 복수개의 트랜지스터들(TR), 상기 제 2 기판(100)을 덮는 제 2 층간절연막(110), 상기 제 2 층간절연막(110) 내에 배치되는 제 2 배선들(112), 및 그리고 상기 제 2 배선들(112) 중 최상위의 것과 연결되는 로직 도전 패드(114)를 포함할 수 있다. 상기 제 2 층간절연막(110)은 실리콘산화막, 실리콘질화막, 실리콘산화질화막 및 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 로직 도전 패드(114)는 예를 들면 구리를 포함할 수 있다. 상기 제 1 서브칩(CH1)과 상기 제 2 서브 칩(CH2)은 본딩된다. 이로써 상기 제 1 층간절연막(IL)과 상기 제 2 층간절연막(110)은 접할 수 있다. 또한 상기 전면 도전 패드(21)와 상기 로직 도전 패드(114)는 접할 수 있다.
도 3a는 도 2의 'P1' 부분을 확대한 도면이다. 도 3b는 도 2의 'P2' 부분을 확대한 도면이다.
도 3a 및 도 3b를 참조하면, 깊은 소자 분리부(13d), 최외곽 깊은 소자 분리부(13e), 패드 분리부(13g) 및 관통 구조체들(13c)은 각각 깊은 트렌치(3) 안에 배치될 수 있다. 깊은 소자 분리부(13d), 최외곽 깊은 소자 분리부(13e), 패드 분리부(13g) 및 관통 구조체들(13c)의 하부면들은 제 1 기판(1)의 제 1 면(1a)과 공면을 이룰 수 있다. 깊은 소자 분리부(13d), 최외곽 깊은 소자 분리부(13e), 패드 분리부(13g) 및 관통 구조체들(13c)은 모두 동일/유사한 구조를 가질 수 있다. 이들은 각각 도전 패턴(9), 상기 도전 패턴(9)의 측면을 감싸는 분리절연막(7) 및 상기 도전 패턴(9)과 최하층의 제 1 층간절연막(IL1) 사이에 개재되는 매립 절연 패턴(11)을 포함할 수 있다. 상기 깊은 소자 분리부(13d)는 제 1 도전 패턴(9a), 상기 제 1 도전 패턴(9a)과 상기 최하층의 제 1 층간절연막(IL1) 사이에 개재되는 제 1 매립 절연 패턴(11a), 및 상기 제 1 도전 패턴(9a) 및 상기 제 1 매립 절연 패턴(11a)의 측면들을 감싸는 제 1 분리 절연막(7a)을 포함할 수 있다. 상기 관통 구조체들(13c)은 각각 제 2 도전 패턴(9b), 상기 제 2 도전 패턴(9b)과 상기 최하층의 제 1 층간절연막(IL1) 사이에 개재되는 제 2 매립 절연 패턴(11b), 및 상기 제 2 도전 패턴(9b) 및 상기 제 2 매립 절연 패턴(11b)의 측면들을 감싸는 제 2 분리 절연막(7b)을 포함할 수 있다. 상기 패드 분리부(13g)는 제 3 도전 패턴(9c), 상기 제 3 도전 패턴(9c)과 상기 최하층의 제 1 층간절연막(IL1) 사이에 개재되는 제 3 매립 절연 패턴(11c), 및 상기 제 3 도전 패턴(9c) 및 상기 제 3 매립 절연 패턴(11c)의 측면들을 감싸는 제 3 분리 절연막(7c)을 포함할 수 있다. 상기 제 1 내지 제 3 도전 패턴들(9a, 9b, 9c)은 모두 동일한 도전 물질을, 예를 들면 금속 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제 1 내지 제 3 도전 패턴들(9a, 9b, 9c)이 각각 불순물이 도핑된 폴리실리콘을 포함하는 경우, 도핑된 불순물의 종류와 도핑 농도는 서로 같을 수 있다. 상기 제 1 내지 제 3 분리 절연막들(7a, 7b, 7c)은 모두 동일한 물질을, 예를 들면 실리콘산화막을 포함할 수 있다. 상기 제 1 내지 제 3 매립 절연 패턴들(11a, 11b, 11c)은 모두 동일한 물질을, 예를 들면 실리콘 산화막을 포함할 수 있다. 상기 패드 분리부(13g)의 제 3 도전 패턴(9c)에는 전압이 인가되지 않고 전기적으로 절연될 수 있다.
상기 깊은 소자 분리부(13d)는 상기 제 1 면(1a)으로부터 소정의 높이에서 제 1 폭(W1)을 가질 수 있다. 상기 관통 구조체들(13c)은 각각 상기 제 1 면(1a)으로부터 (상기 소정의 높이와) 동일 높이에서 제 2 폭(W2)을 가질 수 있다. 예를 들면 상기 제 2 폭(W2)은 상기 제 1 폭(W1)과 같거나 보다 클 수 있다. 상기 제 2 폭(W2)은 바람직하게는 상기 제 1 폭(W1)의 1.0~2.0배일 수 있다.
상기 깊은 소자 분리부(13d)는 상기 제 1 기판(1)의 두께에 해당하는 제 1 높이(H1)를 가질 수 있다. 상기 관통 구조체들(13c)은 상기 제 2 트렌치(25t2)에 의해 상기 제 1 높이(H1)보다 작은 제 2 높이(H2)를 가질 수 있다. 상기 최외곽의 깊은 소자 분리부(13e)는 상기 제 1 트렌치(25t1)에 의해 상기 제 1 높이(H1)보다 작은 제 3 높이(H3)를 가질 수 있다. 상기 제 2 높이(H2)는 상기 제 3 높이(H3)과 같거나 보다 작을 수 있다.
도 1 및 도 2를 참조하면, 상기 깊은 소자 분리부(13d)의 제 1 도전 패턴(9a)은 그물망 형태를 가질 수 있으며, 상기 바이어스 콘택 플러그(29c)와 접할 수 있다. 상기 후면 도전 패드(31)와 상기 바이어스 콘택 플러그(29c)를 통해 상기 깊은 소자 분리부(13d)의 제 1 도전 패턴(9a)에 예를 들면 음의 전압이 인가될 수 있다. 이로써 상기 깊은 소자 분리부(13d)의 표면에 존재할 수 있는 정공들을 잡아주어 암전류 특성을 개선시킬 수 있다.
다른 예에 있어서, 상기 이미지 센서(1000)의 다른 위치에서 상기 후면 도전 패드(31)는 상기 바이어스 콘택 플러그(29c)와 연결되지 않을 수도 있다. 또한, 상기 관통 구조체들(13c)의 도전 패턴들(9)이 제 2 콘택 플러그(19)와 연결되지 않을 수도 있다.
도 2 및 도 3b를 참조하면, 제 2 콘택 플러그(19)는 상기 최하층의 제 1 층간절연막(IL1)을 관통하여 상기 제 2 도전 패턴(9b)를 상기 제 1 배선들(15) 중 일부에 연결시킬 수 있다. 이로써 상기 후면 도전 패드(31)는 상기 복수개의 관통 구조체들(13c)에 의해 상기 제 1 배선들(15) 중 일부와 전기적으로 연결될 수 있다. 상기 관통 구조체들(13c)은 복수개로 배치되며 각각 깊은 소자 분리부(13d)와 동일/유사한 폭을 가진다. 이로써 상기 후면 도전 패드(31)를 제 1 배선들(15)과 연결시키기 위해, 상대적으로 매우 큰 폭을 가지는 하나의 TSV(Through silicon via)나 BVS(Back Vias stack) 콘택 플러그를 형성하는 구조에 비해, 공정 불량을 줄일 수 있고, 물리적/기계적/열적 스트레스를 분산할 수 있어 이미지 센서의 신뢰성을 향상시킬 수 있다.
도 4는 본 발명의 실시예들에 따른 관통 구조체의 평면 형태를 나타낸다.
도 1 및 도 4를 참조하면, 관통 구조체(13c)는 도 1처럼 복수개의 제공되며 각각 서로 이격된 섬 형태를 가질 수 있다. 또는 관통 구조체(13c)는 도 4처럼 서로 연결되어 그리드 형태를 구성할 수 있다. 상기 관통 구조체(13c)는 이에 한정되지 않고 다양할 수 있다.
도 5a 내지 도 5f는 도 2의 단면을 가지는 이미지 센서의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 5a를 참조하면, 제 1 서브 칩(CH1)을 제조한다. 이를 위해 먼저, 화소 영역(APS), 광학 블랙 영역(OB) 및 패드 영역(PAD)을 포함하는 제 1 기판(1)에 이온주입 공정 등을 진행하여 광전 변환부(PD)를 형성한다. 상기 제 1 기판(1)의 제 1 면(1a)에 얕은 소자 분리부(5)를 형성하여 활성 영역들을 정의한다. 상기 얕은 소자 분리부(5)는 STI(Shallow Trench Isolation) 공정으로 형성될 수 있다. 상기 얕은 소자 분리부(5)와 상기 제 1 기판(1)의 일부를 식각하여 깊은 트렌치들(3)을 형성한다. 상기 화소 영역(APS)과 상기 광학 블랙 영역(OB)에서 상기 깊은 트렌치들(3)은 단위 화소들(UP)과 블랙 화소들(UPO1, UPO2)을 한정할 수 있다. 상기 패드 영역(PAD)에서 상기 깊은 트렌치들(3)은 패드 분리부(13g)과 관통 구조체들(13c)의 위치를 한정할 수 있다. 상기 제 1 기판(1)의 제 1 면(1a)의 전면 상에 분리절연막(7)을 콘포말하게 형성하고 도전물질로 상기 깊은 트렌치들(3)을 채운 후에 에치백 공정을 진행하여 상기 깊은 트렌치들(3) 안에 각각 도전 패턴들(9)을 형성한다. 그리고 상기 도전 패턴들(9) 상에 매립 절연 패턴들(11)을 형성하고 상기 제 1 면(1a) 상의 상기 분리 절연막(7)을 제거하고 상기 제 1 면(1a)을 노출시킬 수 있다. 이로써 깊은 소자 분리부(13d), 최외곽의 깊은 소자 분리부(13e), 관통 구조체들(13c) 및 패드 분리부(13g)가 동시에 형성될 수 있다. 본 발명에서는 이와 같이 관통 구조체들(13c)이 상기 깊은 소자 분리부(13d)와 동시에 형성되므로, 별도의 TSV나 BVS를 형성하기 위한 공정을 생략할 수 있어 공정을 단순화시킬 수 있다. 또한, 관통 구조체들(13c)이 상기 깊은 소자 분리부(13d)와 동일/유사한 폭과 깊이로 형성되므로 공정 불량 발생 가능성을 줄일 수 있다.
계속해서, 통상의 공정을 진행하여 상기 제 1 기판(1)의 제 1 면(1a)에 게이트 절연막(Gox), 전송 게이트(TG), 부유 확산 영역(FD), 및 최하층의 제 1 층간절연막(IL1)을 형성할 수 있다. 상기 최하층의 제 1 층간절연막(IL1)을 관통하여 상기 부유 확산 영역(FD)과 접하는 제 1 콘택 플러그(17)를 형성한다. 또한 상기 최하층의 제 1 층간절연막(IL1)과 상기 관통 구조체들(13c)의 매립 절연 패턴(11, 도 3b의 제 2 매립 절연 패턴(11b))을 관통하여 상기 관통 구조체들(13c)의 도전 패턴(9, 도 3b의 제 2 도전 패턴(9b))과 접하는 제 2 콘택 플러그(19)를 형성할 수 있다. 그리고 상기 최하층의 제 1 층간절연막(IL1) 상에 제 1 배선들(15)과 제 1 층간절연막들(IL)을 형성할 수 있다. 최상층의 제 1 층간절연막(IL) 내에 전면 도전 패드(21)를 형성할 수 있다.
도 5b를 참조하면, 도 2를 참조하여 설명한 구조를 가지는 제 2 서브 칩(CH2)을 준비한다. 상기 제 1 서브 칩(CH1)을 뒤집는다. 그리고 상기 제 1 층간절연막(IL)이 제 2 층간절연막(110)과 접하도록, 그리고 상기 전면 도전 패드(21)가 로직 도전 패드(114)와 접하도록 위치한 후, 열압착 공정 등을 진행하여 상기 제 2 서브 칩(CH2) 상에 상기 제 1 서브 칩(CH1)을 본딩할 수 있다.
도 5c를 참조하면, 도 5b의 상태에서 상기 제 1 기판(1)의 상기 제 2 면(1b)에 대하여 그라인딩 공정을 진행하여 상기 제 1 기판(1)이 두께를 원하는 두께로 낮출 수 있다. 이때 상기 깊은 소자 분리부(13d), 최외곽의 깊은 소자 분리부(13e), 관통 구조체들(13c) 및 패드 분리부(13g)의 도전 패턴들(9)이 노출될 수 있다. 상기 제 1 기판(1)의 상기 제 2 면(1b) 상에 고정 전하막(23)을 증착한다. 상기 고정 전하막(23)과 상기 제 1 기판(1)의 일부분, 그리고 상기 최외곽 깊은 소자 분리부(13e) 및 상기 관통 구조체들(13c)의 일부들을 식각하여 제 1 트렌치(25t1)과 제 2 트렌치(25t2)를 형성한다. 이때 상기 제 1 트렌치(25t1)는 상기 제 2 트렌치(25t2) 보다 좁은 폭을 가지도록 형성될 수 있다. 상기 관통 구조체들(13c)은 복수개로 형성되어, 상기 제 2 트렌치(25t2)를 식각할 때 발생할 수 있는 상기 기판(1)의 물리적 스트레스를 완화시킬 수 있다.
도 5d를 참조하면, 상기 제 1 기판(1)의 상기 제 2 면(1b) 상에 확산 방지막(27)을 콘포말하게 형성한다. 상기 확산 방지막(27) 상에 제 1 광학 블랙막(29)을 콘포말하게 형성한다. 상기 제 1 트렌치(25t1)이 상대적으로 좁은 폭을 가지기에 상기 제 1 트렌치(25t1)은 상기 제 1 광학 블랙막(29)에 의해 채워져 바이어스 콘택 플러그(29c)가 형성될 수 있다. 상기 제 2 트렌치(25t2) 안에서 상기 제 1 광학 블랙막(29) 상에 후면 도전 패드(31)를 형성할 수 있다. 상기 후면 도전 패드(31)는 증착 및 식각 공정을 진행하여 형성될 수 있다. 또는 상기 제 1 광학 블랙막(29) 상에 별도의 마스크 패턴(미도시)을 형성하고, 도금 공정을 진행하여 선택적으로 상기 후면 도전 패드(31)를 형성할 수 있다.
도 5e를 참조하면, 상기 제 1 광학 블랙막(29)을 식각하여 상기 광학 블랙 영역(OB)과 상기 패드 영역(PAD)에서 제 1 광학 블랙 패턴(29p)을 형성하고 상기 화소 영역(APS)에서 상기 확산 방지막(27)을 노출시킨다. 상기 제 1 기판(1)의 제 2 면(1b)의 전면 상에 저굴절막(71L)을 형성한다. 상기 저굴절막(71L)은 예를 들면 스핀 코팅으로 형성될 수 있다.
도 5f를 참조하면, 상기 화소 영역(APS)에서 상기 저굴절막(71L)과 상기 확산 방지막(27)을 식각하여 저굴절 패턴(71)과 차광 그리드 패턴(27g)을 형성한다. 상기 차광 그리드 패턴(27g)은 상기 확산 방지막(27)의 일부로 형성될 수 있다. 상기 광학 블랙 영역(OB)과 상기 패드 영역(PAD)에서 상기 저굴절막(71L)이 모두 제거되고, 상기 제 1 광학 블랙 패턴(29p) 아래에 확산 방지 패턴(27p)이 형성될 수 있다. 또한 제 1 광학 블랙 패턴(29p) 옆에서 상기 고정 전하막(23)이 노출될 수 있다.
후속으로 도 2를 참조하면, 상기 제 1 기판(1)의 상기 제 2 면(1b)의 전면 상에 패시베이션막(33)을 콘포말하게 형성한다. 통상의 공정을 통해 칼라 필터들(CF1, CF2)과 제 2 광학 블랙 패턴(CFB)을 형성할 수 있다. 상기 제 2 광학 블랙 패턴(CFB)은 청색의 칼라 필터를 형성할 때 동시에 형성할 수 있다. 그리고 상기 칼라 필터들(CF1, CF2)과 제 2 광학 블랙 패턴(CFB) 상에 마이크로 렌즈층(ML)을 형성할 수 있다. 상기 패드 영역(PAD)에서 상기 마이크로 렌즈층(ML)과 상기 패시베이션막(33)을 식각하여 상기 후면 도전 패드(31)를 노출시키는 개구부(35)를 형성할 수 있다.
도 6은 본 발명의 실시예들에 따라 도 1을 A-A'선으로 자른 단면도이다.
도 6을 참조하면, 본 예에 따른 이미지 센서(1001)에서는, 깊은 소자 분리부(13d), 최외곽 깊은 소자 분리부(13e), 패드 분리부(13g) 및 관통 구조체들(13c)은 최하층의 제 1 층간절연막(IL1)과 기판(1)을 관통할 수 있다. 깊은 소자 분리부(13d), 최외곽 깊은 소자 분리부(13e), 패드 분리부(13g) 및 관통 구조체들(13c)의 하부면들은 최하층의 제 1 층간절연막(IL1)의 표면과 공면을 이룰 수 있다. 본 예에서 상기 깊은 소자 분리부(13d)은 제 1 배선들(15) 중 일부와 접할 수 있다. 그러나, 상기 깊은 소자 분리부(13d)의 도전 패턴(9)은 매립 절연 패턴(11)에 의해 상기 제 1 배선들(15)과 절연될 수 있다. 제 2 콘택 플러그(19)는 최하층의 제 1 층간절연막(IL1)을 관통하지 않고 오직, 관통 구조체들(13c)의 매립 절연 패턴(11)만을 관통할 수 있다. 그 외의 구조는 도 1 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다. 본 예에 따른 이미지 센서(1001)에서는 깊은 소자 분리부(13d)가 기판(1)의 제 1 면(1a) 밖으로 돌출되며 제 1 배선들(15)과 접하므로, 상기 제 1 배선들(15)의 표면에서 반사되어 이웃 화소로 입사되는 빛에 의한 크로스 토크를 방지할 수 있다. 이로써 선명한 화질을 구현할 수 있는 이미지 센서를 제공할 수 있다.
도 7은 도 6의 이미지 센서를 제조하는 과정을 나타내는 단면도이다.
도 7을 참조하면, 화소 영역(APS), 광학 블랙 영역(OB) 및 패드 영역(PAD)을 포함하는 제 1 기판(1)에 이온주입 공정 등을 진행하여 광전 변환부(PD)를 형성한다. 상기 제 1 기판(1)의 제 1 면(1a)에 얕은 소자 분리부(5)를 형성하여 활성 영역들을 정의한다. 상기 얕은 소자 분리부(5)는 STI(Shallow Trench Isolation) 공정으로 형성될 수 있다. 통상의 공정을 진행하여 상기 제 1 기판(1)의 제 1 면(1a)에 게이트 절연막(Gox), 전송 게이트(TG), 부유 확산 영역(FD), 및 최하층의 제 1 층간절연막(IL1)을 형성할 수 있다. 그리고, 상기 최하층의 제 1 층간절연막(IL1), 상기 얕은 소자 분리부(5) 및 상기 제 1 기판(1)의 일부분을 식각하여 깊은 트렌치들(3)을 형성한다. 상기 깊은 트렌치들(3) 안에 분리 절연막(7), 도전 패턴(9) 및 매립 절연 패턴(11)을 형성하여, 깊은 소자 분리부(13d), 최외곽의 깊은 소자 분리부(13e), 관통 구조체들(13c) 및 패드 분리부(13g)를 형성한다. 그리고 상기 최하층의 제 1 층간절연막(IL1) 상에 제 1 배선들(15)과 제 1 층간절연막들(IL)을 형성할 수 있다. 최상층의 제 1 층간절연막(IL) 내에 전면 도전 패드(21)를 형성할 수 있다. 그리고 도 5b 내지 도 5f를 참조하여 설명한 후속 공정들을 진행할 수 있다.
도 8은 본 발명의 실시예들에 따라 도 1을 A-A'선으로 자른 단면도이다.
도 8을 참조하면, 본 예에 따른 이미지 센서(1002)에서는, 깊은 소자 분리부(13d), 최외곽의 깊은 소자 분리부(13e), 관통 구조체들(13c) 및 패드 분리부(13g)가 매립 절연 패턴(11)을 포함하지 않는다. 깊은 소자 분리부(13d), 최외곽의 깊은 소자 분리부(13e), 관통 구조체들(13c) 및 패드 분리부(13g)의 도전 패턴(9)은 최하층의 제 1 층간절연막(IL1)의 표면과 공면을 이룰 수 있다. 깊은 소자 분리부(13d), 최외곽의 깊은 소자 분리부(13e) 및 패드 분리부(13g)는 제 1 배선들(15)과 접하지 않는다. 관통 구조체들(13c)의 도전 패턴(9)은 제 1 배선들(15)과 접할 수 있다. 본 예에 따른 이미지 센서(1002)는 도 6의 제 2 콘택 플러그(19)를 포함하지 않는다. 이로써 도 6의 제 2 콘택 플러그(19) 없이, 관통 구조체들(13c)은 후면 도전 패드(31)를 제 1 배선들(15)의 일부에 전기적으로 연결시킬 수 있다. 그 외의 구조는 도 6을 참조하여 설명한 바와 동일/유사할 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 10은 본 발명의 실시예들에 따라 도 9를 A-A'선으로 자른 단면도이다.
도 9 및 도 10을 참조하면, 본 예에 따른 이미지 센서(1003)은 유기 씨모스 이미지 센서(Organic CMOS Image sensor)의 일 예일 수 있다. 평면적 관점에서, 단위 화소들(UP) 사이에서, 제 2 관통 구조체(43)가 배치될 수 있다. 이웃하는 단위 화소들(UP) 사이에서 상기 제 2 관통 구조체(43)는 깊은 소자 분리부(13d)를 관통하여 상기 깊은 소자 분리부(13d)를 두 부분으로 나눌 수 있다. 상기 제 2 관통 구조체(43)는 관통 도전 패턴(49), 상기 관통 도전 패턴(49)과 최하층의 제 1 층간절연막(IL1) 사이에 개재되는 관통 매립 절연 패턴(41), 그리고 상기 관통 도전 패턴(49)과 상기 관통 매립 절연 패턴(41)의 측면들을 감싸는 관통 분리 절연막(47)을 포함할 수 있다. 상기 관통 분리 절연막(47)은 상기 관통 도전 패턴(49)을 상기 깊은 소자 분리부(13d)의 도전 패턴(9)으로부터 절연시킬 수 있다. 상기 관통 도전 패턴(49)은 깊은 소자 분리부(13d), 최외곽 깊은 소자 분리부(13e), 패드 분리부(13g) 및 관통 구조체들(13c)의 도전 패턴(9)과 같거나 다른 물질을 포함할 수 있다. 제 3 콘택 플러그(67)은 최하층의 제 1 층간절연막(IL1)과 상기 관통 매립 절연 패턴(41)을 관통하여 상기 관통 도전 패턴(49)를 제 1 배선들(15) 중 일부에 연결시킬 수 있다.
제 1 광학 블랙 패턴(29p)은 광학 블랙 영역(OB)을 덮지 않을 수 있다. 화소 영역(APS)에서 패시베이션막(33) 상에 칼라 필터들(CF1, CF2)이 배치될 수 있다. 본 예에서 상기 칼라 필터들(CF1, CF2)은 각각 청색 또는 적색을 가질 수 있다. 상기 칼라 필터들(CF1, CF2) 및 상기 패시베이션막(33)은 평탄화막(51)으로 덮일 수 있다. 상기 화소 영역(APS)과 상기 광학 블랙 영역(OB) 에서 상기 평탄화막(51) 상에 화소 전극들(PE)이 서로 이격되도록 배치될 수 있다. 제 4 콘택 플러그(53)은 상기 평탄화막(51)을 관통하여 상기 화소 전극들(PE)을 상기 관통 도전 패턴(49)에 연결시킬 수 있다. 상기 평탄화막(51)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 상기 화소 전극들(PE)은 유기 광전 변환막(OPD)으로 덮일 수 있다. 상기 유기 광전 변환막(OPD)은 p형 유기 반도체 물질 및 n형 유기 반도체 물질을 포함할 수 있으며, 상기 p형 유기 반도체 물질과 n형 유기 반도체 물질은 pn접합을 형성할 수 있다. 또는 상기 유기 광전 변환막(OPD)은 양자점(quantum dot) 또는 칼코게나이드(chalcogenide)를 포함할 수 있다. 상기 유기 광전 변환막(OPD)은 특정 색의 (예를 들면 녹색의) 빛에 대하여 광전 변환을 수행할 수 있다. 상기 유기 광전 변환막(OPD) 상에는 공통 전극(CE)이 배치될 수 있다. 상기 화소 전극들(PE)과 상기 공통 전극(CE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다.
상기 공통 전극(CE) 상에는 마이크로 렌즈층(ML)이 배치될 수 있다. 상기 광학 블랙 영역(OB)에서 상기 마이크로 렌즈층(ML) 내에 제 2 광학 블랙 패턴(OBP)이 배치될 수 있다. 상기 제 2 광학 블랙 패턴(OBP)은 예를 들면 불투명한 금속(예를 들면 알루미늄)을 포함할 수 있다. 그 외의 구성은 도 1 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다. 본 예에 따른 이미지 센서(1003)는 유기 광전 변환막(OPD)를 포함하므로써, 하나의 단위 화소(UP)에서 두 가지 색의 빛을 동시에 감지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 화소 영역과 패드 영역을 포함하며 서로 대향되는 제 1 면과 제 2 면을 포함하는 기판;
    상기 제 1 면 상에 배치되는 층간절연막;
    상기 층간절연막 내에 배치되는 배선;
    상기 패드 영역에서 상기 기판의 제 2 면 상에 배치되는 도전 패드; 및
    상기 패드 영역에서 상기 기판을 관통하여 상기 도전 패드와 상기 배선을 전기적으로 연결시키며, 상기 도전 패드와 중첩되는 복수개의 관통 구조체들을 포함하고,
    상기 도전 패드의 일부는 상기 기판 내에 배치되는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 화소 영역에 배치되며 상기 기판을 관통하여 복수개의 단위 화소들을 분리시키는 깊은 소자 분리부를 더 포함하되,
    상기 깊은 소자 분리부는 제 1 도전 패턴, 상기 제 1 도전 패턴과 상기 기판 사이에 개재되는 제 1 분리 절연막을 포함하고,
    상기 관통 구조체들은 각각 제 2 도전 패턴, 상기 제 2 도전 패턴과 상기 기판 사이에 개재되는 제 2 분리 절연막을 포함하고,
    상기 제 1 도전 패턴은 상기 제 2 도전 패턴과 동일한 물질을 포함하고,
    상기 제 1 분리 절연막은 상기 제 2 분리 절연막과 동일한 물질을 포함하는 이미지 센서.
  3. 제 2 항에 있어서,
    상기 제 1 도전 패턴은 제 1 불순물이 도핑된 폴리실리콘을 포함하고,
    상기 제 2 도전 패턴은 제 2 불순물이 도핑된 폴리실리콘을 포함하고,
    상기 제 1 불순물은 상기 제 2 불순물과 같으며,
    상기 제 1 불순물의 도핑 농도는 상기 제 2 불순물의 도핑 농도와 같은 이미지 센서.
  4. 제 2 항에 있어서,
    상기 깊은 소자 분리부는 상기 제 1 도전 패턴과 상기 층간절연막 사이에 개재되며 상기 제 1 분리 절연막과 접하는 제 1 매립 절연 패턴을 더 포함하고,
    상기 관통 구조체들은 각각 상기 제 2 도전 패턴과 상기 층간절연막 사이에 개재되며 상기 제 2 분리 절연막과 접하는 제 2 매립 절연 패턴을 더 포함하고,
    상기 제 1 매립 절연 패턴은 상기 제 2 매립 절연 패턴과 동일한 물질을 포함하는 이미지 센서.
  5. 제 4 항에 있어서,
    상기 제 2 매립 절연 패턴을 관통하여 상기 제 2 도전 패턴과 상기 배선을 연결시키는 제 1 콘택 플러그를 더 포함하는 이미지 센서.
  6. 제 2 항에 있어서,
    상기 제 1 면으로부터 제 1 높이에서 상기 깊은 소자 분리부는 제 1 방향으로 제 1 폭을 가지고,
    상기 관통 구조체들은 각각 상기 제 1 높이에서 상기 제 1 방향으로 제 2 폭을 가지고,
    상기 제 2 폭은 상기 제 1 폭과 같거나 보다 넓은 이미지 센서.
  7. 제 2 항에 있어서,
    상기 패드 영역에서 상기 기판을 관통하는 패드 분리부를 더 포함하되,
    상기 패드 분리부는 상기 관통 구조체들 및 상기 도전 패드와 이격되되, 상기 관통 구조체들을 둘러싸고,
    상기 패드 분리부는 제 3 도전 패턴, 상기 제 3 도전 패턴과 상기 기판 사이에 개재되는 제 3 분리 절연막을 포함하고,
    상기 제 3 도전 패턴은 상기 제 2 도전 패턴과 동일한 물질을 포함하고,
    상기 제 3 분리 절연막은 상기 제 2 분리 절연막과 동일한 물질을 포함하는 이미지 센서.
  8. 제 2 항에 있어서,
    상기 도전 패드와 상기 기판 사이에 개재되는 제 3 도전 패턴을 더 포함하되,
    상기 기판은 상기 제 2 면에 형성되며 서로 이격된 제 1 트렌치와 제 2 트렌치를 포함하고,
    상기 도전 패드는 상기 제 1 트렌치 안에 위치하고,
    상기 제 3 도전 패턴은 연장되어 상기 제 2 트렌치를 채우는 이미지 센서.
  9. 화소 영역과 패드 영역을 포함하며 서로 대향되는 제 1 면과 제 2 면을 포함하는 기판;
    상기 화소 영역에서 상기 기판 내에 배치되어 단위 화소들을 분리하는 깊은 소자 분리부;
    상기 단위 화소들 각각에서 상기 기판 내에 배치되는 광전 변환부;
    상기 단위 화소들 각각에서 상기 기판의 상기 제 1 면 상에 배치되는 전송 게이트;
    상기 제 1 면 상에 배치되는 층간절연막;
    상기 층간절연막 내에 배치되는 배선;
    상기 패드 영역에 배치되는 도전 패드; 및
    상기 패드 영역에서 상기 기판을 관통하여 상기 도전 패드와 상기 배선을 전기적으로 연결시키며 상기 도전 패드와 중첩되는 복수개의 관통 구조체들을 포함하되,
    상기 깊은 소자 분리부는 제 1 폭을 가지고, 상기 관통 구조체는 제 2 폭을 가지고,
    상기 제 2 폭은 상기 제 1 폭의 1.0~2.0배인 이미지 센서.
  10. 화소 영역과 패드 영역을 포함하며 서로 대향되는 제 1 면과 제 2 면을 포함하는 기판;
    상기 화소 영역에서 상기 기판 내에 배치되어 단위 화소들을 분리하는 깊은 소자 분리부;
    상기 제 1 면 상에 배치되는 층간절연막;
    상기 층간절연막 내에 배치되는 배선;
    상기 패드 영역에 배치되는 도전 패드; 및
    상기 패드 영역에서 상기 기판을 관통하여 상기 도전 패드와 상기 배선을 전기적으로 연결시키며 상기 도전 패드와 중첩되는 복수개의 관통 구조체들을 포함하되,
    상기 깊은 소자 분리부는 제 1 높이를 가지고,
    상기 관통 구조체들은 각각 제 2 높이를 가지고,
    상기 제 2 높이는 상기 제 1 높이보다 작은 이미지 센서.
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* Cited by examiner, † Cited by third party
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JP2022041052A (ja) * 2020-08-31 2022-03-11 キオクシア株式会社 半導体装置およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809008B1 (en) * 2003-08-28 2004-10-26 Motorola, Inc. Integrated photosensor for CMOS imagers
JP2011086709A (ja) * 2009-10-14 2011-04-28 Toshiba Corp 固体撮像装置及びその製造方法
KR101107627B1 (ko) * 2010-02-22 2012-01-25 (주)실리콘화일 3차원 구조를 갖는 웨이퍼의 패드 형성 방법
KR20110126891A (ko) 2010-05-18 2011-11-24 (주)실리콘화일 3차원 구조의 이미지센서 및 그 제조방법
KR20120135627A (ko) * 2011-06-07 2012-12-17 삼성전자주식회사 이미지 센서 및 그 제조 방법
JP2015023259A (ja) 2013-07-23 2015-02-02 株式会社東芝 固体撮像装置およびその製造方法
TWI676279B (zh) 2013-10-04 2019-11-01 新力股份有限公司 半導體裝置及固體攝像元件
KR102180102B1 (ko) * 2014-03-07 2020-11-17 삼성전자주식회사 이미지 센서 및 그 제조방법
KR102263042B1 (ko) 2014-10-16 2021-06-09 삼성전자주식회사 픽셀, 상기 픽셀을 포함하는 이미지 센서, 및 상기 픽셀을 포함하는 이미지 처리 시스템
FR3030113A1 (fr) * 2014-12-15 2016-06-17 St Microelectronics Crolles 2 Sas Capteur d'image eclaire et connecte par sa face arriere
KR102491580B1 (ko) * 2015-12-15 2023-01-25 삼성전자주식회사 이미지 센서 및 그 제조 방법
US10109666B2 (en) * 2016-04-13 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for backside illuminated (BSI) image sensors
JP2018117027A (ja) 2017-01-18 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、電子装置、および、固体撮像素子の製造方法
KR102411698B1 (ko) 2017-11-13 2022-06-22 삼성전자주식회사 이미지 센서 및 이의 형성 방법
US10638063B2 (en) 2018-07-11 2020-04-28 Semiconductor Components Industries, Llc Methods and apparatus for increased dynamic range of an image sensor
JP2020027884A (ja) 2018-08-13 2020-02-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器

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