KR20220007069A - 광전자 부품, 픽셀, 디스플레이 조립체, 및 방법 - Google Patents
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Abstract
광을 생성하도록 설계된 활성 영역을 갖는 적어도 하나의 반도체 요소를 갖는 광전자 부품이 제안된다. 이 부품은, 적어도 하나의 반도체 요소의 제 1 주 표면 위에 배열되고 미리 설정된 방향으로만 광을 투과하도록 설계된 유전체 필터, 및 적어도 하나의 반도체 요소의 적어도 하나의 측면 표면 및 유전체 필터의 적어도 하나의 측면 표면 상에 배열되는 반사 재료를 포함한다.
Description
본 특허 출원은 2019년 5월 14일자 독일 출원 DE 10 2019 112 604.5의 우선권, 2019년 5월 23일자 독일 출원 10 2019 113 792.6의 우선권, 2019년 10월 29일자 독일 출원 10 2019 129 209.3의 우선권, 2019년 11월 21일자 독일 출원 10 2019 131 506.9의 우선권 및 2020년 1월 29일자 국제 출원 PCT/EP2020/052191의 우선권을 주장하며, 그 개시 내용은 여기에 참조로 포함된다.
본 발명은 광전자 부품 및 광전자 부품을 갖는 픽셀에 관한 것이다. 본 발명은 또한 디스플레이 조립체 및 이를 제조하는 방법에 관한 것이다.
많은 디스플레이 및 또한 다른 적용 분야에서 광전자 부품은 모놀리식으로 구성된다. 따라서, 개별 부품이 보드 또는 백플레인 상으로 배치되는 것이 아니라, 광전자 부품이 기판에 통합되어, 이들은 개별적으로 제어될 수 있다. 이를 통해, 한편으로는 크기가 감소될 수 있지만, 그러나 또한 이송 공정 및 납땜 단계를 감소시킬 수 있다는 이점도 존재한다. 또한, 이러한 모놀리식 모듈은 쉽게 확장될 수 있는데, 즉, 개별 부품의 크기뿐만 아니라 모듈의 크기도 확장될 수 있다. 부품들은 자유롭게 정의될 수 있는 매트릭스로 배열될 수 있다. 특히 대량 생산 제품의 경우, 이러한 확장 효과는 생산에 잘 활용될 수 있다.
상이한 적용 분야들은 무엇보다도 상이한 방출 특성을 필요로 한다. 일부 적용 분야에서 광전자 부품은 램버시안 방출 특성을 가져야 하고, 다른 적용 분야에서는 방출이 가능한 한 지향성이어야 한다.
모놀리식 구조의 경우, 한편으로, 광전자 부품이 또한 제조되는 기판에 제어 전자 장치가 통합될 수 있다. 다른 한편으로는, 또한 회로 및 광전자 부품은 별도로 제조되고, 그 다음 함께 결합될 수도 있다. 이 경우 양호한 위치 결정에 유의해야 한다.
본 출원은 무엇보다도 광전자 부품의 고장 시 중복성, 방출 특성 및 제어에 대한 질문을 갖는 모놀리식 디스플레이에 대한 일부 양태들을 다룬다.
일 양태는 추가 반사 측면을 갖는 유전체 필터가 배치된 LED의 방출 특성의 개선을 다룬다. 광전자 부품, 특히 본 개시의 제 1 양태에 따른 LED는 적어도 하나의 반도체 요소, 유전체 필터 및 반사 재료를 포함한다.
적어도 하나의 반도체 요소는 광을 생성하도록 설계된 활성 영역을 포함한다. 특히 수직 또는 수평 LED로 설계될 수 있다. 부품의 효율성을 높이기 위한 조치가 가능하다. 또한, 적어도 하나의 반도체 요소는 제 1 주 표면, 제 1 주 표면에 대향하는 제 2 주 표면, 및 2 개의 주 표면 사이에서 연장되는 적어도 하나의 측면 표면을 갖는다. 예를 들어, 적어도 하나의 반도체 요소는 3 개 또는 4 개 이상의 측면 표면을 가질 수 있다. 그러나, 적어도 하나의 반도체 요소가 둥근 주 표면을 갖고 따라서 단지 하나의 측면 표면만을 갖는 것도 고려될 수 있다.
유전체 필터는 적어도 하나의 반도체 요소의 제 1 주 표면 위에 배열되고, 미리 설정된 방향으로 유전체 필터 내로 들어가는 광만을 투과시키거나 또는 통과시키도록 설계된다.
예를 들어, 유전체 필터는 미리 정해진 각도 원뿔로만 광을 투과하도록 설계될 수 있다. 이 경우, 각도 원뿔은 축이 적어도 하나의 반도체 요소의 제 1 주 표면에 수직으로 정렬된다. 원뿔의 외측면 또는 표면 라인과 원뿔의 축 사이의 각도, 즉, 원뿔의 개방 각도의 절반은 미리 설정된 값을 가질 수 있다. 예를 들어, 원뿔의 절반 개방 각도는 최대 5° 또는 최대 15° 또는 최대 30° 또는 최대 60°일 수 있다. 미리 설정된 각도 원뿔 내에 있는 각도로 반도체 요소로부터 유전체 필터로 들어가는 광 성분은 투과되고, 나머지 광 성분은 본질적으로 투과되지 않고 예를 들어 반도체 요소로 다시 반사된다. 이것은 광전자 장치에 의해 방출되는 광의 높은 방향성을 가능하게 한다.
유전체 필터는 각도 원뿔이 매우 작은 개방 각도를 갖도록 설계될 수 있으며, 그 결과 본질적으로 제 1 주 표면에 수직으로 반도체 요소로부터 나오는 광만이 유전체 필터를 통과할 수 있다.
일 양태에서 유전체 필터가 코팅에 의해 반도체 요소에 도포되고 특히 높은 투과율을 갖는 유전체 층의 스택으로 구성될 수 있다. 예를 들어, 스택의 유전체 층은 낮은 굴절률 및 높은 굴절률을 교대로 가질 수 있다. 굴절률이 높은 유전체 층에 대한 재료로서 예를 들어 Nb2O5, TiO2, ZrO2, HfO2, Al2O3, Ta2O5 또는 ZnO가 사용될 수 있다. 굴절률이 낮은 유전체 층에 대해서는 예를 들어, SiO2, SiN, SiON 또는 MgF2가 사용될 수 있다. 높은 굴절률 및 낮은 굴절률을 교대로 갖는 유전체 층으로 이루어진 스택은 브래그 필터로 설계될 수 있다. 또한, 유전체 필터는 광결정일 수 있다.
적어도 하나의 반도체 요소 및 유전체 필터의 측면 표면 또는 측면 표면들 상에 반사 재료가 적층된다. 반사 재료가 적어도 하나의 반도체 요소의 적어도 하나 이상의 또는 모든 측면 표면을 덮도록 제공될 수 있다. 동일한 방식으로, 반사 재료는 유전체 필터의 적어도 하나 이상의 또는 모든 측면 표면을 덮을 수 있다. 하나의 구성에서, 반사 재료는 적어도 하나의 반도체 요소뿐만 아니라 유전체 필터도 완전히 측면으로 둘러싼다.
반사 재료는 적어도 하나의 반도체 요소에 의해 방출된 광에 대해 또는 적어도 이러한 광의 파장 범위에 대해 반사될 수 있다. 결과적으로, 적어도 하나의 반도체 요소 또는 유전체 필터의 측면 표면을 통해 나가는 광은 다시 반사되고, 이를 통해 광전자 부품의 효율이 증가한다.
복수의 부품도 또한 제공될 수 있다. 이들은 차례로 하나 이상의 모놀리식으로 구성된 반도체 요소를 가지며, 이들 각각은 위에서 설명한 특성을 갖는다. 반도체 요소 각각에는 유전체 필터가 배열된다. 또한, 반도체 요소는 반사 재료로 둘러싸여 있다. 추가적으로 또는 대안적으로, 복수의 부품은 또한 반도체 요소가 이러한 미러에 의해 둘러싸일 수 있다. 예를 들어, 이러한 구성은 중복성이 제공될 수 있으므로, 반도체 요소가 고장 나면 중복 반도체 요소가 그 기능을 대신할 수 있다. 예를 들어, 반도체 요소는 어레이로, 즉, 모놀리식 디스플레이의 정기적인 배열로 배열될 수 있다.
광전자 부품은 디스플레이에, 즉, 디스플레이 장치에 포함된다. 반도체 요소 각각은 디스플레이의 픽셀이거나 또는 픽셀을 나타낼 수 있다. 또한, 각 반도체 요소는 픽셀의 서브 픽셀을 나타낼 수 있고, 여기서 각 픽셀은 예를 들어 적색, 녹색 및 청색 컬러로 광을 방출하는 복수의 서브 픽셀로 형성된다.
개별 반도체 요소 및 각각의 유전체 필터를 각각 측면으로 둘러싸는 반사 재료에 의해, 인접한 픽셀 사이에 높은 콘트라스트가 달성된다. 또한 높은 픽셀 밀도도 가능하다. 일 실시예에 따르면, 반도체 요소는 LED로 설계된다. LED는 특히 140 ㎛ 내지 750 ㎛ 범위의 발광 평면에서의 작은 측면 치수를 갖는다. 개별 LED와 달리, 모놀리식 어레이의 부품들은 각각 독립형 유닛을 형성한다. 반도체 요소에 의해 방출되는 광은 예를 들어 가시광선 범위의 광, 자외선(UV) 광 및/또는 적외선(IR) 광일 수 있다.
디스플레이 외에도, 본 출원의 제 1 양태에 따른 광전자 부품은 예를 들어 AR(augmented reality)(증강 현실) 적용 또는 픽셀화된 어레이 또는 픽셀화된 광원을 위한 다른 적용에서 사용될 수도 있다.
일 실시예에 따르면, 적어도 하나의 반도체 요소의 적어도 하나 이상의 또는 모든 측면 표면은 활성 영역의 레벨에서 경사지게 연장된다. 이것은 각각의 측면 표면의 적어도 일부가 90°와 같지 않고 특히 90° 미만인 적어도 하나의 반도체 요소의 제 1 주 표면과의 각도를 포함한다는 것을 의미한다. 적어도 하나의 반도체 요소는 전체 높이에 걸쳐 또는 부분적으로만 경사질 수 있고, 여기서 활성 영역은 각각의 경우에 경사진 영역에 있어야 한다. 전체적으로 또는 부분적으로 경사진 측면 표면은 굴절률이 낮은 절연 층에 대해 경계면을 형성할 수 있다. 경사진 측면 표면은 부품 표면의 방향으로 수평 방향으로 방출된 광을 반사한다.
적어도 하나의 반도체 요소는 제 1 전기적 연결부 및 제 2 전기적 연결부를 가질 수 있다. 예를 들어 하나의 연결부는 캐소드를 나타내고 다른 연결부는 애노드를 나타낼 수 있다. 더욱이, 반사 재료는 전기 전도성일 수 있고, 적어도 하나의 반도체 요소의 제 1 연결부에 전기적으로 결합될 수 있다. 특히, 제 1 연결부는 적어도 하나의 반도체 요소의 n도핑된 영역에 연결될 수 있다. 결과적으로 반사 재료는 인접한 픽셀 사이에 광학적 분리를 생성하고, 또한 적어도 하나의 반도체 요소에 전기적 접촉을 발생시킨다.
복수의 반도체 요소를 갖는 복수의 광전자 부품이 제공되는 경우, 각각의 반도체 요소를 둘러싸는 반사 및 전기 전도성 재료는 서로 연결될 수 있으며, 이는 반도체 요소의 제 1 연결부를 외부에서 함께 제어할 수 있게 한다. 이러한 경우, 반도체 요소의 제 2 연결부는 예를 들어 반도체 요소의 밑면을 통해 개별적으로 제어될 수 있다. 양호한 해상도를 갖는 하나의 접촉부만이 정의되면 되기 때문에, 이러한 구성은 제조 중에 유리하고, 또한 칩의 밑면에 2 개의 서로 분리된 접촉부를 부착하기에 영역이 충분하지 않은 매우 작은 픽셀의 제조를 용이하게 한다. 반사 재료는 예를 들어 금속일 수 있거나 또는 금속을 포함하고 전착될 수 있다.
적어도 하나의 반도체 요소의 제 2 주 표면 아래에는 반사 층이 배열될 수 있다. 이를 통해, 제 2 주 표면을 통해 나오는 광은 반도체 요소로 다시 반사되고, 광전자 부품의 상부면을 통해 완전히 방출된다. 더욱이, 반사 층은 전기 전도성일 수 있고, 적어도 하나의 반도체 요소의 제 2 연결부에 결합될 수 있다. 예를 들어, 제 2 연결부는 적어도 하나의 반도체 요소의 p도핑된 영역에 연결될 수 있다. 반사 층은 결과적으로 반사 특성 외에 적어도 하나의 반도체 요소와의 전기적 접촉을 생성하는 역할을 한다. 각각의 반도체 요소의 제 2 연결부가 개별적으로 제어될 수 있는 것이 제공될 수 있다.
반사 층에 대해서는, 반사 재료와 동일한 재료를 사용할 수 있지만, 반드시 그러할 필요는 없다. 예를 들어, 반사 층으로 금속을 사용할 수 있다.
위에서 설명한 구성에 대한 대안으로서, 반사 층은 전기 절연성일 수 있고, 반사 층 위에 및/또는 아래에 하나 이상의 전기 전도성 층이 배열될 수 있고, 이러한 하나 이상의 전기 전도성 층은 특히 적어도 하나의 반도체 요소의 제 2 연결부에 결합된다. 이러한 경우, 반사 층은 예를 들어 유전체 미러일 수 있으며, 특히 금속 층 위에 배열될 수 있다. 전기적 접촉 형성은 이 경우 유전체 층을 통한 부싱 또는 유전체 층의 측면 표면을 통해 이루어진다. 또한, 반사 층 위에, 즉, 적어도 하나의 반도체 요소와 반사 층 사이에 전기 전도성 및 투명 층이 배열될 수 있다. 전기 전도성 및 투명 층에 사용되는 재료는 예를 들어 인듐 주석 산화물(indium tin oxide)(ITO)일 수 있다.
일 실시예에 따르면, 예를 들어 인듐 주석 산화물로 제조된 전기 전도성 및 투명 층 및 유전체 미러 아래에는 은 미러가 배열된다. 대안적으로, 적어도 하나의 반도체 요소 아래에 예를 들어 인듐 주석 산화물로 제조된 하나의 전기 전도성 및 투명 층 및 은 미러만이 배열될 수 있다.
반사 재료와 반사 층 사이에는 전기 절연 제 1 재료가 배열될 수 있다. 전기 절연 제 1 재료는 또한 적어도 하나의 반도체 요소의 하나 이상의 측면 표면, 특히 측면 표면의 경사진 부분과 직접 접촉할 수 있다. 더욱이, 전기 절연 제 1 재료는 적어도 하나의 반도체 요소, 특히 전기 절연 제 1 재료에 대한 경계면의 영역에서의 적어도 하나의 반도체 요소보다 낮은 굴절률을 가질 수 있다. 전기적으로 절연된 제 1 재료는 결과적으로 적어도 하나의 반도체 요소의 제 1 연결부와 제 2 연결부 사이의 전기 절연을 발생시킨다. 또한, 광은 굴절률 콘트라스트로 인해 적어도 하나의 반도체 요소와 전기 절연 제 1 재료 사이의 경계면에서 다시 반사될 수 있다.
전기 절연 제 1 재료는 예를 들어 SiO2로 구성될 수 있으며, 증착 공정, 특히 예를 들어 TEOS(테트라 에틸 오르토 실리케이트)에 의한 기상 증착 공정, 또는 예를 들어 실란 기반의 다른 공정으로 적층될 수 있으므로, 높은 종횡비를 채울 수 있다.
적어도 하나의 반도체 요소와 유전체 필터 사이에, 즉, 적어도 하나의 반도체 요소의 제 1 주 표면 상에, 거칠어진 표면을 갖는 층이 배열될 수 있으며, 이는 다른 공간 방향으로 광을 편향시키거나 또는 광을 산란시키도록 설계된다. 이 층은 램버시안 방출 특성을 가질 수 있다. 또한, 이 층은 전반사에 대한 임계각을 초과하는 각도를 갖는 광 성분이 편향되도록 설계될 수 있으므로, 원칙적으로 모든 성분이 커플링-아웃될 수 있고 부품에 "갇혀있는" 상태로 유지되지 않는다.
위에서 설명한 층은 예를 들어 랜덤으로 또는 결정론적으로 구조화된 반도체 표면으로 구성될 수 있다. 표면은 경사진 플랭크를 갖는 거칠어진 구조를 가질 수 있고, 여기서 거칠어진 구조는 최대 몇 100 nm의 높이를 갖는다. 거칠어진 구조는 예를 들어 에칭에 의해 생성될 수 있다.
또한, 전술한 층을 생략하고 그 대신에 적어도 하나의 반도체 요소의 제 1 주 표면을 거칠게 하는 것도 가능하다. 이를 위해, 예를 들어, 특히 램버시안 방출 특성을 구현하기 위해, 랜덤의 또는 결정론적 토폴로지가 제 1 주 표면에 에칭될 수 있다. 적어도 하나의 반도체 요소의 거칠어진 제 1 주 표면은 전술한 층의 거칠어진 표면과 동일한 특성을 가질 수 있다.
적어도 하나의 반도체 요소 또는 그 위에 배열된 층의 거칠어진 표면 상에 예를 들어 SiO2로 제조된 추가 층이 적층될 수 있으며, 이 추가 층은 아래에 있는 층과 다른 굴절률을 가지며 또한 평평한 상부면을 갖는다. 이 추가 층은 평평한 상부면으로 인해 유전체 필터를 적용할 수 있으며, 동시에 굴절률의 차이로 인해 아래에 있는 거칠어진 표면의 기능을 보존한다.
예를 들어 140 ㎛ 내지 750 ㎛ 범위의 픽셀의 측면 범위는 적어도 하나의 반도체 요소가 수 ㎛ 범위의 낮은 높이를 가질 수 있게 한다. 특히, 적어도 하나의 반도체 요소는 3 ㎛ 내지 30 ㎛ 범위의 높이를 가질 수 있다.
위에서 더 설명된 바와 같이, 장치는 본 출원에 설명된 구성을 가질 수 있는 복수의 광전자 부품을 포함할 수 있다. 부품의 각 반도체 요소는 관련 유전체 필터 및 각각의 반도체 요소 아래에 배열된 반사 층과 함께 반사 재료에 의해 완전히 측면으로 둘러싸일 수 있다. 일 실시예에 따르면, 반도체 요소는 어레이로 배열되고, 여기서 인접한 반도체 요소는 반사 재료에 의해 서로 분리된다. 결과적으로, 반사 재료는 격자를 형성하고, 인접한 반도체 요소는 격자에 의해서만 서로 분리된다.
반사 재료가 또한 전기 전도성인 경우, 모든 반도체 요소의 제 1 연결부는 반사 재료를 통해 공통 외부 연결부에 연결될 수 있다. 반도체 요소의 제 2 연결부는 개별적으로 제어될 수 있다.
대안적인 실시예에 따르면, 각각 반사 재료에 의해 측면으로 둘러싸인 복수의 반도체 요소는 서로 나란히 배열되고, 여기서 인접한 반도체 요소들 사이에는 전기적으로 절연된 제 2 재료가 배열된다. 예를 들어, 전기 절연 제 2 재료는 포팅 재료일 수 있다.
반사 재료는 또한 이러한 실시예에서 전기 전도성일 수 있다. 반도체 요소의 제 1 연결부를 공통 외부 연결부에 연결하기 위해, 전도체 트랙은 전기적으로 절연된 제 2 재료의 위에서 및/또는 그 아래에서 및/또는 그 내부에서 연장될 수 있으므로, 반도체 요소의 제 1 연결부를 공통 외부 연결부에 연결할 수 있다. 반도체 요소의 제 2 연결부는 개별적으로 제어될 수 있다.
제어를 위해, 추가 기판이 제공될 수 있으며, 이 추가 기판은 반도체 부품의 연결부들을 연결시키도록 접촉부를 가지고 배치된다.
본 출원의 제 2 양태에 따른 방법은 광전자 부품을 제조하기 위해 사용된다. 이 방법은 적어도 하나의 반도체 요소에 광을 생성하도록 설계되는 활성 영역이 제공되고, 유전체 필터가 적어도 하나의 반도체 요소의 제 1 주 표면 위에 배열되는 것을 포함한다. 유전체 필터는 미리 정해진 방향으로만 광을 투과하도록 설계된다. 더욱이, 적어도 하나의 반도체 요소의 적어도 하나의 측면 표면 및 유전체 필터의 적어도 하나의 측면 표면 상에 반사 재료가 배열되거나 또는 적층된다.
본 출원의 제 2 양태에 따른 광전자 장치를 제조하는 방법은 본 출원의 이러한 양태들에 따른 광전자 부품의 전술한 구성을 포함할 수 있다.
이하에서는, LED 또는 디스플레이 또는 모듈의 처리를 위한 양태 및 제조를 위한 방법에 대해 더 자세히 살펴보도록 한다. 그러나, 이미 위에서 설명한 바와 같이, 처리를 위한 양태는 반도체 구조 또는 재료에 대한 양태를 또한 포함하고 그 반대의 경우도 마찬가지이다. 이러한 점에서 다음 양태는 이전의 양태와 쉽게 조합될 수 있다.
제조 공정 및 개별 광학 요소의 매우 작은 치수로 인해, 디스플레이의 많은 수의 픽셀로부터 개별 픽셀 요소에 결함이 있을 수 있는 경우가 종종 있다. 이러한 문제는 모놀리식 디스플레이 모듈의 경우 더 큰 영향을 미치는데, 왜냐하면 통합으로 인해 제조 상의 결함 또는 변형이 수리되거나 또는 제거되기 어렵기 때문이다. 결함 밀도가 너무 높으면, 전체 모듈을 교체해야 한다. 특히 모놀리식 디스플레이의 경우, 개별 결함있는 픽셀을 교체할 수 없다.
알려진 솔루션은, 예를 들어 주변 또는 경계 이미지 포인트(image point)가 더 높은 광도로 설정될 수 있고 이에 의해 결함 픽셀의 누락된 광을 적어도 부분적으로 보상함으로써, 고장난 이미지 포인트를 보상하도록 시도한다. 대부분의 경우 이러한 결함을 갖는 픽셀의 교환 또는 수리는 경제적으로 그리고 공정 기술적으로 유용하지 않은 것으로 보이므로, 결함을 갖는 픽셀이 개별화되어 있음에도 불구하고 충분히 좋은 품질로 제조된 디스플레이를 사용할 수 있는 것이 바람직하다.
전기적으로 분리되고 광학적으로 결합된 서브 픽셀을 갖는 픽셀 요소에 대한 아래에 설명되는 양태들은 이러한 작은 결함을 보상할 수 있으므로, 디스플레이 또는 디스플레이 모듈의 품질이 동일하게 유지되는 상태로 개선된 수율이 달성된다. 이 시점에서, 여기에서 제시된 개념은, 아래에서 설명되는 바와 같이 측면에 부착된 재료가 광학적 및 전기적 분리부로서 역할을 함으로써, 위에서 설명된 추가 부품에도 사용될 수 있다는 점이 언급된다.
이 경우, 이러한 양태는 광학적 누화의 방지를 위한 조치를 적절하게 사용하는 것을 고려한 것에 기초한다. 이와 관련해서, 따라서, 아래에 제시된 조치가 상기 과제에 적합할 뿐만 아니라, 광학 활성 영역이 특히 모놀리식 부품에서 인접하게 매우 가깝게 위치되고 양호한 광학 분리가 달성되어야 하는 경우, 광학적 누화의 감소가 더 많은 장점을 갖는다. 매우 조밀하게 채워진 모놀리식 어레이 또는 디스플레이 또는 디스플레이 모듈의 경우, 광학 활성 요소인 LED에서 방출된 광이 인접하는 픽셀의 영역으로 방사되는 것을 방지하기 위해, 픽셀들 사이의 명확한 광학적 분리가 필요하다. 광학적 누화를 감소시키기 위해, 트렌치, 또는, 보다 일반적으로 말하면, 광학적으로 분리되는 구조가 종종 2 개의 LED 사이에 제공된다. 한편으로는, 충분히 우수한 고 콘트라스트 이미지 품질을 달성하기 위해 광학적 누화를 억제해야 하지만, 경우에 따라 픽셀의 고장이 이를 통해 더 두드러질 수 있다.
따라서 적어도 2 개의 서브 픽셀로 형성된 디스플레이의 이미지 포인트를 생성하기 위해 광학 픽셀 요소가 제안된다. 일 예에 따르면, 픽셀 요소 당 2, 4, 6, 9, 12 또는 16 개의 서브 픽셀이 제공된다. 다른 말로 하면, 여기서 중복성이 생성되고, 이 경우 2 개의 서브 픽셀은 동일한 제어 정보를 획득하고 예를 들어 동일한 파장에 대해 설계된다. 이러한 적어도 2 개의 서브 픽셀 중 하나의 서브 픽셀이 고장 나는 경우, 픽셀 요소는 그럼에도 불구하고 이러한 파장의 광을 계속 방출할 수 있다. 일 예에 따르면, 고장난 서브 픽셀의 누락된 광량을 보상하기 위해, 서브 픽셀의 광도가 조정될 수 있다. 일 예에 따르면, 서브 픽셀은 소위 필드로 구현된다. 예를 들어 픽셀 요소가 직사각형 구조로 설계되면, 서브 픽셀은 필드로 추가 분할함에 의해 픽셀 요소의 구조 내부에 형성된다. 필드의 이러한 각 서브 픽셀은 다른 필드의 서브 픽셀과 독립적으로 제어될 수 있다.
서브 픽셀은 각각 광학 이미터 영역을 포함한다. 이는 각 서브 픽셀이 개별적으로 제어될 수 있고 독립적으로 작동할 수 있도록 하기 위한 것이다. 이미터 영역은 pn 접합, 하나 이상의 양자 우물 구조 또는 광을 생성하기 위해 제공된 다른 활성 층을 포함한다. 이미터 영역의 밑면은 제어 유닛 또는 제어 전자 장치에 연결하기 위해 제공되는 접촉부를 가지고 형성된다.
제어 전자 장치는 개별 픽셀 요소 및 개별 서브 픽셀을 전기적으로 제어하도록 설계된다. 예를 들어, 제어 전자 장치 또는 제어 장치는 서브 픽셀의 결함을 인식하고 그 후에 결함을 갖는 서브 픽셀을 더 이상 사용하지 않도록 구성될 수 있다. 더욱이, 일 예에 따르면, 제어 전자 장치는 인접한 고장난 서브 픽셀의 광도가 보상되는 방식으로 광도가 증가되도록 인접한 서브 픽셀을 제어하도록 구성될 수 있다. 이를 위해, 예를 들어 서브 픽셀의 동작 상태를 저장하는 메모리 유닛이 제어 전자 장치에 제공될 수 있다. 다른 말로 하면, 결함을 갖는 것으로 식별된 서브 픽셀의 중앙 검출이 여기에서 수행되어, 필요한 경우 광도를 조정하거나 또는 인접한 서브 픽셀 또는 픽셀 요소를 스위칭-온하거나 또는 스위칭-오프함으로써 결함 보상을 수행할 수 있다. 다른 실시예에서, 예를 들어 서브 픽셀이 활성화되는 시간은 고장난 서브 픽셀을 보상하기 위해 증가될 수 있다. 반면 모든 서브 픽셀이 작동하는 경우, 제어 회로는 감소된 광도, 감소된 지속 시간 또는 다중화 방식으로 모든 서브 픽셀을 제어할 수도 있다. 작동하는 서브 픽셀을 더 낮은 전류 및/또는 지속 시간으로 사용하면 서브 픽셀의 서비스 수명이 증가할 수 있다.
픽셀 요소 내에서 서로 인접한 2 개의 서브 픽셀을 분리하기 위해, 서브 픽셀 분리 요소가 제공된다. 이 경우, 서브 픽셀 분리 요소는 각각의 이미터 칩의 제어 또는 서브 픽셀의 제어와 관련하여 전기적으로 분리하는 작용을 한다. 즉, 이러한 서브 픽셀 분리 요소는 인접한 서브 픽셀의 이미터 칩 사이의 전기적 상호 작용이 방지되는 방식으로 설계될 수 있다.
특히, 반도체를 사용하고 [㎛] 범위의 개별 서브 픽셀의 이미터 영역 사이의 작은 거리를 통해, 이미터 칩의 제어는 필요한 경우 공간적으로 인접하는 또는 주변의 영역에 2 차 전기적 또는 전자기적 영향을 미칠 수 있다. 특정 상황에서 이로 인해 1 차 이미터 칩이 활성화될 때 인접한 이미터 칩도 또한 활성화될 수 있다. 따라서, 서브 픽셀 분리 요소는 인접한 서브 픽셀에서의 전기적 또는 광학적 누화 및 인접하는 서브 픽셀의 경우에 따른 활성화를 방지하는 방식으로 설계된다.
다른 한편으로, 서브 픽셀 분리 요소는 인접한 서브 픽셀의 이미터 칩으로부터 방출된 광에 대해 광학적으로 커플링되도록 설계되어, 스위칭-오프되는 개별 서브 픽셀의 시각적 인상이 상쇄되도록 해야 한다. 여기서 광학적으로 커플링이라 함은, 1 차 이미터 칩 또는 1 차 서브 픽셀에 의해 생성된 광이 광학적 누화를 통해 인접 서브 픽셀로 통과될 수 있다는 것을 의미하는 것으로 이해되어야 한다. 이를 통해, 서브 픽셀의 결함으로 인해 어두운 지점 또는 어두운 스팟이 생성되는 것이 유리하게 방지될 수 있다. 그 대신에, 인접한 서브 픽셀로부터의 광이 통과되어, 결함 있는 서브 픽셀로부터, 방출 방향으로 방출될 수 있다. 이러한 방식으로, 결함을 갖는 서브 픽셀의 가시적 효과가 유리하게 보상될 수 있다. 따라서 서브 픽셀 분리 요소는 광학적으로 분리 효과를 갖지 않으며, 또한 달성되도록 의도되지 않는다.
이것은 서브 픽셀이 고장난 경우 이점이다. 광학적 분리가 없기 때문에, 픽셀은 여전히 전체로 인식되며, 두 개의 서브 픽셀이 모두 활성화된 경우와 다른 시각적 인상이 발생하지 않는다. 일 양태에서, 서브 픽셀 분리 요소는 전기적으로 분리되지만, 광학적으로 또는 광학적으로 심지어 누화를 촉진하지 않는 방식으로 설계될 수 있다. 일 변형예에서, 서브 픽셀 분리 요소는 2 개의 서브 픽셀의 활성 층 직전까지 또는 활성 층까지만 연장된다. 다른 말로 하면, 서브 픽셀 분리 요소는 그렇지 않으면 공통 층을 통해 연결되는 2 개의 서브 픽셀 요소를 전기적으로 분리한다.
일 양태에서, 서브 픽셀은 공통 에피택셜 층을 갖는다. 많은 경우에, 픽셀 요소 또는 전체 디스플레이는 복수의 서브 픽셀 및/또는 픽셀 요소를 서로 연결하는 공통 층 또는 복수의 중첩되는 층이 성장하는 방식으로 구성된다. 이는 예를 들어 공통 전기 접촉부 또는 연결부를 제공하는 데에도 사용될 수 있다. 일 예에 따르면, 에피택셜 층은 III 족 원소 갈륨, 인듐 또는 알루미늄 및 V 족 원소 질소, 비소 또는 인, 또는 이들의 조합 또는 언급된 원소들을 갖는 재료 시스템을 포함한다. 이러한 방식으로, 무엇보다도 발광 다이오드에서 방출되는 광의 컬러 및 파장이 영향을 받을 수 있다. 에피택셜 층은 또한 활성 반도체 층, 즉, 예를 들어 활성 경계 영역을 포함하는 p도핑된 영역 및 n도핑된 영역을 가질 수 있다.
예를 들어, 에피택셜 층 평면의 길이 방향 연장부에 대해 횡 방향으로 에피택셜 층의 제 1 측면 상에 이미터 칩이 배열된다. 그 광은 이 경우 에피택셜 층의 대향하는 제 2 측면 방향으로 에피택셜 층을 통해 횡 방향으로 방출되어 여기로부터 복사된다. 서브 픽셀 분리 요소는 이미터 칩 또는 LED가 배열되는 에피택셜 층의 제 1 측면에서 시작하여, 에피택셜 층 평면에 대해 횡 방향으로 에피택셜 층으로 트렌치 형태로 연장된다.
즉, 서브 픽셀 분리 요소는 여기서 리세스, 갭, 슬롯 또는 유사한 구조로 구현되며, 또한 전기 절연 재료로 채워질 수도 있다. 절연 재료는 또한 광학적 누화를 단순화하기 위해 광학적으로 투명해야 한다. 이 경우, 일 예에 따르면, 트렌치의 길이는 서브 픽셀에 대한 제어 신호가 동일한 픽셀의 2 차 인접한 서브 픽셀로 전기적으로 누화되지 않도록 선택된다. 이러한 트렌치 형상의 구조는 특히 전류 흐름의 훨씬 더 긴 경로로 인해 전기 저항을 증가시켜, 전기적 디커플링을 생성한다.
방출된 광과 관련된 광학 효과는 차례로 에피택셜 층의 제 2 이격된 측면의 방향으로 중앙에 또는 더 멀리 위치하는 에피택셜 층의 영역과 관련된다. 따라서 트렌치의 깊이는 전기적 디커플링이 보장되는 방식으로 선택되지만, 다른 한편으로는 트렌치는 2 개의 인접한 서브 픽셀 사이에서 광이 전달될 수 있는 에피택셜 층의 영역 앞에서 끝난다. 이미터 칩의 방출 방향은 예를 들어 에피택셜 층을 통해 횡 방향으로 진행하여, 광이 대향하는 제 2 측면에서 나갈 수 있도록 한다.
일 예에 따르면, 트렌치는 에피택셜 층 평면에 대해 직각으로 연장된다. 이러한 트렌치의 프로파일이 주어지면, 추가 예에 따르면, 트렌치의 길이(d1)는 에피택셜 층의 전체 두께보다 작다. 여기서, 에피택셜 층은 복수의 픽셀 요소 및 서브 픽셀에 걸쳐 적어도 대략 동일한 총 두께를 갖는 것으로 가정된다. 추가 예에 따르면, 픽셀 요소 사이의 트렌치의 길이(d1)는 에피택셜 층의 두께와 동일하다. 이것은 다른 말로 하면, 트렌치가 에피택셜 층의 제 1 측면으로부터 에피택셜 층의 제 2 측면까지 연속적으로 계속적으로 연장된다는 것을 의미한다. 추가 예에 따르면, 트렌치는 에피택셜 층 평면에 대해 0 내지 90°의 각도로 에피택셜 층을 통해 연속적으로 경사지게 연장된다.
일 양태에서, 각각의 픽셀 요소 또는 그 서브 픽셀 요소는 층 시퀀스 형태의 복수의 반도체 층을 포함하고, 여기서 또한 광을 생성하기 위한 활성 층이 제공된다. 활성 층은 광의 생성을 위해 준비되는 양자 우물 또는 일부 다른 구조를 포함할 수 있다. 일 양태에서, 하나 이상의 층은 복수의 픽셀 또는 서브 픽셀에 걸쳐 연장된다. 예를 들어, 활성 층이 하나의 컬러의 복수의 서브 픽셀에 걸쳐 연장되도록 제공될 수 있다.
일 양태에 따르면, 서브 픽셀 또는 픽셀 요소는 서로 독립적으로 전기적으로 접촉될 수 있고 및/또는 제어될 수 있다. 이를 위해, 예를 들어 에피택셜 층으로부터 떨어진 서브 픽셀의 측면에 접촉 형성이 제공될 수 있다. 이것은 예를 들어, 기계적 접촉, 납땜 연결, 클램핑 연결 등일 수 있다. 여기서 결정적인 것은, 개별 서브 픽셀의 서브 픽셀이 인접하는 서브 픽셀의 인접 서브 픽셀과의 상당한 상호 작용 없이 접촉될 수 있고 전기적으로 작동될 수 있다는 것이다. 이는, 진단 정보가 각각의 개별 서브 픽셀에 대해 개별적으로 생성될 수 있기 때문에, 서브 픽셀의 기능 상태 또는 작동 상태를 인식하는데 특히 이점이 될 수 있다. 인접한 서브 픽셀을 포함하지 않고, 개별 서브 픽셀을 스위칭-온하거나 또는 스위칭-오프하는 것도 또한 유리하다. 이러한 방식으로, 복수의 서브 픽셀이 더 낮은 강도에서 동시에 작동될 수 있기 때문에, 서브 픽셀에 대한 열적 또는 다른 스트레스가 더 높은 강도에서 감소될 수 있다.
추가 양태에 따르면, 개별 서브 픽셀은 캐리어 기판을 통해 접촉 형성된다. 캐리어 기판은 한편으로는 기계적 안정성을 가능하게 하고, 동시에 다른 한편으로는 개별 서브 픽셀의 개별 접촉 형성을 위한 미세 전도체 구조를 통합해야 한다. 제어 전자 장치 또는 드라이버 회로와 같은 추가 요소가 또한 캐리어 기판 및 특히 실리콘 웨이퍼에 통합될 수도 있다. 이것은 동일한 재료 시스템을 가질 수 있지만, 적응 층을 통해 다른 재료 시스템을 가질 수도 있다. 이러한 방식으로, 실리콘을 캐리어 재료로 사용할 수도 있다. 이러한 방식으로, 특히 제어를 위한 회로가 이러한 캐리어에서 쉽게 구현될 수 있다.
일 예에 따르면, 픽셀 요소의 밝기는, 개별 서브 픽셀이 스위칭-오프되거나 또는 스위칭-온됨으로써, 설정될 수 있다. 여기에서, 단순히 스위칭-오프하거나 또는 스위칭-온하는 것은 이미 효과적인 밝기 제어를 가능하게 할 수 있다는 장점으로 간주될 수 있다. 이는 예를 들어 제어 전자 장치 또는 제어 유닛을 크게 단순화시킬 수 있다. 추가 예에 따르면, 픽셀 요소의 하나 이상의 서브 픽셀의 광도도 추가적으로 설정될 수 있다. 이러한 방식으로, 밝기는 더 미세한 그라데이션으로 설정되거나 또는 보정될 수 있고, 또는 동일한 픽셀 요소의 서브 픽셀의 서로 다른 파장과 상호 작용하여, 컬러 스펙트럼이 더 정확하게 설정되거나 또는 교정될 수 있다. 밝기는 PWM 제어를 통해 설정될 수 있다. 서브 픽셀이 고장난 경우에도, 그에 따라 PWM 제어를 확장시킴으로써, 동등한 밝기가 달성될 수 있다. 반대로, 서브 픽셀이 손상되지 않은 경우, PWM 제어를 조정할 수 있고, 이를 통해 서브 픽셀을 최대 효율로 작동할 수 있고, 필요한 경우 또한 열 스트레스를 낮추어 이에 따라 서비스 수명을 늘릴 수 있다.
예를 들어, 8 개의 서브 픽셀이 픽셀 요소에 구조화되어 있다면, 예를 들어 전류 또는 온타임과 같은 추가 제어 변수를 변경하지 않고도, 2^3 레벨의 밝기 다이내믹을 달성할 수 있다. 다른 말로 하면, 이러한 변형 실시예에서 다이내믹이 2^3 배 증가될 수 있다. 이것은 또한 제어 전자 장치의 복잡성 및 이에 따른 비용을 제한할 수 있다.
추가 양태에서, 위에서 그리고 아래에서 설명되는 바와 같이, 복수의 픽셀 요소를 포함하는 디스플레이가 제안된다. 일 양태에 따르면, 이러한 디스플레이는 예를 들어 매우 높은 해상도를 갖는 소형 디스플레이가 사용되는 증강 현실 영역 또는 자동차 영역에서의 적용을 위한 광 반도체 디스플레이일 수 있다. 이러한 디스플레이는 또한 스마트 시계 또는 웨어러블과 같은 휴대용 장치에도 사용될 수 있다.
2 개의 인접한 픽셀 요소 사이에는 픽셀 요소 분리 층이 제공된다. 이것은 인접한 픽셀 요소가 각 픽셀 요소의 제어에 대해 전기적으로 분리되는 방식으로 구현된다. 또한, 픽셀 요소 분리 층은 픽셀 요소에 의해 방출된 광에 대해 광학적 분리를 수행하도록 설계된다. 픽셀 요소 분리 층이라 함은 처음에 추상적인 용어로 두 개의 픽셀 요소를 서로 분리하는 임의의 구조 또는 재료를 의미하는 것으로 이해될 수 있다. 일반적으로, 많은 수의 이러한 픽셀 요소가 예를 들어 캐리어 표면과 같은 평면에서 서로 나란히 배열되고, 접촉 형성을 통해 제어 전자 장치에 연결된다. 이러한 방식으로, 디스플레이 전체를 형성할 수 있다.
전기적 및 전자기적 분리는, 픽셀 요소가 인접하는 이웃 인접 픽셀 요소와 독립적으로 제어될 수 있고 전기적 또는 전자기적 상호 작용, 특히 광학적 상호 작용이 최소한으로 발생하거나 또는 발생하지 않도록 보장하기 위한 것이다. 따라서, 이것은 디스플레이에 특정 이미지 콘텐츠를 표현하기 위해 서로 독립적으로 각 이미지 포인트를 생성할 수 있기 위해 중요하다. 차례로 광학적 분리는 디스플레이에서 개별 이미지 포인트의 서로에 대한 충분한 선명도 및 콘트라스트 또는 식별성을 달성하기 위해 필요하다.
일 양태에서, 복수의 픽셀 요소는 공통 에피택셜 층을 공유한다. 픽셀 요소 분리 층은 트렌치 형태로 설계되고, 이미터 칩의 방출 방향으로 에피택셜 층 평면에 대해 횡 방향으로 연장된다. 다른 말로 하면, 픽셀 요소 분리 층은, 어떤 고체 재료도 포함하지 않거나 또는 예를 들어 반사 또는 흡수 재료를 갖는 트렌치, 갭, 슬롯 또는 유사한 리세스로서 구현된다. 일 예에서, 픽셀 분리 요소는 미러 층이 통합된 절연 재료로 채워진다. 절연 재료는 2 개의 인접한 픽셀을 전기적으로 분리하고, 미러 요소는 광학적 누화를 방지한다. 일부 실시예에서, 미러 요소는 또한 광의 시준을 위해 제공되거나 또는 이를 지원한다.
픽셀 요소 분리 층은 전기 또는 전자기 신호가 하나의 픽셀 요소로부터 다른 픽셀 요소로 전달되는 것을 방지하기 위한 것이다. 동시에, 픽셀 요소 분리 층은 하나의 픽셀 요소로부터 인접한 픽셀 요소로 방출되는 광이 가능한 한 적거나 또는 전혀 없도록 하기 위한 것이다. 일 예에서, 픽셀 요소 분리 층은 2 개의 분리된 픽셀 요소가 배열될 때 서로 나란히 배치됨에 의해서만 형성될 수 있으며, 이를 통해 상응하는 절연 또는 반사 경계 층이 형성된다. 일 예에 따르면, 트렌치는 에피택셜 층 평면에 대해 직각으로 연장되고, 여기서 픽셀 요소 분리 층의 길이는 에피택셜 층의 두께보다 작거나 같다.
추가 양태에 따르면, 픽셀 요소 분리 층의 트렌치 깊이는 서브 픽셀 분리 층의 트렌치 깊이보다 크다. 이것은 특히 픽셀 요소 분리 층이 더 긴 길이로 인해 전기적 분리뿐만 아니라 광학적 분리도 발생시킨다는 이점을 제공하기 위한 것이다. 반면에, 서브 픽셀 사이의 더 작은 트렌치 깊이는 전기적 분리만을 달성하고, 여기서 광학적 누화는 매우 바람직하다. 일부 양태에서, 픽셀 요소 분리 층의 깊이는 제 2 인접한 픽셀들의 활성 층을 통해 연장되어 이를 분리한다. 또한, 픽셀 요소 분리 층은 복사 표면 또는 그 바로 아래까지 연장될 수 있다.
추가 양태에서, 픽셀 요소를 교정하는 방법이 제안된다. 이 방법은 디스플레이를 작동할 때 최적의 제어가 가능해야 한다는 사상을 기초로 한다. 이는 예를 들어 결함을 갖는 서브 픽셀이 그 자체로 인식되어야 하며 필요한 경우 이후에 더 이상의 활성화가 발생하지 않는다는 것을 의미할 수 있다. 이렇게 하면, 예를 들어 오류 메시지 또는 오작동을 회피할 수 있다. 서브 픽셀을 갖는 픽셀 요소의 구조를 통해, 각 서브 픽셀을 개별적으로 제어하고 검사하는 것이 달성될 수 있다.
따라서, 제 1 단계에서, 픽셀 요소의 서브 픽셀은 예를 들어 제어 전자 장치 또는 제어 유닛에 의해 제어된다. 다음 단계에서, 서브 픽셀의 결함 정보가 검출된다. 다른 말로 하면, 제어 전자 장치는 오작동 또는 결함이 인식되는 방식으로 구성되고 설계될 수 있다. 이를 위해, 예를 들어 전류 강도를 측정하거나 또는 다른 전기적 변수를 평가할 수 있다.
추가 단계에서, 결함 정보는 제어 유닛의 메모리 유닛에 저장된다. 이러한 정보는 예를 들어 제어 전자 장치에 의해 최적화된 제어를 수행하는데 사용될 수 있다. 예를 들어 특정 광도가 달성되어야 하고 특정 서브 픽셀에 결함을 갖는 것으로 알려진 경우, 제어 전자 장치는 예를 들어 광도를 보상하기 위해 상응하는 차별화된 방식으로 인접한 서브 픽셀을 제어할 수 있다. 결과적으로, 픽셀 요소로부터 방출되는 광량은 결함을 갖는 서브 픽셀에도 불구하고 정확히 또는 대략적으로 변하지 않으며, 뷰어가 알아차리지 못할 것이다.
이러한 방법의 추가 양태에서, 제어, 검출 및 저장은 픽셀 요소의 모든 개별 서브 픽셀에 대해 순차적으로 수행된다. 다른 말로 하면, 제어 전자 장치는 별도로 개별적으로 어드레싱 가능한 이미터 칩을 통해 사용 가능한 모든 서브 픽셀을 연속적으로 검사하여 전체 픽셀 요소의 기능 상태를 검출하도록 구성될 수 있다. 일 예에 따르면, 이것은 디스플레이가 스위칭-온될 때 또는 특정 기간이 만료된 후에 한 번 수행될 수 있다.
광학적 및 전기적 누화가 감소되는 픽셀화된 또는 다른 방식의 이미터의 확장은 다음 개념에서 제시된다.
종래의 모놀리식 픽셀 어레이에서는, 일부 양태에서, 개별 픽셀을 분리하고 이들을 개별적으로 처리할 수 있도록 활성 영역을 통해 에칭하는 것이 일반적이다. 그러나 활성 층을 통한 에칭 공정은 한편으로는 에지에서 누설 전류를 증가시킬 수 있고 다른 한편으로는 추가적인 비 복사성 재조합을 생성하는 결함을 유발한다. 픽셀이 점점 작아질수록, 상대적 손상 영역이 크게 증가한다. 종래에는, 해결 방안으로서 에칭된 활성 영역의 에지는 다양한 방법을 통해 부동태화된다. 이러한 방법은 재성장(regrowth), 현장 패시베이션 층 도포, pn접합을 변위시키고 활성 영역 주변의 밴드 갭을 확대하기 위한 종의 확산, 손상을 가능한 한 제거하기 위한 습식 에칭 세척이다.
제안된 원리에 따르면, 적어도 활성 층을 포함하는 재료 브리지를 갖는 픽셀 구조가 제안된다. 이를 통해, 활성 층 영역에서 증가된 결함 밀도가 감소된다.
따라서 광전자 픽셀 또는 서브 픽셀의 어레이는, n도핑된 층과 p도핑된 층 사이에 활성 층을 형성하는 각각의 픽셀 또는 서브 픽셀을 포함한다. 제안된 원칙에 따르면, 2 개의 인접하게 형성된 픽셀 사이에서 n도핑된 측면 및 p도핑된 측면으로부터 클래딩 층까지 또는 클래딩 층 내로 또는 활성 영역까지 또는 적어도 부분적으로 활성 영역 내로 층 시퀀스의 재료가 중단되거나 또는 제거된다. 이러한 방식으로, 최대 두께(dC)를 갖는 재료 전이부가 형성되며, 이를 통해 재료 전이부에서 전기 및/또는 광학 전도도가 감소된다.
제 2 양태에 따르면, 광전자 픽셀 또는 서브 픽셀의 어레이를 제조하는 방법이 제안되며, 여기서 제 1 단계에서는 사이에 광 방출 적합한 활성 영역이 형성되어 있는 n도핑된 층 및 p도핑된 층을 갖는 전체 영역 층 시퀀스가 어레이를 따라 제공된다. 이어서, 형성되는 인접한 픽셀들 사이에서 층 시퀀스의 재료가 n도핑된 측면 및 p도핑된 측면으로부터 도핑되지 않은 클래딩 층까지 또는 도핑되지 않은 클래딩 층 내로 또는 활성 영역 직전까지 또는 활성 영역까지 제거된다. 제거는 에칭 공정에 의해 수행될 수 있다.
그러나 제거 후, 활성 영역 및 선택적으로 양 측면 위의, 양 측면 아래의 또는 양 측면의 작은 영역을 포함하는 인접 픽셀 사이의 재료 전이부가 남겨진다. 여기에는 재료 전이부를 통해 전기 및/또는 광학 전도도가 효과적으로 감소되는 최대 두께(dC)가 포함된다.
제안된 개념을 사용하면, 한편으로는 넓은 영역에 걸쳐 픽셀 어레이를 생성할 수 있다. 재료는 에칭 공정에 의해 제거되지만, 활성 층을 포함하는 인접한 픽셀 또는 서브 픽셀 사이의 재료 전이부가 남겨진다. 따라서, 에칭 공정의 결과로서 활성 층 영역에서는, 특히 픽셀 영역에서는 결함 밀도가 증가하지 않는다. 그럼에도 불구하고, 개별 픽셀 또는 서브 픽셀은 광학적으로 그리고 전기적으로 서로 분리되어 있다. 따라서, 에칭된 활성 영역의 광학적 및 전기적 누화 및 성능 및 신뢰성 손실을 방지하는 방식으로 활성 영역을 통한 에칭 없이, 픽셀 이미터 어레이의 제조를 수행하는 것이 제안된다. 이러한 방식으로, 에칭 결함이 방지되거나 또는 그 수가 효과적으로 감소된다.
이러한 맥락에서, 픽셀 또는 서브 픽셀은 각각 작동 중에 광을 방출하는 적어도 하나의 광전자 부품 또는 LED를 포함한다. 일반적으로 서로 다른 컬러의 복수의 서브 픽셀이 하나의 픽셀을 형성하도록 결합되며, 이를 이미지 요소라고도 한다.
일 실시예에 따르면, 제거된 재료는 충전 재료에 의해 적어도 부분적으로 대체될 수 있다. 즉, 재료 및 특히 n 또는 p도핑된 층이 부분적으로 제거된 후 형성된 공간은 다시 채워져서, 평면의 표면이 얻어진다. 따라서, 기계적 지지, 접합 및/또는 전기 절연 기능이 제공될 수 있다.
추가 실시예에 따르면, 제거된 재료는, 상대적으로 작은 밴드 갭을 갖고 따라서 활성 영역으로부터의 광을 흡수하는 재료에 의해 적어도 부분적으로 대체될 수 있다. 이것은 광학적 누화를 효과적으로 감소시킨다. 대안적으로, 제거된 재료는 특히 클래딩 층 또는 활성 영역 중 하나의 굴절률보다 큰 높은 굴절률을 갖는 재료로 적어도 부분적으로 대체될 수 있다. 이러한 방식으로, 기본 모드의 전파를 중지하는 고 굴절 경계면을 효과적으로 생성할 수 있다. 또한, 대안적으로, 일 양태에서, 광 흡수 재료 및/또는 높은 굴절률을 갖는 재료가 각각의 재료 전이부에 도포될 수 있다. 따라서, 재료는 재료 전이부에서 도파 특성에 영향을 미치므로, 누화를 방지한다.
추가 실시예에 따르면, 재료는, 굴절률을 증가시키는 재료를 충전 재료 내로, 특히 각각의 클래딩 층까지 확산시키거나 또는 주입함으로써, 높은 굴절률을 가지고 형성될 수 있다. 따라서, 어레이는 에칭 없이 간단한 방식으로 누화에 대해 효과적으로 개선될 수 있다.
또 다른 양태는 전기적 누화의 감소에 관한 것이다. 이에 따르면, 광 흡수를 증가시키기 위한 재료 및/또는 전기 저항을 증가시키기 위한 재료가 각각의 재료 전이부의 활성 영역으로 도입될 수 있다. 상응하는 방법은 수행하기가 비교적 간단하다. 따라서, 어레이는 에칭 없이 간단한 방식으로 누화에 대해 효과적으로 개선될 수 있다.
추가 실시예에 따르면, 재료 전이부를 따라, 그 위에 또는 그 안에, 적어도 하나의 광학 구조, 특히 광결정 및/또는 브래그 미러가 생성될 수 있다. 이들은 광학적 누화를 감소시키는데 특히 효과적인 요소이다. 이러한 광결정 또는 구조는 또한 광의 시준을 개선하는데 사용될 수도 있다.
또 다른 양태에서, 2 개의 서로 대향하는 전기 접촉부에 의해 전기 바이어스(bias)가 재료 전이부의 2 개의 주 표면에 인가될 수 있고, 전기장이 각각의 재료 전이부에 의해 생성될 수 있다. 이것은 광학적 누화를 감소시키는데 효과적인 요소이다. 이러한 경우, 바이어스를 인가하여 전기장이 생성된다. 이러한 바이어스는 예를 들어 픽셀을 작동하기 위한 전압으로부터 유도되거나 또는 이로부터 발생할 수 있다. 그러나, 일부 양태에서, 이러한 전기장은 고유한 재료 특성에 의해 결정될 수도 있다. 따라서, 일 양태에서, 재료 전이부의 2 개의 주 표면 중 적어도 하나에 도포되거나 또는 성장된 n도핑된 재료 및/또는 p도핑된 재료에 의해, 각각의 재료 전이부를 통해 전기장이 생성되는 것이 제공된다. 따라서, 전기장은 해당 어레이에 내장되어 있고, 여기서 전압의 인가가 필요하지 않다.
추가 실시예에 따르면, 재료 전이부의 노출된 주 표면 및/또는 픽셀의 노출된 표면 영역은 특히 이산화규소를 포함하는 각각의 패시베이션 층에 의해 전기적으로 절연되고 부동태화될 수 있다. 이러한 방식으로, 어레이의 선택된 영역을 통한 전류 흐름, 특히 도파관으로서 역할을 하는 재료 전이부를 통한 전류 흐름을 효과적으로 그리고 목표한 방식으로 방지할 수 있다. 픽셀의 주 표면은 접촉 층에 의해 전기적으로 접촉될 수 있으므로, 이를 통해 수직 광학 부품이 생성된다. 이 경우, 주 표면 중 하나는 공동으로 사용되는 층을 통해 전기 전도성으로 서로 연결될 수 있다. 추가 실시예에 따르면, 픽셀과 그 서로 인접하는 픽셀 사이의 재료 및/또는 재료 전이부는 특히 방향에 따라 서로 다르게 설계될 수 있다.
활성 픽셀 크기의 광원을 사용하는 디스플레이에 대해, 특히 OLED가 제안되었다. 단점은 불충분한 휘도 및 제한된 수명이다. 긴 서비스 수명 및 고 효율 및 추가적으로 빠른 응답 시간을 약속하는 자체 발광 광원에 대한 대안은 예를 들어 GaN 또는 InGaN을 기반으로 하는 매트릭스 형태로 배열된 LED를 사용하는 것이다. 이들은 높은 해상도 디스플레이를 형성하기 위한 높은 패킹 밀도를 갖는 디스플레이 조립체에 특히 적합하다.
고려 사항의 시작점은 IC 기판 구성 요소 및 그 위에 배치된 모놀리식 픽셀화된 옵토 칩을 포함하는 디스플레이 조립체이다. 본 경우에, 모놀리식 픽셀화된 옵토 칩이라 함은 일반적인 제조 공정에 의해 연속적인 칩 기판 상에 생성되는 발광 광전자 부품의 매트릭스 형상의 조립체를 의미하는 것으로 이해된다. IC 기판 구성 요소는 모놀리식 집적 회로를 포함하고, 이 모놀리식 집적 회로는 또한 공통 제조 공정으로부터 생성된다. 더욱이, 모놀리식 픽셀화된 옵토 칩을 향하는 IC 기판 구성 요소의 상부면에는 매트릭스로 배열된 IC 기판 접촉부가 위치한다.
모놀리식 픽셀화된 옵토 칩은 제 1 도핑을 포함하는 제 1 반도체 층 및 제 2 도핑을 포함하는 제 2 반도체 층을 갖는 반도체 층 시퀀스를 포함하고, 여기서 제 1 반도체 층의 전하 캐리어의 극성은 제 2 반도체 층의 극성과 다르다. 제 1 반도체 층 및 제 2 반도체 층은 바람직하게는 전체 모놀리식 픽셀화된 옵토 칩에 걸쳐 측면 방향으로 연장된다. 일 실시예에서, 제 1 반도체 층은 p도핑을 가질 수 있고, 제 2 반도체 층은 n도핑을 가질 수 있다. 도핑 강도 및/또는 반도체 재료가 상이한 반도체 층 중 적어도 하나에 대해 동일한 도핑의 복수의 부분 층을 사용하는 것과 마찬가지로 반대 도핑도 또한 가능하다. 특히, 반도체 층 시퀀스는 이중 헤테로 구조를 형성할 수 있다. 제 1 반도체 층과 제 2 반도체 층 사이에는, 디스플레이의 동작 동안 발광 활성 영역이 형성되는 전이부를 갖는 영역이 위치한다. 하나의 가능한 실시예에서, 활성 영역은, 제 1 반도체 층과 제 2 반도체 층 사이에 도포되고 예를 들어 하나 이상의 양자샘 구조를 갖는 도핑된 또는 도핑되지 않은 활성 층에 위치된다.
픽셀화된 옵토 칩의 개별 발광 광전자 광원은 각각 매트릭스로 배열되는 LED를 나타내며, 여기서 각각의 LED는 IC 기판 구성 요소를 향하는 LED 후면 및 제 1 광원 접촉부를 가지며, 이 제 1 광원 접촉부는 접촉하는 방식으로 제 1 반도체 층에 인접하고, IC 기판 접촉부 중 하나에 전기 전도성으로 각각 연결된다. 즉, 픽셀화된 옵토 칩의 각 LED는 위에서 언급한 활성 층 중 하나의 활성 층의 영역을 포함하는 방식으로 설계된다. 인접한 LED 사이에서 활성 층 또는 위에서 언급된 층들 중 다른 층은 중단될 수 있으므로, 누화가 방지될 수 있다.
본 발명자들은, LED 후면에 있는 제 1 광원 접촉부의 투사 영역이 LED 후면의 영역의 절반 이하에 해당하고 제 1 광원 접촉부가 측면 방향으로 후방 흡수체에 의해 둘러싸여 있는 경우, 제조 기술 측면에서 단순화된 디스플레이 조립체가 높은 패킹 밀도로 구현될 수 있다는 것을 인식하였다. 본 경우에서, 측면 방향은 반도체 층 시퀀스의 표면 법선을 평균화하여 설정된 적층 방향에 수직인 방향을 의미하는 것으로 이해된다.
할당된 LED의 픽셀 영역보다 훨씬 작은 작은 면적에 걸쳐 적용되는 제 1 광원 접촉부를 통해, 반도체 층 스택에서 전류 경로의 측면 수축이 발생한다. 따라서, 활성 영역의 측면 범위는 [㎛] 치수로 제한되므로, 반도체 층 스택 내의 국부화된 재조합 영역으로 인해 개별적으로 제어 가능한 LED는 서로 분리된다. 본 경우에 LED 후면의 최대 표면 대각선으로 정의되는 각 LED의 픽셀 크기는 유리하게는 < 1500 ㎛, 바람직하게는 < 900 ㎛, 특히 바람직하게는 200 ㎛ 내지 1200 ㎛의 범위로 선택된다. 바람직한 제 1 광원 접촉부는 다시 더 작고, 여기서, 유리한 실시예에서, LED 후면에 있는 제 1 광원 접촉부의 투사 영역은 LED 후면의 영역의 최대 25 %, 바람직하게는 최대 10 %를 차지한다.
활성 영역의 측면 범위를 제한하기 위해, 바람직하게는 제 1 반도체 층 및 제 2 반도체 층은 104 Sm-1 미만, 바람직하게는 3*103 Sm-1 미만, 더 바람직하게는 103 Sm-1 미만의 p 또는 n전도도로 설계되므로, 전류 경로의 측면 확장은 제한된다. 추가적으로, 적층 방향으로의 제 1 반도체 층의 층 두께가 측면 방향으로의 제 1 광원 접촉부의 최대 대각선의 최대 10 배, 바람직하게는 최대 5 배인 것이 유리하다.
추가 개발을 위해, 모놀리식 픽셀화된 옵토 칩 상의 제 1 광원 접촉부는 할당된 IC 기판 접촉부에 직접 인접하지 않는다. 그 대신에, 적층 방향에 대해 제 1 광원 접촉부 아래에, 단면적이 제 1 광원 접촉부보다 더 큰 실제 옵토 칩 접촉 요소가 위치된다. 이러한 수단을 통해, 전류 경로의 측면 경계를 손상시키지 않고, IC 기판 구성 요소에 모놀리식 픽셀화된 옵토 칩을 위치 결정하는 것 및 상호 접촉 형성이 단순화한다.
본 발명에 따르면, 작은 구조의 제 1 광원 접촉부 주변의 영역은 인접한 LED 사이의 광학적 누화를 감소시키는 후방 흡수체를 배열하기 위해 사용된다. 적층 방향에 대한 임계 각도를 초과하면, 특히 각진 상태로 활성 영역으로부터 나와 아래쪽으로 지향되는 전자기 복사가 흡수된다. 후방 흡수체의 바람직한 재료는 실리콘, 게르마늄 및 갈륨 비소를 갖는 구조화된 층이다. 후방 흡수체에 그래핀 또는 그을음 입자를 혼입하는 것도 가능하다.
후방 흡수체는 제 1 광원 접촉부를 측면으로 둘러싸고, 이로부터 측면으로 연장되며, 여기서 인접한 LED의 후방 흡수체는 서로 인접하고 바람직하게는 일체형으로 설계된다. 일 실시예에서, 후방 흡수체는 적어도 제 1 반도체 층까지 적층 방향으로 연장된다. 추가 설계를 위해, 후방 흡수체의 부분 섹션이 상응하게 구조화된 제 1 반도체 층 내에서 연장되고, 인접한 LED 사이의 경계 영역을 차폐한다. 이를 위해, 추가적으로 또는 대안적으로, 알루미늄, 금 또는 은과 같은 반사체 재료 또는 굴절률이 제 1 반도체 층의 굴절률보다 낮은 유전체 재료로 이루어진 구조화된 요소와 같은 반사성 작용 복사 차단제가 사용될 수 있다. 추가 설계를 위해, 후방 흡수체는 광학 기능을 수행할 뿐만 아니라, 추가적으로 전류 경로를 측면으로 구분하는 전기 절연체로서의 역할도 한다.
디스플레이 조립체는 제 2 반도체 층 위의 적층 방향으로 각 LED에 대한 제 2 광원 접촉부를 가지며, 이 제 2 광원 접촉부는 ITO(Indium Tin Oxide)와 같은 투명한 재료로 이루어지며, 픽셀화된 옵토 칩의 전면에 있는 투명하고 편평하게 연장되는 접촉 층에 전기 전도성으로 연결된다. 유리한 실시예에서, 제 2 광원 접촉부는 큰 면적의 접촉 층 자체에 의해 형성되어, 매트릭스 형태로 배열된 LED의 제 2 광원 접촉부 전체가 공통 표면 접촉부로 적용될 수 있다. 광학적 누화를 추가로 감소시키는 대안적인 실시예를 위해, 제 2 광원 접촉부는 각각 접촉 방식으로 접촉 층에 인접하고, 여기서 인접하게 배열된 LED의 제 2 광원 접촉부는 적층 방향에 수직인 측면 방향으로 전방 흡수체에 의해 서로 분리된다. 전방 흡수체는 활성 영역에서 방출되는 전자기 복사를 흡수하는 재료 또는 이러한 복사를 반사하는 재료로 구성될 수 있다. 추가적으로 또는 대안적으로, 전방 흡수체는 전기 절연체로서 역할을 할 수 있으며, 재조합 영역을 [㎛] 치수의 영역에 국부화시키기 위해 전류 경로의 측면 제한에 기여할 수 있다.
가능한 추가 설계를 위해, 전방 흡수체는 적어도 제 2 반도체 층의 일부에서 적층 방향에 반대 방향으로 연장된다. 또한, 제 2 광원 접촉부 및/또는 접촉 층의 밑면 및/또는 상부면 및/또는 제 2 반도체 층의 상부면은 광의 커플링-아웃을 개선하기 위해 광학적으로 효과적인 구조화를 가질 수 있다.
디스플레이 조립체를 제조하기 위한 제안된 방법을 위해, 모놀리식 집적 회로 및 매트릭스로 배열된 IC 기판 접촉부를 갖는 IC 기판 구성 요소는 모놀리식 픽셀화된 옵토 칩에 전기 전도성으로 연결된다. 모놀리식 픽셀화된 옵토 칩의 선행 제조를 위해, 제 1 도핑을 포함하는 제 1 반도체 층 및 제 2 도핑을 포함하는 제 2 반도체 층을 갖는 반도체 층 시퀀스는 바람직하게는 에피택셜 성장되고, 여기서 제 1 반도체 층의 전하 캐리어의 극성은 제 2 반도체 층의 극성과 다르고, 반도체 층 시퀀스는 적층 방향을 정의한다. 또한, 매트릭스로 배열된 LED가 픽셀화된 옵토 칩에 적용되고, 여기서 각각의 LED는 IC 기판 구성 요소를 향하는 후면 및 제 1 광원 접촉부를 가지며, 이 제 1 광원 접촉부는 접촉 방식으로 제 1 반도체 층에 인접하고, IC 기판 접촉부 중 하나에 각각 전기 전도성으로 연결된다. 본 발명에 따르면, 제 1 광원 접촉부는, 적층 방향에 수직인 표면 법선을 갖는 투사 표면이 LED의 후면의 영역의 절반 이하를 차지하는 그러한 크기로 설계된다. 또한, 제 1 광원 접촉부는 적층 방향에 수직인 측면 방향으로 후방 흡수체에 의해 둘러싸여 있다.
도 1은 제안된 원리의 일부 양태들에 따라 LED 반도체 요소 및 유전체 필터를 갖는 광전자 장치의 예시적인 실시예의 예시를 도시한다.
도 2a 및 도 2b는 복수의 반도체 요소의 어레이를 갖는 광전자 장치의 실시예의 예시이다.
도 3a 내지 도 3e는 일부 양태에 따른 복수의 LED를 갖는 광전자 장치의 2 개의 추가 예시적인 실시예의 예시이다.
도 4는 행과 열로 배열된 픽셀 요소를 갖는 디스플레이의 단순화된 구조를 도시한다.
도 5는 픽셀 요소 및 서브 픽셀을 갖는 이전 도면에 따른 디스플레이로부터의 확대된 섹션을 도시한다.
도 6은 픽셀 요소 분리 층 및 서브 픽셀 분리 요소를 갖는 제안된 개념에 따른 디스플레이의 섹션을 통한 개략적인 수직 단면도를 도시한다.
도 7은 픽셀 요소 분리 층 및 서브 픽셀 분리 요소를 갖는 픽셀 요소를 교정하기 위한 방법의 단계를 도시한다.
도 8은 인접 픽셀이 얇은 재료 브리지에 의해 연결되는, 제안된 원리의 일부 양태에 따른 픽셀 어레이의 제 1 예시적인 실시예를 도시한다.
도 9는 재료 브리지에 의해 연결된 2 개의 LED를 갖는 픽셀 어레이의 제 2 예시적인 실시예를 도시한다.
도 10a는 제안된 원리에 따른 일부 양태를 갖는 픽셀 어레이의 제 3 실시예이다.
도 10b는 재료 브리지를 고려한 에너지 프로파일을 예시하는 이전 도면의 예시적인 실시예에 대한 다이어그램이다.
도 11은 제안된 원리에 따른 일부 양태를 갖는 픽셀 어레이의 제 4 예시적인 실시예를 도시한다.
도 12a는 픽셀 어레이의 제 5 실시예이다.
도 12b는 여기에 개시된 양태 중 일부에 따른 커플링-아웃 구조가 추가로 제공되는, 인접한 LED, 재료 브리지를 갖는 픽셀 어레이의 실시예를 도시한다.
도 13은 픽셀 어레이의 제 6 실시예를 도시한다.
도 14는 추가 양태를 갖는 픽셀 어레이의 제 7 실시예이다.
도 15는 픽셀 어레이의 제 8 실시예를 도시한다.
도 16은 픽셀 어레이의 제 9 실시예를 도시한다.
도 17은 제안된 개념에 따른 픽셀 어레이를 제조하기 위한 방법에 대한 다양한 단계를 갖는 예시적인 실시예를 도시한다.
도 18은 제안된 개념의 일부 양태들에 따라 모놀리식 IC를 갖는 모놀리식 픽셀 어레이로 구성된 디스플레이 장치의 예시적인 실시예를 단면 예시로 도시한다.
도 19는 가능한 광 경로가 도시되어 있는 제안된 디스플레이 장치의 상기 예시적인 실시예를 단면 예시로 도시한다.
도 20은 모놀리식 픽셀 어레이 및 IC를 갖는 제안된 디스플레이 장치의 제 2 예시적인 실시예를 단면 예시로 도시한다.
도 21은 광을 안내하기 위한 추가 조치를 갖는 제안된 디스플레이 장치의 제 4 예시적인 실시예를 단면 예시로 도시한다.
도 2a 및 도 2b는 복수의 반도체 요소의 어레이를 갖는 광전자 장치의 실시예의 예시이다.
도 3a 내지 도 3e는 일부 양태에 따른 복수의 LED를 갖는 광전자 장치의 2 개의 추가 예시적인 실시예의 예시이다.
도 4는 행과 열로 배열된 픽셀 요소를 갖는 디스플레이의 단순화된 구조를 도시한다.
도 5는 픽셀 요소 및 서브 픽셀을 갖는 이전 도면에 따른 디스플레이로부터의 확대된 섹션을 도시한다.
도 6은 픽셀 요소 분리 층 및 서브 픽셀 분리 요소를 갖는 제안된 개념에 따른 디스플레이의 섹션을 통한 개략적인 수직 단면도를 도시한다.
도 7은 픽셀 요소 분리 층 및 서브 픽셀 분리 요소를 갖는 픽셀 요소를 교정하기 위한 방법의 단계를 도시한다.
도 8은 인접 픽셀이 얇은 재료 브리지에 의해 연결되는, 제안된 원리의 일부 양태에 따른 픽셀 어레이의 제 1 예시적인 실시예를 도시한다.
도 9는 재료 브리지에 의해 연결된 2 개의 LED를 갖는 픽셀 어레이의 제 2 예시적인 실시예를 도시한다.
도 10a는 제안된 원리에 따른 일부 양태를 갖는 픽셀 어레이의 제 3 실시예이다.
도 10b는 재료 브리지를 고려한 에너지 프로파일을 예시하는 이전 도면의 예시적인 실시예에 대한 다이어그램이다.
도 11은 제안된 원리에 따른 일부 양태를 갖는 픽셀 어레이의 제 4 예시적인 실시예를 도시한다.
도 12a는 픽셀 어레이의 제 5 실시예이다.
도 12b는 여기에 개시된 양태 중 일부에 따른 커플링-아웃 구조가 추가로 제공되는, 인접한 LED, 재료 브리지를 갖는 픽셀 어레이의 실시예를 도시한다.
도 13은 픽셀 어레이의 제 6 실시예를 도시한다.
도 14는 추가 양태를 갖는 픽셀 어레이의 제 7 실시예이다.
도 15는 픽셀 어레이의 제 8 실시예를 도시한다.
도 16은 픽셀 어레이의 제 9 실시예를 도시한다.
도 17은 제안된 개념에 따른 픽셀 어레이를 제조하기 위한 방법에 대한 다양한 단계를 갖는 예시적인 실시예를 도시한다.
도 18은 제안된 개념의 일부 양태들에 따라 모놀리식 IC를 갖는 모놀리식 픽셀 어레이로 구성된 디스플레이 장치의 예시적인 실시예를 단면 예시로 도시한다.
도 19는 가능한 광 경로가 도시되어 있는 제안된 디스플레이 장치의 상기 예시적인 실시예를 단면 예시로 도시한다.
도 20은 모놀리식 픽셀 어레이 및 IC를 갖는 제안된 디스플레이 장치의 제 2 예시적인 실시예를 단면 예시로 도시한다.
도 21은 광을 안내하기 위한 추가 조치를 갖는 제안된 디스플레이 장치의 제 4 예시적인 실시예를 단면 예시로 도시한다.
다음의 설명은 주로 표시 장치 및 디스플레이와 관한 것이므로, 따라서 모놀리식으로 통합된 광전자 부품을 갖는 기본 유닛 및 모듈에 관한 것이다. 그러나, 본 발명은 이러한 적용 또는 예시된 모놀리식 부품에 제한되지 않는다. 오히려, 제시된 원리 및 설명은 확장이 필요한 많은 전자 적용 분야 및 애플리케이션에 적합하도록 일반화될 수 있다. 특히, 지향성 방출에 대한 양태들은 픽셀 중복성에 관한 양태들 및 도 18 이후의 양태들과 조합될 수 있다. 도 18 내지 도 21의 설계에 대해서도 마찬가지로 적용되고, 그 원리는 예를 들어 도 5 및 도 6 또는 또한 도 8 내지 도 16의 실시예와 조합되기에 적합하다. 여기에 도시된 예들은 도 1 또는 도 2b에 도시된 바와 같은 미러와 조합될 수 있다. 이것은 본 설명에만 관련되는 것이 아니라, 무엇보다도 특허 청구범위에 명시된 이러한 양태들의 특징에도 확장된다.
개별 광전자 부품이 정의된 거리만큼 이격되어 있는 모놀리식 디스플레이의 경우, 일부 적용에 대해서는 정의된 방출 특성이 필요하다. 램버시안 라디에이터를 필요로 하는 다른 적용들은 추가 확산체 요소를 적용함으로써 지향성 방출을 위한 솔루션을 기초로 하여 쉽게 수정될 수 있다. 따라서, 추가 반사 측면을 갖는 유전체 필터가 배치된 LED의 개선된 지향성 방출 특성을 갖는 솔루션은 모놀리식 디스플레이의 많은 적용 분야에 적합한 시작점을 나타낸다.
도 1은 광전자 부품(10)을 개략적으로 단면도로 도시한다. 광전자 부품(10)의 구조, 작동 모드 및 제조가 아래에 설명된다.
광전자 부품(10)은 반도체 요소(12)로도 지칭되는 LED 형태의 광전자 부품을 갖는 픽셀(11)을 포함한다. LED 반도체 요소(12)는 광을 생성하도록 설계되고 1 내지 2 ㎛ 범위의 높이를 갖는 활성 영역(13)을 포함한다. LED 반도체 요소(12)는 제 1 주 표면(14), 제 1 주 표면(14)에 대향하는 제 2 주 표면(15) 및 예를 들어 4 개의 측면 표면(16)을 갖는다. 측면 표면(16)은 경사 영역에서 90° 미만의 제 1 주 표면(14)과의 각도(α)를 형성하는 방식으로 하부 영역에서 각각 경사진다. 활성 영역(13)은 경사 영역의 높이에 위치한다.
LED 반도체 요소(12)의 제 1 주 표면(14) 상에는 랜덤 또는 결정적 토폴로지를 포함하는 층(17)이 있다. 대안적으로, 대응하는 토폴로지는 LED 반도체 요소(12)의 제 1 주 표면(14)으로 에칭될 수 있다.
층(17) 위에는 도 1에 도시되지 않은 추가 층이 적층되고, 이 추가 층은 층(17)과 다른 굴절률을 갖는다. 층(17)은, 그 위에 적층된 층과 결합하여, LED 반도체 요소(12)로부터 제 1 주 표면(14)에 수직으로 나오지 않는 광이 예를 들어 층(17)과 그 위에 배열된 층 사이의 경계면에서의 반사에 의해 다른 방향으로 편향되게 한다. 또한, 층(17) 위에 배열된 층은 유전체 미러 층이 도포될 수 있는 매끄러운 표면을 제공하는 기능을 갖는다.
층(17) 및 그 위에 위치되어 상부면이 매끄러운 층 위에는, 유전체 층 스택으로 구성되고 주어진 각도 원뿔 내의 광 성분만을 전달하는 반면 더 평평한 빔은 반사되도록 설계되는 유전체 필터(18)가 있다. 각도 원뿔은 여기서 그 축이 LED 반도체 요소(12)의 제 1 주 표면(14)에 수직으로 정렬된다.
또한, 전기 전도성이고 예를 들어 금속으로 구성된 반사 재료(19)가 LED 반도체 요소(12)의 모든 측면 표면(16) 상에 적층된다. 반사 재료(19)는 LED 반도체 요소(12)의 n도핑된 영역과 접촉한다. LED 반도체 요소(12)의 제 2 주 표면(15) 아래에는 마찬가지로 전기 전도성인 반사 층(20)이 있다. 반사 층(20)은 LED 반도체 요소(12)의 p도핑된 영역과 접촉한다.
LED 반도체 요소(12)의 경사진 측면 표면(16)은 전기 절연 제 1 재료(21)로 덮여 있다. 전기 절연 제 1 재료(21)는 재료(19)와 층(20) 사이에 배열되고, LED 반도체 요소(12)의 n 및 p접촉부 사이에 전기 절연을 생성한다. 또한, 재료(21)는 경사진 측면 표면(16)에서 LED 반도체 요소(12)로부터 나오는 광이 반사되도록 낮은 굴절률을 갖는다.
반사 재료(19)로 형성된 층은, 수평 방향으로 픽셀(11)을 완전히 둘러싸고 수직 방향으로 전체 픽셀(11)에 걸쳐 연장되도록 설계된다. 즉, 반사 재료(19)로 이루어진 층은 전기 절연 제 1 재료(21)의 밑면으로부터 LED 반도체 요소(12)를 통해 유전체 필터(18)의 상부면까지 연장된다. 픽셀(11)에서 측면으로 나오는 임의의 광은 반사 재료(19)에 의해 다시 재반사되어, 높은 방향성을 갖는 광은 광전자 장치(10)의 상부면에서만 나올 수 있다.
도 2a 및 도 2b는 각각 위로부터의 평면도 및 단면도로 광전자 부품(30)을 개략적으로 도시한다. 광전자 부품(30)은 전술한 바와 같이 복수의 픽셀(11)을 포함한다. 픽셀(11)은 어레이로 배열되고, 격자 형상으로 광전자 장치(30)를 통해 연장되는 반사 재료(19)에 의해 서로 분리된다. 광전자 부품(30)의 일 측면에는 외부 연결부(31)가 제공되어, 광전자 부품(30) 외부로부터 LED 반도체 요소(12)의 n 영역과 접촉할 수 있게 한다. 본 예시적인 실시예에서, LED 반도체 요소(12)의 애노드는 서로 연결되고, 이는 공통 애노드 조립체로 지칭된다. 캐소드가 서로 연결되는 공통 캐소드 조립체도 마찬가지로 가능하다.
픽셀로 이루어진 어레이(11)는 캐리어(32) 상에 배치된다. 캐리어(32)는 각각의 p접촉부에 대해 p접촉 연결부(33)를 갖고, 따라서 각 픽셀(11)의 p접촉부는 예를 들어 IC에 의해 개별적으로 제어될 수 있다. 광전자 장치(30)는 매우 높은 픽셀 밀도를 허용한다. 또한, 모놀리식 구조에 의해 조립체는 크게 확장될 수 있다.
도 3a, 도 3b 및 도 3c는 위로부터의 평면도 또는 단면도로 광전자 부품(40)을 도시하고, 여기서 2 개의 상이한 변형예가 도 3b 내지 도 3c에 도시되어 있다.
광전자 부품(40)은 복수의 픽셀(11)을 포함하고, 여기서 픽셀(11)은 도 2a 및 도 2b에 도시된 광전자 부품(30)의 경우와 같이 서로 직접 인접하게 배열되지 않고, 서로 간격을 갖는다. 광전자 부품(40)에서 각 픽셀(11)은 4 개의 측면 표면에서 반사 재료(19)에 의해 완전히 덮여 있다. 픽셀(11) 사이의 공간은 전기 절연 제 2 재료(41), 예를 들어 포팅 재료로 채워진다.
픽셀(11)의 LED의 n접촉부는 광전자 부품(40)의 밑면 상에 또는 상부면 상에 또는 상부면과 밑면 사이에 연결될 수 있다. 도 3b에서, 픽셀(11)은 픽셀(11)의 n접촉부를 서로 연결시키는 n접촉 연결부(43)가 통합되는 캐리어(42) 상에 배열된다. 더욱이, 캐리어(42)는 각각의 p접촉부에 대해 p접촉 연결부(44)를 갖고, 따라서 각 픽셀(11)의 p접촉부가 개별적으로 제어될 수 있다. 캐리어(42)는 또한 IC를 포함할 수 있다. 광전자 장치(40)에서 LED 반도체 요소(12)의 서로 이격된 배열은 또한 각각의 픽셀(11)의 n접촉부 및 p접촉부 모두가 개별적으로 제어될 수 있는 접촉 형성을 허용한다.
도 3c는 캐리어(45)가 캐리어(45) 상에 배열된 각 픽셀(11)에 대한 개별 p접촉 연결부(46)만을 포함하는 대안적인 변형예를 도시한다. 물론, p도핑된 층 및 n도핑된 층은 서로 교환될 수도 있다. 전기 절연성 제 2 재료(41) 상에는, 전도체 트랙(47)이 격자 형상으로 배열되며, 픽셀(11)의 n접촉부를 서로 연결시키고, 도 3a에 도시된 바와 같이 광전자 장치(40)의 일 측면에 배열된 외부 연결부(48)로 이어진다.
도 3d는 본질적으로 직사각형인 반도체 요소 또는 LED(12)의 경우, 유전체 층(19')이 2 개의 대향하는 측면에 형성되는 실시예를 도시한다. 도 3e의 평면도에서, 유전체 요소(19 및 19')가 교대로 반도체 요소(12) 및 유전체 필터(18) 주위에 놓여 있다는 것을 알 수 있다. 유전체 요소(19 및 19')는 다르게 설계된다. 요소(19')는 예를 들어 LED(12)의 측벽을 따른 표면 형태로 또는 측벽을 따라 이어지는 복수의 스트립 형태로 적어도 하나의 전기 전도성 부분 영역을 포함한다. 요소(19)는 LED(12)에 전기적으로 연결되지 않으므로, 요소(12)의 전류 공급에 기여하지 않는다.
전류의 방향은 도 3d에서 화살표로 표시된다. 전류는 표면으로 흐르고, 여기로부터 유전체 필터(18)를 통해 반도체 층으로 활성 영역으로 흐른다. 대안적으로, 유전체 요소의 전도성 부분 영역은 LED 상의 접촉 층에 연결된다. 예를 들어, 접촉 층은 유전체 필터와 LED 사이에 배열되고, 도 3a에서 요소(12 및 18) 사이의 도시되지 않은 얇은 층에 의해 도시되는 바와 같이 커버 전극으로 설계될 수 있다. 두 경우 모두, 접촉 층은 전체 표면에 걸쳐 전류를 확장하는 역할을 한다.
다음 설명은 그 특성을 개선하거나 또는 새로운 적용 분야 또는 구현 옵션을 생성하기 위해, 반도체 구조에 사용될 수 있는 다양한 처리 양태와 관련된다.
도 4는 전기적으로 분리되고 광학적으로 커플링된 서브 픽셀을 갖는 픽셀 요소의 양태를 유도하기 위해, 예를 들어 모니터, 텔레비전, 디스플레이 보드 또는 심지어 스마트 시계 또는 스마트 폰과 같은 소형 장치에서 종종 사용되는 바와 같은 전자 디스플레이(10)의 단순화된 개략도를 도시한다. 이 경우, 알려진 바와 같이, 기본 구조는 복수의 픽셀 또는 픽셀 요소(12)를 하나의 평면에서 서로 가깝게 배열함으로써 구현된다. 픽셀 요소(12)는 행과 열로 구성되고, 전자적으로 개별적으로 제어될 수 있다. 제어는 광도 및 색조 및 방출 파장 모두에서 이러한 방식으로 변화되는 방식으로 이루어진다. 후자의 경우, 각 픽셀은 종종 3 개의 서브 픽셀을 포함하며, 이들은 차례로 서로 다른 파장의 방출을 위해 설계된다. 픽셀 요소(12)는 종종 기판 또는 캐리어 구조(14)에 적용되며, 이는 이러한 양태에서 주로 조립체의 기계적 안정성을 보장하도록 의도된다.
이 예시에서, 충분히 높은 해상도를 생성하기 위해, 부분적으로 이러한 픽셀 요소(12)의 수백만 개가 공간적으로 밀도가 높게 기계적으로 배열되고 또한 전기적으로 연결되어야 한다는 것을 분명히 알 수 있다. 동시에, 많은 경우에 결함을 갖는 픽셀(12)은 활성 픽셀 사이의 어두운 점으로 인식될 수 있다. 특히, 예를 들어 LED의 경우 매우 작은 크기로 인해, 한편으로는 이러한 디스플레이의 밀도 및 해상도가 증가하고, 다른 한편으로는 이와 동시에 가능한 한 오류가 없는 기능 및 불량품이 거의 없는 생산에 대한 요구도 있다.
도 5에는, 도 4에 도시된 부분(AA)이 여기에 설명된 솔루션의 특징을 보다 정확하게 설명할 수 있도록 확대하여 도시된다. 따라서, 기판(14)은 동시에 제어 요소를 포함하고 픽셀을 위한 캐리어 구조로 작용하는 것으로 도시된다. 기판(14) 상에는, 여기서 직사각형으로 구성되고 동일한 크기를 갖는 개별 픽셀 요소(12)가 제공된다. 이러한 동일한 크기의 픽셀 요소(12)는 종종 제조상의 이유로 유리하지만, 일 예에 따르면 이들은 또한 상이한 형상 또는 크기로 설계될 수 있다. 여기에 도시된 예에서, 픽셀 요소(12)는 길이(l1) 및 폭(b1)을 갖는다. 픽셀 요소(12) 사이에는 픽셀 요소 분리 층(16)이 제공된다. 후자는 예를 들어 2 ㎛ 내지 100 ㎛와 같이 수 ㎛ 범위에 있다.
픽셀 요소 분리 층(16)은 인접한 픽셀 요소(12)가 각각의 픽셀 요소의 제어와 관련하여 전기적으로 분리되는 방식으로 구현된다. 도 6은 단면 표현으로 픽셀 요소의 단면을 도시한다. 픽셀 요소(12)는 픽셀 요소 분리 층(16)에 의해 분리되고, 각각 서브 픽셀(18)을 포함한다. 픽셀 요소 분리 층(16)은 픽셀 요소(12) 사이에 전기적 및 광학적 분리를 제공한다. 이것은 픽셀 요소(12)에 의해 방출된 광이 광학적 누화를 통해 인접 배열된 픽셀 요소(12)로 통과하고 여기에서 방출되는 것을 방지하기 위한 것이다.
픽셀 요소(12) 내부에는, 여기서 예를 들어 선택된 픽셀 요소(12)에 대해, 본 발명에 따른 서브 픽셀(18)로의 추가적인 세분화가 도시된다. 소위 필드라고도 하는 서브 픽셀(18)은 여기서 동일한 크기 및 형태를 갖는다. 이 경우, 서브 픽셀(18)의 길이(l2)가 정의되고, 여기서 일 예에 따르면, 픽셀 요소(12)의 길이(l1)는 경우에 따라 사이 공간을 포함하여 동일한 크기의 서브 픽셀(12)의 길이(l2)의 배수로 형성될 수 있다. 유사하게, 서브 픽셀의 폭(b2)이 주어지고, 여기에서도, 일 예에 따르면, 픽셀 요소의 폭(b1)은 경우에 따라 사이 공간을 포함하여 동일한 크기의 서브 픽셀(18)의 폭(b2)의 대략 배수로 형성될 수 있다. 여기에서 선택된 표현에서, 픽셀 요소(12)의 서브 픽셀(18) 또는 소위 필드로의 세분화는 하나의 픽셀 요소(12)에 대해서만 도시된다. 그러나 구조화는 디스플레이(10)에 배열된 모든 픽셀 요소(12)에 적용될 수 있다.
또한, 동일한 픽셀 요소(12)의 2 개의 인접한 서브 픽셀(18) 사이에, 서브 픽셀 분리 요소(20)가 제공된다. 이러한 서브 픽셀 분리 요소(20)는 할당된 서브 픽셀(길이(l2))(도 6 참조)의 제어와 관련하여 전기적 분리가 이루어지도록 설계된다. 서브 픽셀 분리 요소(20)는 또한 서브 픽셀(18)에 의해 방출된 광에 대해 광학 커플링 또는 광학적 누화가 가능하도록 구성된다. 다른 말로 하면, 이것은 픽셀 요소(12) 내에서 광자 또는 광이 서브 픽셀(18)로부터 동일한 픽셀 요소(12)에 위치한 하나 이상의 서브 픽셀(18)로 누화될 수 있지만, 2 개의 픽셀 요소(12) 사이에서는 그렇지 않다는 것을 의미한다.
예를 들어, 픽셀 요소(12)의 다양한 가능한 방출 가능한 컬러는 기본 컬러인 적색, 녹색 및 청색의 조합에 의해 생성될 수 있다. 따라서, 픽셀 요소(12)는 상이한 파장의 광을 방출할 수 있는 서브 픽셀(18)을 포함할 수 있다. 도 5에서, 총 9 개의 서브 픽셀(18)은 예를 들어 문자 A 내지 K로 표시된다. 일 예에 따르면, 서브 픽셀(A, D 및 G)은 적색 LED로 설계되고, 서브 픽셀(B, E 및 H)은 녹색 LED로 설계되고, 서브 픽셀(C, F 및 K)은 청색 LED로 설계된다. 이제 예를 들어 적색 광이 픽셀 요소(12)에 의해 방출되는 경우, 서브 픽셀(A, D 및 G)은 제어 전자 장치를 통해 동시에 제어된다. 필요한 경우, 제어 전자 장치를 사용하여, 모든 서브 픽셀(A, D 및 G)이 올바르게 기능하는지 여부를 테스트할 수 있다. 그런 다음, 이를 통해 원하는 밝기를 설정할 수 있다.
이제 예를 들어 서브 픽셀(A, D 또는 G) 중 하나에 결함이 있는 경우, 그럼에도 불구하고 전기적 분리로 인해 다른 픽셀을 올바르게 제어할 수 있다. 그러나, 서브 픽셀 분리 요소(20)에 의해 가능해진 광학적 누화로 인해, 결함 있는 서브 픽셀(18)의 누락된 광은 인접한 서브 픽셀(18)에 의해 보상될 수 있다. 일 그룹의 동일한 컬러의 서브 픽셀(18)이 작동하고 이 그룹의 나머지 서브 픽셀(18)에 결함을 갖는 한, 이 나머지 작동하는 서브 픽셀(18)은 결함을 갖는 서브 픽셀의 오작동을 보상할 수 있으며, 따라서 픽셀 요소(12)의 기능을 중복성에 의해 보장할 수 있다. 일 예에서, 광학적 누화는 또한 픽셀 요소(12) 내의 복수의 서브 픽셀에 걸쳐 발생할 수 있다. 다른 가능한 배열은 예를 들어 3 개의 서브 픽셀(18) 각각을 기본 컬러인 적색, 녹색 또는 청색 중 하나에 할당하는 것이다. 이를 위한 예는 다음과 같은 그룹화 A/B/C, D/E/F 및 G/H/K이다. 그러나, 대각선 할당도 고려될 수 있고, 여기서 유리하게는 광학적 누화가 가능해야 한다.
도 6에는 디스플레이(10)의 부분 영역을 통한 단면도가 도시되어 있다. 도면의 하부에는, 기판(14)이 도시되어 있는데, 이는 무엇보다도 나머지 구조 요소를 수용하기 위해 기계적으로 충분히 안정된 캐리어 구조를 제공하도록 의도된다. 일 예에 따르면, 이것은 실리콘 IC의 웨이퍼일 수 있다. 기판(14)은 추가적으로 드라이버 회로 또는 제어 전자 장치(도시되지 않음) 및 다양한 전기적 연결을 가질 수 있다. 이는 예를 들어 집적 회로의 전도체 구조를 통해 구현될 수 있다. 또한, 서브 픽셀 영역(26)을 제어하는데 사용될 수 있는 접촉 구조(24)가 제공된다. 여기에 도시된 예에서, 이것은 접촉 구조(24)에 직접 인접하게 배열된다. 접촉 구조(24)를 통해, 이미터 칩(26)을 제어 전자 장치를 통해 개별적으로 그리고 선택적으로 제어하는 것이 가능하다.
에피택셜 층(26)은 예를 들어, 무엇보다도 발광 다이오드가 기능하도록 하는 상이한 층을 갖는다. 따라서, 예를 들어 pn 접합은 그에 상응하게 다르게 도핑된 층에 의해 구현될 수 있거나 또는 하나 이상의 양자 우물 구조를 가질 수도 있다. 여기서 pn 접합(28)의 영역은 점선으로 개략적으로 단순화된 방식으로 표시된다. 픽셀 요소(12) 및 서브 픽셀(18)의 구조는 이제 에피택셜 층(26)에 도입된다.
개별 픽셀 요소(12)는 픽셀 요소 분리 층(16)을 통해 상세하게 인식될 수 있다. 이들은 각각 길이(l1)을 가지며, 이는 2 개의 픽셀 요소 분리 층(16) 사이의 거리에 대응한다. 픽셀 요소(12) 내부에는, 여기서 3 개의 서브 픽셀(18)이 길이 방향으로 구분될 수 있다. 이들은 각각 길이(l2)를 갖는다. 개별 서브 픽셀(18) 사이에 서브 픽셀 분리 요소(20)가 배열된다.
여기에 도시된 예에서, 픽셀 요소 분리 층(16) 및 서브 픽셀 분리 요소(20)는 각각 트렌치 또는 유사한 구조로 설계된다. 이것은 픽셀 요소 분리 층(16) 및 서브 픽셀 분리 요소(20)가 예를 들어 에칭 공정에 의해 트렌치 형상, 갭 형상 또는 유사한 구조로서 에피택셜 층(26) 내로 각각 가공된다는 것을 의미한다. 전기 절연 재료, 예를 들어, SiO2가 트렌치에 적층된다. 이제 예를 들어 이러한 트렌치의 전기적 및 광학적 특성을 결정하기 위해, 픽셀 요소 분리 층(16)의 트렌치 깊이(d1)는 서브 픽셀 분리 요소(20)의 트렌치 깊이(d2)보다 더 크게 선택된다. 이러한 방식으로, 서브 픽셀 분리 요소(20)의 트렌치의 더 작은 깊이(d2)로 인해 서브 픽셀(18) 사이의 광학적 누화가 가능하게 되는 것이 달성될 수 있다.
한편, 2 개의 픽셀 요소(12) 사이에서 픽셀 요소 분리 층(16)의 더 깊은 트렌치(d1)에 의해 광학적 누화(30) 및 전기적 누화 모두가 방지된다. 일 예에 따르면, 서브 픽셀 분리 요소(20)의 트렌치의 깊이(d2)는 pn 접합(28)의 영역을 통해 연장되도록 선택된다. 이것은 유리하게는 2 개의 인접한 서브 픽셀(18) 또는 관련된 이미터 칩(22)이 전기적으로 상호 작용하고 및/또는 전기적 또는 광학적 누화가 발생하는 것을 방지할 수 있다.
위의 예에서, 픽셀 요소 분리 층(16)은 활성 층을 통해 반대쪽 방출 표면의 에지까지 연장되지만, 그러나 이것을 절단하지는 않는다. 이를 통해, 표면에 가까운 영역은 모든 픽셀 및 서브 픽셀을 전위 연결부에 연결하는 공통 접촉부로 설계될 수 있다. 또한, 픽셀 요소 분리 층(16)은 미러 층을 포함할 수 있어서, 픽셀에 의해 생성된 광이 광학적으로 편향된다. 도 133의 예는 또한 서브 픽셀 분리 요소(20)가 활성 층을 통해 연장되지만 그 직후에 종료되는 것을 보여준다. 이것은 전기적 누화를 방지하지만, 광학적 누화는 방지하지 않는다. 설계 및 제조 파라미터에 따라, 서브 픽셀 분리 요소(20)는 또한 활성 층까지만 또는 약간 그 안으로 연장된다.
이 실시예에서 픽셀 요소 분리 층(16) 및 서브 픽셀 분리 요소(20)는 본질적으로 수직 측벽을 갖는 트렌치로서 설계되지만, 본 발명은 이에 제한되지 않는다. 예를 들어 광 시준 또는 광 안내와 같은 추가 기능을 갖는 다른 형태를 의식적으로 선택할 수도 있다. 이에 대한 예로서, 픽셀 요소 분리 층(16)을 위한 경사 측벽이 언급될 수 있다.
도 7에는, 픽셀 요소(12)를 교정하기 위한 본 발명에 따른 방법(100)이 도시된다. 여기서, 제 1 단계(110)에서, 픽셀 요소(12)의 서브 픽셀(18)은 위에서 그리고 아래에서 설명되는 바와 같이 제어된다. 서브 픽셀(18)의 이러한 제어는 관련 서브 픽셀(18)의 기능이 테스트되도록 하기 위한 것이다. 이것은 예를 들어 제어 전자 장치로부터의 제어 신호에 의해 수행될 수 있으며, 이는 차례로 각각의 개별 서브 픽셀(18)의 개별 접촉 형성에 의해 가능해질 수 있다. 후속 단계(120)에서, 서브 픽셀(18)의 결함 정보가 검출된다. 즉, 관련 서브 픽셀(18)이 올바르게 기능하는지 여부에 대한 정보가 여기서 생성된다.
이러한 결함 정보는 예를 들어 서브 픽셀(18)의 정확한 기능에 대한 정보를 포함하는 플래그 또는 특정 값일 수 있다. 다음 단계(130)에 따르면, 이러한 결함 정보는 예를 들어 제어 전자 장치의 메모리 유닛에 저장될 수 있다. 이것은 동일한 파장의 관련 서브 픽셀의 적절하게 조정된 제어 신호에 의해 결함 있는 서브 픽셀을 보상하는 역할을 하여, 이를 통해 전체 픽셀 요소(12)의 정확한 기능을 달성할 수 있다.
일 예에서, 서브 픽셀 분리 요소(20)는 동일한 컬러 또는 파장의 서브 픽셀(18) 사이의 광학적 누화가 가능하도록 설계될 수 있으며, 여기서 서브 픽셀 분리 요소(20)는 상이한 컬러 또는 파장의 서브 픽셀(18) 사이에서 광학적으로 분리되도록 설계된다.
어레이의 픽셀들 사이의 광학적 및 전기적 누화가 재료 브리지를 갖는 픽셀 구조에 의해 방지되는 픽셀화된 또는 다른 방식의 이미터의 확장이 도 8에 도시되어 있다. 이것은 2 개의 인접한 광전자 픽셀(P)이 재료 브리지에 의해 연결된 어레이(A)의 부분을 단면도로 나타낸다.
어레이(A)는 전체 영역에 걸쳐 생성된 수직 LED 형태의 2 개의 광전자 픽셀(P)을 갖는다. 각 픽셀(P)은 n도핑된 층(1), p도핑된 층(3) 및 발광에 적합한 활성 영역(5)을 포함한다. 2 개의 형성된 픽셀(P) 사이에서 층 시퀀스의 재료가 n도핑된 측면 및 p도핑된 측면에서 제거되었다. 남은 것은 활성 층(5) 및 얇은 클래딩 층(7)을 포함하는 최대 두께(dC)를 갖는 얇은 재료 전이부(9)뿐이다. 제조 기술 측면에서 클래딩 층은 층(3 또는 5)과 동일한 재료로 형성될 수 있다. 재료 전이부는 두꺼운 것보다 훨씬 더 길다. 두께(dC)는 전자기파가 재료 전이부에서 전파될 수 없도록 선택된다. 따라서 광학 모드가 억제된다. 즉, 도 8의 재료 전이부(9)의 전기적 및/또는 광학적 전도는 수평 방향으로 효과적으로 감소된다.
층 시퀀스의 재료의 제거의 결과로 노출된 재료 전이부(9)의 2 개의 주 표면 및 픽셀(P)의 노출된 표면 영역(11)은 특히 이산화규소를 포함하는 각각의 패시베이션 층(13)에 의해 전기적으로 절연되고 부동태화된다. 층 시퀀스에서 제거된 재료의 영역은 또한 충전 재료(15)로 채워진다. 마지막으로, 픽셀(P)의 두 개의 주 표면은 접촉 층(33)에 의해 전기적으로 접촉되고, 여기서 이로 인해 최종 접촉부가 형성될 수 있다. 접촉 층(33)은 픽셀(P)에 의해 생성되거나 또는 수용된 광이 투명 재료를 투과하도록 예를 들어 ITO와 같은 투명 재료를 가질 수 있다.
활성 영역(5)은 하나 이상의 양자샘 또는 다른 구조를 포함한다. 그들의 밴드 갭은 방출된 광의 원하는 파장과 일치한다. 최대 두께(dC)는 모든 기본 모드가 재료 전이부(9)의 활성 영역(5)을 따라 다음 픽셀(P)로 전파되는 것이 방지되도록 선택된다. 이러한 조건에 대한 재료 전이부(9)의 활성 영역(5)의 최대 두께(dC)는 도파관에 대응하는 재료 전이부(9)의 활성 영역(5)과 클래딩 층(7) 사이의 굴절률 차이에 따라 달라진다. 일반적으로 이것은 재료 전이부가 가능한 한 얇아야 한다는 것을 의미한다. 한편으로는 이를 통해, 파장이 수평 방향으로 전파될 수 없기 때문에, 광학 모드의 누화가 더 어려워진다. 다른 한편으로는, 적은 최대 두께(dC)로 인해 추가의 전기적 누화가 더 어렵게 된다. 활성 영역을 둘러싸는 활성 영역(5)의 얇은 클래딩 층(7)은 일반적으로 높은 시트 저항을 나타내고, 소량의 전류만을 전달할 수 있다. 추가 감소는 저항 증가로 인해 여기에서 전기적 누화도 감소시킨다.
최대 두께(dC)는 또한 굴절률과 활성 영역(5)의 두께에 따라 달라진다. 여기서 최대 두께(dC)는 활성 영역(5)의 두께보다 크거나 같다. 최대 두께(dC)는 또한 인접 픽셀(P) 사이의 거리에 따라 달라진다. 거리가 클수록, 최대 두께(dC)가 더 커질 수 있다. 최대 두께(dC)의 제안된 범위는 100 nm 내지 4 ㎛, 특히 100 nm 내지 1 ㎛이다.
도 8에 표시된 층은 도핑 재료, 깊이에 대한 농도의 도핑 프로파일, 측벽의 각도, 픽셀 크기, 픽셀 사이 공간 및 전체 어레이 크기를 포함하여 사용된 재료에 따라 달라지는 두께를 가지고 있다. 전체 두께에 대한 하한은 약 100 nm이다.
픽셀(P)에 적합한 재료 시스템은 예를 들어 In(Ga, Al)As(Sb,P), SiGe, Zn(Mg,Cd)S(Se,Te), Ga(Al)N, HgCdTe이다. 접촉 층(33)에 적합한 재료는 Au, Ag, Ti, Pt, Pd, Cr, Rh, Al, Ni 등과 같은 금속 단독이거나 또는 Zn, Ge, Be와의 합금이다. 이러한 재료는 또한 충전 재료(15)로서 사용될 수 있으며, 이는 이 경우 필러 기능에 추가하여 결합 재료로 작용한다. 전도성 재료는 또한 가능한 반사성 및 다른 특성을 가지고 있다. ZnO 또는 ITO(InSnO)와 같은 투명한 전도성 산화물은 또한 접촉을 위한 접촉 층(33)으로 사용될 수 있으며, 또한 어레이의 p측 또는 n측에 대한 공통 접촉부를 제공한다.
예를 들어 Ti, Ta, Hf, Zr, Nb, Al, Si, Mg의 불화물, 산화물 및 질화물과 같은 유전체는 투명 절연체로 사용될 수 있다. 이러한 재료는 패시베이션 층(13)에 사용될 수 있다. 이러한 재료는 또한 충전 재료(15)로 사용될 수 있으며, 필러 기능에 추가하여 전기 절연체로 작용한다. 활성 영역(5) 및 클래딩 층(7)의 굴절률의 값은 사용된 재료에 전적으로 의존한다.
최대 두께(dC)는 또한 패시베이션 층(13) 및/또는 충전 재료(15)에 의해 생성된 유전체의 굴절률에 따라 달라진다. 활성 영역(5)과 유전체 사이의 굴절률 차이가 작을수록, 동일한 누화에 대해 최대 두께(dC)가 커질 수 있다.
도 9는 픽셀 어레이(A)의 제 2 예시적인 실시예를 단면도로 도시한다. 여기서 도 9에 도시된 어레이(A)는, 비교적 작은 밴드 갭을 갖는 광 흡수 재료(17)가 층 시퀀스의 제거된 재료의 영역을 적어도 부분적으로 채운다는 점에서, 도 8에 도시된 어레이(A)와 다르다. 또한, 광 흡수 재료(17)는 패시베이션 층(13)이 형성되지 않았기 때문에 재료 전이부(9) 상에 직접 놓인다. 픽셀(P)의 노출된 표면 영역(11)만이 각각의 패시베이션 층(13)에 의해 전기적으로 절연되고 부동태화된다. 예를 들어 이들의 재료는 이산화규소를 포함할 수 있으므로, 재료(3 및 17) 사이에 전기적 단락이 없다.
도 9에서는 - 여기에 도시되지 않음 - 대안적으로 오직 - 도 9에서 상부 또는 하부의 - 2 개의 픽셀(P) 사이의 재료 전이부(9)의 일 측면만이 광 흡수 재료(17)에 의해 채워진다. 다른 측면에서, 예를 들어, 재료 전이부(9)에 충전 재료(15)가 형성되고, 여기서 이들 사이에 패시베이션 층(13)이 남아있다. 광 흡수 재료(17)의 사용은 광학적 누화의 추가 억제를 제공한다. 픽셀(P) 사이의 광 흡수 재료(17)는 재료 전이부 영역(9)에서 활성 영역(5)으로부터 나오는 광을 흡수함으로써 도파 특성을 감소시킨다. 도파 특성은 재료 전이부(9)를 따라 감쇠된다.
처음에 도파관으로 작용하는 재료 전이부(9)의 밴드 갭보다 더 작은 밴드 갭을 갖는 금속, 합금, 유전체 또는 반도체가 광 흡수 재료(17)로서 적합하다. 따라서, 광의 에너지도 더 커져서, 재료(17)에 의해 흡수된다. 예를 들어, 적색 파장의 50 %를 흡수하는 부유하는 눈이 사용될 수 있다. 광 흡수 재료(17)는 예를 들어 에피택셜 층을 생성함으로써 CVD(화학적 기상 증착)(chemical vapour deposition) 또는 PVD(물리적 기상 증착)(physical vapour deposition)에 의해 재료 전이부(9) 상에서 성장된다. 광 흡수 재료(17)는 여기서 클래딩 층(7)에 도포되거나 또는 성장된다.
도 10a는 본 발명에 따른 픽셀 어레이(A)의 제 3 예시적인 실시예를 단면으로 도시한다. n도핑된 및/또는 p도핑된 측면으로부터 제거된 픽셀 어레이의 층 시퀀스의 재료의 위치에서, 제거된 재료, 특히 도핑된 재료 또는 충전 재료(15)보다 큰 굴절률을 갖는 재료(19)가 형성되지만, 이 굴절률은 클래딩 층(7) 또는 활성 영역(5)의 굴절률보다 크지 않아야 한다. 이를 통해, 마찬가지로 재료 전이부(9)의 도파 특성도 감쇠된다. 기판(35) 상의 층 시퀀스는 최종적으로 보호 커버 층(37)에 의해 덮인다.
증가된 굴절률을 갖는 재료(19)는 예를 들어 화학적 또는 물리적 기상 증착에 의해 재료 전이부(9) 상에서 에피택셜 성장된다. 도포 또는 성장은 각 2 개의 픽셀(P) 사이에서 원래의 n도핑된 및/또는 p도핑된 층 재료를 제거한 후 그리고 패시베이션 층(13)을 도포하여 픽셀(P)의 노출된 표면 영역(11), 특히 측면 표면의 패시베이션 후에 이루어진다.
증가된 굴절률을 갖는 재료(19)가 여기서 클래딩 층(7) 상에 도포되거나 또는 성장된다. 재료 전이부(9) 상에는 패시베이션 층(13)이 형성되지 않는다. 이것은 재료 전이부(9) 아래의 영역이다. 예를 들어, GaAs는 AlGaAs를 갖는 재료 전이부(9)의 활성 영역(5) 상에서 증가된 굴절률을 갖는 재료(19)로서 성장될 수 있다. 대안적으로, 재료(19)는 클래딩 층(7)까지 또는 클래딩 층(7) 내로 충전 재료(15) 내로 굴절률을 증가시키는 재료(21)를 확산시키거나 또는 주입함으로써, 증가된 굴절률로 형성된다. 이것은 도 10a에서 재료 전이부(9) 위의 영역을 나타낸다. 증가된 굴절률을 갖는 재료(19)는 도 10a에서 재료 전이부(9) 위에 및/또는 재료 전이부(9) 아래에 형성될 수 있다. 더 큰 굴절률을 갖는 재료(19)가 없는 영역은 충전 재료(15)로 채워질 수 있다.
도 10b는 제안된 원리에 따른 픽셀 어레이의 제 3 예시적인 실시예의 재료 전이부 영역에서의 광의 전파의 시뮬레이션을 도시한다. 재료 전이부(9)의 단면이 도시되는데, 여기서 상부 면만이 에칭되고 증가된 굴절률을 갖는 재료(19)로 채워진다. 굴절률이 증가된 재료(19)는 양자 우물 재료(5)와 동등한 굴절률을 갖는다. 즉, 증가된 굴절률을 갖는 재료(19) 및 활성 영역(5)은 다이어그램에서 짙은 회색으로 도시되어 있다. n도핑된 층(1)의 클래딩 층(7) 또는 에칭되지 않은 반도체 재료 및 충전 재료(15)는 백색으로 도시된다.
이 시뮬레이션에서 불과 몇 0.1 ㎛ 두께의 층은 활성 영역(5) 또는 양자 우물 재료의 영역이다. 0.05 ㎛ 두께의 층은 여전히 "잔류 클래딩" 또는 나머지 클래딩 층(7)이다. 1 ㎛ 두께의 층은 증가된 굴절률을 갖는 재료(19)이다. LED 서로에 대한 그리고 선택된 재료의 거리에 따라, 개별 섹션은 더 크게 또는 더 작게 구성될 수 있다.
두 개의 픽셀(P) 사이의 재료 전이부 영역(9)에서, 굴절률이 3인 하부의 에칭되지 않은 n도핑된 층(1) 상에 굴절률이 3.5이고 층 두께가 0.1 ㎛인 활성 영역(5)이 배열된다. 이 제 1 내부 층 상에, 3의 굴절률을 갖는 클래딩 층(7)이 0.05 ㎛의 층 두께를 갖는 재료 전이부(9)의 제 2 내부 층으로서 형성된다. 3.5의 증가된 굴절률을 갖고 층 두께가 1 ㎛인 재료(19)의 비교적 두꺼운 제 3 내부 층이 그 위에 형성된다. 제 3 내부 층은 예를 들어 대략 3의 굴절률을 갖는 충전 재료(15)를 포함하는 층에 의해 덮여 있다.
이러한 층 구조에 대한 시뮬레이션을 위해, 0.63 ㎛의 진공 광 파장을 가정했다. 여기서 생성된 광은 TM 및/또는 TE 편광될 수 있다. 자기장의 방향이 입사 벡터 및 표면 법선에 걸쳐있는 평면("입사 평면")에 수직일 때(TM = 횡단 자기) TM 편광된 광이라고 하고, 전기장이 입사 평면에 수직일 때(TE = 횡단 전기) TE 편광된 광이라고 한다.
시뮬레이션을 위해, 도 10b는 x 축이 ㎛ 단위의 공간 연장(x)의 값을 나타낸다. y 축은 전계 강도(E)의 y 성분 값을 나타낸다. 도 10b는 기본 모드(TE0)가 활성 영역(5)으로부터 어떻게 나타나고, 도파관으로 작용하는 재료 전이부(9)의 위에 및/또는 아래에 있는 2 개의 픽셀(P) 사이에 존재하는 추가 광학 장벽에 의해 정지되는 방법을 보여준다. 여기서 광학 장벽은 위에서 설명한 도 10a의 층 구조에 따른 상이한 굴절률의 층 사이의 경계면이다. 기본 모드(TE0)는 증가된 굴절률을 갖는 재료의 두꺼운 제 3 내부 층(19)으로 들어가고, 인접한 픽셀(P)로 도달되지 않는다.
실제로, 굴절률이 더 큰 재료는, 특히 밴드 갭이 더 작기 때문에, 종종 마찬가지로 더 강한 흡수성 재료이기도 하다.
도 11은 픽셀 어레이(A)의 제 4 예시적인 실시예를 단면도로 도시한다. 다른 도면에 대한 동일한 참조 기호는 도 11에서 동일한 특징을 나타낸다. 도 8에 따른 구조와는 대조적으로, 여기서 2 개의 충전 층(15)과 2 개의 패시베이션 층(13) 사이에서 재료 전이부(9)의 활성 영역(5)으로 추가 재료(23, 24)가 도입되며, 이는 도파관으로 작용하는 재료 전이부(9)의 전기적 및/또는 광학 전도도를 효과적으로 감소시킨다. 추가 재료는 한편으로는 재료 전이부(9)의 활성 영역(5)에서 광 흡수를 증가시키는 재료(23)이다. 픽셀(P) 사이의 활성 영역(5)에서의 흡수는 활성 영역(5)의 재료의 밴드 갭을 감소시킴으로써 증가된다. 이를 위해, 밴드 갭을 감소시키는 요소가 재료 전이부(9)의 활성 영역(5)으로 주입되거나 또는 확산된다. 특히, 도펀트는 픽셀(P) 사이의 활성 영역(5)의 중앙 영역으로 확산되거나 또는 주입된다. 밴드 갭은 소위 밴드 갭 재정규화로 인해 감소된다. 재료 전이부(9)를 따라 도입되는 재료(23)의 양이 많을수록, 활성 영역(5)에서 광의 흡수가 더 커진다.
대안적으로 또는 누적적으로, 추가 재료는 다른 한편으로는 재료 전이부(9)의 활성 영역(5)에서 전기 저항을 증가시키는 재료(24)이다. 이를 위해, 전기 저항을 증가시키는 요소가 재료 전이부(9)의 활성 영역(5)으로 주입되거나 또는 확산된다. 이러한 전기 저항의 추가 증가는 하나의 픽셀(P)에서 인접 픽셀(P)로의 전기적 누화를 더욱 감소시키는 역할을 한다. 예를 들어, 전기 저항을 증가시키기 위해, Fe는 InGaAsP를 갖는 재료 전이부(9)의 활성 영역(5)에 도입될 수 있다. 재료 전이부(9)를 따라 도입된 재료(24)의 양이 많을수록, 두 개의 픽셀(P) 사이의 재료 전이부(9)의 활성 영역(5)의 전기 저항의 증가는 더 커진다.
2 개의 재료(23, 24)는 패시베이션 층(13)이 도포되기 전에 각각의 재료 전이부(9)의 활성 영역(5)으로 확산되거나 또는 주입된다.
도 12a는 픽셀 어레이(A)의 추가 예시적인 실시예를 단면도로 도시하고, 여기서 도 138의 구조와 대조적으로, 광학 구조(25)가 재료 전이부 영역에 도입된다. 구조(25)는 재료 전이부(9)의 활성 영역(5)을 따라 2 개의 충전 층(15)과 2 개의 패시베이션 층(13) 사이에 도입된다. 이것은 2 개의 픽셀(P) 사이에서 도파관으로 작용하는 재료 전이부(9)의 광학 전도도를 감소시킨다. 도파 특성이 감소한다. 광학 구조(25)는 광결정 및 브래그 미러 또는 다른 유전체 구조일 수 있다. 구조(25)는 활성 영역(5)의 양 측면의 위, 아래 또는 활성 영역의 양 측면 상에 재료 전이부(9)를 따라 굴절률의 주기적 구조를 형성하며, 이 구조는 광학 밴드 갭을 유도하고 재료 전이부를 따라 광자의 전파를 방지한다.
광학 구조의 주기성은 광 파장, 광학 구조의 크기, 구조화된 재료 전이부(9)의 길이 및 사용된 재료의 굴절률에 따라 달라진다. 도 12a에서, 광학 구조(25)만이 도파관으로 작용하는 재료 전이부(9)의 하부 측면 상에 도시된다. 이러한 광학 구조(25)는 또한 도파관으로서 작용하는 재료 전이부(9)의 상부 측면 상에 형성될 수도 있다. 도 12a에 도시된 광학 구조(25)는 브래그 미러이다. 광학 구조(25)가 형성된 후, 패시베이션 층(13)이 도포된다.
도 12a의 예를 확장한 것이 도 12b에 도시되어 있다. 변환체 재료(41 또는 42)가 표면에 도포된다. 변환체 재료(41 및 42)는 각각 2 개의 LED 사이의 대략 중간까지 연장된다. LED의 벽은 자체적으로 반사되도록 설계되기 때문에, LED의 활성 층에서 생성된 광은 이로부터 변환체 재료의 방향으로 지향된다. LED로부터 변환체 재료로 들어오는 광이 여기에서 변환된다. 변환체 재료 사이의 선택적 반사 층은 누화를 방지한다.
변환체 재료의 표면에는 광을 지향시키기 위해 광자 구조(34, 37)가 각 픽셀에 적층된다. 대안적으로, 전술한 바와 같은 유전체 미러가 또한 제공될 수 있다.
도 13은 본 발명에 따른 픽셀 어레이(A)의 제 6 예시적인 실시예를 단면도로 도시한다. 도 13에 따른 구조와는 대조적으로, 여기서 도파관으로 작용하는 재료 전이부(9)의 두 개의 주 표면 상에서, 재료 전이부(9)의 활성 영역(5)을 따라, 2 개의 충전 층(15)에서, 2 개의 서로 대향하는 전기 접촉부(27)이 추가로 도입되고, 이는 2 개의 픽셀(P) 사이에서 도파관으로 작용하는 재료 전이부(9)의 전기적 및/또는 광학적 전도도를 효과적으로 감소시킨다. 이러한 서로 대향하는 전기 접촉부(27)는 두 개의 픽셀(P) 사이에서 각각의 재료 전이부(9)의 두 개의 주 표면에 전기 바이어스(Bias)를 인가한다.
인가된 전기 바이어스(Bias)에 의해 정적 전기장이 생성되며, 이를 통해 초기에 도파관으로 작용하는 재료 전이부(9)의 광학적 특성은 재료 전이부(9)를 따른 도파 특성이 효과적으로 감소되는 방식으로 변경된다.
픽셀(P) 사이에서 초기에 도파관으로 작용하는 재료 전이부(9)에 전기 바이어스를 인가한 결과, 예를 들어 전기 흡수 변조기에서 사용되는 바와 같이 소위 "양자 제한 스타크" 효과(QCSE)(quantum confined Stark effect)에 의해 도파관에서 광의 흡수가 증가된다. 전기 흡수 변조기에서는 전기장을 인가하여 반도체의 기본 흡수를 효과적으로 증가시킨다. 따라서, 픽셀(P) 사이의 광학적 누화가 감소된다. 기존의 쇼트키 접촉부 또는 금속 절연체 접촉부가 전기 접촉부(27)로 적합하다. 또한 전류 흐름 없이 밴드 벤딩에 일반적으로 사용되는 모든 것이 적합하다.
2 개의 서로 대향하는 전기 접촉부(27)가 형성된 후, 패시베이션 층(13)이 2 개의 서로 대향하는 전기 접촉부(27)에, 특히 충전 재료(15)가 형성되고 픽셀(P)이 인접하는 그 표면에 도포된다. 다른 도면인 도 18 내지 도 12a와 동일한 참조 번호는 도 13에서 동일한 특징을 나타낸다.
도 14는 본 발명에 따른 픽셀 어레이(A)의 제 7 예시적인 실시예를 단면도로 도시한다. 도 13의 실시예와는 대조적으로, 여기서 전기장은 본질적으로, 즉 적절한 재료 시스템의 선택에 의해 생성된다. 이를 위해, n도핑된 재료(29) 및/또는 p도핑된 재료(31)의 적어도 하나의 층이 재료 전이부(9)의 2 개의 주 표면 중 적어도 하나에 배열되어, 이를 통해 전기장이 생성되고, 이 전기장은 따라서 추가 수단 없이 재료 전이부(9)에 통합된다. 재료 전이부(9)의 두 개의 주 표면 중 하나에 도핑된 재료의 하나의 층만이 형성되고 재료 전이부(9)의 다른 주 표면에 층이 도핑되지 않은 경우, 전기장으로서 재료 전이부(9)에서 광 흡수를 증가시키기에 충분한 소위 공핍장이 제공된다. 대안적으로, 재료 전이부(9)에서 광 흡수를 증가시키기 위한 전기장은, n도핑된 재료의 층(29)이 재료 전이부(9)의 하나의 주 표면 상에 형성되고 p도핑된 재료의 층(31)이 재료 전이부(9)의 반대쪽 주 표면 상에 형성됨으로써, 생성된다.
전기장을 제공하는데 사용되는 재료, 특히 n도핑된 재료(29), p도핑된 재료(31) 및 경우에 따라 도핑되지 않은 재료는 CVD(기상으로부터의 화학적 증착)에 의해 또는 PVD(기상으로부터의 물리적 증착)에 에피택셜 성장되어, 얇은 도파관 상의 인접 픽셀(P) 사이에 통합된 바이어스(Bias)가 제공된다. n도핑 및 p도핑을 위해, 예를 들어 InGaAlP가 Si 및 Zn에 의해 도핑될 수 있다.
도핑된 재료(29 및/또는 31)에 의해, 도 13에 따른 실시예와 동일한 효과를 갖는 바이어스(Bias)가 제공된다. 또한, 전기장을 제공하는 재료는, 이들에 패시베이션 층(13)이 필요하지 않기 때문에, 재료 전이부(9)와 직접 접촉한다. 픽셀(P)의 노출된 표면 영역(11)만이 각각의 패시베이션 층(13)에 의해 전기적으로 절연되고 부동태화된다. 예를 들어 이들의 재료에는 이산화규소가 포함될 수 있다. 픽셀(P)은 전기 접촉 층(33)에 의해 전기적으로 연결된다.
도 15는 픽셀 어레이(A)의 제 8 예시적인 실시예를 단면도로 도시한다. 여기에서, 활성 영역(5)은 제어된 방식으로 에칭된다. 즉, 여기서 활성 영역(5)의 손상 또는 재료 전이부의 영역에서 활성 영역(5)의 결함의 발생이 제어된 방식으로 허용된다. 도 15에 따르면, 재료 전이부(9)는 재료 전이부(9)가 사이에 형성되어 있는 2 개의 픽셀(P)의 중심에서 완전히 중단된다. 2 개의 픽셀(P)로의 전이부에서, 재료 전이부(9)는 최대 두께(dC)로 형성된다.
도 16은 픽셀 어레이(A)의 제 9 실시예를 도시한다. 좌측 측면에는 2 개의 인접한 픽셀(P) 사이의 누화의 억제에 대한 2 개의 상이한 예시적인 실시예가 단면으로 도시되어 있다. 상부 변형(V1)은 도 8에 따른 제 1 예시적인 실시예를 도시한다. 하부 변형(V2)은 도 12a에 따른 제 4 예시적인 실시예를 도시한다. 서로 인접한 4 개의 픽셀(P)의 평면도가 우측 측면에 도시된다.
각 픽셀(P)에는 4 개의 인접 픽셀(P)이 할당되고, 여기서 x 방향을 따라 제 2 변형(V2)에 대응하는 재료 전이부(9)가 형성된다. 제 1 변형(V1)에 따른 재료 전이부(9)는 y 방향을 따라 형성된다. 원칙적으로, 각각의 재료 전이부(9)는 특히 본 출원에서 설명된 예시적인 실시예에 따라 다른 재료 전이부(9)와 다르게 설계될 수 있다. 원칙적으로, 재료 전이부(9)는 각각의 공간 방향을 따라 동일하게 설계될 수 있다. 재료 전이부(9)는 원하는 패턴에 따라 설계될 수 있다. 각각의 공간 방향을 따라 재료 전이부(9)의 실시예가 교대할 수 있다.
이러한 방식으로, 본 출원에 따른 어레이(A)에는, 모든 가능한 예시적인 실시예 또는 변형예뿐만 아니라 재료 전이부(9)의 예시적인 실시예의 조합도 포함된다. 도 16의 평면도는 모든 변형(V)이 예를 들어 방향에 따라 조합될 수 있다는 것을 보여준다. 이것은 또한 둥글거나 또는 각진, 특히 여기서 직사각형일 수 있는 픽셀(P)의 가능한 모든 형태에 관련된다.
도 17은 픽셀 어레이(A)를 제조하기 위한 본 발명에 따른 방법의 예시적인 실시예를 도시한다. 광전자 픽셀(P)의 어레이(A)를 제조하는 방법은 이를 위해 다음 단계를 갖는다. 제 1 단계(S1)에서, 어레이(A)를 따라, n도핑된 층(1) 및 p도핑된 층(3)의 전체 영역 층 시퀀스가 생성되고, 그 사이에 활성 영역(5)이 형성된다. 본 출원에서는 다양한 기술이 제시되고 개시된다.
제 2 단계(S2)에서, 형성될 픽셀(P) 사이에서, 특히 에칭에 의해, 층 시퀀스의 재료는 n도핑된 측면 및 p도핑된 측면으로부터 제거된다. 이것은 적어도 활성 영역이 재료 전이부로서 유지되는 방식으로 수행된다. 마찬가지로, 얇은 클래딩 층(7)은 재료 전이부(9)에서 활성 영역(5)의 양 측면의 위에 또는 아래에 또는 양 측면 상에 남아있을 수 있다. 두께(dC)가 크게 감소하고, 광학 모드가 픽셀 사이에서 측면으로 전파될 수 없다. 저항이 높을수록 전기적 누화도 감소한다. 전반적으로, 재료 전이부(9)의 전기적 및/또는 광학 전도도가 감소된다.
두께(dC)는 충분히 얇으며, 이는 어레이(A)의 사양에 따라 또는 밝기 또는 응답 민감성과 관련하여 원하는 장치에 필요하다. 재료 전이부 영역의 두께는 무엇보다도 재료 시스템 및 방출된 광의 파장에 따라 다르다.
일 양태에서, 모든 기본 모드가 활성 영역(5)을 따라 다음 픽셀(P)로 전파되는 것을 방지하도록, 활성 영역(5)의 각 측면의 얇은 클래딩 층(7)까지 또는 얇은 클래딩 층 내로 또는 활성 영역(5)까지 양 측면으로부터 에칭이 수행된다. 이러한 조건에 대한 재료 전이부(9)의 활성 영역(5)의 최대 두께(dC)는 도파관으로 작용하는 재료 전이부(9)의 클래딩 층(7)과 활성 영역(5) 사이의 굴절률 차이에 의존한다.
최대 두께(dC)를 감소시키면, 도파관으로부터 더 많은 광이 나오므로, 광학적 누화를 감소시키는 효과가 있다. 두께(dC)의 감소는 또한 전기적 누화의 감소를 의미한다. 활성 영역(5)의 얇은 도핑되지 않은 클래딩 층(7)은 개별 픽셀(P) 사이에 남아있는 전류를 거의 전달할 수 없다. 따라서 전기적 누화가 감소된다.
추가 단계(S3 내지 S5)에서, 에칭 후, 개별 픽셀(P) 및 도파관은 도파관 외부의 광학 및/또는 전기적 누화를 추가로 억제하기 위해 다른 필요한 재료로 덮일 수 있다. 단계(S3)에서, 재료 전이부(9)의 노출된 주 표면 및 픽셀(P)의 노출된 표면 영역(11)은 특히 이산화규소를 포함하는 각각의 패시베이션 층(13)에 의해 전기적으로 절연되고 부동태화된다. 누화를 감소시키기 위해 제 4 단계(S4)에서 어떤 조치가 사용되는지에 따라, 재료 전이부(9)의 노출된 주 표면의 전기적 절연 및 부동태화가 생략될 수 있다.
제 4 단계(S4)에서, n도핑된 측면 및/또는 p도핑된 측면으로부터, 제거된 재료는 예를 들어 충전 재료(15)에 의해 적어도 부분적으로 대체된다. 단계(S5)에서, 접촉 층(33)이 픽셀(P)의 주 표면에 도포되고, 이에 따라 구조와 전기적 접촉이 이루어진다. 일 실시예에 따르면, 단계(S1 내지 S5)는 어레이의 하나의 주 표면에 대해 먼저 수행되고, 그 후 기판 변경 후에 어레이의 다른 주 표면에 대해 수행된다.
광학 및/또는 전기적 누화를 추가로 감소시키기 위해, 최대 두께(dC)를 갖는 재료 전이부(9)의 형성을 위해 누적적으로 제 4 단계(S4)에서 추가 조치가 취해질 수 있다. 일부는 여기에 예제로 나열되어 있고, 다른 일부는 다양한 실시예에 대해 위에서 설명된다. 따라서, n도핑된 측면 및/또는 p도핑된 측면으로부터, 제거된 재료의 영역은 충전 재료(15) 대신에 대안적으로 광 흡수 재료(17) 및/또는 더 강한 광-굴절 재료 또는 증가된 굴절률을 갖는 재료(19)로 채워질 수 있다. 따라서, 재료 전이부(9)에서 패시베이션 층(13)이 형성되지 않는다.
더욱이, 제 4 단계(S4)에서, 대안적으로 또는 누적적으로 활성 영역(5)의 광 흡수 및/또는 전기 저항은 증가될 수 있다. 이 경우, 또한 패시베이션 층(13)도 재료 전이부(9)에 도포되어야 한다.
이러한 개념을 적용하면 광전자 픽셀(P)의 어레이(A), 특히 이미터 및 검출기 어레이를 활성 영역(5)을 통한 에칭 없이, 광학 및 전기적 누화 없이 그리고 에칭된 활성 영역을 갖는 솔루션에 비해 성능 및 신뢰성 문제없이 제조할 수 있다.
특히 모놀리식 구조에서 고 해상도를 갖는 디스플레이 조립체는 많은 적용 분야에서 관심을 받고 있다. 픽셀 크기의 광원을 갖는 디스플레이의 경우, 무엇보다도 GaN 또는 InGaN을 기반으로 하는 매트릭스 형태의 소위 디스플레이가 제안된다.
도 18은 제 1 예시적인 실시예로서 IC 기판 구성 요소 및 그 위에 배치된 모놀리식 픽셀화된 옵토 칩을 포함하는 디스플레이 조립체를 단면도로 도시한다. 모놀리식 집적 회로(2.1, 2.1, 2.3) 및 이들에 의해 제어되는 IC 기판 접촉부(3.1, 3.2, 3.3)를 갖는 IC 기판 구성 요소(1)가 도시된다. IC 기판 구성 요소(1)는 제어, 전력 공급 및 주변 장치와의 신호 교환을 위한 추가 컴포넌트를 가질 수 있고, 여기서 인터페이스(23)가 예로서 도시된다.
IC 기판 접촉부(3.1, 3.2, 3.3)는 금속으로 제조되며, 각각 절연 층에 의해 분리된다. 모놀리식 픽셀화된 옵토 칩(4)이 IC 기판 구성 요소(1) 상에 배열되고, IC 기판 접촉부(3.1, 3.2, 3.3)에 전기적 및 기계적으로 연결된다. 더 정확하게 말하면, IC에 정확하게 위치 결정될 때 IC 기판 접촉부(3.1, 3.2, 3.3)에 대향하도록 접촉부(22.1m, 22.2 및 22.3 )가 픽셀화된 옵토 칩(4)의 표면에 도입된다. 도시된 바와 같이, 접촉부는 각각 동일한 크기이므로, 도시된 바와 같이 약간의 오프셋도 부정적인 영향을 미치지 않고 단락을 방지할 수 있다. 이러한 연결을 위한 다양한 기술이 본 출원에서 개시되어 있다.
모놀리식 픽셀화된 옵토 칩(4)은 p도핑을 갖는 제 1 반도체 층(6) 및 n도핑을 갖는 제 2 반도체 층(7)을 갖는 반도체 층 시퀀스(5)를 포함하고, 여기서 제 1 반도체 층(6) 및 제 2 반도체 층(7)은 큰 면적에 걸쳐 도포되고 본질적으로 전체 모놀리식 픽셀화된 옵토 칩(4)에 걸쳐 적층 방향(8)에 수직으로 진행하는 측면 방향으로 연장된다. 상이한 도핑 강도를 갖거나 또는 상이한 반도체 재료로 제조된 복수의 개별 층을 갖는 반도체 층(6, 7)의 변형 실시예는 상세하게 도시되지 않는다. 제 1 반도체 층(6)과 제 2 반도체 층(7) 사이에는, 전류가 적층 방향(8)으로 반도체 층 시퀀스(5)를 통해 흐를 때 전자기 복사를 방출하는 활성 영역(24)이 형성되는 영역에 양자샘을 갖는 활성 층(상세히 도시되지 않음)이 위치된다.
예를 들어 인듐 주석 산화물(ITO)로 제조된 투명 접촉 형성 층(16)이 반도체 층 시퀀스(5) 위의 전면(17)에 평평하게 도포된다. 본 실시예에서 200 ㎛ 내지 1200 ㎛의 대각선 크기의 작은 픽셀 크기(P)를 갖는 LED(9)를 달성하기 위해, IC 기판 구성 요소(1)를 향하는 제 1 반도체 층(6)의 밑면 상의 제 1 광원 접촉부(10.1, 10.2, 10.3)는 본질적으로 픽셀 크기(P)보다 작다. 예시적인 실시예를 위해, 그 특징이 충족되도록 20 ㎛의 제 1 광원 접촉부(10.1, 10.2, 10.3)의 최대 대각선(MD)이 선택되고, 이에 따라 LED 후면(12) 상의 제 1 광원 접촉부(10.1, 10.2, 10.3)의 투사 영역(13)은 LED 후면(12)의 영역의 최대 절반에 대응한다. 본 예시적인 실시예에서, 투사 영역(13)은 20 ㎛의 대각선의 경우 LED 후면(12)의 표면의 대략 5 %를 갖는다. 이로부터, 측면 방향으로 한정된 활성 영역(24)으로 이어지는, 투명 접촉 층(16)의 섹션에 의해 형성된 제 2 광원 접촉부(11)와 제 1 광원 접촉부(10.2) 사이의 LED(9) 내에서 측면 방향으로 한정된 전류 경로(25)가 생성된다. 또한, 활성 영역(24)의 에지에서 비 복사성 재조합이 억제된다. 전류 경로(25)의 측면 한정을 개선하기 위해, 제 1 반도체 층(6) 및 제 2 반도체 층(7)의 도핑은 바람직하게는 104 Sm-1 미만, 바람직하게는 3*103 Sm-1 미만, 더 바람직하게는 103 Sm-1 미만의 p 또는 n전도도를 갖도록 선택된다. 또한, 제 1 반도체 층(6)의 층 두께(SD)를 작게 선택하는 것이 유리하다. 이 경우, 적층 방향(8)에서 제 1 반도체 층(6)의 층 두께(SD)는 측면 방향으로 제 1 광원 접촉부(10.1, 10.2, 10.3)의 최대 대각선(MD)의 최대 10 배, 바람직하게는 최대 5 배인 것이 바람직하다.
본 발명에 따르면, 제 1 광원 접촉부(10.2)는 광학 차단 효과를 갖는 후방 흡수체(15.1, 15.2)에 의해 적층 방향(8)에 수직으로 향하는 측면 방향으로 둘러싸이고, 여기서 후방 흡수체(15.1, 15.2)는 바람직하게는 실리콘, 게르마늄 또는 갈륨 비소로 구성되고 및/또는 그래핀 또는 그을음 입자가 매립되어 있다. 제 1 예시적인 실시예에 대해 도 19에 도시된 광 경로(26)로부터, 이러한 수단이 제어된 LED(9)로부터 이웃 픽셀로의 누화를 감소시킨다는 것을 알 수 있다.
도 20에 도시된 제 2 예시적인 실시예에 대해, 제 1 예시적인 실시예에 대응하는 컴포넌트에 대해 동일한 참조 번호가 사용된다. 전면(17)으로의 광의 커플링-아웃을 개선하는 제 2 반도체 층(7)의 상부면의 3 차원 구조가 도시된다. 전반사 정도가 감소하고 커플링-아웃 원뿔이 증가하는 것을 볼 수 있다. 상세하게 도시되지 않은 대안적인 실시예의 경우, 17 개의 프레넬 렌즈 구조가 전면에 제공된다. 또 다른 대안으로, 광결정 구조가 표면에 배열된다.
도 21에 도시된 제 4 예시적인 실시예에서, 제 2 광원 접촉부(11.1, 11.2, 11.3)를 측면으로 둘러싸는 전방 흡수체(21.1, 21.2, 21.3, 21.4)에 의해 인접한 LED(9) 사이의 광학적 누화는 더욱 감소된다. 전방 흡수체(21.1, 21.2, 21.3, 21.4)가 전기적으로 절연되도록 설계되면, 활성 영역(24)의 국부화를 위한 전류 경로의 측면 제한이 추가로 개선될 수 있다.
도면에 도시된 예시적인 실시예에서, 제 1 광원 접촉부(10.1, 10.2, 10.3)와 각각 할당된 IC 기판 접촉부(3.1, 3.2, 3.3) 사이에 옵토 칩 접촉 요소(22.1, 22.2, 22.3)가 배열된다. 옵토 칩 접촉 요소(22.1, 22.2, 22.3)의 단면적은 제 1 광원 접촉부(10.1, 10.2, 10.3)의 단면적보다 크므로, 모놀리식 픽셀화된 옵토 칩(4)이 IC 기판 구성 요소(1)에서 단순화된 방식으로 접촉될 수 있다.
Claims (81)
- 광전자 부품으로서:
광을 생성하도록 설계된 활성 영역을 갖는 적어도 하나의 반도체 요소,
상기 적어도 하나의 반도체 요소의 제 1 주 표면 위에 배열되고 미리 설정된 방향으로만 광을 투과하도록 설계된 유전체 필터, 및
상기 적어도 하나의 반도체 요소의 적어도 하나의 측면 표면 및 상기 유전체 필터의 적어도 하나의 측면 표면 상에 배열되는 반사 재료
를 포함하는, 광전자 부품. - 제 1 항에 있어서,
상기 적어도 하나의 반도체 요소의 적어도 하나의 측면 표면은 상기 활성 영역의 레벨에서 경사지게 연장되는 것인, 광전자 부품. - 제 1 항 또는 제 2 항에 있어서,
상기 적어도 하나의 반도체 요소는 제 1 연결부 및 제 2 연결부를 포함하고,
상기 반사 재료는 전기 전도성이고, 상기 적어도 하나의 반도체 요소의 상기 제 1 연결부에 결합되는 것인, 광전자 부품. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 반사 재료는 전류를 공급하기 위한 상기 제 1 연결부와 접촉하는 방식으로 광원의 2 개의 대향하는 측면 표면에서만 전도성으로 설계되는 것을 특징으로 하는 광전자 부품. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 반사 재료는 전류를 공급하기 위한 상기 연결부로부터 절연되는 방식으로 다른 두 개의 측면에서 비-전도성으로 형성되는 것을 특징으로 하는 광전자 부품. - 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 유전체 필터는 방출 방향에 인접한 상기 반도체 요소의 층에 적어도 부분적으로 형성되는 것인, 광전자 부품. - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 유전체 필터는 굴절률이 다른 제 1 및 제 2 영역을 포함하고;
변환체 재료가 상기 제 1 영역을 형성하는 것인, 광전자 부품. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 적어도 하나의 반도체 요소는 상기 제 1 주 표면에 대향하는 제 2 주 표면을 포함하고,
반사 층이 상기 적어도 하나의 반도체 요소의 상기 제 2 주 표면 아래에 배열되는 것인, 광전자 부품. - 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 반사 층은 적어도 부분적으로 전기 전도성이고, 상기 적어도 하나의 반도체 요소의 상기 제 2 연결부에 결합되는 것인, 광전자 부품. - 제 8 항에 있어서,
상기 반사 층은 전기 절연성이고, 하나 이상의 전기 전도성 층이 상기 반사 층의 위에 및/또는 아래에 배열되는 것인, 광전자 부품. - 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
전기 절연성 제 1 재료가 상기 반사 재료와 상기 반사 층 사이에 배열되고, 상기 전기 절연성 제 1 재료는 특히 상기 적어도 하나의 반도체 요소보다 낮은 굴절률을 갖는 것인, 광전자 부품. - 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 적어도 하나의 반도체 요소와 상기 유전체 필터 사이에 거칠어진 표면을 갖는 층이 배열되는 것인, 광전자 부품. - 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
광 출사 표면 상의 변환체 재료 - 상기 변환체 재료는 무기 염료 또는 양자점을 포함함 - ; 또는
상기 유전체 필터와 상기 반도체 재료 사이의 변환체 재료 - 상기 변환체 재료는 무기 염료 또는 양자점을 포함함 -
를 더 포함하는 것인, 광전자 부품. - 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 적어도 하나의 반도체 요소의 상기 제 1 주 표면은 거칠어진 표면을 포함하는 것인, 광전자 부품. - 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
상기 적어도 하나의 반도체 요소는 적어도 140 ㎛의 측면 범위 및/또는 적어도 5 ㎛의 높이를 갖는 것인, 광전자 부품. - 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
상기 적어도 하나의 반도체 요소는 어레이로 배열된 복수의 반도체 요소를 포함하고, 인접한 반도체 요소들은 상기 반사 재료에 의해 서로 분리되는 것인, 광전자 부품. - 제 11 항에 있어서,
상기 반사 재료는 전기 전도성이고, 상기 반도체 요소의 상기 제 1 연결부는 상기 반사 재료를 통해 공통 외부 연결부에 연결되는 것인, 광전자 부품. - 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
상기 적어도 하나의 반도체 요소는 나란히 배열된 복수의 반도체 요소를 포함하고, 인접한 반도체 요소들 사이에 전기 절연성 제 2 재료가 배열되는 것인, 광전자 부품. - 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
상기 반사 재료는 전기 전도성이고, 전도체 트랙이 상기 전기 절연성 제 2 재료의 위에서 및/또는 아래에서 및/또는 내부에서 연장되며, 상기 전도체 트랙은 상기 반도체 요소의 상기 제 1 연결부를 공통 외부 연결부에 연결하는 것인, 광전자 부품. - 제 1 항 내지 제 19 항 중 어느 한 항에 있어서,
상기 반도체 요소의 상기 제 2 연결부는 개별적으로 제어될 수 있는 것인, 광전자 부품. - 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
상기 유전체 필터 위에 배열된 렌즈
를 더 포함하는 것인, 광전자 장치. - 광전자 부품을 제조하는 방법으로서,
광을 생성하도록 설계된 활성 영역을 갖는, 선행 항들 또는 후행 항들 중 어느 한 항에 따른 적어도 하나의 반도체 요소를 제공하는 단계,
상기 적어도 하나의 반도체 요소의 제 1 주 표면 위에 유전체 필터를 배열하는 단계 - 상기 유전체 필터는 미리 설정된 방향으로만 광을 투과하도록 설계됨 - , 및
상기 적어도 하나의 반도체 요소의 적어도 하나의 측면 표면 및 상기 유전체 필터의 적어도 하나의 측면 표면 상에 반사 재료를 배열하는 단계
를 포함하는, 광전자 부품을 제조하는 방법. - 디스플레이의 이미지 포인트(image point)를 생성하기 위한 광전자 부품을 갖는 픽셀로서,
상기 픽셀은 적어도 2 개의 서브 픽셀, 특히 동일한 컬러 방출의 2 개의 서브 픽셀로 형성되고, 특히 각각의 서브 픽셀은 광전자 부품에 의해 형성되며;
동일한 픽셀 요소의 2 개의 인접한 서브 픽셀 사이에 서브 픽셀 분리 요소가 제공되고;
상기 서브 픽셀 분리 요소는 상기 각각의 서브 픽셀의 전기적 제어에 대해 분리되도록 설계되고, 상기 서브 픽셀에 의해 각각의 경우에 방출되는 광에 대해 광학적으로 커플링되도록 설계되는 것인, 픽셀. - 제 23 항에 있어서,
상기 서브 픽셀은 공통 에피택셜 층을 포함하고, 상기 서브 픽셀 분리 요소는 주 방출 방향으로 에피택셜 층 평면에 대해 횡 방향으로 상기 에피택셜 층으로 트렌치 형태로 연장되는 것인, 픽셀. - 제 23 항 또는 제 24 항에 있어서,
상기 픽셀의 상기 서브 픽셀은 서로 독립적으로 전기적으로 접촉될 수 있고 및/또는 제어될 수 있는 것인, 픽셀. - 제 23 항 내지 제 25 항 중 어느 한 항에 있어서,
상기 적어도 2 개의 서브 픽셀은 상기 서브 픽셀 분리 요소에 의해 분리된 공통 활성 층을 포함하는 것인, 픽셀. - 제 23 항 내지 제 26 항 중 어느 한 항에 있어서,
상기 서브 픽셀 분리 요소는 상기 픽셀의 활성 층까지 또는 적어도 부분적으로 이를 통해 연장되는 것인, 픽셀. - 제 23 항 내지 제 27 항 중 어느 한 항에 있어서,
상기 서브 픽셀 분리 요소는 특히 상기 활성 층 영역에서 확산된 도펀트에 의해 생성된 양자 우물 혼합에 의해 형성되는 것인, 픽셀. - 제 23 항 내지 제 28 항 중 어느 한 항에 있어서,
픽셀의 표면에 걸쳐 연장되는 렌즈
를 더 포함하는 것인, 픽셀. - 제 23 항 내지 제 29 항 중 어느 한 항에 있어서,
투명 전도성 층이 표면에 형성되는 것인, 픽셀. - 제 23 항 내지 제 30 항 중 어느 한 항에 있어서,
광 출사 측면에 대향하는 측면에, 적어도 하나의 서브 픽셀과 접촉 형성하기 위한 적어도 하나의 접촉 영역이 제공되는 것인, 픽셀. - 제 23 항 내지 제 31 항 중 어느 한 항에 따른 복수의 픽셀을 갖는 디스플레이 조립체로서;
2 개의 인접한 픽셀들 사이에 픽셀 요소 분리 층이 제공되고, 상기 픽셀 요소 분리 층은 인접한 픽셀들을 상기 각각의 픽셀의 제어에 대해 전기적으로 분리하고 상기 픽셀로부터 방출된 광에 대해 광학적으로 분리하도록 설계되는 것인, 디스플레이 조립체. - 제 32 항에 있어서,
상기 픽셀 및 상기 관련 서브 픽셀은 공통 에피택셜 층을 포함하며, 상기 픽셀 요소 분리 층은 상기 주 방출 방향으로 상기 에피택셜 층 평면에 대해 횡 방향으로 상기 에피택셜 층으로 트렌치 형태로 연장되는 것인, 디스플레이 조립체. - 제 32 항 또는 제 33 항에 있어서,
상기 픽셀 요소 분리 층의 트렌치 깊이(d1)는 상기 서브 픽셀 분리 요소의 트렌치 깊이보다 큰 것인, 디스플레이 조립체. - 제 32 항 내지 제 34 항 중 어느 한 항에 있어서,
인접한 픽셀들 또는 서브 픽셀들은 픽셀 요소 분리 층 및/또는 서브 픽셀 분리 요소에 의해 분리되는 활성 층을 포함하는 것인, 디스플레이 조립체. - 제 32 항 내지 제 35 항 중 어느 한 항에 있어서,
상기 픽셀의 접촉 영역에 대응하는 접촉 영역을 갖는 캐리어 층
을 더 포함하고,
상기 캐리어 층에는 다음 요소들:
상기 픽셀의 전류 공급부에 대한 전기 전도성 라인,
전류 드라이버 회로 또는 공급 회로; 및
밝기를 설정하기 위한 제어 회로;
중 적어도 하나가 제공되는 것인, 디스플레이 조립체. - 픽셀을 교정하는 방법으로서:
제 23 항 내지 제 31 항 중 어느 한 항에 따른 픽셀의 서브 픽셀을 제어하는 단계
서브 픽셀의 결함 정보를 검출하는 단계;
상기 제어 유닛의 메모리 유닛에 상기 결함 정보를 저장하는 단계
를 포함하는, 방법. - 제 37 항에 있어서,
상기 제어하는 단계, 검출하는 단계 및 저장하는 단계는 픽셀의 모든 개별 서브 픽셀에 대해 순차적으로 수행되는 것인, 방법. - 적어도 2 개의 광전자 부품을 갖는 어레이로서, 각각의 부품은 n도핑된 층과 p도핑된 층 사이에서 발광에 적합한 활성 영역을 형성하고, 상기 어레이는,
2 개의 인접하게 형성된 광전자 부품 사이에서 n도핑된 측면 및 p도핑된 측면으로부터 클래딩 층까지 또는 클래딩 층 내로 또는 상기 활성 영역까지 또는 적어도 부분적으로 상기 활성 영역 내로 층 시퀀스의 재료가 중단되거나 또는 제거되어, 최대 두께(dC)를 갖는 재료 전이부가 형성되며, 이에 따라 상기 재료 전이부에서 전기 및/또는 광학 전도도가 감소되는 것을 특징으로 하는 어레이. - 제 39 항에 있어서,
상기 재료 전이부에서 상기 활성 영역은 적어도 상기 활성 영역의 일 측면에 작은 두께의 잔류 층을 포함하는 것인, 어레이. - 제 39 항 또는 제 40 항에 있어서,
상기 제거된 재료는 적어도 부분적으로 충전 재료로 대체되는 것을 특징으로 하는 어레이. - 제 39 항 내지 제 41 항 중 어느 한 항에 있어서,
상기 제거된 재료는, 상대적으로 작은 밴드 갭을 갖고 이에 따라 상기 활성 영역의 광을 흡수하는 재료로 적어도 부분적으로 대체되는 것을 특징으로 하는 어레이. - 제 39 항 내지 제 42 항 중 어느 한 항에 있어서,
상기 제거된 재료는 특히 상기 도핑된 재료 또는 충전 재료의 굴절률보다 높은 증가된 굴절률을 갖는 재료로 적어도 부분적으로 대체되는 것을 특징으로 하는 어레이. - 제 39 항 내지 제 43 항 중 어느 한 항에 있어서,
상기 광 흡수 재료 및/또는 증가된 굴절률을 갖는 상기 재료는 각각의 재료 전이부에 도포되는 것을 특징으로 하는 어레이. - 제 39 항 내지 제 44 항 중 어느 한 항에 있어서,
증가된 굴절률을 갖는 상기 재료는, 굴절률을 증가시키는 재료가 상기 충전 재료 내로, 특히 각각의 클래딩 층까지 확산되거나 또는 주입됨으로써, 형성되는 것을 특징으로 하는 어레이. - 제 39 항 내지 제 45 항 중 어느 한 항에 있어서,
광 흡수를 증가시키기 위한 재료 및/또는 전기 저항을 증가시키기 위한 재료가 각각의 재료 전이부의 상기 활성 영역 내로 확산되거나 또는 주입되는 것을 특징으로 하는 어레이. - 제 39 항 내지 제 46 항 중 어느 한 항에 있어서,
상기 재료 전이부를 따라, 상기 재료 전이부 상에 또는 상기 재료 전이부 내로, 적어도 하나의 광학 구조, 특히 광결정 및/또는 브래그 미러가 생성되는 것을 특징으로 하는 어레이. - 제 39 항 내지 제 47 항 중 어느 한 항에 있어서,
2 개의 서로 대향하는 전기 접촉부에 의해, 전기 바이어스가 상기 재료 전이부의 두 개의 주 표면에 인가되고, 전기장이 각각의 재료 전이부를 통해 생성되는 것을 특징으로 하는 어레이. - 제 39 항 내지 제 48 항 중 어느 한 항에 있어서,
상기 재료 전이부의 상기 두 개의 주 표면 중 적어도 하나에 도포되거나 또는 성장된 n도핑된 재료 및/또는 p도핑된 재료에 의해, 전기장이 각각의 재료 전이부를 통해 생성되는 것을 특징으로 하는 어레이. - 제 39 항 내지 제 49 항 중 어느 한 항에 있어서,
상기 재료 전이부의 노출된 주 표면 및/또는 상기 광전자 부품의 노출된 표면 영역은 특히 이산화규소를 포함하는 각각의 패시베이션 층에 의해 전기적으로 절연되고 부동태화되는 것을 특징으로 하는 어레이. - 제 39 항 내지 제 50 항 중 어느 한 항에 있어서,
상기 광전자 부품의 상기 주 표면은 접촉 층에 의해 전기적으로 접촉 형성되는 것을 특징으로 하는 어레이. - 제 39 항 내지 제 51 항 중 어느 한 항에 있어서,
광전자 부품과 그 인접한 광전자 부품 사이의 상기 재료 및/또는 상기 재료 전이부는, 특히 방향에 따라, 서로 다르게 설계되는 것을 특징으로 하는 어레이. - 제 39 항 내지 제 52 항 중 어느 한 항에 있어서,
주 방출 방향을 향하는 표면에 도포되는 변환체 재료
를 더 포함하는 것인, 어레이. - 광전자 픽셀 어레이를 제조하기 위한 방법으로서,
발광에 적합한 활성 영역이 사이에 형성되어 있는 n도핑된 층 및 p도핑된 층의 전체 영역 층 시퀀스를 상기 어레이를 따라 제공하는 단계;
인접한 픽셀 사이에 전기 및/또는 광학 전도도가 감소되도록, 상기 활성 영역을 포함하는 최대 두께(dC)를 갖는 재료 전이부가 남겨지도록, n도핑된 측면 및 p도핑된 측면으로부터 형성될 인접한 픽셀 사이의 재료를 적어도 부분적으로 제거하는 단계
를 포함하는, 광전자 픽셀 어레이를 제조하기 위한 방법. - 제 54 항에 있어서,
상기 재료를 제거하는 단계는, 상기 n도핑된 측면 및 상기 p도핑된 측면으로부터 도핑되지 않은 클래딩 층까지 또는 도핑되지 않은 클래딩 층 내로 또는 상기 활성 영역까지 또는 적어도 부분적으로 상기 활성 영역 내로 상기 층 시퀀스를 제거하는 단계를 포함하는 것인, 광전자 픽셀 어레이를 제조하기 위한 방법. - 제 54 항에 있어서,
상기 n도핑된 측면 및/또는 상기 p도핑된 측면으로부터 제거된 재료는 충전 재료에 의해 적어도 부분적으로 대체되는 것을 특징으로 하는 광전자 픽셀 어레이를 제조하기 위한 방법. - 제 54 항 내지 제 56 항 중 어느 한 항에 있어서,
상기 n도핑된 측면 및/또는 상기 p도핑된 측면으로부터 제거된 재료는, 상대적으로 작은 밴드 갭을 갖고 이에 따라 상기 활성 영역의 광을 흡수하는 재료에 의해 적어도 부분적으로 대체되는 것을 특징으로 하는 광전자 픽셀 어레이를 제조하기 위한 방법. - 제 54 항 내지 제 57 항 중 어느 한 항에 있어서,
상기 n도핑된 측면 및/또는 상기 p도핑된 측면으로부터 제거된 재료는 특히 상기 도핑된 재료 또는 충전 재료의 굴절률보다 높은 증가된 굴절률을 갖는 재료로 대체되는 것을 특징으로 하는 광전자 픽셀 어레이를 제조하기 위한 방법. - 제 54 항 내지 제 58 항 중 어느 한 항에 있어서,
상기 광 흡수 재료 및/또는 상기 증가된 굴절률을 갖는 재료는 각각의 재료 전이부에 도포되는 것을 특징으로 하는 광전자 픽셀 어레이를 제조하기 위한 방법. - 제 54 항 내지 제 59 항 중 어느 한 항에 있어서,
상기 증가된 굴절률을 갖는 재료는, 굴절률을 증가시키는 재료가 상기 충전 재료 내로, 특히 각각의 클래딩 층까지 확산되거나 또는 주입됨으로써, 형성되는 것을 특징으로 하는 광전자 픽셀 어레이를 제조하기 위한 방법. - 제 54 항 내지 제 60 항 중 어느 한 항에 있어서,
상기 n도핑된 측면 및/또는 상기 p도핑된 측면으로부터, 광 흡수를 증가시키기 위한 재료 및/또는 전기 저항을 증가시키기 위한 재료가 상기 활성 영역으로 확산되거나 또는 주입되는 것을 특징으로 하는 광전자 픽셀 어레이를 제조하기 위한 방법. - 제 54 항 내지 제 61 항 중 어느 한 항에 있어서,
상기 n도핑된 측면 및/또는 상기 p도핑된 측면으로부터 상기 재료 전이부를 따라, 상기 재료 전이부 상에 또는 상기 재료 전이부 내로, 적어도 하나의 광학 구조, 특히 광결정 및/또는 브래그 미러가 생성되는 것을 특징으로 하는 광전자 픽셀 어레이를 제조하기 위한 방법. - 제 54 항 내지 제 62 항 중 어느 한 항에 있어서,
상기 n도핑된 측면 및 상기 p도핑된 측면으로부터, 2 개의 서로 대향하는 전기 접촉부가 형성되어, 상기 재료 전이부의 두 개의 주 표면에 전기 바이어스를 인가하고 각각의 재료 전이부를 통해 전기장을 생성하는 것을 특징으로 하는 광전자 픽셀 어레이를 제조하기 위한 방법. - 제 54 항 내지 제 63 항 중 어느 한 항에 있어서,
상기 재료 전이부의 상기 두 개의 주 표면 중 적어도 하나에 도포되거나 또는 성장된 n도핑된 재료 및/또는 p도핑된 재료에 의해, 전기장이 각각의 재료 전이부를 통해 통합되는 것을 특징으로 하는 광전자 픽셀 어레이를 제조하기 위한 방법. - 제 54 항 내지 제 64 항 중 어느 한 항에 있어서,
특히 이산화규소를 포함하는 각각의 패시베이션 층에 의해, 상기 재료 전이부의 노출된 주 표면 및/또는 상기 픽셀의 노출된 표면 영역을 전기적 절연시키고 부동태화하는 단계를 특징으로 하는 광전자 픽셀 어레이를 제조하기 위한 방법. - 제 54 항 내지 제 65 항 중 어느 한 항에 있어서,
접촉 층에 의해 상기 픽셀의 상기 주 표면을 전기적으로 접촉 형성하는 단계를 특징으로 하는 광전자 픽셀 어레이를 제조하기 위한 방법. - 제 54 항 내지 제 66 항 중 어느 한 항에 있어서,
픽셀과 그 인접한 픽셀 사이의 상기 재료 및/또는 상기 재료 전이부는, 특히 방향에 따라, 서로 다르게 형성되는 것을 특징으로 하는 광전자 픽셀 어레이를 제조하기 위한 방법. - 제 54 항 내지 제 67 항 중 어느 한 항에 있어서,
상기 단계들은 먼저 상기 어레이의 하나의 주 표면에 대해 수행되고, 그 다음 기판의 변경 후에 상기 어레이의 다른 주 표면에 대해 수행되는 것을 특징으로 하는 광전자 픽셀 어레이를 제조하기 위한 방법. - 디스플레이 조립체로서,
모놀리식 집적 회로를 갖고, 매트릭스로 배열된 IC 기판 접촉부를 갖는 IC 기판 구성 요소; 및
제 1 도핑을 포함하는 제 1 반도체 층 및 제 2 도핑을 포함하는 제 2 반도체 층을 갖는 반도체 층 시퀀스를 포함하는 모놀리식 픽셀화된 옵토 칩 - 상기 제 1 반도체 층의 전하 캐리어의 극성은 상기 제 2 반도체 층의 극성과 다르고, 상기 반도체 층 시퀀스는 적층 방향을 정의함 -
을 포함하고,
상기 모놀리식 픽셀화된 옵토 칩에는 매트릭스로 배열된 광전자 부품이 존재하고;
각각의 광전자 부품은 상기 IC 기판 구성 요소를 향하는 후면, 및 상기 제 1 반도체 층에 접촉 형성하는 방식으로 인접하고 상기 IC 기판 접촉부 중 하나에 각각 전기 전도성으로 연결되는 제 1 광원 접촉부를 포함하는 것인 상기 디스플레이 조립체에 있어서,
상기 후면에 대한 상기 제 1 광원 접촉부의 투사 영역은 상기 후면 영역의 최대 절반에 해당하고;
상기 제 1 광원 접촉부는 상기 적층 방향에 수직으로 향하는 측면 방향으로 후방 흡수체에 의해 둘러싸여 있는 것을 특징으로 하는 디스플레이 조립체. - 제 69 항에 있어서,
상기 제 1 반도체 층 및 상기 제 2 반도체 층은 104 Sm-1 미만, 바람직하게는 3*103 Sm-1 미만, 보다 바람직하게는 103 Sm-1 미만의 p 또는 n전도도를 갖는 것을 특징으로 하는 디스플레이 조립체. - 제 69 항 또는 제 70 항에 있어서,
적층 방향으로의 상기 제 1 반도체 층의 층 두께는 측면 방향으로의 상기 제 1 광원 접촉부의 최대 대각선의 최대 10 배, 바람직하게는 최대 5 배인 것을 특징으로 하는 디스플레이 조립체. - 제 69 항 내지 제 71 항 중 어느 한 항에 있어서,
상기 광전자 부품의 픽셀 크기는 100 ㎛ 초과이고, 특히 120 ㎛ 초과이고, 특히 200 ㎛ 내지 1000 ㎛인 것을 특징으로 하는 디스플레이 조립체. - 제 69 항 내지 제 72 항 중 어느 한 항에 있어서,
상기 후면에 대한 상기 제 1 광원 접촉부의 투사 영역은 상기 후면 영역의 최대 25 %, 바람직하게는 최대 10 %에 해당하는 것을 특징으로 하는 디스플레이 조립체. - 제 69 항 내지 제 73 항 중 어느 한 항에 있어서,
상기 후방 흡수체는 적층 방향으로 상기 반도체 층 시퀀스 내로 연장되는 것을 특징으로 하는 디스플레이 조립체. - 제 69 항 내지 제 74 항 중 어느 한 항에 있어서,
각 광전자 부품에 대해 상기 제 2 반도체 층 위에 적층 방향으로, 상기 모놀리식 픽셀화된 옵토 칩의 전면에 있는 투명 접촉 층에 전기 전도성으로 연결되는 투명 재료로 제조된 제 2 광원 접촉부가 배열되는 것을 특징으로 하는 디스플레이 조립체. - 제 75 항에 있어서,
상기 제 2 광원 접촉부는 상기 투명 접촉 층 자체에 의해 형성되는 것을 특징으로 하는 디스플레이 조립체. - 제 69 항 내지 제 76 항 중 어느 한 항에 있어서,
상기 제 2 광원 접촉부는 상기 투명 접촉 층에 인접하고, 인접하게 배열된 광전자 부품의 상기 제 2 광원 접촉부는 상기 적층 방향에 수직으로 향하는 측면 방향으로 전방 흡수체에 의해 서로 분리되는 것을 특징으로 하는 디스플레이 조립체. - 제 69 항 내지 제 77 항 중 어느 한 항에 있어서,
상기 전방 흡수체는 상기 적층 방향과 반대 방향으로 상기 제 2 반도체 층까지 그리고 바람직하게는 상기 제 2 반도체 층 내로 연장되는 것을 특징으로 하는 디스플레이 조립체. - 제 69 항 내지 제 78 항 중 어느 한 항에 있어서,
상기 적층 방향에 대해 상기 제 1 광원 접촉부 아래에, 단면적이 상기 제 1 광원 접촉부의 단면적보다 큰 옵토 칩 접촉 요소가 인접하는 것을 특징으로 하는 디스플레이 조립체. - 제 69 항 내지 제 79 항 중 어느 한 항에 있어서,
상기 모놀리식 픽셀화된 옵토 칩의 표면 상의 광 변환 요소
를 더 포함하는 것인, 디스플레이 조립체. - 디스플레이 조립체를 제조하는 방법으로서,
모놀리식 집적 회로를 갖고 매트릭스로 배열된 IC 기판 접촉부를 갖는 IC 기판 구성 요소 및 모놀리식 픽셀화된 옵토 칩이 전기 전도성으로 연결되고;
상기 모놀리식 픽셀화된 옵토 칩에서, 제 1 도핑을 포함하는 제 1 반도체 층 및 제 2 도핑을 포함하는 제 2 반도체 층을 갖는 반도체 층 시퀀스가 성장되고, 상기 제 1 반도체 층의 전하 캐리어의 극성은 상기 제 2 반도체 층의 극성과 다르고, 상기 반도체 층 시퀀스는 적층 방향을 정의하고;
상기 모놀리식 픽셀화된 옵토 칩에는, 매트릭스로 배열된 광전자 부품이 배치되고, 각 광전자 부품은 상기 IC 기판 구성 요소를 향하는 후면, 및 상기 제 1 반도체 층에 접촉 형성하는 방식으로 인접하고 상기 IC 기판 접촉부 중 하나에 각각 전기 전도성으로 연결되는 제 1 광원 접촉부를 포함하는 것인, 상기 방법에 있어서,
상기 제 1 광원 접촉부는 상기 적층 방향에 수직인 투사 영역이 상기 후면 영역의 최대 절반을 차지하는 크기로 배치되고;
상기 제 1 광원 접촉부는 상기 적층 방향에 수직으로 향하는 측면 방향으로 후방 흡수체에 의해 둘러싸여 있는 것을 특징으로 하는 디스플레이 조립체를 제조하는 방법.
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