KR20220003226A - Producing method of silicon on insulator substrate - Google Patents

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KR20220003226A
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이영호
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(주)더숨
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Abstract

The present invention relates to a method for producing a silicon on insulator (SOI) substrate, and the method includes: (a) forming a silicon exfoliation layer on one surface of a first single crystal silicon substrate; (b) forming a first single crystal silicon epitaxial layer on a silicon exfoliation layer; (c) forming a plurality of insulation pattern on one surface of the first single crystal silicon epitaxial layer; (d) forming a side wall portion on a side surface of the insulation pattern; (e) forming a second single crystal silicon epitaxial layer on the first single crystal silicon epitaxial layer and the insulation pattern; (f) planarizing the second single crystal silicon epitaxial layer; (g) bonding a second single crystal silicon substrate, on which an oxide layer is formed, onto the planarized second single crystal silicon epitaxial layer; (h) applying energy to the silicon exfoliation layer to separate and remove the first single crystal silicon substrate; and (i) performing removal by reducing a thickness from the other surface of the first single crystal silicon epitaxial layer to one surface. The present invention can reduce production costs and improve productivity.

Description

SOI 기판 제조 방법 {PRODUCING METHOD OF SILICON ON INSULATOR SUBSTRATE}SOI substrate manufacturing method {PRODUCING METHOD OF SILICON ON INSULATOR SUBSTRATE}

본 발명은 SOI 기판 제조 방법에 관한 것이다. 보다 상세하게는, 표면 균일도가 우수하고, 제조 공정을 단순하여 생산성을 향상시킬 수 있는 SOI 기판 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing an SOI substrate. More particularly, it relates to a method for manufacturing an SOI substrate having excellent surface uniformity and improving productivity by simplifying a manufacturing process.

반도체 소자의 고집적화 및 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 실리콘 웨이퍼를 대신하여 SOI(Silicon On Insulator) 웨이퍼를 이용한 반도체 집적 기술이 주목되고 있다. 이러한 SOI 기판 웨이퍼 상에 형성된 반도체 소자는 완전한 소자 분리와 기생 용량의 감소로 인하여, 고속 동작이 가능한 장점을 갖는다.As high integration and high performance of semiconductor devices progress, a semiconductor integration technology using a silicon on insulator (SOI) wafer instead of a silicon wafer made of bulk silicon is attracting attention. A semiconductor device formed on such an SOI substrate wafer has an advantage that high-speed operation is possible due to complete device isolation and reduction of parasitic capacitance.

종래에는, SOI 웨이퍼를 제조하기 위한 방법으로서, SIMOX(Seperation by Implanted Oxygen)법, Smart Cut 등의 방법이 있다. SIMOX는 산소 이온주입을 이용하고, 실리콘 층의 결정성 복구를 위해 고온 열처리를 수행하며, 실리콘 층과 매몰 산화막의 두께가 얇게 형성되므로 thin-SOI 기판의 제조에 유리한 것으로 평가되는 반면, 제조 시간이 길게 되는 단점이 있다. Smart Cut은 실리콘 웨이퍼 위에 열 산화막을 성장시킨 후, 산화막을 통과하도록 수소 이온을 주입하여 분리될 층을 형성하며, 다른 실리콘 웨이퍼의 접합 후 이온 주입 부분을 경계로 하여 실리콘 기판을 분리하여 SOI 웨이퍼를 제조한다. 이 방법은 제조 공정은 단순한 편이나, 이온 주입 부분의 경계의 표면 균일도가 우수하지 않은 단점이 있다.Conventionally, as a method for manufacturing an SOI wafer, there are methods such as a SIMOX (Separation by Implanted Oxygen) method and Smart Cut. SIMOX uses oxygen ion implantation, performs high-temperature heat treatment to restore crystallinity of the silicon layer, and has a thin silicon layer and buried oxide film. There is a downside to being long. Smart Cut forms a layer to be separated by growing a thermal oxide film on a silicon wafer and then implanting hydrogen ions to pass through the oxide film. manufacture Although this method has a simple manufacturing process, it has a disadvantage in that the surface uniformity of the boundary of the ion implantation portion is not excellent.

따라서, 제조 공정을 단순화 하면서도 표면 균일도가 우수한 SOI 기판의 제조 방법이 필요한 실정이다. Accordingly, there is a need for a method for manufacturing an SOI substrate having excellent surface uniformity while simplifying the manufacturing process.

한편, 도 1은 종래의 SOI 제조 프로세스를 나타내는 개념도이다. 종래의 SOI 웨이퍼들은 전면에 SOI가 형성된 상태에서, 포토레지스트/식각 공정 등을 통해 액티브(active) SOI 영역을 형성하는 것이 일반적이다. 이에, 액티브 SOI를 형성하기 위한 별도의 공정이 필요하므로, 생산성이 낮아지고, 액티브 SOI 영역을 형성하는 과정에서 SOI의 품질이 저하되는 문제점이 있었다.Meanwhile, FIG. 1 is a conceptual diagram illustrating a conventional SOI manufacturing process. In conventional SOI wafers, it is common to form an active SOI region through a photoresist/etch process, etc. in a state in which the SOI is formed on the entire surface. Accordingly, since a separate process for forming the active SOI is required, productivity is lowered and the quality of the SOI is deteriorated in the process of forming the active SOI region.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위하여 안출된 것으로서, 처음부터 액티브 영역에만 SOI 층을 형성할 수 있는 SOI 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a method of manufacturing an SOI substrate capable of forming an SOI layer only in an active region from the beginning, as devised to solve the problems of the prior art.

또한, 본 발명은 제조 공정을 단순화하여 공정 시간, 원가를 절감하고 생산성을 향상시킬 수 있는 SOI 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.Another object of the present invention is to provide a method of manufacturing an SOI substrate capable of simplifying the manufacturing process, thereby reducing process time and cost, and improving productivity.

그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.However, these problems are exemplary, and the scope of the present invention is not limited thereto.

본 발명의 상기의 목적은, (a) 제1 단결정 실리콘 기판의 일면 상에 실리콘 박리층을 형성하는 단계; (b) 실리콘 박리층 상에 제1 단결정 실리콘 에피택셜층을 형성하는 단계; (c) 제1 단결정 실리콘 에피택셜층의 일면 상에 복수의 절연 패턴을 형성하는 단계; (d) 절연 패턴의 측면에 측벽부를 형성하는 단계; (e) 제1 단결정 실리콘 에피택셜층 및 절연 패턴 상에 제2 단결정 실리콘 에피택셜층을 형성하는 단계; (f) 제2 단결정 실리콘 에피택셜층을 평탄화하는 단계; (g) 평탄화된 제2 단결정 실리콘 에피택셜층 상에 산화층이 형성된 제2 단결정 실리콘 기판을 접합하는 단계; (h) 실리콘 박리층에 에너지를 인가하여 제1 단결정 실리콘 기판을 분리 제거하는 단계; (i) 제1 단결정 실리콘 에피택셜층의 타면으로부터 일면 방향으로 두께를 감축하면서 제거하는 단계를 포함하는, SOI 기판 제조 방법에 의해 달성된다.The above object of the present invention, (a) forming a silicon exfoliation layer on one surface of the first single crystal silicon substrate; (b) forming a first single crystal silicon epitaxial layer on the silicon exfoliation layer; (c) forming a plurality of insulating patterns on one surface of the first single crystal silicon epitaxial layer; (d) forming a sidewall portion on a side surface of the insulating pattern; (e) forming a second single crystal silicon epitaxial layer on the first single crystal silicon epitaxial layer and the insulating pattern; (f) planarizing the second single crystal silicon epitaxial layer; (g) bonding a second single crystal silicon substrate having an oxide layer formed on the planarized second single crystal silicon epitaxial layer; (h) applying energy to the silicon exfoliation layer to separate and remove the first single crystal silicon substrate; (i) removing the first single-crystal silicon epitaxial layer from the other surface in the direction of one surface while reducing the thickness.

본 발명의 일 실시예에 따르면, (a) 단계와 (b) 단계 사이에, (1) 실리콘 박리층의 공극(pore) 및 표면 상을 산화 처리하는 단계; (2) 실리콘 박리층의 표면 상의 산화물을 제거하는 단계; (3) 실리콘 박리층의 표면을 재결정화하는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, between steps (a) and (b), (1) oxidizing the pores and the surface of the silicon release layer; (2) removing the oxide on the surface of the silicone release layer; (3) may further include recrystallizing the surface of the silicon release layer.

본 발명의 일 실시예에 따르면, (d) 단계는, (d1) 절연 패턴의 두께와 동일하거나 더 두껍게 질화 실리콘 재질의 커버층을 형성하는 단계; (d2) 커버층을 에치백(etch back)하여 측벽부를 형성하는 단계를 포함할 수 있다.According to an embodiment of the present invention, the step (d) comprises the steps of: (d1) forming a cover layer made of a silicon nitride material to be the same as or thicker than the thickness of the insulating pattern; (d2) etching back the cover layer to form the sidewall portion.

본 발명의 일 실시예에 따르면, (d) 단계에서, 측벽부의 높이는 절연 패턴의 높이에 대응할 수 있다.According to an embodiment of the present invention, in step (d), the height of the sidewall portion may correspond to the height of the insulating pattern.

본 발명의 일 실시예에 따르면, (f) 단계에서, 절연 패턴이 형성된 부분까지 제2 단결정 실리콘 에피택셜층의 두께를 감축하며 평탄화 할 수 있다.According to an embodiment of the present invention, in step (f), the thickness of the second single crystal silicon epitaxial layer up to the portion where the insulating pattern is formed may be reduced and planarized.

본 발명의 일 실시예에 따르면, 절연 패턴은 산화 실리콘 재질일 수 있다.According to an embodiment of the present invention, the insulating pattern may be made of a silicon oxide material.

본 발명의 일 실시예에 따르면, (c) 단계에서, 절연 패턴은 상부와 하부에 산화 실리콘층(Silicon Oxide Layer), 상부와 하부 사이에 질화 실리콘층(Silicon Nitride Layer)이 개재되도록 형성될 수 있다.According to an embodiment of the present invention, in step (c), the insulating pattern may be formed such that an upper and lower silicon oxide layer (Silicon Oxide Layer), a silicon nitride layer (Silicon Nitride Layer) is interposed between the upper and lower portions. have.

본 발명의 일 실시예에 따르면, 하부의 산화 실리콘층이 상부의 산화 실리콘층의 두께보다 얇게 형성될 수 있다.According to an embodiment of the present invention, the lower silicon oxide layer may be formed to be thinner than the thickness of the upper silicon oxide layer.

본 발명의 일 실시예에 따르면, (c) 단계에서, 절연 패턴은 상부에 산화 실리콘층, 하부에 질화 실리콘층이 포함되도록 형성할 수 있다.According to an embodiment of the present invention, in step (c), the insulating pattern may be formed to include a silicon oxide layer on the upper portion and a silicon nitride layer on the lower portion.

본 발명의 일 실시예에 따르면, (f) 단계의 평탄화는 H2 어닐링, Ar 어닐링 또는 CMP 방법으로 수행할 수 있다.According to an embodiment of the present invention, the planarization of step (f) may be performed by H 2 annealing, Ar annealing, or CMP method.

본 발명의 일 실시예에 따르면, (h) 단계는, 워터젯(water-jet) 방법 또는 기계적 충격(mechanical shock, mechanical lift) 방법으로 에너지를 인가하여 실리콘 박리층을 절단하고, 제1 단결정 실리콘 기판을 분리 제거하는 단계일 수 있다.According to an embodiment of the present invention, in step (h), energy is applied by a water-jet method or a mechanical shock, mechanical lift method to cut the silicon release layer, and the first single crystal silicon substrate may be a step of separating and removing

본 발명의 일 실시예에 따르면, (i) 단계에서, 절연 패턴이 형성된 부분까지 두께를 감축할 수 있다.According to an embodiment of the present invention, in step (i), the thickness may be reduced up to the portion where the insulating pattern is formed.

본 발명의 일 실시예에 따르면, 절연 패턴의 적어도 제1 면 및 제1 면에 대향하는 제2 면이 두께 감축의 스톱퍼(stopper)로 기능할 수 있다.According to an embodiment of the present invention, at least the first surface of the insulating pattern and the second surface opposite to the first surface may function as a stopper for thickness reduction.

상기와 같이 구성된 본 발명에 따르면, 처음부터 액티브 영역에만 SOI 층을 형성할 수 있는 효과가 있다.According to the present invention configured as described above, there is an effect that the SOI layer can be formed only in the active region from the beginning.

또한, 본 발명은 제조 공정을 단순화하여 공정 시간, 원가를 절감하고 생산성을 향상시킬 수 있는 효과가 있다.In addition, the present invention has the effect of simplifying the manufacturing process to reduce process time and cost, and to improve productivity.

물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.Of course, the scope of the present invention is not limited by these effects.

도 1은 종래의 SOI process를 나타내는 개념도이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 SOI 기판의 제조 과정을 나타내는 개략도이다.1 is a conceptual diagram illustrating a conventional SOI process.
2 to 11 are schematic diagrams illustrating a manufacturing process of an SOI substrate according to an embodiment of the present invention.

후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 위하여 과장되어 표현될 수도 있다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS [0012] DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS [0010] DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS [0010] Reference is made to the accompanying drawings, which show by way of illustration specific embodiments in which the present invention may be practiced. These embodiments are described in sufficient detail to enable those skilled in the art to practice the present invention. It should be understood that the various embodiments of the present invention are different but need not be mutually exclusive. For example, certain shapes, structures, and characteristics described herein with respect to one embodiment may be implemented in other embodiments without departing from the spirit and scope of the invention. In addition, it should be understood that the location or arrangement of individual components within each disclosed embodiment may be changed without departing from the spirit and scope of the present invention. Accordingly, the detailed description set forth below is not intended to be taken in a limiting sense, and the scope of the present invention, if properly described, is limited only by the appended claims, along with all scope equivalents as those claimed. In the drawings, like reference numerals refer to the same or similar functions in various aspects, and the length, area, thickness, and the like may be exaggerated for convenience.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art can easily practice the present invention.

도 2 내지 도 11은 본 발명의 일 실시예에 따른 SOI 기판(100)의 제조 과정을 나타내는 개략도이다. 도 2 내지 도 11은 SOI 기판의 일부분에 대한 측단면도를 나타내지만, 실제 SOI 기판(100)은 이보다 큰 스케일일 수 있으며, 절연 패턴(140)은 평면상에서 가로, 세로 방향으로 더 많은 수의 복수 패턴이 이격되어 형성될 수 있음을 밝혀둔다. 2 to 11 are schematic diagrams illustrating a manufacturing process of the SOI substrate 100 according to an embodiment of the present invention. 2 to 11 show a cross-sectional side view of a portion of the SOI substrate, the actual SOI substrate 100 may be of a larger scale than this, and the insulating pattern 140 is a plurality of plural pieces in greater number in the horizontal and vertical directions on the plane. It should be noted that the patterns may be formed spaced apart.

본 발명의 SOI 기판(100)의 제조 방법은, (a) 제1 단결정 실리콘 기판(110)의 일면 상에 실리콘 박리층(120)을 형성하는 단계, (b) 실리콘 박리층(120) 상에 제1 단결정 실리콘 에피택셜층(130)을 형성하는 단계, (c) 제1 단결정 실리콘 에피택셜층(130)의 일면 상에 복수의 절연 패턴(140)을 형성하는 단계, (d) 절연 패턴(140)의 측면에 측벽부(148)를 형성하는 단계, (e) 제1 단결정 실리콘 에피택셜층(130) 및 절연 패턴(140) 상에 제2 단결정 실리콘 에피택셜층(150')을 형성하는 단계, (f) 제2 단결정 실리콘 에피택셜층(150')을 평탄화(P)하는 단계, (g) 평탄화(P)된 제2 단결정 실리콘 에피택셜층(150) 상에 산화층(220)이 형성된 제2 단결정 실리콘 기판(210)을 접합하는 단계; (h) 실리콘 박리층(120)에 에너지를 인가(S)하여 제1 단결정 실리콘 기판(110)을 분리 제거하는 단계, (i) 제1 단결정 실리콘 에피택셜층(130)의 타면으로부터 일면 방향으로 두께를 감축하면서 제거하는 단계를 포함하는 것을 특징으로 한다. 그리하여, 별도의 공정없이 액티브 SOI 영역이 형성된 SOI 기판(100)을 제조할 수 있다. The method of manufacturing the SOI substrate 100 of the present invention includes (a) forming a silicon release layer 120 on one surface of a first single crystal silicon substrate 110 , (b) on the silicon release layer 120 . Forming a first single crystal silicon epitaxial layer 130, (c) forming a plurality of insulating patterns 140 on one surface of the first single crystal silicon epitaxial layer 130, (d) insulating pattern ( Forming the sidewall portion 148 on the side surface of 140 , (e) forming the second single crystal silicon epitaxial layer 150 ′ on the first single crystal silicon epitaxial layer 130 and the insulating pattern 140 . Step, (f) planarizing (P) the second single crystal silicon epitaxial layer 150', (g) forming an oxide layer 220 on the planarized (P) second single crystal silicon epitaxial layer 150 bonding a second single crystal silicon substrate 210; (h) applying energy (S) to the silicon exfoliation layer 120 to separate and remove the first single crystal silicon substrate 110 , (i) from the other surface of the first single crystal silicon epitaxial layer 130 to one surface direction It is characterized in that it comprises the step of removing while reducing the thickness. Thus, the SOI substrate 100 on which the active SOI region is formed can be manufactured without a separate process.

먼저, 도 2를 참조하면, 제1 단결정 실리콘 기판(110)을 준비할 수 있다. 제1 단결정 실리콘 기판(110)은 단결정 실리콘 웨이퍼(wafer)를 사용할 수도 있고, 사각형 등의 단결정 실리콘 기판을 사용할 수도 있다.First, referring to FIG. 2 , a first single crystal silicon substrate 110 may be prepared. As the first single crystal silicon substrate 110 , a single crystal silicon wafer may be used, or a single crystal silicon substrate such as a square may be used.

이어서, 제1 단결정 실리콘 기판(110)의 일면(예를 들어, 상부면) 상에 실리콘 박리층(120)[다공질 실리콘층(porous silicon)]을 형성할 수 있다. 양극 반응(anodizing) 등의 공지의 방법을 사용하여 제1 단결정 실리콘 기판(110) 상에 실리콘 박리층(120)을 형성할 수 있다.Subsequently, a silicon exfoliation layer 120 (porous silicon layer) may be formed on one surface (eg, an upper surface) of the first single crystal silicon substrate 110 . The silicon exfoliation layer 120 may be formed on the first single crystal silicon substrate 110 by using a known method such as anodizing.

이어서, 실리콘 박리층(120) 상에 제1 단결정 실리콘 에피택셜층(130)을 형성할 수 있다. 제1 단결정 실리콘 에피택셜층(130)은 공지의 에피택셜 방법을 사용하여 형성할 수 있다. 실리콘 박리층(120)의 일면(예를 들어, 상부면)으로부터 제1 단결정 실리콘 에피택셜층(130)이 형성될 수 있다. 일 실시예에 따르면, 제1 단결정 실리콘 에피택셜층(130)은 약 0.5~1 ㎛의 두께로 형성될 수 있다.Subsequently, a first single crystal silicon epitaxial layer 130 may be formed on the silicon exfoliation layer 120 . The first single crystal silicon epitaxial layer 130 may be formed using a known epitaxial method. A first single crystal silicon epitaxial layer 130 may be formed from one surface (eg, an upper surface) of the silicon exfoliation layer 120 . According to an embodiment, the first single crystal silicon epitaxial layer 130 may be formed to a thickness of about 0.5 to 1 μm.

한편, 실리콘 박리층(120) 상에 제1 단결정 실리콘 에피택셜층(130)을 형성하기 전에, 실리콘 박리층(120) 상부 표면의 공극(pore)을 막는 공정을 더 수행할 수 있다. 먼저, 실리콘 박리층(120)에 산화를 수행하여 공극 및 표면 상에 산화층(미도시)을 형성하고 HF 등으로 표면 부분에 형성된 산화층을 제거할 수 있다. 이어서, 약 1,000℃ 이상에서 수소 열처리를 수행하여 실리콘 박리층(120) 상부 표면 공극 부분의 재결정화를 수행할 수 있다. 이에 따라, 실리콘 박리층(120) 상부 표면 상에서 제1 단결정 실리콘 에피택셜층(130)을 형성할 때 결함없이 더 얇은 두께로 형성하기 용이해지는 이점이 있다.Meanwhile, before forming the first single crystal silicon epitaxial layer 130 on the silicon release layer 120 , a process of blocking pores on the upper surface of the silicon release layer 120 may be further performed. First, the silicon release layer 120 may be oxidized to form an oxide layer (not shown) on the pores and the surface, and the oxide layer formed on the surface portion may be removed using HF or the like. Subsequently, by performing hydrogen heat treatment at about 1,000° C. or higher, recrystallization of the void portion of the upper surface of the silicon exfoliation layer 120 may be performed. Accordingly, when the first single crystal silicon epitaxial layer 130 is formed on the upper surface of the silicon exfoliation layer 120 , there is an advantage in that it is easily formed to a smaller thickness without defects.

다음으로, 도 3의 (a)를 참조하면, 제1 단결정 실리콘 에피택셜층(130)의 일면(예를 들어, 상부면) 상에 복수의 절연 패턴(140)을 형성할 수 있다. 절연 패턴(140)은 실리콘 산화물(silicon oxide) 재질, 실리콘 질화물 재질을 사용할 수도 있다. 절연 패턴(140)은 증착, 프린팅 등 공지의 박막 형성 방법을 제한없이 사용하여 형성할 수 있다.Next, referring to FIG. 3A , a plurality of insulating patterns 140 may be formed on one surface (eg, an upper surface) of the first single crystal silicon epitaxial layer 130 . The insulating pattern 140 may be formed of a silicon oxide material or a silicon nitride material. The insulating pattern 140 may be formed using a known thin film formation method such as deposition or printing without limitation.

복수의 절연 패턴(140)은 상호 간격을 이루어 형성될 수 있다. 후술할 제1, 2 단결정 실리콘 에피택셜층(130, 150)에 대한 두께 감축의 스톱퍼(stopper) 역할을 하는 목적의 범위 및 액티브 SOI 영역들을 분리해내는 목적의 범위라면, 제1 단결정 실리콘 에피택셜층(130)의 일면 상에서 일 방향으로 평행하게 형성되거나, 교차되도록 형성되는 등, 복수의 절연 패턴(140)이 형성되는 형태에 대해서는 제한이 없다. 일 실시예에 따르면, 절연 패턴(140)은 제1 단결정 실리콘 에피택셜층(130) 상에 약 30nm의 두께, 약 5~10㎛의 폭을 가지고 형성될 수 있다.The plurality of insulating patterns 140 may be formed to be spaced apart from each other. If the range of the purpose of serving as a stopper for thickness reduction for the first and second single crystal silicon epitaxial layers 130 and 150 to be described later and the range of the purpose of separating the active SOI regions, the first single crystal silicon epitaxial layer is There is no limitation on the form in which the plurality of insulating patterns 140 are formed, such as being formed to be parallel to or crossed in one direction on one surface of the seal layer 130 . According to an embodiment, the insulating pattern 140 may be formed on the first single crystal silicon epitaxial layer 130 to have a thickness of about 30 nm and a width of about 5 to 10 μm.

다음으로, 절연 패턴(140)의 측면에 측벽부(148)를 형성할 수 있다. 본 발명은 절연 패턴(140)의 측면에 측벽부(148)를 형성하여, 제2 단결정 실리콘 기판(210)과의 접합이 잘 이루어지도록 함과 동시에, 평탄화(P) 공정[도 6 참조]과 두께 감축 및 제거(G) 공정[도 10 참조]에서 절연패턴(140)[및 측벽부(148)]가 스톱퍼(stopper) 역할을 할 수 있는 것을 특징으로 한다. 측벽부(148)를 형성하는 구체적인 이유는 후술한다.Next, the sidewall part 148 may be formed on the side surface of the insulating pattern 140 . In the present invention, the sidewall portion 148 is formed on the side surface of the insulating pattern 140 so that bonding to the second single crystal silicon substrate 210 is made well, and at the same time, a planarization (P) process (see FIG. 6 ) and In the thickness reduction and removal (G) process (see FIG. 10 ), the insulating pattern 140 (and the sidewall portion 148 ) may serve as a stopper. The specific reason for forming the side wall portion 148 will be described later.

도 4를 참조하면, 제1 단결정 실리콘 에피택셜층(130) 및 절연 패턴(140) 상에 커버층(147)을 형성할 수 있다. 커버층(147)은 질화 실리콘 재질인 것이 바람직하다. 그리고, 커버층(147)은 절연 패턴(140)의 두께와 동일하거나 더 두껍게 형성될 수 있다. 이어서, 커버층(147)을 에치백(etch back; EB) 할 수 있다. 에치백은 별도의 마스크없이 에칭하는 방법이지만, 커버층(147)을 에칭하여 측벽부(148) 형태를 구현하는 목적의 범위 내에서는 다른 공정도 이용가능하다.Referring to FIG. 4 , a cover layer 147 may be formed on the first single crystal silicon epitaxial layer 130 and the insulating pattern 140 . The cover layer 147 is preferably made of silicon nitride. In addition, the cover layer 147 may be formed to be the same as or thicker than the thickness of the insulating pattern 140 . Subsequently, the cover layer 147 may be etched back (EB). Etch-back is a method of etching without a separate mask, but other processes are also available within the scope of the purpose of etching the cover layer 147 to implement the shape of the sidewall portion 148 .

도 5를 참조하면, 커버층(147)의 에치백(EB) 결과로, 제1 단결정 실리콘 에??택셜층(130) 및 절연 패턴(140) 상의 대부분의 커버층(147)이 제거될 수 있다. 그리고, 절연 패턴(140)의 측면에 일부 사이드월(sidewall)이 형성되어 측벽부(148)를 구성할 수 있다. 측벽부(148)의 높이는 절연 패턴의 높이에 대응할 수 있다.Referring to FIG. 5 , as a result of the etch-back EB of the cover layer 147 , most of the cover layer 147 on the first single crystal silicon etch-taxial layer 130 and the insulating pattern 140 may be removed. have. In addition, some sidewalls may be formed on a side surface of the insulating pattern 140 to constitute the sidewall portion 148 . The height of the sidewall part 148 may correspond to the height of the insulating pattern.

다음으로, 도 6을 참조하면, 제1 단결정 실리콘 에피택셜층(130) 및 절연 패턴(140)[및 측벽부(148)] 상에 제2 단결정 실리콘 에피택셜층(150')을 형성할 수 있다. 제2 단결정 실리콘 에피택셜층(150')은 공지의 에피택셜 방법을 사용하여 형성할 수 있다. 제1 단결정 실리콘 에피택셜층(130)의 노출된 면으로부터 제2 단결정 실리콘 에피택셜층(150')이 형성될 수 있다. 일 실시예에 따르면, 제2 단결정 실리콘 에피택셜층(150')은 약 10~50 nm의 두께로 형성될 수 있다.Next, referring to FIG. 6 , a second single crystal silicon epitaxial layer 150 ′ may be formed on the first single crystal silicon epitaxial layer 130 and the insulating pattern 140 (and the sidewall portion 148 ). have. The second single crystal silicon epitaxial layer 150 ′ may be formed using a known epitaxial method. A second single crystal silicon epitaxial layer 150 ′ may be formed from the exposed surface of the first single crystal silicon epitaxial layer 130 . According to an embodiment, the second single crystal silicon epitaxial layer 150 ′ may be formed to a thickness of about 10 to 50 nm.

한편, 절연 패턴(140)이 소정의 두께를 가짐에 따라, 제2 단결정 실리콘 에피택셜층(150')도 제1 단결정 실리콘 에피택셜층(130) 및 절연 패턴(140)의 굴곡을 따라 형성될 수 있다. 하지만, 절연 패턴(140) 상에 제2 단결정 실리콘 에피택셜층(150')이 너무 두껍게 형성되는 것은 다음 공정인 평탄화(P) 공정에서 디싱이 발생하는 요인이 될 수 있다.Meanwhile, as the insulating pattern 140 has a predetermined thickness, the second single crystal silicon epitaxial layer 150 ′ is also formed along the curves of the first single crystal silicon epitaxial layer 130 and the insulating pattern 140 . can However, if the second single crystal silicon epitaxial layer 150 ′ is formed too thickly on the insulating pattern 140 , dishing may occur in the next planarization (P) process.

따라서, 제2 단결정 실리콘 에피택셜층(150')의 굴곡을 줄이도록, 제1 단결정 실리콘 에피택셜층(130) 및 절연 패턴(140) 상에 제2 단결정 실리콘 에피택셜층(150')을 형성할때, 절연 패턴(140) 상부에 형성되는 제2 단결정 실리콘 에피택셜층(150'a)보다, 절연 패턴(140) 사이로 노출된 제1 단결정 실리콘 에피택셜층(130)의 상부에 형성되는 제2 단결정 실리콘 에피택셜층(150'b)을 더 두껍게 형성하는 것이 바람직하다. 다른 관점으로는, 제2 단결정 실리콘 에피택셜층(150'a)을 기존 공정보다 더 얇게 형성하는 것이 바람직하다.Accordingly, to reduce the curvature of the second single crystal silicon epitaxial layer 150 ′, the second single crystal silicon epitaxial layer 150 ′ is formed on the first single crystal silicon epitaxial layer 130 and the insulating pattern 140 . In this case, the first formed on the first single crystal silicon epitaxial layer 130 exposed between the insulating patterns 140 rather than the second single crystal silicon epitaxial layer 150 ′a formed on the insulating pattern 140 . It is preferable to form the two single crystal silicon epitaxial layer 150'b thicker. From another point of view, it is preferable to form the second single crystal silicon epitaxial layer 150'a thinner than that of the conventional process.

제2 단결정 실리콘 에피택셜층(150'a)은 절연 패턴(140) 상에서 매우 얇게 형성되고, 제2 단결정 실리콘 에피택셜층(150'b)은 제2 단결정 실리콘 에피택셜층(150'a)보다 두껍게 형성되고, 절연 패턴(140)과 제2 단결정 실리콘 에피택셜층(150'a)의 두께를 합한 것보다 더 두꺼운 정도로 형성될 수 있다. 에피택셜 공정의 선택비를 극대화하면 절연 패턴(140) 상에는 제2 단결정 실리콘 에피택셜층(150'a)이 형성됨이 없이 제2 단결정 실리콘 에피택셜층(150'b)만이 제1 단결정 실리콘 에피택셜층(130)의 상부에 형성될 수도 있다.The second single-crystal silicon epitaxial layer 150'a is formed to be very thin on the insulating pattern 140, and the second single-crystal silicon epitaxial layer 150'b is thinner than the second single-crystal silicon epitaxial layer 150'a. It is formed to be thick, and may be formed to be thicker than the sum of the thicknesses of the insulating pattern 140 and the second single crystal silicon epitaxial layer 150'a. When the selectivity of the epitaxial process is maximized, only the second single crystal silicon epitaxial layer 150'b is formed on the insulating pattern 140 without the second single crystal silicon epitaxial layer 150'a being formed on the first single crystal silicon epitaxial layer. It may be formed on the seal layer 130 .

높은 선택비를 가지고 절연 패턴(140) 상부보다 절연 패턴(140) 사이로 노출된 제1 단결정 실리콘 에피택셜층(130)의 상부에 제2 단결정 실리콘 에피택셜층(150")을 더 형성할 수 있는 방법은 아래와 같다.The second single crystal silicon epitaxial layer 150 " can be further formed on the first single crystal silicon epitaxial layer 130 exposed through the insulating pattern 140 than the insulating pattern 140 with a high selectivity. The method is as follows.

일 실시예에 따르면, 에피택셜 공정에서 제1 단결정 실리콘 에피택셜층(130)의 Si와 절연 패턴(140)의 산화 실리콘 또는 질화 실리콘과의 인큐베이션(incubation) 시간을 극대화함에 따라 에피택셜되는 선택비를 높일 수 있다. 다시 말해, 인큐베이션 시간이 매우 적은 제1 단결정 실리콘 에피택셜층(130) 상에서는 제2 단결정 실리콘 에피택셜층(150': 150'b)이 형성되고, 반대로, 인큐베이션 시간이 매우 긴 절연 패턴(140) 상에서는 제2 단결정 실리콘 에피택셜층(150': 150'a)이 형성되지 않거나 얇게 형성될 수 있다. 제2 단결정 실리콘 에피택셜층(150')을 형성하는 공정에서 HCl 성분을 더 추가함에 따라 인큐베이션 시간을 늘릴 수 있다.According to an embodiment, in the epitaxial process, the selectivity to be epitaxial is maximized by maximizing the incubation time between Si of the first single crystal silicon epitaxial layer 130 and silicon oxide or silicon nitride of the insulating pattern 140 . can increase In other words, the second single crystal silicon epitaxial layers 150': 150'b are formed on the first single crystal silicon epitaxial layer 130 with a very short incubation time, and conversely, the insulating pattern 140 with a very long incubation time. The second single crystal silicon epitaxial layers 150': 150'a may not be formed or may be formed thinly thereon. In the process of forming the second single crystal silicon epitaxial layer 150 ′, the incubation time may be increased by further adding an HCl component.

또한, 일 실시예에 따르면, 산화 실리콘이 질화 실리콘에 비해 H의 패시베이션(passivation)이 더 안정될 수 있다. 즉, 질화 실리콘의 표면에서 더 많은 표면 결합의 가능성이 있다. 따라서, 절연 패턴(140)의 상부를 적어도 질화 실리콘 성분보다 산화 실리콘 성분으로 구성할때 제2 단결정 실리콘 에피택셜층(150')이 덜 형성될 수 있으므로, 제2 단결정 실리콘 에피택셜층(150'a)과 제2 단결정 실리콘 에피택셜층(150'b)의 두께 차이가 더 커질 수 있다.In addition, according to an embodiment, the passivation of H in silicon oxide may be more stable than that of silicon nitride. That is, there is a possibility of more surface bonding at the surface of silicon nitride. Accordingly, when the upper portion of the insulating pattern 140 is made of at least a silicon oxide component rather than a silicon nitride component, less of the second single crystal silicon epitaxial layer 150 ′ can be formed, and thus the second single crystal silicon epitaxial layer 150 ′ A difference in thickness between a) and the second single crystal silicon epitaxial layer 150'b may be larger.

또한, 일 실시예에 따르면, 제2 단결정 실리콘 에피택셜층(150')을 형성할때, 실리콘 반응 물질로 SiHCl3, SiH2Cl2, SiH4 중 적어도 어느 하나를 포함하는 물질을 사용할 수 있다. 특히, 에피택셜 성장 공정에서 SiHCl3는 Si, HCl, H2로, SiH2Cl2는 Si, HCl로 반응할 수 있으므로, 공정에서 HCl 성분이 추가됨에 따라 SiHCl3, SiH2Cl2, SiH4 순으로 선택비가 개선될 수 있다.In addition, according to an embodiment, when forming the second single crystal silicon epitaxial layer 150 ′, a material including at least one of SiHCl 3 , SiH 2 Cl 2 , and SiH 4 may be used as the silicon reactant material. . In particular, in the epitaxial growth process, SiHCl 3 can react with Si, HCl, H 2 , and SiH 2 Cl 2 with Si, HCl, so SiHCl 3 , SiH 2 Cl 2 , SiH 4 In this order, the selection ratio may be improved.

또한, 일 실시예에 따르면, 실리콘 반응 물질의 부분압을 낮추거나, 실리콘 반응 물질이 반응하는 온도를 낮춤에 따라, 에피택셜되는 선택비를 높일 수 있다. 에피택셜되는 (Driving force) = -RT ln(Pi/Peq(T)) [Pi는 반응 물질의 부분압력, Peq는 성장 전구체(growth precursor)의 평형 부분 압력(equilibrium partial pressure), T는 반응 온도]으로 나타낼 수 있으며, Pi가 낮아지거나, T가 낮아질수록 선택비가 개선될 수 있다.Also, according to an embodiment, as the partial pressure of the silicon reactant material is lowered or the temperature at which the silicon reactant material reacts is lowered, the epitaxial selectivity may be increased. Epitaxial (Driving force) = -RT ln(P i /P eq (T)) [P i is the partial pressure of the reactant, P eq is the equilibrium partial pressure of the growth precursor (equilibrium partial pressure), T may be expressed as a reaction temperature], and the selectivity may be improved as P i is lowered or T is lowered.

다음으로, 제2 단결정 실리콘 에피택셜층(150')을 평탄화(P) 할 수 있다. 여기서 평탄화(P)는 제2 단결정 실리콘 에피택셜층(150')의 일면(상면)을 경면화 하면서 동시에 제2 단결정 실리콘 에피택셜층(150')의 상부를 일부 제거하여 두께를 얇게 감축(150' -> 150)[도 7(a) 참조]시키는 것을 의미한다. 평탄화(P)는 CMP(Chemical Mechanical Polishing), 수소 열처리(H2 anneal), 아르곤 열처리(Ar anneal)를 통해 수행하는 것이 바람직하나, 이에 제한되지 않는다.Next, the second single crystal silicon epitaxial layer 150 ′ may be planarized (P). Here, in the planarization (P), one surface (top surface) of the second single crystal silicon epitaxial layer 150 ′ is mirror-finished, and at the same time, the upper portion of the second single crystal silicon epitaxial layer 150 ′ is partially removed to reduce the thickness to a thin thickness (150). '-> 150) [see Fig. 7(a)]. The planarization (P) is preferably performed through chemical mechanical polishing (CMP), hydrogen heat treatment (H 2 annealing), or argon heat treatment (Ar annealing), but is not limited thereto.

도 7의 (a)를 참조하면, 제2 단결정 실리콘 에피택셜층(150')이 평탄화(P)되어 두께 편차가 줄어듦과 동시에 두께가 얇게 감축(150' -> 150)될 수 있다. 평탄화(P)는 적어도 절연 패턴(140)을 제거할 정도까지는 수행되지 않고, 절연 패턴(140)이 스톱퍼(stopper)로 기능하여 절연 패턴(140)의 높이까지 수행될 수 있다. 일 실시예에 따르면, 1,100 ~ 1,150℃의 수소 열처리, 1,200℃의 아르곤 열처리 또는 CMP를 통해, 제2 단결정 실리콘 에피택셜층(150)이 약 30 nm 정도의 두께를 가질 수 있다.Referring to FIG. 7A , the second single-crystal silicon epitaxial layer 150 ′ is planarized (P) so that the thickness variation can be reduced and the thickness can be reduced (150 ′ -> 150 ). The planarization P is not performed at least to the extent of removing the insulating pattern 140 , and the insulating pattern 140 functions as a stopper and may be performed up to the height of the insulating pattern 140 . According to an embodiment, the second single crystal silicon epitaxial layer 150 may have a thickness of about 30 nm through hydrogen heat treatment at 1,100 to 1,150° C., argon heat treatment at 1,200° C., or CMP.

만약에, 절연 패턴(140)이 산화 실리콘 재질로만 구성되고, 질화 실리콘 재질의 측벽부(148)까지 없는 경우라면, 도 5의 (a)처럼 평탄화(P) 진행 과정에서 절연 패턴(140)이 높이를 유지하고, 제2 단결정 실리콘 에피택셜층(150)이 정확하게 절연 패턴(140)의 높이와 동일한 수준으로 감축되도록 평탄화 되는 것은 쉽지 않다.If, in the case in which the insulating pattern 140 is made of only silicon oxide material and there is no sidewall portion 148 made of silicon nitride material, the insulating pattern 140 is formed during the planarization (P) process as shown in (a) of FIG. 5 . It is not easy to maintain the height and planarize the second single crystal silicon epitaxial layer 150 to be precisely reduced to the same level as the height of the insulating pattern 140 .

도 5의 (b)를 참조하면, 제1 단결정 실리콘 에피택셜층(130) 상에 절연 패턴(140)을 형성할때, 일반적으로 산화 실리콘층(Silicon Oxide Layer)을 형성하기 마련이다. 평탄화(P) 공정에서 재질에 따른 제거 비율은, 실리콘(Si) > 산화 실리콘(SiOx) > 질화 실리콘(SiNx) 이다. 이에 따라, 절연 패턴(140)이 실리콘 산화물 재질로 구성되면, 평탄화(P) 공정에서 제1 단결정 실리콘 에피택셜층(150')만 제거되지 않고, 산화 실리콘 재질의 절연 패턴(140)까지 일부 제거(140 -> 140')될 수 있다. 일부 제거된 절연 패턴(140')은 원래 의도하던 높이보다 낮을 수도 있고, 패턴 형태에 오차가 발생할 수 있다. 이에, 제2 단결정 실리콘 에피택셜층(150')의 상부가 절연 패턴(140')과 동일 선상의 높이를 가지지 못하고 디싱(dishing)되어 더 움푹 파이는 공간(V)이 발생할 수도 있다. 결국, 절연 패턴(140')이 제2 단결정 실리콘 에피택셜층(150')의 스톱퍼 역할을 제대로 수행할 수 없으므로, 제2 단결정 실리콘 에피택셜층(150')의 평탄화(P) 후에도 두께나 형태 요건을 만족하지 못는 문제가 발생할 수 있다. 이 경우, 도 9에서 후술할 제2 단결정 실리콘 기판(210)과의 접합도 잘 되지 않는 문제점이 발생할 수 있다. 한편, 도 10에서 후술할 제1 단결정 실리콘 에피택셜층(130)의 타면으로부터 일면 방향으로 두께를 감축하면서 제거(G)하는 과정에서도 마찬가지 문제가 발생할 수 있다.Referring to FIG. 5B , when the insulating pattern 140 is formed on the first single crystal silicon epitaxial layer 130 , a silicon oxide layer is generally formed. In the planarization (P) process, the removal ratio according to the material is silicon (Si) > silicon oxide (SiOx) > silicon nitride (SiNx). Accordingly, when the insulating pattern 140 is made of a silicon oxide material, only the first single crystal silicon epitaxial layer 150 ′ is not removed in the planarization (P) process, and even the insulating pattern 140 made of a silicon oxide material is partially removed. (140 -> 140') can be. The partially removed insulating pattern 140 ′ may be lower than the originally intended height, and an error may occur in the pattern shape. Accordingly, the upper portion of the second single crystal silicon epitaxial layer 150 ′ may not have the same height as that of the insulating pattern 140 ′ and may be dished, resulting in a further hollow space V. As a result, since the insulating pattern 140 ′ cannot properly function as a stopper of the second single crystal silicon epitaxial layer 150 ′, the thickness or shape even after planarization (P) of the second single crystal silicon epitaxial layer 150 ′ A problem may arise in which the requirements are not met. In this case, the bonding with the second single crystal silicon substrate 210, which will be described later with reference to FIG. 9 , may be difficult to achieve. Meanwhile, the same problem may occur in the process of removing (G) while reducing the thickness of the first single crystal silicon epitaxial layer 130 from the other surface to one surface direction in FIG. 10 .

따라서, 절연 패턴(140)에 산화 실리콘보다 내식각성이 큰 질화 실리콘층(Silicon Nitride Layer; 141)을 포함시키는 방안이 제안된다.Accordingly, a method of including a silicon nitride layer 141 having greater etch resistance than silicon oxide in the insulating pattern 140 is proposed.

도 3의 (b1)는 절연 패턴(140') 전체가 질화 실리콘층(141)으로 구성된 형태, (b2)는 절연 패턴(140') 상부와 하부에 질화 실리콘층(141a, 141b)을 형성하고 사이에 산화 실리콘층(145)이 개재된 형태, (b3)는 절연 패턴(140')을 질화 실리콘층(141a, 141b)과 산화 실리콘층(145a, 145b)을 조합하여 형성한 형태가 도시된다. 절연 패턴(140')의 제1, 2 면(140a, 140b)이 평탄화의 경계가 되므로, 질화 실리콘층(141a, 141b)은 산화 실리콘층(145)보다 상대적으로 얇은 두께로 형성될 수도 있다. (b1) 내지 (b3)의 질화 실리콘층(141, 141a, 141b)은 실리콘, 산화 실리콘보다 내식각성이 크므로 평탄화(P) 공정에서도 원래 형태를 잘 유지할 수 있고, 이에 따라, 평탄화(P) 공정에서 절연 패턴(140')과 제2 단결정 실리콘 에피택셜층(150)의 제거 선택비를 키울 수 있게 되는 이점이 있다.3 (b1) is a form in which the entire insulating pattern 140' is composed of a silicon nitride layer 141, (b2) is a form in which silicon nitride layers 141a and 141b are formed above and below the insulating pattern 140', and A form in which a silicon oxide layer 145 is interposed therebetween, (b3) shows a form in which an insulating pattern 140' is formed by combining silicon nitride layers 141a and 141b and silicon oxide layers 145a and 145b. . Since the first and second surfaces 140a and 140b of the insulating pattern 140 ′ serve as the boundary for planarization, the silicon nitride layers 141a and 141b may be formed to have a relatively thinner thickness than the silicon oxide layer 145 . Since the silicon nitride layers 141, 141a, and 141b of (b1) to (b3) have greater etch resistance than silicon and silicon oxide, they can maintain their original shape well in the planarization (P) process, and thus, planarization (P) There is an advantage in that the removal selectivity of the insulating pattern 140 ′ and the second single crystal silicon epitaxial layer 150 can be increased in the process.

하지만, 질화 실리콘층(141)은 디싱(dishing) 개선에는 효과적이나, 도 8에서 후술할 제2 단결정 실리콘 기판(210)[및 산화층(220)]과 직접 접합(direct bonding)이 어려운 문제점이 나타난다. 따라서, (b1) 내지 (b3)처럼 절연 패턴(140')의 상부에 질화 실리콘층(141, 141a)이 배치되는 형태는 적용이 어렵다.However, although the silicon nitride layer 141 is effective for improving dishing, it is difficult to directly bond to the second single crystal silicon substrate 210 (and the oxide layer 220 ), which will be described later in FIG. 8 . . Therefore, it is difficult to apply the form in which the silicon nitride layers 141 and 141a are disposed on the insulating pattern 140' as in (b1) to (b3).

결국, 제2 단결정 실리콘 기판(210)과의 접합을 위해, 절연 패턴(140)은 상부에 적어도 산화 실리콘층(145 ,145a)이 배치할 필요가 있다. 도 3의 (c1)은 절연 패턴(140) 전체가 산화 실리콘층(145)으로 구성된 형태, (c2)는 절연 패턴(140) 상부는 산화 실리콘층(145), 하부는 질화 실리콘층(141)이 포함된 형태, (c3)는 상부와 하부에 산화 실리콘층(145a, 145b)이 배치되고 사이에 질화 실리콘층(141)이 포함된 형태가 도시된다. (c1) 내지 (c3) 형태는 상부에 산화 실리콘층(145, 145a)이 배치되므로 제2 단결정 실리콘 기판(210)[및 산화층(220)]과의 직접 접합이 가능하다.As a result, for bonding to the second single crystal silicon substrate 210 , at least the silicon oxide layers 145 and 145a need to be disposed on the insulating pattern 140 . 3 (c1) is a form in which the entire insulating pattern 140 is composed of a silicon oxide layer 145, (c2) is a silicon oxide layer 145 above the insulating pattern 140, and a silicon nitride layer 141 below. In the included form, (c3), the silicon oxide layers 145a and 145b are disposed on the upper and lower portions, and the silicon nitride layer 141 is included therebetween. In the forms (c1) to (c3), since the silicon oxide layers 145 and 145a are disposed thereon, direct bonding with the second single crystal silicon substrate 210 (and the oxide layer 220 ) is possible.

여기에 더하여, 본 발명에서는 절연 패턴(140)의 측면에 측벽부(148)를 더 형성하고, 측벽부(148)를 질화 실리콘으로 구성하여 내식각성을 보완한 것을 특징으로 한다. 질화 실리콘 재질의 측벽부(148)는 도 3 (b1) 내지 (b3)의 질화 실리콘층(141, 141a)과 유사하게, 실리콘, 산화 실리콘보다 내식각성이 크므로 평탄화(P) 공정에서도 원래 형태를 잘 유지할 수 있는 효과가 있다. 이에 따라, 평탄화(P) 공정에서 절연 패턴(140)과 제2 단결정 실리콘 에피택셜층(150)의 제거 선택비를 키울 수 있게 하는 효과를 나타낼 수 있다.In addition to this, in the present invention, the sidewall portion 148 is further formed on the side surface of the insulating pattern 140 , and the sidewall portion 148 is made of silicon nitride to supplement the etch resistance. Similar to the silicon nitride layers 141 and 141a of FIGS. 3 (b1) to (b3), the sidewall portion 148 made of silicon nitride has greater etch resistance than silicon and silicon oxide, so even in the planarization (P) process, the original shape has the effect of keeping it well. Accordingly, there may be an effect of increasing the removal selectivity of the insulating pattern 140 and the second single crystal silicon epitaxial layer 150 in the planarization (P) process.

게다가, 측벽부(148)와 (c2), (c3) 형태의 절연 패턴(140)가 결합되면, 하부의 질화 실리콘층(141, 141b)은 도 10에서 후술할 제1 단결정 실리콘 에피택셜층(130)의 타면으로부터 일면 방향으로 두께를 감축하면서 제거(G)하는 과정에서 높은 선택비를 가지며 원래 형태를 잘 유지할 수 있는 스톱퍼로서 기능할 수 있는 효과를 더 나타낼 수 있다.In addition, when the sidewall portion 148 and the insulating pattern 140 in the form of (c2) and (c3) are combined, the lower silicon nitride layers 141 and 141b form a first single crystal silicon epitaxial layer (which will be described later with reference to FIG. 10 ). 130) has a high selectivity in the process of removing (G) while reducing the thickness from the other surface to one surface direction and can further exhibit the effect of functioning as a stopper that can maintain the original shape well.

한편, 도 3의 (c3)에서, 하부의 산화 실리콘층(145b)은 질화 실리콘층(141)에 의한 제1 단결정 실리콘 에피택셜층(130)의 결함이 유발되는 것을 막는 버퍼(buffer) 역할을 할 수 있다. 이에 따라, 하부 산화 실리콘층(145b)은 산화 실리콘층(145a)의 두께보다도 매우 얇은 수 nm 정도일 수 있다. 질화 실리콘층(141b)은 도 10에서 후술할 제1 단결정 실리콘 에피택셜층(130)의 타면으로부터 일면 방향으로 두께를 감축하면서 제거(G)하는 과정에서 높은 선택비를 가지며 원래 형태를 잘 유지할 수 있는 스톱퍼로서 기능할 수 있다.Meanwhile, in (c3) of FIG. 3 , the lower silicon oxide layer 145b serves as a buffer to prevent defects in the first single crystal silicon epitaxial layer 130 caused by the silicon nitride layer 141 from being caused. can do. Accordingly, the lower silicon oxide layer 145b may be much thinner than the thickness of the silicon oxide layer 145a by several nm. The silicon nitride layer 141b has a high selectivity in the process of removing (G) while reducing the thickness from the other surface of the first single crystal silicon epitaxial layer 130 to one surface direction in FIG. It can function as a stopper.

이 외에도, 산화 실리콘층(145)이 상부에 존재하여 제2 단결정 실리콘 기판(210)과의 접합이 잘 되도록 하는 목적의 범위 내에서라면 절연 패턴(140)의 형태는 도 3 (c1) 내지 (c3)의 실시예에 제한되지 않음을 밝혀둔다.In addition, the shape of the insulating pattern 140 is within the range of the purpose of making good bonding with the second single crystal silicon substrate 210 by the presence of the silicon oxide layer 145 thereon in FIGS. 3 ( c1 ) to ( It should be noted that the embodiment is not limited to c3).

다음으로, 도 8을 참조하면, 제2 단결정 실리콘 기판(210)을 준비할 수 있다. 제2 단결정 실리콘 기판(210)은 제1 단결정 실리콘 기판(110)과 같은 단결정 실리콘 웨이퍼(wafer)를 사용할 수도 있고, 사각형 등의 단결정 실리콘 기판을 사용할 수도 있다. 또한, 제2 단결정 실리콘 기판(210)은 제1 단결정 실리콘 기판(110)과 동일한 크기, 형태를 가지는 것이 바람직하나, 이에 제한되지 않는다.Next, referring to FIG. 8 , a second single crystal silicon substrate 210 may be prepared. As the second single crystal silicon substrate 210 , a single crystal silicon wafer similar to the first single crystal silicon substrate 110 may be used, or a single crystal silicon substrate such as a square may be used. In addition, the second single crystal silicon substrate 210 preferably has the same size and shape as the first single crystal silicon substrate 110 , but is not limited thereto.

한편, 제2 단결정 실리콘 기판(210)은 복수의 제1 단결정 실리콘 기판(110)의 면적을 합한 것과 대응하는 면적을 가질 수도 있다. 이 경우, 제2 단결정 실리콘 기판(210)에 도 7의 실리콘 박리층(120), 제1 단결정 실리콘 에피택셜층(130), 절연 패턴(140), 제1 단결정 실리콘 에피택셜층(150) 및 산화층(160)이 형성된 제1 단결정 실리콘 기판(110)을 일정 간격을 두고 복수개 접합하여 후속 공정을 진행할 수도 있다.Meanwhile, the second single crystal silicon substrate 210 may have an area corresponding to the sum of the areas of the plurality of first single crystal silicon substrates 110 . In this case, on the second single crystal silicon substrate 210 , the silicon exfoliation layer 120 of FIG. 7 , the first single crystal silicon epitaxial layer 130 , the insulating pattern 140 , the first single crystal silicon epitaxial layer 150 and A subsequent process may be performed by bonding a plurality of first single crystal silicon substrates 110 on which the oxide layer 160 is formed at regular intervals.

제2 단결정 실리콘 기판(210)은 표면 상에 산화층(220)이 형성된 것이 바람직하다. 산화층(220)은 공지의 박막 형성 방법을 통해 제2 단결정 실리콘 기판(210)의 표면 상에 형성될 수 있다. 일 실시예에 따르면, 산화층(220)은 약 10nm ~ 20nm의 두께로 형성될 수 있다. It is preferable that the oxide layer 220 is formed on the surface of the second single crystal silicon substrate 210 . The oxide layer 220 may be formed on the surface of the second single crystal silicon substrate 210 through a known thin film forming method. According to an embodiment, the oxide layer 220 may be formed to a thickness of about 10 nm to 20 nm.

다음으로, 제1 단결정 실리콘 기판(110)과 제2 단결정 실리콘 기판(210)을 접합(bonding)할 수 있다. 제1 단결정 실리콘 기판(110)과 제2 단결정 실리콘 기판(210)의 표면이 상호 접합되는 것은 아니며, 제1, 2 단결정 실리콘 에피택셜층(130, 150) 및 산화층(160, 220)을 매개하여 접합될 수 있다. 진공, 불활성 가스 등의 환경 하에서 수백~ ℃의 온도로 열처리를 통해 접합을 수행할 수 있다.Next, the first single crystal silicon substrate 110 and the second single crystal silicon substrate 210 may be bonded. The surfaces of the first single crystal silicon substrate 110 and the second single crystal silicon substrate 210 are not bonded to each other, but the first and second single crystal silicon epitaxial layers 130 and 150 and the oxide layers 160 and 220 are interposed. can be joined. Bonding can be performed through heat treatment at a temperature of several hundred to ℃ under an environment such as vacuum or inert gas.

한편, 평탄화(P) 공정[도 4 참조] 후에 제2 단결정 실리콘 에피택셜층(150)이 절연 패턴(140)과 동일 선상의 높이를 가지지 않고, 디싱(dishing)되어 더 움푹파이게 되는 경우가 나타날 수 있다. 이때는, 제2 단결정 실리콘 에피택셜층(150) 상에 열 산화(thermal oxidation), CVD 등 공지의 박막 형성 방법을 통해 산화층(160)을 더 형성함에 따라 디싱된 부분을 채울 수 있다. 또는, 산화층(160)을 두껍게 형성하고 CMP 등으로 산화층(160)을 경면 가공할 수도 있다. 일 실시예에 따르면, 산화층(160)은 약 10nm ~ 20nm의 두께로 형성될 수 있다. 산화층(160)과 산화층(220)의 재질이 동일하므로 계면에서 접합이 보다 잘 수행될 수 있다. 또한, 접합이 완료된 후에 산화층(230: 160, 220)[도 9 참조]은 SOI 기판(100)에서 절연체(insulator)로서 작용할 수 있다.Meanwhile, after the planarization (P) process (see FIG. 4 ), the second single crystal silicon epitaxial layer 150 does not have the same height as the insulating pattern 140 , but is dished and further dented. may appear In this case, as the oxide layer 160 is further formed on the second single crystal silicon epitaxial layer 150 through a known thin film formation method such as thermal oxidation or CVD, the dished portion may be filled. Alternatively, the oxide layer 160 may be formed thickly and the oxide layer 160 may be mirror-finished by CMP or the like. According to an embodiment, the oxide layer 160 may be formed to a thickness of about 10 nm to 20 nm. Since the oxide layer 160 and the oxide layer 220 have the same material, bonding at the interface may be better performed. Also, after bonding is completed, the oxide layers 230 : 160 , 220 (refer to FIG. 9 ) may act as an insulator in the SOI substrate 100 .

다음으로, 도 9를 참조하면, 실리콘 박리층(120)에 에너지를 인가(S)하여 제1 단결정 실리콘 기판(110)을 분리제거할 수 있다. 에너지의 인가(S)는 워터젯(water-jet) 방법으로 수행될 수 있다. 또는, 에너지의 인가(S)는 진동, 충격 등을 인가하는 기계적 충격(mechanical shock, mechanical lift) 방법으로 수행될 수 있다. 실리콘 박리층(120)은 다공성(porous) 특성 때문에 측면에서 에너지가 인가(S)되면 쉽게 절단될 수 있다. 실리콘 박리층(120)이 절단되면서 제1 단결정 실리콘 기판(110)이 분리될 수 있다. 본 발명은 제1 단결정 실리콘 기판(110)의 일면에 잔류한 다공질 실리콘을 세정제거함으로써 재사용이 가능한 이점이 있다.Next, referring to FIG. 9 , energy may be applied (S) to the silicon exfoliation layer 120 to separate and remove the first single crystal silicon substrate 110 . The application of energy (S) may be performed by a water-jet method. Alternatively, the application of energy (S) may be performed by a mechanical shock (mechanical lift) method of applying vibration, shock, or the like. Since the silicon release layer 120 is porous, it can be easily cut when energy is applied (S) from the side. As the silicon exfoliation layer 120 is cut, the first single crystal silicon substrate 110 may be separated. The present invention has the advantage that it can be reused by cleaning and removing the porous silicon remaining on one surface of the first single crystal silicon substrate 110 .

다음으로, 도 10를 참조하면, 제1 단결정 실리콘 에피택셜층(130)의 타면으로부터 일면 방향으로 두께를 감축하면서 제거(G)할 수 있다. 제1 단결정 실리콘 에피택셜층(130)의 일면은 절연 패턴(140) 및 제2 단결정 실리콘 에피택셜층(150)이 형성된 면이고, 타면은 실리콘 박리층(120)이 절단되어 실리콘 박리층(120')이 잔류하는 면에 대응한다.Next, referring to FIG. 10 , the first single crystal silicon epitaxial layer 130 may be removed (G) while reducing the thickness from the other surface to one surface direction. One surface of the first single crystal silicon epitaxial layer 130 is the surface on which the insulating pattern 140 and the second single crystal silicon epitaxial layer 150 are formed, and the other surface is the silicon release layer 120 by cutting the silicon release layer 120 . ') corresponds to the remaining face.

제1 단결정 실리콘 에피택셜층(130)은 ㎛ 스케일의 두께를 가지므로, 도 4의 평탄화(P)보다는 빠르게 두께를 감축할 수 있는 방법을 사용할 필요가 있다. 이를 고려하여, 제1 단결정 실리콘 에피택셜층(130)의 두께 감축 및 제거(G)는 그라인딩(grinding), 폴리싱(polishing), 식각(etching) 등의 방법을 사용할 수 있다. 일 예로, ㎛ 단위의 두께까지는 1차로 러프하게 그라인딩을 수행한 후, ㎛에서 nm 수준의 두께까지는 2차로 CMP, 식각을 사용하여 미세하게 두께 감축을 컨트롤 할 수 있다.Since the first single crystal silicon epitaxial layer 130 has a thickness of a μm scale, it is necessary to use a method capable of reducing the thickness faster than the planarization P of FIG. 4 . In consideration of this, the thickness reduction and removal (G) of the first single crystal silicon epitaxial layer 130 may use methods such as grinding, polishing, and etching. For example, after rough grinding is first performed to a thickness of ㎛ unit, thickness reduction can be finely controlled by using CMP and etching secondarily from ㎛ to a thickness of nm level.

두께 감축 및 제거(G)는 절연 패턴(140) 또는 측벽부(148)가 형성된 부분까지 수행하는 것이 바람직하다. 즉, 측벽부(148)나 절연 패턴(140)의 질화 실리콘층(141)[도 3 (c2), (c3) 참조]이 두께 감축의 스톱퍼(stopper) 역할을 할 수 있다.The thickness reduction and removal (G) is preferably performed up to the portion where the insulating pattern 140 or the sidewall portion 148 is formed. That is, the silicon nitride layer 141 (refer to FIGS. 3 (c2) and (c3)) of the sidewall part 148 or the insulating pattern 140 may serve as a stopper for thickness reduction.

도 11을 참조하면, 두께 감축 및 제거(G) 후에 SOI 기판(100)의 제조를 완료할 수 있다. 절연 패턴(140)은 제2 단결정 실리콘 에피택셜층(150)을 구획하고, 구획된 제2 단결정 실리콘 에피택셜층(150)의 각 영역들은 액티브 SOI(active SOI)로 사용될 수 있다. 이후에, 반도체, 메모리 형성 공정을 더 수행할 수 있다.Referring to FIG. 11 , after the thickness reduction and removal (G), the fabrication of the SOI substrate 100 may be completed. The insulating pattern 140 may partition the second single crystal silicon epitaxial layer 150 , and each region of the partitioned second single crystal silicon epitaxial layer 150 may be used as an active SOI (active SOI). Thereafter, a semiconductor and memory forming process may be further performed.

위와 같이 본 발명은, 처음부터 active 영역에만 SOI 층을 형성할 수 있고, 표면 균일도가 우수한 SOI 기판을 제조할 수 있으며, 제조 공정을 단순화하여 공정 시간, 원가를 절감하고 생산성을 향상시킬 수 있는 효과가 있다.As described above, the present invention can form an SOI layer only in the active region from the beginning, can manufacture an SOI substrate with excellent surface uniformity, and simplify the manufacturing process to reduce process time and cost and improve productivity there is

본 발명은 상술한 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 변경이 가능하다. 그러한 변형예 및 변경예는 본 발명과 첨부된 특허청구범위의 범위 내에 속하는 것으로 보아야 한다.Although the present invention has been illustrated and described with reference to preferred embodiments as described above, it is not limited to the above-described embodiments and is not limited to the above-mentioned embodiments, and various methods can be made by those of ordinary skill in the art to which the invention pertains within the scope that does not depart from the spirit of the present invention. Transformation and change are possible. Such modifications and variations are intended to fall within the scope of the present invention and the appended claims.

100: SOI 기판
110: 제1 단결정 실리콘 기판
120: 실리콘 박리층
130: 제1 단결정 실리콘 에피택셜층
140: 절연 패턴
147: 커버부
148: 측벽부
150: 제2 단결정 실리콘 에피택셜층
160, 220, 230: 산화층
210: 제2 단결정 실리콘 기판100: SOI substrate
110: first single crystal silicon substrate
120: silicone release layer
130: first single crystal silicon epitaxial layer
140: insulation pattern
147: cover part
148: side wall portion
150: second single crystal silicon epitaxial layer
160, 220, 230: oxide layer
210: second single crystal silicon substrate

Claims (13)

(a) 제1 단결정 실리콘 기판의 일면 상에 실리콘 박리층을 형성하는 단계;
(b) 실리콘 박리층 상에 제1 단결정 실리콘 에피택셜층을 형성하는 단계;
(c) 제1 단결정 실리콘 에피택셜층의 일면 상에 복수의 절연 패턴을 형성하는 단계;
(d) 절연 패턴의 측면에 측벽부를 형성하는 단계;
(e) 제1 단결정 실리콘 에피택셜층 및 절연 패턴 상에 제2 단결정 실리콘 에피택셜층을 형성하는 단계;
(f) 제2 단결정 실리콘 에피택셜층을 평탄화하는 단계;
(g) 평탄화된 제2 단결정 실리콘 에피택셜층 상에 산화층이 형성된 제2 단결정 실리콘 기판을 접합하는 단계;
(h) 실리콘 박리층에 에너지를 인가하여 제1 단결정 실리콘 기판을 분리 제거하는 단계;
(i) 제1 단결정 실리콘 에피택셜층의 타면으로부터 일면 방향으로 두께를 감축하면서 제거하는 단계
를 포함하는, SOI 기판 제조 방법.(a) forming a silicon exfoliation layer on one surface of the first single crystal silicon substrate;
(b) forming a first single crystal silicon epitaxial layer on the silicon exfoliation layer;
(c) forming a plurality of insulating patterns on one surface of the first single crystal silicon epitaxial layer;
(d) forming a sidewall portion on a side surface of the insulating pattern;
(e) forming a second single crystal silicon epitaxial layer on the first single crystal silicon epitaxial layer and the insulating pattern;
(f) planarizing the second single crystal silicon epitaxial layer;
(g) bonding a second single crystal silicon substrate having an oxide layer formed on the planarized second single crystal silicon epitaxial layer;
(h) applying energy to the silicon exfoliation layer to separate and remove the first single crystal silicon substrate;
(i) removing the first single-crystal silicon epitaxial layer while reducing the thickness in one direction from the other surface
Including, SOI substrate manufacturing method. 제1항에 있어서,
(a) 단계와 (b) 단계 사이에,
(1) 실리콘 박리층의 공극(pore) 및 표면 상을 산화 처리하는 단계;
(2) 실리콘 박리층의 표면 상의 산화물을 제거하는 단계;
(3) 실리콘 박리층의 표면을 재결정화하는 단계
를 더 포함하는, SOI 기판 제조 방법. According to claim 1,
Between steps (a) and (b),
(1) oxidation treatment of pores and surfaces of the silicone release layer;
(2) removing the oxide on the surface of the silicone release layer;
(3) recrystallizing the surface of the silicon release layer
Further comprising a, SOI substrate manufacturing method. 제1항에 있어서,
(d) 단계는,
(d1) 절연 패턴의 두께와 동일하거나 더 두껍게 질화 실리콘 재질의 커버층을 형성하는 단계;
(d2) 커버층을 에치백(etch back)하여 측벽부를 형성하는 단계;
를 포함하는, SOI 기판 제조 방법.According to claim 1,
(d) step,
(d1) forming a cover layer made of silicon nitride to be equal to or thicker than the thickness of the insulating pattern;
(d2) forming a sidewall portion by etching back the cover layer;
Including, SOI substrate manufacturing method. 제1항에 있어서,
(d) 단계에서, 측벽부의 높이는 절연 패턴의 높이에 대응하는, SOI 기판 제조 방법.According to claim 1,
In step (d), the height of the sidewall portion corresponds to the height of the insulating pattern, the SOI substrate manufacturing method. 제1항에 있어서,
(f) 단계에서, 절연 패턴이 형성된 부분까지 제2 단결정 실리콘 에피택셜층의 두께를 감축하며 평탄화하는, SOI 기판 제조 방법.According to claim 1,
In step (f), the thickness of the second single crystal silicon epitaxial layer is reduced and planarized up to the portion where the insulating pattern is formed, the SOI substrate manufacturing method. 제1항에 있어서,
절연 패턴은 산화 실리콘 재질인, SOI 기판 제조 방법.According to claim 1,
The insulating pattern is a silicon oxide material, SOI substrate manufacturing method. 제1항에 있어서,
(c) 단계에서, 절연 패턴은 상부와 하부에 산화 실리콘층(Silicon Oxide Layer), 상부와 하부 사이에 질화 실리콘층(Silicon Nitride Layer)이 개재되도록 형성되는, SOI 기판 제조 방법.According to claim 1,
In step (c), the insulating pattern is formed such that a silicon oxide layer (Silicon Oxide Layer), a silicon nitride layer (Silicon Nitride Layer) between the upper and lower portions are interposed, the SOI substrate manufacturing method. 제7항에 있어서,
하부의 산화 실리콘층이 상부의 산화 실리콘층의 두께보다 얇게 형성되는, SOI 기판 제조 방법.8. The method of claim 7,
A method of manufacturing an SOI substrate, wherein the lower silicon oxide layer is formed to be thinner than the upper silicon oxide layer. 제1항에 있어서,
(c) 단계에서, 절연 패턴은 상부에 산화 실리콘층, 하부에 질화 실리콘층이 포함되도록 형성하는, SOI 기판 제조 방법.According to claim 1,
In step (c), the insulating pattern is formed to include a silicon oxide layer on the upper portion, and a silicon nitride layer on the lower portion, an SOI substrate manufacturing method. 제1항에 있어서,
(f) 단계의 평탄화는 H2 어닐링, Ar 어닐링 또는 CMP 방법으로 수행하는, SOI 기판 제조 방법.According to claim 1,
The planarization of step (f) is performed by H 2 annealing, Ar annealing, or CMP method, an SOI substrate manufacturing method. 제1항에 있어서,
(h) 단계는, 워터젯(water-jet) 방법 또는 기계적 충격(mechanical shock, mechanical lift) 방법으로 에너지를 인가하여 실리콘 박리층을 절단하고, 제1 단결정 실리콘 기판을 분리 제거하는 단계인, SOI 기판 제조 방법.According to claim 1,
Step (h) is a step of cutting the silicon release layer by applying energy by a water-jet method or a mechanical shock, mechanical lift method, and separating and removing the first single crystal silicon substrate, the SOI substrate manufacturing method. 제1항에 있어서,
(i) 단계에서, 절연 패턴이 형성된 부분까지 두께를 감축하는, SOI 기판 제조 방법.According to claim 1,
In step (i), reducing the thickness to the portion where the insulating pattern is formed, an SOI substrate manufacturing method. 제5항 또는 제12항에 있어서,
절연 패턴의 적어도 제1 면 및 제1 면에 대향하는 제2 면이 두께 감축의 스톱퍼(stopper)로 기능하는, SOI 기판 제조 방법.13. The method of claim 5 or 12,
A method for manufacturing an SOI substrate, wherein at least a first surface of the insulating pattern and a second surface opposite to the first surface function as a stopper for thickness reduction.
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