KR20210157395A - 발광 다이오드 - Google Patents

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KR20210157395A KR1020217030962A KR20217030962A KR20210157395A KR 20210157395 A KR20210157395 A KR 20210157395A KR 1020217030962 A KR1020217030962 A KR 1020217030962A KR 20217030962 A KR20217030962 A KR 20217030962A KR 20210157395 A KR20210157395 A KR 20210157395A
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쟈원 우
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Abstract

본 발명에서 제공하는 발광 다이오드는, 적어도 반도체 에피텍셜 적층, DBR 반사층을 포함하고, 상기 에피텍셜 적층은 상대적인 제1 표면과 제2 표면을 구비하고; 상기 DBR 반사층은, 상기 반도체 에피텍셜 적층의 제2 표면 상에 설치되고, a종의 서로 다른 굴절률을 가진 재료층이 교대로 스택되어 이루어진 M그룹의 재료층 쌍을 포함하고, 2≤a≤6이고; 상기 DBR 반사층의 M그룹의 재료층 쌍에 N그룹의 재료층쌍이 있고, 상기 N그룹의 재료층 쌍 중 a종 재료층 사이의 조도는 나머지 (M-N) 그룹의 재료층 쌍 중 a종 재료층 사이의 계면의 조도보다 크고, M>N≥1인 것을 특징으로 한다. 본 발명은 DBR 반사층 중 재료층 사이의 계면에 대해 조화를 진행하는 것을 통해, 출광 효율을 증가시킬 수 있고; 동시에 DBR 반사층의 재료층 사이, DBR 반사층과 기재 사이의 부착력을 개선하고, 절단으로 인한 백사이드 칩핑, 미는 힘으로 인한 박리 현상을 개선하여, 제품의 수율을 향상시킬 수 있다.

Description

발광 다이오드
본 발명은 반도체 광전 기술 분야에 관한 것으로, 더 구체적으로 발광 다이오드에 관한 것이다.
발광 다이오드(Light Emitting Diode, LED로 약칭)는 발광 강도가 크고 효율이 높으며 체적이 작고 사용 수명이 긴 등 장점이 있어 현재 가장 잠재력이 있는 광원 중 하나로 인정받는다. 최근, LED는 일상 생활에서 조명, 신호표시, 백라이트, 차량 라이트 및 대형 스크린 디스플레이 등 분야에 광범위하게 응용되고 있으며, 동시에 이런 응용은 LED의 휘도, 발광 효율에 대한 요구도 더욱 높다.
현재, LED 소자의 발광 효율을 제한하는 요소는 주로 내부 양자 효율과 외부 양자 효율이다. 내부 양자 효율은 주입된 전기 에너지를 빛 에너지로 전환하는 효율로서, 현재 기술적으로 이미 70~80%에 도달하였고, 에피텍셜 성장이 양호한 칩은 내부 양자 효율이 심지어 90%까지 도달할 수 있다. 외부 양자 효율은 빛 에너지를 칩에서 추출해내는 효율로서, 현재 40~50% 밖에 되지 않으나 아직 개선의 여지가 있다. LED의 발광 효율을 개선하는 연구는 활발하게 진행되고 있으며, 주요 기술로는 표면(계면) 조화 기술, DBR 반사층 구조 도입 기술, 투명 기판 기술, 기판 박리 기술, 플립칩 기술 및 이형 칩 기술이 있다.
광학 도금막에서 DBR 반사층 구조는 여러 쌍의 2종 이상의 반도체 또는 매질 재료의 교대 스택 성장에 따라, 특정 광학 파장 대역에 대한 높은 반사율을 얻는다. 스넬 법칙(Snell's　Law)에 따르면, 입사 광선이 고굴절률 재료에서 저굴절률 재료로 진입할 때, 입사각이 임계각보다 크면 전반사가 발생한다. 종래의 DBR 반사층의 전체 구조에서, DBR 반사층의 서로 다른 재료층 사이의 계면은 모두 동일한 평탄면이므로, 도 1에 도시된 바와 같이, 활성층에서 방출되는 광선의 입사각이 임계각보다 크면, 전반사가 발생하고, 일부 1차 전반사가 발생한 광선은 고굴절률 재료에서 저굴절률 재료로 진입할 때, 다시 2차 이상의 전반사가 발생하면서 흡수 및 감쇠를 초래하여, 반사 효율에 영향을 미친다.
상술한 문제를 해결하기 위하여, 본 발명은 DBR 반사층 중 재료층 쌍의 재료층 사이의 계면에 대해 조화를 진행하는 것을 통해, 막층 사이의 2차 이상의 전반사를 줄이고, 1차 전반사의 출광 효율을 증가시킬 수 있다.
상술한 목적을 실현하기 위하여, 본 발명은, 적어도 반도체 에피텍셜 적층, DBR 반사층을 포함하고;
상기 반도체 에피텍셜 적층은 상대적인 제1 표면, 제2 표면 및 상기 제1 표면과 제2 표면을 연결하는 측면을 구비하고, 순차대로 스택되는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고;
상기 DBR 반사층은 상기 반도체 에피텍셜 적층의 제2 표면 상에 설치되고, a종의 서로 다른 굴절률을 가진 재료층이 교대로 스택되어 이루어진 M그룹의 재료층 쌍을 포함하고, 2≤a≤6이고;
상기 DBR 반사층의 M그룹의 재료층 쌍에는 N그룹의 재료층 쌍이 있고, 상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도는 나머지 (M-N)그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도보다 크고, M＞N≥1인 발광 다이오드를 제공한다.
바람직하게, 상기 M값의 범위는 2~50이고, 더 바람직하게, 상기 M값의 범위는 10~50이다.
바람직하게 상기 a종의 재료층의 재료는 SiO2, SiONx, SiNx, Al2O3, MgF2, TiO, TiO2, Ti3O5, Ti2O3, Ta2O5, ZrO2 또는 이들의 임의의 조합 중 하나 또는 이들의 혼합 재료이다.
바람직하게, 상기 N값의 범위는 1~45이고; 더 바람직하게 상기 N값의 범위는 5~45이다.
바람직하게, 상기 N그룹의 재료층 쌍은 연속적으로 스택된다.
일부 실시예에서, 반도체 에피텍셜 적층의 제2 표면으로부터 연속적인 N그룹의 재료층 쌍이 있고, 상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도는 나머지 (M-N)그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도보다 크다.
일부 실시예에서, DBR 반사층의 중간 영역에 연속적인 N그룹의 재료층 쌍이 존재하고, 상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도는 나머지 (M-N) 그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도보다 크다.
일부 실시예에서, DBR 반사층의 말단 영역에 연속적인 N그룹의 재료층 쌍이 존재하고, 상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도는 나머지 (M-N)그룹의 재료층 쌍 중 a종 재료층 사이의 계면의 조도보다 크다.
본 발명의 다른 한 실시 방식으로써, 상기 N그룹의 재료층 쌍은 불연속적으로 스택될 수 있다.
일부 실시예에서, 상기 발광 다이오드는 상기 DBR 반사층과 상기 반도체 에피텍셜 적층 사이에 위치하는 기재를 더 포함한다.
바람직하게, 상기 기재는 상대적인 제1 표면과 제2 표면을 구비하고, 상기 DBR 반사층은 상기 기재의 제2 표면 상에 증착되고, 상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도(Ra1)는 상기 기재의 제2 표면의 조도(Ra2)의 1.0~3배이고, 이렇게 설계하면, DBR반사층의 재료층 간, DBR 반사층과 기재 사이의 부착력을 개선하고, 절단으로 인한 백사이드 칩핑, 미는 힘으로 인한 박리 현상을 개선하여, 제품 수율을 향상시킬 수 있다.
바람직하게, 상기 기재의 제2 표면의 조도(Ra2)는 1.0nm~3.0mm이다.
바람직하게, 상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도(Ra1)는 1.0~9nm이다.
바람직하게, 상기 DBR 반사층은 상기 반도체 에피텍셜 적층의 제2 표면에 인접한 제1 층을 구비하고, 제1 층의 광학 두께는 DBR 반사층의 기타 층보다 두껍다.
본 발명의 일 실시방식으로, a=2, 상기 DBR 반사층은 제1 재료층과 제2 재료층이 교대로 스택되어 이루어지고, 제1 재료층은 제1 굴절률(n1)을 가지고, 제2 재료층은 제2 굴절률(n2)을 가지며, n1＜n2이다.
본 발명의 다른 한 실시 방식으로써, a=3，상기 DBR 반사층은 제1 재료층과 제2 재료층 및 제3 재료층이 교대로 스택되어 이루어지고, 제1 재료층은 제1 굴절률(n1)을 가지고, 제2 재료층은 제2 굴절률(n2)을 가지며, 제3 재료층은 제3 굴절률(n3)을 가지고, n1＜n2＜n3이다.
본 발명의 다른 한 실시방식으로써, 상기 발광 다이오드는 반도체 에피텍셜 적층의 제1 표면 상에 위치하는 투명 기재를 더 포함한다.
본 발명은, 적어도 기재, 반도체 에피텍셜 적층, DBR 반사층을 포함하고,
상기 기재는 제1 표면 및 제1 표면과 상대적인 제2 표면을 구비하고;
상기 반도체 에피텍셜 적층은 기재의 제1 표면에 순차대로 스택된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고;
상기 DBR 반사층은 상기 기재의 제2 표면에 증착되고, 서로 다른 굴절률을 가진 a종의 재료가 교대로 스택되어 이루어진 M그룹의 재료층 쌍을 포함하고, 2≤a≤6;
상기 DBR 반사층의 M그룹의 재료층 쌍에는 N그룹의 재료층 쌍이 있고, 상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도(Ra1)은 상기 기재의 제2 표면의 조도(Ra2)의 1.0~3배이고, M≥N≥1인 발광 다이오드를 더 제기한다.
바람직하게, 상기 기재의 제2 표면의 조도(Ra2)는 1~3nm이다.
바람직하게, 상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도(Ra1)은 1.0~9nm이다.
더 바람직하게, 상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도(Ra1)는 1.5~5.0nm이다.
바람직하게, 상기 M값의 범위는 2~50이다.
바람직하게, 상기 N값의 범위는 1~45이다.
본 발명은, 적어도 반도체 에피텍셜 적층, DBR 반사층을 포함하고,
상기 반도체 에피텍셜 적층은 상대적인 제1 표면, 제2 표면 및 상기 제1 표면과 제2 표면을 연결하는 측면을 구비하고, 순차대로 스택되는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고,
상기 DBR 반사층은 상기 반도체 적층의 제2 표면에 증착되고, a종의 서로 다른 굴절률을 가진 재료층이 교대로 스택되어 이루어진 M그룹의 재료층 쌍을 포함하고, 2≤a≤6이며;
상기 DBR 반사층은 반도체 에피텍셜 적층의 제2 표면에서 멀리 떨어져 있는 방향으로부터 저굴절률 재료에서 고굴절률 재료에 이르는 계면(An)을 포함하고, 1≤n≤a-1이고; 상기 DBR 반사층의 M그룹의 재료층 쌍 중 N그룹의 재료층 쌍의 계면(An)의 조도(RaAn)는 1.0~20nm이고, M≥N≥1이고, 또한 M>1인 발광다이오드를 더 제기한다.
바람직하게 상기 DBR 반사층은 반도체 에피텍셜 적층의 제2 표면에서 멀리 떨어져 있는 방향으로부터 고굴절률 재료에서 저굴절률 재료에 이르는 계면(B)을 더 포함하고, 상기 DBR 반사층의 M그룹의 재료층 쌍 중 계면(An)의 조도(RaAn)는 계면(B)의 조도(RaB)보다 크다.
더 바람직하게 상기 N그룹의 재료층 쌍의 계면(An)의 조도(RaAn)는 1.5~10nm이다.
바람직하게 상기 M값의 범위는 2~50이다.
바람직하게 상기 N값의 범위는 1~45이다.
본 발명은, 적어도 반도체 에피텍셜 적층, DBR 반사층을 포함하고,
상기 반도체 에피텍셜 적층은 상대적인 제1 표면, 제2 표면 및 상기 제1 표면과 제2 표면을 연결하는 측면을 구비하고, 순차대로 스택되는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고,
상기 DBR 반사층은 상기 반도체 적층의 제2 표면에 증착되고, a종의 서로 다른 굴절률을 가진 재료층이 교대로 스택되어 이루어진 M그룹의 재료층 쌍을 포함하고, 2≤a≤6이며;
상기 DBR 반사층의 M그룹의 재료층 쌍 중 반도체 에피텍셜 적층의 제2 표면에서 멀리 떨어져 있는 방향으로부터 a종의 재료층 계면의 조도는 점차 작아지는 발광 다이오드를 제기한다.
본 발명은 장착 기판 및 상기 장착 기판에 장착된 적어도 하나의 발광 다이오드를 포함하는 발광 다이오드 패키지에 있어서,
상기 발광 다이오드는 적어도 1개 이상 또는 전부가 전술한 발광 다이오드인 발광 다이오드 패키지를 더 제기한다.
본 발명은 장착 기판 및 상기 장착 기판에 장착된 복수 행 또는 복수 열의 발광 다이오드를 포함하는 발광 다이오드 모듈에 있어서,
상기 발광 다이오드는 적어도 1개 이상 또는 전부가 전술한 발광 다이오드인 발광 다이오드 모듈을 더 제기한다.
본 발명은 전술한 발광 다이오드 모듈 복수 개를 이어 맞춘 것을 포함하는 발광 장치를 더 제기한다.
상술한 바와 같이, 본 발명에서 설계한 발광 다이오드는 아래와 같은 유익한 효과를 포함한다.
1) DBR 반사층 중 a종의 재료층 사이의 계면에 대해 조화(coarsening)를 진행하는 것을 통해, 막층 사이의 2차 이상의 전반사를 줄이고, 1차 반사의 출광을 증가시켜, 발광 효율을 향상시킬 수 있다.
2) DBR 반사층 중 a종의 재료층 사이의 계면에 대해 조화(coarsening)를 진행하는 것을 통해, DBR 반사층의 재료층 사이의 부착력 또는 기재와 DBR 반사층 사이의 부착력을 개선하고, 절단으로 인한 백사이드 칩핑, 미는 힘으로 인한 박리 현상을 개선하여, 제품 수율을 향상시킬 수 있다.
3) DBR 반사층 중 a종의 재료층 사이의 계면에 대해 조화(coarsening)를 진행하는 것을 통해, 발광 다이오드와 다이본딩 접착제의 부착성을 향상시켜, 패키징 수율을 향상시킬 수 있다.
본 발명의 다른 특징과 장점은 하기 설명에서 명백해질 것이며, 또한 부분적으로 명세서를 통해 자명하게 되거나 또는 본 발명을 실시하는 것을 통해 이해할 수 있다. 본 발명의 목적과 다른 장점은 명세서, 청구범위 및 도면에서 특별히 지적된 구조를 통해 실현 및 획득할 수 있다.
이하, 일부 예시적 실시 및 사용 방법을 결합하여 본 발명을 설명하나, 해당 분야의 기술자라면 본 발명을 이런 실시예들에 한정하기 위한 것이 아님을 이해해야 한다. 반대로 첨부된 청구범위에서 정의한 본 발명의 정신과 범위 내의 모든 대체품, 보정 및 등가물을 포함하기 위한 것이다.
도면은 본 발명에 대한 추가 이해를 위해 제공되고, 명세서의 일부분을 구성하며, 본 발명의 실시예와 함께 본 발명을 해석하기 위한 것으로, 본 발명을 한정하기 위한 것이 아니다. 또한, 도면은 비율에 따라 작성한 것이 아니라, 개략적으로 나타낸 것이다.
도 1은 종래의 발광 다이오드 구조에서 광선이 2차 이상의 전반사가 발생하면서 감쇠하는 개략도이다.
도 2는 본 발명의 실시예 1에서 언급한 발광 다이오드의 단면 개략도이다.
도 3에서 3a, 3b는 각각 본 발명의 실시예 1에서 언급한 DBR 반사층의 미조화 및 조화 후의 TEM도이다.
도 4에서 4a, 4b는 각각 본 발명의 실시예 1에서 언급한 DBR 반사층의 미조화 및 조화 후의 광경로 개략도이다.
도 5에서 5a, 5b는 각각 본 발명의 실시예 1에서 언급한 DBR 반사층의 미조화 및 조화 후의 제품 단열 후의 개략도이다.
도 6은 본 발명의 실시예 2에서 언급한 발광 다이오드의 단면 개략도이다.
도 7은 본 발명의 실시예 3에서 언급한 발광 다이오드의 단면 개략도이다.
도 8은 본 발명의 실시예 4에서 언급한 발광 다이오드의 단면 개략도이다.
도 9는 본 발명의 실시예 5에서 언급한 발광 다이오드의 단면 개략도이다.
도 10에서 10a 및 10b는 본 발명의 실시예 6에서 언급한 DBR 반사층의 구조 개략도이다.
도 11은 본 발명의 실시예 7에서 언급한 DBR 반사층의 구조 개략도이다.
도 12에서 12a는 실시예 8에서 언급한 발광 다이오드의 단면 개략도이고, 12b는 실시예 8에서 언급한 DBR 반사층의 구조 개략도이다.
도 13은 본 발명 실시예 9에서 언급한 패키징 구조의 단면 개략도이다.
이하, 특정 구체적인 예를 통해 본 발명의 실시 형태를 설명하고, 해당 분야의 기술자는 본 명세서에서 개시된 내용으로부터 본 발명의 다른 장점과 효과를 쉽게 이해할 수 있다. 본 발명은 또 다른 구체적인 실시 형태를 통해 실시 또는 응용될 수 있고, 본 명세서에서의 각 세부적 사항은 다른 관점과 응용을 토대로, 본 발명의 정신을 벗어나지 않으면서 다양하게 수식 또는 변경될 수도 있다.
설명해야 할 것은, 본 실시예에서 언급한 도면은 단지 예시적인 방식으로 본 발명의 기본 구상을 설명하는 것이므로, 도면에서는 본 발명에 관련된 어셈블리만 나타냈을 뿐, 실제 실시 시의 어셈블리의 수량, 형상 및 크기에 따라 작성한 것이 아니며, 실제 실시 시의 각 어셈블리의 형태, 수량 및 비율은 임의적으로 변경할 수 있고, 그 어셈블리의 분포 형태도 더 복잡할 수 있다.
이하, 도면 및 실시예를 결합하여 본 발명의 실시 형태를 상세히 설명함으로써, 본 발명에 대해 기술 수단을 응용하여 기술 문제를 해결하고 기술 효과를 달성하는 실현 과정을 충분히 이해하고 이에 근거하여 실시할 수 있도록 한다.
실시예 1
본 실시예는 도 2에 도시된 단면 개략도와 같이, 기재(101); 제1 도전형 반도체층(102); 활성층(103); 제2 도전형 반도체층(104); 투명 도전층(105); 제1 전극(106); 제2 전극(107); DBR 반사층(108)을 포함하는 발광 다이오드를 제공한다.
기재(101)는 반도체 에피텍셜 적층이 에피텍셜 성장하는 성장 기판이고, 절연성 기판 또는 도전성 기판일 수 있으며, 사파이어(Al2O3) 또는 첨정석(MgA12O4)의 절연성 기판; 탄화 규소(SiC), ZnS, ZnO, Si, GaAs, 금강석; 및 질화물 반도체와 격자 정합되는 니오브산리튬, 갈륨산니오븀 등 산화물 기판을 포함한다. 기재(101)는 제1 표면(S101A) 및 제1 표면에 상대적인 제2 표면(S101B)을 포함한다. 기재(101)는 제1 표면 상의 적어도 일부 영역에 형성된 다수의 돌출부를 포함할 수 있다. 기재(101)의 다수의 돌출부는 규칙적 및/또는 불규칙적인 패턴으로 형성될 수 있다. 본 실시예에서 상기 기재(101)는 바람직하게 패턴화된 사파이어 기판이다.
기재(101)의 두께는 40~300μm이며, 비교적 두꺼운 경우, 기재(101)의 두께는 80~300μm이고, 비교적 얇은 경우, 기재(101)의 두께는 40μm 이상, 80μm 이하이며, 또는 더 얇은 경우 40μm 이상, 60μm 이하이다. 다른 일부 실시예에서 상기 발광 다이오드는 상기 기재를 구비하지 않을 수도 있으며, 예를 들면 기재(101)는 물리적 방식 또는 화학 식각의 방식을 통해 제거하여 박막형 칩을 형성한다.
반도체 엑피텍셜 적층은 MOCVD 또는 기타 성장 방식을 통해 획득한 반도체 에피텍셜 적층이고, 상기 반도체 에피텍셜 적층은 일반적인 자외선, 청색, 녹색, 황색, 적색, 적외선 등 방사선을 제공할 수 있는 반도체 재료이며, 구체적으로 통상의 질화물과 같은 200~950nm의 재료일 수 있고, 구체적으로 질화갈륨계 반도체 에피텍셜 적층과 같으며, 질화갈륨계 에피텍셜 적층은 흔히 알루미늄, 인듐 등 원소가 도핑되어 있고, 주로 200~550nm 파장 대역의 방사선을 제공하거나; 또는 일반적인 알루미늄갈륨인듐인계 또는 알루미늄갈륨계 반도체 에피텍셜 적층은 주로 550~950nm 파장 대역의 방사선을 제공한다. 반도체 에피텍셜 적층은 주로 제1 도전형 반도체층(102), 제2 도전형 반도체층(104) 및 제1 도전형 반도체층(102)과 제2 도전형 반도체층(104) 사이의 활성층(103)을 포함한다.
제1 도전형 반도체층(102)은 III-V족 또는 II-VI족 화합물 반도체로 이루어질 수 있고, 제1 도핑제가 도핑될 수 있다. 제1 도전형 반도체층(102)은 화학식InX1AlY1Ga1-X1-Y1N(0≤X1≤1, 0≤Y1≤1, 0≤X1+Y1≤1)을 갖는 반도체 재료로 이루어질 수 있으며, 예를 들면 GaN, AlGaN, InGaN, InAlGaN 등이거나 또는 AlGaAs, GaP, GaAs, GaAsP 및 AlGaInP에서 선택되는 재료일 수 있다. 그 밖에, 제1 도핑제는 n형 도핑제로서, 예를 들면 Si, Ge, Sn, Se 및 Te일 수 있다. 제1 도핑제가 n형 도핑제인 경우, 제1 도핑제가 도핑되어 있는 제1 도전형 반도체층은 n형 반도체층이다. 본 실시예에서, 바람직하게 제1 도전형 반도체층은 n형 도핑제가 도핑된 n형 반도체이다.
활성층(103)은 제1 도전형 반도체층(102)과 제2 도전형 반도체층(104) 사이에 설치된다. 활성층(103)은 전자와 정공의 재결합을 제공하기 위해 광 방사 영역을 제공하고, 발광 파장이 다름에 따라 다른 재료를 선택할 수 있으며, 활성층(103)은 단일 양자 우물 또는 다중 양자 우물의 주기적 구조일 수 있다. 활성층(103)은 우물층과 배리어층을 포함하고, 배리어층은 우물층보다 더 큰 밴드갭을 구비한다. 활성층(103) 중 반도체 재료의 구성비를 조절하는 것을 통해, 서로 다른 파장의 광 방사를 기대할 수 있다.
제2 도전형 반도체층(104)은 활성층(103) 상에 형성되고, III-V족 또는 II-VI족 화합물 반도체로 이루어질 수 있다. 제2 도전형 반도체층(104)은 화학식 InX2AlY2Ga1-X2-Y2N(0≤X2≤1, 0≤Y2≤1, 0≤X2+Y2≤1)을 갖는 반도체 재료로 이루어지거나, 또는 AlGaAs, GaP, GaAs, GaAsP 및 AlGaInP에서 선택되는 재료일 수 있다. 제2 도전형 반도체층(104)은 제2 도핑제를 도핑할 수 있다. 제2 도핑제가 p형 도핑제, 예를 들면 Mg, Zn, Ca, Sr 및 Ba인 경우, 제2 도핑제가 도핑된 제2 도전형 반도체층은 p형 반도체층이다. 본 실시예에서 바람직하게 제2 도전형 반도체층(104)은 p형 도핑제를 도핑한 p형 반도체이다.
후술한 제1 전극(106) 및 제2 전극(107)을 상기 제1 도전형 반도체층(102) 및 제2 도전형 반도체층(104)의 동일한 면측에 배치하기 위하여, 제1 도전형 반도체층(102)의 일부가 노출되는 방식으로 제2 도전형 반도체층(104)을 제1 도전형 반도체층(102) 상에 라미네이팅하거나 또는 제2 도전형 반도체층(104)의 일부가 노출되는 방식으로 제1 도전형 반도체층(102)을 제2 도전형 반도체층 상에 라미네이팅할 수 있다.
본 실시예에서, 바람직하게 제1 도전형 반도체층(102, n형 반도체층) 상에 활성층(103)을 경유하여 제2 도전형 반도체층(104, p형 반도체층)을 라미네이팅하여 반도체 에피텍셜 적층을 구성하고, p형 반도체층 및 활성층의 경우, 이들 층 아래의 n형 반도체층의 일부를 노출시키기 위해 바람직하게 일부 영역에서 제거를 진행한다. 반도체 에피텍셜 적층은 적어도 부분적으로 활성층(103) 및 제2 도전형 반도체층(104)을 관통하여 제1 도전형 반도체층(102)을 노출시키는 적어도 하나의 구멍을 포함할 수 있다. 구멍은 제1 도전형 반도체층(102)을 부분적으로 노출시키고, 구멍의 측면은 발광층(103) 및 제2 도전형 반도체층(104)에 의해 둘러싸일 수 있다. 또는 반도체 에피텍셜 적층은 하나 이상의 메사를 포함할 수 있고, 상기 메사는 활성층(103) 및 제2 도전형 반도체층(104)을 포함한다. 메사는 제1 도전형 반도체층(102)의 일부 표면 상에 위치한다. 본 실시예에서, 바람직하게 반도체 에피텍셜 적층은 하나의 메사를 포함하고, 메사는 활성층(103)과 제2 도전형 반도체층(104)을 포함한다.
제2 전극(107)과 제2 도전형 반도체층(104) 사이에 전기적 연결을 형성하기 위하여, 투명 도전층(105)은 제2 도전형 반도체층(104) 상에 위치한다. 투명 도전층(105)은 제2 도전형 반도체층(104)과 옴 접촉을 형성할 수 있다. 상기 투명 도전층은 산화인듐주석, 산화아연, 산화아연인듐주석, 산화인듐아연, 산화아연주석, 산화갈륨인듐주석, 산화인듐갈륨, 산화아연갈륨, 알루미늄 도핑 산화아연, 불소 도핑 산화주석 등과 같은 투광성 도전 산화물, 및 Ni/Au 등과 같은 투광성 금속층 중의 적어도 하나를 포함할 수 있다. 상기 도전성 산화물은 각종 도핑제를 더 포함할 수 있다. 특히, 투광성 도전 산화물을 포함하는 투명 도전층(105)은 제2 도전형 반도체층(104)과의 옴 접촉 효율이 비교적 높다. 예를 들면 ITO 또는 ZnO 등과 같은 도전성 산화물과 제2 도전형 반도체층(104)의 접촉 저항은 금속성 전극과 제2 도전형 반도체층(104)의 접촉 저항보다 작으므로, 도전성 산화물을 포함하는 투명 도전층(105)을 응용하는 것을 통해, 발광 다이오드 칩의 순방향 전압(Vf)을 줄여 발광 효율을 향상할 수 있다. 또한 금속성 전극에 비해, 도전성 산화물은 질화물계 반도체층에서 박리될 확률이 비교적 낮으므로, 도전성 산화물을 포함하는 투명 도전층(105)를 구비하는 발광 다이오드는 비교적 높은 신뢰성을 갖게 된다. 본 실시예에서 바람직하게 투명 도전층(105)은 산화인듐주석이고, 제2 도전형 반도체층(104)과 옴 접촉을 형성할 수 있다.
제1 전극(106) 및 제2 전극(107)은 제1 도전형 반도체층(102) 및 제2 도전형 반도체층(104)으로 각각 전류를 공급하기 위하여 제1 도전형 반도체층(102) 및 제2 도전형 반도체층(104)과 직접적 또는 간접적으로 전기적으로 연결된다. 제1 도전형 반도체층(102)이 n형인 경우, 제1 전극(106)은 n측 전극을 가리키고; 제1 도전형 반도체층(102)이 p형인 경우, 제1 전극(106)은 p측 전극을 가리킨다. 제2 전극과 제1 전극은 서로 반대된다. 본 실시예에서 바람직하게 제1 전극(106)은 n측 전극이고, 제2 전극은 p측 전극이다.
제2 전극(107)은 투명 도전층(105)과 접촉하여, 제2 전극(107)과 제2 도전형 반도체층(104) 사이의 전기적 연결을 실현한다.
제1 전극(106) 및 제2 전극(107)은 패드 전극이고, 상기 패드 전극은 주로 반도체 발광 소자로 전류를 공급하기 위하여 외부 전극 또는 외부 단자와 전기적으로 연결된다. 제1 전극(106) 및 제2 전극(107)은 각각 반도체 에피텍셜 적층의 상대적인 한 쌍의 변측으로 편향 설치된다. 패드 전극의 평면 형상은 반도체 발광 소자의 크기, 전극의 배치 등에 따라 적당히 조절할 수 있으며, 예를 들면 원형, 정다변형 등 형상으로 설치할 수 있다. 도선 접합의 용이도 등을 고려하면, 바람직하게 원형 또는 원형에 근접한 형상이다. 그 밖에, 제1 전극의 패드 전극 및 제2 전극의 패드 전극의 크기는 반도체 발광 소자의 크기, 전극의 배치 등에 따라 적당하게 조절할 수 있다. 예를 들면, 직경이 30μm~150μm 정도인 대략 원형으로 설치할 수 있다. 제1 전극의 패드 전극 및 제2 전극의 패드 전극의 형상 및 크기는 동일할 수도 있고, 상이할 수도 있다.
도 1에 도시된 발광 다이오드에서, 활성층(103)에서 방출된 광의 일부는 기재의 제2 표면(S101B)으로 조사되고, 출광면의 광 취출 효율을 증가하기 위하여, 일반적으로 기재(101)의 제2 표면(S101B)에 DBR 반사층을 증착시키고, 활성층에서 방출되어 기재 측으로 조사된 광을 출광면으로 반사함으로써, 출광을 증가시켜, 발광 효율을 향상시킨다. 상기 DBR 반사층(108)은 a종의 서로 다른 굴절률을 가진 재료층이 교대로 스택되어 이루어진 M그룹의 재료층 쌍을 포함하고, 2≤a≤6이고; 상기 a종 재료층의 재료는 SiO2, SiONx, SiNx, Al2O3, MgF2, TiO, TiO2, Ti3O5, Ti2O3, Ta2O5、ZrO2 또는 이들의 임의의 조합 중 하나이거나 또는 이들의 혼합 재료이다. M값의 범위는 2~50이고, 바람직하게 10 이상이며, 더 바람직하게 30~40이다. 본 실시예에서, 바람직하게 a는 2이고, DBR 반사층은 제1 재료층(108a)과 제2 재료층(108b)이 교대로 스택되어 이루어지고, 제1 재료층(108a)은 제1 굴절률(n1)을 가지고, 제2 재료층은 제2 굴절률(n2)을 가지며, n1＜n2이다.
DBR 반사층(108)은 기재의 제2 표면(S101B)에 가장 근접한 제1 층(L1)을 더 포함할 수 있고, 제1 층은 바람직하게 제1 재료층이고, 제1 층은 기타 재료층에 비해 더 큰 광학 두께를 가지고, 제1 층의 굴절률은 상대적으로 낮아, 반사를 증강시킬 수 있다.
광학 도금막에서 DBR 반사층 구조는 여러 쌍의 2종 이상의 반도체 또는 매질 재료의 교대 스택 성장에 따라, 특정 광학 파장 대역에 대한 높은 반사율을 얻는다. 스넬 법칙(Snell's　Law)에 따르면, 입사 광선이 고굴절률 재료에서 저굴절률 재료로 진입할 때, 입사각이 임계각보다 크면 전반사가 발생한다. 종래의 DBR 반사층의 전체 구조에서, DBR 반사층의 서로 다른 재료층 쌍 중 재료층 사이의 계면은 모두 동일한 평탄면이므로 활성층에서 방출되는 광선의 입사각이 임계각보다 크면, 전반사가 발생하고, 일부 1차 전반사가 발생한 광선은 고굴절률 재료에서 저굴절률 재료로 진입할 때, 다시 2차 이상의 전반사가 발생하면서 흡수 및 감쇠를 초래하여, 반사 효율에 영향을 미친다.
막층 사이의 2차 이상의 전반사를 줄이기 위하여, 본 실시예는 DBR 반사층 중의 일부 재료층 쌍의 제1, 제2 재료층 사이의 계면에 대해 조화를 진행하며, 도 2에 도시된 바와 같이, S1은 재료층 사이의 조화 계면이고, 본 실시예에서, 기재의 제2 표면에서부터 DBR 반사층의 N그룹의 재료층 쌍 중 제1, 제2 재료층 사이의 계면의 조도는 나머지(M-N) 그룹의 재료층 쌍 중 제1, 제2 재료층 사이의 계면의 조도보다 크다. 상기 N값의 범위는 1~45이고, 더 바람직하게 상기 N값은 5 이상이다. 바람직하게 상기 N그룹의 재료층 쌍 중 제1, 제2 재료층 사이의 계면의 조도(Ra1)는 기재(101)의 제2 표면의 조도(Ra2)의 1.0~3배이다. 바람직하게 상기 기재(101)의 제2 표면의 조도(Ra2)는 1~3nm이다. 바람직하게 상기 N그룹의 재료층 쌍의 제1, 제2 재료층 사이의 계면의 조도(Ra1)는 1.0nm~9nm이다.
본 실시예에서, 바람직하게 이온 소스 증착 방식으로 DBR 반사층(108)을 증착하고 이온 소스의 전압과 가스 파라미터, 도금율, 전력, 진공도, 온도, 캐리어 회전 속도 등을 조절하는 방법을 통해, DBR 반사층의 N그룹 재료층 쌍 중 제1, 제2 재료층 사이의 계면에 대해 조화를 진행하고, 나머지(M-N) 그룹의 재료층 쌍의 이온 소스 파라미터 또는 기타 공정 파라미터는 변하지 않게 유지하여, 이들의 제1, 제2 재료층 사이의 계면이 조화되지 않게 하고, 도 3에 도시된 바와 같이, 3a는 최초 공정 파라미터를 유지하는 DBR 반사층의 TEM도이고, 3b는 공정 파라미터를 조절한 후 재료층 사이의 계면에 조화가 나타난 후의 DBR 반사층의 TEM도이며, 도 3b에서 DBR 반사층의 제1, 제2 재료층 사이의 계면의 조도는 도 3a에서 DBR 반사층의 제1, 제2 재료층 사이의 계면의 조도보다 크다. 도 4에 도시된 바와 같이, 4a는 DBR 반사층이 미조화된 광경로 개략도이고, 4b는 DBR 반사층이 조화된 후의 광경로 개략도이며, θ1과 θ2는 광선의 입사각이고, θ1이 임계각보다 크거나 같은 경우, 전반사가 발생하고, DBR 반사층의 서로 다른 재료층 사이의 계면에 대해 조화를 진행한 후, 입사각(θ2)이 작아지면서, 2차 전반사의 발생을 줄이고, 광의 투사를 증가시키므로, 기재의 제2 표면에서부터 DBR 반사층의 N그룹의 재료층 쌍 중 제1, 제2 재료층 사이의 계면에 대해 조화를 진행하는 것을 통하여, 막층 사이의 2차 이상의 전반사를 줄여, 출광을 증가시킴으로써, 발광 효율을 향상시킬 수 있다.
추가로, 도 1에 도시된 발광 다이오드에서, DBR 반사층의 매질층 사이, DBR 반사층과 기재 사이의 부착력이 비교적 약하여, 칩의 절단 과정에서, 백사이드 칩핑 현상이 쉽게 나타난다. 도 5에서 도시된 바와 같이, 5a는 DBR 반사층 제1, 제2 재료층 사이 계면이 미조화된 경우 제품 배면이 단열된 후의 개략도이고, 5b는 DBR 반사층의 제1, 제2 재료층 사이의 계면이 조화된 후 제품이 단열된 후의 개략도이며, 조화 후 DBR의 재료층의 표면적을 증가시켜, 막층 사이의 접촉 면적이 증가하므로, 층과 층 사이의 부착은 미조화에 비해 향상되어, 절단으로 인한 백사이드 칩핑 현상을 개선하여, 제품의 수율을 향상시킨다.
실시예 2
실시예 1과의 차이점은, 실시예 1은 기재의 제2 표면(S101B)에서부터 DBR 반사층의 N그룹의 재료층 쌍 중 제1, 제2 재료층 사이의 계면의 조도는 나머지(M-N) 재료층 쌍 중 제1, 제2 재료층 계면의 굴절률보다 크나, 본 실시예는 실시예 1의 다른 하나의 치환 방식으로서, 도 6에 도시된 바와 같이, DBR 반사층 구조의 중간 영역에 연속적인 N그룹의 재료층 쌍이 존재하고, 상기 N그룹 재료층 쌍 중 제1, 제2 재료층 사이의 계면의 조도는 나머지(M-N) 그룹의 재료층 쌍 중 제1, 제2 재료층 사이의 계면의 굴절률보다 크다. DBR 반사층 구조의 중간 영역의 N그룹의 재료층 쌍의 제1, 제2 재료층 사이의 계면에 대해 조화를 진행하는 것을 통하여, 재료층 사이의 접촉 면적을 증가시켜, 미는 힘으로 인한 박리 현상을 개선하여, 제품 수율을 향상시킬 수 있다.
실시예 3
실시예 1과의 차이점은, 실시예 1은 기재의 제2 표면(S101B)에서부터 DBR 반사층의 N그룹의 재료층 쌍 중 제1, 제2 재료층 사이의 계면의 조도는 나머지 (M-N)그룹의 재료층 쌍 중 제1, 제2 재료층 사이의 계면의 굴절률보다 크나, 본 실시예는 실시예 1의 다른 하나의 치환 방식으로서, 도 7에 도시된 바와 같이, DBR 반사층 구조의 말단 영역에 연속적인 N그룹의 재료층 쌍이 존재하고, 상기 N그룹 재료층 쌍 중 제1, 제2 재료층 쌍의 계면의 조도는 나머지 (M-N)그룹의 재료층 쌍 중 제1, 제2 재료층 사이의 계면의 굴절률보다 크다. DBR 반사층 구조의 말단 영역의 N그룹 재료층 쌍에서 제1, 제2 재료층 사이의 계면에 대해 조화를 진행하는 것을 통해, 재료층 사이의 접촉 면적을 증가시켜, 절단으로 인한 백사이드 칩핑 현상을 개선하여, 제품 수율을 향상시킬 수 있다. 동시에 본 실시예의 발광 다이오드에 대해 패키징을 진행할 경우, DBR 반사층 말단 영역의 계면에 대해 조화를 진행하므로, 발광 다이오드와 다이본딩 접착제의 부착성을 향상시켜, 패키징 수율을 향상시킬 수 있다.
실시예 4
실시예 1과의 차이점은, 실시예 1은 N그룹의 재료층 쌍이 연속적으로 스택되나, 본 실시예는 실시예 1의 다른 하나의 치환 방식으로서, 도 8에 도시된 바와 같이, DBR 반사층에서 N그룹의 재료층 쌍은 불연속적으로 스택되고, 상기 N1 그룹의 재료층 쌍과 N2 그룹의 재료층 쌍은 서로 인접하지 않으며, 이온 소스의 전압과 가스 파라미터, 도금율, 전력, 진공도, 온도, 캐리어 회전 속도 등 을 조절하는 방법을 통해, DBR 반사층의 N1그룹과 N2그룹 재료층 쌍 중 제1, 제2 재료층 사이의 계면에 대해 조화를 진행하고, 나머지 (M-N1-N2)그룹의 재료층 쌍의 이온 소스 파라미터 또는 기타 공정 파라미터는 변하지 않게 유지시켜, 이들의 계면이 미조화되게 한다. DBR 반사층 구조의 일부 재료층 쌍에 대해 조화를 진행하는 것을 통해, 막층 사이의 2차 이상의 전반사를 줄여, 출광을 증가시킴으로써, 발광 효율을 향상시킨다. 동시에 재료층 쌍 사이의 접촉 면적을 증가시켜, 절단으로 인한 백사이드 칩핑 현상을 개선하여, 제품 수율을 향상시킬 수 있다.
실시예 5
실시예 1과의 차이점은, 본 실시예는 다른 발광 다이오드 구조를 제공하고, 활성층에서 방출된 광선은 주로 기재 측에서 방출된다. 즉 발광 다이오드를 플립칩 접합하고, 도 9에서 도시된 바와 같이, DBR 반사층(208)은 반도체 에피텍셜 적층의 제2 표면 상에 위치하고, 싱기 투명 기재(201)는 반도체 에피텍셜 적층의 제1 표면 상에 위치하며, 상기 발광 다이오드의 주요 출광면은 투명 기재(201)의 일측에 위치하므로, DBR 반사층(208)은 주로 활성층이 방사한 광선을 투명 기재(201)의 일측으로 반사하여 출광시킨다. 제1 금속 전극(206)과 제2 금속 전극(207)은 부분적으로 반도체 에피텍셜 적층 일측에 설치되고, DBR 반사층(208)과 반도체 에피텍셜 적층 사이에 위치하여, 제1 도전형 반도체층(202)과 제2 도전형 반도체층(204)에 각각 전기적으로 연결된다. DBR 반사층(208)의 반도체 에피텍셜 적층에서 멀리 떨어져 있는 일측은 제1 패드(209)와 제2 패드(210)를 더 포함하고, DBR 반사층(208) 상에 개구를 더 포함하며, 제1 패드(209)와 제2 패드(210)는 각각 개구를 통해 제1 금속 전극(206)과 제2 금속 전극(207)에 연결된다.
DBR 반사층(208)은 반도체 에피텍셜 적층의 일측에 가장 근접한 제1 층(L1)을 구비하고, 비교적 바람직한 제1 층은 제1 재료층이고 상대적으로 더 낮은 굴절률을 갖는다. DBR 반사층 내에서의 광선의 2차 이상 전반사로 인해 나타나는 감쇠 현상을 줄이기 위하여, DBR 반사층의 N그룹의 재료층 쌍의 제1, 제2 재료층 사이 계면에 대해 조화를 진행할 수 있고, 상기 N그룹의 재료층 쌍의 제1, 제2 재료층 계면의 조도는 나머지 (M-N) 그룹의 재료층 쌍의 제1, 제2 재료층 사이의 계면의 조도보다 크다. 상기 N그룹의 재료층 쌍은 연속적으로 스택될 수 있고, 상기 N그룹의 재료층 쌍은 반도체 에피텍셜 적층에 근접한 제2 표면의 시작 위치에 위치할 수 있고, DBR 반사층의 중간 영역 또는 DBR 반사층의 말단 위치에 위치할 수 있다. 본 실시예의 다른 실시 형태로서, 상기 N그룹의 매질층 쌍은 불연속적으로 스택될 수 있다.
본 실시예의 하나의 실시 형태로서, DBR 반사층(208)과 반도체 에피텍셜 적층 사이에 투명 도전층(205)을 더 포함한다. DBR 반사층(208)은 투명 도전층(205)의 반도체 에피텍셜 적층에서 멀리 떨어져 있는 표면 상에 스택된다. 상기 DBR 반사층 N그룹의 재료층 쌍의 제1, 제2 재료층 사이의 계면의 조도는 투명 도전층(205)의 반도체 에피텍셜 적층에서 멀리 떨어져 있는 표면의 조도의 1.02~3배이다. 바람직하게 상기 투명 도전층(205)의 반도체 에피텍셜 적층에서 멀리 떨어져 있는 표면의 조도는 0.2~5nm이다. 바람직하게 상기 DBR 반사층의 N그룹의 매질층 쌍의 재료층 사이의 계면의 조도는 0.2~15nm이다.
DBR 반사층(208), 투명 기재(201), 발광 다이오드의 기타 설계는 실시예 1과 기본적으로 동일하므로, 더 이상 상세히 설명하지 않는다.
본 발명은 DBR 반사층의 제1, 제2 재료층 사이의 계면을 조화하는 것을 통해 플립칩 발광 다이오드의 출광 효율을 효과적으로 향상시킬 수 있다.
실시예 6
본 실시예에서, 실시예 1과의 차이점은, 도 10에 도시된 바와 같이, DBR 반사층(108)은 반도체 에피텍셜 적층의 제2 표면에서 멀리 떨어져 있는 방향으로부터 저굴절률 재료에서 고굴절률 재료에 이르는 계면(A)를 포함하고, 상기 DBR 반사층의 M그룹의 재료층 쌍 중 N그룹의 재료층 쌍의 계면(A)의 조도(RaA)는 1.0~20nm이고, M≥N≥1이고, 또한 M>1이고, 바람직하게 상기 N그룹의 재료층 쌍의 계면(A)의 조도(RaA)는 1.5~10nm이다.
본 실시예의 하나의 실시 형태로서, 상기 DBR 반사층은 반도체 에피텍셜 적층의 제2 표면에서 멀리 떨어져 있는 방향으로부터 고굴절률 재료에서 저굴절률 재료에 이르는 계면(B)을 더 포함하고, 바람직하게, 상기 계면(A)의 조도(RaA)는 계면(B)의 조도보다 크다. 도 10의 10a와 10b에 도시된 바와 같이, 계면(A)의 조도(RaA)는 계면(B)의 조도보다 크고, 반도체 에피텍셜 적층으로부터 방출된 광이 DBR 반사층에 도달하면, 계면(B)는 비교적 매끄러워, 광의 1차 전반사를 증가시킬 수 있으나, 계면(A)는 비교적 거칠어, 광의 2차 이상의 전반사를 약화시켜 광의 흡수를 야기하고 광의 감쇠를 초래함으로, 발광 다이오드의 발광 휘도를 향상시킬 수 있다.
실시예 7
실시예 1과의 차이점은, 본 실시예에서 상기 DBR 반사층의 제1, 제2 재료층 사이의 계면의 조도는 제2 기재의 제2 표면에서부터 점차 감소하고, 도 11에 도시된 바와 같이, 상기 DBR 반사층의 기재에 근접한 일측의 조도는 비교적 크므로, 기재와 DBR 반사층 재료 사이의 접촉 표면적을 증가시켜, 기재와 DBR 반사층 사이의 부착성을 개선할 수 있므로, 절단으로 인한 백사이드 칩핑 현상을 개선하여, 제품의 수율을 향상시킬 수 있다.
실시예 8
실시예 1과의 차이점은, 본 실시예에서 상기 DBR 반사층은 3가지 서로 다른 굴절률을 가진 재료층이 교대로 스택되어 이루어진 M그룹의 재료층 쌍이고, 제1 재료층(108a)은 제1 굴절률(n1)을 가지고, 제2 재료층은 제2 굴절률(n2)을 가지며, 제3 재료층은 제3 굴절률(n3)을 가지고, n1＜n2＜n3이고, N그룹의 재료층 쌍 중 제1, 제2, 제3 재료층 사이의 계면의 조도는 나머지(M-N) 그룹의 재료층 쌍 중 제1, 제2, 제3 재료층 사이의 계면의 조도보다 크다. 도 12에 도시된 바와 같이, DBR 반사층에서 M그룹의 재료층 쌍 중 각 그룹의 재료층 쌍은 제1 재료층(108a), 제2 재료층(108b) 및 제3 재료층(108c)을 포함하고, N그룹의 재료층 쌍은 연속적으로 스택되고, 기재의 제2 표면(S101A)에서부터 DBR 반사층의 N그룹 재료층 쌍 중 제1, 제2, 제3 재료층 사이의 계면의 조도는 나머지 (M-N)그룹의 재료층 쌍 중 제1, 제2, 제3 재료층 사이의 계면의 조도보다 크다. N그룹의 재료층 쌍 중 제1, 제2, 제3 재료층 사이의 계면에 대해 조화를 진행하는 것을 통해, 막층 사이의 2차 이상의 전반사로 인한 광의 흡수 및 감쇠를 줄여, 출광을 증가시켜, 발광 효율을 향상시킬 수 있다. 동시에 DBR 반사층과 기재 사이, DBR 반사층의 재료층 사이의 접촉 면적을 증가시켜, 기재와 DBR 반사층 사이의 부착성을 개선함으로써, 절단으로 인한 백사이드 칩핑 현상을 개선여, 제품의 수율을 향상시킬 수 있다.
본 실시예에서의 다른 하나의 치환 방식으로서, N그룹의 재료층 쌍은 DBR 반사층의 중간 영역 또는 말단 영역에 위치할 수 있다. 그 밖에, N그룹의 재료층 쌍은 불연속적으로 스택될 수 있다.
실시예 9
본 발명에서 제공한 발광 다이오드는 디스플레이 또는 백라이트의 패키지에 널리 이용될 수 있고, 특히 백라이트 제품의 고휘도 요구를 만족시킬 수 있다.
구체적으로, 본 실시예는 도 13에 도시된 패키지를 제공하고, 상기 패키지는 패키징 브래킷(300), 발광 다이오드(304), 전극 리드(305) 및 밀봉 수지(306)를 포함한다. 패키징 브래킷(300)은 플라스틱 수지로 형성되거나 세라믹 브래킷으로 구성될 수 있고, 제1 패키징 전극(301)과 제2 패키징 전극(302)을 포함한다. 본 실시예에서 상기 발광 다이오드(304)는 도 2에 도시된 수평형 발광 다이오드이고, 다이본딩 접착제(303)를 통해 제2 패키징 전극(302) 상에 고정되고, 발광 다이오드(304)의 제1 전극 및 제2 전극은 각각 전극 리드(305)을 통해 제1 패키징 전극(301)과 제2 패키징 전극(304)에 연결된다. 발광 다이오드 패키지는 청색광 또는 혼합 색상(예를 들면 백색)를 가지는 광을 방출하다. 예를 들면 발광 다이오드(304)는 청색광 파장 대역의 광을 방출하고, 예를 들면 피크 값 파장이 450nm인 광을 방출하며, 패키지는 발광 다이오드를 보호하기 위한 투명한 밀봉 수지(306)를 포함하고, 또한 상응한 청새광 파장 대역의 광 방사를 제공한다. 또는 패키지는 백색광을 방출하기 위하여, 발광 다이오드에서 방출한 광에 대해 파장 변환을 진행하는 형광 변환 재료를 포함할 수 있다. 형광 변환 재료는 밀봉 수지(306) 내에 설치될 수 있다. 밀봉 수지(306)는 풀칠 또는 필름 부착 방식을 통해 반도체 발광 소자 칩의 적어도 일측에 커버될 수 있으나 이에 한정되지 않는다. 형광 변환 재료는 적색과 녹색이 조합된 형광 변환 재료일 수 있고, 또는 황색 인광체 또는 적색, 황색, 녹색이 조합된 형광 변환 재료일 수 있다. 본 발명은 발광 다이오드(304)가 계면을 조화한 DBR 반사층을 구비하여 발광층에서 생성된 광의 출광 효율을 높게 하므로, 전체 발광 다이오드 패키지의 발광 효율을 향상시킬 수 있다.
설명해야 할 것은 이상의 실시 형태는 단지 본 발명을 설명하기 위한 것이지 본 발명을 한정하기 위한 것이 아니며, 해당 분야 기술자는 본 발명의 정신과 범위를 벗어나지 않으면서 본 발명에 대해 다양한 수정과 변경을 진행할 수 있으므로, 모든 동등한 기술방안은 모두 본 발명의 범주에 속하며, 본 발명의 보호 범위는 특허청구범위에 의해 한정된다고 보아야 한다.
101, 201: 기재
102, 202: 제1 도전형 반도체층
103, 203: 활성층
104, 204: 제2 도전형 반도체층
105, 205: 투명 도전층
106: 제1 전극
107: 제2 전극
108, 208: DBR 반사층
108a, 208a：제1 재료층
108b, 208b：제2 재료층
108c: 제3 재료층
S1: 재료층 사이의 조화면
A：저굴절률 재료에서 고굴절률 재료에 이르는 계면
B：고굴절률 재료에서 저굴절률 재료에 이르는 계면
206：제1 금속 전극
207: 제2 금속 전극
209: 제1 패드
210: 제2 패드
300: 패키징 브래킷
301: 제1 패키징 전극
302: 제2 패키징 전극
303: 다이본딩 접착제
304: 발광 다이오드
305: 전극 리드
306: 패키징 수지
n1, n2, n3：제1 굴절률, 제2 굴절률, 제3 굴절률
θ1, θ2：광선의 입사각
S101A, S101B：기재의 제1 표면과 제2 표면
L1：DBR 반사층의 제1 층

Claims (32)

  1. 발광 다이오드에 있어서,
    적어도 반도체 에피텍셜 적층, DBR 반사층을 포함하고;
    상기 반도체 에피텍셜 적층은 상대적인 제1 표면, 제2 표면 및 상기 제1 표면과 제2 표면을 연결하는 측면을 구비하고, 순차대로 스택되는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고;
    상기 DBR 반사층은 상기 반도체 에피텍셜 적층의 제2 표면 상에 설치되고, a종의 서로 다른 굴절률을 가진 재료층이 교대로 스택되어 이루어진 M그룹의 재료층 쌍을 포함하고, 2≤a≤6이고;
    상기 DBR 반사층의 M그룹의 재료층 쌍에는 N그룹의 재료층 쌍이 있고, 상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도는 나머지 (M-N)그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도보다 크고, M＞N≥1인, 발광 다이오드.
  2. 제1항에 있어서,
    상기 M 값의 범위는 2~50인, 발광 다이오드.
  3. 제1항에 있어서,
    상기 a종의 재료층의 재료는 SiO2, SiONx, SiNx, Al2O3, MgF2, TiO, TiO2, Ti3O5, Ti2O3, Ta2O5, ZrO2 또는 이들의 임의의 조합 중 하나 또는 이들의 혼합 재료인, 발광 다이오드.
  4. 제1항에 있어서,
    상기 N값의 범위는 1~45인, 발광 다이오드.
  5. 제1항에 있어서,
    상기 N그룹의 재료층 쌍은 연속적으로 스택되는, 발광 다이오드.
  6. 제1항에 있어서,
    상기 N그룹의 재료층 쌍은 불연속적으로 스택되는, 발광 다이오드.
  7. 제5항에 있어서,
    반도체 에피텍셜 적층의 제2 표면으로부터 연속적인 N그룹의 재료층 쌍이 있고, 상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도는 나머지 (M-N)그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도보다 큰, 발광 다이오드.
  8. 제5항에 있어서,
    DBR 반사층의 중간 영역에 연속적인 N그룹의 재료층 쌍이 존재하고, 상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도는 나머지 (M-N) 그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도보다 큰, 발광 다이오드.
  9. 제5항에 있어서,
    DBR 반사층의 말단 영역에 연속적인 N그룹의 재료층 쌍이 존재하고, 상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도는 나머지 (M-N)그룹의 재료층 쌍 중 a종 재료층 사이의 계면의 조도보다 큰, 발광 다이오드.
  10. 제1항에 있어서,
    상기 DBR 반사층과 상기 반도체 에피텍셜 적층 사이에 위치하는 기재를 더 포함하는, 발광 다이오드.
  11. 제10항에 있어서,
    상기 기재는 상대적인 제1 표면과 제2 표면을 구비하고, 상기 DBR 반사층은 상기 기재의 제2 표면 상에 증착되고, 상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도(Ra1)는 상기 기재의 제2 표면의 조도(Ra2)의 1.0~3배인, 발광 다이오드.
  12. 제11항에 있어서,
    상기 기재의 제2 표면의 조도(Ra2)는 1.0nm~3.0mm인, 발광 다이오드.
  13. 제12항에 있어서,
    상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도(Ra1)는 1.0~9nm인, 발광 다이오드.
  14. 제1항에 있어서,
    반도체 에피텍셜 적층의 제1 표면 상에 위치하는 투명 기재를 더 포함하는, 발광 다이오드.
  15. 제1항에 있어서,
    a=2, 상기 DBR 반사층은 제1 재료층과 제2 재료층이 교대로 스택되어 이루어지고, 제1 재료층은 제1 굴절률(n1)을 가지고, 제2 재료층은 제2 굴절률(n2)을 가지며, n1＜n2인, 반도체 발광 소자.
  16. 제1항에 있어서,
    a=3，상기 DBR 반사층은 제1 재료층과 제2 재료층 및 제3 재료층이 교대로 스택되어 이루어지고, 제1 재료층은 제1 굴절률(n1)을 가지고, 제2 재료층은 제2 굴절률(n2)을 가지며, 제3 재료층은 제3 굴절률(n3)을 가지고, n1＜n2＜n3인, 반도체 발광 소자.
  17. 제1항에 있어서,
    상기 DBR 반사층은 상기 반도체 에피텍셜 적층의 제2 표면에 인접한 제1 층을 구비하고, 제1 층의 광학 두께는 DBR 반사층의 기타 층보다 두꺼운, 발광 다이오드.
  18. 발광 다이오드에 있어서,
    적어도 기재, 반도체 에피텍셜 적층, DBR 반사층을 포함하고,
    상기 기재는 제1 표면 및 제1 표면과 상대적인 제2 표면을 구비하고;
    상기 반도체 에피텍셜 적층은 기재의 제1 표면에 순차대로 스택된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고;
    상기 DBR 반사층은 상기 기재의 제2 표면에 증착되고, 서로 다른 굴절률을 가진 a종의 재료가 교대로 스택되어 이루어진 M그룹의 재료층 쌍을 포함하고, 2≤a≤6;
    상기 DBR 반사층의 M그룹의 재료층 쌍에는 N그룹의 재료층 쌍이 있고, 상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도(Ra1)은 상기 기재의 제2 표면의 조도(Ra2)의 1.0~3배이고, M≥N≥1인, 발광 다이오드.
  19. 제18항에 있어서,
    상기 기재의 제2 표면의 조도(Ra2)는 1~3nm인, 발광 다이오드.
  20. 제19항에 있어서,
    상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도(Ra1)은 1.0~9nm인, 발광 다이오드.
  21. 제20항에 있어서,
    상기 N그룹의 재료층 쌍 중 a종의 재료층 사이의 계면의 조도(Ra1)는 1.5~5.0nm인, 발광 다이오드.
  22. 제18항에 있어서,
    상기 M값의 범위는 2~50인, 발광 다이오드.
  23. 제18항에 있어서,
    상기 N값의 범위는 1~45인, 발광 다이오드.
  24. 발광 다이오드에 있어서,
    적어도 반도체 에피텍셜 적층, DBR 반사층을 포함하고,
    상기 반도체 에피텍셜 적층은 상대적인 제1 표면, 제2 표면 및 상기 제1 표면과 제2 표면을 연결하는 측면을 구비하고, 순차대로 스택되는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고,
    상기 DBR 반사층은 상기 반도체 적층의 제2 표면에 증착되고, a종의 서로 다른 굴절률을 가진 재료층이 교대로 스택되어 이루어진 M그룹의 재료층 쌍을 포함하고, 2≤a≤6이며;
    상기 DBR 반사층은 반도체 에피텍셜 적층의 제2 표면에서 멀리 떨어져 있는 방향으로부터 저굴절률 재료에서 고굴절률 재료에 이르는 계면(An)을 포함하고, 1≤n≤a-1이고; 상기 DBR 반사층의 M그룹의 재료층 쌍 중 N그룹의 재료층 쌍의 계면(An)의 조도(RaAn)는 1.0~20nm이고, M≥N≥1이고, 또한 M>1인, 발광 다이오드.
  25. 제24항에 있어서,
    상기 DBR 반사층은 반도체 에피텍셜 적층의 제2 표면에서 멀리 떨어져 있는 방향으로부터 고굴절률 재료에서 저굴절률 재료에 이르는 계면(B)을 더 포함하고, 상기 DBR 반사층의 M그룹의 재료층 쌍 중 계면(An)의 조도(RaAn)는 계면(B)의 조도(RaB)보다 큰, 발광 다이오드.
  26. 제24항에 있어서,
    상기 N그룹의 재료층 쌍의 계면(An)의 조도(RaAn)는 1.5~10nm인, 발광 다이오드.
  27. 제24항에 있어서,
    상기 M값의 범위는 2~50인, 발광 다이오드.
  28. 제24항에 있어서,
    상기 N값의 범위는 1~45인, 발광 다이오드.
  29. 발광 다이오드에 있어서,
    적어도 반도체 에피텍셜 적층, DBR 반사층을 포함하고,
    상기 반도체 에피텍셜 적층은 상대적인 제1 표면, 제2 표면 및 상기 제1 표면과 제2 표면을 연결하는 측면을 구비하고, 순차대로 스택되는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고,
    상기 DBR 반사층은 상기 반도체 적층의 제2 표면에 증착되고, a종의 서로 다른 굴절률을 가진 재료층이 교대로 스택되어 이루어진 M그룹의 재료층 쌍을 포함하고, 2≤a≤6이며;
    상기 DBR 반사층의 M그룹의 재료층 쌍 중 반도체 에피텍셜 적층의 제2 표면에서 멀리 떨어져 있는 방향으로부터 a종의 재료층 계면의 조도는 점차 작아지는, 발광 다이오드.
  30. 장착 기판 및 상기 장착 기판에 장착된 적어도 하나의 발광 다이오드를 포함하는 발광 다이오드 패키지에 있어서,
    상기 발광 다이오드는 적어도 1개 이상 또는 전부가 제1항 내지 제29항 중 어느 한 항에 따른 발광 다이오드인, 발광 다이오드 패키지.
  31. 장착 기판 및 상기 장착 기판에 장착된 복수 행 또는 복수 열의 발광 다이오드를 포함하는 발광 다이오드 모듈에 있어서,
    상기 발광 다이오드는 적어도 1개 이상 또는 전부가 제1항 내지 제29항 중 어느 한 항에 따른 발광 다이오드인, 발광 다이오드 모듈.
  32. 제31항에 따른 발광 다이오드 모듈 복수 개를 이어 맞춘 것을 포함하는 발광 장치.
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