KR20210156909A - 표시 장치 - Google Patents

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장종섭
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Abstract

본 발명은 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 제1 기판, 상기 제1 기판 상에서 상기 표시 영역 및 상기 비표시 영역에 배치되어 서로 이격된 복수의 제1 뱅크들, 상기 표시 영역에서 상기 제1 뱅크들 상에 배치되어 서로 이격된 복수의 전극들, 상기 비표시 영역에서 상기 제1 뱅크들 상에 배치되어 서로 이격된 복수의 더미 전극들, 상기 표시 영역에서 상기 복수의 전극들 사이에 배치된 제1 패턴, 및 상기 비표시 영역에서 상기 복수의 더미 전극들 사이에 배치된 제2 패턴, 상기 제1 패턴 상에 배치된 제1 발광 소자 및 상기 제2 패턴 상에 배치된 제2 발광 소자, 상기 표시 영역에서 상기 전극들 상에 각각 배치되어 상기 제1 발광 소자의 일 단부와 접촉하는 복수의 접촉 전극들, 및 상기 비표시 영역에서 상기 더미 전극들 상에 각각 배치되어 상기 제2 발광 소자의 일 단부와 접촉하는 복수의 더미 접촉 전극들을 포함할 수 있다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 표시 영역의 서브 화소들에 형성된 발광 소자의 높이, 정렬도 및 휘도를 모니터링할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 제1 기판, 상기 제1 기판 상에서 상기 표시 영역 및 상기 비표시 영역에 배치되어 서로 이격된 복수의 제1 뱅크들, 상기 표시 영역에서 상기 제1 뱅크들 상에 배치되어 서로 이격된 복수의 전극들, 상기 비표시 영역에서 상기 제1 뱅크들 상에 배치되어 서로 이격된 복수의 더미 전극들, 상기 표시 영역에서 상기 복수의 전극들 사이에 배치된 제1 패턴, 및 상기 비표시 영역에서 상기 복수의 더미 전극들 사이에 배치된 제2 패턴, 상기 제1 패턴 상에 배치된 제1 발광 소자 및 상기 제2 패턴 상에 배치된 제2 발광 소자, 상기 표시 영역에서 상기 전극들 상에 각각 배치되어 상기 제1 발광 소자의 일 단부와 접촉하는 복수의 접촉 전극들, 및 상기 비표시 영역에서 상기 더미 전극들 상에 각각 배치되어 상기 제2 발광 소자의 일 단부와 접촉하는 복수의 더미 접촉 전극들을 포함할 수 있다.
상기 복수의 더미 전극들, 상기 제2 패턴, 상기 제2 발광 소자 및 상기 복수의 더미 접촉 전극들은 적어도 하나 이상의 더미 화소에 각각 포함될 수 있다.
상기 더미 화소는 상기 비표시 영역에 배치되며, 상기 표시 영역의 적어도 하나의 모서리에 인접하여 배치될 수 있다.
상기 더미 화소는 상기 표시 영역의 네 모서리에 인접하여 배치될 수 있다.
상기 복수의 더미 전극들은 제1 더미 전극 및 상기 제1 더미 전극과 이격된 제2 더미 전극을 포함하며, 상기 제1 더미 전극과 상기 제2 더미 전극 각각의 일 단부는 상기 제2 발광 소자와 중첩할 수 있다.
상기 비표시 영역에 배치되는 점등 패드부를 더 포함하며, 상기 점등 패드부는 제1 더미 패드 전극 및 상기 제1 더미 패드 전극과 이격된 제2 더미 패드 전극을 포함할 수 있다.
상기 점등 패드부와 상기 더미 화소 사이에 배치되며, 상기 제1 더미 패드 전극과 상기 제1 더미 전극을 연결하는 제1 더미 배선 및 상기 제2 더미 패드 전극과 상기 제2 더미 전극을 연결하는 제2 더미 배선을 더 포함할 수 있다.
상기 복수의 전극들 중 적어도 하나는 상기 제1 기판 상에 배치된 트랜지스터와 중첩하고, 상기 복수의 더미 전극들 중 적어도 하나는 상기 트랜지스터와 비중첩할 수 있다.
상기 제1 패턴은 상기 복수의 전극들 각각의 일 단부를 덮으며, 상기 제2 패턴은 상기 복수의 더미 전극들 각각의 일단부를 덮을 수 있다.
상기 제1 패턴은 상기 복수의 전극들 사이에 복수 개로 배치되고, 상기 제2 패턴은 상기 복수의 더미 전극들 사이에 복수 개로 배치될 수 있다.
상기 복수의 전극들 및 상기 복수의 더미 전극들은 일 방향으로 연장되어 배치되고, 상기 제2 패턴은 상기 일 방향과 교차하는 방향으로 복수 개로 배치될 수 있다.
일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하며, 상기 비표시 영역은 더미 화소와 점등 패드부를 포함하는 제1 기판을 포함하며, 상기 더미 화소는, 상기 제1 기판 상에서 상기 더미 화소에 배치되어 서로 이격된 복수의 제1 뱅크들, 상기 제1 뱅크들 상에 배치되어 서로 이격된 복수의 더미 전극들, 상기 복수의 더미 전극들 사이에 배치된 제2 패턴, 상기 제2 패턴 상에 배치된 발광 소자, 및 상기 더미 전극들 상에 각각 배치되어 상기 발광 소자의 일 단부와 접촉하는 복수의 더미 접촉 전극들을 포함하고, 상기 점등 패드부는, 상기 제1 기판 상에서 상기 복수의 더미 전극들에 연결된 복수의 더미 배선들, 및 상기 복수의 더미 배선들 상에 배치되며 상기 복수의 더미 배선들과 연결된 복수의 더미 패드 전극들을 포함할 수 있다.
상기 비표시 영역의 상기 제1 기판 상에 배치된 적어도 하나의 신호 배선을 더 포함하며, 상기 복수의 더미 배선들은 적어도 하나의 상기 신호 배선들과 상호 절연되어 교차할 수 있다.
상기 더미 화소는 상기 적어도 하나의 신호 배선과 비중첩할 수 있다.
상기 복수의 더미 전극들은 제1 더미 전극 및 상기 제1 더미 전극과 이격된 제2 더미 전극을 포함하고, 상기 복수의 더미 배선들은 제1 더미 배선 및 상기 제1 더미 배선과 이격된 제2 더미 배선을 포함하며, 상기 복수의 더미 패드 전극들은 제1 더미 패드 전극 및 상기 제1 더미 패드 전극과 이격된 제2 더미 패드 전극을 포함할 수 있다.
상기 제1 더미 전극은 상기 제1 더미 배선을 통해 상기 제1 더미 패드 전극과 연결되고, 상기 제2 더미 전극은 상기 제2 더미 배선을 통해 상기 제2 더미 패드 전극과 연결될 수 있다.
상기 제1 더미 패드 전극과 상기 제1 더미 배선의 사이 및 상기 제2 더미 패드 전극과 상기 제2 더미 배선의 사이에 적어도 하나의 절연층을 포함하며, 상기 제1 더미 패드 전극과 상기 제1 더미 배선, 및 상기 제2 더미 패드 전극과 상기 제2 더미 배선은 각각 상기 절연층을 관통하는 컨택홀들을 통해 연결될 수 있다.
상기 제2 패턴은 상기 복수의 더미 전극들 사이에 복수 개로 배치될 수 있다.
상기 복수의 더미 전극들은 일 방향으로 연장되어 배치되고, 상기 제2 패턴은 상기 일 방향과 교차하는 방향으로 복수 개로 배치될 수 있다.
상기 발광 소자는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 적어도 하나의 발광층을 포함하며, 상기 제1 반도체층, 상기 제2 반도체층, 및 상기 적어도 하나의 발광층은 절연막으로 둘러싸일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 비표시 영역에 회로 구조물을 포함하지 않은 더미 화소를 형성하고 더미 화소의 발광 소자의 정렬도 및 휘도를 측정함으로써, 표시 영역의 서브 화소들의 발광 소자들의 높이, 정렬도 및 휘도를 보다 정확하게 측정하여 모니터링 할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 화소를 나타낸 평면도이다.
도 5는 도 4의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 7은 다른 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 8은 도 5의 일부 영역을 확대하여 나타낸 단면도이다.
도 9는 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 10은 일 실시예에 따른 표시 장치의 더미 서브 화소를 개략적으로 나타낸 평면도이다.
도 11은 일 실시예에 따른 표시 장치의 일 부분을 확대한 평면도이다.
도 12는 도 10의 Q4-Q4' 선, Q5-Q5' 선 및 도 11의 Q6-Q6' 선을 따라 자른 단면도이다.
13은 일 실시예에 따른 표시 장치의 더미 서브 화소를 개략적으로 나타낸 평면도이다.
도 14 및 도 15는 일 실시예에 따른 표시 장치의 제조 공정 단계에서 발광 소자들의 배치를 나타내는 개략적인 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(30)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동 회로나 구동 소자가 배치될 수 있다. 일 실시예에서, 표시 장치(10)의 제1 장변(도 1에서 하변)에 인접 배치된 비표시 영역(NDA)과 제2 장변(도 1에서 상변)에 인접 배치된 비표시 영역(NDA)에는 표시 장치(10)의 표시 기판 상에 패드부가 마련되고, 상기 패드부의 패드 전극 상에 외부 장치(EXD)가 실장될 수 있다. 상기 외부 장치(EXD)의 예로는 연결 필름, 인쇄회로기판, 구동칩(DIC), 커넥터, 배선 연결 필름 등을 들 수 있다. 표시 장치(10)의 제1 단변(도 1에서 좌변)에 인접 배치된 비표시 영역(NDA)에는 표시 장치(10)의 표시 기판 상에 직접 형성된 스캔 구동부(SDR) 등이 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 복수의 배선은 스캔 라인(SCL), 센싱 라인(SSL), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
스캔 라인(SCL)과 센싱 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 표시 영역(DPA)의 제1 방향(DR1) 일 측에 배치될 수 있지만, 이에 제한되지 않는다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치와 연결될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL)과 초기화 전압 배선(VIL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 초기화 전압 배선(VIL)은 제2 방향(DR2)으로 연장된 부분에 더하여 이로부터 제1 방향(DR1)으로 분지된 부분을 더 포함할 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)도 제2 방향(DR2)으로 연장되는 부분과, 이와 연결되어 제1 방향(DR1)으로 연장되는 부분을 포함할 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 메쉬(Mesh) 구조를 가질 수 있으나 이에 제한되는 것은 아니다. 도면에 도시되지 않았으나, 표시 장치(10)의 각 화소(PX)들은 적어도 하나의 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)에 접속될 수 있다.
데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 표시 영역(DPA)의 제2 방향(DR2) 일 측에 패드 영역(PDA)에 배치되고, 초기화 전압 배선(VIL)의 배선 패드(WPD_Vint, 이하, '초기화 전압 패드'), 제1 전압 배선(VDL)의 배선 패드(WPD_VDD, 이하 제1 전원 패드') 및 제2 전압 배선(VSL)의 배선 패드(WPD_VSS, 이하, '제2 전원 패드')는 표시 영역(DPA)의 제2 방향(DR2) 타 측에 위치하는 패드 영역(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 초기화 전압 패드(WPD_Vint), 제1 전원 패드(WPD_VDD) 및 제2 전원 패드(WPD_VSS)가 모두 동일한 영역, 예컨대 표시 영역(DPA)의 상측에 위치한 비표시 영역(NDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 외부 장치(EXD)가 실장될 수 있다. 외부 장치(EXD)는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(PXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 적어도 하나의 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(PXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(PXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VDL)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VSL)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VDL)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제3 트랜지스터(T3)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VDL)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)의 정수)에 연결될 수 있다.
제3 트랜지스터(T3)는 센싱 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 라인(SSL)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
도 4는 일 실시예에 따른 표시 장치의 화소를 나타낸 평면도이다.
도 4를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 4에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 제1 발광 영역(EMA1) 및 비발광 영역(미도시)을 포함할 수 있다. 제1 발광 영역(EMA1)은 발광 소자(30)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(30)가 배치되지 않고, 발광 소자(30)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(30)가 배치된 영역을 포함하여, 발광 소자(30)와 인접한 영역으로 발광 소자(30)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 본 실시예는 이에 제한되지 않고, 발광 영역은 발광 소자(30)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(30)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 절단부 영역(CBA)을 포함할 수 있다. 절단부 영역(CBA)은 제1 발광 영역(EMA1)의 제2 방향(DR2) 일 측에 배치될 수 있다. 절단부 영역(CBA)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 제1 발광 영역(EMA1) 사이에 배치될 수 있다. 표시 장치(10)의 표시 영역(DPA)에는 복수의 제1 발광 영역(EMA1)과 절단부 영역(CBA)들이 배열될 수 있다. 예를 들어, 복수의 제1 발광 영역(EMA1)들과 절단부 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 제1 발광 영역(EMA1)과 절단부 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 또한, 절단부 영역(CBA)들의 제1 방향(DR1)으로 이격된 간격은 제1 발광 영역(EMA1)의 제1 방향(DR1)으로 이격된 간격보다 작을 수 있다.
절단부 영역(CBA)들 및 제1 발광 영역(EMA1)들 사이에는 제2 뱅크(45)가 배치되고, 이들 사이의 간격은 제2 뱅크(45)의 폭에 따라 달라질 수 있다. 절단부 영역(CBA)에는 발광 소자(30)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(21, 22) 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(21, 22)들은 절단부 영역(CBA)에서 서로 분리되어 배치될 수 있다.
도 5는 도 4의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다. 도 5는 도 4의 제1 서브 화소(PX1)의 단면만을 도시하고 있으나, 다른 화소(PX) 또는 서브 화소(PXn)의 경우에도 동일하게 적용될 수 있다. 도 5는 제1 서브 화소(PX1)에 배치된 발광 소자(30)의 일 단부와 타 단부를 가로지르는 단면을 도시하고 있다.
도 4와 함께 도 5를 참조하면, 표시 장치(10)는 제1 기판(11), 및 제1 기판(11) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다.
구체적으로, 제1 기판(11)은 절연 기판일 수 있다. 제1 기판(11)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(11)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 기판(11) 상에 차광층(BML)이 배치될 수 있다. 차광층(BML)은 표시 장치(10)의 제1 트랜지스터(TR1)의 액티브층(ACT)과 중첩하도록 배치된다. 차광층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터(TR1)의 액티브층(ACT)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 차광층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML)은 생략될 수 있다.
차광층(BML) 상에 버퍼층(12)이 배치될 수 있다. 버퍼층(12)은 차광층(BML)을 포함하여 제1 기판(11) 상에 전면적으로 배치될 수 있다. 버퍼층(12)은 투습에 취약한 제1 기판(11)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(TR1)들을 보호하기 위해 제1 기판(11) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(12)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
한편 도면에서는 표시 장치(10)의 서브 화소(PXn)에 포함된 트랜지스터들 중 제1 트랜지스터(TR1)만을 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(PXn)마다 제1 트랜지스터(TR1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
버퍼층(12) 상에 액티브층(ACT)이 배치될 수 있다. 액티브층(ACT)은 후술하는 제1 게이트 도전층의 게이트 전극(GE)등과 부분적으로 중첩하도록 배치될 수 있다.
예시적인 실시예에서, 액티브층(ACT)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 액티브층(ACT)이 산화물 반도체를 포함하는 경우, 복수의 도체화 영역(ACTa, ACTb) 및 이들 사이의 채널 영역(ACTc)을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc-Oxide, IGZO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 예시적인 실시예에서, 액티브층(ACT)은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
액티브층(ACT) 및 버퍼층(12) 상에 제1 게이트 절연층(13)이 배치될 수 있다. 제1 게이트 절연층(13)은 액티브층(ACT)을 포함하여, 버퍼층(12) 상에 배치될 수 있다. 제1 게이트 절연층(13)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(13)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 절연층(13) 상에 제1 게이트 도전층이 배치될 수 있다. 제1 게이트 도전층은 제1 트랜지스터(TR1)의 게이트 전극(GE)과 스토리지 커패시터의 제1 용량 전극(CSE)을 포함할 수 있다. 게이트 전극(GE)은 액티브층(ACT)의 채널 영역(ACTc)과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 용량 전극(CSE)은 후술하는 제1 트랜지스터(TR1)의 제1 소스/드레인 전극(SD1)과 두께 방향으로 중첩하도록 배치될 수 있다. 몇몇 실시예에서, 제1 용량 전극(CSE)은 게이트 전극(GE)과 연결되어 일체화될 수 있으며, 일체화된 층은 부분적으로 게이트 전극(GE)과 제1 용량 전극(CSE)을 포함할 수 있다. 제1 용량 전극(CSE)은 제1 소스/드레인 전극(SD1)과 두께 방향으로 중첩하도록 배치되어 이들 사이에는 스토리지 커패시터가 형성될 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 게이트 도전층 상에 제1 보호층(15)이 배치될 수 있다. 제1 보호층(15)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 보호층(15)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 보호층(15) 상에 제1 데이터 도전층이 배치될 수 있다. 제1 데이터 도전층은 제1 트랜지스터(TR1)의 제1 소스/드레인 전극(SD1)과 제2 소스/드레인 전극(SD2), 및 데이터 라인(DTL)을 포함할 수 있다.
제1 트랜지스터(TR1)의 소스/드레인 전극(SD1, SD2)은 제1 보호층(15)과 제1 게이트 절연층(13)을 관통하는 컨택홀을 통해 액티브층(ACT)의 도핑 영역(ACTa, ACTb)과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(TR1)의 제2 소스/드레인 전극(SD2)은 제1 보호층(15), 제1 게이트 절연층(13) 및 버퍼층(12)을 관통하는 또 다른 컨택홀을 통해 차광층(BML)과 전기적으로 연결될 수 있다.
데이터 라인(DTL)은 표시 장치(10)에 포함된 다른 트랜지스터(미도시)에 데이터 신호를 인가할 수 있다. 도면에서는 도시되지 않았으나, 데이터 라인(DTL)은 다른 트랜지스터의 소스/드레인 전극과 연결되어 데이터 라인(DTL)에서 인가되는 신호를 전달할 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 데이터 도전층 상에 제1 층간 절연층(17)이 배치될 수 있다. 제1 층간 절연층(17)은 제1 데이터 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(17)은 제1 데이터 도전층을 덮으며 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제1 층간 절연층(17)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 층간 절연층(17) 상에 제2 데이터 도전층이 배치될 수 있다. 제2 데이터 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(TR1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(22)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(30)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제1 층간 절연층(17)에 형성된 컨택홀을 통해 제1 트랜지스터(TR1)의 제2 소스/드레인 전극(SD2)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(21)과도 접촉하며, 제1 트랜지스터(TR1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 전극(21)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 데이터 도전층 상에 제1 평탄화층(19)이 배치될 수 있다. 제1 평탄화층(19)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 평탄화층(19) 상에는 복수의 제1 뱅크(40)들, 제1 패턴(70), 복수의 전극(21, 22)들, 발광 소자(30), 제2 뱅크(45) 및 복수의 접촉 전극(26, 27)들이 배치될 수 있다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(51, 52, 53)들이 더 배치될 수 있다.
복수의 제1 뱅크(40)들은 제1 평탄화층(19) 상에 직접 배치될 수 있다. 복수의 제1 뱅크(40)들은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않으며 제1 발광 영역(EMA1) 내에 배치될 수 있다. 또한, 복수의 제1 뱅크(40)들은 제1 방향(DR1)으로 서로 이격되어 배치되고, 이들 사이에 발광 소자(30)가 배치되는 영역을 형성할 수 있다. 복수의 제1 뱅크(40)들은 각 서브 화소(PXn)마다 배치되어 표시 장치(10)의 표시 영역(DPA)에서 선형의 패턴을 형성할 수 있다. 도면에서는 2개의 제1 뱅크(40)들이 도시되어 있으나, 이에 제한되지 않는다. 후술하는 전극(21, 22)의 수에 따라 더 많은 수의 제1 뱅크(40)들이 더 배치될 수도 있다.
제1 뱅크(40)는 제1 평탄화층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(40)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(30)에서 방출된 광은 제1 뱅크(40)의 경사진 측면을 향해 진행될 수 있다. 제1 뱅크(40) 상에 배치되는 전극(21, 22)들은 반사율이 높은 재료를 포함할 수 있고, 발광 소자(30)에서 방출된 광은 제1 뱅크(40)의 측면에 배치된 전극(21, 22)에서 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 즉, 제1 뱅크(40)는 발광 소자(30)가 배치되는 영역을 제공함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사 격벽의 기능을 수행할 수도 있다. 제1 뱅크(40)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(40)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 제1 뱅크(40)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
일 실시예에 따르면, 표시 장치(10)는 제1 뱅크(40)들 사이에 배치된 복수의 제1 패턴(70)들을 포함할 수 있다. 복수의 제1 패턴(70)들은 제1 뱅크(40)보다 낮은 두께를 갖고 이들 사이에서 제2 방향(DR2)으로 이격 배치될 수 있다. 또한, 제1 패턴(70)의 폭은 제1 뱅크(40)들 사이의 간격보다 작을 수 있고, 제1 뱅크(40)와 이격 배치된다.
상술한 바와 같이 제1 뱅크(40)들은 그 사이에 발광 소자(30)들이 배치되는 영역을 형성할 수 있다. 표시 장치(10)의 제조 공정 중, 발광 소자(30)는 잉크에 분산된 상태로 후술하는 전극(21, 22)들 상에 분사되고, 전극(21, 22)들 상에 생성된 전계에 의해 이들 상에 배치될 수 있다. 여기서, 각 서브 화소(PXn)마다 배치된 제1 뱅크(40)들은 제1 평탄화층(19)의 상면으로부터 돌출된 형상을 가짐에 따라 이들 사이 영역과 그 외부 영역을 구분할 수 있고, 발광 소자(30)들이 제1 뱅크(40)들 사이에 배치되도록 유도할 수 있다. 이와 유사하게, 제1 뱅크(40)들 사이에 배치된 복수의 제1 패턴(70)들은 제1 뱅크(40)들 사이에서 발광 소자(30)들이 배치되는 영역에 단차를 형성할 수 있다. 제1 패턴(70)이 배치된 부분과 이들이 제2 방향(DR2)을 따라 서로 이격된 부분이 구분될 수 있고, 발광 소자(30)들은 제1 패턴(70)들 상에 배치되도록 유도될 수 있다. 이에 따라, 발광 소자(30)는 제1 뱅크(40)들 사이에서 높은 위치에 배치됨에 따라, 발광 소자(30)에서 방출되는 광이 전극들(21, 22)에 반사되는 효율을 높일 수 있다.
복수의 전극(21, 22)은 제1 뱅크(40)와 제1 평탄화층(19) 상에 배치된다. 복수의 전극(21, 22)은 제1 전극(21) 및 제2 전극(22)을 포함할 수 있다. 제1 전극(21) 및 제2 전극(22)은 제2 방향(DR2)으로 연장되고, 이들은 서로 제1 방향(DR1)으로 이격되어 배치될 수 있다.
제1 전극(21)과 제2 전극(22)은 각각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 절단부 영역(CBA)에서 다른 서브 화소(PXn)의 전극(21, 22)들과 분리될 수 있다. 몇몇 실시예에서, 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 제1 발광 영역(EMA1)들 사이에는 절단부 영역(CBA)이 배치되고, 제1 전극(21) 및 제2 전극(22)은 절단부 영역(CBA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)에 배치된 다른 제1 전극(21) 및 제2 전극(22)과 분리될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 전극(21, 22)들은 각 서브 화소(PXn) 마다 분리되지 않고 제2 방향(DR2)으로 이웃하는 서브 화소(PXn) 넘어 연장되어 배치되거나, 제1 전극(21) 또는 제2 전극(22) 중 어느 한 전극만 분리될 수도 있다.
제1 전극(21)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(TR1)와 전기적으로 연결되고, 제2 전극(22)은 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(21)은 제2 뱅크(45)의 제1 방향(DR1)으로 연장된 부분에서 제1 평탄화층(19)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(22)도 제2 뱅크(45)의 제1 방향(DR1)으로 연장된 부분에서 제1 평탄화층(19)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 제2 뱅크(45)와 중첩하지 않도록 제2 뱅크(45)가 둘러싸는 제1 발광 영역(EMA1) 내에 배치될 수도 있다. 복수의 전극(21, 22) 중 적어도 하나는 제1 트랜지스터(TR1)와 중첩할 수 있다. 일례로, 제1 전극(21)은 제1 트랜지스터(TR1)와 중첩할 수 있다.
도면에서는 각 서브 화소(PXn)마다 하나의 제1 전극(21)과 제2 전극(22)이 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 각 서브 화소(PXn)마다 배치되는 제1 전극(21)과 제2 전극(22)의 수는 더 많을 수 있다. 또한, 각 서브 화소(PXn)에 배치된 제1 전극(21)과 제2 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(21)과 제2 전극(22)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다.
제1 전극(21) 및 제2 전극(22)은 각각 제1 뱅크(40)들 상에 배치될 수 있다. 몇몇 실시예에서, 제1 전극(21)과 제2 전극(22)은 각각 제1 뱅크(40)보다 큰 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 각각 제1 뱅크(40)의 외면을 덮도록 배치될 수 있다. 제1 뱅크(40)의 상면 및 측면 상에 제1 전극(21)과 제2 전극(22)이 각각 배치되고, 제1 전극(21)과 제2 전극(22) 사이의 간격은 제1 뱅크(40) 사이의 간격보다 좁을 수 있다. 또한, 제1 전극(21)과 제2 전극(22)은 적어도 일부 영역이 제1 평탄화층(19) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
각 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(21, 22)은 발광 소자(30)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(21, 22)은 전도성 투명 물질을 더 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(21, 22)은 전도성 투명 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(21, 22)은 ITO/은(Ag)/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
복수의 전극(21, 22)들은 발광 소자(30)들과 전기적으로 연결되고, 발광 소자(30)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 예를 들어, 복수의 전극(21, 22)들은 후술하는 접촉 전극(26, 27)을 통해 발광 소자(30)와 전기적으로 연결되고, 전극(21, 22)들로 인가된 전기 신호를 접촉 전극(26, 27)을 통해 발광 소자(30)에 전달할 수 있다.
예시적인 실시예에서, 제1 전극(21)과 제2 전극(22) 중 어느 하나는 발광 소자(30)의 애노드(Anode) 전극과 전기적으로 연결되고, 다른 하나는 발광 소자(30)의 캐소드(Cathode) 전극과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(21, 22)은 발광 소자(30)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(30)는 제1 전극(21)과 제2 전극(22) 상에 형성된 전계에 의해 제1 전극(21)과 제2 전극(22) 사이에 배치될 수 있다. 예시적인 실시예에서, 표시 장치(10)의 발광 소자(30)는 잉크젯 프린팅 공정을 통해 전극(21, 22)들 상에 분사될 수 있다. 전극(21, 22) 상에 발광 소자(30)를 포함하는 잉크가 분사되면, 전극(21, 22)에 정렬 신호를 인가하여 전계를 생성한다. 잉크 내에 분산된 발광 소자(30)는 전극(21, 22) 상에 생성된 전계에 의해 유전영동힘을 받아 전극(21, 22) 상에 정렬될 수 있다.
제2 뱅크(45)는 제1 평탄화층(19) 상에 배치될 수 있다. 제2 뱅크(45)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제2 뱅크(45)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다.
또한, 제2 뱅크(45)는 서브 화소(PXn)마다 배치된 제1 발광 영역(EMA1)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제1 전극(21)과 제2 전극(22)은 제2 방향(DR2)으로 연장되어 제2 뱅크(45)의 제1 방향(DR1)으로 연장된 부분을 가로질러 배치될 수 있다. 제2 뱅크(45)의 제2 방향(DR2)으로 연장된 부분은 제1 발광 영역(EMA1) 사이에 배치된 부분은 절단부 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 이에 따라, 절단부 영역(CBA)들 사이의 간격은 제1 발광 영역(EMA1)들 사이의 간격보다 작을 수 있다.
일 실시예에 따르면 제2 뱅크(45)는 제1 뱅크(40)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(45)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하는 기능을 수행할 수 있다. 제2 뱅크(45)는 서로 다른 서브 화소(PXn)마다 다른 발광 소자(30)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제2 뱅크(45)는 제1 뱅크(40)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(30)는 제1 패턴(70) 상에 배치될 수 있다. 복수의 발광 소자(30)들은 각 전극(21, 22)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(30)들이 이격되는 간격은 특별히 제한되지 않는다. 또한, 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(21, 22)들이 연장된 방향과 발광 소자(30)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 각 전극(21, 22)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
발광 소자(30)는 서로 다른 물질을 포함하는 발광층(36)을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 표시 장치(10)는 서로 다른 파장대의 광을 방출하는 발광 소자(30)들을 포함할 수 있다. 이에 따라 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에서는 각각 제1 색, 제2 색 및 제3 색의 광이 출사될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 각 서브 화소(PXn)들은 동일한 종류의 발광 소자(30)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
발광 소자(30)는 제1 뱅크(40)들 사이에서 양 단부가 각 전극(21, 22) 상에 배치될 수 있다. 예를 들어, 발광 소자(30)는 일 단부가 제1 전극(21) 상에 놓이고, 타 단부가 제2 전극(22) 상에 놓이도록 배치될 수 있다. 발광 소자(30)의 연장된 길이는 제1 전극(21)과 제2 전극(22) 사이의 간격보다 길고, 발광 소자(30)의 양 단부가 각각 제1 전극(21)과 제2 전극(22) 상에 배치될 수 있다.
또한, 예시적인 실시예에서, 발광 소자(30)들은 제1 패턴(70)들 상에 배치될 수 있다. 발광 소자(30)들은 제1 패턴(70) 상에서 높은 위치에 배치되면서 제1 전극(21) 및 제2 전극(22)과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 제1 패턴(70)의 배치 및 형상에 따라 제1 패턴(70) 상에는 발광 소자(30)들이 배치되지 않을 수도 있다.
발광 소자(30)는 제1 기판(11) 또는 제1 평탄화층(19)의 상면에 수직한 방향으로 복수의 층들이 배치될 수 있다. 표시 장치(10)의 발광 소자(30)는 연장된 일 방향이 제1 평탄화층(19)과 평행하도록 배치되고, 발광 소자(30)에 포함된 복수의 반도체층들은 제1 평탄화층(19)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(30)가 다른 구조를 갖는 경우, 복수의 층들은 제1 평탄화층(19)에 수직한 방향으로 배치될 수도 있다.
도 6은 일 실시예에 따른 발광 소자를 나타낸 사시도이다. 도 7은 다른 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 6을 참조하면, 발광 소자(30)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(30)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극(도 5의 21, 22)들 사이에 특정 방향으로 전기장을 형성하면 극성이 형성되는 상기 두 전극(도 5의 21, 22)들 사이에 정렬될 수 있다. 발광 소자(30)는 두 전극(도 5의 21, 22)들 상에 형성된 전기장에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(30)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(30)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(30)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(30)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(30)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 6에 도시된 바와 같이, 발광 소자(30)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 발광 소자(30)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn(1-x-y)N(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 발광 소자(30)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn(1-x-y)N(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(30)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
도 7을 참조하면, 다른 실시예에 따른 발광 소자(30')는 제1 반도체층(31’)과 발광층(36’) 사이에 배치된 제3 반도체층(33’), 발광층(36’)과 제2 반도체층(32’) 사이에 배치된 제4 반도체층(34’) 및 제5 반도체층(35’)을 더 포함할 수 있다. 도 7의 발광 소자(30’)는 복수의 반도체층(33’, 34’, 35’) 및 전극층(37a', 37b')이 더 배치되고, 발광층(36’)이 다른 원소를 함유하는 점에서 도 6의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 서술하기로 한다.
도 6의 발광 소자(30)는 발광층(36)이 질소(N)를 포함하여 청색(Blue) 또는 녹색(Green)의 광을 방출할 수 있다. 반면에, 도 7의 발광 소자(30’)는 발광층(36’) 및 다른 반도체층들이 각각 적어도 인(P)을 포함하는 반도체일 수 있다. 일 실시예에 따른 발광 소자(30’)는 중심 파장 대역이 620nm 내지 750nm의 범위를 갖는 적색(Red)의 광을 방출할 수 있다. 다만, 적색광의 중심 파장대역이 상술한 범위에 제한되는 것은 아니며, 본 기술분야에서 적색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다.
구체적으로, 제1 반도체층(31’)은 n형 반도체층으로 InxAlyGa(1-x-y)P(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 제1 반도체층(31’)은 n형으로 도핑된 InAlGaP, GaP, AlGaP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 예를 들어, 제1 반도체층(31’)은 n형 Si로 도핑된 n-AlGaInP일 수 있다.
제2 반도체층(32’)은 p형 반도체층으로 InxAlyGa(1-x-y)P(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 제2 반도체층(32’)은 p형으로 도핑된 InAlGaP, GaP, AlGaNP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 예를 들어, 제2 반도체층(32’)은 p형 Mg로 도핑된 p-GaP일 수 있다.
발광층(36’)은 제1 반도체층(31’)과 제2 반도체층(32’) 사이에 배치될 수 있다. 발광층(36’)은 단일 또는 다중 양자 우물 구조의 물질을 포함하여 특정 파장대의 광을 방출할 수 있다. 발광층(36’)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaP 또는 AlInGaP, 우물층은 GaP 또는 AlInP 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36’)은 양자층으로 AlGaInP를, 우물층으로 AlInP를 포함하여 620nm 내지 750nm의 중심 파장대역을 갖는 적색광을 방출할 수 있다.
도 7의 발광 소자(30’)는 발광층(36’)과 인접하여 배치되는 클래드층(Clad layer)을 포함할 수 있다. 도면에 도시된 바와 같이, 발광층(36’)의 상하에서 제1 반도체층(31’) 및 제2 반도체층(32’) 사이에 배치된 제3 반도체층(33’)과 제4 반도체층(34’)은 클래드층일 수 있다.
제3 반도체층(33’)은 제1 반도체층(31’)과 발광층(36’) 사이에 배치될 수 있다. 제3 반도체층(33’)은 제1 반도체층(31’)과 같이 n형 반도체일 수 있으며, 제3 반도체층(33’)은 InxAlyGa(1-x-y)P(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31’)은 n-AlGaInP이고, 제3 반도체층(33’)은 n-AlInP일 수 있다. 다만, 이에 제한되는 것은 아니다.
제4 반도체층(34’)은 발광층(36’)과 제2 반도체층(32’) 사이에 배치될 수 있다. 제4 반도체층(34’)은 제2 반도체층(32’)과 같이 n형 반도체일 수 있으며, 제4 반도체층(34’)은 InxAlyGa(1-x-y)P(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32’)은 p-GaP이고, 제4 반도체층(34’)은 p-AlInP 일 수 있다.
제5 반도체층(35’)은 제4 반도체층(34’)과 제2 반도체층(32’) 사이에 배치될 수 있다. 제5 반도체층(35’)은 제2 반도체층(32’) 및 제4 반도체층(34’)과 같이 p형으로 도핑된 반도체일 수 있다. 몇몇 실시예에서, 제5 반도체층(35’)은 제4 반도체층(34’)과 제2 반도체층(32’) 사이의 격자 상수(Lattice constant) 차이를 줄여주는 기능을 수행할 수 있다. 제5 반도체층(35’)은 TSBR(Tensile strain barrier reducing)층일 수 있다. 예를 들어, 제5 반도체층(35’)은 p-GaInP, p-AlInP, p-AlGaInP 등을 포함할 수 있으나, 이에 제한되지 않는다. 또한, 제3 반도체층(33’), 제4 반도체층(34') 및 제5 반도체층(35')의 길이는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제1 전극층(37a')과 제2 전극층(37b')은 각각 제1 반도체층(31’) 및 제2 반도체층(32’) 상에 배치될 수 있다. 제1 전극층(37a’)은 제1 반도체층(31’)의 하면에 배치되고, 제2 전극층(37b’)은 제2 반도체층(32’)의 상면에 배치될 수 있다. 다만, 이에 제한되지 않고, 제1 전극층(37a’) 및 제2 전극층(37b’) 중 적어도 어느 하나는 생략될 수 있다. 예를 들어 발광 소자(30’)는 제1 반도체층(31’) 하면에 제1 전극층(37a’)이 배치되지 않고, 제2 반도체층(32’) 상면에 하나의 제2 전극층(37b’)만이 배치될 수도 있다.
한편, 다시 도 6을 참조하면, 전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(30)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 6에서는 발광 소자(30)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(30)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(30)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(30)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(37)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(30)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(30)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(30)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(30)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 및 산화알루미늄(Aluminum oxide, Al2O3) 중에서 선택된 적어도 하나를 포함할 수 있고, 이들 중 어느 하나의 단층 또는 다중층으로 이루어질 수 있다. 이에 따라 발광층(36)이 발광 소자(30)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(30)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(30)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(30)가 잉크 내에서 인접한 다른 발광 소자(30)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다. 예를 들어, 절연막(38)은 스테아릭 산(Stearic acid), 2,3-나프탈렌 디카르복실산(2,3-Naphthalene dicarboxylic acid) 등과 같은 물질로 외면이 표면처리될 수 있다.
발광 소자(30)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(30)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(30)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(30)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(30)의 직경은 500nm 내외의 범위를 가질 수 있다.
한편, 발광 소자(30)는 그 형상 및 재료가 도 6 및 도 7에 제한되지 않는다. 몇몇 실시예에서, 발광 소자(30)는 더 많은 수의 층들을 포함하거나, 다른 형상을 가질 수도 있다.
다시 도 4와 도 5를 참조하면, 발광 소자(30)의 양 단부는 각각 접촉 전극(26, 27)들과 접촉할 수 있다. 일 실시예에 따르면, 발광 소자(30)는 연장된 일 방향측 단부면에는 절연막(도 6의 '38')이 형성되지 않고 반도체층 일부 또는 전극층의 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(26, 27)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 절연막(도 6의 '38') 중 적어도 일부 영역이 제거되고, 절연막(도 6의 '38')이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(26, 27)과 직접 접촉할 수도 있다.
발광 소자(30) 상에 제1 절연층(51)이 부분적으로 배치될 수 있다. 일 예로, 제1 절연층(51)은 발광 소자(30)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(30)의 일 단부 및 타 단부는 덮지 않도록 배치된다. 후술하는 접촉 전극(26, 27)들은 제1 절연층(51)이 덮지 않는 발광 소자(30)의 양 단부와 접촉할 수 있다. 제1 절연층(51) 중 발광 소자(30) 상에 배치된 부분은 평면상 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제1 절연층(51)은 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(30)를 고정시킬 수 있다.
제1 절연층(51) 상에는 복수의 접촉 전극(26, 27)들이 배치될 수 있다. 복수의 접촉 전극(26, 27)들은 일 방향으로 연장된 형상을 가질 수 있다. 접촉 전극(26, 27)의 제1 접촉 전극(26)과 제2 접촉 전극(27)은 각각 제1 전극(21)과 제2 전극(22) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(26)은 제1 전극(21) 상에 배치되고, 제2 접촉 전극(27)은 제2 전극(22) 상에 배치되며, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(26)과 제2 접촉 전극(27)은 서로 제1 방향(DR1)으로 이격 대향할 수 있으며, 이들은 각 서브 화소(PXn)의 제1 발광 영역(EMA1) 내에서 스트라이프형 패턴을 형성할 수 있다.
몇몇 실시예에서, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 일 방향으로 측정된 폭이 각각 제1 전극(21)과 제2 전극(22)의 상기 일 방향으로 측정된 폭과 같거나 더 작을 수 있다. 제1 접촉 전극(26)과 제2 접촉 전극(27)은 각각 발광 소자(30)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(21)과 제2 전극(22)의 상면 일부를 덮도록 배치될 수 있다.
복수의 접촉 전극(26, 27)들은 각각 발광 소자(30) 및 전극(21, 22)들과 접촉할 수 있다. 발광 소자(30)는 연장된 방향의 양 단부면에는 반도체층(도 6의 '31', '32')이 노출되고, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 반도체층(도 6의 '31', '32')이 노출된 단부면에서 발광 소자(30)와 접촉할 수 있다. 발광 소자(30)의 일 단부는 제1 접촉 전극(26)을 통해 제1 전극(21)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(27)을 통해 제2 전극(22)과 전기적으로 연결될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 하나의 제1 접촉 전극(26)과 제2 접촉 전극(27)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(26)과 제2 접촉 전극(27)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(21)과 제2 전극(22)의 수에 따라 달라질 수 있다.
제2 절연층(52)은 제1 접촉 전극(26) 상에 배치된다. 제2 절연층(52)은 제1 접촉 전극(26)과 제2 접촉 전극(27)을 전기적으로 상호 절연시킬 수 있다. 제2 절연층(52)은 제1 접촉 전극(26)을 덮도록 배치되되, 발광 소자(30)가 제2 접촉 전극(27)과 접촉할 수 있도록 발광 소자(30)의 타 단부 상에는 배치되지 않을 수 있다. 제2 절연층(52)은 제1 절연층(51)의 상면에서 제1 접촉 전극(26) 및 제1 절연층(51)과 부분적으로 접촉할 수 있다. 제2 절연층(52)의 제2 전극(22)이 배치된 방향의 측면은 제1 절연층(51)의 일 측면과 정렬될 수 있다.
제2 접촉 전극(27)은 제2 전극(22), 제1 절연층(51) 및 제2 절연층(52) 상에 배치될 수 있다. 제2 접촉 전극(27)은 발광 소자(30)의 타 단부 및 제2 전극(22)의 노출된 상면과 접촉할 수 있다. 발광 소자(30)의 타 단부는 제2 접촉 전극(27)을 통해 제2 전극(22)과 전기적으로 연결될 수 있다.
제2 접촉 전극(27)은 부분적으로 제1 패턴(70), 제1 절연층(51), 제2 절연층(52), 제2 전극(22) 및 발광 소자(30)와 접촉할 수 있다. 제1 접촉 전극(26)과 제2 접촉 전극(27)은 제1 절연층(51)과 제2 절연층(52)에 의해 상호 비접촉될 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라 제2 절연층(52)은 생략될 수 있다.
접촉 전극(26, 27)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(26, 27)은 투명성 전도성 물질을 포함하고, 발광 소자(30)에서 방출된 광은 접촉 전극(26, 27)을 투과하여 전극(21, 22)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 절연층(53)은 제1 기판(11) 상에 전면적으로 배치될 수 있다. 제3 절연층(53)은 제1 기판(11) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(51), 제2 절연층(52) 및 제3 절연층(53) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(51), 제2 절연층(52) 및 제3 절연층(53)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 8은 도 5의 일부 영역을 확대하여 나타낸 단면도이다.
도 4와 함께 도 8을 참조하면, 제1 패턴(70)은 제1 뱅크(40)들 사이에서 제2 방향(DR2)으로 서로 이격 배치된다. 제1 패턴(70)들은 제1 평탄화층(19) 상면이 돌출되도록 형성되어 제1 뱅크(40)들 사이를 위치에 따라 구분할 수 있다.
일 실시예에 따른 제1 패턴(70)은 각 서브 화소(PXn)의 제1 발광 영역(EMA1) 내에서 발광 소자(30)들의 위치를 높게 배치되도록 할 수 있다. 이에 따라 발광 소자(30)에서 방출된 광이 전극들(21, 22)에서 반사되는 효율을 향상시켜 발광 효율을 증가시킬 수 있다.
일 실시예에 따르면, 발광 소자(30)는 제1 패턴(70)과 두께 방향으로 중첩하도록 배치될 수 있다. 발광 소자(30)는 제1 패턴(70) 상에 배치되어 높게 위치할 수 있다. 제1 기판(11) 또는 제1 평탄화층(19)의 상면을 기준으로, 제1 패턴(70) 상에 배치된 발광 소자(30)의 높이는 제1 패턴(70)이 없는 영역에 배치된 발광 소자(30)의 높이보다 높을 수 있다. 발광 소자(30)가 배치된 높이는 제1 패턴(70)의 두께를 조절하는 것으로 조절될 수 있으며, 제1 패턴(70)의 두께의 조절을 통해 발광 소자(30)의 반사 효율을 조절할 수 있다.
제1 패턴(70)은 소정의 두께를 가질 수 있다. 일 실시예에 따르면, 제1 패턴(70)의 두께(DP)는 전극(21, 22)들의 두께(TD)보다 두꺼울 수 있다. 또한, 예시적인 실시예에서, 제1 패턴(70)의 폭(W1)은 제1 전극(21)과 제2 전극(22) 사이의 간격(W3)보다 크고, 제1 패턴(70)은 제1 전극(21)과 제2 전극(22)의 양 단부를 덮도록 배치될 수 있다. 또한, 제1 패턴(70)의 폭(W1)은 제1 절연층(51)의 폭(W2)보다 클 수 있다.
다만, 제1 패턴(70)의 폭(W1) 및 두께(DP)는 상술한 바에 제한되지 않으며, 제1 패턴(70)의 폭(W1)은 전극(21, 22)들 사이의 간격(W3)과 같거나 작을 수 있다.
한편, 표시 장치(10)는 서브 화소(SPn)에 배치된 발광 소자(30)에 대해, 높이, 정렬도 및 휘도 등의 특성을 측정하여 발광 소자(30)가 설계대로 형성되었는지 모니터링이 필요하다.
발광 소자(30)의 높이 및 정렬도는 대상물의 반사되는 이미지를 통해 측정할 수 있다. 예를 들어, 일립소메타(Ellipsometer)와 같은 광학 장치를 이용할 수 있다. 그러나, 표시 영역(DPA)의 서브 화소(SPn)들은 발광 소자(30) 하부에 복잡한 회로들, 예컨데 복수의 트랜지스터, 커패시터, 복수의 신호 배선들이 배치되어, 발광 소자(30)의 높이를 측정하기 어렵다.
일 실시예에 따른 표시 장치는 표시 영역(DPA)의 서브 화소(PXn)들에 배치된 발광 소자(30)의 높이, 정렬도, 휘도 등을 정확하게 모니터링할 수 있는 더미 서브 화소를 포함할 수 있다.
도 9는 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다. 도 10은 일 실시예에 따른 표시 장치의 더미 서브 화소를 개략적으로 나타낸 평면도이다. 도 11은 일 실시예에 따른 표시 장치의 일 부분을 확대한 평면도이다. 도 12는 도 10의 Q4-Q4' 선, Q5-Q5' 선 및 도 11의 Q6-Q6' 선을 따라 자른 단면도이다. 13은 일 실시예에 따른 표시 장치의 더미 서브 화소를 개략적으로 나타낸 평면도이다.
도 9를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 영역(DPA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)에는 복수의 서브 화소(SPn)들이 배치되어 화면을 표시하고, 비표시 영역(NDA)에는 적어도 하나의 더미 서브 화소(DSP)가 배치될 수 있다.
더미 서브 화소(DSP)는 비표시 영역(NDA)에 배치되며, 적어도 하나 이상 배치될 수 있다. 더미 서브 화소(DSP)는 표시 영역(NDA)의 적어도 네 모서리 중 어느 하나에 인접하여 배치될 수 있다. 더미 서브 화소(DSP)는 표시 영역(NDA)에 배치된 서브 화소(SPn)와 실질적으로 동일하게 형성되도록 표시 영역(NDA)에 최대한 인접하여 배치될 수 있다. 예시적인 실시예에서 더미 서브 화소(DSP)는 표시 영역(NDA)의 네 모서리에 인접하도록 배치되어, 표시 영역(NDA)에 배치된 서브 화소(SPn)들과 실질적으로 동일하게 형성될 수 있다. 이로써, 더미 서브 화소(DSP)를 관찰하는 것으로, 표시 영역(DPA)의 서브 화소(SPn)들을 관찰하는 것을 대신할 수 있다.
도 10을 참조하면, 더미 서브 화소(DSP)는 제2 발광 영역(EMA2) 및 비발광 영역(미도시)을 포함할 수 있다. 제2 발광 영역(EMA2)은 발광 소자(30)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(30)가 배치되지 않고, 발광 소자(30)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(30)가 배치된 영역을 포함하여, 발광 소자(30)와 인접한 영역으로 발광 소자(30)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 본 실시예는 이에 제한되지 않고, 발광 영역은 발광 소자(30)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(30)들은 더미 서브 화소(DSP)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다. 제2 발광 영역(EMA2) 주변에는 제2 뱅크(45)가 배치될 수 있다.
더미 서브 화소(DSP)에는 발광 소자(30)를 정렬시키기 위한 복수의 더미 전극들(121, 122)이 배치될 수 있다. 복수의 더미 전극들(121, 122)들은 제1 방향(DR1)으로 서로 이격하여 배치되며, 제2 방향(DR2)으로 연장되어 배치될 수 있다. 더미 전극들(121, 122)은 제1 더미 전극(121)과 제2 더미 전극(122)을 포함할 수 있다.
제1 더미 전극(121)은 제3 컨택홀(CT3)을 통해 제1 더미 배선(DEL1)과 연결되고, 제2 더미 전극(122)은 제4 컨택홀(CT4)을 통해 제2 더미 배선(DEL2)과 연결될 수 있다. 제1 더미 배선(DEL1)과 제2 더미 배선(DEL2)은 비표시 영역(NDA)에 배치된 점등 패드부(TLP)에 연결되어 외부로부터 전류를 공급받아 제1 더미 전극(121) 및 제2 더미 전극(122)에 전달할 수 있다.
도 11을 참조하면, 일 실시예에 따른 표시 장치(10)의 비표시 영역(NDA)에는 표시 영역(DPA)으로부터 연장되는 복수의 신호 배선들이 배치될 수 있다. 일례로, 표시 영역(DPA)의 상측에서는 서브 화소(SPn)들로부터 연장되는 초기화 전압 배선(VIL), 제1 전압 배선(VDL), 제2 전압 배선(VSL)이 배치될 수 있다. 또한, 표시 영역(DPA)의 좌측에서는 스캔 구동부(도 2의 'SDR')로부터 연장되는 신호 연결 배선(CWL)들이 배치될 수 있다. 일 실시예에서 더미 화소(DSP)는 비표시 영역(NDA)에서 신호 연결 배선(CWL)과 표시 영역(DPA) 사이에 배치될 수 있다. 더미 화소(DSP)는 신호 연결 배선(CWL)과 비중첩하도록 배치될 수 있다.
점등 패드부(TLP)는 비표시 영역(NDA)에 배치될 수 있다. 점등 패드부(TLP)는 표시 장치(10)의 점등을 테스트하기 위해 오토 프로브와 같은 장치를 이용하여 신호를 공급하는 영역일 수 있다. 점등 패드부(TLP)는 표시 영역(DPA)의 서브 화소(SPn)들을 점등시키기 위한 복수의 점등 패드들을 포함할 수 있다.
일 실시예에서 점등 패드부(TLP)는 제1 더미 패드 전극(DPE1)과 제2 더미 패드 전극(DPE2)을 포함할 수 있다. 더미 화소(DSP)로부터 연장된 제1 더미 배선(DEL1)과 제2 더미 배선(DEL2)은 점등 패드부(TLP)로 연장되어, 제1 더미 패드 전극(DPE1) 및 제2 더미 패드 전극(DPE2)에 연결될 수 있다. 예시적인 실시예에서 제1 더미 배선(DEL1)은 제1 더미 패드 전극(DPE1)에 연결되어 더미 화소(DSP)의 제1 더미 전극(121)에 신호를 공급할 수 있다. 제2 더미 배선(DEL2)은 제2 더미 패드 전극(DPE2)에 연결되어 더미 화소(DSP)의 제2 더미 전극(122)에 신호를 공급할 수 있다.
도 12를 참조하면, 비표시 영역(NDA)의 더미 화소(DSP)에서 발광 영역(EMA)에 배치된 더미 전극(121, 122)들과 발광 소자(30) 및 더미 접촉 전극(126, 127)들의 배치와 함께 점등 패드부(TLP)의 제1 더미 패드 전극(DPE1)의 개략적인 단면을 도시하고 있다. 도 12는 비표시 영역(NDA) 및 점등 패드부(TLP)에 배치된 부재들의 상대적인 배치 관계를 예시하기 위한 도면으로써, 표시 장치(10)의 구조가 이에 제한되는 것은 아니다.
도 10 및 도 11과 함께 도 12를 참조하면, 표시 장치(10)는 제1 기판(11), 및 제1 기판(11) 상에 배치되는 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 하기에서는 전술한 도 4 내지 도 8의 설명과 중복되는 설명에 대해서 그 설명을 간략히 한다.
제1 기판(미도시) 상에 제2 층간 절연층(17)이 배치될 수 있다. 제2 층간 절연층(17) 상에 제2 데이터 도전층이 배치될 수 있다. 제2 데이터 도전층은 비표시 영역(NDA)에 배치된 제1 더미 배선(DEL1)을 포함할 수 있다. 제1 더미 배선(DEL1)은 제1 더미 전극(121)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가될 수 있다. 제1 더미 배선(DEL1)은 제1 더미 전극(121)에 연결될 수 있다.
제2 데이터 도전층 상에는 제1 평탄화층(19)이 배치될 수 있으나, 점등 패드부(TLP) 상에는 제1 평탄화층(19)이 배치되지 않을 수 있다. 일 실시예에 따른 표시 장치(10)는 제1 더미 배선(DEL1) 상에서 이를 캡핑(Capping)하고 외부 장치와 연결시키는 제1 더미 패드 전극(DPE1) 및 절연층(예를 들어 제2 절연층(52))이 비표시 영역(NDA) 및 표시 영역(DPA)에 배치되는 층과 동일한 층으로 이루어질 수 있다. 일 실시예에 따른 표시 장치(10)는 점등 패드부(TLP)에 배치되는 제1 더미 패드 전극(DPE1)이 비표시 영역(NDA) 및 표시 영역(DPA)에 배치되는 층과 동일한 공정에서 형성될 수 있다.
제1 평탄화층(19)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(19)은 비표시 영역(NDA)에 전면적으로 배치되어 표면 평탄화 기능을 수행할 수 있다. 제1 평탄화층(19)은 점등 패드부(TLP)에는 제1 더미 배선(DEL1)이 노출되도록 배치되지 않거나, 일부 영역에만 배치될 수 있다. 다만, 몇몇 실시예에서 제1 평탄화층(19)은 생략될 수 있다.
비표시 영역(NDA)의 제1 평탄화층(19) 상에는 복수의 제1 뱅크(40)들, 복수의 더미 전극들(121, 122), 발광 소자(30), 복수의 더미 접촉 전극들(126, 127) 및 제2 뱅크(45)가 배치될 수 있다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(151, 152, 153)들이 배치될 수 있다. 점등 패드부(TLP)에는 제1 더미 배선(DEL1) 상에 제1 더미 패드 전극(DPE1)들과 제2 절연층(52)이 배치될 수 있다. 이하에서는 먼저 비표시 영역(NDA)에 배치되는 더미 화소(DSP)에 대하여 설명한 뒤 점등 패드부(TLP)에 배치되는 제1 더미 배선(DEL1) 및 제1 더미 패드 전극(DPE1)에 대하여 설명하기로 한다.
비표시 영역(NDA)의 제1 평탄화층(19) 상에 제1 뱅크(40)들이 배치될 수 있다. 제1 뱅크(40)들은 더미 화소(DSP) 내에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 또한, 복수의 제1 뱅크(40)들은 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다. 제1 뱅크(40)들은 제1 방향(DR1)으로 일정 폭을 가질 수 있다. 더미 화소(DSP)에는 2개의 제1 뱅크(40)들이 부분적으로 배치될 수 있고, 이들은 서로 이격되어 배치됨으로써 그 사이에 발광 소자(30)들이 배치될 수 있다.
도면에서는 더미 화소(DSP)에 2개의 제1 뱅크(40)들이 걸쳐 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 후술하는 더미 전극(121, 122)의 수에 따라 더 많은 수의 제1 뱅크(40)들이 더 배치될 수도 있다. 또한, 제1 뱅크(40)의 형상은 이에 제한되지 않고, 더미 화소(DSP)에서 더 작은 면적을 차지하도록 배치될 수도 있다. 이하, 제1 뱅크(40)의 형상은 전술한 도 5에서 설명한 바와 같으므로, 그 설명을 생략한다.
복수의 더미 전극(121, 122)들은 제1 뱅크(40)와 제1 평탄화층(19) 상에 배치될 수 있다. 복수의 더미 전극(121, 122)은 제1 더미 전극(121) 및 제2 전극(122)을 포함할 수 있다. 제1 더미 전극(121) 및 제2 전극(122)은 제2 방향(DR2)으로 연장되고, 이들은 서로 제1 방향(DR1)으로 이격되도록 배치될 수 있다.
제1 더미 전극(121)과 제2 더미 전극(122)은 더미 화소(DSP) 내에서 제2 방향(DR2)으로 연장되되, 제2 뱅크(45) 외곽에서 연장이 중단될 수 있다. 제1 더미 전극(121)은 제3 컨택홀(CT3)을 통해 제1 더미 배선(DEL1)과 전기적으로 연결되고, 제2 더미 전극(122)은 제4 컨택홀(CT4)을 통해 제2 더미 배선(DEL2)과 전기적으로 연결될 수 있다. 예를 들어, 제1 더미 전극(121)은 제2 뱅크(45)의 제2 방향(DR2)으로 연장된 부분에서 제1 평탄화층(19)을 관통하는 제3 컨택홀(CT3)을 통해 제1 더미 배선(DEL1)과 접촉할 수 있다. 제2 더미 전극(122)도 제2 뱅크(45)의 제2 방향(DR2)으로 연장된 부분에서 제1 평탄화층(19)을 관통하는 제4 컨택홀(CT4)을 통해 제2 더미 배선(DEL2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 제3 컨택홀(CT3)과 제4 컨택홀(CT4)은 제2 뱅크(45)와 중첩하지 않도록 제2 뱅크(45)가 둘러싸는 제2 발광 영역(EMA2) 내에 배치될 수도 있다.
도면에서는 더미 화소(DSP)에 하나의 제1 더미 전극(121)과 제2 더미 전극(122)이 배치된 것이 예시되어 있으나, 이에 제한되지 않고 더미 화소(DSP)에 배치되는 제1 더미 전극(121)과 제2 더미 전극(122)의 수는 더 많을 수 있다. 다만, 더미 화소(DSP)에 배치된 제1 더미 전극(121)과 제2 더미 전극(122)의 구조는 전술한 표시 영역(DPA)에 배치된 서브 화소(SPn)들의 제1 전극(21)과 제2 전극(22)의 구조와 실질적으로 동일할 수 있다. 그러나, 제1 더미 전극(121) 및 제2 더미 전극(122)은 서브 화소(SPn)처럼 트랜지스터와 중첩하지 않고 비중첩할 수 있다. 더미 화소(DSP)에는 트랜지스터나 커패시터와 같은 회로 구조물이 배치되지 않는다.
제1 더미 전극(121) 및 제2 더미 전극(122)은 각각 제1 뱅크(40)들 상에 배치될 수 있다. 각 더미 전극(121, 122)은 반사율이 높은 전도성 물질을 포함할 수 있다. 각 더미 전극(121, 122)은 발광 소자(30)에서 방출되어 제1 뱅크(40)의 측면으로 진행하는 광을 더미 화소(DSP)의 상부 방향으로 반사시킬 수 있다.
복수의 더미 전극(121, 122)들은 발광 소자(30)들과 전기적으로 연결되고, 발광 소자(30)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 복수의 더미 전극(121, 122)들은 더미 접촉 전극(126, 127)을 통해 발광 소자(30)와 전기적으로 연결되고, 더미 전극(121, 122)들로 인가된 전기 신호는 더미 접촉 전극(126, 127)을 통해 발광 소자(30)에 전달될 수 있다.
또한, 각 더미 전극(121, 122)은 발광 소자(30)를 정렬하기 위해 더미 화소(DSP) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(30)는 제1 더미 전극(121)과 제2 더미 전극(122) 상에 형성된 전계에 의해 제1 더미 전극(121)과 제2 더미 전극(122) 사이에 배치될 수 있다. 표시 장치(10)의 발광 소자(30)는 잉크젯 프린팅 공정을 통해 더미 전극(121, 122)들 상에 분사될 수 있다. 더미 전극(121, 122) 상에 발광 소자(30)를 포함하는 잉크가 분사되면, 더미 전극(121, 122)에 정렬 신호를 인가하여 전계를 생성한다. 잉크 내에 분산된 발광 소자(30)는 더미 전극(121, 122) 상에 생성된 전계에 의해 유전영동힘을 받아 더미 전극(121, 122) 상에 정렬될 수 있다.
제1 평탄화층(19) 상에 제2 패턴(170)이 배치될 수 있다. 제2 패턴(170)은 제1 뱅크(40)와 비중첩하며, 제1 더미 전극(121)과 제2 더미 전극(122)들을 일단부를 덮도록 배치될 수 있다. 제2 패턴(170)은 발광 소자(30)가 제2 패턴(170) 상부에 형성되도록 함으로써, 발광 소자(30)에서 방출된 광의 반사 효율을 향상시킬 수 있다.
일 실시예에서 제2 패턴(170)은 발광 소자(30)와 1대 1로 대응할 수 있다. 제2 패턴(170)의 크기는 하나의 발광 소자(30)가 중첩될 수 있을 정도의 크기를 가져 발광 소자(30)와 제2 패턴(170)이 1대 1로 대응할 수 있다. 그러나, 도 13에 도시된 바와 같이, 다른 실시예에서 제2 패턴(170)은 복수 개로 배치될 수 있으며, 발광 소자(30)와 복수 대 1로 대응할 수 있다. 일례로 제2 패턴(170)은 제1 방향(DR1)으로 2개가 나란하게 배치되고, 발광 소자(30)와 2대 1로 대응할 수 있다. 그러나, 이에 제한되지 않으며 제2 패턴(170)은 3개 이상 배치될 수 있다.
또한, 제2 패턴(170)은 사각형으로 이루어질 수 있다. 제2 패턴(170)이 사각형으로 이루어지면 발광 소자(30)가 안정적으로 배치될 수 있다. 그러나 이에 제한되지 않으며, 제2 패턴(170)은 사각형 외의 다각형, 원형 등으로 이루어질 수도 있다.
제2 뱅크(45)는 제1 평탄화층(19) 상에 배치될 수 있다. 제2 뱅크(45)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 더미 화소(DSP)를 둘러싸는 사각형 패턴으로 배치될 수 있다. 제2 뱅크(45)는 더미 화소(DSP)를 둘러싸도록 배치되며, 점등 패드부(TLP)에는 배치되지 않고 제1 더미 패드 전극(DPE1)이 노출될 수 있다.
발광 소자(30)는 제2 패턴(170) 상에 배치될 수 있다. 복수의 발광 소자(30)들은 각 더미 전극(121, 122)들이 연장된 제2 방향(DR1)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 더미 화소(DSP)에 배치된 발광 소자(30)들은 특정 파장대의 광을 외부로 방출할 수 있다. 몇몇 다른 실시예에서 발광 소자(30)들은 서로 다른 물질을 포함하는 발광층을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 이 경우 더미 화소(DSP)는 복수로 배치되어 제1 색, 제2 색 및 제3 색의 광이 출사될 수 있다.
발광 소자(30)는 제1 뱅크(40)들 사이에서 양 단부가 각 더미 전극(121, 122) 상에 배치될 수 있다. 예를 들어, 발광 소자(30)는 일 단부가 제1 더미 전극(121) 상에 놓이고, 타 단부가 제2 더미 전극(122) 상에 놓이도록 배치될 수 있다. 발광 소자(30)의 양 단부는 각각 더미 접촉 전극(126, 127)들과 접촉할 수 있다.
제1 절연층(51)은 발광 소자(30) 상에 부분적으로 배치될 수 있다. 예를 들어, 제1 절연층(51)은 발광 소자(30)를 감싸면서 발광 소자(30)의 양 단부가 노출되도록 발광 소자(30)의 길이보다 작은 폭을 갖고 발광 소자(30) 상에 배치될 수 있다. 제1 절연층(51)은 표시 장치(10)의 제조 공정 중 발광 소자(30), 더미 전극(121, 122)들을 덮도록 배치된 뒤 발광 소자(30)의 양 단부를 노출하도록 제거될 수 있다. 제1 절연층(51)은 평면상 제1 방향(DR1)으로 연장되어 배치됨으로써 더미 화소(DSP) 내에서 선형 또는 섬형 패턴을 형성할 수 있다.
제1 절연층(51) 상에는 복수의 더미 접촉 전극(126, 127)들이 배치될 수 있다. 복수의 더미 접촉 전극(126, 127)들은 일 방향으로 연장된 형상을 갖고 각 더미 전극(121, 122) 상에 배치될 수 있다. 더미 접촉 전극(126, 127)은 제1 더미 전극(121) 상에 배치된 제1 더미 접촉 전극(126)과 제2 더미 전극(122) 상에 배치된 제2 더미 접촉 전극(127)을 포함할 수 있다. 각 더미 접촉 전극(126, 127)들은 서로 이격되거나 대향하며 배치될 수 있다.
복수의 더미 접촉 전극(126, 127)들은 각각 발광 소자(30)와 접촉할 수 있다. 제1 더미 접촉 전극(126)은 발광 소자(30)들의 일 단부와 접촉하고, 제2 더미 접촉 전극(127)은 발광 소자(30)의 타 단부와 접촉할 수 있다. 더미 접촉 전극(126, 127)들은 발광 소자(30)의 양 단부와 접촉하는 일 측이 제1 절연층(51) 상에 배치될 수 있다.
도면에서는 더미 화소(DSP)에 2개의 더미 접촉 전극(126, 127)들이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 각 더미 접촉 전극(126, 127)들의 개수는 각 더미 화소(DSP)마다 배치되는 더미 전극(121, 122)의 개수에 따라 달라질 수 있으며, 표시 영역(DPA)의 서브 화소(SPn)의 접촉 전극(26, 27)들과 동일하게 이루어질 수 있다.
제2 절연층(52)은 제1 더미 접촉 전극(126) 상에 배치된다. 제2 절연층(52)은 제1 더미 접촉 전극(126)과 제2 더미 접촉 전극(127)을 전기적으로 상호 절연시킬 수 있다. 제2 절연층(52)은 제1 더미 접촉 전극(126)을 덮도록 배치되되, 발광 소자(30)가 제2 더미 접촉 전극(127)과 접촉할 수 있도록 발광 소자(30)의 타 단부 상에는 배치되지 않을 수 있다. 제2 절연층(52)은 제1 절연층(51)의 상면에서 제1 더미 접촉 전극(126) 및 제1 절연층(51)과 부분적으로 접촉할 수 있다. 제2 절연층(52)의 제2 더미 전극(122)이 배치된 방향의 측면은 제1 절연층(51)의 일 측면과 정렬될 수 있다.
제2 더미 접촉 전극(127)은 제2 더미 전극(122), 제1 절연층(51) 및 제2 절연층(52) 상에 배치될 수 있다. 제2 더미 접촉 전극(127)은 발광 소자(30)의 타 단부 및 제2 더미 전극(122)의 노출된 상면과 접촉할 수 있다. 발광 소자(30)의 타 단부는 제2 더미 접촉 전극(127)을 통해 제2 더미 전극(122)과 전기적으로 연결될 수 있다.
제2 더미 접촉 전극(127)은 부분적으로 제2 패턴(170), 제1 절연층(51), 제2 절연층(52), 제2 더미 전극(122) 및 발광 소자(30)와 접촉할 수 있다. 제1 더미 접촉 전극(126)과 제2 더미 접촉 전극(127)은 제1 절연층(51)과 제2 절연층(52)에 의해 상호 비접촉될 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라 제2 절연층(52)은 생략될 수 있다.
제3 절연층(53)은 비표시 영역(DPA)에 전면적으로 배치될 수 있다. 제3 절연층(53)은 외부 환경에 대하여 하부의 구조물을 보호하는 기능을 할 수 있다. 다만, 제3 절연층(53)은 생략될 수도 있다.
비표시 영역(NDA)에 배치된 더미 화소(DSP)는 더미 전극들(121, 122), 발광 소자(30) 및 더미 접촉 전극(126, 127)들을 포함하여 특정 파장대의 광을 방출할 수 있다.
점등 패드부(TLP)에는 더미 화소(DSP)를 구동하기 위한 구동 신호를 전달하는 더미 패드 전극들(DPE1, DPE2)을 포함할 수 있다. 오토 프로브와 같은 외부 전원 장치는 점등 패드부(TLP)의 더미 패드 전극들(DPE1, DPE2)과 연결될 수 있다. 이하, 점등 패드부(TLP)에 배치된 더미 패드 전극들(DPE1, DPE2) 및 더미 배선들(DEL1, DEL2)에 대하여 설명한다.
더미 배선들(DEL1, DEL2)은 점등 패드부(TLP)의 제2 층간 절연층(17) 상에 배치될 수 있다. 더미 배선들(DEL1, DEL2)은 제2 데이터 도전층과 동일한 층에 배치될 수 있다. 더미 배선들(DEL1, DEL2) 상에는 더미 패드 전극들(DEP1, DPE2)이 배치될 수 있다.
제2 절연층(52)은 점등 패드부(TLP)에 배치될 수 있다. 일례로, 제2 절연층(52)은 제1 더미 배선(DEL1) 상에서 이를 덮도록 배치되며, 제1 더미 배선(DEL1)의 상면 일부를 노출하는 패드 개구부(OP)를 포함할 수 있다. 또한, 일 실시예에서 제2 절연층(52)은 제1 더미 배선(DEL1)보다 더 큰 폭을 갖도록 배치되어 제1 더미 배선(DEL1)의 측면과 접촉할 수 있고, 하면 중 일부가 제2 층간 절연층(17) 상에 직접 배치될 수 있다.
더미 패드 전극들(DPE1, DPE2)은 제2 절연층(52) 상에 배치될 수 있다. 일례로, 제1 더미 패드 전극(DPE1)은 제2 절연층(52)의 패드 개구부(OP)를 덮도록 배치되며, 패드 개구부(OP)에 의해 노출된 제1 더미 배선(DEL1)의 상면 일부와 직접 접촉할 수 있다. 제1 더미 패드 전극(DPE1)은 제1 더미 배선(DEL1)의 폭과 실질적으로 동일한 폭을 가질 수 있다. 그러나, 이에 제한되지 않으며, 제1 더미 패드 전극(DPE1)은 제1 더미 배선(DEL1)의 폭보다 크거나 작을 수 있다. 제1 더미 패드 전극(DPE1)은 외부 전원 장치와 제1 더미 배선(DEL1)을 전기적으로 연결할 수 있다.
일 실시예에 따르면 더미 패드 전극들(DPE1, DPE2)은 비표시 영역(NDA) 더미 접촉 전극(126, 127)들과 동일한 공정에서 형성되어 이들과 동일한 재료를 포함할 수 있다. 또한, 일 실시예에 따르면 점등 패드부(TLP)에는 더미 패드 전극들(DPE1, DPE2)과 더미 배선들(DEL1, DEL2) 사이에 제2 절연층(52)만이 배치되어 패드 전극의 절연층에 의한 단차를 최소화할 수 있다. 일 실시예에서, 제2 절연층(52)의 두께는 0.2 ㎛ 내지 0.6 ㎛, 바람직하게는 0.3 ㎛ 내외의 범위를 가짐으로써, 더미 패드 전극들(DPE1, DPE2)에 접촉되는 외부 전원 장치와의 접촉 불량을 방지할 수 있다.
이와 같은 구조를 가지는 더미 화소(DSP)는 발광 소자(30)를 포함하는 잉크(IN)를 도포하고 발광 소자(30)를 제2 패턴(170) 상에 정렬시킬 수 있다.
도 14 및 도 15는 일 실시예에 따른 표시 장치의 제조 공정 단계에서 발광 소자들의 배치를 나타내는 개략적인 단면도들이다.
도 14를 참조하면, 제1 평탄화층(19) 상에 제1 뱅크(40)들을 형성하고, 제1 뱅크(40)들 상에 제1 더미 전극(121)과 제2 더미 전극(122)을 각각 형성한다. 이어, 제1 평탄화층(19) 상에 제2 뱅크(45)를 형성한다. 제2 뱅크(45)는 제1 뱅크(40)들, 제1 더미 전극(121) 및 제2 더미 전극(122)을 둘러싸도록 형성될 수 있다. 그리고, 제1 평탄화층(19) 상에 패턴 절연층(165)을 적층한다. 패턴 절연층(165)은 제1 더미 전극(121) 및 제2 더미 전극(122)을 덮을 수 있다.
이어, 제1 뱅크(40)들 사이에 복수의 발광 소자(30)들을 배치한다. 발광 소자(30)는 잉크(IN) 내에 분산된 상태로 제2 뱅크(45)로 구획된 영역 내에 분사될 수 있다. 예시적인 실시예에서, 발광 소자(30)는 용매를 포함하는 잉크(IN) 내에 분산된 상태로 준비되고 잉크젯 프린팅 장치를 이용한 프린팅 공정으로 분사될 수 있다. 잉크젯 프린팅 장치를 통해 분사된 잉크는 제2 뱅크(40)가 둘러싸는 영역 내에 안착될 수 있다. 제2 뱅크(40)는 잉크(IN)가 제2 뱅크(40) 밖으로 넘치는 것을 방지할 수 있다.
발광 소자(30)를 포함하는 잉크(IN)가 분사되면, 제1 더미 전극(121) 및 제2 더미 전극(122)에 전기 신호를 인가하여 복수의 발광 소자(30)들을 패턴 절연층(165) 상에 배치한다. 제1 더미 전극(121) 및 제2 더미 전극(122)은 외부 전원 장치를 통해 전기 신호가 인가될 수 있다. 일 실시예에서 점등 패드부(도 11의 'TLP')에 배치된 제1 더미 패드 전극(DPE1) 및 제2 더미 패드 전극(DPE2)에 오토 프로브를 접촉시켜 전기 신호를 인가할 수 있다. 제1 더미 패드 전극(DPE1)에 인가된 전기 신호는 제1 더미 패드 전극(DPE1)에 연결된 제1 더미 배선(DEL1)을 통해 제1 더미 전극(121)에 인가될 수 있다. 제2 더미 패드 전극(DPE2)에 인가된 전기 신호는 제2 더미 패드 전극(DPE2)에 연결된 제2 더미 배선(DEL2)을 통해 제2 더미 전극(122)에 인가될 수 있다.
제1 더미 전극(121) 및 제2 더미 전극(122)에 전기 신호 즉, 전류를 흘려주면, 제1 더미 전극(121) 및 제2 더미 전극(122) 상에는 전기장(E-Field)이 생성될 수 있다. 잉크(IN) 내에 분산된 발광 소자(30)는 제1 더미 전극(121) 및 제2 더미 전극(122) 중 어느 하나에 교류 신호가 인가되면 쌍극자 모멘트를 생성한다. 쌍극자 모멘트가 생성된 발광 소자(30)는 생성된 전기장에 반응하여 회전 토크(TDEP)가 발생하여 발광 소자(30)가 정렬된다. 그리고 발광 소자(30)는 전기장에 의해 유전영동힘(FDEP)을 받을 수 있고, 유전영동힘을 받은 발광 소자(30)는 전기장 세기가 큰 쪽으로 이동하여 양 단부가 제1 더미 전극(121) 및 제2 더미 전극(122) 상에 중첩되도록 패턴 절연층(165) 상에 안착될 수 있다.
이어, 도 15에 도시된 바와 같이, 패턴 절연층(165)을 식각하여 패터닝함으로써, 제2 패턴(170)이 형성될 수 있다. 이후에는 도 10에 도시된 바와 같이, 제1 절연층(51), 제1 더미 접촉 전극(126), 제2 절연층(52), 제2 더미 접촉 전극(127), 및 제3 절연층(53)을 형성함으로 더미 화소(DSP)가 제조될 수 있다.
일 실시예에서 더미 화소(DSP)는 발광 소자(30)의 높이, 정렬도 및 휘도를 측정할 수 있다. 표시 영역(DPA)에 배치된 서브 화소(SPn)들은 발광 소자(30)를 발광시키기 위해, 하부에 복수의 트랜지스터, 커패시터, 복수의 신호 배선 등이 구비될 수 있다. 그러나, 표시 영역(DPA)에 배치된 서브 화소(SPn)들은 하부의 회로들에서 반사되는 광으로 인해 광학 장치로 측정되는 발광 소자(30)의 높이나 정렬도의 정확성이 낮을 수 있다. 일 실시예에 따른 더미 화소(DSP)는 발광 소자(30)의 발광을 위해 점등 패드부(TLP)의 신호를 이용함으로써 복잡한 회로를 포함하지 않을 수 있다. 따라서, 더미 화소(DSP)의 제1 평탄화층(19) 상부의 구조를 서브 화소(SPn)와 동일하게 구성하고 더미 화소(DSP)의 발광 소자(30)의 높이 및 정렬도를 측정함으로써, 발광 소자(30)의 높이 및 정렬도 측정의 정확성을 높일 수 있다.
다시 말해서, 일 실시예에 따른 더미 화소(DSP)를 포함하는 표시 장치(10)는 더미 화소(DSP)의 발광 소자(30)들의 정렬도 및 휘도를 측정함으로써, 표시 영역(DPA)의 서브 화소(SPn)들의 발광 소자(30)들의 높이, 정렬도 및 휘도를 모니터링할 수 있다. 즉, 본 실시예에서는 발광 소자(30) 하부에 복잡한 회로를 포함하지 않은 더미 화소(DSP)를 구비하여, 발광 소자(30)의 높이 및 정렬도를 보다 정확하게 측정할 수 있다.
또한, 본 실시예에서는 발광 소자(30)의 휘도를 측정하고, 이 휘도를 통해 발광 소자(30)의 높이를 분석할 수 있다. 전술한 바와 같이, 발광 소자(30)가 제2 패턴(170) 상에 배치되어 높이 배치되면 발광 소자(30)에서 방출되는 광이 더미 전극들(121, 122)들에서 반사되는 반사 효율을 증가시킬 수 있고 이는 휘도의 증가로 나타날 수 있다. 일 실시예에서 발광 소자(30)의 휘도 값에 대응되는 발광 소자(30)의 높이 데이터를 누적하여, 발광 소자(30)의 휘도를 측정하면 휘도 값에 대응되는 발광 소자(30)의 높이를 쉽게 판단할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 30: 발광 소자
40: 제1 뱅크 45: 제2 뱅크
51: 제1 절연층 52: 제2 절연층
53: 제3 절연층 121: 제1 더미 전극
122: 제2 더미 전극 126: 제1 더미 접촉 전극
127: 제2 더미 접촉 전극 170: 제2 패턴

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함하는 제1 기판;
    상기 제1 기판 상에서 상기 표시 영역 및 상기 비표시 영역에 배치되어 서로 이격된 복수의 제1 뱅크들;
    상기 표시 영역에서 상기 제1 뱅크들 상에 배치되어 서로 이격된 복수의 전극들;
    상기 비표시 영역에서 상기 제1 뱅크들 상에 배치되어 서로 이격된 복수의 더미 전극들;
    상기 표시 영역에서 상기 복수의 전극들 사이에 배치된 제1 패턴, 및 상기 비표시 영역에서 상기 복수의 더미 전극들 사이에 배치된 제2 패턴;
    상기 제1 패턴 상에 배치된 제1 발광 소자 및 상기 제2 패턴 상에 배치된 제2 발광 소자;
    상기 표시 영역에서 상기 전극들 상에 각각 배치되어 상기 제1 발광 소자의 일 단부와 접촉하는 복수의 접촉 전극들; 및
    상기 비표시 영역에서 상기 더미 전극들 상에 각각 배치되어 상기 제2 발광 소자의 일 단부와 접촉하는 복수의 더미 접촉 전극들을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 더미 전극들, 상기 제2 패턴, 상기 제2 발광 소자 및 상기 복수의 더미 접촉 전극들은 적어도 하나 이상의 더미 화소에 각각 포함되는 표시 장치.
  3. 제2 항에 있어서,
    상기 더미 화소는 상기 비표시 영역에 배치되며, 상기 표시 영역의 적어도 하나의 모서리에 인접하여 배치되는 표시 장치.
  4. 제3 항에 있어서,
    상기 더미 화소는 상기 표시 영역의 네 모서리에 인접하여 배치되는 표시 장치.
  5. 제2 항에 있어서,
    상기 복수의 더미 전극들은 제1 더미 전극 및 상기 제1 더미 전극과 이격된 제2 더미 전극을 포함하며,
    상기 제1 더미 전극과 상기 제2 더미 전극 각각의 일 단부는 상기 제2 발광 소자와 중첩하는 표시 장치.
  6. 제5 항에 있어서,
    상기 비표시 영역에 배치되는 점등 패드부를 더 포함하며,
    상기 점등 패드부는 제1 더미 패드 전극 및 상기 제1 더미 패드 전극과 이격된 제2 더미 패드 전극을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 점등 패드부와 상기 더미 화소 사이에 배치되며, 상기 제1 더미 패드 전극과 상기 제1 더미 전극을 연결하는 제1 더미 배선 및 상기 제2 더미 패드 전극과 상기 제2 더미 전극을 연결하는 제2 더미 배선을 더 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 복수의 전극들 중 적어도 하나는 상기 제1 기판 상에 배치된 트랜지스터와 중첩하고, 상기 복수의 더미 전극들 중 적어도 하나는 상기 트랜지스터와 비중첩하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 패턴은 상기 복수의 전극들 각각의 일 단부를 덮으며, 상기 제2 패턴은 상기 복수의 더미 전극들 각각의 일단부를 덮는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 패턴은 상기 복수의 전극들 사이에 복수 개로 배치되고, 상기 제2 패턴은 상기 복수의 더미 전극들 사이에 복수 개로 배치되는 표시 장치.
  11. 제10 항에 있어서,
    상기 복수의 전극들 및 상기 복수의 더미 전극들은 일 방향으로 연장되어 배치되고, 상기 제2 패턴은 상기 일 방향과 교차하는 방향으로 복수 개로 배치되는 표시 장치.
  12. 표시 영역 및 비표시 영역을 포함하며, 상기 비표시 영역은 더미 화소와 점등 패드부를 포함하는 제1 기판을 포함하며,
    상기 더미 화소는, 상기 제1 기판 상에서 상기 더미 화소에 배치되어 서로 이격된 복수의 제1 뱅크들, 상기 제1 뱅크들 상에 배치되어 서로 이격된 복수의 더미 전극들, 상기 복수의 더미 전극들 사이에 배치된 제2 패턴, 상기 제2 패턴 상에 배치된 발광 소자, 및 상기 더미 전극들 상에 각각 배치되어 상기 발광 소자의 일 단부와 접촉하는 복수의 더미 접촉 전극들을 포함하고,
    상기 점등 패드부는, 상기 제1 기판 상에서 상기 복수의 더미 전극들에 연결된 복수의 더미 배선들, 및 상기 복수의 더미 배선들 상에 배치되며 상기 복수의 더미 배선들과 연결된 복수의 더미 패드 전극들을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 비표시 영역의 상기 제1 기판 상에 배치된 적어도 하나의 신호 배선을 더 포함하며,
    상기 복수의 더미 배선들은 적어도 하나의 상기 신호 배선들과 상호 절연되어 교차하는 표시 장치.
  14. 제13 항에 있어서,
    상기 더미 화소는 상기 적어도 하나의 신호 배선과 비중첩하는 표시 장치.
  15. 제12 항에 있어서,
    상기 복수의 더미 전극들은 제1 더미 전극 및 상기 제1 더미 전극과 이격된 제2 더미 전극을 포함하고,
    상기 복수의 더미 배선들은 제1 더미 배선 및 상기 제1 더미 배선과 이격된 제2 더미 배선을 포함하며,
    상기 복수의 더미 패드 전극들은 제1 더미 패드 전극 및 상기 제1 더미 패드 전극과 이격된 제2 더미 패드 전극을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 더미 전극은 상기 제1 더미 배선을 통해 상기 제1 더미 패드 전극과 연결되고, 상기 제2 더미 전극은 상기 제2 더미 배선을 통해 상기 제2 더미 패드 전극과 연결되는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 더미 패드 전극과 상기 제1 더미 배선의 사이 및 상기 제2 더미 패드 전극과 상기 제2 더미 배선의 사이에 적어도 하나의 절연층을 포함하며,
    상기 제1 더미 패드 전극과 상기 제1 더미 배선, 및 상기 제2 더미 패드 전극과 상기 제2 더미 배선은 각각 상기 절연층을 관통하는 컨택홀들을 통해 연결되는 표시 장치.
  18. 제12 항에 있어서,
    상기 제2 패턴은 상기 복수의 더미 전극들 사이에 복수 개로 배치되는 표시 장치.
  19. 제18 항에 있어서,
    상기 복수의 더미 전극들은 일 방향으로 연장되어 배치되고, 상기 제2 패턴은 상기 일 방향과 교차하는 방향으로 복수 개로 배치되는 표시 장치.
  20. 제12 항에 있어서,
    상기 발광 소자는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 적어도 하나의 발광층을 포함하며,
    상기 제1 반도체층, 상기 제2 반도체층, 및 상기 적어도 하나의 발광층은 절연막으로 둘러싸인 표시 장치.
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