KR20210145437A - Three dimension flash memory with cell on peripheral ciruit structure including common source line - Google Patents

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Abstract

One embodiment may propose a three-dimensional flash memory that reduces manufacturing cost, simplifies layout design, and uses an area efficiently in layout design, and a manufacturing method thereof. Disclosed are the three-dimensional flash memory with a COP structure comprising a common source line and the manufacturing method thereof. According to one embodiment, the three-dimensional flash memory with the COP structure comprises: a substrate on which at least one transistor of a peripheral circuit is formed according to the COP structure; at least one memory cell string extending in one direction from an upper portion of the at least one transistor; and a common source line commonly used by the at least one transistor and the at least one memory cell string.

Description

공통 소스 라인을 포함하는 COP 구조가 적용된 3차원 플래시 메모리{THREE DIMENSION FLASH MEMORY WITH CELL ON PERIPHERAL CIRUIT STRUCTURE INCLUDING COMMON SOURCE LINE }3D flash memory with COP structure including common source line {THREE DIMENSION FLASH MEMORY WITH CELL ON PERIPHERAL CIRUIT STRUCTURE INCLUDING COMMON SOURCE LINE }

아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게 COP(Cell On Peripheral circuit) 구조가 적용된 3차원 플래시 메모리에 대한 기술이다.The following embodiments relate to a three-dimensional flash memory, and in more detail, a technology for a three-dimensional flash memory to which a COP (Cell On Peripheral circuit) structure is applied.

플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.Flash memory is an electrically erasable and programmable read only memory (EEPROM), which electrically controls input and output of data by means of Fowler-Nordheimtunneling (FN tunneling) or hot electron injection. .

최근 플래시 메모리에는, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 수직적으로 셀을 적층하며 집적도를 증가시키는 3차원 구조가 적용되었다. 이러한 기존의 3차원 플래시 메모리를 나타낸 도 1을 참조하면, 3차원 플래시 메모리(100)는 기판(110)에 수직 방향으로 형성된 채널층(121), 채널층(121)을 감싸도록 형성된 전하 저장층(122), 전하 저장층(122)에 연결되며 수평 방향으로 적층된 복수의 전극층들(130) 및 복수의 전극층들(130)에 교번하며 개재되는 복수의 절연층들(140)을 포함하는 구조를 갖는다. 이하, 데이터의 저장 및 판독과 직접적으로 관련된 구성요소인 전하 저장층(122)과 채널층(121)은 메모리 셀 스트링(120)으로 명명될 수 있다.Recently, a three-dimensional structure in which cells are stacked vertically to increase the degree of integration has been applied to flash memory to satisfy the high performance and low price demanded by consumers. Referring to FIG. 1 showing such a conventional three-dimensional flash memory, the three-dimensional flash memory 100 includes a channel layer 121 formed in a vertical direction on a substrate 110 and a charge storage layer formed to surround the channel layer 121 . 122 , a structure including a plurality of electrode layers 130 connected to the charge storage layer 122 and stacked in a horizontal direction and a plurality of insulating layers 140 alternately interposed between the plurality of electrode layers 130 . has Hereinafter, the charge storage layer 122 and the channel layer 121 , which are components directly related to storage and reading of data, may be referred to as a memory cell string 120 .

이러한 기존의 3차원 플래시 메모리(100)는, 주변 회로의 적어도 하나의 트랜지스터(150)가 기판(110)에 형성되고 그 위에 절연층(151)이 배치됨으로써, 주변 회로의 적어도 하나의 트랜지스터(150)가 기판(110)과 절연층(151)에 매립되는 COP 구조를 갖게 될 수 있다. 이하, 주변 회로는 3차원 플래시 메모리(100)의 동작 중 메모리 셀 스트링의 데이터 저장 및 판독 동작을 제외한 나머지 동작과 관련되는 회로를 의미한다.In the conventional 3D flash memory 100 , at least one transistor 150 of a peripheral circuit is formed on a substrate 110 and an insulating layer 151 is disposed thereon, so that at least one transistor 150 of a peripheral circuit ) may have a COP structure in which the substrate 110 and the insulating layer 151 are buried. Hereinafter, the peripheral circuit refers to a circuit related to operations other than the data storage and reading operations of the memory cell string during the operation of the 3D flash memory 100 .

그러나 COP 구조가 적용된 기존의 3차원 플래시 메모리(100)는 적어도 하나의 메모리 셀 스트링(120)이 사용하는 소스 라인(123)과 주변 회로의 적어도 하나의 트랜지스터(150)가 사용하는 소스 라인(152, 153)을 독립적으로 구분되도록 구비하기 때문에, 메모리 셀 스트링 용 소스 라인(123)과 주변 회로의 트랜지스터 용 소스 라인(152, 153)이 서로 다른 공정을 통해 각기 제조되어 제조 Cost가 상승되는 단점 및 Layout 설계가 복잡하고 Layout 설계에서 효율적으로 면적을 사용하지 못하는 단점을 갖는다.However, in the conventional 3D flash memory 100 to which the COP structure is applied, the source line 123 used by at least one memory cell string 120 and the source line 152 used by at least one transistor 150 of a peripheral circuit . Layout design is complicated and has the disadvantage that the area cannot be used efficiently in the layout design.

따라서, 메모리 셀 스트링 용 소스 라인과 주변 회로의 트랜지스터 용 소스 라인을 제조함에 있어, 제조 Cost를 절감하고, Layout 설계를 단순화하며 Layout 설계에서 효율적으로 면적을 사용하는 기술이 제안될 필요가 있다.Therefore, in manufacturing the source line for the memory cell string and the source line for the transistor of the peripheral circuit, there is a need to propose a technique for reducing the manufacturing cost, simplifying the layout design, and efficiently using the area in the layout design.

일 실시예들은 메모리 셀 스트링 및 주변 회로의 트랜지스터 용 공통 소스 라인을 포함하는 COP 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법을 제안한다.One embodiment proposes a three-dimensional flash memory to which a COP structure including a memory cell string and a common source line for transistors of a peripheral circuit is applied, and a method of manufacturing the same.

보다 상세하게, 일 실시예들은 주변 회로의 적어도 하나의 트랜지스터와 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인을 포함함으로써, 제조 Cost를 절감하고, Layout 설계를 단순화하며 Layout 설계에서 효율적으로 면적을 사용하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.More specifically, embodiments include a common source line commonly used by at least one transistor of a peripheral circuit and at least one memory cell string, thereby reducing manufacturing cost, simplifying layout design, and efficient layout design. We propose a three-dimensional flash memory using an area and a method for manufacturing the same.

일 실시예에 따르면, COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리는, 상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판; 상기 적어도 하나의 트랜지스터의 상부로부터 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 및 상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인을 포함한다.According to an embodiment, a three-dimensional flash memory to which a COP (Cell on Peripheral circuit) structure is applied includes: a substrate on which at least one transistor of a peripheral circuit is formed according to the COP structure; at least one memory cell string extending in one direction from an upper portion of the at least one transistor; and a common source line commonly used by the at least one transistor and the at least one memory cell string.

일측에 따르면, 상기 공통 소스 라인은, 상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되도록 적어도 하나의 수평 부분 및 적어도 하나의 수직 부분을 포함하는 것을 특징으로 할 수 있다.According to one side, the common source line may include at least one horizontal portion and at least one vertical portion to be commonly used by the at least one transistor and the at least one memory cell string.

다른 일측에 따르면, 상기 공통 소스 라인은, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분이 단일 공정을 통해 일체형으로 형성되는 것을 특징으로 할 수 있다.According to another aspect, the common source line may be characterized in that the at least one horizontal portion and the at least one vertical portion are integrally formed through a single process.

또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분은, 동일한 물질로 형성되는 것을 특징으로 할 수 있다.According to another aspect, the at least one horizontal portion and the at least one vertical portion may be formed of the same material.

또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분은, 상기 적어도 하나의 메모리 셀 스트링과 연결되고, 상기 적어도 하나의 수직 부분은, 상기 적어도 하나의 트랜지스터와 연결되는 것을 특징으로 할 수 있다.According to another aspect, the at least one horizontal portion may be connected to the at least one memory cell string, and the at least one vertical portion may be connected to the at least one transistor.

또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분은, 상기 적어도 하나의 메모리 셀 스트링이 형성되는 면적에 대응하는 면적으로 형성되는 것을 특징으로 할 수 있다.According to another aspect, the at least one horizontal portion may be formed to have an area corresponding to an area in which the at least one memory cell string is formed.

또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분은, 상기 적어도 하나의 트랜지스터와 상기 적어도 하나의 메모리 셀 스트링 사이에 위치하는 것을 특징으로 할 수 있다.According to another aspect, the at least one horizontal portion may be positioned between the at least one transistor and the at least one memory cell string.

또 다른 일측에 따르면, 상기 적어도 하나의 수직 부분은, 상기 적어도 하나의 트랜지스터가 상기 기판에 형성되는 위치에 기초하여 형성되는 것을 특징으로 할 수 있다.According to another aspect, the at least one vertical portion may be formed based on a position where the at least one transistor is formed on the substrate.

일 실시예에 따르면, COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리의 제조 방법은, 상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판을 준비하는 단계; 상기 적어도 하나의 트랜지스터와 상기 적어도 하나의 트랜지스터의 상부에 위치할 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되기 위한 공통 소스 라인을 형성하는 단계; 및 상기 공통 소스 라인의 상부에 상기 적어도 하나의 메모리 셀 스트링을 일 방향으로 연장 형성하는 단계를 포함한다.According to an embodiment, a method of manufacturing a 3D flash memory to which a COP (Cell on Peripheral circuit) structure is applied may include: preparing a substrate on which at least one transistor of a peripheral circuit is formed according to the COP structure; forming a common source line for use in common by the at least one transistor and at least one memory cell string to be positioned over the at least one transistor; and extending the at least one memory cell string in one direction over the common source line.

일측에 따르면, 상기 공통 소스 라인을 형성하는 단계는, 상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되도록 적어도 하나의 수평 부분 및 적어도 하나의 수직 부분을 형성하는 단계인 것을 특징으로 할 수 있다.According to one side, the forming of the common source line is a step of forming at least one horizontal portion and at least one vertical portion to be commonly used by the at least one transistor and the at least one memory cell string. can be characterized.

다른 일측에 따르면, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 단일 공정을 통해 일체형으로 형성하는 것을 특징으로 할 수 있다.According to another aspect, the step of forming the at least one horizontal part and the at least one vertical part is characterized in that the at least one horizontal part and the at least one vertical part are integrally formed through a single process. can

또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는, 상기 적어도 하나의 수평 부분이 상기 적어도 하나의 메모리 셀 스트링과 연결되고, 상기 적어도 하나의 수직 부분이 상기 적어도 하나의 트랜지스터와 연결되도록 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 것을 특징으로 할 수 있다.According to another aspect, in the forming of the at least one horizontal portion and the at least one vertical portion, the at least one horizontal portion is connected to the at least one memory cell string, and the at least one vertical portion is The at least one horizontal portion and the at least one vertical portion may be formed to be connected to the at least one transistor.

또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는, 상기 적어도 하나의 메모리 셀 스트링이 형성되는 면적에 대응하는 면적으로 상기 적어도 하나의 수평 부분을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.According to another aspect, the forming of the at least one horizontal portion and the at least one vertical portion may include forming the at least one horizontal portion with an area corresponding to an area in which the at least one memory cell string is formed. It may be characterized in that it comprises a step.

또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는, 상기 적어도 하나의 트랜지스터가 상기 기판에 형성되는 위치에 기초하여 상기 적어도 하나의 수직 부분을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.According to another aspect, the forming of the at least one horizontal portion and the at least one vertical portion may include forming the at least one vertical portion based on a position at which the at least one transistor is formed on the substrate. It may be characterized in that it includes.

일 실시예들은 메모리 셀 스트링 및 주변 회로의 트랜지스터 용 공통 소스 라인을 포함하는 COP 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.Embodiments may propose a 3D flash memory to which a COP structure including a memory cell string and a common source line for transistors of a peripheral circuit is applied, and a method of manufacturing the same.

보다 상세하게, 일 실시예들은 주변 회로의 적어도 하나의 트랜지스터와 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인을 포함함으로써, 제조 Cost를 절감하고, Layout 설계를 단순화하며 Layout 설계에서 효율적으로 면적을 사용하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.More specifically, embodiments include a common source line commonly used by at least one transistor of a peripheral circuit and at least one memory cell string, thereby reducing manufacturing cost, simplifying layout design, and efficient layout design. It is possible to propose a three-dimensional flash memory using an area and a method for manufacturing the same.

도 1은 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 4a 내지 4c는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다.1 is an XZ cross-sectional view illustrating a conventional three-dimensional flash memory.
2 is an XZ cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
3 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
4A to 4C are XZ cross-sectional views illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the examples. In addition, like reference numerals in each figure denote like members.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, the terms used in this specification are terms used to properly express the preferred embodiment of the present invention, which may vary according to the intention of a user or operator, or customs in the field to which the present invention belongs. Accordingly, definitions of these terms should be made based on the content throughout this specification.

도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.2 is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.

도 2를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(200)는 기판(210), 적어도 하나의 메모리 셀 스트링(220) 및 공통 소스 라인(230)을 포함한다.Referring to FIG. 2 , the 3D flash memory 200 according to an embodiment includes a substrate 210 , at least one memory cell string 220 , and a common source line 230 .

기판(210)은 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터(211, 212)가 형성되며, 단결정질의 실리콘(Single crystal silicon) 또는 폴리 실리콘(Poly-silicon)으로 형성될 수 있다.At least one transistor 211 and 212 of a peripheral circuit is formed on the substrate 210 according to the COP structure, and may be formed of single crystal silicon or poly-silicon.

적어도 하나의 메모리 셀 스트링(220)은 주변 회로의 적어도 하나의 트랜지스터(211, 212)의 상부로부터 일 방향(예컨대, Z 방향)으로 연장 형성되며, 그 상부에 배치되는 드레인 라인(미도시)을 포함한 채 적어도 하나의 채널층(221) 및 적어도 하나의 채널층(221)을 감싸는 적어도 하나의 전하 저장층(222)으로 구성될 수 있다. 적어도 하나의 채널층(221)은 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있으며, 적어도 하나의 전하 저장층(222)은, 복수의 전극층들(미도시)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로도 형성될 수 있다. 이하, 적어도 하나의 전하 저장층(222)이 기판(210)에 대해 직교하는 일 방향(예컨대, Z 방향)으로 연장 형성(기판(210)과 수직으로 연장 형성)되는 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 기판(210)과 평행하며 복수의 전극층들과 접촉되는 수평 요소도 더 포함할 수 있다.The at least one memory cell string 220 is formed to extend in one direction (eg, the Z direction) from the top of the at least one transistor 211 and 212 of the peripheral circuit, and includes a drain line (not shown) disposed thereon. It may include at least one channel layer 221 and at least one charge storage layer 222 surrounding the at least one channel layer 221 . The at least one channel layer 221 may be formed of single-crystalline silicon or polysilicon, and the at least one charge storage layer 222 stores charges from current flowing through a plurality of electrode layers (not shown). As a component, for example, it may be formed in a structure of Oxide-Nitride-Oxide (ONO). Hereinafter, it will be described that the at least one charge storage layer 222 includes only a vertical element extending in one direction (eg, Z-direction) perpendicular to the substrate 210 (eg extending perpendicularly to the substrate 210 ). However, the present invention is not limited thereto and may further include a horizontal element parallel to the substrate 210 and in contact with the plurality of electrode layers.

여기서, 도면에 도시되지 않은 복수의 전극층들은 도 1에 도시된 기존의 3차원 플래시 메모리(100)에 포함되는 복수의 전극층들(130)과 동일하게 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성되어 워드라인의 기능을 담당할 수 있다. 마찬가지로, 복수의 전극층들 사이에는 복수의 절연층들(미도시)이 절연 특성을 갖는 다양한 물질로 형성되어 복수의 전극층들과 교번하며 개재될 수 있다.Here, the plurality of electrode layers not shown in the drawing are W (tungsten), Ti (titanium), Ta ( Tantalum), Au (copper), or Au (gold) may be formed of a conductive material to serve as a word line. Similarly, between the plurality of electrode layers, a plurality of insulating layers (not shown) may be formed of various materials having insulating properties and may be alternately interposed between the plurality of electrode layers.

공통 소스 라인(230)은 주변 회로의 적어도 하나의 트랜지스터(211, 212) 및 적어도 하나의 메모리 셀 스트링(220)에 의해 공통으로 사용되며, 적어도 하나의 수평 부분(231) 및 적어도 하나의 수직 부분(232)을 포함하도록 구성될 수 있다. 일례로, 공통 소스 라인(230)은 기판(210)과 평행하도록 위치하는 적어도 하나의 수평 부분(231)과, 주변 회로의 적어도 하나의 트랜지스터(211, 212)의 사이 공간에 기판(210)과 수직으로 위치하는 적어도 하나의 수직 부분(232)을 포함할 수 있다.The common source line 230 is commonly used by at least one transistor 211 , 212 and at least one memory cell string 220 of a peripheral circuit, and includes at least one horizontal portion 231 and at least one vertical portion. 232 . For example, the common source line 230 includes at least one horizontal portion 231 positioned parallel to the substrate 210 and the substrate 210 in a space between the at least one transistor 211 and 212 of the peripheral circuit. It may include at least one vertical portion 232 positioned vertically.

이와 같은 구조를 갖는 공통 소스 라인(230)의 적어도 하나의 수평 부분(231) 및 적어도 하나의 수직 부분(232)은, 단일 공정을 통해 일체형으로 형성됨을 특징으로 할 수 있다. 즉, 공통 소스 라인(230)의 적어도 하나의 수평 부분(231) 및 적어도 하나의 수직 부분(232)은, 단일 공정을 통해 형성됨으로써, 일체형의 구조를 갖게 될 수 있다.At least one horizontal portion 231 and at least one vertical portion 232 of the common source line 230 having such a structure may be characterized in that it is integrally formed through a single process. That is, at least one horizontal portion 231 and at least one vertical portion 232 of the common source line 230 may have an integrated structure by being formed through a single process.

이 때, 공통 소스 라인(230)의 적어도 하나의 수평 부분(231) 및 적어도 하나의 수직 부분(232)은, 동일한 물질(예컨대, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질)로 형성될 수 있으며, 적어도 하나의 수평 부분(231)이 적어도 하나의 메모리 셀 스트링(220)과 연결되고 적어도 하나의 수직 부분(232)이 주변 회로의 적어도 하나의 트랜지스터(211, 212)와 연결되도록 형성될 수 있다. 이에, 공통 소스 라인(230)은 적어도 하나의 메모리 셀 스트링(220) 및 주변 회로의 적어도 하나의 트랜지스터(211, 212) 각각과 전기적으로 연결될 수 있다. 이하, 적어도 하나의 수평 부분(231)이 적어도 하나의 메모리 셀 스트링(220)과 연결된다는 것은, 적어도 하나의 수평 부분(231)이 적어도 하나의 메모리 셀 스트링(220)과 직접적으로 접촉함은 물론 다른 구성요소를 거쳐 간접적으로 연결되는 것을 의미할 수 있다. 마찬가지로, 적어도 하나의 수직 부분(232)이 주변 회로의 적어도 하나의 트랜지스터(211, 212)와 연결된다는 것은, 적어도 하나의 수직 부분(232)이 주변 회로의 적어도 하나의 트랜지스터(211, 212)와 직접적으로 접촉함은 물론 다른 구성요소를 거쳐 간접적으로 연결되는 것을 의미할 수 있다.In this case, the at least one horizontal portion 231 and the at least one vertical portion 232 of the common source line 230 are formed of the same material (eg, W (tungsten), Ti (titanium), Ta (tantalum), Au (a conductive material such as copper) or Au (gold), at least one horizontal portion 231 is connected to the at least one memory cell string 220 and at least one vertical portion 232 is peripheral It may be formed to be connected to at least one transistor 211 , 212 of a circuit. Accordingly, the common source line 230 may be electrically connected to each of the at least one memory cell string 220 and the at least one transistor 211 and 212 of the peripheral circuit. Hereinafter, when the at least one horizontal portion 231 is connected to the at least one memory cell string 220 , the at least one horizontal portion 231 directly contacts the at least one memory cell string 220 , of course. It may mean indirectly connected through other components. Similarly, that the at least one vertical portion 232 is coupled with the at least one transistor 211 , 212 of the peripheral circuit means that the at least one vertical portion 232 is coupled with the at least one transistor 211 , 212 of the peripheral circuit. Direct contact may also mean indirect connection through other components.

또한, 공통 소스 라인(230)의 적어도 하나의 수평 부분(231)은 적어도 하나의 메모리 셀 스트링(220)이 형성되는 면적에 대응하는 면적으로 형성될 수 있다. 예를 들어, 공통 소스 라인(230)의 적어도 하나의 수평 부분(231)은 적어도 하나의 메모리 셀 스트링(220) 전체에 의해 소스 라인으로 사용 가능해야 하므로, 적어도 하나의 메모리 셀 스트링(220)의 하부 전체와 맞닿을 수 있도록 적어도 하나의 메모리 셀 스트링(220)의 하부 전체의 면적과 동일하거나 더 큰 면적을 갖도록 형성될 수 있다. 이에 따라, 공통 소스 라인(230)의 적어도 하나의 수평 부분(231)은 주변 회로의 적어도 하나의 트랜지스터(211, 212)와 적어도 하나의 메모리 셀 스트링(220) 사이에 위치하게 될 수 있다.Also, at least one horizontal portion 231 of the common source line 230 may be formed to have an area corresponding to an area in which the at least one memory cell string 220 is formed. For example, since at least one horizontal portion 231 of the common source line 230 must be usable as a source line by the entire at least one memory cell string 220 , The at least one memory cell string 220 may be formed to have an area equal to or greater than an area of the entire lower portion so as to be in contact with the entire lower portion. Accordingly, at least one horizontal portion 231 of the common source line 230 may be positioned between at least one transistor 211 and 212 of a peripheral circuit and at least one memory cell string 220 .

또한, 공통 소스 라인(230)의 적어도 하나의 수직 부분(232)은 주변 회로의 적어도 하나의 트랜지스터(211, 212)의 배치 위치에 기초하여 형성될 수 있다. 예를 들어, 공통 소스 라인(230)의 적어도 하나의 수직 부분(232)은 주변 회로의 적어도 하나의 트랜지스터(211, 212)와 연결되어야 하므로, 주변 회로의 적어도 하나의 트랜지스터(211, 212)가 기판(210) 상에 배치되는 위치를 고려하여 주변 회로의 적어도 하나의 트랜지스터(211, 212)의 사이 공간에 위치하도록 형성될 수 있다.In addition, the at least one vertical portion 232 of the common source line 230 may be formed based on the arrangement position of the at least one transistor 211 and 212 in the peripheral circuit. For example, at least one vertical portion 232 of the common source line 230 must be connected with at least one transistor 211 , 212 of the peripheral circuit, so that at least one transistor 211 , 212 of the peripheral circuit is It may be formed to be positioned in a space between the at least one transistor 211 and 212 of a peripheral circuit in consideration of a location disposed on the substrate 210 .

이처럼 일 실시예에 따른 3차원 플래시 메모리(200)는 주변 회로의 적어도 하나의 트랜지스터(211, 212)와 적어도 하나의 메모리 셀 스트링(220)에 의해 공통으로 사용되는 공통 소스 라인을 포함함으로써, 제조 Cost를 절감하고, Layout 설계를 단순화하며 Layout 설계에서 효율적으로 면적을 사용하는 기술적 효과를 도모할 수 있다.As described above, the 3D flash memory 200 according to an embodiment includes a common source line commonly used by at least one transistor 211 , 212 and at least one memory cell string 220 of a peripheral circuit, thereby manufacturing It can reduce cost, simplify layout design, and achieve technical effects of efficiently using area in layout design.

이와 같은 3차원 플래시 메모리(200)의 제조 공정에 대한 상세한 설명은 아래의 도 3 및 4a 내지 4c를 참조하여 기재하기로 한다.A detailed description of the manufacturing process of the three-dimensional flash memory 200 will be described with reference to FIGS. 3 and 4A to 4C below.

도 3은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 4a 내지 4c는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다. 이하, 도 3 및 4a 내지 4c를 참조하여 설명되는 제조 방법은 도 2에 설명된 3차원 플래시 메모리(200)를 제조하기 위한 것으로서, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.3 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment, and FIGS. 4A to 4C are cross-sectional views taken along X-Z illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment. Hereinafter, the manufacturing method described with reference to FIGS. 3 and 4A to 4C is for manufacturing the 3D flash memory 200 illustrated in FIG. 2 , and is assumed to be performed by an automated and mechanized manufacturing system.

도 3 및 4a 내지 4c를 참조하면, 일 실시예에 따른 제조 시스템은 단계(S310)에서, 도 4a와 같이 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터(411, 412)가 형성된 기판(410)을 준비한다.Referring to FIGS. 3 and 4A to 4C , in the manufacturing system according to an embodiment, in step S310 , at least one transistor 411 , 412 of a peripheral circuit according to the COP structure as shown in FIG. 4A is formed on a substrate 410 . prepare

이어서, 제조 시스템은 단계(S320)에서, 도 4b와 같이 주변 회로의 적어도 하나의 트랜지스터(411, 412)와 적어도 하나의 트랜지스터(411, 412)의 상부에 위치할 적어도 하나의 메모리 셀 스트링(420)에 의해 공통으로 사용되기 위한 공통 소스 라인(430)을 형성한다.Subsequently, in the manufacturing system in step S320 , as shown in FIG. 4B , at least one transistor 411 , 412 and at least one memory cell string 420 to be positioned above the at least one transistor 411 , 412 of the peripheral circuit ) to form a common source line 430 for common use.

이처럼 공통 소스 라인(430)이 적어도 하나의 트랜지스터(411, 412)와 적어도 하나의 메모리 셀 스트링(420)에 의해 공통으로 사용될 수 있도록, 제조 시스템은 적어도 하나의 수평 부분(431)과 적어도 하나의 수직 부분(432)으로 구성되는 공통 소스 라인(430)을 형성할 수 있다.In this way, the manufacturing system includes at least one horizontal portion 431 and at least one A common source line 430 composed of vertical portions 432 may be formed.

보다 상세하게, 제조 시스템은 적어도 하나의 수평 부분(431)이 적어도 하나의 메모리 셀 스트링(420)과 연결되고, 적어도 하나의 수직 부분(432)이 주변 회로의 적어도 하나의 트랜지스터(411, 412)와 연결되도록 적어도 하나의 수평 부분(431)과 적어도 하나의 수직 부분(432)을 각각 형성할 수 있다.More specifically, the manufacturing system is such that at least one horizontal portion 431 is coupled to at least one memory cell string 420 , and at least one vertical portion 432 is connected to at least one transistor 411 , 412 of a peripheral circuit. At least one horizontal portion 431 and at least one vertical portion 432 may be respectively formed to be connected to the .

특히, 제조 시스템은 적어도 하나의 수평 부분(431) 및 적어도 하나의 수직 부분(432)을 형성함에 있어, 단일 공정을 통해 일체형으로 형성함을 특징으로 할 수 있다. 예를 들어, 제조 시스템은 도 4b 내지 4c와 같은 단일 공정을 통해 공통 소스 라인(430)의 적어도 하나의 수평 부분(431) 및 적어도 하나의 수직 부분(432)을 동일한 물질(예컨대, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질)로 일체형으로 형성할 수 있다.In particular, in forming the at least one horizontal portion 431 and the at least one vertical portion 432 , the manufacturing system may be characterized in that it is integrally formed through a single process. For example, the manufacturing system may fabricate at least one horizontal portion 431 and at least one vertical portion 432 of the common source line 430 from the same material (eg, W (tungsten) ), a conductive material such as Ti (titanium), Ta (tantalum), Au (copper), or Au (gold)) may be integrally formed.

이 때, 제조 시스템은 적어도 하나의 메모리 셀 스트링(420)이 형성되는 면적에 대응하는 면적으로 공통 소스 라인(430)의 적어도 하나의 수평 부분(431)을 형성할 수 있다. 예를 들어, 공통 소스 라인(430)의 적어도 하나의 수평 부분(431)은 적어도 하나의 메모리 셀 스트링(420) 전체에 의해 소스 라인으로 사용 가능해야 하므로, 제조 시스템은 적어도 하나의 메모리 셀 스트링(420)의 하부 전체와 맞닿을 수 있도록 적어도 하나의 메모리 셀 스트링(420)의 하부 전체의 면적과 동일하거나 더 큰 면적을 갖도록 공통 소스 라인(430)의 적어도 하나의 수평 부분(431)을 형성할 수 있다.In this case, the manufacturing system may form at least one horizontal portion 431 of the common source line 430 with an area corresponding to an area in which at least one memory cell string 420 is formed. For example, since at least one horizontal portion 431 of the common source line 430 must be usable as a source line by the entirety of the at least one memory cell string 420 , the manufacturing system requires at least one memory cell string ( At least one horizontal portion 431 of the common source line 430 may be formed to have an area equal to or larger than an area of the entire lower portion of the at least one memory cell string 420 so as to be in contact with the entire lower portion of the memory cell string 420 . can

또한, 제조 시스템은 주변 회로의 적어도 하나의 트랜지스터(411, 412)의 배치 위치에 기초하여 공통 소스 라인(430)의 적어도 하나의 수직 부분(432)을 형성할 수 있다. 예를 들어, 공통 소스 라인(430)의 적어도 하나의 수직 부분(432)은 주변 회로의 적어도 하나의 트랜지스터(411, 412)와 연결되어야 하므로, 제조 시스템은 주변 회로의 적어도 하나의 트랜지스터(411, 412)가 기판(410) 상에 배치되는 위치를 고려하여 주변 회로의 적어도 하나의 트랜지스터(411, 412)의 사이 공간에 공통 소스 라인(430)의 적어도 하나의 수직 부분(432)이 위치하도록 형성할 수 있다.Further, the manufacturing system may form the at least one vertical portion 432 of the common source line 430 based on the placement location of the at least one transistor 411 , 412 in the peripheral circuit. For example, at least one vertical portion 432 of the common source line 430 must be connected with at least one transistor 411 , 412 of the peripheral circuit, so that the manufacturing system requires at least one transistor 411 , 412 of the peripheral circuit. At least one vertical portion 432 of the common source line 430 is positioned in the space between the at least one transistor 411 and 412 of the peripheral circuit in consideration of the position where the 412 is disposed on the substrate 410 . can do.

그 다음, 제조 시스템은 단계(S330)에서, 도 4c와 같이 공통 소스 라인(430)의 상부에 적어도 하나의 메모리 셀 스트링(420)을 일 방향으로 연장 형성한다.Next, in step S330 , the manufacturing system extends at least one memory cell string 420 on the common source line 430 in one direction as shown in FIG. 4C .

이 때, 제조 시스템은 적어도 하나의 메모리 셀 스트링(420)에 수직 방향으로 적층되는 복수의 전극층들(미도시) 및 복수의 전극층들 사이에 교번하며 개재되는 복수의 절연층들(미도시)을 형성할 수 있다.In this case, the manufacturing system includes a plurality of electrode layers (not shown) stacked in a vertical direction on at least one memory cell string 420 and a plurality of insulating layers (not shown) alternately interposed between the plurality of electrode layers. can be formed

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with reference to the limited embodiments and drawings, various modifications and variations are possible from the above description by those skilled in the art. For example, the described techniques are performed in a different order than the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims (14)

COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리에 있어서,
상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판;
상기 적어도 하나의 트랜지스터의 상부로부터 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 및
상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인
을 포함하는 3차원 플래시 메모리.In a three-dimensional flash memory to which a COP (Cell on Peripheral circuit) structure is applied,
a substrate on which at least one transistor of a peripheral circuit is formed according to the COP structure;
at least one memory cell string extending in one direction from an upper portion of the at least one transistor; and
A common source line commonly used by the at least one transistor and the at least one memory cell string
A three-dimensional flash memory comprising a. 제1항에 있어서,
상기 공통 소스 라인은,
상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되도록 적어도 하나의 수평 부분 및 적어도 하나의 수직 부분을 포함하는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
The common source line is
and at least one horizontal portion and at least one vertical portion for common use by the at least one transistor and the at least one string of memory cells. 제2항에 있어서,
상기 공통 소스 라인은,
상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분이 단일 공정을 통해 일체형으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.3. The method of claim 2,
The common source line is
wherein the at least one horizontal portion and the at least one vertical portion are integrally formed through a single process. 제3항에 있어서,
상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분은,
동일한 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.4. The method of claim 3,
the at least one horizontal portion and the at least one vertical portion,
A three-dimensional flash memory, characterized in that it is formed of the same material. 제2항에 있어서,
상기 적어도 하나의 수평 부분은,
상기 적어도 하나의 메모리 셀 스트링과 연결되고,
상기 적어도 하나의 수직 부분은,
상기 적어도 하나의 트랜지스터와 연결되는 것을 특징으로 하는 3차원 플래시 메모리.3. The method of claim 2,
the at least one horizontal portion,
connected to the at least one memory cell string;
the at least one vertical portion,
A three-dimensional flash memory, characterized in that connected to the at least one transistor. 제2항에 있어서,
상기 적어도 하나의 수평 부분은,
상기 적어도 하나의 메모리 셀 스트링이 형성되는 면적에 대응하는 면적으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.3. The method of claim 2,
the at least one horizontal portion,
The three-dimensional flash memory is formed in an area corresponding to an area in which the at least one memory cell string is formed. 제2항에 있어서,
상기 적어도 하나의 수평 부분은,
상기 적어도 하나의 트랜지스터와 상기 적어도 하나의 메모리 셀 스트링 사이에 위치하는 것을 특징으로 하는 3차원 플래시 메모리.3. The method of claim 2,
the at least one horizontal portion,
The three-dimensional flash memory is positioned between the at least one transistor and the at least one memory cell string. 제2항에 있어서,
상기 적어도 하나의 수직 부분은,
상기 적어도 하나의 트랜지스터가 상기 기판에 형성되는 위치에 기초하여 형성되는 것을 특징으로 하는 3차원 플래시 메모리.3. The method of claim 2,
the at least one vertical portion,
wherein the at least one transistor is formed based on a position where the at least one transistor is formed on the substrate. COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리의 제조 방법에 있어서,
상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판을 준비하는 단계;
상기 적어도 하나의 트랜지스터와 상기 적어도 하나의 트랜지스터의 상부에 위치할 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되기 위한 공통 소스 라인을 형성하는 단계; 및
상기 공통 소스 라인의 상부에 상기 적어도 하나의 메모리 셀 스트링을 일 방향으로 연장 형성하는 단계
를 포함하는 3차원 플래시 메모리의 제조 방법.In the manufacturing method of a three-dimensional flash memory to which a COP (Cell on Peripheral circuit) structure is applied,
preparing a substrate on which at least one transistor of a peripheral circuit is formed according to the COP structure;
forming a common source line for use in common by the at least one transistor and at least one memory cell string to be positioned over the at least one transistor; and
forming the at least one memory cell string to extend in one direction over the common source line;
A method of manufacturing a three-dimensional flash memory comprising a. 제9항에 있어서,
상기 공통 소스 라인을 형성하는 단계는,
상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되도록 적어도 하나의 수평 부분 및 적어도 하나의 수직 부분을 형성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.10. The method of claim 9,
Forming the common source line comprises:
and forming at least one horizontal portion and at least one vertical portion to be used in common by the at least one transistor and the at least one memory cell string. 제10항에 있어서,
상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는,
상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 단일 공정을 통해 일체형으로 형성하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.11. The method of claim 10,
Forming the at least one horizontal portion and the at least one vertical portion comprises:
The method of manufacturing a three-dimensional flash memory, characterized in that the at least one horizontal portion and the at least one vertical portion are integrally formed through a single process. 제10항에 있어서,
상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는,
상기 적어도 하나의 수평 부분이 상기 적어도 하나의 메모리 셀 스트링과 연결되고, 상기 적어도 하나의 수직 부분이 상기 적어도 하나의 트랜지스터와 연결되도록 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.11. The method of claim 10,
Forming the at least one horizontal portion and the at least one vertical portion comprises:
forming the at least one horizontal portion and the at least one vertical portion such that the at least one horizontal portion is coupled to the at least one memory cell string, and the at least one vertical portion is coupled to the at least one transistor. A method of manufacturing a three-dimensional flash memory, characterized in that. 제10항에 있어서,
상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는,
상기 적어도 하나의 메모리 셀 스트링이 형성되는 면적에 대응하는 면적으로 상기 적어도 하나의 수평 부분을 형성하는 단계
를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.11. The method of claim 10,
Forming the at least one horizontal portion and the at least one vertical portion comprises:
forming the at least one horizontal portion with an area corresponding to an area in which the at least one memory cell string is formed;
A method of manufacturing a three-dimensional flash memory comprising a. 제10항에 있어서,
상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는,
상기 적어도 하나의 트랜지스터가 상기 기판에 형성되는 위치에 기초하여 상기 적어도 하나의 수직 부분을 형성하는 단계
를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.11. The method of claim 10,
Forming the at least one horizontal portion and the at least one vertical portion comprises:
forming the at least one vertical portion based on a location at which the at least one transistor is formed in the substrate.
A method of manufacturing a three-dimensional flash memory comprising a.
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